JP4424049B2 - 固体撮像装置および固体撮像装置の駆動方法 - Google Patents

Description

本発明は、固体撮像装置および固体撮像装置の駆動方法に関し、特に光電変換素子を含む画素の行列状配列に対して、列ごとに配置されてなる信号処理回路を通して画素の信号を出力する固体撮像装置および当該固体撮像装置の駆動方法に関する。

電荷転送型固体撮像装置、例えばＣＣＤ(Charge Coupled Device)イメージセンサや、ＭＯＳ型イメージセンサ、例えばＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサに代表される固体撮像装置は、動画を撮影するビデオカメラや、静止画を撮影する電子スチルカメラ等、各種の映像機器においてその撮像デバイスとして利用されている。

近年、半導体技術の進歩により数百万画素の固体撮像装置が開発され、高解像度が要求されるデジタルスチルカメラや映画用のビデオカメラなどのカメラ装置（撮像装置）においてその撮像デバイスとして利用されている。その中でもＣＭＯＳイメージセンサは、各画素に光電変換素子と読出し回路が設けられた固体撮像装置であり、各画素をランダムにアクセスすることや、高速に読み出すことが可能であることから、将来を有望視されているセンサである。

しかし、代表的なカラム型のＣＭＯＳイメージセンサ、即ち画素の行列状配列の列（カラム）ごとに配置されてなる信号処理回路（カラム信号処理回路）を通して画素の信号を出力するＣＭＯＳイメージセンサでは、各列ごとに、プロセスばらつき（垂直信号線ごとに配されたＣＤＳ回路のキャパシタ、画素アレイ部の各画素トランジスタのしきい値電圧のばらつき、配線幅のばらつきなど）に起因する縦筋状の固定パターンノイズを持ち、画像特性を劣化させることが懸念されてきた。

この縦筋状の固定パターンノイズに起因する画質不良を改善するために、従来は、画素をリセットしてから画素信号を読み出し、列ごとのカラム信号処理回路を通して出力した後の画素信号を、固定パターンノイズを補正するための基準信号とし、通常の撮像モード時に当該基準信号を用いてＣＭＯＳイメージセンサの出力信号に対して補正処理（減算処理）を行うことによって固定パターンノイズ成分（縦筋状のノイズ成分）を抑制するようにしていた（例えば、特許文献１参照）。

特開平１０−１２６６９７号公報

上述した従来技術では、画素の各々からカラム信号処理回路を通して出力される信号そのものを、固定パターンノイズを補正するための基準信号として用いていることから、当該基準信号には画素トランジスタのリセットばらつきなども含まれており、当該リセットばらつきなどの影響を受けて基準信号を精度良く得ることが難しいという課題がある。また、デジタルスチルカメラなど、電源投入時にしか縦筋状の固定パターンノイズを補正するための基準信号を得ることができない固体撮像装置では、温度変化によって特性が変化することがあるため補正能力に限界がある。

本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、画素トランジスタのリセットばらつきなどの影響を受けることなく、縦筋状の固定パターンノイズを効果的に低減可能とした固体撮像装置および固体撮像装置の駆動方法を提供することにある。

上記目的を達成するために、本発明では、
光電変換素子を含む画素から信号線を通して出力される信号を、当該信号線に対応して配置された信号処理回路を通して出力する固体撮像装置において、
隣り合う前記信号線間に接続されたスイッチの各々と前記信号線の各々との接続ノードをフローティングノードとして前記スイッチの各々をオン状態にすることによって前記信号線の相互間の電位を同電位に設定し、当該同電位に設定したときに前記信号処理回路を通して出力される信号を基準信号として保持しておき、この保持した基準信号を用いて、前記画素から前記信号線および前記信号処理回路を通して出力される信号の補正処理を行う
構成を採っている。

上記構成の固体撮像装置において、信号線の相互間を電気的に接続することによって信号線相互間の電位を同電位に設定することで、信号処理回路の各々には、画素トランジスタのリセットばらつきなどの影響を受けない同電位の信号が入力される一方、信号処理回路の各々からは、信号処理回路個々のプロセスばらつきの影響を受けた信号が出力される。そして、これらの信号を基準信号として保持しておき、当該基準信号を用いて画素から信号線および信号処理回路を通して出力される信号に対して、カラム信号処理回路のプロセスばらつきに起因する縦筋状の固定パターンノイズを低減するための補正処理を行う。

本発明によれば、信号線相互間の電位を同電位に設定したときに信号処理回路を通して出力される信号を基準信号として用いて補正処理を行うことで、画素トランジスタのリセットばらつきなどの影響を受けることなく、カラム信号処理回路のプロセスばらつきに起因する縦筋状の固定パターンノイズを効果的に低減することができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明の一実施形態に係るＭＯＳ型固体撮像装置、例えばＣＭＯＳイメージセンサの構成を示すブロック図である。図１に示すように、本実施形態に係るＣＭＯＳイメージセンサ１０Ａは、画素アレイ部１１、垂直駆動回路１２、シャッタ駆動回路１３、カラム信号処理回路１４、水平駆動回路１５、水平信号線１６、アナログアンプ１７、ＡＤＣ（アナログ−デジタル変換）回路１８、デジタルアンプ１９、タイミングジェネレータ２０、デジタル信号処理回路２１およびメモリ装置２２を有する構成となっている。

画素アレイ部１１は、光電変換素子を含む画素１１１が行列状に２次元配置されるとともに、当該行列状の配列に対して列ごとに垂直信号線１１２が配線された構成となっている。画素１１１としては、ここでは図示を省略するが、光電変換素子、例えばフォトダイオードに加えて、当該画素１１１の駆動トランジスタ、例えば、フォトダイオードで光電変換して得られる信号電荷をフローティングディフュージョン（ＦＤ）に転送する転送トランジスタと、当該フローティングディフュージョン（ＦＤ）の電位を制御するリセットトランジスタと、フローティングディフュージョン（ＦＤ）の電位に応じた信号を出力する増幅トランジスタとを有する３トランジスタ構成のものや、画素選択を行うための選択トランジスタをさらに有する４トランジスタ構成のものなどを用いることができる。

垂直駆動回路１２は、シフトレジスタなどによって構成されており、画素１１１の各々を行単位で選択し、当該選択行の画素１１１をリセットしたり、画素１１１から信号を読み出したりする動作などを行う。この垂直駆動回路１２による駆動時には、選択行の画素１１１の各々からは、上記リセットトランジスタによってリセットされたときのフローティングディフュージョン（ＦＤ）の電位がリセットレベルとして出力され、また転送トランジスタによってフォトダイオードからフローティングディフュージョン（ＦＤ）に信号電荷が転送されたときの当該フローティングディフュージョン（ＦＤ）の電位が信号レベルとして出力される。

シャッタ駆動回路１３は、基本的に垂直駆動回路１２と同様に、シフトレジスタなどによって構成されており、電子シャッタ行を選択し、当該選択行の画素１１１に対して電子シャッタ動作を行うことにより、各行（ライン）ごとに画素１１１の露光時間（信号電荷の蓄積時間）を制御する。すなわち、このシャッタ駆動回路１３において、同じ画素行について垂直駆動回路１２との駆動間隔を制御することにより、所望の露光時間を設定することができる。

カラム信号処理回路１４は、同電位設定回路１４１、ＣＤＳ(Correlated Double Sampling;相関二重サンプリング)回路１４２およびラインメモリ１４３を、例えば画素列ごとに有する構成となっている。同電位設定回路１４１は、例えば装置電源の投入初期（システムの立ち上げ時）に、垂直信号線１１２の相互間の電位を同電位に設定する処理を実行する。この同電位設定回路１４１の具体的に実施例については後述する。

ＣＤＳ回路１４２は、垂直駆動回路１２によって選択された行の画素１１１から出力される信号に対してノイズ除去のためのＣＤＳ処理を行う。具体的には、先述したように、選択行の画素１１１から順に出力されるリセットレベルと信号レベルを順に受け取り、両者の差をとることにより、画素ごとの固定パターンノイズを除去する。このＣＤＳ回路１４２としては、キャパシタを含むサンプルホールド回路と差動アンプからなる周知の回路構成のものが用いられる。ラインメモリ１４３は、例えばサンプルホールドキャパシタによって構成され、ＣＤＳ処理後の信号を１行（ライン）分だけ保持する。

水平駆動回路１５は、シフトレジスタなどによって構成されており、ラインメモリ１４３を画素列ごとに順に選択し、当該ラインメモリ１４３に保持されている１ライン分の信号を水平信号線１６に順次出力させる。アナログアンプ１７は、ラインメモリ１４３から水平信号線１６を通して供給される各画素の信号を適当なゲインで増幅（減衰を含む）する。ＡＤＣ回路１８は、アナログアンプ１７から出力されるアナログ信号をデジタル信号に変換する。デジタルアンプ１９は、ＡＤＣ回路１８から出力されるデジタル信号を適当なゲインで増幅（減衰を含む）する。タイミングジェネレータ２０は、上記各回路部分で用いる各種のタイミングパルスを生成し、各回路部分に対して供給する。

ここまでに説明した各回路部分、即ち垂直駆動回路１２、シャッタ駆動回路１３、カラム信号処理回路１４、水平駆動回路１５、水平信号線１６、アナログアンプ１７、ＡＤＣ回路１８、デジタルアンプ１９およびタイミングジェネレータ２０は、画素１１１が行列状に配置されてなる画素アレイ部１１と同じチップ（半導体基板）２３上に集積され、以下に説明する回路部分、即ちデジタル信号処理回路２１およびメモリ装置２２は、チップ２３の外部に設けられている。

デジタル信号処理回路２１は、同電位設定回路１４１の動作時、即ち当該同電位設定回路１４１によって垂直信号線１１２の相互間の電位が同電位に設定された際に、デジタルアンプ１９から出力される各画素の信号について例えば複数行分の平均値をとり、当該平均値を縦筋状の固定パターンノイズを補正するための基準信号としてメモリ装置２２に記憶する平均値演算手段としての機能を持っている。デジタル信号処理回路２１はさらに、通常の撮像モードでは、メモリ装置２２に記憶されている各画素の信号（平均値）を、縦筋状の固定パターンノイズを補正するための各列ごとの基準信号として用い、デジタルアンプ１９から出力される各画素の信号とメモリ装置２２に記憶されている各列ごとの基準信号との差分をとる処理（減算処理）を行うことにより、縦筋状の固定パターンノイズを低減するための補正処理を行う補正手段としての機能を持っている。

ここで、縦筋状の固定パターンノイズとは、各列ごとに、プロセスばらつき、具体的にはＣＤＳ回路１４２のキャパシタ、画素アレイ部１１の各画素トランジスタのしきい値電圧のばらつき、配線幅のばらつきなどに起因するノイズ成分のことを言う。

続いて、本発明の特徴部分の一つである、同電位設定回路１４１の具体的な実施例について説明する。

（実施例１）
図２は、実施例１に係る同電位設定回路１４１Ａの構成例を示す回路図である。ここでは、図面の簡略化のために、ｋ−１列〜ｋ＋２列までの４列分の画素アレイ部１１から水平駆動回路１５までの回路構成について図示している。

図２に示すように、同電位設定回路１４１Ａは、垂直信号線１２２の相互間、本例では垂直信号線１２２ｋ−１と垂直信号線１２２ｋとの間、垂直信号線１２２ｋと垂直信号線１２２ｋ＋１との間、垂直信号線１２２ｋ＋１と垂直信号線１２２ｋ＋２との間、垂直信号線１２２ｋ＋１と垂直信号線１２２ｋ＋３（図示せず）との間にそれぞれ接続されたスイッチ素子、例えばＭＯＳトランジスタＱＡｋ−１，ＱＡｋ，ＱＡｋ＋１，ＱＡｋ＋２によって構成されている。

垂直信号線１２２の例えば一番端の垂直信号線には、例えば装置電源の投入初期に所定の直流電圧Ｖ１が与えられる。また、ＭＯＳトランジスタＱＡｋ−１，ＱＡｋ，ＱＡｋ＋１，ＱＡｋ＋２の各ゲートには、装置電源の投入初期に“Ｈ”レベルとなる制御パルスＰ１が印加される。この同電位設定回路１４１Ａの作用により、装置電源の投入初期に、垂直信号線１２２の相互間の電位が同電位、ここでは直流電圧Ｖ１に設定される。

なお、本実施例１においては、直流電圧Ｖ１を与えることで、垂直信号線１２２の相互間の電位を同電位Ｖ１に設定するとしたが、必ずしも直流電圧Ｖ１を与えず、垂直信号線１２２ｋ−１，１２２ｋ，１２２ｋ＋１，１２２ｋ＋２の各々とＭＯＳトランジスタＱＡｋ−１，ＱＡｋ，ＱＡｋ＋１，ＱＡｋ＋２の各々との接続ノードをフローティングノードとし、垂直信号線１２２の相互間をＭＯＳトランジスタＱＡｋ−１，ＱＡｋ，ＱＡｋ＋１，ＱＡｋ＋２によって単に電気的に接続するだけでも、垂直信号線１２２の相互間の電位を同電位に設定することは可能である。

（実施例２）
図３は、実施例２に係る同電位設定回路１４１Ｂの構成例を示す回路図である。ここでも、図面の簡略化のために、ｋ−１列〜ｋ＋２列までの４列分の画素アレイ部１１から水平駆動回路１５までの回路構成について図示している。

図３に示すように、同電位設定回路１４１Ｂは、垂直信号線１２２の各々と直流電圧Ｖ１が与えられる電源ライン２４との間、本例では垂直信号線１２２ｋ−１，１２２ｋ，１２２ｋ＋１，１２２ｋ＋２の各々と電源ライン２４との間にそれぞれ接続されたスイッチ素子、例えばＭＯＳトランジスタＱＢｋ−１，ＱＢｋ，ＱＢｋ＋１，ＱＢｋ＋２によって構成されている。

ＭＯＳトランジスタＱＢｋ−１，ＱＢｋ，ＱＢｋ＋１，ＱＢｋ＋２の各ゲートには、例えば装置電源の投入初期に“Ｈ”レベルとなる制御パルスＰ１が印加される。この同電位設定回路１４１Ｂの作用により、装置電源の投入初期に、垂直信号線１２２の相互間の電位が同電位、ここでは直流電圧Ｖ１に設定される。

なお、同電位設定回路１４１としては、上記実施例１，２に係る同電位設定回路１４１Ａ，１４１Ｂに限られるものではなく、例えば装置電源の投入初期に、垂直信号線１２２の相互間の電位を同電位に設定できる構成のものであれば良い。

次に、同電位設定回路１４１として、実施例１に係る同電位設定回路１４１Ａ、または実施例２に係る同電位設定回路１４１Ｂを用いた本実施形態に係るＣＭＯＳイメージセンサ１０Ａの回路動作について説明する。

垂直駆動回路１２による垂直走査により、画素アレイ部１１の各画素１１１が行単位で順に選択される。すると、その選択行（信号出力行）の各画素１１１において、光電変換素子（例えば、フォトダイオード）に蓄積された信号電荷（例えば、電子）に応じた信号レベルと、光電変換素子をリセットした後のリセットレベル（例えば、０レベル）が、垂直信号線１１２を通して各列のカラム信号処理回路１４に出力される。

一方、シャッタ駆動回路１３による走査により、画素アレイ部１１の各画素１１１が行単位で順に選択されると、その選択行（電子シャッタ行）の各画素１１１の光電変換素子がリセットされる。信号出力行を駆動した直後に、同様の駆動パルスで電子シャッタ行の各画素１１１が動作する。電子シャッタ行と信号出力行が一定の間隔で進んで行くとき、信号出力行から出力される信号は、電子シャッタ行から信号出力行まで進んで行く期間に光電変換された光の信号となる。

電子シャッタ行と信号出力行の間隔を調節することにより、光電変換素子への照射時間（信号電荷の蓄積時間）を変えることができる。垂直駆動回路１２およびシャッタ駆動回路１３の駆動パルス、即ちスタートパルスおよびクロックパルスは、タイミングジェネレータ２０で生成される。上記照射時間（信号電荷の蓄積時間）の調整は、タイミングジェネレータ２０で生成する駆動パルスのタイミングを調節することによって実行される。

画素１１１の全てから信号を読み出す全画素読出し時には、シャッタ動作および読み出し動作は、画素アレイ部１１の第一行から最終行までを順に選択され、全ての行に対して行われる。ここまでの動作は、従来と同じ、周知の動作である。

続いて、本発明の特徴部分の動作について説明する。装置電源の投入初期において、選択行の各画素１１１の光電変換素子からフローティングディフュージョン（ＦＤ）への信号電荷の転送を止め、ダーク状態で、制御パルスＰ１に応答して動作する同電位設定回路１４１（１４１Ａ／１４１Ｂ）の作用により、垂直信号線１１２の相互間の電位を同電位に設定する。これにより、列ごとに配されたＣＤＳ回路１４２の各々には、画素１１１におけるトランジスタのリセットばらつきなどの影響を受けない同電位の信号が入力される。

このとき、ＣＤＳ回路１４２の各々から出力されるＣＤＳ処理後の信号については、リセットレベルも、信号レベルも、理想的には同電位であるため、ＣＤＳ処理後の出力値として０レベルが出力される筈であるが、ＣＤＳ回路１４２個々のプロセスばらつき、例えばＣＤＳ回路１４２を構成するキャパシタのばらつきの影響を受けて、列ごとに若干値がばらつく。

このＣＤＳ処理後の信号は、ラインメモリ（例えば、サンプルホールドキャパシタ）１４３に格納された後、水平駆動回路１５による水平走査によって順次水平信号線１６に読み出される。この読み出された信号は、アナログアンプ１７で適当なゲインに増幅された後、ＡＤＣ回路１８によってデジタル変換され、さらにデジタルアンプ１９によって適当なゲインに増幅されてチップ２３外に出力され、デジタル信号処理回路２１を経由してメモリ装置２２に、縦筋状の固定パターンノイズを補正するための基準信号として格納される。

ここで、デジタルアンプ１９から出力される各画素の信号と、メモリ装置２２に記憶されている各画素の信号との平均値を求め、当該平均値を縦筋状の固定パターンノイズを補正するための基準信号としてメモリ装置２２に記憶するデジタル信号処理回路２１の機能（平均値演算機能）についてより具体的に説明する。

縦筋状の固定パターンノイズを補正するための基準信号としてメモリ装置２２に格納される一行分（一回分）の各列ごとの信号は、ある無視できないランダムノイズ（例えば、熱雑音や電源の揺れ等に起因するノイズ）を持っていることが多い。このランダムノイズを持つ基準信号をそのまま用いて縦筋状の固定パターンノイズの補正処理を行った場合、それ相応の固定パターンノイズの低減効果が得られるものの、当該ランダムノイズに起因する画質低下を招く懸念もある。

そこで、ランダムノイズを抑制するために、デジタル信号処理回路２１においては、複数行（複数回）の各列ごとの信号について加算平均化し、その平均値を縦筋状の固定パターンノイズを補正するための基準信号としてメモリ装置２２に記憶するようにしている。具体的には、ダーク状態において、デジタルアンプ１９の今回の出力値と、メモリ装置２２の記憶値（前回の平均値）との平均値を算出して、今回の平均値としてメモリ装置２２に格納する処理を、複数行（ライン）に亘って複数回実行する。

なお、ここでは、各行ごとに毎回平均値を求めるとしたが、複数行分の出力値を順に加算していき、最後にその加算値を加算した行数で割ることによって平均値を求め、当該平均値を縦筋状の固定パターンノイズを補正するための基準信号としてメモリ装置２２に記憶するようにすることも可能である。

この平均値（基準信号）の所定の行（ライン）数に亘っての演算処理が終了すると、通常の撮像モードに移行する。通常の撮像モードでは、垂直駆動回路１２による垂直走査により、画素アレイ部１１の各画素１１１が行単位で順次選択される。そして、選択行の各画素１１１からリセットレベルおよび信号レベルが順に垂直信号線１１２に出力され、ＣＤＳ回路１４２においてＣＤＳ処理が行われる。

このＣＤＳ処理後の信号は、ラインメモリ（例えば、サンプルホールドキャパシタ）１４３に格納された後、水平駆動回路１５による水平走査によって順次水平信号線１６に読み出される。この読み出された信号は、アナログアンプ１７で適当なゲインに増幅された後、ＡＤＣ回路１８によってデジタル変換され、さらにデジタルアンプ１９によって適当なゲインに増幅されてチップ２３外に出力され、デジタル信号処理回路２１に入力される。そして、このデジタル信号処理回路２１において、メモリ装置２２に格納されている基準信号との差分がとられることにより、縦筋状の固定パターンノイズを除去する補正処理が施されて出力される。

図４に、縦筋状の固定パターンノイズを除去するための補正処理を行ったときの実験結果を示す。この実験では、ダーク時での縦筋状の固定パターンノイズを測定しており、基準信号を得るために、光電変換素子からフローティングディフュージョン（ＦＤ）への信号電荷の転送をとめ、ダーク状態で基準信号を得ている。

また、図４では、筋状の固定パターンノイズを補正するための基準信号のランダムノイズを抑制するために複数行（複数回）加算平均化したときの加算回数と補正後の縦筋ノイズ（縦筋状の固定パターンノイズ）の関係を示している。図４において、加算回数（加算行数）を横軸、補正後の縦筋ノイズの量を縦軸としてプロットしている。

図４からも明らかなように、基準信号のランダムノイズが抑制されると、縦筋状の固定パターンノイズが精度良く抽出され、縦筋ノイズも効果的に補正されることが解る。この実験では、補正前は約０．０８ｍＶｒｍｓの縦筋ノイズが、例えば１００回（１００行）加算平均化した基準信号で補正すると約０．０４ｍＶｒｍｓまで補正された結果が得られている。

なお、上記実施形態では、縦筋状の固定パターンノイズを補正するための基準信号をメモリ装置２２に格納する処理を例えば装置電源（ＣＭＯＳイメージセンサの電源）の投入初期に実行するとしたが、これに限られるものではなく、例えば撮像ごとに実行することも可能である。撮像ごとに実行するようにすれば、温度変化（経時変化）によって特性が変化したとしても、縦筋状の固定パターンノイズについても補正処理を確実に行うことができるため、当該固定パターンノイズの影響を受けない、撮像ごとにより良好な撮像画像を得ることができる。

また、上記実施形態では、デジタル信号処理回路２１およびメモリ装置２２をチップ２３の外部に配置した構成のＣＭＯＳイメージセンサ１０Ａに適用した場合を例に挙げて説明したが、図５に示すように、デジタル信号処理回路２１およびメモリ装置２２を、垂直駆動回路１２、シャッタ駆動回路１３、カラム信号処理回路１４、水平駆動回路１５、水平信号線１６、アナログアンプ１７、ＡＤＣ回路１８、デジタルアンプ１９およびタイミングジェネレータ２０と共に、画素アレイ部１１と同じチップ２３上に集積してなるＣＭＯＳイメージセンサ１０Ｂにも同様に適用可能である。

さらに、上記実施形態では、ＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本発明はＣＭＯＳイメージセンサへの適用に限られるものではなく、ＭＯＳ型イメージセンサに代表されるＸ−Ｙアドレス型固体撮像装置全般、さらには画素で光電変換して得られる信号電荷を垂直画素列ごとに配された垂直転送部で転送し、各垂直列毎に垂直転送部の後段に設けられた電荷検出部で電気信号に変換した後、カラム信号処理回路を通して出力する構成の固体撮像装置にも同様に適用可能である。

さらには、画素１１１を行列状に２次元配置してなるエリアセンサのみならず、画素１１１を直線状に一次元配置してなり、画素１１１から信号線を通して出力される信号を、当該信号線に対応して配置された信号処理回路を通して出力するリニアセンサ（ラインセンサ)にも同様に適用可能である。

本発明に係る固体撮像装置は、動画を撮影するビデオカメラや、静止画を撮影する電子スチルカメラ等、各種の映像機器の撮像デバイスとして用いることができる他、カメラ付き携帯電話などの携帯機器の撮像デバイスとしても用いることができる。

本発明の一実施形態に係るＣＭＯＳイメージセンサの構成を示すブロック図である。 実施例１に係る同電位設定回路の構成例を示す回路図である。 実施例２に係る同電位設定回路の構成例を示す回路図である。 縦筋状の固定パターンノイズを除去するための補正処理を行ったときの実験結果を示す図である。 本発明の変形例に係るＣＭＯＳイメージセンサの構成を示すブロック図である。

符号の説明

１０Ａ，１０Ｂ…ＣＭＯＳイメージセンサ、１１…画素アレイ部、１２…垂直駆動回路、１３…シャッタ駆動回路、１４…カラム信号処理回路、１５…水平駆動回路、１６…水平信号線、１７…アナログアンプ、１８…ＡＤＣ回路、１９…デジタルアンプ、２０…タイミングジェネレータ、２１…デジタル信号処理回路、２２…メモリ装置、２３…チップ（半導体基板）、１１１…画素、１１２…垂直信号線、１４１…同電位設定回路、１４２…ＣＤＳ回路、１４３…ラインメモリ

Claims (5)

1. 光電変換素子を含む画素から信号線を通して出力される信号を、当該信号線に対応して配置された信号処理回路を通して出力するに当たって、
   隣り合う前記信号線間に接続されたスイッチの各々と前記信号線の各々との接続ノードをフローティングノードとして前記スイッチの各々をオン状態にすることによって前記信号線の電位を同電位に設定する同電位設定手段と、
   前記同電位設定手段により前記同電位に設定されたときに前記信号処理回路を通して出力される信号を基準信号として記憶する記憶手段と、
   前記記憶手段に保持されている前記基準信号を用いて、前記画素から前記信号線および前記信号処理回路を通して出力される信号の補正処理を行う補正手段と
   を備えた固体撮像装置。
2. 前記電位設定手段により前記同電位に設定されたときに前記信号処理回路を通して出力される信号と前記記憶手段に記憶されている信号との平均値を求め、当該平均値を前記記憶手段に記憶する平均値演算手段を有する
   請求項１記載の固体撮像装置。
3. 前記同電位設定手段は、前記信号線の相互間の電位を同電位に設定する処理を、装置電源の投入初期あるいは撮像ごとに実行する
   請求項１記載の固体撮像装置。
4. 光電変換素子を含む画素から信号線を通して出力される信号を、当該信号線に対応して配置された信号処理回路を通して出力する固体撮像装置の駆動に当たって、
   隣り合う前記信号線間に接続されたスイッチの各々と前記信号線の各々との接続ノードをフローティングノードとして前記スイッチの各々をオン状態にすることによって前記信号線の相互間の電位を同電位に設定する第１ステップと、
   前記第１ステップで前記同電位に設定したときに前記信号処理回路を通して出力される信号を基準信号として保持する第２ステップと、
   前記第２ステップで保持した前記基準信号を用いて、前記画素から前記信号線および前記信号処理回路を通して出力される信号の補正処理を行う第３ステップと
   を有する固体撮像装置の駆動方法。
5. 前記第１ステップで前記同電位に設定したときに前記信号処理回路を通して出力される信号と前記第２ステップで保持した信号との平均値を求め、当該平均値を前記第２ステップで保持する信号とする第４ステップを有する
   請求項４記載の固体撮像装置の駆動方法。

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