JP5066996B2 - 固体撮像装置、固体撮像装置の信号処理方法および撮像装置 - Google Patents

Description

本発明は、固体撮像装置、固体撮像装置の信号処理方法および撮像装置に関する。

図３６に、固体撮像装置の単位画素１００の構成の一例を示す。本例のように、光電変換素子１０１で光電変換された信号電荷を転送する転送トランジスタ１０２を有する単位画素１００では、画素の浮遊拡散容量（ＦＤ；Floating Diffusion）１０６に転送できる最大蓄積電荷量Ｑfd.maxを、受光部である光電変換素子１０１の最大蓄積電荷量Ｑpd.maxよりも十分に大きくすることで、光電変換素子１０１での電荷残留をなくし完全転送を実現している。

このようにして、光電変換素子１０１で光電変換された信号電荷について、完全転送を実現することで、画像撮影時の残像を防ぎ、また入射光の輝度とセンサ出力信号の良好な線形性を実現することができる。因みに、本例に係る単位画素１００は、転送トランジスタ１０２に加えて、リセットトランジスタ１０３、増幅トランジスタ１０４および画素選択トランジスタ１０５を有する構成となっている。

しかし、図３６に示す単位画素１００では、下記の問題点が挙げられる。
（１）浮遊拡散容量１０６の最大蓄積電荷量Ｑfd.maxが光電変換素子１０１の最大蓄積電荷量Ｑpd.maxを上回っている必要があるため、電荷電圧変換効率を高めるための浮遊拡散容量１０６を小さくすることに制限がある。
（２）同様の理由から、浮遊拡散容量１０６のリセット電圧として用いられる電源電圧Ｖｄｄが下がると浮遊拡散容量１０６の最大蓄積電荷量Ｑfd.maxが小さくなるため、電源電圧Ｖｄｄの低電圧化に制限がある。

そこで、従来は、上記（１）〜（２）の問題点を次のようにして解決している。すなわち、電荷電圧変換効率を高めるため浮遊拡散容量１０６を小さくすることで最大蓄積電荷量Ｑfd.maxが小さいとき、あるいはリセット電圧（電源電圧）Ｖｄｄを低電圧化することで最大蓄積電荷量Ｑfd.maxが小さいときに、電荷転送と、信号の読み出しと、浮遊拡散容量１０６のリセットを実行した後、光電変換素子１０１から転送しきれずに残留した電荷を、再度電荷転送して信号を読み出すことで、光電変換素子１０１に蓄積された電荷を分割して全て読み出すようにしている（例えば、特許文献１参照）。

特開２００１−１７７７７５号公報

しかしながら、上記従来技術のように、電荷を分割して転送し、各々分割転送された信号電荷を出力して無条件に加算するようにしたのでは、特に入射光輝度が低いときに、信号レベルが小さいにもかかわらず、ランダムノイズや固定パターンノイズについては信号レベルが大きいときと同じように加算されることになるため、ランダムノイズや固定パターンノイズが、分割せずに読み出した場合よりも増加し、画質が劣化する。

例えば、１回の読み出しにおけるランダムノイズをＮ_RN、１回の読み出しにおける固定パターンノイズをＮ_FPN とした場合、ｎ回に分割して読み出し、これらを加算したときのノイズは、固定パターンノイズをＮ_FPN のｎ倍と、ランダムノイズをＮ_RNの√ｎ倍を、２乗平均したものになる。

そこで、本発明は、全ての蓄積電荷を１回の読み出しで出力できない場合に分割して電荷転送および信号出力を行なう構成において、特に入射光輝度が低い領域（低輝度領域）にて高いＳ／Ｎを実現可能な固体撮像装置、固体撮像装置の信号処理方法および撮像装置を提供することを目的とする。

上記目的を達成するために、本発明は、光信号を信号電荷に変換する光電変換部と、当該光電変換部で光電変換された信号電荷を転送する転送素子と、当該転送素子によって転送された信号電荷を出力する出力手段とを含む単位画素が行列状に配置された画素アレイ部と、一単位の蓄積期間中に前記光電変換部に蓄積された信号電荷を前記転送素子によって少なくとも２回に分割して前記出力手段を介して読み出す駆動手段とを備え、前記単位画素から分割して読み出された複数の出力信号に対して加算処理を行なう固体撮像装置において、前記複数の出力信号の各信号レベルを参照レベルと比較し、その比較結果に基づいて、前記複数の出力信号のうち、前記参照レベル以上の信号レベルの出力信号に対して前記加算処理を実行することを特徴としている。

光電変換部の全ての蓄積電荷を１回の読み出しで出力できない場合に、蓄積電荷を分割して転送する分割転送による駆動法を用いた固体撮像装置において、分割転送によって単位画素から出力される複数の出力信号の各信号レベルが参照レベルを下回るときは、光電変換部からの電荷転送によって光電変換部が空の状態（あるいは、残りの電荷が少ない状態）にあるか、または、光電変換部にまだ電荷が蓄積されていない状態（あるいは、蓄積電荷が少ない状態）にある。このような状態では、加算処理を停止し、複数の出力信号の各信号レベルが参照レベル以上のときに加算処理を実行することで、特に入射光輝度が低いときに、信号レベルが小さいにもかかわらず、固定パターンノイズやランダムノイズが積算されてしまうようなことがなくなる。

本発明によれば、１回の読み出しで出力できない蓄積電荷を分割して転送する場合において、入射光輝度が低いときに、固定パターンノイズやランダムノイズが積算されてしまわないようにしたことで、特に低輝度側で高いＳ／Ｎを実現できるため撮像画像の画質を向上できる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

［第１実施形態］
図１は、本発明の第１実施形態に係る固体撮像装置、例えばＣＭＯＳイメージセンサの構成を示すシステム構成図である。

図１に示すように、本実施形態に係るＣＭＯＳイメージセンサ１０Ａは、光電変換部を含む単位画素（以下、単に「画素」と記述する場合もある）２０が行列状に２次元配置されてなる画素アレイ部１１と、その周辺回路とを有する構成となっている。画素アレイ部１１の周辺回路としては、例えば、垂直走査回路１２、水平走査回路１３、カラム信号選択回路１４および信号処理回路１５などが設けられている。

画素アレイ部１１の画素２０の行列状配列に対して、画素列毎に垂直信号線１１１が配線され、画素行毎に駆動制御線、例えば転送制御線１１２、リセット制御線１１３および選択制御線１１４が配線されている。

垂直信号線１１１の各一端には、定電流源１６が接続されている。定電流源１６に代えて、例えばバイアス電圧Ｖｂｉａｓでゲートがバイアスされ、後述する増幅トランジスタ２４とソースフォロア回路を構成する電流バイアス用トランジスタを用いることも可能である（図２参照）。

垂直走査回路１２は、シフトレジスタあるいはアドレスデコーダ等によって構成され、画素アレイ部１１の各画素２０を電子シャッタ行と読み出し行それぞれについて行単位で垂直方向（上下方向）に走査しつつ、電子シャッタ行に対してはその行の画素２０の信号掃き捨てを行うための電子シャッタ動作を行うとともに、読み出し行に対してはその行の画素２０の信号読み出しを行うための読み出し動作を行う。

ここでは、図示を省略するが、垂直走査回路１２は、画素２０を行単位で順に選択しつつ、読み出し行の各画素２０の信号を読み出す読み出し動作を行うための読み出し走査系と、当該読み出し走査系による読み出し走査よりもシャッタ速度に対応した時間分だけ前に同じ行（電子シャッタ行）に対して電子シャッタ動作を行うための電子シャッタ走査系とを有する構成となっている。

そして、電子シャッタ走査系によるシャッタ走査によって光電変換部の不要な電荷がリセットされたタイミングから、読み出し走査系による読み出し走査によって画素２０の信号が読み出されるタイミングまでの期間が、画素２０における信号電荷の一単位の蓄積期間（露光期間）となる。すなわち、電子シャッタ動作とは、光電変換部に蓄積された信号電荷のリセット（掃き捨て）を行い、そのリセット後から新たに信号電荷の蓄積を開始する動作である。

水平走査回路１３は、シフトレジスタあるいはアドレスデコーダ等によって構成され、画素アレイ部１１の各画素列を順に水平走査する。カラム信号選択回路１４は、水平選択スイッチや水平信号線等によって構成され、画素アレイ部１１から画素行毎に垂直信号線１１１を通して出力される画素２０の信号を、水平走査回路１３による水平走査に同期して順次出力する。

信号処理回路１５は、カラム信号選択回路１４から画素単位で出力される画素２０の信号に対して、ノイズ除去、ＡＤ（アナログ−デジタル）変換、加算処理などの各種の信号処理を実行する。本実施形態では、この信号処理回路１５の構成および動作を特徴としており、その詳細については後述する。

なお、垂直走査回路１２、水平走査回路１３および信号処理回路１５等の動作の基準となるタイミング信号や制御信号は、図示せぬタイミング制御回路で生成される。

（画素回路）
図２は、単位画素２０の回路構成の一例を示す回路図である。本回路例に係る単位画素２０は、埋め込み型フォトダイオード等の光電変換素子（光電変換部）２１に加えて、例えば転送トランジスタ(転送素子)２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の４つのトランジスタを有する画素回路となっている。ここでは、これらトランジスタ２２〜２５として、例えばＮチャネルのＭＯＳトランジスタを用いているが、これに限られるものではない。

転送トランジスタ２２は、光電変換素子２１のカソード電極と浮遊拡散容量（ＦＤ）２６との間に接続され、光電変換素子２１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲート電極（制御電極）に転送パルスＴＲＧが与えられることによって浮遊拡散容量２６に転送する。浮遊拡散容量２６は、信号電荷を電圧信号に変換する電荷電圧変換部として機能する

リセットトランジスタ２３は、電源電圧Ｖｄｄの画素電源にドレイン電極が、浮遊拡散容量２６にソース電極がそれぞれ接続され、光電変換素子２１から浮遊拡散容量２６への信号電荷の転送に先立って、ゲート電極にリセットパルスＲＳＴが与えられることによって浮遊拡散容量２６の電位をリセット電圧Ｖｒｓｔにリセットする。

増幅トランジスタ２４は、浮遊拡散容量２６にゲート電極が、電源電圧Ｖｄｄの画素電源にドレイン電極がそれぞれ接続され、リセットトランジスタ２３によってリセットされた後の浮遊拡散容量２６の電位をリセットレベルとして出力し、さらに転送トランジスタ２２によって信号電荷が転送された後の浮遊拡散容量２６の電位を信号レベルとして出力する。

選択トランジスタ２５は、例えば、ドレイン電極が増幅トランジスタ２４のソース電極に、ソース電極が垂直信号線１１１にそれぞれ接続され、ゲート電極に選択パルスＳＥＬが与えられることによってオン状態となり、画素２０を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線１１１に出力する。選択トランジスタ２５については、画素電源（Ｖｄｄ）と増幅トランジスタ２４のドレイン電極との間に接続した構成を採ることも可能である。

なお、ここでは、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５を有する４トランジスタ構成の単位画素２０を有するＣＭＯＳイメージセンサに適用する場合を例に挙げたが、この適用例に限られるものではない。

具体的には、図３に示すように、選択トランジスタ２５を省略し、電源電圧ＳＥＬＶｄｄを可変とすることにより、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせた３トランジスタ構成の単位画素２０′を有するＣＭＯＳイメージセンサや、図４に示すように、浮遊拡散容量ＦＤや読み出し回路２００を複数の画素で共有した構成を採るＣＭＯＳイメージセンサなどにも適用可能である。

上記構成のＣＭＯＳイメージセンサ１０Ａにおいて、単位画素２０の各構成素子（転送トランジスタ２２、リセットトランジスタ２３および選択トランジスタ２５）を駆動する垂直走査回路１２は、一単位の蓄積期間中に光電変換素子２１に蓄積された信号電荷を転送トランジスタ２２によって少なくとも２回に分割して、出力手段（リセットトランジスタ２３、浮遊拡散容量２６、増幅トランジスタ２４および選択トランジスタ２５）を介して読み出す駆動手段を構成している。

（分割転送）
上記構成のＣＭＯＳイメージセンサ１０Ａでは、垂直走査回路１２から適宜出力される転送パルスＴＲＧ、リセットパルスＲＳＴおよび選択パルスＳＥＬによる駆動の下に、一単位の蓄積期間中に光電変換素子２１に蓄積された光電荷を少なくとも２回に分割して浮遊拡散容量２６に転送（分割転送）し、増幅トランジスタ２４を通して垂直信号線１１１に読み出す動作が画素行単位で行われる。そして、分割転送にて単位画素２０から読み出された複数の信号は、後段の信号処理回路１５において加算処理される。

ここで、一例として、４分割にて分割転送を行なう場合のリセットパルスＲＳＴおよび転送パルスＴＲＧのタイミング関係を図５に示す。また、図６に入射光輝度が高い場合の動作説明図を、図７に入射光輝度が低い場合の動作説明図をそれぞれ示す。図６および図７において、各動作（１）〜（１５）は図５の各期間（１）〜（１５）に対応している。

４分割にて電荷転送を行い、それぞれの電荷転送で読み出された電荷Ｑfd1 ，Ｑfd2 ，Ｑfd3 ，Ｑfd4 を加算して、蓄積電荷Ｑpd（＝Ｑfd1 ＋Ｑfd2 ＋Ｑfd3 ＋Ｑfd4)を得るとき、入射光輝度が高く、光電変換素子２１の蓄積電荷が多い画素においては、図６に示すように、４分割して加算することで全蓄積電荷Ｑpdを読み出すことが可能である。

＜分割転送での問題点＞
一方で、入射光輝度が低く、光電変換素子２１の蓄積電荷が少ない画素においては、図７に示すように、最初の数回（本例では、２回)の転送で全蓄積電荷Ｑpdが読み出されてしまい、残りの転送（本例では、２回)においては、出力すべき信号電荷がない状態となっている。

その結果、特に入射光輝度が低い（低輝度の）場合に、信号レベルが小さいにもかかわらず、ランダムノイズや固定パターンノイズについては信号レベルが大きいときと同じように加算されることになるため、ランダムノイズや固定パターンノイズが、分割せずに読み出した場合よりも増加し、画質が劣化する。

＜本実施形態の特徴部分＞
これに対して、本実施形態に係るＣＭＯＳイメージセンサ１０Ａでは、参照レベル以上のときに加算処理あるいはＡＤ変換処理を実行し、分割された各々の転送の最大値、即ち１回目で転送できる最大電荷量Ｑfd1.max 、２回目で転送できる最大電荷量Ｑfd2.max 、……を下回る出力が得られたときに、全ての蓄積電荷Ｑpdの読み出しが完了したと判定して、次以降の加算処理あるいはＡＤ変換処理を停止する制御を行なうことを特徴としている。

各々の最大値Ｑfd.maxは、図８（Ａ）に示すように、光電変換部（光電変換素子２１）が扱える最大電荷量Ｑpd.maxを分割転送した際に転送される電荷量となる。

例えば、Ｑpd＞Ｑfd1.max 、かつ、Ｑpd＜Ｑfd1.max ＋Ｑfd2.max であった場合、図８（Ｂ）に示すように、１回目の読み出しにてＱfd1 (＝Ｑfd1.max)の電荷が読み出され、２回目の読み出しにて残りのＱfd2 （＝Ｑpd−ＱQfd1)の電荷が読み出される。

Ｑfd2 ＜Ｑfd2.maxであることを後述するレベル判定部にて判定し、次以降の３回目、４回目の加算処理あるいはＡＤ変換処理を停止する。これにより、Ｑfd1 ＋Ｑfd2 が加算されたＱpdを読み出すことができ、かつ、３回目、４回目にてノイズ成分が加算されてしまうのを回避することができる。

＜本実施形態の作用効果＞
図９に、本実施形態の効果例を示す。光電変換部の最大蓄積電荷量を１０，０００電子とした場合の蓄積電荷とＳ／Ｎ（ｄＢ）の関係を示している。なお、一般的に、最大蓄積電荷量に達するまでは蓄積電荷は入射光強度に比例する。

ここでは、読み出しの固定パターンノイズを２ｅ−相当、読み出しのランダムノイズを７ｅ−相当、そして蓄積電荷に応じた光ショットノイズをノイズ成分として含めている。光ショットノイズは蓄積電荷の平方根で発生すると一般的に知られている。また、図９には、ノイズ成分が光ショットノイズのみであった場合の理論特性を直線で示している。

従来の４分割転送と加算処理においては、蓄積電荷が小さくても読み出しの固定パターンノイズとランダムノイズが分割数に応じて加算されるため、図９に示すように特性劣化が著しい。

一方で、本実施形態に係るＣＭＯＳイメージセンサ１０Ａにおいては、低輝度であった場合には読み出しに必要な回数分のみの加算処理しか実行されないため、読み出しの固定パターンノイズやランダムノイズの影響が小さく、特に低輝度側で高いＳ／Ｎを実現し、画質を向上できる。

以下に、１回目で転送できる最大電荷量Ｑfd1.max 、２回目で転送できる最大電荷量Ｑfd2.max 、……を下回る出力が得られたときに、全ての蓄積電荷Ｑpdの読み出しが完了したと判定し、次以降の加算処理あるいはＡＤ変換処理を停止する制御を行なう信号処理回路１５の具体的な実施例について説明する。

（実施例１）
図１０は、実施例１に係る信号処理回路１５Ａの構成の一例を示すブロック図である。本実施例１に係る信号処理回路１５Ａは、ノイズ除去部１５１、ＡＤ変換部１５２、レベル判定部１５３、処理停止部１５４および加算部１５６を有する構成となっている。

ノイズ除去部１５１は、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング)回路からなり、単位画素２０から順次供給されるリセットレベルと信号レベルの差分を順にとることにより、リセットノイズや増幅トランジスタ２４の閾値ばらつき等の画素固有の固定パターンノイズを除去する。

分割して転送され、ノイズ除去部１５１でノイズ除去されたアナログの出力信号は、ＡＤ変換部１５２およびレベル判定部１５３に供給される。ＡＤ変換部１５２は、アナログの出力信号をデジタル信号にＡＤ変換する。

レベル判定部１５３は、ノイズ除去後の信号レベルを参照レベルと比較し、信号レベルが参照レベルを下回るときに判定結果を出力し、当該判定結果を処理停止信号として処理停止部１５４に与える。レベル判定部１５３の具体的な構成については後述する。参照レベルは、１回目で転送できる最大電荷量Ｑfd1.max 、２回目で転送できる最大電荷量Ｑfd2.max 、……に対応して設定される。

処理停止部１５４は、レベル判定部１５３から判定結果が与えられたときに、ＡＤ変換部１５２から出力される分割転送に伴うデジタル信号に対する加算部１５６での加算処理を停止する。処理停止部１５４による加算処理の停止手法としては、加算部１５６への入力を０とする、加算部１５６の制御信号あるいはクロックを止める、加算部１５６がイネーブル信号に応答して加算処理を行なう構成の場合は当該イネーブル信号の供給を停止する、などの手法が考えられる。

加算部１５６は、処理停止部１５４によって加算処理が停止されているときは加算処理を停止する（０を加算する場合も加算処理の停止の概念に含むものとする）が、それ以外は、分割転送に伴ってＡＤ変換部１５２から順次供給されるデジタル信号を加算処理して１画素の画素信号として出力する。

上記構成の信号処理回路１５Ａにおいて、ノイズ除去部１５１、ＡＤ変換部１５２、レベル判定部１５３、処理停止部１５４および加算部１５６は、例えば、画素アレイ部１１と同じ半導体基板に集積される。

ただし、ノイズ除去部１５１、ＡＤ変換部１５２、レベル判定部１５３、処理停止部１５４および加算部１５６の全てが画素アレイ部１１と同じ半導体基板に集積されている必要はなく、いずれか、あるいは全てが別の半導体基板に集積されていても構わない。

（実施例２）
図１１は、実施例２に係る信号処理回路１５Ｂの構成の一例を示すブロック図であり、図中、図１０と同等部分には同一符号を付して示している。

本実施例２に係る信号処理回路１５Ｂは、ＡＤ変換部１５２、レベル判定部１５３、処理停止部１５４および加算部１５６を有する構成となっている。そして、本実施例２においては、ノイズ除去部１５１については、画素アレイ部１１の画素列毎に並列に搭載した構成を採っている。

ここでは、ノイズ除去部１５１を画素列毎に並列に搭載するとしたが、ＡＤ変換部１５２、レベル判定部１５３、処理停止部１５４および加算部１５６のいずれかあるいは全てを画素列毎に並列に搭載する構成を採ることも可能である。

（実施例３）
図１２は、実施例３に係る信号処理回路１５Ｃの構成の一例を示すブロック図であり、図中、図１０と同等部分には同一符号を付して示している。

本実施例３に係る信号処理回路１５Ｃは、処理停止部１５４をＡＤ変換部１５２の前段側に配置し、レベル判定部１５３からその判定結果が処理停止信号として処理停止部１５４に与えられたときに、当該処理停止部１５４によってＡＤ変換部１５２のＡＤ変換処理を停止する構成を採っている。

処理停止部１５４によるＡＤ変換処理の停止手法としては、ＡＤ変換部１５２への入力を０とする、ＡＤ変換部１５２の制御信号あるいはクロックを止める、ＡＤ変換部１５２がイネーブル信号に応答して加算処理を行なう構成の場合は当該イネーブル信号の供給を停止する、などの手法が考えられる。

なお、実施例１の場合と同様に、ノイズ除去部１５１を信号処理回路１５Ｃ内に配置する構成を採っても良いことは勿論である。

（実施例４）
図１３は、実施例４に係る信号処理回路１５Ｄの構成の一例を示すブロック図であり、図中、図１０と同等部分には同一符号を付して示している。

本実施例４に係る信号処理回路１５Ｄは、ＡＤ変換部１５２によるＡＤ変換後のデジタル値に対してレベル判定部１５３が参照レベルと比較する構成を採っている。そして、実施例１の場合と同様に、レベル判定部１５３からその判定結果が処理停止信号として処理停止部１５４に与えられたときに、当該処理停止部１５４によって加算部１５６での加算処理を停止するようにしている。

処理停止部１５４による加算処理の停止手法としては、実施例１の場合と同様に、加算部１５６への入力を０とする、加算部１５６の制御信号あるいはクロックを止める、加算部１５６がイネーブル信号に応答して加算処理を行なう構成の場合は当該イネーブル信号の供給を停止する、などの手法が考えられる。

なお、実施例１の場合と同様に、ノイズ除去部１５１を信号処理回路１５Ｃ内に配置する構成を採っても良いことは勿論である。

（実施例５）
図１４は、実施例５に係る信号処理回路１５Ｅの構成の一例を示すブロック図であり、図中、図１０と同等部分には同一符号を付して示している。

本実施例５に係る信号処理回路１５Ｅは、レベル判定部１５３がＡＤ変換部１５２によるＡＤ変換後のデジタル値を参照レベルと比較するとともに、処理停止部１５４をＡＤ変換部１５２の前段側に配置し、レベル判定部１５３からその判定結果が処理停止信号として処理停止部１５４に与えられたときに、分割転送されて読み出される次以降のいずれかあるいは全ての出力信号に対して、処理停止部１５４によってＡＤ変換部１５２のＡＤ変換処理を停止する構成を採っている。

処理停止部１５４によるＡＤ変換処理の停止手法としては、実施例３の場合と同様に、ＡＤ変換部１５２への入力を０とする、ＡＤ変換部１５２の制御信号あるいはクロックを止める、ＡＤ変換部１５２がイネーブル信号に応答して加算処理を行なう構成の場合は当該イネーブル信号の供給を停止する、などの手法が考えられる。

なお、実施例１の場合と同様に、ノイズ除去部１５１を信号処理回路１５Ｃ内に配置する構成を採っても良いことは勿論である。

上述したように、光電変換素子２１の全ての蓄積電荷を１回の読み出しで出力できない場合に、分割して電荷転送および信号出力を行なうＣＭＯＳイメージセンサ１０Ａにおいて、分割転送によって単位画素２０から出力される信号を加算する際に、参照レベル以上のときに加算処理を実行し、参照レベルを下回ったときには光電変換素子２１の蓄積電荷が全て読み出されている状態（あるいは、残りの電荷が少ない状態）にあることから、それ以降の読み出しにおいて加算処理を停止することで、特に入射光輝度が低いときに、読み出しに必要な回数分のみの加算処理しか実行されず、読み出しの固定パターンノイズやランダムノイズが積算されることがないため、固定パターンノイズやランダムノイズの影響が小さく、特に低輝度側で高いＳ／Ｎを実現し、撮像画像の画質を向上できる。

また、参照レベルについては、先述したとおり、該当するｎ回目の読み出しにおいて転送できる最大電荷量Ｑfdn.max であり、出力信号が最大電荷量Ｑfdn.max 以下であれば処理停止信号が発生する。ただし、画素の特性ばらつきなどを考慮して、あるマージンΔＱを設定し、最大電荷量Ｑfdn.max よりも低いＱfdn.max−ΔＱを参照レベルとして設定することが好ましい。

上記実施例１乃至実施例５に係る信号処理回路１５Ａ乃至１５Ｅにおいて、処理停止部１５４は、レベル判定部１５３の判定結果に基づいて、分割転送によって単位画素２０から読み出される複数の出力信号のうち、参照レベル以上の信号レベルの出力信号に対して加算処理を実行させる、具体的には、複数の出力信号の各信号レベルが参照レベル以上のときに加算処理を実行させ、参照レベルを下回るとき加算処理を停止する制御手段を構成している。

なお、上記実施例１乃至実施例５では、複数の出力信号の各信号レベルが参照レベルを下回るとき、次以降の出力信号に対する加算処理を全て停止する場合を例に挙げて説明したが、次以降の出力信号に対する加算処理を少なくとも１回停止するだけでも、そのときの固定パターンノイズやランダムノイズが積算されないことになるため、固定パターンノイズやランダムノイズの影響を抑えることができる。

（レベル判定部）
図１５は、レベル判定部１５３の構成の一例を示すブロック図である。ここでは、アナログ信号に対するレベル判定の場合を例に挙げている。

本例に係るレベル判定部１５３は、レベル比較器１５３１と処理停止信号保持部１５３２によって構成されている。

レベル比較器１５３１は、例えば図１６に示すような差動増幅回路によって構成され、分割して転送された出力信号を反転（−）入力、参照信号を非反転（＋）入力とし、出力信号と参照信号の大小比較を実行し、その比較結果を処理停止信号として出力する。

処理停止信号保持部１５３２は、Ｄ型フリップフロップからなるラッチ回路１５３２１と、レベル比較器１５３１の比較結果である処理停止信号とラッチ回路１５３２１のＱ出力とを２入力とし、その出力をラッチ回路１５３２１のＤ入力とする論理輪回路１５３２２によって構成されている。

このレベル判定部１５３は、レベル比較器１５３１での比較によって処理停止信号が発生した次以降の読み出しにおいても引き続き処理停止をしたい場合に対応した回路構成となっている。次以降の読み出しでは、処理停止を行なわない場合には、処理停止信号を保持する処理停止信号保持部１５３２を省略すればよいことになる。

上記構成のレベル判定部１５３の回路動作について、図１７のタイミングチャートを用いて説明する。

リセット信号ＲＥＳＥＴによりラッチ回路１５３２１がリセットされることで、そのＱ出力である処理停止信号が低レベル（以下、“Ｌ”レベルと記す）になる。次に、レベル比較器１５３１の比較結果が高レベル（以下、“Ｈ”レベルと記す）になると、ラッチ回路１５３２１は次のセット信号ＳＥＴによって“Ｈ”レベルの比較結果を保持し、リセット信号ＲＥＳＥＴが入力されるまで比較結果によらず保持し続ける。

図１５の回路例の場合、２回目の読み出しで処理停止信号が“Ｈ”レベルとなっているため、３回目や４回目読み出しでのレベル比較器１５３１の比較結果が“Ｌ”レベルであっても、処理停止信号は“Ｈ”レベルのままとなる。

また、レベル比較器１５３１の比較結果が“Ｈ”レベルとなる２回目の読み出しから加算を停止させるような即時反映としたい場合は、比較結果と処理停止信号の論理和をとってもよい。

なお、ここでは、アナログ信号に対するレベル判定の場合を例に挙げて説明したが、デジタル信号に対するレベル判定の場合は、単純な引き算を実行する方法や、デジタル信号のｂｉｔ幅のある桁が１あるいは０である、といった判定方法や、ＡＤ変換中にある桁が１または０となる、といった判定方法など、参照レベルの分解能によって大小比較できるものであればいずれでも構わない。

［第２実施形態］
図１８は、本発明の第２実施形態に係る固体撮像装置、例えばＣＭＯＳイメージセンサの構成を示すシステム構成図であり、図中、図１と同等部分には同一符号を付して示している。

図１８に示すように、本実施形態に係るＣＭＯＳイメージセンサ１０Ｂは、画素アレイ部１１、垂直走査回路１２、水平走査回路１３およびカラム信号選択回路１４に加えて、画素アレイ部１１の画素列毎に配置された複数のカラム回路１７を有し、当該カラム回路１７において、画素アレイ部１１から垂直信号線１１１を通して画素単位で出力される画素２０の信号に対して、ノイズ除去、ＡＤ変換、加算処理などの各種の信号処理を実行する構成となっており、それ以外の構成については第１実施形態に係るＣＭＯＳイメージセンサ１０Ａと基本的に同じである。

本実施形態に係るＣＭＯＳイメージセンサ１０Ｂにおいても、第１実施形態に係るＣＭＯＳイメージセンサ１０Ａと同様に、参照レベル以上のときに加算処理あるいはＡＤ変換処理を実行し、分割された各々の転送の最大値、即ち１回目で転送できる最大電荷量Ｑfd1.max 、２回目で転送できる最大電荷量Ｑfd2.max 、……を下回る出力が得られたときに、全ての蓄積電荷Ｑpdの読み出しが完了したと判定して、次以降の加算処理あるいはＡＤ変換処理を停止する制御が行なわれる。この制御は、カラム回路１７で実行される。

以下に、１回目で転送できる最大電荷量Ｑfd1.max 、２回目で転送できる最大電荷量Ｑfd2.max 、……を下回る出力が得られたときに、全ての蓄積電荷Ｑpdの読み出しが完了したと判定し、次以降の加算処理あるいはＡＤ変換処理を停止する制御を行なうカラム回路１７の具体的な実施例について説明する。

（実施例１）
図１９は、実施例１に係るカラム回路１７Ａの構成の一例を示すブロック図である。本実施例１に係るカラム回路１７Ａは、ＡＤ変換部１７１、レベル判定部１７２、処理停止部（制御手段）１７３および加算部１７４を有する構成となっている。ここでは図示を省略するが、ＡＤ変換部１７１の前段側に、図１０のノイズ除去部１５１に相当するノイズ除去部を設けた構成を採ることも可能である。

ＡＤ変換部１７１は、画素アレイ部１１から垂直信号線１１１を通して供給される、分割して転送されたアナログの出力信号をデジタル信号にＡＤ変換する。レベル判定部１７２は、ＡＤ変換部１７１によるＡＤ変換後のデジタル値を参照レベルと比較し、当該デジタル値が参照レベルを下回るときに判定結果を出力し、当該判定結果を処理停止信号として処理停止部１５４に与える。参照レベルは、１回目で転送できる最大電荷量Ｑfd1.max 、２回目で転送できる最大電荷量Ｑfd2.max 、……に対応して設定される。

処理停止部１７３は、レベル判定部１７２から判定結果が与えられたときに、ＡＤ変換部１７１から出力される分割転送に伴うデジタル信号に対する加算部１７４での加算処理を停止する。処理停止部１７３による加算処理の停止手法としては、加算部１７４への入力を０とする、加算部１７４の制御信号あるいはクロックを止める、加算部１７４がイネーブル信号に応答して加算処理を行なう構成の場合は当該イネーブル信号の供給を停止する、などの手法が考えられる。

加算部１７４は、処理停止部１７３によって加算処理が停止されているときは加算処理を停止する（０を加算する場合も加算処理の停止の概念に含むものとする）が、それ以外は、分割転送に伴ってＡＤ変換部１７１から順次供給されるデジタル信号を加算処理して１画素の画素信号として出力する。

（実施例２）
図２０は、実施例２に係るカラム回路１７Ｂの構成の一例を示すブロック図であり、図中、図１９と同等部分には同一符号を付して示している。

本実施例２に係るカラム回路１７Ｂは、レベル判定部１５３がＡＤ変換部１５２によるＡＤ変換後のデジタル値を参照レベルと比較するとともに、処理停止部１７３をＡＤ変換部１７１の前段側に配置し、レベル判定部１７２からその判定結果が処理停止信号として処理停止部１７３に与えられたときに、分割転送されて読み出される次以降のいずれかあるいは全ての出力信号に対して、処理停止部１７３によってＡＤ変換部１７１のＡＤ変換処理を停止する構成を採っている。

処理停止部１７３によるＡＤ変換処理の停止手法としては、ＡＤ変換部１７１への入力を０とする、ＡＤ変換部１７１の制御信号あるいはクロックを止める、ＡＤ変換部１７１がイネーブル信号に応答して加算処理を行なう構成の場合は当該イネーブル信号の供給を停止する、などの手法が考えられる。

（実施例３）
図２１は、実施例３に係るカラム回路１７Ｃの構成の一例を示すブロック図であり、図中、図１９と同等部分には同一符号を付して示している。

本実施例３に係るカラム回路１７Ｃは、実施例２に係るカラム回路１７Ｂにおいて、ＡＤ変換部１７１がＡＤ変換機能に加えて、ノイズ除去（ＣＤＳ）機能と加算機能を持つ構成となっている。

＜ＡＤ変換部および処理停止部＞
図２２は、ＡＤ変換部１７１および処理停止部１７３の具体的な構成の一例を示すブロック図である。

図２２に示すように、本例に係るＡＤ変換部１７１は、電圧比較器１７１１とカウンタ１７１２によって構成されている。また、本例に係る処理停止部１７３は、論理積回路１７３１によって構成されている。

電圧比較器１７１１は、ランプ（ＲＡＭＰ）波形の参照信号Ｖｒｅｆを反転（−）入力とし、垂直信号線１１１を通して供給される単位画素２０の出力信号Ｖｏｕｔを非反転（＋）とし、出力信号Ｖｏｕｔが参照信号Ｖｒｅｆよりも大きいときに比較結果Ｖｃｏを出力する。

カウンタ１７１２はアップ／ダウンカウンタからなり、電圧比較器１７１１の比較結果Ｖｃｏが遷移するまでの期間、アップ／ダウン制御信号による制御の下に、クロックＣＫに同期してアップカウント／ダウンカウントのカウント動作を行なうことにより、カウント値を増減する。

より具体的には、リセットレベルを読み出すときはダウンカウントによってカウント値を減じ、信号レベルを読み出すときはアップカウントによってカウント値を増やす。これにより、リセットレベルと信号レベルの差分を得るノイズ除去処理をＡＤ変換と同時に実行することができる。

さらに、１回目のＡＤ変換結果から引き続き、２回目のリセットレベル、信号レベルのＡＤ変換を同様に実行すると、カウント値は１回目と２回目の和となり、よって加算処理も同時に実行することができる。

なお、カウンタ１７１２においては、必ずしもリセットレベルをダウンカウントする必要はなく、リセットレベルをアップカウントしておき、信号レベルの読み出し直前に１を加えて反転させて負の値として扱い、信号レベルも同様にアップカウントするようにしても構わない。

他にも、リセットレベルの読み出しにおける総カウント値がＮ、リセットレベルの値に相当するカウント値がＮsig のとき、比較結果Ｖｃｏが遷移してから総カウント値Ｎが終わるまでのカウント値Ｎ−Ｎsig をカウントし、さらに信号レベルの値に相当するカウント値Ｍsig をカウントし、Ｎ−Ｎsig −Ｍsig として出力した上で、最終的に既知である総カウント値Ｎを引き算して、ノイズ除去後の信号出力Ｍsig −Ｎsig を得るようにしても構わない。

論理積回路１７３１は、クロックＣＫを一方の入力とし、レベル判定部１７２から出力される処理停止信号を負論理の他方の入力とし、レベル判定部１７２から処理停止信号が与えられているときは、カウンタ１７１２へのクロックＣＫの入力を停止することで、カウンタ１７１２のカウント動作、即ちＡＤ変換部１７１のＡＤ変換処理、ノイズ除去処理および加算処理を停止させる。

続いて、上記構成のＡＤ変換部３４１、即ちノイズ除去機能と加算機能を持つＡＤ変換部３４１の動作タイミングについて、図２３のタイミングチャートを用いて説明する。ここでは、図８（Ｂ）に示すように、最初の２回で全電荷が読み出される場合を例に挙げて説明するものとする。

レベル判定部１７２でのレベル判定はＡＤ変換および加算処理が為された信号に対して実行される。したがって、参照レベルについては、各分割された読み出し転送の最大電荷量Ｑfd1.max ,Ｑfd2.max ，……を累積加算したものを、それぞれの読み出しにおける参照レベルとする。

図２３の例では、前述したとおり、画素の特性バラツキなどに対する余裕としてΔＱのマージンを取り、１回目の読み出しに対する参照レベルをＱfd1.max −ΔＱ、２回目の読み出しに対する参照レベルをＱfd1.max ＋Ｑfd2.max −ΔＱ、以降同様としている。

信号レベルの読み出しが完了したタイミングで参照レベルとの比較を実行し、２回目の読み出しにて処理停止信号が発生し、３回目の読み出し以降のＡＤ変換が停止している。そのため、１回目の読み出し結果と２回目の読み出し結果のみを加算した値がＡＤ変換および加算処理の出力として得られる。

なお、上記実施例１，２，３では、レベル判定部１７２がＡＤ変換器１７１の後段側においてデジタル値を参照レベルと比較するとしたが、Ｄ変換器１７１の前段側において、アナログ値を参照レベルと比較する構成を採ることも可能である。

また、上記実施例１，２，３に係るレベル判定部１７２としては、図１５に示したレベル判定部１５３と同じ構成のものを用いることが可能である。

上述したように、分割転送による駆動法を用いたＣＭＯＳイメージセンサ１０Ｂでは、参照レベル以上のときに加算処理あるいはＡＤ変換処理を実行し、信号レベルが参照レベルを下回ったときに、それ以降の読み出しにおいて加算処理あるいはＡＤ変換処理を停止することで、特に低輝度の場合に、読み出しに必要な回数分のみの加算処理またはＡＤ変換処理しか実行されず、読み出しの固定パターンノイズやランダムノイズが積算されることがないため、固定パターンノイズやランダムノイズの影響が小さく、特に低輝度側で高いＳ／Ｎを実現し、撮像画像の画質を向上できる。

上記実施例１乃至実施例３に係るカラム回路１７Ａ乃至１７Ｅにおいて、処理停止部１７３は、レベル判定部１７２の判定結果に基づいて、分割転送によって単位画素２０から読み出される複数の出力信号のうち、参照レベル以上の信号レベルの出力信号に対して加算処理を実行させる、具体的には、複数の出力信号の各信号レベルが参照レベル以上のときに加算処理を実行させ、参照レベルを下回るとき加算処理を停止する制御手段を構成している。

［第３実施形態］
図２４は、本発明の第３実施形態に係る固体撮像装置、例えばＣＭＯＳイメージセンサの構成を示すシステム構成図であり、図中、図１と同等部分には同一符号を付して示している。

図２４に示すように、本実施形態に係るＣＭＯＳイメージセンサ１０Ｃは、画素アレイ部１１、垂直走査回路１２、水平走査回路１３、複数のカラム回路１７およびカラム信号選択回路１４および複数に加えて、供給電圧制御回路３１、電圧供給回路３２およびタイミング発生回路（ＴＧ）３３を有するとともに、画素アレイ部１１の画素列毎に配置された複数のカラム回路３４を有する構成となっており、それ以外の構成については第２実施形態に係るＣＭＯＳイメージセンサ１０Ｂと基本的に同じである。

供給電圧制御回路３１は、単位画素２０内の転送トランジスタ（転送素子）２２のゲート電極（制御電極）に印加する転送パルスＴＲＧの電圧値（波高値）を制御する。この供給電圧制御回路３１の具体的な構成については後述する。

電圧供給回路３２は、供給電圧制御回路３１に対して電圧値が異なる複数の制御電圧を供給する。この複数の制御電圧は、電圧値が異なる転送パルスＴＲＧとして転送トランジスタ２２のゲート電極に供給される。この異なる電圧値の転送パルスＴＲＧの詳細については後述する。

タイミング発生回路（ＴＧ）３３は、供給電圧制御回路３１が転送トランジスタ２２のゲート電極に異なる電圧値の転送パルスＴＲＧを供給する際のタイミングを決めるタイミング信号ＰＴＲＧを発生する。

カラム回路３４は、画素アレイ部１１から垂直信号線１１１を通して画素単位で出力される画素２０の信号に対して、ノイズ除去、ＡＤ変換、加算処理などの各種の信号処理を実行する。カラム回路３４の具体的な構成および動作については後述する。

（供給電圧制御回路）
供給電圧制御回路３１は、垂直走査回路１２で選択走査された行を駆動するアドレス信号ＡＤＲを入力とし、電圧供給回路３２から与えられる複数の電圧のうちの１つを選択して転送パルスＴＲＧとして単位画素２０内の転送トランジスタ２２のゲート電極に供給する。

複数の電圧としては、転送トランジスタ２２をオン（導通）状態にするオン電圧Ｖｏｎと、転送トランジスタ２２をオフ（非導通）状態にするオフ電圧Ｖｏｆｆと、オン電圧Ｖｏｎとオフ電圧Ｖｏｆｆの間の中間電圧Ｖｍｉｄが電圧供給回路３２から供給される。ここで、中間電圧Ｖｍｉｄとは、光電変換素子２１の蓄積電荷の一部を保持したまま、残りの蓄積電荷を部分的に浮遊拡散容量２６へ転送できる電圧である。

上述した画素回路では、転送トランジスタ２２がＮチャネルであることから、オン電圧Ｖｏｎを電源電圧Ｖｄｄとし、オフ電圧Ｖｏｆｆを接地電圧、好ましくは接地電圧よりも低い電圧とする。また、本例では、中間電圧Ｖｍｉｄとして、電圧値が異なる２つの中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１を用いるものとする。

これにより、電圧供給回路３２から供給電圧制御回路３１に対して、オン電圧Ｖｏｎ、中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１およびオフ電圧Ｖｏｆｆの４つの電圧が供給される。これら４つの電圧の電圧値は、Ｖｏｆｆ＜Ｖｍｉｄ０＜Ｖｍｉｄ１＜Ｖｏｎの関係にある。そして、４つの電圧のうち、中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１およびオン電圧Ｖｏｎが転送パルスＴＲＧとして用いられる。

中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１およびオン電圧Ｖｏｎの供給タイミングを制御するために、タイミング発生回路３３から３つのタイミング信号ＰＴＲＧ１，ＰＴＲＧ２，ＰＴＲＧ３が供給電圧制御回路３１に与えられる。供給電圧制御回路３１は、中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１およびオン電圧Ｖｏｎのうちの１つを、タイミング信号ＰＴＲＧ１，ＰＴＲＧ２，ＰＴＲＧ３を基に選択して転送トランジスタ２２のゲート電極に中間電圧Ｖｍｉｄとして供給する。

図２５は、供給電圧制御回路３１の回路構成の一例を示す回路図である。図２５に示すように、本例に係る供給電圧制御回路３１は、４つの電圧、即ち中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１、オン電圧Ｖｏｎおよびオフ電圧Ｖｏｆｆに対応した４つの回路ブロック３１１〜３１４と３入力のＮＯＲ回路３１５とを有する構成となっている。

回路ブロック３１１〜３１４には、垂直走査回路１２からアドレス信号ＡＤＲが共通に与えられる。ＮＯＲ回路３１５には、タイミング発生回路３３からタイミング信号ＰＴＲＧ１，ＰＴＲＧ２，ＰＴＲＧ３が３入力として与えられる。

回路ブロック３１１は、アドレス信号ＡＤＲとタイミング信号ＰＴＲＧ１とを２入力とするＮＡＮＤ回路３１１１、レベルシフタ３１１２およびＰチャネルの駆動トランジスタ３１１３によって構成され、中間電圧Ｖｍｉｄ０を選択して転送トランジスタ２２のゲート電極に供給する。

回路ブロック３１２は、アドレス信号ＡＤＲとタイミング信号ＰＴＲＧ２とを２入力とするＡＮＤ回路３１２１およびＰチャネルの駆動トランジスタ３１２２によって構成され、中間電圧Ｖｍｉｄ１を選択して転送トランジスタ２２のゲート電極に供給する。

回路ブロック３１３は、アドレス信号ＡＤＲとタイミング信号ＰＴＲＧ３とを２入力とするＮＡＮＤ回路３１３１およびＮチャネルの駆動トランジスタ３１３２によって構成され、オン電圧Ｖｏｎを選択して転送トランジスタ２２のゲート電極に供給する。

回路ブロック３１４は、アドレス信号ＡＤＲとＮＯＲ回路３１５の出力信号とを２入力とするＡＮＤ回路３１４１、アドレス信号ＡＤＲを一方の（否定）入力とし、ＡＮＤ回路３１４１の出力信号を他方の入力とするＯＲ回路３１４２、レベルシフタ３１４３およびＮチャネルの駆動トランジスタ３１４４によって構成され、オフ電圧Ｖｏｆｆを選択して転送トランジスタ２２のゲート電極に供給する。

この回路ブロック３１４では、転送トランジスタ２２をオフするためのオフ電圧Ｖｏｆｆとして、接地電圧よりも低い電圧、例えば−１．０Ｖを供給するために、ＮＯＲ回路３１５の作用により他の回路ブロック３１１，３１２，３１３とは排他的に動作する回路構成となっている。

図２６に、供給電圧制御回路３１の入出力のタイミング関係を示す。転送トランジスタ２２のゲート電極に供給する電圧を中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１、オン電圧Ｖｏｎおよびオフ電圧Ｖｏｆｆとした場合において、アドレス信号ＡＤＲによって行が選択された際に、タイミング信号ＰＴＲＧ１，ＰＴＲＧ２，ＰＴＲＧ３によって、それぞれに対応する電圧Ｖｍｉｄ０，Ｖｍｉｄ１，Ｖｏｎを供給し、それ以外は電圧Ｖｏｆｆを供給する。

このようにして、供給電圧制御回路３１による制御の下に、垂直走査回路１２による垂直走査に同期して画素行ごとに、中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１およびオン電圧Ｖｏｎをその順番で順次転送トランジスタ２２のゲート電極に供給することにより、光電変換素子２１に蓄積された信号電荷を例えば３回に分割して浮遊拡散容量２６へ転送する３分割転送を実現できる。

＜３分割転送＞
以下に、ある画素行における３分割転送の場合の具体的な動作について、図２７のタイミングチャートおよび図２８の動作説明図を用いて説明する。図２８において、各動作（１）〜（１１）は図２７の各期間（１）〜（１１）に対応している。

ある画素行の一単位の蓄積期間中において、３分割転送を行なう場合は、垂直走査回路１２からリセットトランジスタ２３のゲート電極に対してリセットパルスＲＴＳが一定の間隔で３回与えられることで、浮遊拡散容量２６のリセット動作が３回実行される。このリセット動作に同期して供給電圧制御回路３１から、各リセット動作の一定時間後に中間電圧Ｖｍｉｄ０、中間電圧Ｖｍｉｄ１およびオン電圧Ｖｏｎがこの順番で転送トランジスタ２２のゲート電極に与えられる。

期間（１）では、光電変換素子２１に電荷Ｑｐｄが蓄積している。このとき、転送トランジスタ２２のゲート電極にオフ電圧Ｖｏｆｆが印加されており、また浮遊拡散容量２６が１回目のリセットパルスＲＳＴによってリセット済みであり、そのリセットレベルが１回目のリセットレベルとして増幅トランジスタ２４および選択トランジスタ２５を通して垂直信号線１１１に読み出される。

リセットレベルの１回目の読み出し後、期間（２）で中間電圧Ｖｍｉｄ０が転送トランジスタ２２のゲート電極に印加される。この中間電圧Ｖｍｉｄ０の印加により、光電変換素子２１の蓄積電荷Ｑｐｄの一部の電荷Ｑｍｉｄ０を残し、（Ｑｐｄ−Ｑｍｉｄ０）の電荷が浮遊拡散容量２６へ転送される。

次に、期間（３）で、転送トランジスタ２２のゲート電極にオフ電圧Ｖｏｆｆが印加され、浮遊拡散容量２６に転送された電荷（Ｑｐｄ−Ｑｍｉｄ０）に応じた信号が１回目の信号レベルとして垂直信号線１１１に読み出される。

次に、期間（４）では、２回目のリセットパルスＲＳＴがリセットトランジスタ２３のゲート電極に印加されることで浮遊拡散容量２６がリセットされる。次いで、期間（５）で、そのリセットレベルが２回目のリセットレベルとして垂直信号線１１１に読み出される。

次に、期間（６）で、中間電圧Ｖｍｉｄ１が転送トランジスタ２２のゲート電極に印加される。この中間電圧Ｖｍｉｄ１の印加により、光電変換素子２１に残っている電荷Ｑｍｉｄ０の一部の電荷Ｑｍｉｄ１を残し、（Ｑｐｄ０−Ｑｍｉｄ１）の電荷が浮遊拡散容量２６へ転送される。

次に、期間（７）で、転送トランジスタ２２のゲート電極にオフ電圧Ｖｏｆｆが印加され、浮遊拡散容量２６に転送された電荷（Ｑｐｄ０−Ｑｍｉｄ１）に応じた信号が２回目の信号レベルとして垂直信号線１１１に読み出される。

次に、期間（８）では、３回目のリセットパルスＲＳＴがリセットトランジスタ２３のゲート電極に印加されることで浮遊拡散容量２６がリセットされる。次いで、期間（９）で、そのリセットレベルが３回目のリセットレベルとして垂直信号線１１１に読み出される。

次に、期間（１０）で、オン電圧Ｖｏｎが転送トランジスタ２２のゲート電極に印加される。このオン電圧Ｖｏｎの印加により、光電変換素子２１の残りの電荷Ｑｍｉｄ１が浮遊拡散容量２６へ転送される。

次に、期間（１１）で、転送トランジスタ２２のゲート電極にオフ電圧Ｖｏｆｆが印加され、浮遊拡散容量２６に転送された電荷Ｑｍｉｄ１に応じた信号が３回目の信号レベルとして垂直信号線１１１に読み出される。

３分割転送の場合には、中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１が第１制御電圧となり、オン電圧Ｖｏｎが第２制御電圧となる。

＜ｎ分割転送＞
ここでは、３分割転送の場合を例に挙げて説明したが、転送動作の分割数は任意に設定可能である。そして、ｎ分割（ｎは２以上の整数）の転送を実行する場合は、図２９に示すように、ｎ−１個の中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１，……，Ｖｍｉｄ（ｎ−２）と、オン電圧Ｖｏｎとを供給電圧制御回路１３から転送トランジスタ２２のゲート電極に印加して当該転送トランジスタ２２を駆動するようにすればよい。

ｎ分割転送の場合には、中間電圧Ｖｍｉｄ０〜Ｖｍｉｄ（ｎ−２）が第１制御電圧となり、オン電圧Ｖｏｎが第２制御電圧となる。

上述したｎ分割転送による駆動の下に、画素行ごとに電荷の転送、リセット、画素選択が実行されることで、単位画素２０からリセットレベルおよび信号レベルの各信号（単位画素２０の出力信号）が列並列に、即ち画素列単位で並列的に垂直信号線１１１に読み出され、当該垂直信号線１１１を通してカラム回路３４に供給される。

分割転送による駆動法が、図２７に示すように、転送トランジスタ２２に中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１を印加して任意の電荷量単位で分割転送する方式である場合、第１，第２実施形態に係る分割転送による駆動法の場合とは逆に、高輝度の画素において最初に電荷転送および出力が発生し、低輝度の画素においては最初に電荷転送および出力が発生しない。

図２８に示す分割転送による駆動法では、図２７に示すように、転送トランジスタ２２の駆動電圧によって光電変換部（受光部）で保持できる電荷量が異なることを利用して分割転送を実行する。例えば、図２７に記載した例では、転送トランジスタ２２の駆動電圧として中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１を用いることで、電荷Ｑｍｉｄ０，Ｑｍｉｄ１を光電変換部に保持し、それを超えた電荷を順次転送して読み出すことができる。

＜本実施形態の特徴部分＞
上述したように、中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１およびオン電圧Ｖｏｎをその順番で順次転送トランジスタ２２のゲート電極に転送パルスＴＲＧとして供給し、一単位の蓄積期間中に光電変換部に蓄積された信号電荷を例えば３分割転送にて浮遊拡散容量２６へ転送し、これら分割転送された信号電荷を読み出す構成を採るＣＭＯＳイメージセンサ１０Ｃでは、分割された各々の転送の最大値以上の出力が得られたときに、それ以前に読み出された結果あるいはその加算結果をリセットして、次以降の加算処理あるいはＡＤ変換処理を開始することを特徴としている。

＜本実施形態の作用効果＞
第１，第２実施形態では、参照レベル以上のときに加算処理あるいはＡＤ変換処理を実行し、信号レベルが参照レベルを下回ったときに、光電変換部の蓄積電荷が全て読み出されているものとし、次以降の加算処理あるいはＡＤ変換処理を停止するようにしている。これに対して、本実施形態では、光電変換部に蓄積電荷が無い状態から電荷が蓄積され、信号レベルが参照レベル以上になったとき、それ以前に読み出された結果あるいはその加算結果をリセットするとともに、次以降の加算処理あるいはＡＤ変換処理を開始することで、特に低輝度時に出力の無い読み出しのノイズ成分を加算することなく、第１，第２実施形態の場合と同様の作用効果を得ることができる。

例えば、図３０（Ａ）に示すように、転送可能な最大電荷量が決まる。そして、図３０（Ｂ）の例のように、例えば蓄積電荷ＱpdがＱpd＞Ｑfd4.max 、かつ、Ｑpd＜Ｑfd4.max ＋Ｑfd3.max の場合、１回目、２回目にて電荷転送が発生せず出力がなく、３回目にてＱfd3(＝Ｑpd−Ｑfd4.max)が転送されて出力され、４回目でＱfd4.max が出力される。

そして、３回目と４回目で読み出された出力信号を加算することで全蓄積電荷Ｑpdが得られる。この場合、３回目にてＱfd3 ＜Ｑfd3.max のレベル判定により保持データリセット信号が発生し、それまでにＡＤ変換し保持されている１回目と１回目のデータ、あるいは、それらを加算されて保持されているデータをリセットし、３回目と４回目のみを加算することで、ノイズ成分を抑えることができる。

以下に、分割された各々の転送の最大値を上回る出力が得られたときに、それ以前に読み出された結果あるいはその加算結果をリセットし、次以降の加算処理あるいはＡＤ変換処理を開始する制御を行なうカラム回路３４の具体的な実施例について説明する。

（カラム回路）
図３１は、カラム回路３４の構成の一例を示すブロック図である。図３１に締め治すように、カラム回路３４Ａは、ＡＤ変換部３４１、レベル判定部３４２および加算部３４３を有する構成となっている。

ＡＤ変換部３４１は、画素アレイ部１１から垂直信号線１１１を通して供給される、分割して転送されたアナログの出力信号をデジタル信号にＡＤ変換する。レベル判定部３４２は、ＡＤ変換部３４１によるＡＤ変換後のデジタル値を参照レベルと比較し、当該デジタル値が参照レベルを上回るときに判定結果を出力し、当該判定結果を保持データリセット信号として加算部３４３に与える。

加算部３４３は、分割転送に伴ってＡＤ変換部３４１から順次供給されるデジタル信号を加算処理してその加算結果を保持し、レベル判定部３４２から保持データリセット信号が与えられたときは、それまで加算して保持した保持データをリセットし、分割転送に伴ってＡＤ変換部３４１から順次供給されるデジタル信号について再び加算処理を開始し、最終的な保持データを１画素の画素信号として出力する。

レベル判定部３４２の判定結果を保持データリセット信号として用いる場合、保持データのリセットは１回実行されればよいので、レベル判定部３４２は、図１５に示したレベル判定部１５３の場合のように、保持データリセット信号を保持し続ける構成でなくても構わない。

なお、ここでは図示を省略するが、ＡＤ変換部３４１の前段側に、図１０のノイズ除去部１５１に相当するノイズ除去部を設ける構成を採ることも可能である。

上記実施例に係るカラム回路３４において、加算部３４３は、レベル判定部３４の判定結果に基づいて、分割転送によって単位画素２０から読み出される複数の出力信号のうち、参照レベル以上の信号レベルの出力信号に対して加算処理を実行させる、具体的には、複数の出力信号の各信号レベルが参照レベル以上になったとき、それ以前に読み出された出力信号あるいはその加算結果をリセットし、算処理を開始する制御手段としての機能をも併せ持っている。

［高変換効率］
以上説明した第１〜第３実施形態に係るＣＭＯＳイメージセンサ１０Ａ〜１０Ｃにおいて、浮遊拡散容量２６での電荷電圧変換効率を高めるべく、光電変換素子２１から信号電荷が転送される浮遊拡散容量（電荷電圧変換部）２６の寄生容量（ＦＤ容量)を微小化、具体的には、浮遊拡散容量２６が扱える最大電荷量が光電変換素子２１に蓄積可能な最大電荷量よりも小さくなるように寄生容量を小さくすることで、より高い効果を得ることができる。

光電変換素子２１の最大蓄積電荷量を１０，０００ｅ−とした場合に、全ての蓄積電荷を１回の転送にて読み出し可能なＦＤ容量を１とする。この場合の読み出し時ランダムノイズを７ｅ−、読み出し時の固定パターンノイズを２ｅ−、光ショットノイズを蓄積電荷の平方根とした場合の、蓄積電荷に対する信号ノイズ比Ｓ／Ｎ（ｄＢ）を図３２に示す。

図３２にはさらに、同じ条件にて、ＦＤ容量を１／４として、従来の分割転送と加算処理をした場合、本発明の停止判定付きで４分割転送と加算処理をした場合をそれぞれ示している。

図３２から明らかなように、高変換効率として光ショットノイズ以外のノイズ成分を相対的に小さくし、全蓄積電荷を分割転送で読み出した上で、低輝度の場合にはノイズ成分のみを加算しないようにできるため、高い画質を実現できることがわかる。

また、同様にＦＤ容量を１／１０にして１０分割転送して本発明による加算処理を実行した場合のように、ＦＤ容量を微小化し、分割転送の分割数を増やすことで光ショットノイズ以外のノイズ成分を小さくすることができる。

上述したように、浮遊拡散容量２６の寄生容量を小さくするなどして電荷電圧変換効率を高めることで、出力信号の信号レベルに対するラインダムノイズや固定パターンノイズを相対的に小さくし、かつ、電荷電圧変換効率を高めたことによって１回の読み出しで出力できない蓄積電荷を分割転送するＣＭＯＳイメージセンサ１０Ａ〜１０Ｃにおいて、分割転送によって単位画素２０から出力される信号を加算する際に、入射光輝度または蓄積電荷によって加算する必要の無い読み出しを検知して加算しないようにすることで、不要なランダムノイズや固定パターンノイズを加算結果に含まないようにすることができるため、特に低輝度領域にて高いＳ／Ｎを実現できる。

［変形例］
上記各実施形態では、信号処理回路１５（１５Ａ，１５Ｂ，１５Ｃ，１５Ｄ，１５Ｅ）およびカラム回路１７（１７Ａ，１７Ｂ，１７Ｃ），３４がＡＤ変換機能を持つ場合を例に挙げた説明したが、ＡＤ変換機能は必須の構成要素ではなく、信号処理回路１５およびカラム回路１７，３４としては、少なくとも加算機能を持つ構成のものであれば所期の目的を達成することができる。

また、上記各実施形態では、光電変換素子２１の電荷を１つの転送トランジスタ２２によって共通の浮遊拡散容量２６に分割転送し、共通の垂直信号線１１１に順次読み出す構成の単位画素２０を有するＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、これに限られるものではなく、種々の変形例が可能である。

（変形例１）
図３３は、変形例１に係る単位画素２０Ｂの画素回路を示す回路図であり、図中、図２と同等部分には同一符号を付して示している。

図３３に示すように、本変形例１に係る単位画素２０Ａは、増幅トランジスタ２４に対して直列に接続された選択トランジスタ２５のドレイン電極と電源Ｖｄｄとの間に電流源３１を接続し、選択トランジスタ２５のドレインノードから出力信号Ｖｏｕｔを導出する構成となっている。

この単位画素２０Ａにおいて、浮遊拡散容量２６での電荷電圧変換の変換効率は、浮遊拡散容量２６と垂直信号線１１１の間の寄生容量の容量値Ｃｉで決まり、この寄生容量の容量値Ｃｉを浮遊拡散容量２６の容量値Ｃｆｄよりも小さくすることで、変換効率を上げることができる。

ここで、浮遊拡散容量２６の最大蓄積電荷量をＱfd.max、寄生容量Ｃｉの最大蓄積電荷量をＱi.maxとした場合、高変換効率の効果を得るには、
Ｑi.max＜Ｑfd.max
が条件となる。このため、最大蓄積電荷量Ｑfd.maxよりも小さい最大蓄積電荷量Ｑi.maxを単位として光電変換素子２１の蓄積電荷Ｑpdを分割転送する必要がある。

このように、電荷電圧変換効率が高い、あるいは、電圧増幅率が高い単位画素２０Ａを有するＣＭＯＳイメージセンサは、Ｓ／Ｎにおいて有利である一方で、１回の読み出しで出力できる電荷量に制限が発生する場合がある。

この単位画素２０Ａを有するＣＭＯＳイメージセンサに対して、先述した分割転送を適用し、光電変換素子２１の電荷を任意に分割して転送することにより、光電変換素子２１で発生した全ての電荷を、読み出し回路の出力範囲に応じて効率よく出力することができる。

また、図３３に示す単位画素２２Ａの例では、リセット時の電荷電圧変換部（浮遊拡散容量２６）の電圧を読み出し回路の動作点に設定する必要があるが、先述した分割転送を適用することにより、電荷電圧変換部の電位に依らず分割転送量を制御できる。

（変形例２）
図３４は、変形例２に係る単位画素２０Ｂの画素回路を示す回路図であり、図中、図２と同等部分には同一符号を付して示している。

図３４に示すように、本変形例２に係る単位画素２０Ｂは、増幅トランジスタ２４に代えて、浮遊拡散容量２６と選択トランジスタ２５の間に反転増幅回路２７を接続するとともに、当該反転増幅回路２７に対してリセットトランジスタ２３を並列に接続した構成となっている。このように、反転増幅回路２７を画素内に持つことにより、信号レベルを増幅し、Ｓ／Ｎの改善を図ることができる。

このように、反転増幅回路２７を画素内に持つ単位画素２０Ｃを有するＣＭＯＳイメージセンサでは、反転増幅回路２７の増幅率を−Ａとすると、浮遊拡散容量２６に最大蓄積電荷量Ｑfd.maxが転送されたときの出力電圧Ｖｏｕｔの振幅−Ａ・Ｑfd.max／Ｃfdが、出力電圧Ｖｏｕｔの出力可能範囲ΔＶｏｕｔ．ｐｐを超える場合がある。

この場合、全ての電荷を信号出力するために、浮遊拡散容量２６の最大蓄積電荷量Ｑfd.maxよりも小さい電荷Ｑmid（＜Ｑfd.max）を最大とした電荷量の単位で分割転送する必要がある。

この単位画素２０Ｂを有するＣＭＯＳイメージセンサに対して、先述した分割転送を適用し、光電変換素子２１の電荷を任意に分割して転送することにより、光電変換素子２１で発生した全ての電荷を、出力電圧Ｖｏｕｔの出力可能範囲ΔＶｏｕｔ．ｐｐに応じて効率よく出力することができる。

なお、上記各実施形態では、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本発明はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム回路を配置してなるカラム方式の固体撮像装置全般に対して適用可能である。

また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。

さらに、本発明は、画素アレイ部の各単位画素を行単位で順に走査して各単位画素から画素信号を読み出す固体撮像装置に限らず、画素単位で任意の画素を選択して、当該選択画素から画素単位で信号を読み出すＸ−Ｙアドレス型の固体撮像装置に対しても適用可能である。

なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

また、本発明は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやビデオカメラ等のカメラシステムや、携帯電話機などの撮像機能を有する電子機器のことを言う。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。

［撮像装置］
図３５は、本発明に係る撮像装置の構成の一例を示すブロック図である。図３５に示すように、本発明に係る撮像装置５０は、レンズ群５１を含む光学系、固体撮像装置５２、カメラ信号処理回路であるＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６、操作系５７および電源系５８等を有し、ＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６、操作系５７および電源系５８がバスライン５９を介して相互に接続された構成となっている。

レンズ群５１は、被写体からの入射光（像光）を取り込んで固体撮像装置５２の撮像面上に結像する。固体撮像装置５２は、レンズ群５１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置５２として、先述した実施形態に係るＣＭＯＳイメージセンサ１０が用いられる。

表示装置５５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、固体撮像装置５２で撮像された動画または静止画を表示する。記録装置５６は、固体撮像装置５２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。

操作系５７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系５８は、ＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６および操作系５７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

上述したように、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置において、その固体撮像装置５２として先述した第１〜第３実施形態に係るＣＭＯＳイメージセンサ１０Ａ〜１０Ｃを用いることにより、これらＣＭＯＳイメージセンサ１０Ａ〜１０Ｃでは、全ての蓄積電荷を１回の読み出しで出力できない場合に分割して電荷転送し、その分割転送による各出力信号を加算する際に、不要なランダムノイズや固定パターンノイズを加算結果に含まないようにすることができるため、特に低輝度領域にて高いＳ／Ｎを実現できる。

本発明の第１実施形態に係るＣＭＯＳイメージセンサの構成を示すシステム構成図である。 単位画素の回路構成の一例を示す回路図である。 画素回路の構成の他の例を示す回路図である。 画素回路の構成のさらに他の例を示す回路図である。 ４分割にて分割転送を行なう場合のリセットパルスＲＳＴおよび転送パルスＴＲＧのタイミング関係を示すタイミングチャートである。 ４分割転送における入射光輝度が高い場合の動作説明図である。 ４分割転送における入射光輝度が低い場合の動作説明図である。 光電変換部が扱える最大電荷量Ｑpd.maxと分割転送の各々の最大値Ｑfd.maxの関係を示す図である。 光電変換部の最大蓄積電荷量を１０，０００電子とした場合の蓄積電荷とＳ／Ｎ（ｄＢ）の関係を示す図である。 実施例１に係る信号処理回路の構成の一例を示すブロック図である。 実施例２に係る信号処理回路の構成の一例を示すブロック図である。 実施例３に係る信号処理回路の構成の一例を示すブロック図である。 実施例４に係る信号処理回路の構成の一例を示すブロック図である。 実施例５に係る信号処理回路の構成の一例を示すブロック図である。 レベル判定部の構成の一例を示すブロック図である。 レベル比較器の構成の一例を示す回路図である。 レベル判定部の動作説明のためのタイミングチャートである。 本発明の第２実施形態に係るＣＭＯＳイメージセンサの構成を示すシステム構成図である。 実施例１に係るカラム回路の構成の一例を示すブロック図である。 実施例２に係るカラム回路の構成の一例を示すブロック図である。 実施例３に係るカラム回路の構成の一例を示すブロック図である。 ＡＤ変換部および処理停止部の具体的な構成の一例を示すブロック図である。 ノイズ除去機能と加算機能を持つＡＤ変換部の動作タイミングを示すタイミングチャートである。 本発明の第３実施形態に係るＣＭＯＳイメージセンサの構成を示すシステム構成図である。 供給電圧制御回路の回路構成の一例を示す回路図である。 供給電圧制御回路の入出力のタイミング関係を示すタイミングチャートである。 ３分割転送の場合の駆動タイミング例を示すタイミングチャートである。 ３分割転送の場合の動作説明図である。 ｎ分割転送の場合の駆動タイミング例を示すタイミングチャートである。 光電変換部が扱える最大電荷量Ｑpd.maxと分割転送の各々の最大値Ｑfd.maxの関係を示す図である。 カラム回路の構成の一例を示すブロック図である。 電荷電圧変換効率を高めた場合の入射光強度−Ｓ／Ｎの特性についての本発明と従来技術の比較例を示す図である。 変形例１に係る単位画素の画素回路を示す回路図である。 変形例２に係る単位画素の画素回路を示す回路図である。 本発明に係る撮像装置の構成の一例を示すブロック図である。 単位画素の構成の一例を示す回路図である。

符号の説明

１０Ａ，１０Ｂ，１０Ｃ…ＣＭＯＳイメージセンサ、１１…画素アレイ部、１２…垂直走査回路、１３…水平走査回路、１４…カラム信号選択回路、１５（１５Ａ，１５Ｂ，１５Ｃ，１５Ｄ，１５Ｅ）…信号処理回路、１７（１７Ａ，１７Ｂ，１７Ｃ），３４…カラム回路、２０（２０Ａ，２０Ｂ）…単位画素、２１…光電変換素子、２２…転送トランジスタ、２３…リセットトランジスタ、２４…増幅トランジスタ、２５…選択トランジスタ、３１…供給電圧制御回路、３２…電圧供給回路、３３…タイミング発生回路（ＴＧ）

Claims (17)

1. 光信号を信号電荷に変換する光電変換部と、当該光電変換部で光電変換された信号電荷を転送する転送素子と、当該転送素子によって転送された信号電荷を出力する出力手段とを含む単位画素が行列状に配置された画素アレイ部と、
   一単位の蓄積期間中に前記光電変換部に蓄積された信号電荷を前記転送素子によって少なくとも２回に分割して前記出力手段を介して読み出す駆動手段と、
   前記単位画素から分割して読み出された複数の出力信号に対して加算処理を行なう信号処理手段と、
   前記複数の出力信号の各々を読み出す度に当該複数の出力信号の各信号レベルを参照レベルと比較するレベル判定手段と、
   前記レベル判定手段の判定結果に基づいて、前記複数の出力信号のうち、前記参照レベル以上の信号レベルの出力信号に対して前記加算処理を実行させる制御手段と
   を備えた固体撮像装置。
2. 前記制御手段は、前記複数の出力信号の各信号レベルが前記参照レベルを下回るとき前記加算処理を停止する
   請求項１記載の固体撮像装置。
3. 前記制御手段は、前記複数の出力信号の各信号レベルが前記参照レベルを下回るとき、前記出力手段での分割転送による次以降の出力信号に対する前記加算処理を少なくとも１回停止する
   請求項２記載の固体撮像装置。
4. 前記制御手段は、前記複数の出力信号の各信号レベルが前記参照レベル以上になったとき前記加算処理を開始する
   請求項１記載の固体撮像装置。
5. 前記制御手段は、前記複数の出力信号の各信号レベルが前記参照レベル以上になったとき、それ以前に読み出された出力信号あるいはその加算結果をリセットする
   請求項４記載の固体撮像装置。
6. 前記信号処理手段は、前記複数の出力信号に対してアナログ−デジタル変換処理を行なうアナログ−デジタル変換手段を有する
   請求項１記載の固体撮像装置。
7. 前記制御手段は、前記複数の出力信号の各信号レベルが前記参照レベルを下回るとき前記アナログ−デジタル変換処理を停止する
   請求項６記載の固体撮像装置。
8. 前記制御手段は、前記複数の出力信号の各信号レベルが前記参照レベル以上になったとき前記アナログ−デジタル変換処理を開始する
   請求項６記載の固体撮像装置。
9. 前記アナログ−デジタル変換手段は、
   前記複数の出力信号を参照信号と比較する比較手段と、
   前記比較手段の比較結果に応じたカウント値だけカウント動作を行うカウント手段とを有する
   請求項６記載の固体撮像装置。
10. 前記アナログ−デジタル変換手段は、前記カウント手段によるカウント動作により、前記アナログ−デジタル変換処理と前記加算処理を並行して実行する
    請求項９記載の固体撮像装置。
11. 前記カウント手段は、前記比較手段の比較結果に応じたカウント値だけアップカウントまたはダウンカウントする
    請求項９記載の固体撮像装置。
12. 前記アナログ−デジタル変換手段は、前記カウント手段によるアップカウントまたはダウンカウントにより、前記単位画素から得られるリセットレベルと信号レベルの差分をとる
    請求項１１記載の固体撮像装置。
13. 前記出力手段は、前記転送素子によって転送された信号電荷を電圧に変換する電荷電圧変換部を有し、
    前記電荷電圧変換部は、当該電荷電圧変換部が扱える最大電荷量が前記光電変換部に蓄積可能な最大電荷量よりも小さくなるように寄生容量が小さく設定されている
    請求項１記載の固体撮像装置。
14. 光信号を信号電荷に変換する光電変換部と、当該光電変換部で光電変換された信号電荷を転送する転送素子と、当該転送素子によって転送された信号電荷を出力する出力手段とを含む単位画素が行列状に配置された画素アレイ部と、
    一単位の蓄積期間中に前記光電変換部に蓄積された信号電荷を前記転送素子によって少なくとも２回に分割して前記出力手段を介して読み出す駆動手段とを備え、
    前記単位画素から分割して読み出された複数の出力信号に対して加算処理を行なう固体撮像装置の信号処理にあたって、
    前記複数の出力信号の各々を読み出す度に当該複数の出力信号の各信号レベルを参照レベルと比較し、
    その比較結果に基づいて、前記複数の出力信号のうち、前記参照レベル以上の信号レベルの出力信号に対して前記加算処理を実行する
    固体撮像装置の信号処理方法。
15. 前記複数の出力信号の各信号レベルが前記参照レベルを下回るとき前記加算処理を停止する
    請求項１４記載の固体撮像装置の信号処理方法。
16. 前記複数の出力信号の各信号レベルが前記参照レベル以上になったとき前記加算処理を開始する
    請求項１４記載の固体撮像装置の信号処理方法。
17. 光信号を信号電荷に変換する光電変換部と、当該光電変換部で光電変換された信号電荷を転送する転送素子と、当該転送素子によって転送された信号電荷を出力する出力手段とを含む単位画素が行列状に配置されてなる固体撮像装置と、
    入射光を前記固体撮像装置の撮像面上に結像する光学系とを具備し、
    前記固体撮像装置は、
    一単位の蓄積期間中に前記光電変換部に蓄積された信号電荷を前記転送素子によって少なくとも２回に分割して前記出力手段を介して読み出す駆動手段と、
    前記単位画素から分割して読み出された複数の出力信号に対して加算処理を行なう信号処理手段と、
    前記複数の出力信号の各々を読み出す度に当該複数の出力信号の各信号レベルを参照レベルと比較するレベル判定手段と、
    前記レベル判定手段の判定結果に基づいて、前記複数の出力信号のうち、前記参照レベル以上の信号レベルの出力信号に対して前記加算処理を実行させる制御手段とを備えた
    撮像装置。

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