JP6120091B2 - 固体撮像素子および駆動方法、並びに電子機器 - Google Patents

Description

本技術は、固体撮像素子および駆動方法、並びに電子機器に関し、特に、高照度時の信号と低照度時の信号のそれぞれにおいて良好なＳ／Ｎを実現するとともに、適切にリセットノイズを除去することができるようにする固体撮像素子および駆動方法、並びに電子機器に関する。

固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが知られている。ＣＭＯＳイメージセンサは、デジタルスチルカメラ、デジタルビデオカメラ、さらにカメラ付き携帯電話などの各種携帯端末機器等に用いられている。

従来のイメージセンサでは、フォトダイオード（ＰＤ）の電荷をフローティングディフュージョン（ＦＤ）に転送し、ＦＤの電位をセンスすることで信号を取り出すものが多くある。その場合、ＦＤの容量が小さいと電圧に変換されるゲインが上がって、それ以降のノイズが小さく見えるためＳ／Ｎが良いが、扱える電荷量は少ない。ＦＤの容量が大きいと、扱える電荷量は大きいが、Ｓ／Ｎは低い。

この電荷量とＳ／Ｎのトレードオフを解決するため、ＦＤを２つの容量で構成して、電荷が少ない場合は、１つの容量でセンスした信号（Ｓ１）を使い、多い場合は２つの容量でセンスした信号（Ｓ２）を使うことが提案されている（例えば、特許文献１乃至特許文献３参照）。

これらの提案の技術を実施するとした場合も、ＦＤが１個のものと同様に、Ｓ１やＳ２と、ＦＤ１やＦＤ２がリセットされた状態の１個または２個のリセットレベル信号（Ｎ）の差分をとって実際の信号とする。

特開昭６３−６７９７６号公報 特表２００９−５０５４９８号公報 ＷＯ２００５／０８３７９０号公報

しかしながら、従来の技術では、以下の少なくとも一方の問題点が残ることになる。

１つめの問題点は、Ｓ１とＳ２の少なくとも一方は、差分をとってもリセットノイズ等を除去できないということである

２つめの問題点は、高照度時の信号を得るのに加算が必要であることによる弊害である。すなわち、低照度時には加算しないようにすると、加算開始前後で信号のリニアリティが劣化するし、仮に低照度時も加算する場合はノイズを増やすことになってしまう。特に、Ｓ１の信号が画素の出力のリニアリティを保証できる範囲を超えた場合、この問題が顕著になる。

例えば、特許文献１の場合、ＰＤが１個目のＦＤを兼ねているので、いわゆる３トランジスタ型画素と同じく、Ｓ１とＳ２を出力した後にＰＤをリセットしてリセットレベル（Ｎ）を取ることになり、Ｎとの差分を取っても両方の信号にリセットノイズが残る。

また、特許文献２の場合、ＰＤとＦＤが転送トランジスタで分離されており、いわゆる４トランジスタ型の画素との組み合わせである。従って、４トランジスタ型の画素と同じく、Ｓ１はＮとの差分を取ることでリセットノイズを除去できるが、Ｓ２のリセットノイズが除去できない。

さらに、特許文献３では、ＦＤを２つに分割しているが、蓄積時にＰＤからＦＤへオーバーフローさせてＦＤにも電荷を溜めることを前提としているので、Ｓ２にはリセットノイズと、蓄積期間の分のＦＤの暗電流が重畳されることになる。また、信号がＮ１→Ｓ１→Ｓ２→Ｎ２の順に出てくるので、カラム信号処理回路はリセットレベルと信号レベルのどちらが先に出ても対応できるものである必要がある。

本技術はこのような状況に鑑みて開示するものであり、高照度時の信号と低照度時の信号のそれぞれにおいて良好なＳ／Ｎを実現するとともに、適切にリセットノイズを除去することができるようにするものである。

本技術の第１の側面は、複数の画素が配列された画素領域を有し、前記画素は、光電変換を行う光電変換部と、前記光電変換部から電荷を転送する転送部と、前記転送部により転送された電荷を蓄積する複数の蓄積部と、前記複数の蓄積部をリセットするリセット部と、前記複数の蓄積部の接続または分離を制御する接続分離制御部と、前記接続分離制御部が前記複数の蓄積部を接続した状態において、前記蓄積部の電位に対応するアナログの接続状態リセットレベル信号を出力し、前記接続分離制御部が前記複数の蓄積部を分離した状態において、前記蓄積部の電位に対応するアナログの分離状態リセットレベル信号を出力し、前記接続分離制御部が前記複数の蓄積部を分離した状態において、前記蓄積部の電位に対応するアナログの分離状態出力信号を出力し、前記接続分離制御部が前記複数の蓄積部を接続した状態において、前記蓄積部の電位に対応するアナログの接続状態出力信号を出力する出力部と、前記出力部から出力された、アナログの前記接続状態リセットレベル信号と、アナログの前記分離状態リセットレベル信号と、アナログの前記分離状態出力信号と、アナログの前記接続状態出力信号とを、デジタルの前記接続状態リセットレベル信号と、デジタルの前記分離状態リセットレベル信号と、デジタルの前記分離状態出力信号と、デジタルの前記接続状態出力信号とに変換するＡＤＣ部と、前記ＡＤＣ部から出力された、デジタルの前記接続状態リセットレベル信号と、デジタルの前記分離状態リセットレベル信号と、デジタルの前記分離状態出力信号と、デジタルの前記接続状態出力信号とを保持するラッチ回路と、前記ラッチ回路に保持された、デジタルの前記分離状態リセットレベル信号とデジタルの前記分離状態出力信号の差分を演算して第１の画素信号を生成するとともに、デジタルの前記接続状態リセットレベル信号とデジタルの前記接続状態出力信号の差分を演算して第２の画素信号を生成する画素信号生成部とを備える固体撮像素子である。

本技術の第１の側面は、複数の画素が配列された画素領域を有し、前記画素は、光電変換を行う光電変換部と、前記光電変換部から電荷を転送する転送部と、前記転送部により転送された電荷を蓄積する複数の蓄積部と、前記複数の蓄積部をリセットするリセット部と、前記複数の蓄積部の接続または分離を制御する接続分離制御部と、出力部と、ＡＤＣ部と、ラッチ回路と、画素信号生成部とを備える固体撮像素子の駆動方法であって、前記出力部が、前記接続分離制御部が前記複数の蓄積部を接続した状態において、前記蓄積部の電位に対応するアナログの接続状態リセットレベル信号を出力し、前記接続分離制御部が前記複数の蓄積部を分離した状態において、前記蓄積部の電位に対応するアナログの分離状態リセットレベル信号を出力し、前記接続分離制御部が前記複数の蓄積部を分離した状態において、前記蓄積部の電位に対応するアナログの分離状態出力信号を出力し、前記接続分離制御部が前記複数の蓄積部を接続した状態において、前記蓄積部の電位に対応するアナログの接続状態出力信号を出力し、前記ＡＤＣ部が、前記出力部から出力された、アナログの前記接続状態リセットレベル信号と、アナログの前記分離状態リセットレベル信号と、アナログの前記分離状態出力信号と、アナログの前記接続状態出力信号とを、デジタルの前記接続状態リセットレベル信号と、デジタルの前記分離状態リセットレベル信号と、デジタルの前記分離状態出力信号と、デジタルの前記接続状態出力信号とに変換し、前記ラッチ回路が、前記ＡＤＣ部から出力された、デジタルの前記接続状態リセットレベル信号と、デジタルの前記分離状態リセットレベル信号と、デジタルの前記分離状態出力信号と、デジタルの前記接続状態出力信号とを保持し、前記画素信号生成部が、前記ラッチ回路に保持された、デジタルの前記分離状態リセットレベル信号とデジタルの前記分離状態出力信号の差分を演算して第１の画素信号を生成するとともに、デジタルの前記接続状態リセットレベル信号とデジタルの前記接続状態出力信号の差分を演算して第２の画素信号を生成する駆動方法である。

本技術の第１の側面においては、複数の画素が配列された画素領域を有し、前記画素は、光電変換を行う光電変換部と、前記光電変換部から電荷を転送する転送部と、前記転送部により転送された電荷を蓄積する複数の蓄積部と、前記複数の蓄積部をリセットするリセット部と、前記複数の蓄積部の接続または分離を制御する接続分離制御部と、出力部と、ＡＤＣ部と、ラッチ回路と、画素信号生成部とを備える固体撮像素子の前記出力部が、前記接続分離制御部が前記複数の蓄積部を接続した状態において、前記蓄積部の電位に対応するアナログの接続状態リセットレベル信号を出力し、前記接続分離制御部が前記複数の蓄積部を分離した状態において、前記蓄積部の電位に対応するアナログの分離状態リセットレベル信号を出力し、前記接続分離制御部が前記複数の蓄積部を分離した状態において、前記蓄積部の電位に対応するアナログの分離状態出力信号を出力し、前記接続分離制御部が前記複数の蓄積部を接続した状態において、前記蓄積部の電位に対応するアナログの接続状態出力信号を出力し、前記ＡＤＣ部が、前記出力部から出力された、アナログの前記接続状態リセットレベル信号と、アナログの前記分離状態リセットレベル信号と、アナログの前記分離状態出力信号と、アナログの前記接続状態出力信号とを、デジタルの前記接続状態リセットレベル信号と、デジタルの前記分離状態リセットレベル信号と、デジタルの前記分離状態出力信号と、デジタルの前記接続状態出力信号とに変換し、前記ラッチ回路が、前記ＡＤＣ部から出力された、デジタルの前記接続状態リセットレベル信号と、デジタルの前記分離状態リセットレベル信号と、デジタルの前記分離状態出力信号と、デジタルの前記接続状態出力信号とを保持し、前記画素信号生成部が、前記ラッチ回路に保持された、デジタルの前記分離状態リセットレベル信号とデジタルの前記分離状態出力信号の差分を演算して第１の画素信号を生成するとともに、デジタルの前記接続状態リセットレベル信号とデジタルの前記接続状態出力信号の差分を演算して第２の画素信号を生成する。

本技術の第２の側面は、複数の画素が配列された画素領域を有し、前記画素は、光電変換を行う光電変換部と、前記光電変換部から電荷を転送する転送部と、前記転送部により転送された電荷を蓄積する複数の蓄積部と、前記複数の蓄積部をリセットするリセット部と、前記複数の蓄積部の接続または分離を制御する接続分離制御部と、前記接続分離制御部が前記複数の蓄積部を接続した状態において、前記蓄積部の電位に対応するアナログの接続状態リセットレベル信号を出力し、前記接続分離制御部が前記複数の蓄積部を分離した状態において、前記蓄積部の電位に対応するアナログの分離状態リセットレベル信号を出力し、前記接続分離制御部が前記複数の蓄積部を分離した状態において、前記蓄積部の電位に対応するアナログの分離状態出力信号を出力し、前記接続分離制御部が前記複数の蓄積部を接続した状態において、前記蓄積部の電位に対応するアナログの接続状態出力信号を出力する出力部と、前記出力部から出力された、アナログの前記接続状態リセットレベル信号と、アナログの前記分離状態リセットレベル信号と、アナログの前記分離状態出力信号と、アナログの前記接続状態出力信号とを、デジタルの前記接続状態リセットレベル信号と、デジタルの前記分離状態リセットレベル信号と、デジタルの前記分離状態出力信号と、デジタルの前記接続状態出力信号とに変換するＡＤＣ部と、前記ＡＤＣ部から出力された、デジタルの前記接続状態リセットレベル信号と、デジタルの前記分離状態リセットレベル信号と、デジタルの前記分離状態出力信号と、デジタルの前記接続状態出力信号とを保持するラッチ回路と、前記ラッチ回路に保持された、デジタルの前記分離状態リセットレベル信号とデジタルの前記分離状態出力信号の差分を演算して第１の画素信号を生成するとともに、デジタルの前記接続状態リセットレベル信号とデジタルの前記接続状態出力信号の差分を演算して第２の画素信号を生成する画素信号生成部とを有する固体撮像素子を備える電子機器である。

本技術の第２の側面においては、複数の画素が配列された画素領域を有し、前記画素は、光電変換を行う光電変換部と、前記光電変換部から電荷を転送する転送部と、前記転送部により転送された電荷を蓄積する複数の蓄積部と、前記複数の蓄積部をリセットするリセット部と、前記複数の蓄積部の接続または分離を制御する接続分離制御部と、出力部と、ＡＤＣ部と、ラッチ回路と、画素信号生成部とを有する固体撮像素子を備える電子機器の前記出力部が、前記接続分離制御部が前記複数の蓄積部を接続した状態において、前記蓄積部の電位に対応するアナログの接続状態リセットレベル信号を出力し、前記接続分離制御部が前記複数の蓄積部を分離した状態において、前記蓄積部の電位に対応するアナログの分離状態リセットレベル信号を出力し、前記接続分離制御部が前記複数の蓄積部を分離した状態において、前記蓄積部の電位に対応するアナログの分離状態出力信号を出力し、前記接続分離制御部が前記複数の蓄積部を接続した状態において、前記蓄積部の電位に対応するアナログの接続状態出力信号を出力し、前記ＡＤＣ部が、前記出力部から出力された、アナログの前記接続状態リセットレベル信号と、アナログの前記分離状態リセットレベル信号と、アナログの前記分離状態出力信号と、アナログの前記接続状態出力信号とを、デジタルの前記接続状態リセットレベル信号と、デジタルの前記分離状態リセットレベル信号と、デジタルの前記分離状態出力信号と、デジタルの前記接続状態出力信号とに変換し、前記ラッチ回路が、前記ＡＤＣ部から出力された、デジタルの前記接続状態リセットレベル信号と、デジタルの前記分離状態リセットレベル信号と、デジタルの前記分離状態出力信号と、デジタルの前記接続状態出力信号とを保持し、前記画素信号生成部が、前記ラッチ回路に保持された、デジタルの前記分離状態リセットレベル信号とデジタルの前記分離状態出力信号の差分を演算して第１の画素信号を生成するとともに、デジタルの前記接続状態リセットレベル信号とデジタルの前記接続状態出力信号の差分を演算して第２の画素信号を生成する。

本技術によれば、高照度時の信号と低照度時の信号のそれぞれにおいて良好なＳ／Ｎを実現するとともに、適切にリセットノイズを除去することができる。

本技術を適用したＣＭＯＳイメージセンサの一実施の形態の構成例を示す図である。 単位画素の構成例を示す図である。 単位画素の駆動例を説明するタイミングチャートである。 単位画素の駆動例を説明するためのポテンシャル図である。 画素信号抽出部の構成例を示すブロック図である。 画素信号抽出部の別の構成例を示すブロック図である。 画素信号抽出部のさらに別の構成例を示すブロック図である。 画素信号出力処理の例を説明するフローチャートである。 本技術を適用した電子機器の一実施の形態に係る構成例を示す図である。

以下、図面を参照して、ここで開示する技術の実施の形態について説明する。

図１は、本技術の一実施の形態に係るＣＭＯＳイメージセンサの構成例を示すブロック図である。

同図に示されるＣＭＯＳイメージセンサ１は、半導体基板１１（例えば、シリコン基板）に光電変換部を含む複数の画素２が規則的に２次元行列状に配列された画素領域３と、周辺回路部とを有して構成される。

画素２は、１つの光電変換部と複数のフローティングディフュージョン部と複数の画素トランジスタからなる単位画素とされる。また、画素２には、複数のフローティングディフュージョン部と、複数の光電変換部が転送トランジスタを除く他の画素トランジスタを共有した、いわゆる画素共有の構造を適用することができる。

なお、画素２の詳細な構成については後述する。

上述した複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、増幅トランジスタおよび選択トランジスタの４トランジスタに、さらに分離トランジスタを加えた構成とすることができる。あるいは複数の画素トランジスタは、選択トランジスタを省略した３トランジスタに、さらに分離トランジスタを加えた構成とすることができる。

周辺回路部は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、制御回路８など、いわゆるアナログ回路やロジック回路を有して構成される。

制御回路８は、入力クロックと、動作モードなどを指令するデータを受け取り、またＣＭＯＳイメージセンサ１の内部情報などのデータを出力する。さらに、制御回路８では、垂直同期信号、水平同期信号およびマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５および水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路４、カラム信号処理回路５および水平駆動回路６等に入力する。

垂直駆動回路４は、例えば、シフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを印加し、行単位で画素を駆動する。すなわち、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走査する。そして、垂直駆動回路４は、垂直信号線９を通して各画素２の光電変換素子（例えば、フォトダイオード）において受光量に応じて生成した信号電荷に基づく画素信号をカラム信号処理回路５に供給する。

この垂直駆動回路４は、その具体的な構成については図示を省略するが、読み出し走査系と、掃き出し走査系あるいは、一括掃き出し、一括転送を有する構成となっている。

読み出し走査系は、単位画素から信号を読み出すために、画素領域３の単位画素を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃き出しについては、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査が行なわれる。また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃き出しが行なわれる。

この掃き出しにより、読み出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。

読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作または電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。グローバル露光の場合は、一括掃き出しから一括転送までの期間が蓄積期間（露光期間）となる。

カラム信号処理回路５は、例えば、画素２の列ごとに配置されており、１行分の画素２から出力される画像信号の供給を受けて、画素列ごとに信号レベルとリセットレベルの差分をとり、ノイズ除去などの信号処理を行う。すなわち、カラム信号処理回路５は、画素２の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling）や、信号増幅、ＡＤ変換（Analog-to-Digital conversion）等の信号処理を行う。カラム信号処理回路５の出力段には、水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。

水平駆動回路６は、例えば、シフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。

出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次供給される画像信号に対し、ゲイン調整や傷補正などの信号処理を行って出力する。この信号処理では、例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。

入出力端子１２は、外部と信号のやりとりをする。

次に、画素２の詳細な構成について説明する。ここでは、画素領域３に含まれる複数の単位画素のうちの１つの単位画素として、画素２の構成を説明する。

図１に示される画素２のそれぞれは、物理量を検出し、物理量に応じた電荷を蓄える蓄積部であって、光電変換部となるフォトダイオードＰＤと、フォトダイオードＰＤから電荷を転送する転送トランジスタを備える構成とされる。

また、画素２は、フォトダイオードＰＤからの電荷を、転送トランジスタを通じて受け取る複数の検出部であって、複数のフローティングディフュージョン部ＦＤと、フローティングディフュージョン部ＦＤをリセットするリセットトランジスタを備える構成とされる。

さらに、画素２は、複数のフローティングディフュージョン部ＦＤ間の接続と分離をオン・オフによって制御する分離トランジスタと、フローティングディフュージョン部ＦＤの電位に対応する信号を出力する増幅トランジスタを備える構成とされる。

図２に画素２の等価回路の例を示す。この例では、画素２（の等価回路）が、２つのフローティングディフュージョン部を有する構成であるものとする。

図２に示されるように、画素２は、１つのフォトダイオードＰＤを有している。また、画素２は、転送トランジスタＴｒ１、リセットトランジスタＴｒ２、増幅トランジスタＴｒ３、選択トランジスタＴｒ４および分離トランジスタＴｒ５をそれぞれ１つずつ有している。さらに、画素２は、２つのフローティングディフュージョン部ＦＤ１、ＦＤ２を有している。

図２の構成において、フォトダイオードＰＤは、転送トランジスタＴｒ１を介して第１フローティングディフュージョン部ＦＤ１に接続される。第１フローティングディフュージョン部ＦＤ１は、増幅トランジスタＴｒ３のゲートに接続されると共に、分離トランジスタＴｒ５を介して第２フローティングディフュージョン部ＦＤ２に接続される。第２フローティングディフュージョン部ＦＤ２は、リセットトランジスタＴｒ２に接続されると共に、容量素子（キャパシタ）Ｃに接続される。キャパシタＣの他端は接地される。

この例では、第２フローティングディフュージョン部ＦＤ２は、寄生容量だけでなく、キャパシタＣに接続されることより、トータルの容量を増やしている。キャパシタＣは、例えば、ポリシリコンなどで形成することができる。あるいはまた、キャパシタＣをあらわに作らず拡散層の寄生容量を利用するだけでも良い。一例として、キャパシタＣは、ポリシリコン膜―ゲート酸化膜―Ｓｉ基板の構造で構成してもよいし、１層目ポリシリコン膜―ＳｉＮなどの層間膜―２層目ポリシリコン膜の構造で構成してもよい。

増幅トランジスタＴｒ３は、そのドレインが選択トランジスタＴｒ４に接続され、そのソースが垂直信号線９に接続される。さらに、リセットトランジスタＴｒ２および選択トランジスタＴｒ４のそれぞれのドレインが電源Ｖｄｄに接続される。

低照度時の信号の読み出しも、高照度時の信号の読み出しも好適にするためには、例えば、第２フローティングディフュージョン部ＦＤ２は、第１フローティングディフュージョン部ＦＤ１の２倍乃至２０倍程度の容量を有することが望ましい。そして、第２フローティングディフュージョン部ＦＤ２の容量は、フォトダイオードＰＤの飽和電荷を丁度受け切れる程度が良い。第２フローティングディフュージョン部ＦＤ２の容量が小さすぎると、後述する信号Ｓ１と信号Ｓ２のゲインの差が小さく、効果が小さくなる。逆に第２フローティングディフュージョン部ＦＤ２の容量が大きすぎると、信号Ｓ２でほとんど全ての信号領域を扱うことになり信号Ｓ１の意味があまり無くなる。

転送トランジスタＴｒ１のゲートは、転送配線１５に接続される。分離トランジスタＴｒ５のゲートは、分離配線１６に接続される。選択トランジスタＴｒ４のゲートは選択配線１７に接続される。リセットトランジスタＴｒ２のゲートは、リセット配線１８に接続される。

画素２では、選択トランジスタＴｒ４がオン状態のとき、増幅トランジスタＴｒ３は第１フローティングディフュージョン部ＦＤ１の電位に対応した信号を垂直信号線９に出力する。また、増幅トランジスタＴｒ３は、分離トランジスタＴｒ５がオンした状態では、接続された第１および第２フローティングディフュージョン部ＦＤ１およびＦＤ２の電位に対応した信号を垂直信号線９に出力する。この垂直信号線９が後段回路であるカラム信号処理回路に接続され、垂直信号線９に出力された信号がカラム信号処理回路に取り込まれる。

リセットトランジスタＴｒ２は、第１フローティングディフュージョン部ＦＤ１、および、第２フローティングディフュージョン部ＦＤ２の電荷を電源Ｖｄｄ（すなわち、電源配線）に排出して第１フローティングディフュージョン部ＦＤ１、および、第２フローティングディフュージョン部ＦＤ２をリセットする。

次に、図３と図４を参照して、図２に示される回路の駆動方式について説明する。

図３は、制御回路８により生成され、垂直駆動回路４を介して画素２に供給される制御信号のタイミングチャートである。図３は、横軸が時間、縦軸が電圧値とされ、図２に示した選択配線１７、リセット配線１８、分離配線１６、および転送配線１５のそれぞれに印加されるパルスとして構成される制御信号が示されている。

図４は、図２のフォトダイオードＰＤ（以下、適宜、単にＰＤと記す）、並びに、第１フローティングディフュージョン部ＦＤ１（以下、適宜、単にＦＤ１と記す）、および、第２フローティングディフュージョン部ＦＤ２（以下、適宜、単にＦＤ２と記す）のそれぞれに蓄積される電荷の状態を模式的に表したポテンシャル図である。なお、図４では、図３において図中垂直方向の点線により示される時刻（１）乃至時刻（４）のそれぞれにおけるＰＤ、ＦＤ１、ＦＤ２の電荷の状態が示されている。

図３に示されるように、選択配線１７を通じてパルスを印加して選択トランジスタＴｒ４をオンすることで画素を選択する。この状態で、リセット配線１８および分離配線１６を通じてパルスを印加することでリセットトランジスタＴｒ２および分離トランジスタＴｒ５をオンし、ＦＤ１およびＦＤ２をリセットする。そして、リセット配線１８のパルスを立ち下げることによって、リセットトランジスタＴｒ２をオフする（時刻（１））。

このとき、ＰＤ、ＦＤ１、ＦＤ２のそれぞれに蓄積される電荷の状態は、図４の（１）のようになる。すなわち、分離トランジスタＴｒ５をオンしたことにより、ＦＤ１とＦＤ２が接続されている。また、フォトダイオードＰＤには、受光量に対応する電荷が蓄積されている。この状態で、増幅トランジスタＴｒ３を通じて垂直信号線９に出力しているリセットレベル信号を、Ｎ２としてカラム信号処理回路５に取り込む。

次に、図３に示されるように、分離配線１６のパルスを立ち下げることによって、分離トランジスタＴｒ５をオフする（時刻（２））。

このとき、ＰＤ、ＦＤ１、ＦＤ２のそれぞれに蓄積される電荷の状態は、図４の（２）のようになる。すなわち、分離トランジスタＴｒ５をオフしたことにより、ＦＤ１とＦＤ２が分離されている。また、フォトダイオードＰＤには、受光量に対応する電荷が蓄積されている。この状態で、増幅トランジスタＴｒ３を通じて垂直信号線９に出力しているリセットレベル信号を、Ｎ１としてカラム信号処理回路５に取り込む。

次に、図３に示されるように、転送配線１５のパルスを印加することによって、転送トランジスタＴｒ１をオンし、その後オフする（時刻（３））。これにより、ＰＤからＦＤ１へ電荷が転送されるが、この際、ＰＤに蓄積された電荷が多い場合は、ＰＤにも電荷が残ることになる。

このとき、ＰＤ、ＦＤ１、ＦＤ２のそれぞれに蓄積される電荷の状態は、図４の（３）のようになる。すなわち、転送トランジスタＴｒ１をオンしたことにより、ＰＤからＦＤ１へ電荷が転送されている。この例では、ＰＤに蓄積された電荷が多かったので、ＰＤにも電荷が残っている。この状態で、増幅トランジスタＴｒ３を通じて垂直信号線９に出力しているＦＤ１からの出力信号を、Ｓ１としてカラム信号処理回路５に取り込む。

次に、図３に示されるように、分離配線１６にパルスを印加することによって、分離トランジスタＴｒ５をオンし、かつ、転送配線１５のパルスを印加することによって、転送トランジスタＴｒ１をオンし、その後オフする（時刻（４））。

このとき、ＰＤ、ＦＤ１、ＦＤ２のそれぞれに蓄積される電荷の状態は、図４の（４）のようになる。すなわち、分離トランジスタＴｒ５をオンしたことにより、ＦＤ１とＦＤ２が接続されている。また、転送トランジスタＴｒ１をオンしたことにより、ＰＤからＦＤ１およびＦＤ２へ電荷が転送されている。いまの場合、図４の（３）でＰＤに残っていた電荷も、ＦＤ１およびＦＤ２へ転送されている。この状態で、増幅トランジスタＴｒ３を通じて垂直信号線９に出力しているＦＤ１およびＦＤ２からの出力信号を、Ｓ２としてカラム信号処理回路５に取り込む。

上述した出力信号Ｓ１については、リセットレベル信号Ｎ１に電荷による信号が乗って、出力信号Ｓ１が検出されるものと考えられる。従って、例えば、カラム信号処理回路５において、出力信号Ｓ１とリセットレベル信号Ｎ１の差分をとることで、リセットノイズなどを除去した画素信号を得ることができる。なお、この信号は、ゲインの高い信号であるが、例えば、ＰＤに蓄積された電荷が多い時は正確な信号を得ることができない。従って、この信号は、低照度時に適した画素信号であり、第１の画素信号と称することにする。

また、上述した出力信号Ｓ２については、リセットレベル信号Ｎ２に電荷による信号が乗って、出力信号Ｓ２が検出されるものと考えられる。従って、例えば、カラム信号処理回路５において、出力信号Ｓ２とリセットレベル信号Ｎ２の差分をとることで、リセットノイズなどを除去した画素信号を得ることができる。なお、この信号は、例えば、ＰＤに蓄積された電荷が多い時も少ない時も正しい信号として得られるが、ゲインが低い信号となる。従って、この信号は、高照度時に適した画素信号であり、第２の画素信号と称することにする。

このように、本技術では、リセット後の状態でＦＤ１とＦＤ２を接続したリセットレベル信号Ｎ２、および、ＦＤ１とＦＤ２を分離した状態でのリセットレベル信号Ｎ１を取得する。続けてＦＤ１とＦＤ２を分離した状態での出力信号Ｓ１、および、ＦＤ１とＦＤ２を分離した状態での出力信号Ｓ１を取得する。そして、出力信号Ｓ１とリセットレベル信号Ｎ１との差分を得ることでリセットノイズを除去した第１の画素信号を抽出し、出力信号Ｓ２とリセットレベル信号Ｎ２との差分を得ることでリセットノイズを除去した第２の画素信号を抽出する。

例えば、リセット後の状態から、ＰＤの電荷を転送するなどの処理を経てからＦＤ１とＦＤ２を接続したリセットレベル信号を取得しても、正確にリセットノイズを除去することができない。これに対して、本技術によれば、第１の画素信号を抽出する際にも、第２の画素信号を抽出する際にも、正確にリセットノイズを除去することができる。

また、本技術では、第１の画素信号を抽出する場合にも、第２の画素信号を抽出する場合にも、信号の加算は不要である。

例えば、信号の加算を行うようにした場合、低照度時には加算しないようにすると、加算開始前後で信号のリニアリティが劣化するし、仮に低照度時も加算する場合はノイズを増やすことになってしまう。これに対して、本技術によれば、信号のリニアリティを劣化させず、かつ、ノイズを増やすことなく第１の画素信号および第２の画素信号を抽出することができる。

次に、リセットノイズなどを除去して画素信号を得る方式について詳細に説明する。上述したように、リセットレベル信号Ｎ１、リセットレベル信号Ｎ２、出力信号Ｓ１、および、出力信号Ｓ２は、カラム信号処理回路５に取り込まれる。

カラム信号処理回路５は、内部にＡＤ変換を行うＡＤＣ、リセットノイズを除去するためのＣＤＳ等を有する構成とされる。すなわち、図１のカラム信号処理回路５は、個々の垂直信号線９に対応してＡＤＣ、ＣＤＳ等を有する画素信号抽出部が設けられている。

図５は、カラム信号処理回路５の内部に設けられた画素信号抽出部１００の構成例を示すブロック図である。同図の例では、垂直信号線９にＡＤＣ／ＣＤＳ部１０１とサンプルホルダ（ＳＨ）部１０２が接続されている。

図５の画素信号抽出部１００は、例えば、図３の時刻（１）すなわち図４の（１）の状態において、リセットレベル信号Ｎ２をサンプルホルダ部１０２に保持するようになされている。

そして、ＡＤＣ／ＣＤＳ部１０１が、例えば、図３の時刻（２）すなわち図４の（２）の状態において得られるリセットレベル信号Ｎ１と、図３の時刻（３）すなわち図４の（３）の状態において得られる出力信号Ｓ１との差分をとってＡＤ変換することで、第１の画素信号を抽出する。

さらに、ＡＤＣ／ＣＤＳ部１０１が、サンプルホルダ部１０２に保持されたリセットレベル信号Ｎ２と、図３の時刻（４）すなわち図４の（４）の状態において得られる出力信号Ｓ２との差分をとってＡＤ変換することで、第２の画素信号を抽出する。

なお、カラム信号処理回路５の内部において、例えば、画素信号抽出部１００の後段に設けられた図示せぬ選択部により、第１の画素信号または第２の画素信号のいずれかが選択されて出力されるようになされている。例えば、第１の画素信号の値が予め設定された閾値より小さい場合、第１の画素信号が選択されて出力され、そうでない場合、第２の画素信号が選択されて出力されるようになされている。

図６は、カラム信号処理回路５の内部に設けられた画素信号抽出部１００の別の構成例を示すブロック図である。同図の例では、垂直信号線９にＡＤＣ部１１１が接続され、ＡＤＣ部１１１にラッチ回路１１２−１乃至ラッチ回路１１２−４が接続されている。また、ラッチ回路１１２−１乃至ラッチ回路１１２−４には、差分演算部１１３−１と差分演算部１１３−２が接続されている。

図６の画素信号抽出部１００は、例えば、図３の時刻（１）すなわち図４の（１）の状態において、リセットレベル信号Ｎ２をＡＤＣ部１１１によりＡＤ変換して、ラッチ回路１１２−１に保持するようになされている。また、図３の時刻（２）すなわち図４の（２）の状態において、リセットレベル信号Ｎ１をＡＤＣ部１１１によりＡＤ変換して、ラッチ回路１１２−２に保持するようになされている。さらに、図３の時刻（３）すなわち図４の（３）の状態において、出力信号Ｓ１をＡＤＣ部１１１によりＡＤ変換して、ラッチ回路１１２−３に保持するようになされている。また、図３の時刻（４）すなわち図４の（４）の状態において、出力信号Ｓ２をＡＤＣ部１１１によりＡＤ変換して、ラッチ回路１１２−４に保持するようになされている。

差分演算部１１３−１は、ラッチ回路１１２−２に保持されたリセットレベル信号Ｎ１と、ラッチ回路１１２−３に保持された出力信号Ｓ１との差分を演算して第１の画素信号を抽出する。差分演算部１１３−２は、ラッチ回路１１２−１に保持されたリセットレベル信号Ｎ２と、ラッチ回路１１２−４に保持された出力信号Ｓ２との差分を演算して第２の画素信号を抽出する。

図７は、カラム信号処理回路５の内部に設けられた画素信号抽出部１００のさらに別の構成例を示すブロック図である。同図の例では、垂直信号線９とランプ信号線１９に比較器１２１が接続され、比較器１２１にＵＤ（Up-Down）カウンタ１２２−１およびＵＤカウンタ１２２−２が接続されている。

ランプ信号は信号の起点から時間とともに電圧が上昇していくアナログ信号である。比較器１２１は、垂直信号線９とランプ信号配線１９の電圧を比較し、その結果をＵＤカウンタ１２２−１およびＵＤカウンタ１２２−２に渡す。ＵＤカウンタ１２２−１およびＵＤカウンタ１２２−２は、例えば、図示せぬＰＬＬ回路などから供給されるクロックに基づいて、ダウンカウントおよびアップカウントを行う。より具体的には、ＵＤカウンタ１２２−１およびＵＤカウンタ１２２−２は、垂直信号線９の電圧が、ランプ信号配線１９の電圧よりも高い間、クロックをアップカウント、または、クロックをダウンカウントする。そして、垂直信号線９の電圧のレベルとランプ信号のレベルの大小関係が反転したときのクロックのカウント値が保持される。

図７の画素信号抽出部１００は、例えば、図３の時刻（１）すなわち図４の（１）の状態において、リセットレベル信号Ｎ２のレベルがランプ信号のレベルよりも高い間、ＵＤカウンタ１２２−１が、クロックをアップカウントする。そして、リセットレベル信号Ｎ２のレベルとランプ信号のレベルの大小関係が反転したときのクロックのカウント値が保持される。

また、図３の時刻（２）すなわち図４の（２）の状態において、リセットレベル信号Ｎ１のレベルがランプ信号のレベルよりも高い間、ＵＤカウンタ１２２−２が、クロックをアップカウントする。そして、リセットレベル信号Ｎ１のレベルとランプ信号のレベルの大小関係が反転したときのクロックのカウント値が保持される。

さらに、図３の時刻（３）すなわち図４の（３）の状態において、出力信号Ｓ１のレベルがランプ信号のレベルよりも高い間、ＵＤカウンタ１２２−２が、クロックをダウンカウントする。そして、出力信号Ｓ１のレベルとランプ信号のレベルの大小関係が反転したときのクロックのカウント値が保持される。この結果、保持されるカウント値は、出力信号Ｓ１とリセットレベル信号Ｎ１との差分に対応するものとなる。

従って、ＵＤカウンタ１２２−２によって第１の画素信号が抽出されたことになる。

また、図３の時刻（４）すなわち図４の（４）の状態において、出力信号Ｓ２のレベルがランプ信号のレベルよりも高い間、ＵＤカウンタ１２２−１が、クロックをダウンカウントする。そして、出力信号Ｓ２のレベルとランプ信号のレベルの大小関係が反転したときのクロックのカウント値が保持される。この結果、保持されるカウント値は、出力信号Ｓ２とリセットレベル信号Ｎ２との差分に対応するものとなる。

従って、ＵＤカウンタ１２２−１によって第２の画素信号が抽出されたことになる。

このような画素信号抽出部１００を設けることにより、図３を参照して上述したような制御信号により、図４に示されるような出力信号Ｓ１、および出力信号Ｓ２、並びに、リセットレベル信号Ｎ１、および、リセットレベル信号Ｎ２を取得してリセットノイズを除去することが可能となる。

すなわち、本技術では、図３に示されるような制御信号によって、画素２を駆動させて各画素から第１の画素信号と第２の画素信号を抽出することができる。その際に、本技術では、図４の（１）と図４の（２）において上述したように、ＰＤからＦＤ１、ＦＤ２へ電荷を転送する前にリセットレベル信号Ｎ２とリセットレベル信号Ｎ１を取得するようにしたので、正確なリセットレベル信号を取得することが可能となる。

次に、図８のフローチャートを参照して、図１のＣＭＯＳイメージセンサ１による画素信号出力処理の例について説明する。この処理は、選択配線１７を通じてパルスを印加して選択トランジスタＴｒ４をオンすることで選択された画素２のそれぞれについて実行される。

ステップＳ２１において、ＦＤ１とＦＤ２が接続されてリセットされる。このとき、リセット配線１８および分離配線１６を通じてパルスを印加することでリセットトランジスタＴｒ２および分離トランジスタＴｒ５をオンし、ＦＤ１およびＦＤ２が接続された状態でリセットされる。なお、リセットトランジスタＴｒ２は、この後オフされる。

ステップＳ２２において、リセットレベル信号Ｎ２が取得されて保持される。

このとき、ＰＤ、ＦＤ１、ＦＤ２のそれぞれに蓄積される電荷の状態は、図４の（１）のようになる。すなわち、分離トランジスタＴｒ５をオンしたことにより、ＦＤ１とＦＤ２が接続されている。また、フォトダイオードＰＤには、受光量に対応する電荷が蓄積されている。この状態で、増幅トランジスタＴｒ３を通じて垂直信号線９に出力しているリセットレベル信号が、Ｎ２としてカラム信号処理回路５に取り込まれる。そして、図５乃至図７を参照して上述した画素信号抽出部１００にリセットレベル信号Ｎ２が保持される。

ステップＳ２３において、ＦＤ１とＦＤ２が分離される。このとき、分離配線１６のパルスを立ち下げることによって、分離トランジスタＴｒ５がオフされ、ＦＤ１とＦＤ２が分離される。

ステップＳ２４において、リセットレベル信号Ｎ１が取得されて保持される。

このとき、ＰＤ、ＦＤ１、ＦＤ２のそれぞれに蓄積される電荷の状態は、図４の（２）のようになる。すなわち、分離トランジスタＴｒ５をオフしたことにより、ＦＤ１とＦＤ２が分離されている。また、フォトダイオードＰＤには、受光量に対応する電荷が蓄積されている。この状態で、増幅トランジスタＴｒ３を通じて垂直信号線９に出力しているリセットレベル信号が、Ｎ１としてカラム信号処理回路５に取り込まれる。そして、画素信号抽出部１００にリセットレベル信号Ｎ１が保持される。

ステップＳ２５において、ＰＤから電荷が転送される。このとき、転送配線１５のパルスを印加することによって、転送トランジスタＴｒ１をオンし、その後オフする。これにより、ＰＤからＦＤ１へ電荷が転送されるが、この際、ＰＤに蓄積された電荷が多い場合は、ＰＤにも電荷が残ることになる。

ステップＳ２６において、出力信号Ｓ１が取得される。

このとき、ＰＤ、ＦＤ１、ＦＤ２のそれぞれに蓄積される電荷の状態は、図４の（３）のようになる。すなわち、転送トランジスタＴｒ１をオンしたことにより、ＰＤからＦＤ１へ電荷が転送されている。この例では、ＰＤに蓄積された電荷が多かったので、ＰＤにも電荷が残っている。この状態で、増幅トランジスタＴｒ３を通じて垂直信号線９に出力しているＦＤ１からの出力信号が、Ｓ１としてカラム信号処理回路５に取り込まれる。

ステップＳ２７において、画素信号抽出部１００は、ステップＳ２４で取得されたリセットレベル信号Ｎ１とステップＳ２６で取得された出力信号Ｓ１の差分を演算することで、第１の画素信号を抽出する。

ステップＳ２８において、ＦＤ１とＦＤ２が再び接続される。このとき、分離配線１６にパルスを印加することによって、分離トランジスタＴｒ５をオンし、ＦＤ１とＦＤ２が再び接続される。

ステップＳ２９において、ＰＤから電荷が転送される。このとき、転送配線１５のパルスを印加して転送トランジスタＴｒ１をオンし、その後オフすることによって、ＰＤからＦＤ１およびＦＤ２へ電荷が転送される。

ステップＳ３０において、出力信号Ｓ２が取得される。

このとき、ＰＤ、ＦＤ１、ＦＤ２のそれぞれに蓄積される電荷の状態は、図４の（４）のようになる。すなわち、分離トランジスタＴｒ５をオンしたことにより、ＦＤ１とＦＤ２が接続されている。また、転送トランジスタＴｒ１をオンしたことにより、ＰＤからＦＤ１およびＦＤ２へ電荷が転送されている。この状態で、増幅トランジスタＴｒ３を通じて垂直信号線９に出力しているＦＤ１およびＦＤ２からの出力信号が、Ｓ２としてカラム信号処理回路５に取り込まれる。

ステップＳ３１において、画素信号抽出部１００は、ステップＳ２２で取得されたリセットレベル信号Ｎ２とステップＳ３０で取得された出力信号Ｓ２の差分を演算することで、第２の画素信号を抽出する。

ステップＳ３２において、ステップＳ２７の処理で抽出された第１の画素信号、または、ステップＳ３１の処理で抽出された第２の画素信号のいずれかが選択され、当該画素の画素信号として出力される。

このとき、例えば、カラム信号処理回路５の内部において、例えば、画素信号抽出部１００の後段に設けられた図示せぬ選択部により、第１の画素信号または第２の画素信号のいずれかが選択されて出力される。例えば、第１の画素信号の値が予め設定された閾値より小さい場合、第１の画素信号が選択されて出力され、そうでない場合、第２の画素信号が選択されて出力される。

このようにして、画素信号出力処理が実行される。なお、この例と異なり、第１の画素信号と第２の画素信号の両方を出力してもよいし、第１の画素信号と第２の画素信号を１つの信号に合成してから出力しても良い。

以上においては、フローティングディフュージョン部を２つ（ＦＤ１、ＦＤ２）に分割した例で説明したが、３つ（ＦＤ１、ＦＤ２、ＦＤ３）に分割した場合であっても、本技術を適用することが可能である。

すなわち、ＰＤに電荷が残らないようになるまで３回読みだすことで同様の駆動が可能となることは明らかである。つまり、ＦＤ１乃至ＦＤ３を接続した状態でのリセットレベル信号Ｎ３を読み出し、リセットレベル信号Ｎ２、リセットレベル信号Ｎ１を順番に読出す。その後、出力信号Ｓ１、出力信号Ｓ２、出力信号Ｓ３を順番に読み出す。そして、Ｎ３とＳ３の差分によりリセットノイズを除去し、Ｎ２とＳ２の差分によりリセットノイズを除去し、Ｎ１とＳ１の差分によりリセットノイズを除去するようにすればよい。

同様にして、フローティングディフュージョン部を４つ以上に分割した場合にも本技術を適用することが可能である。

なお、本技術は、例えば、ＣＭＯＳイメージセンサのような固体撮像素子への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、複数チップを積層したり隣接させた形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

図９は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。

図９の撮像装置６００は、レンズ群などからなる光学部６０１、上述した画素２の各構成が採用される固体撮像素子（撮像デバイス）６０２、およびカメラ信号処理回路であるＤＳＰ回路６０３を備える。また、撮像装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。

光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像素子６０２の撮像面上に結像する。固体撮像素子６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子６０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１等の固体撮像素子、即ちグローバル露光によって歪みのない撮像を実現できる固体撮像素子を用いることができる。

表示部６０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像素子６０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。

操作部６０７は、ユーザによる操作の下に、撮像装置６００が有する様々な機能について操作指令を発する。電源部６０８は、ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

上述したように、固体撮像素子６０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１を用いることで、信号の加算を行うことなく、第１の画素信号を抽出する際にも、第２の画素信号を抽出する際にも、正確にリセットノイズを除去することが可能となるので、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置６００において、撮像画像の高画質化を図ることができる。

また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。

また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。

なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

なお、本技術は以下のような構成も取ることができる。

（１）
複数の画素が配列された画素領域を有し、
前記画素は、
光電変換を行う光電変換部と、
前記光電変換部から電荷を転送する転送部と、
前記転送部により転送された電荷を検出する複数の検出部と、
前記複数の検出部をリセットするリセット部と、
前記複数の検出部の接続または分離を制御する接続分離制御部と、
前記検出部の電位に対応する信号を出力する出力部とを備え、
前記出力部は、
前記接続分離制御部が前記複数の検出部を接続した状態において、接続状態リセットレベル信号及び接続状態出力信号を出力し、
前記接続分離制御部が前記複数の検出部が分離した状態において、分離状態リセットレベル信号及び分離状態出力信号を出力し、
前記接続状態リセットレベル信号と前記接続状態出力信号との差分により第１の画素信号が生成され、前記分離状態リセットレベル信号と前記分離状態出力信号との差分により第２の画素信号が生成される
固体撮像素子。
（２）
前記第１の画素信号のレベルに基づいて、前記第１の画素信号、または、前記第２の画素信号のいずれかを選択し、
前記選択された前記第１の画素信号、または、前記第２の画素信号を当該画素に係る画素信号として出力する
（１）に記載の固体撮像素子。
（３）
前記画素が２次元行列状に配列され、
前記画素に列に対応して配置されている差分演算部によって、前記出力部から出力された信号の差分が演算される
（１）または（２）記載の固体撮像素子。
（４）
前記画素が２次元行列状に配列され、
前記画素に列に対応して配置され、
サンプルホルダを有するＣＤＳ（Correlated Double Sampling）回路により構成される差分演算部によって、前記出力部から出力された信号の差分が演算される
（１）乃至（３）のいずれかに記載の固体撮像素子
（５）
前記画素が２次元行列状に配列され、
前記画素に列に対応して配置され、
前記接続状態リセットレベル信号、前記分離状態リセットレベル信号、前記分離状態出力信号、および前記接続状態出力信号をそれぞれ保持するラッチ回路を有する差分演算部によって、前記出力部から出力された信号の差分が演算される
（１）乃至（３）のいずれかに記載の固体撮像素子。
（６）
前記画素が２次元行列状に配列され、
前記画素に列に対応して配置され、
前記接続状態リセットレベル信号のレベルを一方向にカウントするとともに、前記接続状態出力信号のレベルを他方向にカウントする第１のアップダウンカウンタ、および、前記分離状態リセットレベル信号のレベルを一方向にカウントするとともに、前記分離状態出力信号のレベルを他方向にカウントする第２のアップダウンカウンタを有する差分演算部によって、前記出力部から出力された信号の差分が演算される
（１）乃至（３）のいずれかに記載の固体撮像素子。
（７）
複数の画素が配列された画素領域を有し、
前記画素は、
光電変換を行う光電変換部と、
前記光電変換部から電荷を転送する転送部と、
前記転送部により転送された電荷を検出する複数の検出部と、
前記複数の検出部をリセットするリセット部と、
前記複数の検出部の接続または分離を制御する接続分離制御部と、
前記検出部の電位に対応する信号を出力する出力部とを備える固体撮像素子の駆動方法であって、
前記出力部が、
前記接続分離制御部が前記複数の検出部を接続した状態において、接続状態リセットレベル信号及び接続状態出力信号を出力し、
前記接続分離制御部が前記複数の検出部が分離した状態において、分離状態リセットレベル信号及び分離状態出力信号を出力し、
前記接続状態リセットレベル信号と前記接続状態出力信号との差分により第１の画素信号が生成され、前記分離状態リセットレベル信号と前記分離状態出力信号との差分により第２の画素信号が生成される
駆動方法。
（８）
複数の画素が配列された画素領域を有し、
前記画素は、
光電変換を行う光電変換部と、
前記光電変換部から電荷を転送する転送部と、
前記転送部により転送された電荷を検出する複数の検出部と、
前記複数の検出部をリセットするリセット部と、
前記複数の検出部の接続または分離を制御する接続分離制御部と、
前記検出部の電位に対応する信号を出力する出力部とを有し、
前記出力部は、
前記接続分離制御部が前記複数の検出部を接続した状態において、接続状態リセットレベル信号及び接続状態出力信号を出力し、
前記接続分離制御部が前記複数の検出部が分離した状態において、分離状態リセットレベル信号及び分離状態出力信号を出力し、
前記接続状態リセットレベル信号と前記接続状態出力信号との差分により第１の画素信号が生成され、前記分離状態リセットレベル信号と前記分離状態出力信号との差分により第２の画素信号が生成される固体撮像素子を備える
電子機器。

１ ＣＭＯＳイメージセンサ， ２ 画素， ３ 画素領域， ４ 垂直駆動回路， ５ カラム処理回路， ７ 出力回路， ８ 制御回路， ９ 垂直信号線， １１ 半導体基板， １２ 入出力端子， １００ 画素信号抽出部， １０１ ＡＤＣ／ＣＤＳ部， １０２ サンプルホルダ部， １１１ ＡＤＣ部， １１２−１乃至１１２−４ ラッチ回路， １１３−１，１１３−２ 差分演算部， １２１ 比較器， １２２−１，１２２−２ アップダウンカウンタ

Claims (7)

1. 複数の画素が配列された画素領域を有し、
   前記画素は、
   光電変換を行う光電変換部と、
   前記光電変換部から電荷を転送する転送部と、
   前記転送部により転送された電荷を蓄積する複数の蓄積部と、
   前記複数の蓄積部をリセットするリセット部と、
   前記複数の蓄積部の接続または分離を制御する接続分離制御部と、
   前記接続分離制御部が前記複数の蓄積部を接続した状態において、前記蓄積部の電位に対応するアナログの接続状態リセットレベル信号を出力し、前記接続分離制御部が前記複数の蓄積部を分離した状態において、前記蓄積部の電位に対応するアナログの分離状態リセットレベル信号を出力し、前記接続分離制御部が前記複数の蓄積部を分離した状態において、前記蓄積部の電位に対応するアナログの分離状態出力信号を出力し、前記接続分離制御部が前記複数の蓄積部を接続した状態において、前記蓄積部の電位に対応するアナログの接続状態出力信号を出力する出力部と、
   前記出力部から出力された、アナログの前記接続状態リセットレベル信号と、アナログの前記分離状態リセットレベル信号と、アナログの前記分離状態出力信号と、アナログの前記接続状態出力信号とを、デジタルの前記接続状態リセットレベル信号と、デジタルの前記分離状態リセットレベル信号と、デジタルの前記分離状態出力信号と、デジタルの前記接続状態出力信号とに変換するＡＤＣ部と、
   前記ＡＤＣ部から出力された、デジタルの前記接続状態リセットレベル信号と、デジタルの前記分離状態リセットレベル信号と、デジタルの前記分離状態出力信号と、デジタルの前記接続状態出力信号とを保持するラッチ回路と、
   前記ラッチ回路に保持された、デジタルの前記分離状態リセットレベル信号とデジタルの前記分離状態出力信号の差分を演算して第１の画素信号を生成するとともに、デジタルの前記接続状態リセットレベル信号とデジタルの前記接続状態出力信号の差分を演算して第２の画素信号を生成する画素信号生成部と
   を備える
   固体撮像素子。
2. 前記第１の画素信号のレベルに基づいて、前記第１の画素信号、または、前記第２の画素信号のいずれかを選択し、
   選択された前記第１の画素信号、または、前記第２の画素信号を当該画素に係る画素信号として出力する
   請求項１に記載の固体撮像素子。
3. 前記画素が２次元行列状に配列され、
   前記画素信号生成部は、前記画素の列に対応して配置される
   請求項１または２に記載の固体撮像素子。
4. 前記転送部は、前記出力部が、アナログの前記分離状態出力信号を出力するか、または、アナログの前記接続状態出力信号を出力する場合、前記光電変換部からの電荷を前記蓄積部に転送する
   請求項１乃至３のいずれかに記載の固体撮像素子。
5. 前記出力部は、
   第１に、前記蓄積部の電位に対応するアナログの接続状態リセットレベル信号を出力し、
   第２に、前記蓄積部の電位に対応するアナログの分離状態リセットレベル信号を出力し、
   第３に、前記蓄積部の電位に対応するアナログの分離状態出力信号を出力し、
   第４に、前記蓄積部の電位に対応するアナログの接続状態出力信号を出力する
   請求項１乃至４のいずれかに記載の固体撮像素子。
6. 複数の画素が配列された画素領域を有し、
   前記画素は、
   光電変換を行う光電変換部と、
   前記光電変換部から電荷を転送する転送部と、
   前記転送部により転送された電荷を蓄積する複数の蓄積部と、
   前記複数の蓄積部をリセットするリセット部と、
   前記複数の蓄積部の接続または分離を制御する接続分離制御部と、
   出力部と、
   ＡＤＣ部と、
   ラッチ回路と、
   画素信号生成部と
   を備える固体撮像素子の駆動方法であって、
   前記出力部が、前記接続分離制御部が前記複数の蓄積部を接続した状態において、前記蓄積部の電位に対応するアナログの接続状態リセットレベル信号を出力し、前記接続分離制御部が前記複数の蓄積部を分離した状態において、前記蓄積部の電位に対応するアナログの分離状態リセットレベル信号を出力し、前記接続分離制御部が前記複数の蓄積部を分離した状態において、前記蓄積部の電位に対応するアナログの分離状態出力信号を出力し、前記接続分離制御部が前記複数の蓄積部を接続した状態において、前記蓄積部の電位に対応するアナログの接続状態出力信号を出力し、
   前記ＡＤＣ部が、前記出力部から出力された、アナログの前記接続状態リセットレベル信号と、アナログの前記分離状態リセットレベル信号と、アナログの前記分離状態出力信号と、アナログの前記接続状態出力信号とを、デジタルの前記接続状態リセットレベル信号と、デジタルの前記分離状態リセットレベル信号と、デジタルの前記分離状態出力信号と、デジタルの前記接続状態出力信号とに変換し、
   前記ラッチ回路が、前記ＡＤＣ部から出力された、デジタルの前記接続状態リセットレベル信号と、デジタルの前記分離状態リセットレベル信号と、デジタルの前記分離状態出力信号と、デジタルの前記接続状態出力信号とを保持し、
   前記画素信号生成部が、前記ラッチ回路に保持された、デジタルの前記分離状態リセットレベル信号とデジタルの前記分離状態出力信号の差分を演算して第１の画素信号を生成するとともに、デジタルの前記接続状態リセットレベル信号とデジタルの前記接続状態出力信号の差分を演算して第２の画素信号を生成する
   駆動方法。
7. 複数の画素が配列された画素領域を有し、
   前記画素は、
   光電変換を行う光電変換部と、
   前記光電変換部から電荷を転送する転送部と、
   前記転送部により転送された電荷を蓄積する複数の蓄積部と、
   前記複数の蓄積部をリセットするリセット部と、
   前記複数の蓄積部の接続または分離を制御する接続分離制御部と、
   前記接続分離制御部が前記複数の蓄積部を接続した状態において、前記蓄積部の電位に対応するアナログの接続状態リセットレベル信号を出力し、前記接続分離制御部が前記複数の蓄積部を分離した状態において、前記蓄積部の電位に対応するアナログの分離状態リセットレベル信号を出力し、前記接続分離制御部が前記複数の蓄積部を分離した状態において、前記蓄積部の電位に対応するアナログの分離状態出力信号を出力し、前記接続分離制御部が前記複数の蓄積部を接続した状態において、前記蓄積部の電位に対応するアナログの接続状態出力信号を出力する出力部と、
   前記出力部から出力された、アナログの前記接続状態リセットレベル信号と、アナログの前記分離状態リセットレベル信号と、アナログの前記分離状態出力信号と、アナログの前記接続状態出力信号とを、デジタルの前記接続状態リセットレベル信号と、デジタルの前記分離状態リセットレベル信号と、デジタルの前記分離状態出力信号と、デジタルの前記接続状態出力信号とに変換するＡＤＣ部と、
   前記ＡＤＣ部から出力された、デジタルの前記接続状態リセットレベル信号と、デジタルの前記分離状態リセットレベル信号と、デジタルの前記分離状態出力信号と、デジタルの前記接続状態出力信号とを保持するラッチ回路と、
   前記ラッチ回路に保持された、デジタルの前記分離状態リセットレベル信号とデジタルの前記分離状態出力信号の差分を演算して第１の画素信号を生成するとともに、デジタルの前記接続状態リセットレベル信号とデジタルの前記接続状態出力信号の差分を演算して第２の画素信号を生成する画素信号生成部と
   を有する固体撮像素子
   を備える電子機器。

Images