JP4743227B2 - Ａｄ変換方法およびａｄ変換装置、並びに物理量分布検知の半導体装置および電子機器 - Google Patents

Ａｄ変換方法およびａｄ変換装置、並びに物理量分布検知の半導体装置および電子機器 Download PDF

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Description

本発明は、アナログ信号をデジタルデータに変換するＡＤ（アナログ−デジタル）変換方法およびＡＤ変換装置、並びに複数の単位構成要素が配列されてなる物理量分布検知の半導体装置および電子機器に関する。
より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布を、アドレス制御により任意選択して電気信号として読出可能な、たとえば固体撮像装置などの、物理量分布検知の半導体装置やその他の電子機器に用いて好適なＡＤ変換処理に関する。
光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。
たとえば、映像機器の分野では、物理量のうちの光（電磁波の一例）を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型の固体撮像装置が使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。
また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＣＭＯＳ型固体撮像装置の多くはそのような構成をなしている。
このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。
たとえば、単位画素がマトリクス状に配されたＸ−Ｙアドレス型固体撮像素子の一種である増幅型固体撮像素子は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子）を前記能動素子で増幅し、画像情報として読み出す。
この種のＸ−Ｙアドレス型固体撮像素子では、たとえば、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。ここで、ＭＯＳ（ＣＭＯＳを含む）型においては、アドレス制御の一例として、１行分を同時にアクセスして行単位で画素信号を画素部から読み出す方式が多く用いられている。
画素部から読み出されたアナログの画素信号は、必要に応じて、アナログ−デジタル変換装置（ＡＤ変換装置；Analog Digital Converter）にてデジタルデータに変換する。ここで、画素信号は、リセット成分に信号成分が加わった形態で出力されるので、リセット成分に応じた信号電圧と信号成分に応じた信号電圧との差を取ることで、真の有効な信号成分を取り出す必要がある。
アナログの画素信号をデジタルデータに変換する場合も同様であり、最終的には、リセット成分に応じた信号電圧と信号成分に応じた信号電圧との差信号成分をデジタルデータにする必要がある。このため、種々のＡＤ変換の仕組みが提案されている（たとえば非特許文献１〜５、特許文献１参照）。
W. Yang et. al., "An Integrated 800x600 CMOS ImageSystem," ISSCC Digest of Technical Papers, pp. 304-305, Feb., 1999) 米本和也著、"ＣＣＤ／ＣＭＯＳイメージセンサの基礎と応用"、ＣＱ出版社、2003年8月10日、初版p201〜203 今村俊文、山本美子、"３．高速・機能ＣＭＯＳイメージセンサの研究"、［online］、［平成16年3月15日検索］、インターネット＜URL:http://www.sankaken.gr.jp/project/iwataPJ/report/h12/h12index.html＞ 今村俊文、山本美子、長谷川尚哉、"３．高速・機能ＣＭＯＳイメージセンサの研究"、［online］、［平成16年3月15日検索］、インターネット＜URL:http://www.sankaken.gr.jp/project/iwataPJ/report/h14/h14index.html＞ Oh-Bong Kwon et. al.,"A Novel Double Slope Analog-to-Digital Converter for a High-Quality 640x480 CMOS Imaging System"、VL3-03 1999 IEEE p335〜338 特開平１１−３３１８８３号公報
ここで、非特許文献１〜５や特許文献１に記載のＡＤ変換の仕組みは、カウンタ回路を利用してＡＤ変換処理を行なうものであり、ここで使用するカウンタ回路としては、通常、カウンタクロックに同期してフリップフロップ（カウンタの基本要素）の出力にカウント値を得る同期カウンタが使用される。
しかしながら、同期カウンタの場合、全てのフリップフロップの動作がカウントクロックで制限されるので、より高周波数動作が要求される場合には問題がある。
一方、カウンタ回路として、非特許文献４，５のように、非同期カウンタを使用することも考えられる。非同期カウンタは、その動作制限周波数が最初のフリップフロップの制限周波数でのみ決められるため高速動作に適する。よって、より高周波数動作が要求される場合には、カウンタ回路としては、非同期カウンタの使用が好ましい。
たとえば、図１８は、モード切替可能な非同期カウンタの従来例を示す図である。このカウンタ回路９００は、４ビットの非同期カウンタを構成し得るようになっている。たとえばカウンタ回路９００は先ず、複数のネガティブエッジ型かつＤ型のフリップフロップ９１２，９１４，９１６，９１８（纏めて９１０ともいう）がカスケード接続されるようになっている。各フリップフロップ９１０は、反転出力ＮＱ（図ではＱの上に横バー“−”を付して示す）が自身のＤ入力端子に入力されるようになっている。初段のフリップフロップ９１０のクロック端子ＣＫにはカウントクロックＣＫ０が入力される。
またカウンタ回路９００は、各フリップフロップ９１０間に、それぞれのフリップフロップ９１０の非反転出力Ｑと反転出力ＮＱの２値を切り替える２入力−１出力型のスイッチ９２２，９２４，９２６（纏めて９２０ともいう）を備えている。それぞれのスイッチ９２０は、図示しない制御部からの制御信号ＳＷに従って２つの入力信号を切り替えて、選択した１つの信号を後段のフリップフロップ９１０のクロック端子ＣＫに入力するようになっている。
制御信号ＳＷは、カウンタ回路９００のカウント動作を、アップカウントとダウンカウントの何れかに切り替えるためのものであり、制御信号ＳＷがハイ（Ｈ）レベルのとき非反転出力Ｑを選択し出力することでカウンタ回路９００はアップカウントモードになる。一方、制御信号ＳＷがロー（Ｌ）レベルのとき反転出力ＮＱを選択し出力することで、カウンタ回路９００はダウンカウントモードになる。
しかしながら、図１８のような従来の非同期カウンタは、アップダウンカウンタを動作モードに拘わらず共通に使用しつつ、その処理モードを切り替えてカウント処理を行なうようにしているので、回路をコンパクトに構成できるものの、たとえば所定値までカウントアップした後、次いでこの値からカウントダウンすると、カウントモードの切替時にカウント値の連続性が保たれず、カウントモードを切り替えつつ連続したカウント動作を行なう用途には適さないという問題がある（第１の問題という）。以下、この点について説明する。
図１９は、図１８に示したカウンタ回路９００の動作を説明するためのタイミングチャート図である。
この例では、４ビットの非同期カウンタで制御信号ＳＷにより出力の非反転出力Ｑと反転出力ＮＱを切り替えることにより、アップカウントした後、続いてダウンカウントしている。しかしながら、アップカウントからダウンカウントに切り替えた際には、カウント値が６→１０へと変化してしまい、高い周波数の連続するパルス列をカウントモードの切り替え前後でカウント値を保ったまま連続してカウントアップとカウントダウンを行うことができない。
このような問題を解決する一手法が、たとえば特許文献２に提案されている。この特許文献２に記載の仕組みは、図２０に示すように、各フリップフロップの状態を反転する手段と、偶数のパルス列ごとに全てのフリップフロップを初期化する手段とを含むことを特徴としている。
特開平６−２１６７６２号公報
特許文献２に記載の仕組みにおけるカウントの方法は、以下の通りである。非同期カウンタが最大数ｎまでカウントアップ可能であり、第１のパルス列がｉ個のパルスを含んでおり、かつ第２のパルス列がｊ個のパルスを含んでいると仮定する。
カウンタは、前もってリセットされており、最初のパルス列の間、０からｉまでカウントする。次いでカウンタのフリップフロップの状態が反転し、これによって値ｉのｎに対する補数関係が得られてこのカウンタが値ｎ−１という内容を有することとなる。
第２のパルス列の間、カウンタはｎ−ｉからｎ−ｉ＋ｊまでカウントする。所望の差はｉ−ｊであるから、フリップフロップの状態を再反転して得られるｎ−ｉ＋ｊのｎに対する補数である。これにより、高い周波数の連続するパルス列をカウントアップおよびカウントダウンするための非同期カウンタ構造が実現できる。
しかしながら、特許文献２に記載の仕組みでは、アップダウンのカウントが補数を含んだ計算により算出されるため、直接的でない欠点を有する（第２の問題という）。
また、非特許文献１〜５や特許文献１に記載のＡＤ変換の仕組みは、回路規模や回路面積や消費電力、あるいは他の機能部と間のインタフェース用配線の数や、この配線によるノイズや消費電流などの面で難がある。以下、この点についても説明する。
＜従来の固体撮像装置の構成＞
図２１は、ＡＤ変換装置を画素部と同一の半導体基板に搭載した従来例のＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。図２１に示すように、この固体撮像装置１は、複数の単位画素３が行および列に配列された画素部（撮像部）１０と、画素部１０の外側に設けられた駆動制御部７と、カウンタ部（ＣＮＴ）２４と、垂直列ごとに配されたカラムＡＤ回路２５を有するカラム処理部２６と、カラム処理部２６のカラムＡＤ回路２５にＡＤ変換用の参照電圧を供給するＤＡＣ（Digital Analog Converter）を有して構成された参照信号生成部２７と、減算回路２９を有して構成された出力回路２８とを備えている。
駆動制御部７は、列アドレスや列走査を制御する水平走査回路（列走査回路）１２と、行アドレスや行走査を制御する垂直走査回路（行走査回路）１４と、端子５ａを介してマスタークロックCLK0を受け取り、種々の内部クロックを生成し水平走査回路１２や垂直走査回路１４などを制御するタイミング制御部２１とを備えている。
各単位画素３は、垂直走査回路１４で制御される行制御線１５や画素信号をカラム処理部２６に伝達する垂直信号線１９と接続されている。
カラムＡＤ回路２５は、参照信号生成部２７で生成される参照信号RAMPと、行制御線１５（Ｈ０，Ｈ１，…）ごとに単位画素３から垂直信号線１９（Ｖ０，Ｖ１，…）を経由し得られるアナログの画素信号とを比較する電圧比較部２５２と、電圧比較部２５２が比較処理を完了するまでの時間を、カウンタ部２４を利用してカウントした結果を保持するメモリ装置としてのデータ記憶部（ラッチ）２５５とを備えて構成され、ｎビットＡＤ変換機能を有している。データ記憶部２５５は、内部に独立した記憶領域としての、それぞれｎビットのラッチ１とラッチ２とを有している。
電圧比較部２５２の一方の入力端子RAMPは、他の電圧比較部２５２の入力端子RAMPと共通に、参照信号生成部２７で生成される階段状の参照信号RAMPが入力され、他方の入力端子には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素部１０からの画素信号電圧が個々に入力される。電圧比較部２５２の出力信号はデータ記憶部２５５に供給される。参照信号RAMPは、固体撮像装置１に外部から供給されるマスタークロックCLK0に対応したカウントクロックＣＫ０（たとえば双方のクロック周波数が等しい）に基づいてカウントし、そのカウント値をアナログ信号に変換することでデジタル的に生成する。
カウンタ部２４は、マスタークロックCLK0に対応したカウントクロックＣＫ０（たとえば双方のクロック周波数が等しい）に基づいてカウント処理を行ない、カウント出力ＣＫ１，ＣＫ２，…，ＣＫｎをカウントクロックＣＫ０とともに、カラム処理部２６の各カラムＡＤ回路２５に共通に供給する。
つまり、垂直列ごとに配されるデータ記憶部２５５の各ラッチに対してカウンタ部２４からの各カウント出力ＣＫ１，ＣＫ２，…，ＣＫｎの配線を引き回すことで、各垂直列のカラムＡＤ回路２５が１つのカウンタ部２４を共通に使用する構成となっている。
個々のカラムＡＤ回路２５の出力側は、水平信号線１８に接続されている。水平信号線１８は、２ｎビット幅分の信号線を有し、図示しないそれぞれの出力線に対応した２ｎ個のセンス回路を経由して出力回路２８の減算回路２９に接続される。
タイミング制御部２１は、制御線１２ｃを介して水平走査回路１２に対して画素データの読出しを指示する。これを受けて、水平走査回路１２は、水平選択信号ＣＨ（ｉ）を順次シフトさせることで、ラッチ１，２に保持されている画素データを順に出力回路２８の減算回路２９に送る。すなわち、水平（行）方向の読出走査を行なう。
ここで、水平走査回路１２は、水平（行）方向の読出走査を行なうための水平選択信号ＣＨ（ｉ）を、カウントクロックＣＫ０と同様に、固体撮像装置１に外部から供給されるマスタークロックCLK0に基づいて生成する。
図２２は、図２１に示した従来例の固体撮像装置１の動作を説明するためのタイミングチャートである。
たとえば、１回目の読出しのため、先ずカウンタ部２５４のカウント値を初期値“０”にリセットしておく。そして、任意の行Ｈｘの単位画素３から垂直信号線１９（Ｖ０，Ｖ１，…）への１回目の読み出しが安定した後、参照信号生成部２７により概ね鋸歯（ランプ；ＲＡＭＰ）状となるように階段状に時間変化させた参照信号RAMPを入力し、任意の垂直信号線１９（列番号Ｖｘ）の画素信号電圧との比較を電圧比較部２５２にて行なう。
このとき、電圧比較部２５２の一方の入力端子RAMPへの参照信号RAMPの入力と同時に、電圧比較部２５２における比較時間を、カウンタ部２４を利用して計測するために、参照信号生成部２７から発せられるランプ波形電圧に同期して（ｔ１０）、カウンタ部２４は、１回目のカウント動作として、初期値“０”からダウンカウントを開始する。
電圧比較部２５２は、参照信号生成部２７からのランプ状の参照信号RAMPと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレータ出力をＨレベルからＬレベルへ反転させる（ｔ１２）。
この結果を受けて、データ記憶部２５５は、コンパレータ出力の反転とほぼ同時に、比較期間に応じたカウンタ部２４からのカウント出力ＣＫ１，ＣＫ２，…，ＣＫｎをカウントクロックＣＫ０に同期してデータ記憶部２５５のラッチ１にラッチ（保持・記憶）することで、１回目のＡＤ変換を完了する（ｔ１２）。
タイミング制御部２１は、所定のダウンカウント期間を経過すると（ｔ１４）、電圧比較部２５２への制御データの供給と、カウンタ部２５４へのカウントクロックＣＫ０の供給とを停止する。これにより、電圧比較部２５２は、ランプ状の参照信号RAMPの生成を停止する。
この１回目の読出し時は、単位画素３のリセット成分ΔＶを読み出しており、リセット成分ΔＶ内には、単位画素３ごとにばらつく雑音がオフセットとして含まれている。しかし、このリセット成分ΔＶのばらつきは一般に小さく、またリセットレベルは全画素共通なため、任意の垂直信号線１９（Ｖｘ）の出力はおおよそ既知である。
したがって、１回目のリセット成分ΔＶの読出し時には、参照信号RAMPを調整することにより比較期間を短くすることが可能であり、この従来例では、７ビット分のカウント期間（１２８クロック）でリセット成分ΔＶの比較を行なっている。
２回目の読み出しは、リセット成分ΔＶに加えて、単位画素３ごとの入射光量に応じた信号成分Ｖsig を読み出し、１回目の読み出しと同様の動作を行なう。
すなわち、２回目の読出しのため、先ずカウンタ部２５４のカウント値を初期値“０”にリセットしておく。そして、任意の行Ｈｘの単位画素３から垂直信号線１９（Ｖ０，Ｖ１，…）への２回目の読み出しが安定した後、参照信号生成部２７により概ねランプ状となるように階段状に時間変化させた参照信号RAMPを入力し、任意の垂直信号線１９（列番号Ｖｘ）の画素信号電圧との比較を電圧比較部２５２にて行なう。
このとき、電圧比較部２５２の一方の入力端子RAMPへの参照信号RAMPの入力と同時に、電圧比較部２５２における比較時間を、カウンタ部２４を利用して計測するために、参照信号生成部２７から発せられるランプ波形電圧に同期して（ｔ２０）、カウンタ部２４は、２回目のカウント動作として、初期値“０”からダウンカウントを開始する。
電圧比較部２５２は、参照信号生成部２７からのランプ状の参照信号RAMPと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレータ出力をＨレベルからＬレベルへ反転させる（ｔ２２）。
この結果を受けて、データ記憶部２５５は、コンパレータ出力の反転とほぼ同時に、比較期間に応じたカウンタ部２４からのカウント出力ＣＫ１，ＣＫ２，…，ＣＫｎをカウントクロックＣＫ０に同期してデータ記憶部２５５にラッチ（保持・記憶）することで、２回目のＡＤ変換を完了する（ｔ２２）。
このとき、データ記憶部２５５は、１回目のカウント値と２回目のカウント値とを、当該データ記憶部２５５内の異なった場所、具体的にはラッチ２に保持する。２回目の読出し時は、単位画素３のリセット成分ΔＶと信号成分Ｖsig との合成分を読み出している。
タイミング制御部２１は、所定のダウンカウント期間を経過すると（ｔ２４）、電圧比較部２５２への制御データの供給と、カウンタ部２５４へのカウントクロックＣＫ０の供給とを停止する。これにより、電圧比較部２５２は、ランプ状の参照信号RAMPの生成を停止する。
２回目のカウント処理が完了した後の所定のタイミングで（ｔ２８）、タイミング制御部２１は水平走査回路１２に対して画素データの読出しを指示する。これを受けて、水平走査回路１２は、制御線１２ｃを介してデータ記憶部２５５に供給する水平選択信号ＣＨ（ｉ）を順次シフトさせる。
こうすることで、データ記憶部２５５に記憶・保持したカウント値、すなわちｎビットのデジタルデータで表された１回目と２回目のそれぞれｎビットの画素データが、それぞれｎ本（計２ｎ本）の水平信号線１８を介して、順次、カラム処理部２６外へ掃き出され、出力回路２８の減算回路２９に入力される。
ｎビットの減算回路２９は、単位画素３のリセット成分ΔＶと信号成分Ｖsig との合成分を示す２回目の画素データから単位画素３のリセット成分ΔＶを示す１回目の画素データを対応する画素位置ごとに減算することで、単位画素３の信号成分Ｖsig を求める。
この後、順次行ごとに同様の動作が繰り返されることで、出力回路２８において、２次元画像を表す画像信号が得られる。
しかしながら、図２１に示した構成では、各垂直列のカラムＡＤ回路２５が１つのカウンタ部２４を共通に使用する構成であり、メモリ装置としてのデータ記憶部２５５内に１回目と２回目のカウント結果を保持する必要があり、ｎビットの信号に対し、ｎビットのラッチが２組（ビットごとでは２ｎ個のラッチが）必要になり、回路面積が増大する（第３の問題という）。
また、カウントクロックＣＫ０やカウンタ部２４からのｎ本のカウント出力ＣＫ１，ＣＫ２，…，ＣＫｎをデータ記憶部２５５に入力する配線が必要があり、雑音の増加や消費電力の増大も懸念される（第４の問題という）。
さらに、１回目のカウント値と２回目のカウント値とを、データ記憶部２５５内の異なった場所に保持させるため、１回目と２回目のカウント結果をデータ記憶部２５５に伝達するための２ｎ本の信号線が必要となり、それに伴う電流増加も生ずる（第５の問題という）。
加えて、外部出力前には、出力回路２８において１回目と２回目のカウント値を減算するために、各回のカウント値を出力回路２８に設けられているｎビットの減算回路２９まで導く２ｎ本の信号線が必要になり、データ転送のための雑音や消費電力の増加が懸念される（第６の問題という）。
つまり、１回目の読出結果を保持するメモリ装置と２回目の読出結果を保持するメモリ装置とをカウンタ部とは別に、それぞれ用意（つまり２系統分用意）しなければならず、またこれらメモリ装置へカウンタ部からｎビット分のカウント値を伝達する信号線が必要となり、さらに１回目と２回目のカウント値を減算器まで転送するためにｎビットに対して２ｎビット分（すなわち２倍）の信号線が必要になり、回路規模や回路面積を増大させるとともに、雑音の増加や消費電流や消費電力の増大の問題が生じる。
また、ＡＤ変換処理と読出処理を並行して行なうパイプライン動作を行なうように構成するには、ＡＤ変換されたデータを保持するメモリ装置がカウント結果を保持するメモリ装置とは別に必要になるが、第３の問題と同様に、このためのメモリ装置が２系統分必要となるため、回路面積が増大する（第７の問題という）。
上記第３の問題点を解決する手法として、たとえば、垂直列に対して共通に使用されるカウンタ部と、垂直列ごとにＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部とカウンタ部のカウント値を保持するラッチとを直列に配置することでＣＤＳ処理機能とＡＤ変換機能を実現するカラム（Column）ＡＤ変換回路が提案されている（たとえば非特許文献２参照）。
また、上記第２の問題点を解決する手法として、たとえば、カラム処理部２６内に、垂直列ごとにカウンタ部を設けＡＤ変換機能を実現する仕組みも提案されている（たとえば非特許文献３，４参照）。
非特許文献２に記載のカラムＡＤ変換回路は、垂直信号線（垂直列）ごとに並列処理するカウンタ部およびラッチを利用したＡＤ変換回路により、リセット成分と信号成分との差を取ることで画素の固定パターンノイズを抑圧しながらデジタル信号に変換するので、減算処理が不要でカウント処理が１回で済み、さらにＡＤ変換されたデータを保持するメモリ装置をラッチで実現でき、回路面積の増大を防止できる、すなわち上記第３，５，６，７の問題を解決できる。
しかしながら、カウントクロックＣＫ０やカウンタ部からのｎ本のカウント出力をラッチに入力する配線が必要であり、上記第４の問題を解決できない。
また非特許文献３，４に記載の仕組みは、光を検出する複数のピクセルからの電流を同時に出力バス上に出力することで、出力バス上で電流による加減算を行ない、この後、時間軸方向に大きさを持つパルス幅信号に変換し、このパルス幅信号のパルス幅のクロック数を列並列に設けられたカウンタ回路でカウントすることでＡＤ変換を行なうもので、カウント出力の配線が不要であるすなわち上記第４の問題を解消することができる。
しかしながら、リセット成分と信号成分の取扱いについては記載がなく、上記第３，５，６，７の問題を解消することができるとは限らない。このリセット成分と信号成分の取扱いについての記載がないのは、非特許文献１，５も同様である。
これに対して、特許文献１には、リセット成分と信号成分の取扱いについての記載がある。相関２重サンプリングなど、リセット成分と信号成分とから純粋なイメージだけの電圧データを抽出するためには、リセット成分のデジタルデータを信号成分のデジタルデータから減算する減算処理を垂直列ごとに行なうことができるので上記第６の問題を避けることができる。
しかしながら、この特許文献１に記載の仕組みでは、外部システムインタフェース部にてカウント処理を行ないカウント信号を発生して、リセット成分や信号成分の電圧と比較処理の参照電圧とが一致した時点のカウント値を垂直列ごとに設けられた１組のバッファにそれぞれ保存するようにしており、ＡＤ変換処理の仕組みは、各垂直列が１つのカウンタを共通に使用する構成である点で、非特許文献１に記載のものと同様である。よって、上記第３〜５，７の問題を避けることができない。
本発明は、上記事情に鑑みてなされたものであり、先ず上記第３〜第７の問題の少なくとも１つを解消することのできる新たな仕組みを提供することを目的とする。さらに好ましくは、上記第１や第２の問題を解消することのできる新たな仕組みを提供することを目的とする。
本発明に係るＡＤ変換方法は、基準成分と信号成分とを含むアナログの処理対象信号の前記基準成分と前記信号成分との何れか一方に応じた第１信号と、他方に応じた第２信号とを順次、参照信号と比較し、各比較の処理が終了する時点のクロックパルスのカウント値から得られる差信号成分を、前記処理対象信号のデジタルデータとするＡＤ変換方法であって、前記第１信号の比較と並行して、前記クロックパルスの１回目のカウント動作を、アップカウントとダウンカウントの一方のモードで実行し、前記アップカウントと前記ダウンカウントのモード切り替えを行い、前記第２信号の比較と並行して、前記クロックパルスの２回目のカウント動作を実行し、１回目と２回目の各カウント動作と、その間の前記モード切り替えとを行うカウンタとして、複数段のフリップフロップを有し、初段のフリップフロップに入力時のクロックパルスの極性に応じて前記モード切り替えが可能であり、前記モード切り替え時に、前記１回目のカウント動作の終了時に保持しておいたカウント値から、前記初段に入力されるクロックパルスをカウント値の最下位ビットとして前記２回目のカウント動作を行うように構成された非同期型のカウンタを用いる。
たとえば、カウンタの基本要素であるフリップフロップが複数個カスケード配置されているカウンタ回路において、前段のフリップフロップの非反転出力と反転出力との何れか一方をカウンタクロックとして選択して後段のフリップフロップのクロック端子に供給することでカウントモードの切替えを可能にするとともに、モード切替直前のカウント値を後段のフリップフロップに初期設定するための切替えとを行なう切替処理部を、カスケード配置されたフリップフロップ間に設けるのがよい。
あるいは、任意の初期値をロードすることのできる構成の非同期カウンタとしつつ、カウントモードを切り替えた後のカウント処理の開始前に、カウンタ回路のロード端子を制御して、モード変更前のカウント処理で取得したモード変更直前のカウント値を初期値としてカウンタ回路に設定するようにしてもよい。
また、カウント処理のモード切替処理としては、先ず、１回目の処理として、画素など同一単位要素から出力される１つの処理対象信号における物理的性質の異なる基準成分と信号成分のうちの何れか一方に応じた信号と、デジタルデータに変換するための参照信号とを比較するとともに、この比較処理と並行してダウンカウントモードおよびアップカウントモードのうちの何れか一方のモードでカウント処理を行ない、比較処理が完了した時点のカウント値を保持する。
この後、２回目の処理として、基準成分と信号成分のうちの他方と参照信号とを比較するとともに、この比較処理と並行してダウンカウントモードおよびアップカウントモードのうちの他方のモードでカウント処理を行ない、この比較処理が完了した時点のカウント値を保持する。こうすることで、２回目の処理後に保持されるカウント値は、１回目のカウント値との差となる。つまり、カウントモードを切り替えた２回のカウント処理を行なうことで、基準成分と信号成分の差に応じたデジタル値が２回目のカウント処理のカウント値として得られる。
なお、２回目の処理で対象とする信号成分とは、少なくとも処理対象信号における真の信号成分を示すものであればよく、真の信号成分のみを意味するものではなく、実際には処理対象信号に含まれる雑音成分やリセット成分などを含むものでもよい。
また、基準成分と信号成分とは、相対的なものであり、基準成分と信号成分との差信号成分は、要するに、画素など同一単位要素から出力される１つの処理対象信号における物理的性質の異なる２つの信号成分間の差の成分であればよい。
基準成分と信号成分とについて比較処理を行なう際には、基準成分や信号成分に応じた信号と所定の傾きで変化する参照信号とを比較して、基準成分や信号成分に応じた信号と参照信号とが一致する点を探すのがよい。所定の傾きは、常に一定の傾きである形態に限らず、たとえば信号成分が大きくなるほど傾きが大きくなるように複数の傾きを段階的に設定することで、ダイナミックレンジを拡大するようにしてもよい。
また、カウント処理を行なう際には、比較処理で用いる参照信号の生成時点から、基準成分や信号成分に応じた信号と参照信号とが一致した時点までをカウントクロックでカウント（計数）することで、基準成分や信号成分の各大きさに対応したカウント値を得るのがよい。
ダウンカウントモードやアップカウントモードでカウント処理を行なうに際しては、共通のアップダウンカウンタを用いつつ、その処理モードを切り替えて行なうのがよい。こうすることで、カウント処理に用いるカウンタ回路をコンパクトにすることができる。加えて、２つのモードを切り替えてカウント処理することで、基準成分と信号成分との減算処理が直接にでき、基準成分と信号成分との差を取るための特別な減算器が不要になる。
また、２回目の処理におけるカウント処理は、１回目の処理において保持しておいたカウント値から開始するのがよい。このためには、カウントモードの切替え時に、モード切替直前のカウント値を初期設定してからモード切替え後のカウント処理が開始されるようにする初期値設定処理部を備えている上記本発明に係る非同期型のカウンタ回路を使用するのがよい。こうすることで、２回目の処理後に保持されるカウント値は、基準成分と信号成分の差そのもののデジタル値となる。
ここで、１回目の処理として、基準成分について比較処理とカウント処理を行ない、２回目の処理として、信号成分について比較処理とカウント処理を行なうようにすれば、２回目の処理後に保持されるカウント値は、信号成分側から基準成分側を差し引いたデジタル値となる。
加えて、画素などの単位構成要素の処理対象信号が、時間系列として基準成分の後に信号成分が現れるものである場合、２回目の処理は基準成分に信号成分を加えた信号についての処理となり、２回目の処理後に保持されるカウント値は、単位構成要素の信号成分を表すものとなる。
また、基準成分についての処理をダウンカウントモードにて行ない、信号成分についての処理をアップカウントモードにて行なうようにすれば、２回に亘る処理後に保持されるカウント値は、信号成分側から基準成分側を差し引いたデジタル値が正の値として得られる。
これら２つを組み合わせて、１回目の処理として、基準成分について比較処理とダウンカウント処理を行ない、２回目の処理として、信号成分について比較処理とアップカウント処理を行なうようにすれば、２回目の処理後に保持されるカウント値は、信号成分側から基準成分側を差し引いたデジタル値が正の値として得られる。単位構成要素の処理対象信号が、時間系列として基準成分の後に信号成分が現れるものである場合には、単位構成要素の有効信号成分を表すデジタルデータが正の値として得られる。
なお、基準成分と信号成分とを比べた場合、基準成分は概ね一定であるとともにその信号量は少ないのに対して、信号成分は画素などの単位構成要素にて光などの電磁波を検知して得られる変動成分であり、信号量の最大値は多くなる。よって、基準成分と信号成分の双方の比較処理の最長期間すなわちＡＤ変換期間の最大値を同じにするのではなく、基準成分についての比較処理の最長期間を信号成分についての比較処理の最長期間よりも短くすることで、２回に亘るＡＤ変換期間を短くするのがよい。
また、前回の処理対象信号について、２回目の処理にて保持したカウント値をさらに別のデータ記憶部に保持しておき、今回の処理対象信号について、１回目の処理と２回目の処理とを行なう際に、データ記憶部からのカウント値の読出処理を並行して行なうのがよい。
上述したＡＤ変換処理は、入射された電磁波に対応する電荷を生成する電荷生成部および電荷生成部により生成された電荷に応じた単位信号を生成する単位信号生成部を単位構成要素内に含み、この単位構成要素が行列状に配された、物理量分布検知のための半導体装置において、単位信号生成部により生成され列方向に出力されたアナログの単位信号を処理対象信号としてデジタルデータに変換する処理に利用することができる。
なおこのように、単位構成要素を２次元マトリックス状に配置してある場合、単位信号生成部により生成され列方向に出力されるアナログの単位信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行ない、この行単位で、単位構成要素のそれぞれについて、１回目の処理と２回目の処理とを行なうことで、単位信号の読出しやＡＤ変換処理の高速化を図るのがよい。
本発明に係るＡＤ変換装置は、本発明に係る上記ＡＤ変換方法を実施するのに好適な装置であって、基準成分と信号成分とを含むアナログの処理対象信号の前記基準成分と前記信号成分との何れか一方に応じた第１信号と、他方に応じた第２信号とを順次、参照信号と比較し、各比較の処理が終了する時点のクロックパルスのカウント値から得られる差信号成分を、前記処理対象信号のデジタルデータとするＡＤ変換装置であって、前記第１信号と前記第２信号を、それぞれ参照信号と比較する比較部と、前記第１信号の比較と並行して行う前記クロックパルスの１回目のカウント動作と、前記第２信号の比較と並行して行う前記クロックパルスの２回目のカウント動作と、その間のアップカウントとダウンカウントのモード切り替えとを行う非同期型のカウンタと、を備え、前記非同期型のカウンタは、複数段のフリップフロップを有し、初段のフリップフロップに入力時のクロックパルスの極性に応じてモード切り替えが可能であり、前記モード切り替え時に、前記１回目のカウント動作の終了時に保持しておいたカウント値から、前記初段に入力されるクロックパルスをカウント値の最下位ビットとして前記２回目のカウント動作を行う。
好ましくは、デジタルデータに変換するための参照信号を生成し比較部に供給する参照信号生成部や、比較部が基準成分と信号成分の何れについて比較処理を行なっているのかに応じてカウンタ部におけるカウント処理のモードを切り替えるタイミング制御部をも備えているとなおよい。
カウンタ部は、共通のカウンタ回路で構成され、かつアップカウントモードとダウンカウントモードとを切替可能に構成されているものとするのがよい。この場合、カウントモードの切替え時に、モード切替直前のカウント値を初期設定してからモード切替え後のカウント処理が開始されるようにする初期値設定処理部を備えている上記本発明に係る非同期型のカウンタ回路を使用するのがよい。
本発明に係る半導体装置や電子機器は、本発明に係る上記ＡＤ変換方法を適用した装置であって、本発明に係る上記ＡＤ変換装置と同様の構成を備えたものである。
本発明に係る半導体装置においては、比較部とカウンタ部とで構成されるＡＤ変換部を、単位構成要素の列の並び方向である行方向に複数備えているものとするのがよい。
また、比較部は、単位信号生成部により生成され列方向に出力されるアナログの単位信号を行単位で取り込み、比較部およびカウンタ部は、行単位で、単位構成要素のそれぞれについて、それぞれが担当する処理を行なうようにするのがよい。また、単位信号生成部は、増幅用の半導体素子を有するものとするのがよい。
ここで、電荷生成部を、電磁波としての光を受光して、この受光した光に対応する電荷を生成する光電変換素子を有しているものとすれば、半導体装置を固体撮像装置として構成することができる。
本発明に係るＡＤ変換方法およびＡＤ変換装置並びに半導体装置および電子機器によれば、ＡＤ変換用の参照信号と基準成分と信号成分とを含んで表される処理対象信号とを比較し、この比較処理と並行して、非同期型のカウンタ回路を使用して、ダウンカウントモードおよびアップカウントモードの何れか一方のモードでカウント処理を行ない、比較処理が完了した時点のカウント値を保持する際、基準成分と信号成分の何れについて比較処理を行なっているのかに応じてカウント処理のモードを切り替えるようにした。
非同期カウンタを用いたことで、その動作制限周波数が最初のフリップフロップの制限周波数でのみ決められるため高速動作が可能になる。２回に亘りＡＤ変換を行なうことで基準成分と信号成分との差信号成分をデジタルデータに変換する場合であっても、トータルのＡＤ変換処理を高速に動作させることができ、ＡＤ変換期間を短くできる。
加えて、ダウンカウントモードとアップカウントモードとを切り替えつつ基準成分と信号成分についてのＡＤ変換処理を行なうようにしたので、基準成分と信号成分との差を表すデジタルデータを、ダウンカウントモードおよびアップカウントモードの２つのモードでカウント処理した結果として得ることができる。
この結果、基準成分と信号成分のそれぞれのカウント結果を保持するメモリ装置をカウンタ部が備えるラッチ機能で実現でき、ＡＤ変換されたデータを保持する専用のメモリ装置をカウンタとは別に用意する必要がなく、回路規模や回路面積の増大の問題を解消できる。
また、比較部とカウンタ部でＡＤ変換部を構成したので、ビット数によらずカウンタ部を動作させるカウントクロック１本とカウントモードを切り替える制御線とでカウント処理を制御でき、カウンタ部のカウント値をメモリ装置まで導く信号線が不要になり、雑音の増加や消費電力の増大を解消することができる。
また、初期値設定処理部を備えた非同期型のカウンタ回路を用いることで、カウントモードの切り替え時に、切り替え前後のカウント値の連続性を保って、連続したカウント動作をすることができる。これにより、アップからダウン、またはダウンからアップを行なうことにより値同士の減算が連続して可能である。基準成分と信号成分との減算処理が直接にでき、基準成分と信号成分との差を取るための特別な減算器が不要になる。また、減算器へのデータ転送が不要になり、そのための雑音の増加や電流あるいは消費電力の増大を解消することができる。
また、比較部とカウンタ部とを対にしてＡＤ変換部を構成したので、単位構成要素が行列状に配された半導体装置から出力された単位信号を処理対象信号とする場合、単位構成要素の列の並び方向である行方向にＡＤ変換部を複数配する場合でも、それぞれにカウンタ部を備えた構成とすることができ、図２１に示した従来例のように、カウンタ部からのカウント出力の配線をラッチまで引き回す必要がなく、配線の引き回しによる、雑音の増加や消費電力の増大の問題が生じない。
また、ＡＤ変換処理と読出処理を並行して行なうパイプライン動作を行なうように構成する場合にも、ＡＤ変換されたデータを保持するメモリ装置がＡＤ変換部ごとに１系統分だけあればよく、回路面積の増大を最低限に抑えることができる。
以下、図面を参照して本発明の実施形態について詳細に説明する。先ず、本発明に係る非同期カウンタ回路について説明し、その後に、非同期カウンタ回路を電子機器や半導体装置に適用した事例を説明する。
＜カウンタ回路の構成；第１実施形態＞
図１は、本発明に係る非同期カウンタ回路の第１実施形態の基本構成を示す回路ブロック図である。また、図２は、第１実施形態の基本構成をより具現化した回路ブロック図である。
図１に示すように、第１実施形態のカウンタ回路４００は先ず、複数のネガティブエッジ型かつＤ型のフリップフロップ４１２，４１４，４１６，４１８（纏めて４１０ともいう）がカスケード接続されるようになっている。各フリップフロップ４１０は、反転出力ＮＱ（図ではＱの上に横バー“−”を付して示す）が自身のＤ入力端子に入力されるようになっている。これにより、カウンタ回路４００は、４ビットの非同期カウンタを構成し得るようになっている。なお、図では、昇順に、フリップフロップ４１２，４１４，４１６，４１８の４段構成（４ビット分）で示しているが、実際には、その数はビット数分だけ設けられる。
またカウンタ回路４００は、各フリップフロップ４１０間に、それぞれのフリップフロップ４１０の非反転出力Ｑと反転出力ＮＱと電源（Ｖｄｄ）レベルの３値を切り替える切替処理部としての３入力−１出力型の３値切替部４２２，４２４，４２６（纏めて４２０ともいう）を備えている。それぞれの３値切替部４２０は、図示しない制御部からの２ビットの制御信号ＳＷ１，ＳＷ２に従って３つの入力信号を切り替えて、選択した１つの信号を後段のフリップフロップ４１０のクロック端子ＣＫに入力するようになっている。
ここで、３入力−１出力型の各３値切替部４２０は、カウントモードの切替え時に、モード切替直前のカウント値を初期設定してからモード切替え後のカウント処理が開始されるようにする初期値設定処理部の機能を持つ。
つまり、カウンタの基本要素であるフリップフロップが複数個カスケード配置されている状態にあって、３値切替部４２０は、カスケード配置されたフリップフロップ４１０間に配置されており、前段のフリップフロップ４１０の非反転出力ＮＱと反転出力Ｑとの何れか一方をカウンタクロックとして選択して後段のフリップフロップ４１０のクロック端子ＣＫに供給することでカウントモードの切替えを可能にするとともに、モード切替直前の前段のフリップフロップ４１０のカウント値を後段のフリップフロップ４１０に初期設定するための切替えとを行なうようになっている。
この３値切替部４２０は、具体的には、図２に示すように、それぞれ２段構成の２入力−１出力型の２値切替部４３２，４３３の対、２値切替部４３４，４３５の対、および２値切替部４３６，４３７の対で構成することができる。それぞれの対を纏めて２値切替部４３０という。
この場合、それぞれの２値切替部４３０は、図示しない制御部からの２ビットの切替制御信号ＳＷ１，ＳＷ２として、異なったタイミング発せられる切替制御信号ＳＬ，ＦＬにより切り替えるようにする。
前段側の２値切替部４３２，４３４，４３６は、対応するそれぞれのフリップフロップ４１０の非反転出力Ｑと反転出力ＮＱとを切替制御信号ＳＬに従って切り替え、対応する後段側の２値切替部４３３，４３５，４３７の一方の入力端子に渡す。後段側の２値切替部４３３，４３５，４３７は、前段側の２値切替部４３２，４３４，４３６から渡されたデータと、他方の入力端子に入力される電源レベルとを、切替制御信号ＦＬに従って切り替え、後段のフリップフロップ４１０のクロック端子ＣＫに入力する。
たとえば、前段側の２値切替部４３０（４３２，４３４，４３６）は、前段のフリップフロップ４１０の非反転出力ＮＱと反転出力Ｑとの何れか一方を切替制御信号ＳＬの元で選択して、後段側の２値切替部４３０（４３３，４３５，４３７）の一方の入力端子に供給する。切替制御信号ＳＬは、前段側の２値切替部４３０（４３２，４３４，４３６）を制御することで、カウンタ回路４００のカウント動作を、アップカウントとダウンカウントの何れかに切り替えるためのものである。
後段側の２値切替部４３０（４３３，４３５，４３５）は、前段側の２値切替部４３０（４３２，４３４，４３６）から出力された前段のフリップフロップ４１０の出力（非反転出力ＮＱと反転出力Ｑとの何れか一方）の後段のフリップフロップ４１０のクロック端子ＣＫへの供給を切替制御信号ＦＬの制御の元で調整する。
切替制御信号ＦＬは、後段側の２値切替部４３０（４３３，４３５，４３５）を制御することで、前段のフリップフロップ４１０の出力（非反転出力ＮＱと反転出力Ｑとの何れか一方）の後段のフリップフロップ４１０のクロック端子ＣＫへの供給をカウントモードの切替えの後の所定期間停止させるとともに、非反転出力ＮＱと反転出力Ｑとの何れか一方の供給再開時に後段のフリップフロップ４１０のクロック端子ＣＫへクロック相当の信号を供給させる。こうすることで、アップカウントとダウンカウントのカウントモードを切り替えた際に、カウント値の連続性を維持させる。この切替制御信号ＦＬの機能の詳細については後述する。
なお、「カウント値の連続性を維持する」とは、カウントモードを切り替えたことでカウント値が壊れてしまうが、モード切替え後にカウントを開始するまでに、前のモードでの最終カウント値に戻すことで、前のモードでの最終カウント値から切り替え後のカウント動作を開始することを意味する。
図３は、２値切替部４３０の回路構成例を示す図である。たとえば図３（Ａ）は、各スイッチをトランスファーゲートで構成した場合を例示している。全ての回路素子は、ＣＭＯＳ技術を採用して構成されている。
前段側の２値切替部４３２，４３４，４３６に対応して、トランスファーゲート４４２，４４３が設けられている。また、後段側の２値切替部４３３，４３５，４３７に対応して、トランスファーゲート４４６，４４７が設けられている。以下、纏めてトランスファーゲート４４０ともいう。
トランスファーゲート４４２の入力には前段のフリップフロップ４１０の反転出力ＮＱが入力され、トランスファーゲート４４３の入力には前段のフリップフロップ４１０の非反転出力Ｑが入力され、トランスファーゲート４４２，４４３の出力が共通にトランスファーゲート４４６の入力に接続されている。トランスファーゲート４４７の入力は電源レベルに接続され、トランスファーゲート４４６，４４７の出力が共通に、後段のフリップフロップ４１０のクロック端子ＣＫに接続されるようになっている。
各トランスファーゲート４４０は、Ｎｃｈ（ｃｈ；チャネル）のトランジスタｎ１とＰｃｈのトランジスタｐ１とからなるＣＭＯＳスイッチで構成されている。トランジスタｎ１，ｐ１のゲート（制御入力端子）が切替制御信号ＳＬ，ＦＬもしくはその反転信号ＮＳＬ，ＮＦＬの入力端子に対応する。反転信号ＮＳＬは、切替制御信号ＳＬを反転するインバータ４４４で生成され、反転信号ＮＦＬは、切替制御信号ＦＬを反転するインバータ４４８で生成される。
トランジスタｎ１，ｐ１からなるＣＭＯＳスイッチは、トランジスタｎ１のゲートがハイでかつトランジスタｎ１のゲートがローのときにオンすることにより、前段のフリップフロップ４１０の非反転出力Ｑもしくは反転出力ＮＱを選択して出力する。このＣＭＯＳスイッチとしては、トランジスタｎ１，ｐ１のどちらか一方のみのＮｃｈ型ＭＯＳトランジスタやＰｃｈ型ＭＯＳトランジスタによるスイッチでもよいが、その場合、閾値電圧Ｖｔｈの問題があるため、本例では、ｎ１，ｐ１の両方を利用したＣＭＯＳスイッチを採用した。
また、図３（Ｂ）は、各スイッチを論理ゲートで構成した場合を例示している。前段側の２値切替部４３２，４３４，４３６に対応して、３つの２入力のＮＡＮＤゲート４５２，４５３，４５４が設けられている。また、後段側の２値切替部４３３，４３５，４３７に対応して、２入力のＮＯＲゲート４５６とインバータ４５７とからなるＯＲゲートが設けられている。
ＮＡＮＤゲート４５２の一方の入力には切替制御信号ＳＬをインバータ４５５で反転した反転信号ＮＳＬが入力され、ＮＡＮＤゲート４５３の一方の入力には切替制御信号ＳＬが入力される。ＮＡＮＤゲート４５２の他方の入力には前段のフリップフロップ４１０の反転出力ＮＱが入力され、ＮＡＮＤゲート４５３の他方の入力には前段のフリップフロップ４１０の非反転出力Ｑが入力され、ＮＡＮＤゲート４５２，４５３の各出力がＮＡＮＤゲート４５４の入力に接続されている。
ＮＯＲゲート４５６は、一方の入力端子にＮＡＮＤゲート４５４の出力信号が入力され、他方の入力端子には切替制御信号が入力される。ＮＯＲゲート４５６の出力信号はインバータ４５７で反転された後に、後段のフリップフロップ４１０のクロック端子ＣＫに接続されるようになっている。
図３（Ａ）および図３（Ｂ）の何れにおいても、前段側の２値切替部４３２，４３４，４３６は、切替制御信号ＳＬがハイレベルのとき非反転出力Ｑを選択し出力する一方、切替制御信号ＳＬがローレベルのとき反転出力ＮＱを選択し出力する。
また、後段側の２値切替部４３３，４３５，４３７は、切替制御信号ＦＬがローレベルのときに、対応する前段側の２値切替部４３２，４３４，４３６の出力を選択し出力する一方、切替制御信号ＦＬがハイレベルのときに電源レベル（ハイレベル）を選択し出力する。
＜カウンタ回路の動作；第１実施形態＞
図４は、図２に示した第１実施形態のカウンタ回路４００の動作を説明するためのタイミングチャート図である。また、図５（Ａ）および図５（Ｂ）は、第１実施形態の構成におけるフリップフロップ４１０の出力変化を説明する図である。
前述のように、切替制御信号ＳＬがハイレベルで切替制御信号ＦＬがローレベルのとき、前段側の２値切替部４３２，４３４，４３６は非反転出力Ｑを選択して出力し、さらに後段側の２値切替部４３３，４３５，４３７は、前段側の２値切替部４３２，４３４，４３６の出力を選択して出力する。したがって、各フリップフロップ４１０間は、前段のフリップフロップ４１０の非反転出力Ｑが次段のフリップフロップ４１０のクロック端子ＣＫに入力される。
この状態で、初段のフリップフロップ４１０のクロック端子ＣＫにクロックＣＫ０を入力すると、非反転出力Ｑのネガティブエッジごとにフリップフロップ４１０間に状態遷移が生じ、結果としてカウンタ回路４００は、アップカウント動作を行なう（カウント値０〜６の期間）。
任意の期間アップカウントした後に、クロックＣＫ０を止め、切替制御信号ＳＬをハイレベルからローレベルに反転すると（ｔ３０）、カウンタ回路４００は、アップカウントモードからダウンカウントモードに切り替わり、クロックＣＫ０の再開によりダウンカウントを始める。たとえば、本例では、カウント値０〜６までアップカウントした後に、切替制御信号ＳＬをハイレベルからローレベルに切り替えている。
このｔ３０時点での切替制御信号ＳＬによるカウントモードの切替えにより、対構成の２値切替部４３０は、前段のフリップフロップ４１０の反転出力ＮＱを選択して次段のフリップフロップ４１０のクロック端子ＣＫに入力する。
このとき、前段のフリップフロップ４１０の非反転出力Ｑがハイレベルすなわち反転出力ＮＱがローレベルにあると、切替制御信号ＳＬの切替えにより、次段のフリップフロップ４１０では、クロック端子ＣＫにネガティブエッジ（Ｈ→Ｌ）が印加されたことになるので、次段のフリップフロップ４１０の出力が反転する（ｔ３０＋）。
図５（Ａ）では、２段目のフリップフロップ４１０の出力がローレベルからハイレベルに反転するとともに、３段目のフリップフロップ４１０の出力も反転する（ｔ３０＋）。また、図５（Ｂ）では、２段目のフリップフロップ４１０の出力がハイレベルからローレベルに反転する（ｔ３０＋）。
つまり、カウントモード切替時点のフリップフロップ４１０の非反転出力Ｑがハイレベルすなわち反転出力ＮＱがローレベルにあるフリップフロップ４１０の後段側でのみ、カウント値の破壊が起き始める。
また、この次段のフリップフロップ４１０の出力が反転したときに、その反転出力ＮＱがローレベルからハイレベルへ反転した場合には、さらに後段のフリップフロップ４１０のクロック端子ＣＫがハイレベルになるので、出力の反転が起こらない（ｔ３０＋＋；図５（Ａ）の３段目参照）。
これに対して、その反転出力ＮＱがハイレベルからローレベルへ反転した場合には、さらに後段のフリップフロップ４１０では、クロック端子ＣＫにネガティブエッジが印加されたことになるので、この後段のフリップフロップ４１０の出力が反転する（ｔ３０＋＋；図５（Ｂ）の３段目参照）。
以下同様にして、反転出力ＮＱのデータ反転（Ｈ→Ｌ）の影響が、反転出力ＮＱがローレベルからハイレベルへ反転するフリップフロップ４１０まで継続される。本例では、図４に示すように、カウント値が“６”から“１０”に変化する。
つまり、このままでは、アップカウントからダウンカウントに切り替えた際、カウント値が破壊されてしまいカウント値の連続性を維持することができず、切替え前後でカウント値を保ったまま連続してアップ／ダウンのカウントを行なうことができない。
そこで本実施形態では、カウントモードを切り替える切替制御信号ＳＬの切替え後に、ダウンカウント用のクロックＣＫ０のネガティブエッジを初段のフリップフロップ４１０に入力する前に、後段側の２値切替部４３３，４３５，４３７に、切替制御信号ＦＬとして、アクティブＨのワンショットパルスを加える（ｔ３２〜ｔ３４）。
こうすることで、全てのネガティブエッジ型のフリップフロップ４１０のクロック端子ＣＫに電源レベル（ハイレベル）が入力される。しかしながら、切替制御信号ＦＬのワンショットパルス入力前後では、ネガティブエッジ型のフリップフロップ４１０の出力は変化しない。
この後、ワンショットパルス期間経過すると（ｔ３４）、クロック端子ＣＫに前段のフリップフロップ４１０の反転出力ＮＱが再度入力される。このとき、前段のフリップフロップ４１０の反転出力ＮＱがローレベルにあると、次段のフリップフロップ４１０では、クロック端子ＣＫにネガティブエッジが印加されたことになるので、次段のフリップフロップ４１０の出力が反転する。
図５（Ａ）では、２段目のフリップフロップ４１０の出力がハイレベルからローレベルに反転する（ｔ３４＋）。また、図５（Ｂ）では、２段目のフリップフロップ４１０の出力がローレベルからハイレベルに反転するとともに、３段目のフリップフロップ４１０の出力も反転する（ｔ３４＋）。
また、フリップフロップ４１０の出力が反転したときに、その反転出力ＮＱがローレベルからハイレベルへ反転した場合には、後段のフリップフロップ４１０のクロック端子ＣＫがハイレベルになるので、出力の反転が起こらない（ｔ３４＋＋；図５（Ｂ）の３段目参照）。
これに対して、その反転出力ＮＱがハイレベルからローレベルへ反転した場合には、さらに後段のフリップフロップ４１０では、クロック端子ＣＫにネガティブエッジが印加されたことになるので、この後段のフリップフロップ４１０の出力が反転する（ｔ３４＋＋；図５（Ａ）の３段目参照）。以下同様にして、反転出力ＮＱのデータ反転（Ｈ→Ｌ）の影響が、反転出力ＮＱがローレベルからハイレベルへ反転するフリップフロップ４１０まで継続される。
この結果、切替制御信号ＳＬによるカウントモードの切替えを契機として出力が反転したフリップフロップ４１０では、何れも、再び出力が反転することになるため、結果的にカウント値が元に戻る。
以上の動作の後、再びクロックＣＫ０を入力すると、今度は、反転出力ＮＱのネガティブエッジごと、つまり非反転出力Ｑのポジティブエッジごとにフリップフロップ４１０間に状態遷移が生じ、結果としてカウンタ回路４００は、ダウンカウント動作を行なう（カウント値６〜１の期間）。
このように、第１実施形態のカウンタ回路４００によれば、アップカウントからダウンカウントへの切り替え時に変化したカウント値を、切替制御信号ＦＬとして、アクティブＨのワンショットパルスを加えて、フリップフロップ４１０のクロック端子を一旦強制的にハイレベルにしてからモード切替後の状態に戻すようにした。モード切替後の状態に戻ったときに前段のフリップフロップ４１０の反転出力ＮＱがローレベルにあると、後段のフリップフロップ４１０の出力が反転し元のカウント値に戻る。
こうすることで、実質的に、カウントモード切替前のカウント値を保持することができるため、アップカウントの後、カウント値の連続性を保った状態で、引き続いてダウンカウントを行なうことができる。
ダウンカウントのカウンタ値は、アップカウントのカウンタ値に対して負の方向にカウントすることになる。よって、ｉアップカウントした後に、引き続きｊダウンカウントすることにより、カウンタ回路４００のカウント結果として、ｉ−ｊの減算結果が得られることになる。アップ／ダウンのモード切替で得られるカウント値は、補数を含まず、減算結果が直接に得られるので、都合がよい。
このような非同期式のカウンタ回路４００としたことで、従来困難であった、非同期カウンタでの直接連続アップダウンカウントを単純な切替手段（スイッチ）の追加のみで可能となる。アップダウンカウントの切り替え時にも、切り替え前の値が保たれるため、アップからダウン、またはダウンからアップを行なうことによりアップ時のカウント値とダウン時のカウント値の減算が連続して可能である。
なお、第１実施形態では、アップカウントからダウンカウントに切り替える例を示したが、ダウンカウントからアップカウントに切り替える場合にも、単純にカウントモードを切り替えたのではカウンタ値の連続性を保つことができないが、上記で説明したと同様にして、切替制御信号ＦＬを利用して、フリップフロップ４１０のクロック端子を一旦強制的にハイレベルにしてからモード切替後の状態に戻すことで元のカウント値に戻すようにすれば、実質的に、カウントモード切替前のカウント値を保持することができるため、ダウンカウントの後、カウント値の連続性を保った状態で、引き続いてアップカウントを行なうことができる。
さらに、任意の組み合わせで自在にアップカウントとダウンカウントを混在して行なう場合でも、モード切替時に、元のカウント値に戻すように制御することができる。
ただし、この第１実施形態では、カウントのオーバーフローを検知する構成になっていないが、たとえば、オーバーフロー用余剰ビットを付加したり、桁上げ（キャリー）、または桁借り（ボロー）のビットを用いたりするなど、公知の技術を用いることで、オーバーフローに対する対処は容易に実現可能である。
＜カウンタ回路の構成；第２実施形態＞
図６は、本発明に係る非同期カウンタ回路の第２実施形態の構成を示す回路ブロック図であり、第１実施形態の図２に示した具現化した回路ブロック図に対応するものである。
この第２実施形態は、各フリップフロップ５１０間に、図示しない制御部からの２ビットの制御信号ＳＷ１，ＳＷ２に従って３つの入力信号を切り替えて、選択した１つの信号を後段のフリップフロップ５１０のクロック端子ＣＫに入力する３入力−１出力型の３値切替部５２２，５２４，５２６（纏めて５２０ともいう）を備えている点で第１実施形態と共有する。
３入力−１出力型の各３値切替部５２０は、カウントモードの切替え時に、モード切替直前のカウント値を初期設定してからモード切替え後のカウント処理が開始されるようにする初期値設定処理部の機能を持つ。
一方、各フリップフロップ５１０として、ポジティブエッジ型のものを使用しているとともに、ポジティブエッジ型としたことに伴うエッジ動作の逆転に対応するように、フリップフロップ５１０間に設ける３値切替部５２０は、対応するフリップフロップ５１０の非反転出力Ｑと反転出力ＮＱと接地（ＧＮＤ）レベルの３値を切り替えるようにしている点で異なる。
具体的には、図６に示すように、第２実施形態のカウンタ回路５００は、３入力−１出力型の各３値切替部５２０の構成を、それぞれ２段構成の２入力−１出力型の２値切替部５３２，５３３の対、２値切替部５３４，５３５の対、および２値切替部５３６，５３７の対で構成している。それぞれの対を纏めて２値切替部５３０という。
前段側の２値切替部５３２，５３４，５３６は、第１実施形態の前段側の２値切替部４３２，４３４，４３６と同様に、対応する各フリップフロップ５１０の非反転出力Ｑと反転出力ＮＱとを切替制御信号ＳＬに従って切り替え、対応する後段側の２値切替部５３３，５３５，５３７の一方の入力端子に渡す。
一方、後段側の２値切替部５３３，５３５，５３７は、前段側の２値切替部５３２，５３４，５３６から渡されたデータと、他方の入力端子に入力される接地レベルとを、切替制御信号ＦＬに従って切り替え、後段のフリップフロップ５１０のクロック端子ＣＫに入力する。つまり、３値切替部５２０における後段側の２値切替部の一方の入力を、電源から接地レベルに変更している点で第１実施形態と異なる。
前段側の２値切替部５３２，５３４，５３６は、切替制御信号ＳＬがハイレベルのとき非反転出力Ｑを選択し出力する一方、切替制御信号ＳＬがローレベルのとき反転出力ＮＱを選択し出力する。また、後段側の２値切替部５３３，５３５，５３７は、切替制御信号ＦＬがローレベルのとき、対応する前段側の２値切替部５３２，５３４，５３６の出力を選択し出力する一方、切替制御信号ＦＬがハイレベルのときに接地レベル（ローレベル）を選択し出力する。
＜カウンタ回路の動作；第２実施形態＞
図７は、図６に示した第２実施形態のカウンタ回路５００の動作を説明するためのタイミングチャート図である。また、図８（Ａ）および図８（Ｂ）は、第２実施形態におけるフリップフロップ５１０の出力変化を説明する図である。
この第２実施形態では、ネガティブエッジごとにカウントアップもしくはカウントダウンを行なう第１実施形態に対して、ポジティブエッジごとにカウントアップもしくはカウントダウンを行なうように修正すればよく、基本的な考え方は第１実施形態と同じであり、得られる効果も変わらない。
たとえば、切替制御信号ＳＬがローレベルで切替制御信号ＦＬがローレベルのとき、前段側の２値切替部５３２，５３４，５３６は反転出力ＮＱを選択して出力し、さらに後段側の２値切替部５３３，５３５，５３７は、前段側の２値切替部５３２，５３４，５３６の出力を選択して出力する。したがって、各フリップフロップ５１０間は、前段のフリップフロップ５１０の反転出力ＮＱが次段のフリップフロップ５１０のクロック端子ＣＫに入力される。
この状態で、初段のフリップフロップ５１０のクロック端子ＣＫにクロックＣＫ０を入力すると、非反転出力Ｑのネガティブエッジごとに、つまり反転出力ＮＱのポジティブエッジごとにフリップフロップ５１０間に状態遷移が生じ、結果としてカウンタ回路５００は、アップカウント動作を行なう（カウント値０〜６の期間）。
任意の期間アップカウントした後に、クロックＣＫ０を止め、切替制御信号ＳＬをローレベルからハイレベルに反転すると（ｔ４０）、カウンタ回路５００は、アップカウントモードからダウンカウントモードに切り替わり、クロックＣＫ０の再開によりダウンカウントを始める。たとえば、本例では、カウント値０〜６までアップカウントした後に、切替制御信号ＳＬをローレベルからハイレベルに切り替えている。
このｔ４０時点での切替制御信号ＳＬによるカウントモードの切替えにより、対構成の２値切替部５３０は、前段のフリップフロップ５１０の非反転出力Ｑを選択して次段のフリップフロップ５１０のクロック端子ＣＫに入力する。
このとき、前段のフリップフロップ５１０の反転出力ＮＱがローレベルすなわち非反転出力Ｑがハイレベルにあると、切替制御信号ＳＬの切替えにより、次段のフリップフロップ５１０では、クロック端子ＣＫにポジティブエッジ（Ｌ→Ｈ）が印加されたことになるので、次段のフリップフロップ５１０の出力が反転する（ｔ４０＋）。
図８（Ａ）では、２段目のフリップフロップ４１０の出力がローレベルからハイレベルに反転するとともに、３段目のフリップフロップ４１０の出力も反転する（ｔ３０＋）。また、図８（Ｂ）では、２段目のフリップフロップ４１０の出力がハイレベルからローレベルに反転する（ｔ３０＋）。
つまり、カウントモード切替時点のフリップフロップ５１０の反転出力ＮＱがローレベルすなわち非反転出力Ｑがハイレベルにあるフリップフロップ４１０の後段側でのみ、カウント値の破壊が起き始める。
この次段のフリップフロップ５１０の出力が反転したときに、その非反転出力Ｑがハイレベルからローレベルへ反転した場合には、さらに後段のフリップフロップ５１０のクロック端子ＣＫがローレベルになるので、出力の反転が起こらない（ｔ４０＋＋；図８（Ａ）の３段目参照）。
これに対して、その非反転出力Ｑがローレベルからハイレベルへ反転した場合には、さらに後段のフリップフロップ５１０では、クロック端子ＣＫにポジティブエッジが印加されたことになるので、この後段のフリップフロップ５１０の出力が反転する（ｔ４０＋＋；図８（Ｂ）の３段目参照）。
以下同様にして、非反転出力Ｑのデータ反転（Ｌ→Ｈ）の影響が、非反転出力Ｑがハイレベルからローレベルへ反転するフリップフロップ５１０まで継続される。本例では、図７に示すように、カウント値が“６”から“１０”に変化する。
つまり、このままでは、第１実施形態で説明したと同様に、アップカウントからダウンカウントに切り替えた際、カウント値が破壊されてしまいカウント値の連続性を維持することができず、切替え前後でカウント値を保ったまま連続してアップ／ダウンのカウントを行なうことができない。
そこで、この第２実施形態では、カウントモードを切り替える切替制御信号ＳＬの切替え後に、ダウンカウント用のクロックＣＫ０のポジティブエッジを初段のフリップフロップ５１０に入力する前に、後段側の２値切替部５３３，５３５，５３７に、切替制御信号ＦＬとして、アクティブＨのワンショットパルスを加える（ｔ４２〜ｔ４４）。
こうすることで、全てのポジティブエッジ型のフリップフロップ５１０のクロック端子ＣＫに接地レベル（ローレベル）が入力される。しかしながら、切替制御信号ＦＬのワンショットパルス入力前後では、ポジティブエッジ型のフリップフロップ５１０の出力は変化しない。
この後、ワンショットパルス期間経過すると（ｔ４４）、クロック端子ＣＫに前段のフリップフロップ５１０の非反転出力Ｑが再度入力される。このとき、前段のフリップフロップ５１０の非反転出力Ｑがハイレベルにあると、次段のフリップフロップ５１０では、クロック端子ＣＫにポジティブエッジが印加されたことになるので、次段のフリップフロップ５１０の出力が反転する。
図８（Ａ）では、２段目のフリップフロップ５１０の出力がローレベルからハイレベルに反転する（ｔ４４＋）。また、図８（Ｂ）では、２段目のフリップフロップ５１０の出力がハイレベルからローレベルに反転するとともに、３段目のフリップフロップ５１０の出力も反転する（ｔ４４＋）。
また、フリップフロップ５１０の出力が反転したときに、その反転出力ＮＱがハイレベルからローレベルへ反転した場合には、後段のフリップフロップ５１０のクロック端子ＣＫがローレベルになるので、出力の反転が起こらない（ｔ４４＋＋；図８（Ｂ）の３段目参照）。
これに対して、その反転出力ＮＱがローレベルからハイレベルへ反転した場合には、さらに後段のフリップフロップ５１０では、クロック端子ＣＫにポジティブエッジが印加されたことになるので、この後段のフリップフロップ５１０の出力が反転する（ｔ４４＋＋；図８（Ａ）の３段目参照）。以下同様にして、非反転出力Ｑのデータ反転（Ｌ→Ｈ）の影響が、非反転出力Ｑがハイレベルからローレベルへ反転するフリップフロップ５１０まで継続される。
この結果、第１実施形態の構成においても、切替制御信号ＳＬによるカウントモードの切替えを契機として出力が反転したフリップフロップ５１０では、何れも、再び出力が反転することになるため、結果的にカウント値が元に戻る。
以上の動作の後、再びクロックＣＫ０を入力すると、今度は、反転出力ＮＱのネガティブエッジごと、つまり非反転出力Ｑのポジティブエッジごとにフリップフロップ５１０間に状態遷移が生じ、結果としてカウンタ回路５００は、ダウンカウント動作を行なう（カウント値６〜０の期間）。
このように、第２実施形態のカウンタ回路５００によれば、アップカウントからダウンカウントへの切り替え時に変化したカウント値を、切替制御信号ＦＬとして、アクティブＨのワンショットパルスを加えて、フリップフロップ４１０のクロック端子を一旦強制的にローレベルにしてからモード切替後の状態に戻すようにした。モード切替後の状態に戻ったときに前段のフリップフロップ４１０の非反転出力Ｑがハイレベルにあると、後段のフリップフロップ４１０の出力が反転し元のカウント値に戻る。
こうすることで、実質的に、カウントモード切替前のカウント値を保持することができるため、アップカウントの後、カウント値の連続性を保った状態で、引き続いてダウンカウントを行なうことができる。
ダウンカウントのカウンタ値は、アップカウントのカウンタ値に対して負の方向にカウントすることになる。よって、ｉアップカウントした後に、引き続きｊダウンカウントすることにより、カウンタ回路５００のカウント結果として、ｉ−ｊの減算結果が得られることになる。
この第２実施形態でも、アップカウントからダウンカウントに切り替える例を示したが、ダウンカウントからアップカウントに切り替える場合にも、単純にカウントモードを切り替えたのではカウンタ値の連続性を保つことができないが、上記で説明したと同様にして、切替制御信号ＦＬを利用して、フリップフロップ４１０のクロック端子を一旦強制的にローレベルにしてからモード切替後の状態に戻すことで元のカウント値に戻すようにすれば、実質的に、カウントモード切替前のカウント値を保持することができるため、ダウンカウントの後、カウント値の連続性を保った状態で、引き続いてアップカウントを行なうことができる。
さらに、任意の組み合わせで自在にアップカウントとダウンカウントを混在して行なう場合でも、モード切替時に、元のカウント値に戻すように制御することができる。
ただし、この第２実施形態でも、カウントのオーバーフローを検知する構成になっていないが、たとえば、オーバーフロー用余剰ビットを付加したり、桁上げ（キャリー）、または桁借り（ボロー）のビットを用いたりするなど、公知の技術を用いることで、オーバーフローに対する対処は容易に実現可能である。
＜カウンタ回路の構成；第３実施形態＞
図９は、本発明に係る非同期カウンタ回路の第３実施形態の構成を示す回路ブロック図であり、第１実施形態の図２に示した具現化した回路ブロック図に対応するものである。
この第３実施形態のカウンタ回路４００は、図２に示した第１実施形態のカウンタ回路４００における初段のフリップフロップ４１２のクロック端子ＣＫに入力されるクロック信号を切り替える構成を追加している点に特徴を有する。また、カウンタ回路４００の全体としては、クロックＣＫ０自体を最下位ビットＱ０とし、その他のビットＱｘ（本例ではＱ１〜Ｑ４）であるフリップフロップ４１０のカウント出力を第１実施形態と比べて１ビットずつ上位ビットにずらしている点に特徴を有する。
具体的には、第３実施形態の４００は、クロックＣＫ０を反転するインバータ４６２と、クロックＣＫ０とインバータ４６２により反転された反転クロックＮＣＫ０の何れかを選択し初段のフリップフロップ４１２のクロック端子ＣＫに入力する、すなわちクロックＣＫ０の非反転・反転を切り替える２入力−１出力型の２値切替部４６４とを備えている。
２値切替部４６４は、切替制御信号ＳＬがハイレベルのときクロックＣＫ０を選択し出力する一方、切替制御信号ＳＬがローレベルのとき反転クロックＮＣＫ０を選択し出力する。
＜カウンタ回路の動作；第３実施形態＞
図１０は、図９に示した第３実施形態のカウンタ回路４００の動作を説明するためのタイミングチャート図である。
第３実施形態では、ネガティブエッジごとにカウントアップもしくはカウントダウンを行なう第１実施形態に対して、クロックＣＫ０自体を最下位ビットＱ０としたものであり、図５（Ａ）および図５（Ｂ）に相当する図を用いた説明は割愛するが、基本的な考え方は第１実施形態と同じであり、第１実施形態と同様の効果が得られる。
加えて、クロックＣＫ０自体を最下位ビットＱ０としたことにより、第１実施形態に比べて、カウントビット数が１ビット増える、すなわち２倍になる。また、クロックＣＫ０のハイレベルとローレベルもカウント値に寄与するので、クロックＣＫ０の両エッジでカウント動作が行なわれことになりカウント動作が２倍速になる。
なお、第１実施形態に対する第２実施形態の適用と同様に、この第３実施形態についても、ポジティブエッジごとにカウントアップもしくはカウントダウンを行なうように、ネガティブエッジ型のフリップフロップ４１０をポジティブエッジ型のフリップフロップ５１０に置き換える変形が可能であり、この場合でも、第３実施形態と同様の効果を得ることができる。
＜＜非同期カウンタの適用事例＞＞
次に、本発明に係る非同期型のカウンタ回路を電子機器や半導体装置に適用した事例を説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ撮像素子をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ撮像素子は、全ての画素がＮＭＯＳよりなるものであるとして説明する。
ただしこれは一例であって、対象となるデバイスはＭＯＳ型の撮像デバイスに限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。
＜固体撮像装置の構成；第１実施形態＞
図１１は、本発明に係る半導体装置の第１実施形態であるＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。なお、このＣＭＯＳ固体撮像装置は、本発明に係る電子機器の一態様でもある。
固体撮像装置１は、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）画素部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やデジタル変換部（ＡＤＣ；Analog Digital Converter）などが列並列に設けられているものである。
“列並列にＣＤＳ処理機能部やデジタル変換部が設けられている”とは、垂直列の垂直信号線１９に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部が設けられていることを意味する。複数の各機能部は、デバイスを平面視したときに、ともに画素部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）にのみ配されている形態のものであってもよいし、画素部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）とその反対側である他方の端縁側（図の上側）に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査（水平走査）を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。
たとえば、列並列にＣＤＳ処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、ＣＤＳ処理機能部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出すカラム型のものである。また、カラム型に限らず、隣接する複数（たとえば２つ分）の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態や、Ｎ本おき（Ｎは正の整数；間にＮ−１本を配する）のＮ本分の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。
カラム型を除くものは、何れの形態も、複数の垂直信号線１９（垂直列）が１つのＣＤＳ処理機能部やデジタル変換部を共通に使用する構成となるので、画素部１０側から供給される複数列分の画素信号を１つのＣＤＳ処理機能部やデジタル変換部に供給する切替回路（スイッチ）を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が必要になる。
何れにしても、複数の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることで、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。
また、列並列に配された複数の信号処理部にて１行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で１つのＣＤＳ処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。
なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに切替回路（スイッチ）が不要である利点もある。以下の実施形態では、特に断りのない限り、このカラム型で説明する。
図１１に示すように、第１実施形態の固体撮像装置１は、複数の単位画素３が行および列に配列された画素部（撮像部）１０と、画素部１０の外側に設けられた駆動制御部７と、カラム処理部２６と、カラム処理部２６にＡＤ変換用の参照電圧を供給する参照信号生成部２７と、出力回路２８とを備えている。
なお、カラム処理部２６の前段または後段には、必要に応じて信号増幅機能を持つＡＧＣ(Auto Gain Control) 回路などをカラム処理部２６と同一の半導体領域に設けることも可能である。カラム処理部２６の前段でＡＧＣを行なう場合にはアナログ増幅、カラム処理部２６の後段でＡＧＣを行なう場合にはデジタル増幅となる。ｎビットのデジタルデータを単純に増幅してしまうと、階調が損なわれてしまう可能性があるため、どちらかというとアナログにて増幅した後にデジタル変換するのが好ましいと考えられる。
駆動制御部７は、画素部１０の信号を順次読み出すための制御回路機能を備えている。たとえば、駆動制御部７としては、列アドレスや列走査を制御する水平走査回路（列走査回路）１２と、行アドレスや行走査を制御する垂直走査回路（行走査回路）１４と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部２０とを備えている。
なお、図中、通信・タイミング制御部２０の近傍に点線で示すように、高速クロック生成部の一例であって、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成するクロック変換部２３を設けるようにしてもよい。通信・タイミング制御部２０は、端子５ａを介して入力される入力ロック（マスタークロック）CLK0やクロック変換部２３で生成された高速クロックに基づいて内部クロックを生成する。
クロック変換部２３で生成された高速クロックを源とする信号を用いることで、ＡＤ変換処理などを高速に動作させることができるようになる。また、高速クロックを用いて、高速の計算を必要とする動き抽出や圧縮処理を行なうことができる。また、カラム処理部２６から出力されるパラレルデータをシリアルデータ化してデバイス外部に映像データＤ１を出力することもできる。こうすることで、ＡＤ変換されたデジタルデータのビット分よりも少ない端子で高速動作出力する構成を採ることができる。
クロック変換部２３は、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成する逓倍回路を内蔵している。このクロック変換部２３は、通信・タイミング制御部２０から低速クロックCLK2を受け取り、それを元にして２倍以上高い周波数のクロックを生成する。クロック変換部２３の逓倍回路としては、ｋ１を低速クロックCLK2の周波数の倍数としたときｋ１逓倍回路を設ければよく、周知の様々な回路を利用することができる。
図１１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置される。この単位画素３は、典型的には、受光素子（電荷生成部）としてのフォトダイオードと、増幅用の半導体素子（たとえばトランジスタ）を有する画素内アンプとから構成される。
画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる構成のものを使用することができる。
あるいは、特許第２７０８４５５号公報に記載のように、電荷生成部により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（ＤＲＮ）に接続された増幅用トランジスタと、電荷生成部をリセットするためのリセットトランジスタと、垂直シフトレジスタより転送配線（ＴＲＦ）を介して走査される読出選択用トランジスタ（転送ゲート部）を有する、３つのトランジスタからなる構成のものを使用することもできる。
また、駆動制御部７の他の構成要素として、水平走査回路１２、垂直走査回路１４、および通信・タイミング制御部２０が設けられている。水平走査回路１２は、カラム処理部２６からカウント値を読み出す読出走査部の機能を持つ。これらの駆動制御部７の各要素は、画素部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子（撮像デバイス）として構成される。
単位画素３は、行選択のための行制御線１５を介して垂直走査回路１４と、また垂直信号線１９を介してカラムＡＤ回路２５が垂直列ごとに設けられているカラム処理部２６と、それぞれ接続されている。ここで、行制御線１５は垂直走査回路１４から画素に入る配線全般を示す。
水平走査回路１２や垂直走査回路１４は、後述のようにデコーダを含んで構成され、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答してシフト動作（走査）を開始するようになっている。このため、行制御線１５には、単位画素３を駆動するための種々のパルス信号（たとえば、リセットパルスＲＳＴ、転送パルスＴＲＦ、ＤＲＮ制御パルスＤＲＮなど）が含まれる。
通信・タイミング制御部２０は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子５ａを介してマスタークロックCLK0を受け取り、また端子５ｂを介して動作モードなどを指令するデータＤＡＴＡを受け取り、さらに固体撮像装置１の情報を含むデータを出力する通信インタフェースの機能ブロックとを備える。
たとえば、水平アドレス信号を水平デコーダ１２ａへ、また垂直アドレス信号を垂直デコーダ１４ａへ出力し、各デコーダ１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。
この際、単位画素３を２次元マトリックス状に配置してあるので、画素信号生成部５により生成され垂直信号線１９を介して列方向に出力されるアナログの画素信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号（本例ではデジタル化された画素データ）を出力側へ読み出す（水平）スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。勿論、スキャン読みに限らず、読み出したい単位画素３を直接にアドレス指定することで、必要な単位画素３の情報のみを読み出すランダムアクセスも可能である。
また、第１実施形態の通信・タイミング制御部２０では、端子５ａを介して入力されるマスタークロック（マスタークロック）CLK0と同じ周波数のクロックCLK1や、それを２分周したクロックやより分周した低速のクロックをデバイス内の各部、たとえば水平走査回路１２、垂直走査回路１４、カラム処理部２６などに供給する。以下、２分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックCLK2という。
垂直走査回路１４は、画素部１０の行を選択し、その行に必要なパルスを供給するものである。たとえば、垂直方向の読出行を規定する（画素部１０の行を選択する）垂直デコーダ１４ａと、垂直デコーダ１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する行制御線１５にパルスを供給して駆動する垂直駆動回路１４ｂとを有する。なお、垂直デコーダ１４ａは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。
水平走査回路１２は、低速クロックCLK2に同期してカラム処理部２６のカラムＡＤ回路２５を順番に選択し、その信号を水平信号線（水平出力線）１８に導くものである。たとえば、水平方向の読出列を規定する（カラム処理部２６内の個々のカラムＡＤ回路２５を選択する）水平デコーダ１２ａと、水平デコーダ１２ａにて規定された読出アドレスに従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動回路１２ｂとを有する。なお、水平信号線１８は、たとえばカラムＡＤ回路２５が取り扱うビット数ｎ（ｎは正の整数）分、たとえば１０（＝ｎ）ビットならば、そのビット数分に対応して１０本配置される。
このような構成の固体撮像装置１において、単位画素３から出力された画素信号は、垂直列ごとに、垂直信号線１９を介して、カラム処理部２６のカラムＡＤ回路２５に供給される。
カラム処理部２６の各カラムＡＤ回路２５は、１列分の画素の信号を受けて、その信号を処理する。たとえば、各カラムＡＤ回路２５は、アナログ信号を、たとえば低速クロックCLK2を用いて、たとえば１０ビットのデジタルデータに変換するＡＤＣ(Analog Digital Converter)回路を持つ。
ＡＤＣ回路の構成については、詳細は後述するが、コンパレータ（電圧比較器）にランプ状の参照信号（参照電圧）RAMPを供給すると同時にクロック信号でのカウント（計数）を開始し、垂直信号線１９を介して入力されたアナログの画素信号を参照信号RAMPと比較することによってパルス信号が得られるまでカウントすることでＡＤ変換を行なう。
また、この際、回路構成を工夫することで、ＡＤ変換とともに、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（ノイズレベル）と真の（受光光量に応じた）信号レベルＶsig との差分をとる処理を行なうことができる。これにより、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除くことができる。
このカラムＡＤ回路２５でデジタル化された画素データは、水平走査回路１２からの水平選択信号により駆動される図示しない水平選択スイッチを介して水平信号線１８に伝達され、さらに出力回路２８に入力される。なお、１０ビットは一例であって、１０ビット未満（たとえば８ビット）や１０ビットを超えるビット数（たとえば１４ビット）など、その他のビット数としてもよい。
このような構成によって、電荷生成部としての受光素子が行列状に配された画素部１０からは、行ごとに各垂直列について画素信号が順次出力される。そして、受光素子が行列状に配された画素部１０に対応する１枚分の画像すなわちフレーム画像が、画素部１０全体の画素信号の集合で示されることとなる。
＜参照信号生成部とカラムＡＤ回路の詳細＞
参照信号生成部２７は、ＤＡ変換回路（ＤＡＣ；Digital Analog Converter）２７ａを有して構成されており、通信・タイミング制御部２０からの制御データＣＮ４に基づき、カウントクロックＣＫ０に同期して、階段状の鋸歯状波（ランプ波形）を生成して、カラム処理部２６の個々のカラムＡＤ回路２５に、この生成した鋸歯状波をＡＤ変換用の参照電圧（ＡＤＣ基準信号）として供給するようになっている。なお、図示を割愛しているが、ノイズ防止用のフィルタを設けるとよい。
なお、この階段状の鋸歯状波は、クロック変換部２３からの高速クロック、たとえば逓倍回路で生成される逓倍クロックを元に生成することで、端子５ａを介して入力されるマスタークロックCLK0に基づき生成するよりも高速に変化させることができる。
通信・タイミング制御部２０から参照信号生成部２７のＤＡ変換回路２７ａに供給する制御データＣＮ４は、比較処理ごとのランプ電圧が同じ傾き（変化率）となるように、時間に対するデジタルデータの変化率を同じにする。具体的には、単位時間ごとに１ずつカウント値を変化させるのがよい。
カラムＡＤ回路２５は、参照信号生成部２７のＤＡ変換回路２７ａで生成される参照信号RAMPと、行制御線１５（Ｈ０，Ｈ１，…）ごとに単位画素３から垂直信号線１９（Ｖ０，Ｖ１，…）を経由し得られるアナログの画素信号とを比較する電圧比較部（コンパレータ）２５２と、電圧比較部２５２が比較処理を完了するまでの時間をカウントし、その結果を保持するカウンタ部２５４とを備えて構成されｎビットＡＤ変換機能を有している。
通信・タイミング制御部２０は、電圧比較部２５２が画素信号のリセット成分ΔＶと信号成分Ｖsig の何れについて比較処理を行なっているのかに応じてカウンタ部２５４におけるカウント処理のモードを切り替える制御部の機能を持つ。
通信・タイミング制御部２０から各カラムＡＤ回路２５のカウンタ部２５４には、クロックＣＫ０の他に、カウンタ部２５４がダウンカウントモードで動作するのかアップカウントモードで動作するのかを指示するための切替制御信号ＳＬと、アップカウントとダウンカウントのカウントモードを切り替えた際にカウント値の連続性を維持するための切替制御信号ＦＬとが入力されている。
電圧比較部２５２の一方の入力端子RAMPは、他の電圧比較部２５２の入力端子RAMPと共通に、参照信号生成部２７で生成される階段状の参照信号RAMPが入力され、他方の入力端子には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素部１０からの画素信号電圧が個々に入力される。電圧比較部２５２の出力信号はカウンタ部２５４に供給される。
カウンタ部２５４のクロック端子ＣＫには、他のカウンタ部２５４のクロック端子ＣＫと共通に、通信・タイミング制御部２０からカウントクロックＣＫ０が入力されている。
このカウンタ部２５４は、その構成については図示を割愛するが、図２１に示したラッチで構成されたデータ記憶部２５５の配線形態を同期カウンタ形式に変更することで実現でき、１本のカウントクロックＣＫ０の入力で、内部カウントを行なうようになっている。カウントクロックＣＫ０も、階段状の電圧波形と同様に、クロック変換部２３からの高速クロック（たとえば逓倍クロック）を元に生成することで、端子５ａを介して入力されるマスタークロックCLK0より高速にすることができる。
ｎ個のラッチの組合せでｎビットのカウンタ部２５４を実現でき、図２１に示した２系統のｎ個のラッチで構成されたデータ記憶部２５５の回路規模に対して半分になる。加えて、カウンタ部２４が不要になるから、全体としては、図２１に示した構成よりも大幅にコンパクトになる。
ここで、第１実施形態のカウンタ部２５４は、詳細は後述するが、カウントモードに拘わらず共通のアップダウンカウンタ（Ｕ／Ｄ ＣＮＴ）を用いて、ダウンカウント動作とアップカウント動作とを切り替えて（具体的には交互に）カウント処理を行なうことが可能に構成されている点に特徴を有する。
また、第１実施形態のカウンタ部２５４は、カウント出力値がカウントクロックＣＫ０に非同期で出力される非同期カウンタを使用する。具体的には、上記図１〜図４にて説明した第１実施形態のカウンタ回路４００を基本要素に備えたものを使用する。
同期カウンタの場合、全てのフリップフロップ（カウンタの基本要素）の動作がカウントクロックＣＫ０で制限されるのに対して、非同期カウンタは、その動作制限周波数が最初のフリップフロップ（カウンタの基本要素）の制限周波数でのみ決められるため高速動作に適する。よって、より高周波数動作が要求される場合には、カウンタ部２５４としては、非同期カウンタの使用が好ましい。
カウンタ部２５４には、水平走査回路１２から制御線１２ｃを介して制御パルスが入力される。カウンタ部２５４は、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。
このような構成のカラムＡＤ回路２５は、先にも述べたように、垂直信号線１９（Ｖ０，Ｖ１，…）ごとに配置され、列並列構成のＡＤＣブロックであるカラム処理部２６が構成される。
個々のカラムＡＤ回路２５の出力側は、水平信号線１８に接続されている。先にも述べたように、水平信号線１８は、カラムＡＤ回路２５のビット幅であるｎビット幅分の信号線を有し、図示しないそれぞれの出力線に対応したｎ個のセンス回路を経由して出力回路２８に接続される。
このような構成において、カラムＡＤ回路２５は、画素信号読出期間において、カウント動作を行ない、所定のタイミングでカウント結果を出力する。すなわち、先ず、電圧比較部２５２では、参照信号生成部２７からのランプ波形電圧と、垂直信号線１９を介して入力される画素信号電圧とを比較し、双方の電圧が同じになると、電圧比較部２５２のコンパレータ出力が反転（本例ではＨレベルからＬレベルへ遷移）する。
カウンタ部２５４は、参照信号生成部２７から発せられるランプ波形電圧に同期してダウンカウントモードもしくはアップカウントモードでカウント動作を開始しており、コンパレータ出力の反転した情報がカウンタ部２５４に通知されると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。
この後、カウンタ部２５４は、所定のタイミングで水平走査回路１２から制御線１２ｃを介して入力される水平選択信号ＣＨ（ｉ）によるシフト動作に基づいて、記憶・保持した画素データを、順次、カラム処理部２６外や画素部１０を有するチップ外へ出力端子５ｃから出力する。
なお、本実施形態の説明としては直接関連しないため特に図示しないが、その他の各種信号処理回路なども、固体撮像装置１の構成要素に含まれる場合がある。
＜カウンタ部の構成例；第１例＞
図１２は、カウンタ部２５４の第１の構成例を示す回路ブロック図である。この第１例では、非同期カウンタの基本構成は、上記図１〜図４にて説明した第１実施形態のカウンタ回路４００と同様であるが、図２に示した第１実施形態のカウンタ回路４００における初段のフリップフロップ４１２のクロック端子ＣＫへのクロック信号の入力を、電圧比較部２５２の比較結果に基づいて制御するゲート回路を追加している点に特徴を有する。
具体的には、第１例のカウンタ部２５４は、２入力型のＡＮＤ（論理積）ゲート４７２を備え、その出力が初段のフリップフロップ４１２のクロック端子に接続されている。ＡＮＤゲート４７２の一方の入力端子には電圧比較部２５２の比較結果が入力され、他方の入力端子には、通信・タイミング制御部２０からカウンタクロックＣＫ０が入力されている。
このような構成により、初段のフリップフロップ４１２のクロック端子への入力クロックが、電圧比較部２５２の出力とカウンタクロックＣＫ０との論理積（ＡＮＤ）となり、これによって、電圧比較部２５２による比較期間に応じたカウントが可能となる。
すなわち、通信・タイミング制御部２０は、参照信号生成部２７による参照信号RAMPの生成を起動するべく、制御データＣＮ４とカウントクロックＣＫ０とを参照信号生成部２７に供給する。参照信号生成部２７は、制御データＣＮ４に応じた初期値からカウントクロックＣＫ０に同期してカウント動作を開始し、クロックごとに決まった段階で電圧を低下させることにより階段状のランプ波形を生成し、これを参照信号RAMPとして電圧比較部２５２に供給する。
電圧比較部２５２は、ランプ波形状の参照信号RAMPと、単位画素３からの画素信号における基準成分や信号成分の各電圧とが一致する点を探し、一致したとき、比較出力をローレベルにする。
カウンタ部２５４には、参照信号生成部２７に供給されるカウンタクロックＣＫ０が共通に供給される。ＡＮＤゲート２６２は、このカウンタクロックＣＫ０を、電圧比較部２５２から供給された比較出力でゲートする。
こうすることで、比較に使用された参照信号RAMPが、画素信号における基準成分や信号成分に応じた電圧より小さくなると、非同期型のカウンタ回路４００の初段のフリップフロップ４１２に供給されるカウントクロックが停止されるため、これ以上のカウント動作が行なわれない。よって、最終的に各フリップフロップ４１０に書かれた値が、画素信号における基準成分や信号成分に応じた電圧をデジタル値に変換したものとなる。
つまり、カウンタ部２５４は、電圧比較部２５２における比較処理で用いるランプ波形状の参照信号RAMPの生成時点から、画素信号における基準成分や信号成分に応じた信号と参照信号RAMPとが一致した時点までをカウントクロックＣＫ０でカウント（計数）することで、基準成分や信号成分の大きさに対応したデジタルデータを得ることができる。
＜カウンタ部の構成例；第２例＞
図１３は、カウンタ部２５４の第２の構成例を示す回路ブロック図（図１３（Ａ））と、その動作を説明するタイミングチャート（図１３（Ｂ））である。この第２例では、非同期カウンタの基本構成は、第１例と同様に、図２に示した第１実施形態のカウンタ回路４００と同様であるが、初段のフリップフロップ４１２のクロック端子ＣＫへのクロック信号の入力を制御するＡＮＤゲート４７２の前段に、ポジティブエッジ型のＤ型フリップフロップ４７４と遅延回路４７６とを追加している。
遅延回路４７６としては、図１３（Ｂ）に示すように、通信・タイミング制御部２０からカウンタクロックＣＫ０を所定期間（たとえば１クロック分の範囲内）だけ遅延させることのできるものであればよく、ゲート遅延を利用するなど、公知の種々の回路構成を採ることができる。
Ｄ型フリップフロップ４７４のＤ入力端子には電圧比較部２５２の比較結果が入力され、クロック端子ＣＫには通信・タイミング制御部２０からカウンタクロックＣＫ０が入力され、非反転出力ＱがＡＮＤゲート４７２の一方の入力端子に入力されている。これにより、図１３（Ｂ）に示すように、Ｄ型フリップフロップ４７４の出力は、比較器出力がカウンタクロックＣＫ０の立上りエッジに同期して出力される。
また、通信・タイミング制御部２０からカウンタクロックＣＫ０が遅延回路４７６を介してＡＮＤゲート４７２の他方の入力端子に入力されている。そして、ＡＮＤゲート４７２の出力が、初段のフリップフロップ４１２のクロック端子に接続されている。
第１例の構成では、クロック信号の初段のフリップフロップ４１２のクロック端子ＣＫへの入力を制御する機能要素として、ＡＮＤゲート４７２を用いていたが、このような単純な論理積（ＡＮＤ）を利用する場合、タイミングのずれなどによるグリッジやその他のノイズなどの影響が生じる可能性がある。
これに対して、第２例の構成のように、比較器出力をカウンタクロックＣＫ０のエッジ（本例では立上りエッジ）で同期させた上で論理積（ＡＮＤ）を取ることで、電圧比較部２５２の比較結果をカウンタクロックＣＫ０に同期して初段のフリップフロップ４１２のクロック端子に取り込むことができ、グリッジなどの影響の危険が少なくなり、より好ましい。
なお、図１２および図１３に示したカウンタ部２５４では、非同期カウンタの基本構成として、図２に示した第１実施形態のカウンタ回路４００を用いていたが、第２や第３実施形態のカウンタ回路４００，５００を用いても、同様の考え方で、容易に同様な非同期アップダウンカウンタを構成することができる。
＜固体撮像装置の動作；第１実施形態＞
図１４は、図１１に示した第１実施形態の固体撮像装置１のカラムＡＤ回路２５における動作を説明するためのタイミングチャートである。画素部１０の各単位画素３で感知されたアナログの画素信号をデジタル信号に変換する仕組みとしては、たとえば、所定の傾きで下降するランプ波形状の参照信号RAMPと単位画素３からの画素信号における基準成分や信号成分の各電圧とが一致する点を探し、この比較処理で用いる参照信号RAMPの生成時点から、画素信号における基準成分や信号成分に応じた信号と参照信号とが一致した時点までをカウントクロックでカウント（計数）することで、基準成分や信号成分の各大きさに対応したカウント値を得る手法を採る。
ここで、垂直信号線１９から出力される画素信号は、時間系列として、基準成分としての画素信号の雑音を含むリセット成分ΔＶの後に信号成分Ｖsig が現れるものである。１回目の処理を基準成分（リセット成分ΔＶ）について行なう場合、２回目の処理は基準成分（リセット成分ΔＶ）に信号成分Ｖsig を加えた信号についての処理となる。以下具体的に説明する。
１回目の読出しのため、先ず通信・タイミング制御部２０は、カウンタ部２５４のカウント値を初期値“０”にリセットさせるとともに、切替制御信号ＳＬをローレベルにしてカウンタ部２５４をダウンカウントモードに設定する。そして、任意の行Ｈｘの単位画素３から垂直信号線１９（Ｖ０，Ｖ１，…）への１回目の読出しが安定した後、通信・タイミング制御部２０は、参照信号生成部２７に向けて、参照信号RAMP生成用の制御データＣＮ４を供給する。
これを受けて、参照信号生成部２７は、電圧比較部２５２の一方の入力端子RAMPへの比較電圧として、全体として鋸歯状（RAMP状）に時間変化させた階段状の波形（RAMP波形）を入力する。電圧比較部２５２は、このRAMP波形の比較電圧と画素部１０から供給される任意の垂直信号線１９（Ｖｘ）の画素信号電圧とを比較する。
電圧比較部２５２の入力端子RAMPへの参照信号RAMPの入力と同時に、電圧比較部２５２における比較時間を、行ごとに配置されたカウンタ部２５４で計測するために、参照信号生成部２７から発せられるランプ波形電圧に同期して（ｔ１０）、カウンタ部２５４のクロック端子に通信・タイミング制御部２０からカウントクロックＣＫ０を入力し、１回目のカウント動作として、初期値“０”からダウンカウントを開始する。すなわち、負の方向にカウント処理を開始する。
電圧比較部２５２は、参照信号生成部２７からのランプ状の参照信号RAMPと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレータ出力をＨレベルからＬレベルへ反転させる（ｔ１２）。つまり、リセット成分Ｖrst に応じた電圧信号と参照信号RAMPとを比較して、リセット成分Ｖrst の大きさに対応した時間経過後にアクティブロー（Ｌ）のパルス信号を生成して、カウンタ部２５４に供給する。
この結果を受けて、カウンタ部２５４は、コンパレータ出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する（ｔ１２）。つまり、電圧比較部２５２に供給するランプ状の参照信号RAMPの生成とともにダウンカウントを開始し、比較処理によってアクティブロー（Ｌ）のパルス信号が得られるまでクロックＣＫ０でカウント（計数）することで、リセット成分Ｖrst の大きさに対応したカウント値を得る。
通信・タイミング制御部２０は、所定のダウンカウント期間を経過すると（ｔ１４）、電圧比較部２５２への制御データの供給と、カウンタ部２５４へのカウントクロックＣＫ０の供給とを停止する。これにより、電圧比較部２５２は、ランプ状の参照信号RAMPの生成を停止する。
この１回目の読出し時は、画素信号電圧ＶｘにおけるリセットレベルＶrst を電圧比較部２５２で検知してカウント動作を行なっているので、単位画素３のリセット成分ΔＶを読み出していることになる。
このリセット成分ΔＶ内には、単位画素３ごとにばらつく雑音がオフセットとして含まれている。しかし、このリセット成分ΔＶのばらつきは一般に小さく、またリセットレベルＶrst は概ね全画素共通であるので、任意の垂直信号線１９の画素信号電圧Ｖｘにおけるリセット成分ΔＶの出力値はおおよそ既知である。
したがって、１回目のリセット成分ΔＶの読出し時には、RAMP電圧を調整することにより、ダウンカウント期間（ｔ１０〜ｔ１４；比較期間）を短くすることが可能である。本実施形態では、リセット成分ΔＶについての比較処理の最長期間を、７ビット分のカウント期間（１２８クロック）にして、リセット成分ΔＶの比較を行なっている。
続いての２回目の読出し時には、リセット成分ΔＶに加えて、単位画素３ごとの入射光量に応じた信号成分Ｖsig を読み出し、１回目の読出しと同様の動作を行なう。すなわち、先ず通信・タイミング制御部２０は、切替制御信号ＳＬをハイレベルにしてカウンタ部２５４をアップカウントモードに設定する（ｔ１６）。
ここで、先にも説明したように、ダウンカウントモードからアップカウントモードに切り替えた際には、カウント値が破壊されてしまい、カウント値の連続性を維持することができず、カウントモードの切替え前後でカウント値を保ったまま連続してダウン／アップのカウントを行なうことができない。
そこで、アップカウントモードでの比較処理やカウント動作を開始するためのカウントクロックＣＫ０の供給に先立って、切替制御信号ＦＬとして、アクティブＨのワンショットパルスをカウンタ部２５４に供給する（ｔ１７〜ｔ１８）。これにより、非同期カウンタであるカウンタ部２５４を構成するフリップフロップ４１０のクロック端子を一旦強制的にハイレベルにしてからモード切替後の状態に戻す。この結果、先にも説明したように、ダウンカウントからアップカウントへの切り替え時に変化したカウント値が元のカウント値に戻る。
そして、任意の行Ｈｘの単位画素３から垂直信号線１９（Ｖ０，Ｖ１，…）への２回目の読出しが安定した後、通信・タイミング制御部２０は、参照信号生成部２７に向けて、参照信号RAMP生成用の制御データＣＮ４をクロックＣＫ０とともに供給する。
これを受けて、参照信号生成部２７は、電圧比較部２５２の一方の入力端子RAMPへの比較電圧として、全体として鋸歯状（RAMP状）に時間変化させた階段状の波形（RAMP波形）を入力する。電圧比較部２５２は、このRAMP波形の比較電圧（参照信号RAMP）と画素部１０から供給される任意の垂直信号線１９（Ｖｘ）の画素信号電圧とを比較する。
電圧比較部２５２の入力端子RAMPへの参照信号RAMPの入力と同時に、電圧比較部２５２における比較時間を、行ごとに配置されたカウンタ部２５４で計測するために、参照信号生成部２７から発せられるランプ波形電圧に同期して（ｔ２０）、カウンタ部２５４のクロック端子に通信・タイミング制御部２０からカウントクロックＣＫ０を入力し、２回目のカウント動作として、１回目の読出し時に取得された単位画素３のリセット成分ΔＶに対応するカウント値から、１回目とは逆にアップカウントを開始する。すなわち、正の方向にカウント処理を開始する。
電圧比較部２５２は、参照信号生成部２７からのランプ状の参照信号RAMPと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレータ出力をＨレベルからＬレベルへ反転させる（ｔ２２）。つまり、信号成分Ｖsig に応じた電圧信号と参照信号RAMPとを比較して、信号成分Ｖsig の大きさに対応した時間経過後にアクティブロー（Ｌ）のパルス信号を生成して、カウンタ部２５４に供給する。
この結果を受けて、カウンタ部２５４は、コンパレータ出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する（ｔ２２）。つまり、電圧比較部２５２に供給するランプ状の参照信号RAMPの生成とともにダウンカウントを開始し、比較処理によってアクティブロー（Ｌ）のパルス信号が得られるまでクロックＣＫ０でカウント（計数）することで、信号成分Ｖsig の大きさに対応したカウント値を得る。
通信・タイミング制御部２０は、所定のダウンカウント期間を経過すると（ｔ２４）、電圧比較部２５２への制御データの供給と、カウンタ部２５４へのカウントクロックＣＫ０の供給とを停止する。これにより、電圧比較部２５２は、ランプ状の参照信号RAMPの生成を停止する。
この２回目の読出し時は、画素信号電圧Ｖｘにおける信号成分Ｖsig を電圧比較部２５２で検知してカウント動作を行なっているので、単位画素３の信号成分Ｖsig を読み出していることになる。
ここで、本実施形態においては、カウンタ部２５４におけるカウント動作を、１回目の読出し時にはダウンカウント、２回目の読出し時にはアップカウントとしているので、カウンタ部２５４内で自動的に、式（１）で示す減算が行なわれ、この減算結果に応じたカウント値がカウンタ部２５４に保持される。
Figure 0004743227
ここで、式（１）は、式（２）のように変形でき、結果としては、カウンタ部２５４に保持されるカウント値は信号成分Ｖsig に応じたものとなる。
Figure 0004743227
つまり、上述のようにして、１回目の読出し時におけるダウンカウントと２回目の読出し時におけるアップカウントといった、２回の読出しとカウント処理によるカウンタ部２５４内での減算処理によって、単位画素３ごとのばらつきを含んだリセット成分ΔＶとカラムＡＤ回路２５ごとのオフセット成分とを除去することができ、単位画素３ごとの入射光量に応じた信号成分Ｖsig のみを簡易な構成で取り出すことができる。この際、リセット雑音も除去できる利点がある。
よって、本実施形態のカラムＡＤ回路２５は、アナログの画素信号をデジタルの画素データに変換するデジタル変換部としてだけでなく、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部としても動作することとなる。
また、式（２）で得られるカウント値が示す画素データは正の信号電圧を示すので、補数演算などが不要となり、既存のシステムとの親和性が高い。
ここで、２回目の読出し時は、入射光量に応じた信号成分Ｖsig を読み出すので、光量の大小を広い範囲で判定するために、アップカウント期間（ｔ２０〜ｔ２４；比較期間）を広く取り、電圧比較部２５２に供給するランプ電圧を大きく変化させる必要がある。
そこで本実施形態では、信号成分Ｖsig についての比較処理の最長期間を、１０ビット分のカウント期間（１０２４クロック）にして、信号成分Ｖsig の比較を行なっている。つまり、リセット成分ΔＶ（基準成分）についての比較処理の最長期間を、信号成分Ｖsig についての比較処理の最長期間よりも短くする。リセット成分ΔＶ（基準成分）と信号成分Ｖsig の双方の比較処理の最長期間すなわちＡＤ変換期間の最大値を同じにするのではなく、リセット成分ΔＶ（基準成分）についての比較処理の最長期間を信号成分Ｖsig についての比較処理の最長期間よりも短くすることで、２回に亘るトータルのＡＤ変換期間が短くなるように工夫する。
この場合、１回目と２回目との比較ビット数が異なるが、通信・タイミング制御部２０から制御データを参照信号生成部２７に供給して、この制御データに基づいて参照信号生成部２７にてランプ電圧を生成するようにすることで、ランプ電圧の傾きすなわち参照信号RAMPの変化率を１回目と２回目とで同じにする。デジタル制御でランプ電圧を生成するので、ランプ電圧の傾きを１回目と２回目とで同じにすることが容易である。これにより、ＡＤ変換の精度を等しくできるため、アップダウンカウンタによる式（１）で示した減算結果が正しく得られる。
２回目のカウント処理が完了した後の所定のタイミングで（ｔ２８）、通信・タイミング制御部２０は水平走査回路１２に対して画素データの読出しを指示する。これを受けて、水平走査回路１２は、制御線１２ｃを介してカウンタ部２５４に供給する水平選択信号ＣＨ（ｉ）を順次シフトさせる。
こうすることで、カウンタ部２５４に記憶・保持した式（２）で示されるカウント値、すなわちｎビットのデジタルデータで表された画素データが、ｎ本の水平信号線１８を介して、順次、カラム処理部２６外や画素部１０を有するチップ外へ出力端子５ｃから出力され、その後、順次行ごとに同様の動作が繰り返されることで、２次元画像を表す映像データＤ１が得られる。
以上説明したように、第１実施形態の固体撮像装置によれば、非同期型のアップダウンカウンタを用いつつ、その処理モードを切り替えて２回に亘ってカウント処理を行なうようにした。また、行列状に単位画素３が配列された構成において、カラムＡＤ回路２５を垂直列ごとに設けた列並列カラムＡＤ回路で構成した。
非同期カウンタを用いたことで、その動作制限周波数が最初のフリップフロップの制限周波数でのみ決められるため高速動作が可能になる。２回に亘りＡＤ変換を行なうことで基準成分と信号成分との差信号成分をデジタルデータに変換する場合であっても、トータルのＡＤ変換処理を高速に動作させることができＡＤ変換期間を短くすることができる。
また、基準成分（リセット成分）と信号成分との減算処理が２回目のカウント結果として垂直列ごとに直接に取得することができ、基準成分と信号成分のそれぞれのカウント結果を保持するメモリ装置をカウンタ部が備えるラッチ機能で実現でき、ＡＤ変換されたデータを保持する専用のメモリ装置をカウンタとは別に用意する必要がない。
さらに、基準成分と信号成分との差を取るための特別な減算器が不要になる。よって、従来構成よりも、回路規模や回路面積を少なくすることができ、加えて、雑音の増加や電流あるいは消費電力の増大を解消することができる。
また、比較部とカウンタ部でカラムＡＤ回路（ＡＤ変換部）を構成したので、ビット数によらずカウンタ部を動作させるカウントクロック１本とカウントモードを切り替える制御線とでカウント処理を制御でき、従来構成で必要としていたカウンタ部のカウント値をメモリ装置まで導く信号線が不要になり、雑音の増加や消費電力の増大を解消することができる。
つまり、ＡＤ変換装置を同一チップ上に搭載した固体撮像装置１において、電圧比較部２５２とカウンタ部２５４とを対にしてＡＤ変換部としてのカラムＡＤ回路２５を構成するとともに、カウンタ部２５４の動作としてダウンカウントとアップカウントとを組み合わせて使用しつつ、処理対象信号の基本成分（本実施形態ではリセット成分）と信号成分との差をデジタルデータにすることで、回路規模や回路面積や消費電力、あるいは他の機能部と間のインタフェース用配線の数や、この配線によるノイズや消費電流などの問題を解消することができる。
＜固体撮像装置の構成；第２実施形態＞
図１５は、本発明の第２実施形態に係るＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。この第２実施形態の固体撮像装置１は、第１実施形態の固体撮像装置１に対して、カラムＡＤ回路２５の構成を変形している。
すなわち、第２実施形態におけるカラムＡＤ回路２５は、カウンタ部２５４の後段に、このカウンタ部２５４の保持したカウント結果を保持するｎビットのメモリ装置としてのデータ記憶部２５６と、カウンタ部２５４とデータ記憶部２５６との間に配されたスイッチ２５８とを備えている。
スイッチ２５８には、他の垂直列のスイッチ２５８と共通に、通信・タイミング制御部２０から、所定のタイミングで、制御パルスとしてのメモリ転送指示パルスＣＮ８が供給される。スイッチ２５８は、メモリ転送指示パルスＣＮ８が供給されると、対応するカウンタ部２５４のカウント値をデータ記憶部２５６に転送する。データ記憶部２５６は、転送されたカウント値を保持・記憶する。
なお、カウンタ部２５４のカウント値を所定のタイミングでデータ記憶部２５６に保持させる仕組みは、両者間にスイッチ２５８を配する構成に限らず、たとえば、カウンタ部２５４とデータ記憶部２５６とを直接に接続しつつ、カウンタ部２５４の出力イネーブルをメモリ転送指示パルスＣＮ８で制御することで実現することもできるし、データ記憶部２５６のデータ取込タイミングを決めるラッチクロックとしてメモリ転送指示パルスＣＮ８を用いることでも実現できる。
データ記憶部２５６には、水平走査回路１２から制御線１２ｃを介して制御パルスが入力される。データ記憶部２５６は、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ部２５４から取り込んだカウント値を保持する。
水平走査回路１２は、カラム処理部２６の各電圧比較部２５２とカウンタ部２５４とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部２５６が保持していたカウント値を読み出す読出走査部の機能を持つ。
このような第２実施形態の構成によれば、カウンタ部２５４が保持したカウント結果を、データ記憶部２５６に転送することができるため、カウンタ部２５４のカウント動作すなわちＡＤ変換処理と、カウント結果の水平信号線１８への読出動作とを独立して制御可能であり、ＡＤ変換処理と外部への信号の読出動作とを並行して行なうパイプライン動作が実現できる。
＜固体撮像装置の動作；第２実施形態＞
図１６は、図１５に示した第２実施形態の固体撮像装置１のカラムＡＤ回路２５における動作を説明するためのタイミングチャートである。カラムＡＤ回路２５におけるＡＤ変換処理は、第１実施形態と同様である。ここではその詳細な説明を割愛する。
第２実施形態においては、第１実施形態の構成に、データ記憶部２５６を追加したものであり、ＡＤ変換処理を始めとする基本的な動作は第１実施形態と同様であるが、カウンタ部２５４の動作前（ｔ３０）に、通信・タイミング制御部２０からのメモリ転送指示パルスＣＮ８に基づき、前行Ｈｘ−１のカウント結果をデータ記憶部２５６に転送する。
第１実施形態では、２回目の読出処理、すなわちＡＤ変換処理が完了した後でなければ画素データをカラム処理部２６の外部に出力することができないので、読出処理には制限があるのに対して、第２実施形態の構成では、１回目の読出処理（ＡＤ変換処理）に先立って前回の減算処理結果を示すカウント値をデータ記憶部２５６に転送しているので、読出処理には制限がない。
こうすることで、データ記憶部２５６から水平信号線１８および出力回路２８を経た外部への信号出力動作と、現行Ｈｘの読出しおよびカウンタ部２５４のカウント動作とを並行して行なうことができ、より効率のよい信号出力が可能となる。
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
たとえば、上記実施形態では、カウントモード切替時に変化したカウント値を元のカウント値に戻す仕組みとして、カウンタの基本要素であるフリップフロップ（ラッチ）のクロック端子を一旦強制的にハイレベル（ネガティブエッジ型のとき）もしくはローレベル（ポジティブエッジ型のとき）にしてからモード切替後の状態に戻すようにしていたが、カウントモード切替時に変化したカウント値を元のカウント値に戻す仕組みは、必ずしもこのようなものに限定されない。
たとえば、図１７は、カウントモードの切替時に破壊されたカウント値を元に戻す仕組みの他の構成例を示す図である。先ず、非同期カウンタの基本構成として、公知の技術を利用して任意の初期値をロードすることのできる構成のカウンタ回路６００にする。
たとえば、カウンタ回路６００は、内部に図示しないフリップフロップ（ラッチ）を有するフリップフロップ群６１０と、ラッチ６２０から構成されたものとする。図では、４ビットに対応する事例で示す。
非同期カウンタであるカウンタ回路６００を構成するフリップフロップ（ラッチ）群６１０の各反転出力ＮＱｎを、フリップフロップ群６１０を構成する図示しない自身のフリップフロップのＤ端子（Ｄ０〜Ｄ３）に入力する。また、非同期カウンタを構成するフリップフロップ群６１０の各非反転出力Ｑｎをラッチ６２０（図では４段構成）のＤ端子（Ｄ０〜Ｄ３）に入力する。ラッチ６２０の各非反転出力をフリップフロップ群６１０の対応するデータ設定端子Ｄin０〜Ｄin３に入力する。
非同期カウンタを構成するフリップフロップ（ラッチ）群６１０の各非反転出力Ｑｎをラッチ６２０（図では４段構成）により該当のクロックＣＫｘでラッチすることで１クロック前の状態を保持しておく。ここで該当のクロックＣＫｘとは、フリップフロップ群６１０を構成する図示しない個々のフリップフロップ（ラッチ）のクロック端子に入力されるクロックを意味する。カウントモードによって、前段のフリップフロップの非反転出力／反転出力の何れかとなる。
カウントモードを切替制御信号ＳＬにより切り替えた後、切替制御信号ＦＬをフリップフロップ群６１０のロード端子ＬＤに入力することで、ラッチ６２０に保持しておいたデータをフリップフロップ群６１０に書き込む、すなわち初期値設定をする。こうすることで、カウントモードを切り替えた際に変化したカウント値の直前のカウント値がフリップフロップ群６１０に設定される。つまり、カウント値が変化する前の状態である、カウントモードを切り替える直前のカウント値に戻る。これにより、カウントモード切替前のカウント値を保持することができるため、モード切替後に、カウント値の連続性を保った状態で、引き続いてカウントを行なうことができる。
こうすることで、基準成分と信号成分との減算処理が直接にでき、基準成分と信号成分との差を取るための特別な加算回路が不要になる。また、減算器へのデータ転送が不要になり、そのための雑音の増加や電流あるいは消費電力の増大を解消することができる。
また、上記実施形態では、カウンタの基本要素として、エッジトリガタイプのフリップフロップを用いていたが、レベルトリガタイプのフリップフロップを用いてもよい。
また、上記実施形態では、電圧比較部２５２とカウンタ部２５４からなるカラムＡＤ回路２５を垂直列ごとに設けて垂直列ごとにデジタルデータ化する構成としていたが、これに限らず、垂直列に対しての切替回路を設けることで、複数の垂直列に対して１つのカラムＡＤ回路２５を配するようにしてもよい。
また、上記実施形態では、画素部１０の読出し側に位置するカラム領域にＡＤ変換機能部を設けていたが、その他の箇所に設けることもできる。たとえば、水平信号線１８までアナログで画素信号を出力して、その後にＡＤ変換を行ない出力回路２８に渡すような構成としてもよい。
この場合でも、ＡＤ変換用の参照信号と基準成分と信号成分とを含んで表される処理対象信号とを比較し、この比較処理と並行して、ダウンカウントモードおよびアップカウントモードの何れか一方のモードでカウント処理を行ない、比較処理が完了した時点のカウント値を保持する際、基準成分と信号成分の何れについて比較処理を行なっているのかに応じてカウント処理のモードを切り替えることで、基準成分と信号成分との差を表すデジタルデータを、ダウンカウントモードおよびアップカウントモードの２つのモードでカウント処理した結果として得ることができる。
この結果、基準成分と信号成分のそれぞれのカウント結果を保持するメモリ装置をカウンタ部が備えるラッチ機能で実現でき、ＡＤ変換されたデータを保持する専用のメモリ装置をカウンタとは別に用意する必要がない。全ての垂直列に対して１つのＡＤ変換機能部を設ければよく、高速な変換処理が必要にはなるものの回路規模は上記実施形態よりも少なくなる。
また、上記実施形態では、画素信号が、時間系列として、同一画素について、リセット成分ΔＶ（基準成分）の後に信号成分Ｖsig が現れ、後段の処理部が正極性（信号レベルが大きいほど正の値が大きい）の信号について処理するものに対応して、１回目の処理として、リセット成分ΔＶ（基準成分）について比較処理とダウンカウント処理を行ない、２回目の処理として、信号成分Ｖsig について比較処理とアップカウント処理を行なうようにしていたが、基準成分と信号成分が現れる時間系列に拘わらず、対象信号成分とカウントモードとの組合せや処理順は任意である。処理手順によっては、２回目の処理で得られるデジタルデータが負の値になることもあるが、その場合には、補正演算をするなどの対処をすればよい。
勿論、画素部１０のデバイスアーキテクチャとして、信号成分Ｖsig の後にリセット成分ΔＶ（基準成分）を読み込まなければならず、後段の処理部が正極性の信号について処理するものである場合には、１回目の処理として、信号成分Ｖsig について比較処理とダウンカウント処理を行ない、２回目の処理として、リセット成分ΔＶ（基準成分）について比較処理とアップカウント処理を行なうのが効率的である。
また、上記実施形態では、ＮＭＯＳより構成されている単位画素で構成されたセンサを一例に説明したが、これに限らず、ＰＭＯＳよりなる画素のものについても、電位関係を反転（電位の正負を逆に）して考えることで、上記実施形態で説明したと同様の作用・効果を享受可能である。
また、上記実施形態では、アドレス制御により個々の単位画素からの信号を任意選択して読出可能な固体撮像装置の一例として、光を受光することで信号電荷を生成する画素部を備えたＣＭＯＳセンサを例に示したが、信号電荷の生成は、光に限らず、たとえば赤外線、紫外線、あるいはＸ線などの電磁波一般に適用可能であり、この電磁波を受けてその量に応じたアナログ信号を出力する素子が多数配列された単位構成要素を備えた半導体装置に、上記実施形態で示した事項を適用可能である。
また、上記実施形態では、基準成分および信号成分のそれぞれに応じた信号とＡＤ変換用の参照信号とを比較する比較部と、比較部における比較処理と並行して、非同期カウンタを用いてダウンカウントモードおよびアップカウントモードの何れか一方のモードでカウント処理を行ない、比較部における比較処理が完了した時点のカウント値を保持するカウンタ部とを備えてなるＡＤ変換回路（ＡＤ変換装置；前例ではカラムＡＤ回路）を固体撮像装置に適用した事例を説明したが、上記実施形態で説明したＡＤ変換回路の仕組みは、固体撮像装置に限らず、２つの信号成分の差信号成分をデジタルデータに変換するためのＡＤ変換の仕組みを用いるあらゆる電子機器に適用することができる。
たとえば、固体撮像装置１の外部にて、固体撮像装置１から取り込んだアナログの画素信号に基づき、上記実施形態で説明した比較器とカウンタとを利用してＡＤ変換を行なうことで、真の信号成分のデジタルデータ（画素データ）を取得し、この画素データに基づきさらに所望のデジタル信号処理を行なう電子機器を構成することもできる。
また、上記実施形態で説明したＡＤ変換回路（ＡＤ変換装置）は、固体撮像装置やその他の電子機器に組み込まれて提供されることに限らず、たとえばＩＣ（Integrated Circuit；集積回路）やＡＤ変換モジュールなどのようにして、単独の装置として提供されてもよい。
この場合、比較部と非同期型のカウンタ部とを備えたＡＤ変換装置で提供してもよいが、ＡＤ変換用の参照信号を生成し比較部に供給する参照信号生成部や、比較部が基準成分と信号成分の何れについて比較処理を行なっているのかに応じてカウンタ部におけるカウント処理のモードを切り替える制御部も同一の半導体基板上に配したＩＣ（集積回路）や個別チップなどの組合せでなるモジュールに組み込んで提供してもよい。
これらを組み込んで提供することで、比較部と非同期型のカウンタ部の動作を制御するために必要な機能部を纏めて取り扱うことができ、部材の取扱いや管理が簡易になる。また、ＡＤ変換処理に必要な要素がＩＣやモジュールとして纏まって（一体となって）いるので、固体撮像装置やその他の電子機器の完成品の製造も容易になる。
本発明に係る非同期カウンタ回路の第１実施形態の基本構成を示す回路ブロック図である。 第１実施形態の基本構成をより具現化した回路ブロック図である。 ２値切替部の回路構成例を示す図である。 図２に示した第１実施形態のカウンタ回路の動作を説明するためのタイミングチャート図である。 第１実施形態の構成におけるフリップフロップの出力変化を説明する図である。 本発明に係る非同期カウンタ回路の第２実施形態の構成を示す回路ブロック図である。 図６に示した第２実施形態のカウンタ回路の動作を説明するためのタイミングチャート図である。 第２実施形態におけるフリップフロップの出力変化を説明する図である。 本発明に係る非同期カウンタ回路の第３実施形態の構成を示す回路ブロック図である。 図９に示した第３実施形態のカウンタ回路の動作を説明するためのタイミングチャート図である。 本発明の第１実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。 カウンタ部の第１の構成例を示す回路ブロック図である。 カウンタ部の第２の構成例を示す回路ブロック図（Ａ）と、その動作を説明するタイミングチャート（（Ｂ））である。 図１１に示した第１実施形態の固体撮像装置のカラムＡＤ回路における動作を説明するためのタイミングチャートである。 本発明の第２実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。 図１５に示した第２実施形態の固体撮像装置のカラムＡＤ回路における動作を説明するためのタイミングチャートである。 カウントモードの切替時にカウント値を元に戻す仕組みの他の構成例を示す図である。 モード切替可能な非同期カウンタの従来例を示す図である。 図１８に示したカウンタ回路の動作を説明するためのタイミングチャート図である。 特許文献２に提案されている仕組みを示す図である。 ＡＤ変換装置を画素部と同一の半導体基板に搭載した従来例のＣＭＯＳ固体撮像装置の概略構成図である。 図２１に示した従来例の固体撮像装置の動作を説明するためのタイミングチャートである。
符号の説明
１…固体撮像装置、３…単位画素、７…駆動制御部、１０…画素部、１２…水平走査回路、１４…垂直走査回路、１５…行制御線、１８…水平信号線、１９…垂直信号線、２０…通信・タイミング制御部、２１…タイミング制御部、２３…クロック変換部、２４…カウンタ部、２５…カラムＡＤ回路、２６…カラム処理部、２７…参照信号生成部、２７ａ…ＤＡ変換回路、２８…出力回路、２５２…電圧比較部、２５４…カウンタ部、２５６…データ記憶部、２５８…スイッチ、４００，５００…カウンタ回路、４１０〜４１８，５１０〜５１８…フリップフロップ、４２０〜４２６，５２０〜５２６…３値切替部（初期値設定処理部）、４３０〜４３７，４６４，５３０〜５３７…２値切替部、４６２…インバータ

Claims (17)

  1. 基準成分と信号成分とを含むアナログの処理対象信号の前記基準成分と前記信号成分との何れか一方に応じた第１信号と、他方に応じた第２信号とを順次、参照信号と比較し、各比較の処理が終了する時点のクロックパルスのカウント値から得られる差信号成分を、前記処理対象信号のデジタルデータとするＡＤ変換方法であって、
    前記第１信号の比較と並行して、前記クロックパルスの１回目のカウント動作を、アップカウントとダウンカウントの一方のモードで実行し、
    前記アップカウントと前記ダウンカウントのモード切り替えを行い、
    前記第２信号の比較と並行して、前記クロックパルスの２回目のカウント動作を実行し、
    １回目と２回目の各カウント動作と、その間の前記モード切り替えとを行うカウンタとして、複数段のフリップフロップを有し、初段のフリップフロップに入力時のクロックパルスの極性に応じて前記モード切り替えが可能であり、前記モード切り替え時に、前記１回目のカウント動作の終了時に保持しておいたカウント値から、前記初段に入力されるクロックパルスをカウント値の最下位ビットとして前記２回目のカウント動作を行うように構成された非同期型のカウンタを用いる
    ＡＤ変換方法。
  2. 前記第１信号の比較対象の参照信号と前記第２信号の比較対照の参照信号は、変化特性が同じものである
    請求項１に記載のＡＤ変換方法。
  3. 前記２回目のカウント動作を、前記１回目のカウント動作の終了時に保持されたカウント値から開始する際に、当該カウント値の維持を、前記モード切り替えの制御信号とは別の制御信号を用いて行う
    請求項２に記載のＡＤ変換方法。
  4. 前回の処理対象信号について、前記２回目のカウント動作の終了時のカウント値を前記カウンタとは別のデータ記憶部に保持しておき、
    今回の処理対象信号について、前記１回目のカウント動作を含む処理と前記２回目のカウント動作を含む処理とを行なう際に、前記データ記憶部からの前記カウント値の読出処理を並行して行なう
    請求項１から３の内の何れか一項に記載のＡＤ変換方法。
  5. 前記処理対象信号は、入射された電磁波に対応する電荷を生成する電荷生成部および前記電荷生成部により生成された電荷に応じた単位信号を生成する単位信号生成部を単位構成要素内に含み、当該単位構成要素が行列状に配された、物理量分布検知のための半導体装置における、前記単位信号生成部により生成され列方向に出力されたアナログの単位信号である
    請求項１から４の内の何れか一項に記載のＡＤ変換方法。
  6. 前記単位信号生成部により生成され列方向に出力される前記アナログの単位信号を行単位で取り込み、
    この行単位で、前記単位構成要素のそれぞれについて、前記１回目のカウント動作を含む処理と前記２回目のカウント動作を含む処理とを行なう
    請求項５に記載のＡＤ変換方法。
  7. 基準成分と信号成分とを含むアナログの処理対象信号の前記基準成分と前記信号成分との何れか一方に応じた第１信号と、他方に応じた第２信号とを順次、参照信号と比較し、各比較の処理が終了する時点のクロックパルスのカウント値から得られる差信号成分を、前記処理対象信号のデジタルデータとするＡＤ変換装置であって、
    前記第１信号と前記第２信号を、それぞれ参照信号と比較する比較部と、
    前記第１信号の比較と並行して行う前記クロックパルスの１回目のカウント動作と、前記第２信号の比較と並行して行う前記クロックパルスの２回目のカウント動作と、その間のアップカウントとダウンカウントのモード切り替えとを行う非同期型のカウンタと、
    を備え、
    前記非同期型のカウンタは、複数段のフリップフロップを有し、初段のフリップフロップに入力時のクロックパルスの極性に応じてモード切り替えが可能であり、前記モード切り替え時に、前記１回目のカウント動作の終了時に保持しておいたカウント値から、前記初段に入力されるクロックパルスをカウント値の最下位ビットとして前記２回目のカウント動作を行う
    ＡＤ変換装置。
  8. 前記カウンタは、前記カウントモードの切替え時に、モード切り替え直前のカウント値を初期値に設定してからモード切り替え後の前記２回目のカウント動作が開始されるようにする初期値設定処理部を有し、
    前記タイミング制御部は、前記初期値設定処理部を制御することで、前記２回目のカウント動作を、前記１回目のカウント動作後に保持しておいたカウント値から開始させる
    請求項７に記載のＡＤ変換装置。
  9. 前記カウンタは、前記比較部から供給される比較出力に基づいて、前記初段のフリップフロップに入力される前記クロックパルスの極性を制御するゲート回路を有する
    請求項８に記載のＡＤ変換装置。
  10. 前記比較部が前記第１信号と前記第２信号の何れについて前記比較を行なっているのかに応じて前記カウンタにおける前記モードを切り替えるタイミング制御部をさらに備える
    請求項９に記載のＡＤ変換装置。
  11. 前記参照信号を生成し前記比較部に供給する参照信号生成部をさらに備える
    請求項７から１０のいずれか一項に記載のＡＤ変換装置。
  12. 前記第１信号の比較対象の参照信号と前記第２信号の比較対照の参照信号は、変化特性が同じものである
    請求１１項に記載のＡＤ変換装置。
  13. 前回の処理対象信号について、前記カウンタにて保持した前記カウント値を保持するデータ記憶部と、
    今回の処理対象信号について、前記比較部と前記カウンタとが、それぞれが担当する処理を行なうのと並行して、前記データ記憶部から前記カウント値を読み出す読出走査部と
    をさらに備える
    請求項７から１２の何れか一項に記載のＡＤ変換装置。
  14. 入射された電磁波に対応する電荷を生成する電荷生成部および前記電荷生成部により生成された電荷に応じた、基準成分と信号成分とを含むアナログの単位信号を生成する単位信号生成部を単位構成要素内に含み、当該単位構成要素が行列状に配された物理量分布検知のための半導体装置であって、
    前記基準成分と前記信号成分との何れか一方に応じた第１信号と、他方に応じた第２信号とを順次、参照信号と比較する比較部と、
    前記第１信号の比較と並行して行う前記クロックパルスの１回目のカウント動作と、前記第２信号の比較と並行して行う前記クロックパルスの２回目のカウント動作と、その間のアップカウントとダウンカウントのモード切り替えとを行う非同期型のカウンタと、
    を備え、
    前記非同期型のカウンタは、複数段のフリップフロップを有し、初段のフリップフロップに入力時のクロックパルスの極性に応じてモード切り替えが可能であり、前記モード切り替え時に、前記１回目のカウント動作の終了時に保持しておいたカウント値から、前記初段に入力されるクロックパルスをカウント値の最下位ビットとして前記２回目のカウント動作を行う
    半導体装置。
  15. 前記比較部と前記カウンタとを有して構成されるＡＤ変換部を、前記単位構成要素の列の並び方向である行方向に複数備えている
    請求項１４に記載の半導体装置。
  16. 前回の単位信号について、前記２回目のカウント動作の終了時のカウント値を保持するデータ記憶部と、
    今回の単位信号について、前記比較部と前記カウンタとが、それぞれが担当する処理を行なうのと並行して、前記データ記憶部から前記カウント値を読み出す読出走査部と、
    備える請求項１５に記載の半導体装置。
  17. 基準成分と信号成分とを含むアナログの処理対象信号の前記基準成分と前記信号成分との差信号成分をデジタルデータに変換するための参照信号を生成する参照信号生成部と、
    前記基準成分と前記信号成分との何れか一方に応じた第１信号と、他方に応じた第２信号とを順次、前記参照信号生成部が生成した参照信号とを比較する比較部と、
    前記第１信号の比較と並行して行う前記クロックパルスの１回目のカウント動作と、前記第２信号の比較と並行して行う前記クロックパルスの２回目のカウント動作とを行う非同期型のカウンタと、
    前記比較部が前記第１信号と前記第２信号の何れについて前記比較を行なっているのかに応じて、前記カウンタにおけるアップカウントとダウンカウントのモードを切り替えるタイミング制御部と、
    を備え、
    前記非同期型のカウンタは、複数段のフリップフロップを有し、初段のフリップフロップに入力時のクロックパルスの極性に応じてモード切り替えが可能であり、前記モード切り替え時に、前記１回目のカウント動作の終了時に保持しておいたカウント値から、前記初段に入力されるクロックパルスをカウント値の最下位ビットとして前記２回目のカウント動作を行う
    電子機器。
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