JP5429547B2 - 固体撮像装置、撮像装置、ad変換方法 - Google Patents

固体撮像装置、撮像装置、ad変換方法 Download PDF

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Description

本発明は、固体撮像装置、撮像装置、AD変換方法に関する。

撮像装置において、画素アレイ部の複数列に対して1つの信号処理部を共有するように構成したものが知られている(特許文献1を参照)。複数列が1つの信号処理部を共有することで、回路構成がコンパクトになる、などの利点が得られる。

特開2007−243265号公報

しかしながら、複数列が1つの信号処理部を共有する場合、共有構成でない場合と同じような信号処理タイミングで信号処理をしていたのでは、全体の処理完了までの時間を考慮したときには、必ずしも効率的でない場合があるということが分かった。また、水平加算画素を行なう場合に、その加算数が共有カラム数と異なるときの対処が問題となると言うことも分かった。

本発明は、上記事情に鑑みてなされたものであり、複数列が1つの信号処理部を共有する構成の場合に、共有構成でない場合と同じような信号処理タイミングで信号処理をする場合よりも処理時間を短縮することのできる仕組みを提供することを第1の目的とする。また、水平加算画素を行なう場合に、その加算数が共有カラム数と異なるときにも、共有カラムでの加算処理を活かすことのできる仕組みを提供することを第2の目的とする。

本発明に係る仕組みでは、先ず、共有構成の場合でも、いわゆる参照信号比較型のAD変換を行なう。それと合わせて、信号加算も行なう。このとき、共有数Xと加算数Yとが不一致の場合は、XとYの最小公倍数を基本の処理単位として、Y分の処理対象信号の加算をできる部分については計数処理部で加算を行ない、Y分の加算をできない部分については計数処理部で各別に処理対象信号のAD変換を行なうようにした。

本発明に係る仕組みでは、共有構成で加算ができる部分についてはその機能を活
かすことができる。その結果、全ての処理対象信号のAD変換を行なってからデジタル
加算する場合よりも処理効率が高まる。

本発明に係る固体撮像装置の一実施形態であるCMOS型の固体撮像装置(CMOSイメージセンサ)の基本構成図である。 AD変換処理とCDS処理に着目した固体撮像装置の簡易的な回路構成図である。 参照信号比較型のAD変換処理の基本を説明するタイミングチャートである。 カラム信号処理の第1実施形態(第1例)を説明する図である。 2入力セレクタの構成例を示す図である。 2カラム1桁分の概要を示す図である。 計数処理部周辺の全体概要の構成例を示す図である。 2カラム1桁分の詳細な回路構成例を示す図である。 D型フリップフロップの分周動作を説明するタイミングチャートである。 第1実施形態に対する比較例のカラムAD変換部の構成例を示す図である。 比較例(hカラム共有時)のカラムAD変換部における全画素読出し時のAD変換とCDS処理の動作を説明するフローチャートである。 比較例において、2カラム共有としない場合と2カラム共有とする場合における全画素読出し時の1行分の処理時間の比較結果を説明する図である。 第1実施形態(第1例)のカラムAD変換部における全画素読出し時のAD変換とCDS処理の動作を説明するフローチャートである。 比較例の2カラム共有と第1実施形態(第1例)の2カラム共有における全画素読出し時の1行分の処理時間の比較結果を説明する図である。 比較例と第1実施形態(第1例)の差異をセトリング期間との関係で説明する図である。 カラム信号処理の第1実施形態(第2例)を説明する図である。 3入力セレクタの構成例を示す図である。 第1実施形態(第2例)のAD変換部に使用される計数処理部の3カラム1桁分の概要を示ず図である。 計数処理部の3カラム1桁分の詳細な回路構成例を示す図である。 第1実施形態(第2例)のカラムAD変換部における全画素読出し時のAD変換とCDS処理の動作を説明するフローチャートである。 第1実施形態(第2例)のカラムAD変換部における全画素読出しの効果を説明する図である。 カラム信号処理の第1実施形態(第3例)を説明する図である。 第1実施形態(第3例)のカラムAD変換部における全画素読出し時のAD変換とCDS処理の動作を説明する図である。 カラム信号処理の第2実施形態(第1例)を説明する図である。 第2実施形態(第1例)のカラムAD変換部における共有単位の全列水平加算読出し時のAD変換とCDS処理の動作を説明する図である。 カラム信号処理の第2実施形態(第2例)を説明する図である。 第2実施形態(第2例)のカラムAD変換部における共有単位の全列水平加算読出し時のAD変換とCDS処理の動作を説明する図である。 カラム信号処理の第2実施形態(第3例)を説明する図である。 第2実施形態(第3例)のカラムAD変換部における共有単位の全列水平加算読出し時のAD変換とCDS処理の手順の一例を示したフローチャートである。 カラム信号処理の第2実施形態(第4例)を説明する図である。 カラム信号処理の第2実施形態(第5例)を説明する図である。 カラム信号処理の第3実施形態(第1例)を説明する図である。 第3実施形態(第1例)のカラムAD変換部における共有単位分の水平加算読出し時のAD変換とCDS処理の手順の一例を示したフローチャートである。 カラム信号処理の第3実施形態(第2例)を説明する図である。 第3実施形態(第2例)のカラムAD変換部における共有単位分の水平加算読出し時のAD変換とCDS処理の手順の一例を示したフローチャートである。 カラム信号処理の第3実施形態(第3例)を説明する図である。 カラム信号処理の第3実施形態(第4例)を説明する図である。 カラム信号処理の第3実施形態(第5例)を説明する図である。 カラム信号処理の第4実施形態を説明する図である。 カラム信号処理の第5実施形態を説明する図である。 本実施形態の固体撮像装置を適用した撮像装置(第6実施形態)を説明する図である。

以下、図面を参照して本発明の実施形態について詳細に説明する。

なお、説明は以下の順序で行なう。
1.固体撮像装置:基本構成
2.単位画素の構成例と基本動作
3.第1実施形態:カラム信号処理−全画素読出し
4.第2実施形態:カラム信号処理−共有単位の全列水平加算読出し
5.第3実施形態:カラム信号処理−共有単位分の水平加算読出し
6.第4実施形態:カラム信号処理−消費電力低減
7.第5実施形態:カラム信号処理−水平転送効率改善
8.第6実施形態:撮像装置

なお、以下においては、X−Yアドレス型の固体撮像装置の一例である、CMOS型の固体撮像装置をデバイスとして使用した場合を例に説明する。特に断りのない限り、CMOS型の固体撮像装置は、全ての単位画素がnMOS(nチャネル型のMOSトランジスタ)よりなり、信号電荷は負電荷(電子)であるものとして説明する。ただしこれは一例であって、対象となるデバイスはMOS型の固体撮像装置に限らないし、単位画素がpMOS(pチャネル型のMOSトランジスタ)で構成されていてもよいし、信号電荷は正電荷(正孔・ホール)であってもよい。

光や放射線などの外部から入力される電磁波に対して感応性をする単位画素をライン状もしくはマトリクス状に複数個配列してなりアドレス制御にて信号を読み出す物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。

<固体撮像装置:基本構成>
[全体概要]
図1は、本発明に係る固体撮像装置の一実施形態であるCMOS型の固体撮像装置(CMOSイメージセンサ)の基本構成図である。固体撮像装置も半導体装置の一例である。固体撮像装置1は、複数個の単位画素3が2次元マトリクス状に配列された画素アレイ部10を有する。固体撮像装置1は、たとえばR,G,Bの色フィルタがベイヤー配列とされている色分解(色分離)フィルタを使用することで、画素アレイ部10をカラー撮像対応にすることができる。

図1では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素3が配置される。後述するように、単位画素3は検知部の一例である受光素子(電荷生成部)としてのフォトダイオードの他にたとえば、電荷転送用やリセット用や増幅用などの3個あるいは4個のトランジスタを有する画素内アンプを有する。単位画素3からは、列ごとに垂直信号線19を介して画素信号電圧Vxが出力される。

また、画素アレイ部10は、2次元に単位画素3が配列されていればよく、その配列形態は2次元格子状に限らず、斜め格子状に単位画素3を配列した画素ずらしのものでもよいしハニカム状に単位画素3を配列したものでもよい。

垂直信号線19の画素信号電圧Vxは、時間系列として、基準レベルとしての画素信号の雑音を含むリセットレベルSrst (暗時信号)の後に信号レベルSsig (受光信号)が現れるものである。たとえばリセットレベルSrst はフィードスルーレベルSfeedにリセット成分Vrst を加えたレベルである。信号レベルSsig はリセットレベルSrst に信号成分Vsig を加えたレベルであり、Ssig (=Srst +Vsig )−Srst で信号成分Vsig が得られる。この差分処理がいわゆるCDS処理に該当する。暗時信号と受光信号を取得し、その差分(レベル差)を取得することで、ノイズ成分は暗時信号と光信号の両方に同じようにのることから、差分に含まれるノイズは非常に小さくなる。

固体撮像装置1はさらに、CDS(Correlated Double Sampling;相関2重サンプリング)処理機能やデジタル変換機能をなすAD変換部302が列並列に設けられているカラムAD変換部300を有する。詳細は後述するが、カラムAD変換部300には、垂直線選択部310、比較部320、カウント動作期間制御部330、計数部350、データ記憶部360が設けられ、それぞれの1列分の機能素子の集合でAD変換部302が構成されるようになっている。

“列並列”とは、垂直列の垂直信号線19(列信号線の一例)に対し並列に複数のCDS処理機能部やデジタル変換部(AD変換部)などの機能要素(本例ではAD変換部302)が設けられていることを意味する。このような読出方式をカラム読出方式と称する。

典型的なカラム読出方式では、垂直信号線19とAD変換部302が一対一で配置されるが、本実施形態では、予め決められた複数列に対して1つのAD変換部302を設けた、いわゆるカラム共有の構成を採っている。そのため、カラムAD変換部300は、予め決められた複数列に対して1つの垂直信号線19を選択する垂直線選択部310を有している。カラム共有の構成を採ることで、コンパレータやカウンタを複数列で共有することができ、カラムAD変換部300がセンサチップ上に占有する面積を低減でき、製造費用が安くなるなどの利点が得られる。

固体撮像装置1はさらに、単位画素3に画素信号読出用の動作電流(読出電流)を供給する読出電流源部24と、カラムAD変換部300にAD変換用の参照信号SLP_ADC を供給する参照信号生成部27と、出力部28を備えている。

駆動制御部7は、画素アレイ部10の信号を順次読み出すための制御回路機能の実現のため水平走査部12(列走査回路)、垂直走査部14(行走査回路)、および通信・タイミング制御部20を備えている。

水平走査部12は、図示しないが、列アドレスや列走査を制御する水平アドレス設定部や水平駆動部などを有し、データ転送動作時に読み出すべきデータのカラム位置を指示する。垂直走査部14は、図示しないが、行アドレスや行走査を制御する垂直アドレス設定部や垂直駆動部などを有する。水平走査部12や垂直走査部14は、通信・タイミング制御部20から与えられる制御信号CN1,CN2に応答して行・列の選択動作(走査)を開始する。

通信・タイミング制御部20は、端子5aを介して入力されるマスタークロックCLK0に同期したクロックをデバイス内の各部(走査部12,14やカラムAD変換部300)に供給するタイミングジェネレータ(読出アドレス制御装置の一例)の機能ブロックを備える。さらに、端子5aを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子5bを介して外部の主制御部から供給される動作モードなどを指令するデータを受け取り、さらに固体撮像装置1の情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックを備える。

たとえば、通信・タイミング制御部20は、内部クロックを生成するクロック変換部の機能を持つクロック変換部20aおよび通信機能や各部を制御する機能を持つシステム制御部20bなどを有する。クロック変換部20aは、端子5aを介して入力されるマスタークロックCLK0に基づき、マスタークロックCLK0よりも高速周波数のパルスを生成する逓倍回路を内蔵しており、カウントクロックCKcnt1やカウントクロックCKdac1などの内部クロックを生成する。

出力部28は、データ転送用の信号線(転送配線)である水平信号線18上の信号(デジタルデータではあるが小振幅)を検出するセンスアンプ28a(S・A)と、固体撮像装置1と外部とのインタフェース機能をなすインタフェース部28b(IF部)を有する。インタフェース部28bの出力は出力端5cに接続されており、映像データが後段回路に出力される。出力部28は、センスアンプ28aとインタフェース部28bとの間に、各種のデジタル演算処理を行なうデジタル演算部29を必要に応じて設けてもよい。

単位画素3は、行選択のための行制御線15を介して垂直走査部14と、また垂直信号線19を介してカラムAD変換部300の垂直列ごとに設けられているAD変換部302と、それぞれ接続されている。ここで、行制御線15は垂直走査部14から画素に入る配線全般を示す。

垂直走査部14は、画素アレイ部10の行を選択し、その行に必要なパルスを供給するものである。垂直アドレス設定部は、信号を読み出す行(読出し行:選択行や信号出力行とも称する)の他に、電子シャッタ用の行なども選択する。

[カラムAD回路と参照信号生成部の詳細]
AD変換部302におけるAD変換方式としては、回路規模や処理速度(高速化)や分解能などの観点から様々な方式が考えられているが、一例として、参照信号比較型、スロープ積分型、あるいはランプ信号比較型などとも称されるAD変換方式を採用する。この手法は、簡単な構成でAD変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。参照信号比較型のAD変換に当たっては、変換開始(比較処理の開始)から変換終了(比較処理の終了)までの時間に基づいてカウント動作有効期間Tenを決定し(ここではその期間を示すカウントイネーブル信号ENとする)、その期間のクロック数に基づき処理対象信号をデジタルデータに変換する。

比較処理によって得られる情報は、アナログ信号(ここでは画素信号電圧Vx)の大きさに対応した時間情報を持つパルス情報である。参照信号比較型のAD変換処理では、この比較処理で得られるパルス情報(時間情報)に基づき、計数処理の有効期間を決定し、その計数処理の有効期間に一定の割合で値を変化させる計数処理を行なう。典型例としては、カウンタを使用して、基準クロック周期で最下位桁を1ずつ変化させる。これによって得たカウント値をアナログ信号の大きさに応じたデジタルデータとして取得する。

もちろん、一定の割合で値を変化させる計数処理を行なうことができるものであればよく、カウンタを使用した構成に限らず、様々な変形が可能である。たとえば、いわゆる加算器や加減算器とその結果を基準クロック周期で保持するデータ保持部(ラッチ)を使用して巡回型に構成し、各回の変化値を一定の割合(典型例は1)にするように構成してもよい。

参照信号比較型AD変換方式を採用する場合に、考え方としては、参照信号生成部27もAD変換部302ごとに設けることも考えられる。たとえば、AD変換部302ごとに比較器と参照信号発生器を設け、比較器の比較結果を基に、逐次、参照信号の値を対応する列の参照信号発生器で変化させていく構成を採る場合である。しかしながらこれでは回路規模や消費電力が増える。そこで、本実施形態では、参照信号生成部27を全てのAD変換部302に共通に使用する構成を採り、参照信号生成部27から発生される参照信号SLP_ADC を各AD変換部302が共通に使用する構成にする。

このため、参照信号生成部27は、DA変換部270(DAC;Digital Analog Converter)を有し、通信・タイミング制御部20からの制御データCN4で示される初期値からカウントクロックCKdac1に同期して、制御データCN4で示される傾き(変化率)の参照信号SLP_ADC を生成する。カウントクロックCKdac1は計数部350の計数処理用のカウントクロックCKcnt1と同一にしてもよい。参照信号SLP_ADC は、全体的にある傾きを持って線形に変化する波形を持つものであればよく、その変化が滑らかなスロープ状を呈するものであってもよいし、階段状に順次変化するものであってもよい。

参照信号比較型のAD変換に当たっては、比較部320による参照信号SLP_ADC と画素信号電圧Vxとの比較結果に基づいてカウント動作有効期間Ten(その期間を示す信号をカウントイネーブル信号ENと称する)を決定し、カウントイネーブル信号ENがアクティブな期間のカウントクロックCKcnt1のクロック数に基づきアナログの処理対象信号をデジタルデータに変換する。

基準レベル(リセットレベルSrst )についての処理をプリチャージ相(P相と省略して記すこともある)の処理と称し、信号レベルSsig についての処理をデータ相(D相と省略して記すこともある)の処理と称する。P相の処理後にD相の処理を行なう場合、D相の処理はリセットレベルSrst に信号成分Vsig を加えた信号レベルSsig についての処理となる。

カウント動作有効期間Tenとしては、P相・D相とも比較出力が反転するまで計数する前半カウント方式、P相・D相とも比較出力が反転してから計数する後半カウント方式、P相・D相の何れか一方では比較出力が反転するまで計数するが他方では比較出力が反転してから計数する前後半カウント方式がある。また、それぞれにおいて、P相・D相のカウントモードを巧みに組み合わせることやP相処理開始時の初期値設定を制御することで、カラム内でCDS処理を行なうようにすることもできる。

これら、カウント動作有効期間Tenをどうとるかや、AD変換部302内で差分処理(CDS処理)を行なうか否かなど、本出願人は、参照信号比較型のAD変換方式を種々提案しており、それらも基本的には後述する各実施形態で採用し得る。

何れの処理例においても、原理的には、電圧比較器に参照信号SLP_ADC を供給し、垂直信号線19を介して入力されたアナログの画素信号を参照信号SLP_ADC と比較する。カウント動作有効期間Tenに入るとクロック信号でのカウント(計数)を開始することによって、指定されているカウント動作有効期間Tenにおけるクロック数をカウントすることでAD変換を行なう。

前述のような参照信号比較型のAD変換を行なうため、本実施形態のカラムAD変換部300の各AD変換部302は、セレクタ312、コンパレータ322(電圧比較部)、カウンタ制御信号生成部332(EN生成部)、計数処理部351(カウンタ353、一時記憶部358)、ラッチ362(メモリ)を備える。好ましくは、カウンタ353は、アップカウントモードとダウンカウントモードを切替可能なものにする。

一時記憶部358(図ではメモリと記すことがある)は、固体撮像素子の業界におけるラッチと称されるものと同様の機能も持つ。一時記憶部358は、SRAMのメモリセルに近い構成とすることも可能であることから、本明細書においては、ラッチと称せずに一時記憶部と称することにする。

もちろん、一時記憶部とラッチは別物であるとしても、一時記憶部とラッチは同じ意味であるとしても、実態としてはどちらでも構わない。本明細書では、一時記憶部とラッチは別物であるという考え方に基づいて一時記憶部という用語を定義し、この一時記憶部は固体撮像素子の業界におけるラッチを兼ねることもできる、一時記憶部はラッチの役割を果たすことができるというように扱う。

各AD変換部302のコンパレータ322の集合で比較部320が構成される。各AD変換部302のセレクタ312の集合で垂直線選択部310が構成される。各AD変換部302のカウンタ制御信号生成部332の集合でカウント動作期間制御部330が構成される。各AD変換部302の計数処理部352(カウンタ353と一時記憶部358など)の集合で計数部350が構成される。各AD変換部302のラッチ362の集合でデータ記憶部360が構成される。本実施形態の計数処理部352には、後述のように、カウンタ353と一時記憶部358の他に種々の機能要素を備える。

本実施形態のカラムAD変換部300は、カウント動作期間制御部330(カウンタ制御信号生成部332)を比較部320(コンパレータ322)と計数部350(カウンタ353)の間に配置している。

比較部320(コンパレータ322)は、参照信号生成部27(DA変換部270)で生成される参照信号SLP_ADC と選択行の単位画素3から垂直線選択部310(セレクタ312)で選択された垂直信号線19を経由して得られる画素信号電圧Vxを比較する。比較部320は、参照信号SLP_ADC と画素信号電圧Vxが一致したとき比較出力Co(コンパレート出力)を反転する。

カウント動作期間制御部330のカウンタ制御信号生成部332は、比較出力Coと通信・タイミング制御部20からの制御情報に基づきカウントイネーブル信号ENを生成してカウンタ353に供給し、カウンタ353のカウント動作期間を制御する。

通信・タイミング制御部20から各AD変換部302のカウンタ353には、カウンタ353がP相・D相のカウント処理をダウンカウントモードで動作するのかアップカウントモードで動作するのかや、P相のカウント処理における初期値Dini の設定やリセット処理など、その他の制御情報を指示する制御信号CN5が入力されている。

コンパレータ322の一方の入力端子(+)は、他のコンパレータ322の入力端子(+)と共通に、参照信号生成部27で生成される参照信号SLP_ADC が入力される。コンパレータ322の他方の入力端子(−)には、それぞれ対応するセレクタ312で選択された垂直信号線19が接続され、画素アレイ部10からの画素信号電圧Vxが個々に入力される。

カウンタ353のクロック端子CKには、他のカウンタ353のクロック端子CKと共通に、通信・タイミング制御部20からカウントクロックCKcnt1が入力されている。データ記憶部360を設けない場合、計数部350には、水平走査部12から制御線12cを介して制御パルスが入力される。計数部350は、カウント結果を保持するラッチ機能を有しており、制御線12cを介しての制御パルスによる指示があるまでは、カウンタ値を保持する。

本実施形態では、計数部350にてCDS処理を行なう基本構成とするが、これに限らず、リセットレベルSrst のP相データと信号レベルSsig のD相データを個別に出力部28側に転送し、AD変換部302の後段のデジタル演算部29でCDS処理を行なってもよい。

水平走査部12や垂直走査部14などの駆動制御部7の各要素は、画素アレイ部10とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる1チップもの(同一の半導体基板上に設けられているもの)として、本実施形態の固体撮像装置1が構成される。

固体撮像装置1は、このように各部が半導体領域に一体的に形成された1チップとして形成された形態であってもよいし、図示を割愛するが、画素アレイ部10、駆動制御部7、カラムAD変換部300などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。

個々のAD変換部302の出力側は、たとえば、カウンタ353の出力を水平信号線18に接続することができる。また、いわゆるパイプライン水平転送を可能にするため、図示のように、カウンタ353の後段に、このカウンタ353にて取得したカウント結果を水平転送の対象とされるまでの間保持するメモリ装置としてのデータ記憶部360(ラッチ362)を備える構成を採ることもできる。データ記憶部360は、指示されたタイミングでカウンタ353から出力されたカウントデータを保持・記憶する。パイプライン水平転送とは、カラム処理(AD変換やCDS処理)と水平転送を並行して行なう処理のことである。

たとえば、詳しくは後述するが、本実施形態では、光信号のAD変換の開始時に、暗時信号のAD変換結果からカウントを開始するために一時記憶部358が使用される。逆に言うと、この期間以外は、一時記憶部358をラッチとして用いる、つまり、水平転送のために用いることができる。ただし、ラッチを一時記憶部358と別には持たない場合、ラッチを水平転送に用いることができない期間が発生し、その分水平転送を高速に行なう必要がある。これに対して、一時記憶部と別にラッチを持つと、両者を独立に使用できるようになり、AD変換と水平転送を並行して行なうことができ、前述のような水平転送を高速にすることが不要になる。

水平走査部12は、カラムAD変換部300の各比較部320とカウンタ353とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部360(ラッチ362)が保持していたカウント値を読み出す読出走査部の機能を持つ。データ記憶部360の出力は、水平信号線18に接続されている。水平信号線18は、AD変換部302のビット幅分もしくはその2倍幅分(たとえば相補出力とするとき)の信号線を有し、それぞれの出力線に対応したセンスアンプ28aを有する出力部28に接続される。水平信号線18の水平転送チャネルは1つに限らず、複数チャネルにし複数カラムずつグループ化してデータ転送を行なう場合もある。なお、カウンタ353、データ記憶部360、および水平信号線18はそれぞれ、Nビットに対応した構成を採っている。

<単位画素の構成例と基本動作>
図2〜図2Aは、本実施形態の固体撮像装置1に使用される単位画素3とその動作を説明する図である。ここで、図2はAD変換処理とCDS処理に着目した固体撮像装置1の簡易的な回路構成図である。図2Aは、参照信号比較型のAD変換処理の基本を説明するタイミングチャートである。

図2に示すように、単位画素3は、先ず電荷生成部33を備える。電荷生成部33は、入射する可視光をその光量に応じた電荷量に光電変換する光電変換素子を含む機能部である。また、単位画素3は、電荷生成部33の他に、一例として、4個のトランジスタ(読出選択用トランジスタ34、リセットトランジスタ36、垂直選択用トランジスタ40、増幅用トランジスタ42)を、画素信号生成部5を構成する基本素子として備える。

行制御線15には、転送配線54、リセット配線56、垂直選択線58が含まれるが、本実施形態の固体撮像装置1では、この3本の行制御線15が同一画素行の各単位画素3について共通に設けられている。そして、3本の行制御線15は図2には示していない垂直走査部14の各画素行に対応した出力端に画素行単位で接続される。

つまり、本実施形態の固体撮像装置1は、カラムAD変換部300をカラム共有の構成にするが、画素アレイ部10の各単位画素3を駆動するときには、共有対象の全単位画素3を同じタイミングで駆動することになる。この点は、特許文献1の仕組みでは、画素ずらし構造とし、ずれている行ごとに各別に駆動するので、共有対象の各画素が個別のタイミングで駆動されるのと大きく異なる。この共有対象の単位画素3に対する駆動タイミングが同時(本実施形態)であるのか個別(特許文献1)であるのかの相違とそれに伴うAD変換処理時間の差異についは後で詳しく説明する。なお、以下では、共有対象の各画素を同じタイミングで駆動する本実施形態の方式を共有画素同時駆動方式と称し、共有対象の各画素を個別のタイミングで駆動する方式(たとえば特許文献1の方式)を共有画素個別駆動方式と称する。

転送部を構成する読出選択用トランジスタ34は、転送配線54を介して転送信号TRG で駆動される。初期化部を構成するリセットトランジスタ36は、リセット配線56を介してリセット信号RST で駆動される。垂直選択用トランジスタ40は、垂直選択線58を介して垂直選択信号VSELで駆動される。

電荷生成部32は、物理量の変化を電荷で検知する検知部の一例である。画素信号生成部5は、電荷生成部32で検知された電荷を画素信号電圧Vxに変換する。読出選択用トランジスタ34は、入力される転送制御電位(転送信号TRG )に基づいて電荷生成部32で検知された電荷を画素信号生成部5へ転送する転送部の一例である。リセットトランジスタ36は、画素信号生成部5の電位を初期化する初期化部の一例である。この初期化動作を画素リセットと称する。

フォトダイオードPDなどの受光素子DET で構成される検知部の一例である電荷生成部33は、受光素子DET の一端(アノード側)が低電位側の基準電位Vss(負電位:たとえば−1V程度)に接続され、他端(カソード側)が読出選択用トランジスタ34の入力端(典型的にはソース)に接続されている。なお、基準電位Vssは接地電位GND としてもよい。読出選択用トランジスタ34は、出力端(典型的にはドレイン)がリセットトランジスタ36とフローティングディフュージョン38と増幅用トランジスタ42とが接続される接続ノードに接続される。リセットトランジスタ36は、ソースがフローティングディフュージョン38に、ドレインがリセット電源Vrd(通常は電源Vddと共通にする)にそれぞれ接続される。

垂直選択用トランジスタ40は、一例として、ドレインが増幅用トランジスタ42のソースに、ソースが画素線51にそれぞれ接続され、ゲート(特に垂直選択ゲートSELVという)が垂直選択線58に接続されている。増幅用トランジスタ42は、ゲートがフローティングディフュージョン38に接続され、ドレインが電源Vddに、ソースは垂直選択用トランジスタ40を介して画素線51に接続され、さらに垂直信号線19に接続されるようになっている。なおこのような接続構成に限らない。垂直選択用トランジスタ40と増幅用トランジスタ42の配置を逆にして、垂直選択用トランジスタ40は、ドレインが電源Vddに、ソースが増幅用トランジスタ42のドレインに接続され、増幅用トランジスタ42のソースが画素線51に接続されるようにしてもよい。

垂直信号線19は、その一端がカラムAD変換部300側に延在するとともに、その経路において、読出電流源部24が接続されている。読出電流制御部24は、その詳細は図示を割愛するが、各垂直列に対して負荷MOSトランジスタを有し、基準電流源部とトランジスタとの間でゲート同士が接続されカレントミラー回路を構成し、垂直信号線19に対し電流源24aとして機能するようになっている。そして、増幅用トランジスタ42との間で、略一定の動作電流(読出電流)が供給されるソースフォロワ構成が採られるようになっている。

各カラムの垂直信号線19とカラム共有方式のAD変換部302を具備するカラムAD変換部300との間には、複数カラムの何れか1つを選択して対応する1つのAD変換部302へ接続するセレクタ312を具備した垂直線選択部310が設けられている。セレクタ312の出力は、コンパレータ322の一方の端子(この例では反転入力端)に接続されている。これによって、M列分の単位画素3ごとに、垂直信号線19を介して、画素信号電圧Vxが選択的にカラムAD変換部300のAD変換部302に供給される。

AD変換部302では、単位画素3から垂直信号線19に読み出した画素信号電圧Vxを、AD変換部302のコンパレータ322で参照信号SLP_ADC と比較する。そして、図示を割愛したカウンタ制御信号生成部332がカウンタ353をカウントイネーブル信号ENに基づき動作させ、そのカウント動作と1対1の対応をとりながらを参照信号電位を変化させ、垂直信号線19の画素信号電圧Vxをデジタルデータに変換する。

たとえば、図2Aは、P相・D相の差分処理を、カウント動作有効期間Tenを前半カウント方式にし、カウントモードを異ならせることでCDS処理もカラム内で完結させる方式を採る例で示している。

リセットレベルSrst についてのAD変換期間であるP相の処理期間では、計数処理部352の各フリップフロップのカウント値を初期値“0”にリセットする。計数処理部352をダウンカウントモードに設定し、コンパレータ322による参照信号SLP_ADC と画素信号電圧VxのP相レベルとの比較処理と計数処理部352によるカウントクロックCKcnt1を用いたカウント処理を並行して動作させてP相レベルのAD変換を行なう。これにより、計数処理部352には、リセットレベルSrst の大きさに対応したデジタル値(リセットデータ)Drst を示す(符号を加味すれば−Drst を示す)カウント値が保持される。

信号レベルSsig についてのAD変換期間であるD相の処理期間には、リセットレベルSrst に加えて、単位画素3ごとの入射光量に応じた信号成分Vsig を読み出し、P相の読出しと同様の動作を行なう。計数処理部352をP相処理時とは逆のアップカウントモードに設定して、コンパレータ322による参照信号SLP_ADC と画素信号電圧VxのD相レベルとの比較処理と計数処理部352によるカウント処理を並行して動作させることでD相レベルのAD変換を行なう。

このとき、P相の読出しおよびAD変換時に取得された画素信号電圧VxのリセットレベルSrst のデジタル値(リセットデータ)Drst をスタート点として、P相とは逆にアップカウントする。信号レベルSsig は、リセットレベルSrst に信号成分Vsig を加えたレベルであるので、信号レベルSsig のAD変換結果のカウント値は、基本的には“Drst +Dsig ”である。しかし、アップカウントの開始点を、リセットレベルSrst のAD変換結果である“−Drst ”としているので、実際に計数処理部352に保持されるカウント値は、“−Drst +(Dsig +Drst )=Dsig ”となる。

つまり、この例では、P相の処理時にはダウンカウント、D相の処理時にはアップカウントと、それぞれのカウントモードを異なるものとしている。このため、計数処理部352内で自動的に、リセットレベルSrst のAD変換結果であるカウント数“−Drst ”と信号レベルSsig のAD変換結果であるカウント数“Drst +Dsig ”との間での差分処理が自動的に行なわれる。差分処理結果に応じたカウント数Dsig が計数処理部352に保持される。差分処理結果に応じた計数処理部352に保持されるカウント数Dsig は信号成分Vsig に応じた信号データを表すものとなる。

2回の信号読出しとカウント処理による計数処理部352内での差分処理によって、単位画素3ごとのばらつきを含んだリセットレベルSrst を除去でき、単位画素3ごとの入射光量に応じた信号成分Vsig のみのAD変換結果を簡易な構成で取得できる。よって、AD変換部302は、アナログの画素信号をデジタルの画素データに変換するデジタル変換部としてだけでなく、CDS処理機能部としても動作することとなる。

ここで、読出し対象の単位画素3について垂直選択用トランジスタ40をオンさせて、画素リセット後に電荷生成部32で生成された信号電荷をフローティングディフュージョン38へ転送させることで受光信号に対応する信号電位が垂直信号線19に現われるようにする。これら一連の動作時の垂直信号線19の基本的な電位変化としては、たとえば、図2Aのように、リセットレベルSrst (暗時信号)の後に信号レベルSsig (受光信号)が現れる。

図からも分かるように、P相処理期間やD相処理期間において各レベルのAD変換を行なうには、それぞれのレベルが安定してから計数処理を開始することが必要になる。たとえば、画素リセットをかけることで画素信号電圧Vxとして出力されるリセットレベルSrst が安定するまでには一定に時間(暗時信号セトリング期間spと称する)が必要である。そして、リセットレベルSrst が安定している期間(暗時信号カウント可能期間cpと称する)内にP相のAD変換処理を完結させることが必要となる。同様に、電荷転送を行なうことで画素信号電圧Vxとして出力される信号レベルSsig が安定するまでにも一定に時間(受光信号セトリング期間sdと称する)が必要である。そして、信号レベルSsig が安定している期間(受光信号カウント可能期間cdと称する)内にP相のAD変換処理を完結させることが必要となる。

複数カラムを1つのAD変換部302が共有しない構成では、この様な応答を見越してAD変換処理のタイミングを決めている。一方、複数カラムを1つのAD変換部302が共有する構成の場合に、1水平期間内で共有対象の全てのデジタルデータを取得しようとする場合、セトリング期間が問題となる。後述の本実施形態のAD変換処理では、この点に配慮した処理を行なう。

<カラム信号処理:第1実施形態−全画素読出し>
[第1例:2カラム共有&モノクロ]
図3は、カラム信号処理(AD変換処理とCDS処理:以下特段の断りのない限り同様)の第1実施形態(第1例)を説明する図である。第1実施形態は、全画素読出しを行なう点が後述の他の実施形態と異なる。

ここで、第1実施形態(第1例)のカラムAD変換部300AAは、固体撮像装置1がモノクロ撮像用である場合に、2カラム(2本の垂直信号線19:以下画素列とも称する)に対して、1つのAD変換部302AAを共有する構成例である。また、信号処理としては、全画素読出しを行なう事例である。共有対象の2カラムとしては、以下では奇数列とその隣の偶数列の組であるものとして説明する。

各AD変換部302AAは、図3(1)に示すように、2列(2n−1列目と2n列目:nは1以上の正の整数)の垂直信号線19の中から1つを選択する2入力−1出力型のセレクタ312(2入力セレクタ313と称する)を有し、その後段に、コンパレータ322、カウンタ制御信号生成部332、カウンタ353、一時記憶部358が順に配置されている。

カウンタ353と一時記憶部358は、Nビットの各桁に対応するように、桁ごとにカウンタ353と一時記憶部358の対で設けられる。

ここで、図3(1)では、カウンタ353は2列に対して1つを共有する構成であるが、一時記憶部358は、2n−1列目と2n列目の各々に対応して設けられる構成となっている。一時記憶部358の一方(メモリ1)を一時記憶部358_1と記載し、他方(メモリ2)を一時記憶部358_2と記載する。たとえば、2n−1列目の計数データが一時記憶部358_1に記憶され、2n列目の計数データが一時記憶部358_2に記憶される。たとえば、カウンタ353は、2カラムに共有される13桁分が存在し、一時記憶部358_1,358_2は、各カラムにカウンタの桁数(この例では13桁)分存在する。

詳細は後述するが、全画素読出し時には、カラムごとに、P相処理が終わった後でカウンタ353の計数データを対応する列の一時記憶部358に退避しておき、対応する列のD相処理前にその一時記憶部358に退避しておいた計数データを読出して(書き戻して)、その書き戻した計数データからD相処理を開始する。この構成は、カラムごとに、AD変換部302AAにてCDS処理を完結しておくことのできる構成である。

これに対して、図3(2)は、パイプライン水平転送に対応する構成例であり、計数処理部352(カウンタ353)の後段にさらにラッチ362をカラムごとに備えている。ラッチ362は、2n−1列目と2n列目の各々に対応して設けられる構成となっている。たとえば、各ラッチ362は、各カラムにカウンタの桁数(この例では13桁)分存在する。ラッチ362の一方をラッチ362_1と記載し、他方をラッチ362_2と記載する。たとえば、2n−1列目の計数データがラッチ362_1に記憶され、2n列目の計数データがラッチ362_2に記憶される。

カラムごとに、D相処理(CDS処理は完結されている)が終わった後でカウンタ353の計数データを対応する列のラッチ362に記憶する。そして、水平転送時の対応する読出タイミングになったときに、記憶している計数データを水平信号線18へ出力する。

なお、図3(2)では、D相処理前に対応する列の一時記憶部358に記憶しておいたP相処理の計数データを読み出さなければ(書き戻さなければ)、ラッチ362に記憶されるのは、CDS処理をしていない計数データになる。この場合、パイプライン水平転送では、一時記憶部358に記憶したP相処理結果とラッチ362に記憶したD相処理結果の双方をデジタル演算部29へ転送し、デジタル演算部29にてCDS処理を行なうようにする。この場合の一時記憶部358は、パイプライン水平転送用のラッチ362と同様の機能を持つに過ぎないことになる。書き戻し回路をカラムAD変換部300に配置しなくて済む、初期値の管理がし易いなどの利点が得られる。

図3では省略しているが、AD変換部302AAは、この他に、たとえば、カウンタ353とラッチ362の間でデータをやり取りする回路や水平転送ドライバが2カラムに桁数分存在有する。

*2入力セレクタの構成例
図3Aは、2入力セレクタ313の構成例を示す図である。2入力セレクタ313は、CMOSスイッチ314(相補スイッチ)が2個並列接続されている。1つの2入力セレクタ313は4個のトランジスタを使用する。この2入力セレクタ313をレイアウトしたときの高さ方向は、通常15um以下に収まる。

2入力セレクタ313は、他方のCMOSスイッチ314との間で、pMOSとnMOSの各ゲートが共通に接続される。2入力セレクタ313に、相補関係にある1対のセレクト信号VSEL,xVSELが共通に入力される。なお、セレクト信号は、一方を論理反転して他方を生成する仕組みを採ることも考えられる。

CMOSスイッチ314は、nMOSとpMOSをCMOS型で並列接続したアナログスイッチとして働くCMOS構成のトランスファーゲートである。このCMOS構成のトランスファーゲートは、nMOSとpMOSを相補接続形で並列接続したものである。CMOS構成のトランスファーゲートは、特にトランスミッションゲートやトランスミッションスイッチとも称される。

一方のCMOSスイッチ314_1の入力が奇数列の垂直信号線19_1と接続され、他方のCMOSスイッチ314_2の入力が偶数列の垂直信号線19_2と接続される。各CMOSスイッチ314_1,314_2の出力が共通に図示しないコンパレータ322の入力端(本例では反転入力端)と接続される。

セレクト信号VSEL=H,xVSEL=Lのときに奇数列の垂直信号線19_1が選択され、セレクト信号VSEL=L,xVSEL=Hのときに偶数列の垂直信号線19_2が選択される。

なお、ここで示した2入力セレクタ313の構成は一例に過ぎず、様々な変形が可能である。たとえば、CMOSスイッチ314_1,314_2のそれぞれについて、そのnMOSとpMOSのゲートを、相補関係にある1対のセレクト信号VSEL,xVSELで制御してもよい。

*計数処理部の構成例:2カラム共有
図4〜図4Bは、第1実施形態(第1例)のAD変換部302AAに使用されるカウンタ353および一時記憶部358並びにその周辺回路の構成例を説明する図である。ここで、図4は、2カラム1桁分の概要を示し、図4Bは、その詳細な回路構成例を示す。図4Aは、計数部周辺の全体概要(13ビット対応)の構成例を示す。

図4(1)に示すように、AD変換部302AAごとに、計数処理部352AAは、カウンタ353、書込み制御部354、書戻し制御部356、一時記憶部358(メモリ1,2)、水平転送ドライバ359を有する。なお、図4(1)は、模式的に回路を表したものであり、レイアウトイメージではない。図4(2)には、計数処理部352AAの1桁分の回路ブロック図が示されている。

図4Aに示すように、2カラム分に対応する(共有される)計数処理部352AAは、基本構成としては、D型のフリップフロップ(FF)(D型フリップフロップ401)をN(=13)ビット分縦続接続し、前段のカウント出力を後段のクロック入力端に入力する非同期カウンタの構成を採っている。初段のD型フリップフロップ401_1のクロック入力端CINにカウントクロックCKcnt1が供給される。各段のD型フリップフロップ401に対して、書込み制御部354、書戻し制御部356、一時記憶部358_1,358_2、水平転送ドライバ359が設けられている。

本実施形態の特徴点として、カウンタ353は、各D型フリップフロップ401の自身の反転出力XQをデータ入力端DINに戻す際に、反転出力XQに対するホールド機能のオン/オフをD型フリップフロップ401の別に制御可能な切替時データ保持部440(HOLD)を備える。D型フリップフロップ401の反転出力XQが書込み制御部354に供給される。

加えて、段間には、カウントモードをアップカウントとダウンカウントの何れかに切り替えるカウントモード切替部430(U/D)を有する。段間にカウントモード切替部430を介在させて、前段のカウント出力(反転出力XQ)の反転/非反転を切り替えることでアップカウントとダウンカウントを切替え可能に構成している。カウントモード切替部430の出力が桁出力(ビット出力:論理出力COUT)となり、次段へのクロック入力として供給される。

書込み制御部354の出力が、書戻し制御部356や一時記憶部358のデータ入出力端や水平転送ドライバ359(DR)に供給される。論理出力COUTはシングルエンドデータであるが、書込み制御部354を通すことで相補データBL,XBL(差動信号)とし、一時記憶部358と水平転送ドライバ359は相補データを扱うようにする。書戻し制御部356へは、書戻し制御部356の相補データBL,XBLの内の一方(たとえば相補データBL)のみを供給するようにする。水平転送ドライバ359は、相補(差動)方式の水平転送チャネル(2個の水平信号線18a,18b)を駆動する。この場合、センスアンプ28aは差動増幅回路でデータを再生するようにする。

具体的には、計数処理部352は、先ず、13ビット対応のため、13個のD型フリップフロップ401を有する。また計数処理部352は、D型フリップフロップ401の反転出力端XQとデータ入力端DINの間に切替時データ保持部440を有する。各切替時データ保持部440は、各別の制御信号CTHLD,XCTHLDによって制御されるようになっている。

切替時データ保持部440は、カウントモード切替部430によるカウントモード切替え時に、D型フリップフロップ401のカウント出力を保持する機能を持つ。その具体的な仕組みについては、切替時データ保持部440の構成説明にて詳述する。

各D型フリップフロップ401のリセット端Rには、書戻し制御部356から制御信号RHAが共通に入力されるようになっている。各D型フリップフロップ401のプリセット端XPRには、書戻し制御部356から制御信号XRLAが共通に入力されるようになっている。D型フリップフロップ401は、たとえば、制御信号RHAがアクティブHで制御信号XRLAがインアクティブHのときには非反転出力QをLレベルに、反転出力端XQをHレベルに初期化(リセット)する、つまり、D型フリップフロップ401の非反転出力Qと反転出力XQをリセットレベルにする。D型フリップフロップ401は、たとえば、制御信号XRLAがアクティブL(制御信号RHAは不問)のときには非反転出力QをHレベルに、反転出力端XQをLレベルに初期化(プリセット)する、つまり、D型フリップフロップ401の非反転出力Qと反転出力XQをプリセットレベルにする。

また、計数処理部352AAは、各D型フリップフロップ401の反転出力端XQの後段に、カウントモードをアップカウントとダウンカウントの何れか一方に切り替えるカウントモード切替部430を有する。カウントモード切替部430は、前段のD型フリップフロップ401の反転出力端XQのデータをそのまま出力するのか反転して出力するのかを、制御信号UDSL,XUDSLに基づいて切り替える。たとえば、カウントモード切替部430は、制御信号UDSL=H,XUDSL=Lのときには計数処理部352がアップカウント動作をし、制御信号UDSL=L,XUDSL=Hのときには計数処理部352がダウンカウント動作をするように、D型フリップフロップ401の反転出力端XQのデータの反転/非反転を切り替える。

図4Aに示す回路ブロック図と図4Bの詳細回路図を参照して、各部の構成例を説明する。カウンタ353は、インバータ402,404,406、2段構成のフリップフロップ410_1,410_2、カウントモード切替部430、および、切替時データ保持部440を有する。インバータ402の入力がD型フリップフロップ401のクロック入力端CINである。

各フリップフロップ410は、クロックドインバータ412,414、複合ゲート416(図ではORゲートとNANDゲートを組み合わせたように示している)を有する。インバータ402,404,406、フリップフロップ410_1,410_2で、D型フリップフロップ401が構成される。

複合ゲート416は、第1入力端(force_low :図のORゲートで示している一方の入力端)がD型フリップフロップ401のリセット端Rとして機能し、第2入力端(図のORゲートで示している他方の入力端)がメイン入力端として機能し、第3入力端(x_force_high:図のNANDゲートで示している一方の入力端)がD型フリップフロップ401のプリセット端PRとして機能する。

複合ゲート416は、第3入力端(x_force_high)がLのときは、第1入力端(force_low )および第2入力端(メイン入力端)の論理に関わらず、その出力端はHになる。この状態は、D型フリップフロップ401をプリセットする状態である。複合ゲート416は、第3入力端(x_force_high)と第1入力端(force_low )の双方がHのときは、第2入力端(メイン入力端)の論理に関わらず、その出力端はLになる。この状態は、D型フリップフロップ401をリセットする状態である。複合ゲート416は、第3入力端(x_force_high)がHで、第1入力端(force_low )がLのときは、第2入力端(メイン入力端)の論理が反転されて出力端に現われる。この状態は、D型フリップフロップ401を通常動作として使用する状態である。

クロックドインバータ412,414は、反転クロック端にHレベル、非反転クロック端にLレベルが入力されると、出力端子はハイインピーダンスとなりデータ通過を遮断する。一方、反転クロック端にLレベル、非反転クロック端にHレベルが入力されると入力端に入力されたデータが反転されて出力される。

2つのクロックドインバータ412,414の出力端が共通に複合ゲート416の第1入力端に接続されている。複合ゲート416の出力端はフリップフロップ410の出力となるとともに、クロックドインバータ414の入力端と接続されている。

フリップフロップ410_1,410_2は、クロックドインバータ412の非反転クロック端およびクロックドインバータ414の反転クロック端が非反転クロック入力端ck、クロックドインバータ412の反転クロック端およびクロックドインバータ414の非反転クロック端が反転クロック入力端 xckである。また、フリップフロップ410_1,410_2は、クロックドインバータ412の入力端がデータ入力端D、複合ゲート416の出力が非反転出力端Qである。そして、フリップフロップ410_1のクロックドインバータ412のデータ入力端DがD型フリップフロップ401のデータ入力端DINともなる。

フリップフロップ410_1,410_2は、リセット端Rに書戻し制御部356から制御信号RHA(アクティブH)が供給され、プリセット端XPRに書戻し制御部356から制御信号XRLA(アクティブL)が供給される。制御信号RHA,XRLAはフリップフロップ410_1,410_2を初期化するために使用される。また、フリップフロップ410_1,410_2は、リセット端Rとプリセット端XPRを利用することで、データの書込みが可能になっている。

フリップフロップ410_1,410_2は、各クロック入力端CK, XCKに1桁前の計数結果がクロック入力として供給される。1段目のフリップフロップ410_1の非反転出力Q_1が2段目のフリップフロップ410_2のデータ入力端DIN_2に供給される。2段目のフリップフロップ410_2の非反転出力Q_2が切替時データ保持部440を介して論理反転されて1段目のフリップフロップ410_1のデータ入力端DIN_1に供給される。これにより、フリップフロップ410_1,410_2は、各クロック入力端CK, XCKに1桁前の計数結果がクロック入力として供給されることでフリップフロップ410_2の非反転出力Q_2(つまりカウンタ353の論理出力COUT)を半クロック遅れて反転させる動作を繰り返すことで分周動作をする。

たとえば、1つ前の桁のデータ(論理出力COUT)がクロック入力端CIN(インバータ402の入力)に供給され、その出力が1段目のフリップフロップ410_1の反転クロック入力端 XCKと2段目のフリップフロップ410_2の非反転クロック入力端CKに供給される。インバータ402の出力はさらにインバータ404に供給され、その出力が1段目のフリップフロップ410_1の非反転クロック入力端CKと2段目のフリップフロップ410_2の反転クロック入力端 XCKに供給される。

つまり、図4Bに示すように、インバータ402の出力が、1段目のフリップフロップ410_1のクロックドインバータ412の反転クロック端およびクロックドインバータ414の非反転クロック端、並びに2段目のフリップフロップ410_2のクロックドインバータ412の非反転クロック端およびクロックドインバータ414の反転クロック端に共通に供給される。

インバータ402の出力はまたインバータ404に供給され、その出力が1段目のフリップフロップ410_1のクロックドインバータ412の非反転クロック端およびクロックドインバータ414の反転クロック端、並びに2段目のフリップフロップ410_2のクロックドインバータ412の反転クロック端およびクロックドインバータ414の非反転クロック端に共通に供給される。

1段目のフリップフロップ410_1の複合ゲート416の出力は2段目のフリップフロップ410_2のクロックドインバータ412に入力される。2段目のフリップフロップ410_1の複合ゲート416の出力はインバータ406と切替時データ保持部440に入力される。切替時データ保持部440の出力が1段目のフリップフロップ410_1のクロックドインバータ412に入力される。

インバータ406の後段にはカウントモード切替部430が設けられている。カウントモード切替部430は、カウンタ353をアップカウントモードにするかダウンカウントモードにするか制御する機能部である。カウントモード切替部430は、クロックドインバータ432と、CMOSスイッチ314と同様のCMOSスイッチ434(pMOSとnMOSで構成)を有する。クロックドインバータ432とCMOSスイッチ314の各入力端は共通に接続されインバータ406の出力(=フリップフロップ410_2の反転出力XQ_2)が供給される。

クロックドインバータ432とCMOSスイッチ314の各出力端は共通に接続されカウンタ353の論理出力COUTとされる。ある桁のカウンタ353の論理出力COUTは、次の桁のカウンタ353のインバータ402へのデータCINとされる。このような接続が繰り返され、たとえば13桁目まで続く。

クロックドインバータ432の非反転クロック端およびCMOSスイッチ434のpMOSのゲートには共通に制御信号UDSLが供給され、クロックドインバータ432の反転クロック端およびCMOSスイッチ434のnMOSのゲートには共通に制御信号xUDSLが供給される。

カウンタ353のデータを一時記憶部358に書き込むときの制御信号UDSL,xUDSLの状態と、一時記憶部358に保持しているデータ(一時的に退避しているデータも含む)をカウンタ353へ書き戻す(読み込む)ときの制御信号UDSL,xUDSLの状態は同じにする。たとえば、カウンタ353から一時記憶部358への書込み時と、一時記憶部358からカウンタ353への読込みの時はともに、UDSL=H,xUDSL=Lとする。

制御信号UDSL=H、xUDSL=Lのとき(アップカウントモード)はクロックドインバータ432のみがオンすることでインバータ406のデータを反転したデータ(=フリップフロップ410_2の非反転出力Q_2)が次の桁へのクロック入力とされる。制御信号UDSL=L、xUDSL=Hのとき(ダウンカウントモード)はCMOSスイッチ434のみがオンすることでインバータ406のデータ(=フリップフロップ410_2の反転出力XQ_2)がそのまま次の桁へのクロック入力とされる。たとえば、後述する動作例では、アップカウントモードは受光信号(信号レベルVsig )をAD変換するD相処理時に使用され、ダウンカウントモードは暗信号(リセットレベルVrst )をAD変換する際に使用される。

切替時データ保持部440は、2つのクロックドインバータ442,444を有する。2段目のフリップフロップ410_2の非反転出力Q_2(複合ゲート416の出力)がクロックドインバータ442へ供給され、それをインバータ406で反転したデータ(=フリップフロップ410_2の反転出力XQ_2)がクロックドインバータ444へ供給される。2つのクロックドインバータ442,444の出力端が共通に接続されて、さらに1段目のフリップフロップ410_1のデータ入力端DIN_1(クロックドインバータ412の入力)へ接続される。

クロックドインバータ442の反転クロック端およびクロックドインバータ444の非反転クロック端には共通に制御信号CTHLDが供給され、クロックドインバータ442の非反転クロック端およびクロックドインバータ444の反転クロック端には共通に制御信号xCTHLDが供給される。

カウントモード切替部430によりアップカウントとダウンカウントを切り替える際は、制御信号CTHLD=H,xCTHLD=Lとし、カウンタ353の記憶内容が変化しないようにする。それ以外のときは制御信号CTHLD=L,xCTHLD=Hとし、記憶状態を変えることができるようにする。

すなわち、カウントモード切替時には制御信号CTHLD=H,xCTHLD=Lとすることで、切替時データ保持部440は、クロックドインバータ444のみをオンさせてフリップフロップ410_2の非反転出力Q_2をフリップフロップ410_1のデータ入力端DIN_1へ供給してカウンタ353の記憶内容を維持する。一方、通常動作時には、制御信号CTHLD=L,xCTHLD=Hとすることで切替時データ保持部440はクロックドインバータ442のみをオンさせてフリップフロップ410_2の反転出力XQ_2をフリップフロップ410_1のデータ入力端DIN_1へ供給して分周動作を可能にする。

D型フリップフロップ401の非反転出力XQ(インバータ406の出力PD)はカウントモード切替部430と書込み制御部354に供給されるようになっている。書込み制御部354は、カウンタ353の計数データを一時記憶部358へ一時的に退避させる制御を行なう機能部である。たとえば、書込み制御部354は、カウンタ353の内容を、選択された一時記憶部358へ書き込む。この書込み制御部354を構成するトランジスタは、一時記憶部358の記憶内容を書き換えることができるように、駆動能力を強めにすることが望ましい。そのために、たとえば、ゲート長をルール内で最短にし、ゲート幅を大きめにするのが望ましい。

書込み制御部354は、インバータ451と、クロックドインバータ452と、CMOSスイッチ314と同様のCMOSスイッチ454(pMOSとnMOSで構成)を有する。インバータ451の出力がクロックドインバータ452とCMOSスイッチ454に共通に入力される。クロックドインバータ452の非反転クロック端およびCMOSスイッチ454のnMOSのゲートには共通に制御信号WRITEが供給され、クロックドインバータ452の反転クロック端およびCMOSスイッチ454のpMOSのゲートには共通に制御信号XWRITEが供給される。

制御信号WRITE=H,xWRITE=Lのときには、クロックドインバータ452とCMOSスイッチ454がオンすることでカウンタ353の計数データを一時記憶部358に書き込むモードとなる。このとき、インバータ451のデータがクロックドインバータ452により反転されて(=カウンタ353の論理出力COUTが)、選択されている一時記憶部358や水平転送ドライバ359への一方(非反転)の入力信号BLとされる。

このとき、同時に、インバータ451のデータがCMOSスイッチ454を介して、選択されている一時記憶部358や水平転送ドライバ359への他方(反転)の入力信号XBLとされる。これにより、後述のようにSRAMに近いアーキテクチャを採っている一時記憶部358の両入出力端からデータを書き込むようになる。

一方、制御信号WRITE=L,xWRITE=Hのときは、クロックドインバータ452とCMOSスイッチ454がオフすることで、一時記憶部358に書き込まれたカウンタ353の計数データを保持するモードとなる。このモードでは、一時記憶部358に保持したデータが書戻し制御部356や水平転送ドライバ359に供給可能になる。

書戻し制御部356は、アップカウントとダウンカウントを切り替える際にカウンタ353の記憶内容を保持するように制御する機能を持つ。書戻し制御部356は、CMOSスイッチ314と同様の構成の4つのCMOSスイッチ462,464,466,468(pMOSとnMOSで構成)を有する。CMOSスイッチ462,464で制御信号RHAについての2入力セレクタ461が構成され、CMOSスイッチ466,468で制御信号XRLAについての2入力セレクタ465が構成されるようになっている。

2入力セレクタ461,465に、相補関係にある1対の制御信号READ,xREADが共通に入力される。なお、制御信号READ,xREADは、一方を論理反転して他方を生成する仕組みを採ることも考えられる。

2入力セレクタ461は、CMOSスイッチ462の入力に制御信号RHが供給され、CMOSスイッチ464の入力に書込み制御部354のクロックドインバータ452の出力BLが供給される。CMOSスイッチ462,464の出力は、共通に接続されて、各段のフリップフロップ410の複合ゲート416の第1入力端へ接続される。

2入力セレクタ465は、CMOSスイッチ466の入力に制御信号XRLが供給され、CMOSスイッチ468の入力に書込み制御部354のクロックドインバータ452の出力BLが供給される。CMOSスイッチ466,468の出力は、共通に接続されて、各段のフリップフロップ410の複合ゲート416の第3入力端へ接続される。

制御信号READ=H,xREAD=LのときにCMOSスイッチ464,468が選択され、制御信号READ=L,xREAD=HのときにCMOSスイッチ462,466が選択される。

書戻し制御部356は、カウンタ353を初期化する機能と、選択された一時記憶部358のデータをカウンタ353(フリップフロップ410)に書き戻す機能を持つ。たとえば、通常動作時には制御信号READ=L,xREAD=Hの状態で、制御信号RH=L,XRL=Hとして用いる。初期化動作時には制御信号READ=L,xREAD=Hの状態で制御信号RH,XRLによりカウンタ353をリセットまたはプリセットする。また、記憶データの書戻し時には制御信号RAED=H,xREAD=Lとして用いる。

具体的には、初期化動作時には、制御信号READ=L,xREAD=Hとすることで、CMOSスイッチ462,466側をオンさせて、制御信号RH,XRLがフリップフロップ410_1,410_2のリセット端Rとプリセット端XPRに供給されるようにする。そして、この状態で、制御信号RH=H,XRL=Hとすることにより、リセット端Rとプリセット端XPRにそれぞれHレベルが供給される。

これにより、ノードsla1(フリップフロップ410_1の複合ゲート416の出力=非反転出力Q_1)、ノードmsa1(フリップフロップ410_2の複合ゲート416の出力=非反転出力Q_2)がともにLに初期化され、カウンタ353の論理出力COUTがLにリセットされる。また、制御信号READ=L,xREAD=Hの状態で、制御信号RH=L,XRL=Lとすることにより、フリップフロップ410_1,410_2のリセット端Rとプリセット端XPRにそれぞれLレベルが供給される。これにより、ノードsla1(=非反転出力Q_1)とノードmsa1(=非反転出力Q_2)がともにHに初期化され、カウンタ353の論理出力COUTがHにプリセットされる。

記憶データの書戻し時には、制御信号WRITE=L,XWRITE=Hとすることで選択されている一時記憶部358のデータを読出し可能にするとともに、制御信号RAED=H,xREAD=Lとすることで、2入力セレクタ461,465をCMOSスイッチ464,468側に切り替えて、読み出したデータをカウンタ353に書き込む。すなわち、選択された一時記憶部358に一時的に退避しておいた記憶内容(P相処理の計数データ)をカウンタ353に書き戻す。たとえば、制御信号RAED=H,xREAD=LのときにはCMOSスイッチ464,468側がオンすることで、一時記憶部358から読み出されたデータがフリップフロップ410_1,410_2のリセット端Rとプリセット端XPRに供給されるようにする。

このとき、一時記憶部358から読み出されたデータが「H」であれば、フリップフロップ410_1,410_2のリセット端Rとプリセット端XPRにそれぞれHレベルが供給される。これにより、ノードsla1(フリップフロップ410_1の複合ゲート416の出力=非反転出力Q_1)、ノードmsa1(フリップフロップ410_2の複合ゲート416の出力=非反転出力Q_2)がともにLに初期化される。よって、D型フリップフロップ401の反転出力XQが「H」となり、一時記憶部358から読み出されたデータの「H」が適正にカウンタ353に書き込まれたことになる。

また、一時記憶部358から読み出されたデータが「L」であれば、フリップフロップ410_1,410_2のリセット端Rとプリセット端XPRにそれぞれLレベルが供給される。これにより、ノードsla1(非反転出力Q_1)、ノードmsa1(非反転出力Q_2)がともにHに初期化される。よって、D型フリップフロップ401の反転出力XQが「L」となり、一時記憶部358から読み出されたデータの「L」が適正にカウンタ353に書き込まれたことになる。

2つの一時記憶部358はそれぞれ、インバータ485,486が互いに逆向きに接続されたメモリセル484と、その前後に配されたCMOSスイッチ482,488を有する。CMOSスイッチ482はクロックドインバータ452の出力および水平転送ドライバ359の一方の入力端DIと接続され、CMOSスイッチ488はCMOSスイッチ454の出力および水平転送ドライバ359の他方の入力端xDIと接続されている。CMOSスイッチ482,488は、CMOSスイッチ314と同様に、nMOSとpMOSより構成されるトランスミッションゲートである。

一時記憶部358は、この例では、SRAMのメモリセルと近い構造を持つ。一般的なSRAMのメモリセルとの違いは、2つのノード(インバータ485,486の入出力端の接続点)を読み書きするためのゲートがnMOSとpMOSより構成されるCMOSスイッチ482,488(トランスミッションゲート)であることである。

一時記憶部358は、外部から書き込みができるように、フリップフロップ(この例ではインバータ485,486で構成されたメモリセル484)を構成するトランジスタの駆動能力を弱めにすることが好ましい。そのために、たとえば、ゲート長を長めにし、ゲート幅を小さめにするのが望ましい。また、このことと対応して、書込み制御部354は、前述のように、駆動能力を強めにすることで、SRAMのメモリセルと近い構造を持つ一時記憶部358の記憶内容を書き換えることができるようにする。

一時記憶部358_1のCMOSスイッチ482,488のnMOSのゲートと一時記憶部358_2のCMOSスイッチ482,488のpMOSのゲートには共通に制御信号LSELが供給される。一時記憶部358_1のCMOSスイッチ482,488のpMOSのゲートと一時記憶部358_2のCMOSスイッチ482,488のnMOSのゲートには共通に制御信号xLSELが供給される。制御信号LSEL=H,xLSEL=Lのときには一時記憶部358_1が選択され、制御信号LSEL=L,xLSEL=Hのときには一時記憶部358_2が選択される。

こうすることで、一時記憶部358は、カウンタ353からのデータ書込み、カウンタ353へのデータ読込み(書戻し)、並びに、水平信号線18へのデータ出力(つまり水平転送出力)が可能な構成になる。

2つの一時記憶部358_1,358_2に対して共有される水平転送ドライバ359は、カラムAD変換部300の水平位置(カラム位置)を選択して、選択されたカラム位置のデータを出力部28側に転送する。たとえば、水平転送ドライバ359は、1対(2個)の転送用トランジスタ492,494と、1対(2個)の選択トランジスタ496,498を有する。つまり、1つの水平転送ドライバ359は、4個のトランジスタを使用する構成である。トランジスタ492,494,496,498は、何れもnMOSである。

転送用トランジスタ492のゲートにはクロックドインバータ452の出力BL(カウンタ353の論理出力COUTと等価)が入力され、転送用トランジスタ494のゲートにはCMOSスイッチ454の出力XBL(カウンタ353の論理出力COUTの論理反転出力と等価)が入力される。

転送用トランジスタ492,494の各ソースは接地されている。転送用トランジスタ492のドレインは選択トランジスタ496のソースに接続され、転送用トランジスタ494のドレインは選択トランジスタ498のソースに接続されている。選択トランジスタ496のドレインは非反転データ(DO)用の水平信号線18aに接続され、選択トランジスタ498のドレインは反転データ(XDO)用の水平信号線18bに接続されている。高速化のため、水平転送は差動信号線対(相補データDO,XDO用の水平信号線18a,18b)による電流転送を採用しているのである。選択トランジスタ496,498のゲートは共通に接続され、図示しない水平走査部12からの選択制御信号BSELが入力される。

水平転送ドライバ359は、選択制御信号BSEL=Hとなったときに、電流読出しのための差動の水平信号線18a(DO),18b(XDO)を、選択された一時記憶部358の内容で駆動する。

第1実施形態のAD変換部302は、共有されるAD変換部302AAの全体をみたとき、一時記憶部358は共有対象の複数カラム分設けられるのに対して、その他の機能部は共有単位にそれぞれ1つ設けられる点に特徴がある。パイプライン処理に対応する場合には、さらに共有対象の複数カラム分のラッチ362を備えた構成とする。

たとえば、第1実施形態(第1例)のAD変換部302AAは、2入力セレクタ313、コンパレータ322、カウンタ制御信号生成部332、カウンタ353、書戻し制御部356、書戻し制御部356、水平転送ドライバ359を、それぞれ1つ有し、一時記憶部358を2カラム分備える構成となっている。パイプライン処理に対応する場合には、さらに2カラム分のラッチ362を備えた構成とする。

ここで、水平転送ドライバ359とその出力側に接続されるバスラインである水平信号線18との関係においては、本実施形態の水平転送系Htrは、列(カラム)をM本(第1例では2本)ずつのグループに纏めている。水平信号線18に接続される水平転送ドライバ359の数が、列ごとに水平転送ドライバ359を設ける場合に比べて1/M(第1例では1/2)に削減できる。その結果、水平転送ドライバ359がドライブしなくてはならない水平転送チャネルの寄生容量を減らすことができ、結果として高速動作が実現される。水平転送ドライバ359を複数カラムで共有することは、トランジスタ数の削減、全ての動作モードにおける水平転送の高速化、間引き時のさらなる高速化などのメリットがある。なお、トランジスタ数や制御配線数(CN数)を考慮した場合、2カラムで1つの水平転送ドライバ359を共有する場合では差が殆どなく、3カラム以上で1つの水平転送ドライバ359を共有すると効果が出てくる。

因みに、本構成では、一時記憶部358をSRAMに近いアーキテクチャを採っており、水平転送ドライバ359専用のセレクタが不要になることは追加の利点となる。

本実施形態の計数処理部352は、カラム共有方式を採らない場合と比較して、1カラム当たりの一時記憶部358の数が増えるし、書込み制御部354やセレクタ312も増える分、1カラムについてだけで比較した場合は、面積増大は若干ある。しかしながら、本実施形態の計数処理部352は、カラム共有方式を採るので、カラム共有数Nとした場合に、比較部320、カウント動作期間制御部330、計数処理部352、データ記憶部360が、「N−1」カラム分削減されるので、カラム共有しない方式に比べるとはるかにレイアウト面積は小さくなり、大きな問題にはならない。

*D型フリップフロップの動作
図4Cは、D型フリップフロップ401の分周動作を説明するタイミングチャートである。ここで、図4C(1)は、図4Bに示した構成での動作例であり、図4C(2)は、その変形例の動作例である。以下では、先ず、図4C(1)の場合で説明する。

D型フリップフロップ401に分周動作をさせるときは、書戻し制御部356への制御信号READ=L,xREAD=Hとし、制御信号RH=L,XRL=Hとすることで、リセット動作やプリセット動作を禁止する。また、切替時データ保持部440への制御信号CTHLD=L,XCTHLD=Hとし、反転出力XQ_2がデータ入力端DIN_1へ供給されるようにする。

このような状態でクロック入力端CINにクロックパルス(たとえば前の桁の論理出力COUT)が供給されると、1段目のフリップフロップ410_1は、CINがHの期間にクロックドインバータ412がオンすることでデータ入力端DIN_1の論理を取り込み、CINがLの期間では、クロックドインバータ412がオフ、クロックドインバータ414がオンすることで、Hの期間に取り込んだ論理を保持し続ける。これに対して、2段目のフリップフロップ410_1は、CINがLの期間にクロックドインバータ412がオンすることでデータ入力端DIN_2の論理を取り込み、CINがHの期間では、クロックドインバータ412がオフ、クロックドインバータ414がオンすることで、Lの期間に取り込んだ論理を保持し続ける。

このため、たとえば、フリップフロップ410の反転出力XQ_2がLの状態で、クロックパルス(=CIN)がHになると(t11)、フリップフロップ410_1は非反転出力Q_2のL状態を取り込むので非反転出力Q_1がLになる。このとき、非反転出力Q_2はL状態が維持される。その後、クロックパルス(=CIN)がLになっても(t12)、非反転出力Q_1はL状態が維持される。

一方、クロックパルス(=CIN)がLになると(t12)、フリップフロップ410_2は非反転出力Q_1のL状態を取り込むので非反転出力Q_2がLになり、インバータ406の出力(=反転出力XQ_2)がHになる。このとき、非反転出力Q_1はL状態が維持される。その後、クロックパルス(=CIN)がHになっても(t13)、反転出力XQ_2はH状態が維持される。

一方、クロックパルス(=CIN)がHになると(t13)、フリップフロップ410_1は反転出力Q_2のH状態を取り込むので非反転出力Q_1がHになる。このとき、反転出力Q_2はH状態が維持される。その後、クロックパルス(=CIN)がLになっても(t14)、非反転出力Q_1はH状態が維持される。

一方、クロックパルス(=CIN)がLになると(t14)、フリップフロップ410_2は非反転出力Q_1のH状態を取り込むので非反転出力Q_2がHになり、インバータ406の出力(=反転出力XQ_2)がLになる。このとき、非反転出力Q_1はH状態が維持される。その後、クロックパルス(=CIN)がHになっても(t15)、反転出力XQ_2はL状態が維持される。

クロックパルス(=CIN)がHになる状態(t15)はタイミングt11にてクロックパルス(=CIN)がHになるのと同じ状態であり、以後、この様な動作が繰り返される。

このような動作により、D型フリップフロップ401は、クロックパルス(=CIN)を1/2の周波数のクロックに分周する。クロックパルス(=CIN)との関係で見た場合、、その基本動作はアップカウントをするように構成されている。このようなD型フリップフロップ401を各桁に使用してカウンタ353を構成する場合、カウンタ353全体としての動作は、基準となるクロック(カウントクロックCKcnt1)の1周期で最下位桁を「1」ずつ変化させる(1ずつカウントする)SDR(Single Data Rate)カウンタとなる。

なお、図4Bに示した詳細構成例は一例に過ぎず、この例に限定されるものではない。同様の機能をなす多様な回路構成例が考えられ、それらも本実施形態の計数処理部352に採用し得る。

たとえば、D型フリップフロップ401の構成として、クロックパルス(=CIN)を1/2の周波数のクロックに分周する際に、図4C(2)に示す動作例のように、クロックパルス(=CIN)との関係で見た場合に、その基本動作はダウンカウントをするようも構成できる。その場合、カウントモード切替部430で非反転出力Q_2が次の桁のデータ入力となるように制御することでカウンタ353をアップカウンタにでき、カウントモード切替部430で反転出力Q_2が次の桁のデータ入力となるように制御することでカウンタ353をダウンカウンタにできる。

また、前記の構成例では、カウンタ353の各桁を全て同じD型フリップフロップ401を使用するものとしたが、たとえば、最下位桁の構成を残りの上位桁のものと異なるものに変えることも考えられる。たとえば、基準となるクロックの1/2周期で最下位桁を「1」ずつ変化させる(1ずつカウントする)DDR(Double Data Rate)カウンタにすることができる。DDRカウンタを最下位桁に用いることにより、基準となるクロックをSDRカウンタを用いる場合の1/2の速度にしても、同じ期間でP相やD相のAD変換処理を完結できる利点がある。換言すると、DDRカウンタを用いることにより、SDRカウンタの場合の半分のクロック速度で同じAD変換速度が得られる。

*動作
図5〜図6Bは、2カラム共有構成である第1実施形態(第1例)のカラムAD変換部300AAにおける全画素読出し時のAD変換とCDS処理の動作を説明する図である。

ここで、図5〜図5Bは、第1実施形態の仕組み(共有画素同時駆動方式)を採らない比較例を説明する図である。比較例は、共有されるnカラム分の垂直信号線19に対して個別に画素リセット(それに伴うセトリング)を行なう共有画素個別駆動方式を採る形態のものを意味する。典型例としては、画素ずらし配置として、画素アレイ部10の電荷生成部32が行方向および列方向にハーフピッチズレで配置されているものに2カラム共有を適用するものが該当する。たとえば、特許文献1で採用している2カラム共有の構成が該当する。

図5は、その比較例の固体撮像装置1Xで採用されると考えられるカラムAD変換部300Xの構成例を示す図である。ここでは一例として2カラム共有の場合で示している。図5Aは、比較例(hカラム共有時)のカラムAD変換部300Xにおける全画素読出し時のAD変換とCDS処理の動作を説明するフローチャートである。図5Bは、比較例の固体撮像装置1Xにおいて、2カラム共有としない場合と2カラム共有とする場合における全画素読出し時の1行分の処理時間の比較結果を説明する図である。

図6は、第1実施形態(第1例)のカラムAD変換部300AAにおける全画素読出し時のAD変換とCDS処理の動作を説明するフローチャートである。

図6A〜図6Bは、第1実施形態(第1例)のカラムAD変換部300AAにおける全画素読出しの効果を説明する図である。特に、図6Aは、比較例の2カラム共有と第1実施形態(第1例)の2カラム共有における全画素読出し時の1行分の処理時間の比較結果を説明する図である。図6Bは、比較例と第1実施形態(第1例)の差異をセトリング期間との関係で説明する図である。

特許文献1では水平・垂直のそれぞれにハーフピッチで画素ずらしを行ない、隣接する2列分を1つの比較器13やカウンタ14でAD変換するようにしている。共有される2つの画素については各別の行信号線で垂直駆動するようになっている。

このような構成の場合、常識的に解釈すると、列並列ADCブロック15(本実施形態のカラムAD変換部300に相当)のレイアウトの概略は、図5(1)または図5(2)のようになると考えられる。図5(1)は、本実施形態の構成と同様であり、カウンタ14(本実施形態の計数処理部352に相当)は、カウンタ353が2列に対して1つを共有する構成であるが、一時記憶部358は、2n−1列目と2n列目の各々に対応して設けられる構成である。hカラム共有に一般展開する場合、一時記憶部358をh個にすればよい。一方、図5(2)は、複数カラムに1桁当たり1つの一時記憶部358を持つ構成である。

hカラム共有時に共有画素個別駆動方式を採る比較例において、全画素読出しでAD変換処理を行なう場合の常識的に考えられる手順を図5Aに示す。因みに、図5Aは、図5(1)のレイアウト構成をhカラム共有に一般展開した場合で記載している。

共有されるh個(図5では2個)の画素を各別の行信号線で垂直駆動することから、共有対象のh個の画素のAD変換処理を行順に行なうことを「常識的に考えられる手順」と考える。hカラム共有のAD変換部302Xが担当する1列目の垂直信号線19_1を1/hカラム、2列目の垂直信号線19_2を2/hカラム、…、h−1列目の垂直信号線19_h-1をh−1/hカラム、h列目の垂直信号線19_hをh/hカラムと記載する。

先ず、1/hカラムの単位画素3(第1画素)の垂直選択用トランジスタ40をオンして暗時信号を垂直信号線19に読み込む(S100_1)。カウンタ353を初期化して(S102_1)、1/hカラムの暗時信号をダウンカウントモードでAD変換(減算AD変換)することで暗時信号のAD変換結果を取得する(S104_1)。次に、1/hカラムの単位画素3の読出選択用トランジスタ34(転送ゲート)をオンして受光信号を垂直信号線19に読み込む(S106_1)。暗時信号のAD変換結果を開始点として1/hカラムの受光信号をアップカウントモードでAD変換(加算AD変換)することで受光信号のAD変換結果を取得する(S108_1)。カウンタの内容としては1/hカラムについてCDS処理されたAD変換結果が得られるので、その計数結果を1/hカラムの一時記憶部へ書き出す(S109_1)。

同様にして、2/hカラムの単位画素3(第2画素)の垂直選択用トランジスタ40をオンして暗時信号を垂直信号線19に読み込む(S100_2)。カウンタ353を初期化して(S102_2)、2/hカラムの暗時信号をダウンカウントモードでAD変換(減算AD変換)することで暗時信号のAD変換結果を取得する(S104_2)。次に、2/hカラムの単位画素3の読出選択用トランジスタ34(転送ゲート)をオンして受光信号を垂直信号線19に読み込む(S106_2)。暗時信号のAD変換結果を開始点として2/hカラムの受光信号をアップカウントモードでAD変換(加算AD変換)することで受光信号のAD変換結果を取得する(S108_2)。カウンタの内容としては2/hカラムについてCDS処理されたAD変換結果が得られるので、その計数結果を2/hカラムの一時記憶部へ書き出す(S109_2)。

以下同様にして、3/hカラム、…、h/hカラムについてのAD変換処理を行なう。

このように、hカラム共有時に共有画素個別駆動方式を採る比較例において、全画素読出しでAD変換処理を行なう場合は、第1画素の暗時信号をAD変換した後で第1画素の受光信号をAD変換し、その後に、第2画素の暗時信号をAD変換した後で第2画素の受光信号をAD変換するという順序でAD変換とCDS処理を行なうと推測できる。

図5(2)のレイアウトの場合の動作例が図5Bに示されている。図5B(1)は、カラム共有をしないと仮定した場合の動作タイミングであり、図5B(2)は、2カラム共有の場合の動作タイミングである。図中において、オートゼロ期間azは、コンパレータ322の基準つまり零点を調整する処理である。図2Aにて説明したように、暗時信号セトリング期間spおよび受光信号セトリング期間sdはそれぞれ、暗時信号および受光信号を単位画素3から垂直信号線19に読み込み、垂直信号線19の電位(画素信号電圧Vx)が安定することを待つセトリングの時間である。シャッタ期間shは露光時間を決める電子シャッタの期間であり、リセットトランジスタ36をオンさせることでフローティングディフュージョン38に読み出した電荷をたとえば電源Vddに掃き捨てる期間である。

図5(2)のレイアウトの場合は、共有対象の複数カラムに対して1つの一時記憶部358であるので、レイアウト面積は小さくなる。しかしながら、水平転送時間に若干制約が発生する。これは、たとえば1/2カラムのAD変換が完了した後にはその処理結果を水平転送してしまわないと次の2/2カラム目の処理に移行できないことに起因する。

ここで、図2Aや図5B(2)から推測されるように、図5(2)のレイアウトの場合に、2カラム共有で全画素読出しを行なうと、1/2カラム目の処理と2/2カラム目の処理のそれぞれに、暗時信号セトリング期間spおよび受光信号セトリング期間sdが存在してしまう。本実施形態の仕組みでは、このセトリング期間の影響を抑制できる仕組みにする。以下、この点について、図6〜図6Bを参照して説明する。

図6には、2カラム共有構成の第1実施形態(第1例)のAD変換部302AAにおいて、全画素読出しでAD変換処理を行なう場合の処理手順が示されている。

先ず、共有画素同時駆動方式を採り、画素ずらしの場合でも共有対象となる2列分の画素について同時に画素を垂直駆動することにする。たとえば、1/2カラムおよび2/2カラムの単位画素3(第1画素および第2画素)の各垂直選択用トランジスタ40をオンして暗時信号を垂直信号線19_2n-1 ,19_2n に読み込む(S200)。これにより、1/2カラムおよび2/2カラムの各単位画素3のリセットレベルSrst が垂直信号線19_2n-1 ,19_2n に現われる。

カウンタ353を初期化して(S202_1)、1/2カラムの暗時信号を2入力セレクタ313で選択してダウンカウントモードでAD変換(減算AD変換)することで暗時信号のAD変換結果を取得する(S204_1)。カウンタの内容としては1/2カラムのP相のAD変換結果が得られるので、その計数結果を1/2カラムの一時記憶部358_1へ待避させる(S206_1)。

カウンタ353を初期化して(S202_2)、2/2カラムの暗時信号を2入力セレクタ313で選択してダウンカウントモードでAD変換(減算AD変換)することで暗時信号のAD変換結果を取得する(S204_2)。カウンタの内容としては2/2カラムのP相のAD変換結果が得られるので、その計数結果を2/2カラムの一時記憶部358_2へ待避させる(S206_2)。

次に、1/2カラムおよび2/2カラムの単位画素3(第1画素および第2画素)の各読出選択用トランジスタ34(転送ゲート)をオンして受光信号を垂直信号線19_2n-1 ,19_2n に読み込む(S210)。これにより、1/2カラムおよび2/2カラムの各単位画素3の信号レベルSsig が垂直信号線19_2n-1 ,19_2n に現われる。

本実施形態では、カラム内でCDS処理を完結させるために、暗時信号のAD変換結果を開始点として各カラムの受光信号をアップカウントモードでAD変換(加算AD変換)することで受光信号のAD変換結果を取得する。このためには、本実施形態では、暗時信号のAD変換結果を一時記憶部358_1,358_2に退避させているのでそれをカウンタ353に読み込む(書き戻す)必要がある。

たとえば、先ず、一時記憶部358_1に退避させておいた1/2カラムのP相のAD変換結果をカウンタ353に読み込む(S212_1)。この後、1/2カラムの受光信号を2入力セレクタ313で選択して暗時信号のAD変換結果を開始点としてアップカウントモードでAD変換(加算AD変換)することで受光信号のAD変換結果を取得する(S214_1)。カウンタの内容としては1/2カラムについてCDS処理されたAD変換結果が得られるので、その計数結果を1/2カラムの一時記憶部358_1へ書き出す(S216_1)。

同様にして、一時記憶部358_2に退避させておいた2/2カラムのP相のAD変換結果をカウンタ353に読み込む(S212_2)。この後、2/2カラムの受光信号を2入力セレクタ313で選択して暗時信号のAD変換結果を開始点としてアップカウントモードでAD変換(加算AD変換)することで受光信号のAD変換結果を取得する(S214_2)。カウンタの内容としては2/2カラムについてCDS処理されたAD変換結果が得られるので、その計数結果を2/2カラムの一時記憶部358_2へ書き出す(S216_2)。

ここでは、1/2カラムのP相処理→2/2カラムのP相処理→1/2カラムのD相処理→2/2カラムのD相処理の順で処理する例で説明したが、同じ意味を持つレベル同士の組合せで切り替えればよく、本例の場合、2カラム分のP相処理→2カラム分のD相処理となっている限り、他の順にすることができる。P相処理とD相処理のそれぞれについて、1/2カラムと2/2カラムの処理順を逆にしてもよく、たとえば、1/2カラムのP相処理→2/2カラムのP相処理→2/2カラムのD相処理→1/2カラムのD相処理の順で処理してもよい。

このように、第1実施形態(第1例)の仕組みによれば、共有対象の2カラムについて同時に垂直駆動を行なうようにした。これによって、共有対象の2カラムは、同時にセトリングが行なわれる。換言すると、1/2カラムの暗時信号セトリング期間sp_1と2/2カラムの暗時信号セトリング期間sp_2は同一タイミングとなり、1/2カラムの受光信号セトリング期間sd_1と2/2カラムの受光信号セトリング期間sd_2は同一タイミングとなる。したがって、論理的には、本実施形態を採用しない場合に対して、1カラムの「sp(sp_1またはsp_2)+sd(sd_1またはsd_2)」の分だけ処理時間を短縮できる。

本実施形態では、処理対象画素の暗時信号をAD変換した後、その処理対象画素の受光信号をAD変換するまでの期間、一時記憶部358に暗時信号のAD変換結果を退避させることにした。これによって、共有対象の全画素についてP相処理を完結させてからD相処理を行なう場合でも、共有対象の全画素でセトリングを同時に行なうことができるようにし、また、全画素読出し時にCDS処理を可能にしている。

共有画素同時駆動方式を採り共有対象の全画素でセトリングを同時に行なうこと(セトリング同時実行型と称する)による処理時間短縮の効果が図6Aおよび図6Bに示されている。図6A(1)は、比較例を示したもので図5B(2)と同じである。図6A(2)は、第1実施形態(第1例)の場合である。

図6A(2)に示す第1実施形態(第1例)における1行の処理は、オートゼロ期間az、暗時信号セトリング期間sp、暗時信号スイッチ以降セトリング期間sp2 、暗時信号カウント可能期間cp、受光信号セトリング期間sd、受光信号スイッチ以降セトリング期間sd2 、受光信号カウント可能期間cd、シャッタ期間shを含む。

暗時信号スイッチ以降セトリング期間sp2 は、2カラム分のP相処理において1/2カラム目と2/2カラム目を2入力セレクタ313で切り替えるために発生する期間である。受光信号スイッチ以降セトリング期間sd2 は、2カラム分のD相処理において1/2カラム目と2/2カラム目を2入力セレクタ313で切り替えるために発生する期間である。何れも、2入力セレクタ313によりコンパレータ322側にも少しの寄生容量が存在するため、スイッチ切替え時にも少しセトリングに時間かかる点を考慮した時間である。しかしながら、これらのスイッチ切替えに要する時間は、垂直信号線19全体をセトリングする時間(暗時信号セトリング期間spや受光信号セトリング期間sd)に比べると遙かに短く、たとえば1/5以下になる。スイッチ切替えに要する時間があったとしても、セトリング同時実行型の方が、2カラム分の暗時信号セトリング期間spおよび受光信号セトリング期間sdを同じタイミングで実行できる分、短い時間でAD変換処理ができる。

図2Aでの説明から理解されるように、暗時信号カウント可能期間cpおよび受光信号カウント可能期間cdがAD変換を行なう処理期間であり、この期間に、参照信号SLP_ADC が傾斜状に変化し、コンパレータ322で、選択されたカラムの垂直信号線19に現われる画素信号電圧Vxと比較され、その結果に基づき、カウンタ353がカウントを行なったり停止したりする。

図6Bには、セトリング時間短縮の概念図が示されている。図6B(1)は、共有画素個別駆動方式(垂直信号線個別セトリング型)のカラム共有の垂直信号線19の波形(画素信号電圧Vx)を示す。図6B(2)は、本実施形態の共有画素同時駆動方式を採る垂直信号線同時セトリング型のカラム共有の垂直信号線19の波形(画素信号電圧Vx)を示す。図6B(2)の垂直信号線同時セトリング型のカラム共有では、共有対象の2つの垂直信号線19_2n-1 ,19_2n の画素信号電圧Vx_2n-1 ,Vx_2n と2入力セレクタ313よりコンパレータ322側で共有された配線部分の画素信号電圧Vx_sw について示す。

図6B(1)に示す垂直信号線個別セトリング型のカラム共有における暗時信号セトリング期間spおよび受光信号セトリング期間sdの内の1回すつが、図6B(2)に示す垂直信号線同時セトリング型のカラム共有では、2つの垂直信号線19_2n-1 ,19_2n の選択切替えに伴う画素信号電圧Vx_sw の部分の寄生容量の充電のみの時間で済み、全体のAD変換処理時間が短縮されていることが分かる。

したがって、共有画素同時駆動方式を採るセトリング同時実行型の方が、それを適用しない場合よりも、共有対象の2カラム分のAD変換処理を完結させるために要する時間は短くなる。その結果として、本実施形態を適用しない場合よりも高速にAD変換の処理を行なうことができ、フレームレートが改善する。

たとえば、画素ずらしを適用する特許文献1との対比では、通常の2行分の処理時間を、それよりも短縮できるので、1水平期間を短くすることで全体のフレームレートの短縮が可能になる。また、元々1行上の2カラムについて画素共有を適用する場合、全画素読出しを通常の1行分の処理時間で完結させる場合、倍速処理を行なう。この場合においても、2カラム分のAD変換処理を完結させるために要する時間を短くできるので、1水平期間を短くすることで全体のフレームレートの短縮が可能になる。

[第2例:3カラム共有&モノクロ]
図7は、カラム信号処理の第1実施形態(第2例)を説明する図である。

第1実施形態(第2例)のカラムAD変換部300ABは、固体撮像装置1がモノクロ撮像用である場合に、3カラム(3本の垂直信号線19)に対して、1つのAD変換部302ABを共有する構成例である。また、信号処理としては、全画素読出しを行なう事例である。共有対象の3カラムとしては、以下では3n−2列目、3n−1列目、3n列目(nは1以上の正の整数)の組であるものとして説明する。

第1実施形態(第1例)のカラムAD変換部300AAとの相違は、3カラムで比較部320、カウント動作期間制御部330、計数処理部352、データ記憶部360を共有し、3カラムの垂直信号線19の中から1つを比較部320に接続するようにする点である。以下では、第1実施形態(第1例)のカラムAD変換部300AAとの相違点のみ説明する。

各AD変換部302ABは、図7(1)に示すように、3列(3n−2列目、3n−1列目、3n列目)の垂直信号線19の中から1つを選択する3入力−1出力型のセレクタ312(3入力セレクタ316と称する)を有し、その後段に、コンパレータ322、カウンタ制御信号生成部332、カウンタ353、一時記憶部358が順に配置されている。

ここで、図7(1)は、図3(1)と同様に、カラムごとに、AD変換部302ABにてCDS処理を完結しておくことのできる構成である。たとえば、カウンタ353は3列に対して1つを共有する構成であるが、一時記憶部358は、3n−2列目、3n−1列目、3n列目の各々に対応して設けられる構成となっている。たとえば、3n−1列目の計数データが一時記憶部358_1に記憶され、3n−1列目の計数データが一時記憶部358_2に記憶され、3n列目の計数データが一時記憶部358_3に記憶される。

これに対して、図7(2)は、図7(2)と同様に、パイプライン水平転送に対応する構成例であり、計数処理部352(カウンタ353)の後段にさらにラッチ362をカラムごとに備えている。ラッチ362は、3n−2列目、3n−1列目、3n列目の各々に対応して設けられる構成となっている。たとえば、3n−2列目の計数データがラッチ362_1に記憶され、3n−1列目の計数データがラッチ362_2に記憶され、3n列目の計数データがラッチ362_3に記憶される。

*3入力セレクタの構成例
図7Aは、3入力セレクタ316の構成例を示す図である。3入力セレクタ316は、CMOSスイッチ314が3個並列接続されている。1つの3入力セレクタ316は6個のトランジスタを使用する。CMOSスイッチ314_1,314_2,314_3は、各入力側が対応する垂直信号線19_1(3n−2列目),19_2(3n−1列目),19_3(3n列目)に個別に接続され、各出力側が図示しない比較部320の反転入力端に共通に接続される。

3入力セレクタ316は、2入力セレクタ313とは異なり、CMOSスイッチ314_1,314_2,314_3のそれぞれについて、そのnMOSとpMOSのゲートを、相補関係にある1対のセレクト信号VSEL,xVSELで制御する。たとえば、nMOS_1,nMOS_2,nMOS_3にはそれぞれ制御信号VSEL1,VSEL2,VSEL3が各別に入力され、pMOS_1,pMOS_2,pMOS_3にはそれぞれ制御信号XVSEL1,XVSEL2,XVSEL3が各別に入力される。

VSEL1=H,xVSEL1=L,VSEL2=L,xVSEL2=H,VSEL3=L,xVSEL3=Hのときに垂直信号線19_1(3n−2列目)が選択される。VSEL1=L,xVSEL1=H,VSEL2=H,xVSEL2=L,VSEL3=L,xVSEL3=Hのときに垂直信号線19_2(3n−1列目)が選択される。VSEL1=L,xVSEL1=H,VSEL2=L,xVSEL2=H,VSEL3=H,xVSEL3=Lのときに垂直信号線19_3(3n列目)が選択される。

なお、ここで示した3入力セレクタ316の構成は一例に過ぎず、様々な変形が可能である。たとえば、2入力セレクタ313を2段構成にして、1段目で3n−2列目と3n−1列目の何れか一方を選択し、2段目でその出力と3n列目の何れか一方を選択する構成にするなど、その他の構成も採り得る。

*計数処理部の構成例:3カラム共有
図8〜図8Aは、第1実施形態(第2例)のAD変換部302ABに使用される計数処理部352の構成例を説明する図である。ここで、図8は、3カラム1桁分の概要(回路概要と回路ブロック図)を示し、図8Aは、その詳細な回路構成例を示す。図示しないが、計数部周辺の全体概要(13ビット対応)の構成は一時記憶部358の部分を除いて図4Aと同様である。以下では、第1実施形態(第1例)のAD変換部302AAとの相違点のみ説明する。

先ず図8に示す3カラム1桁分の概要においては、各段のD型フリップフロップ401に対して、書込み制御部354、書戻し制御部356、3つの一時記憶部358_1,358_2,358_3(メモリ1,2,3)、水平転送ドライバ359が設けられている。つまり、AD変換部302ABは、回路ブロック図としては、AD変換部302AAをベースとして、一時記憶部358_3(メモリ3)が追加されている点が異なるだけである。

したがって、図8Aに示す詳細な回路構成例においても、3つの一時記憶部358_1,358_2,358_3が設けられている。AD変換部302AAとは異なり、3つの一時記憶部358_1,358_2,358_3は、CMOSスイッチ482_1,482_2,482_3およびCMOSスイッチ488_1,488_2,488_3のそれぞれについて、そのnMOSとpMOSのゲートを、相補関係にある1対の制御信号LSEL,xLSELで制御する。

*動作
図9〜図9Aは、3カラム共有構成である第1実施形態(第2例)のカラムAD変換部300ABにおける全画素読出し時のAD変換とCDS処理の動作を説明する図である。ここで、図9は、第1実施形態(第2例)のカラムAD変換部300ABにおける全画素読出し時のAD変換とCDS処理の動作を説明するフローチャートである。図9Aは、第1実施形態(第2例)のカラムAD変換部300ABにおける全画素読出しの効果を説明する図である。特に、図9Aは、比較例の3カラム共有と第1実施形態(第2例)の3カラム共有における全画素読出し時の1行分の処理時間の比較結果を説明する図である。
比較例は、共有される3カラム分の垂直信号線19に対して個別に画素リセット(それに伴うセトリング)を行なう共有画素個別駆動方式を採る形態のものを意味する。典型例は、画素ずらし配置として、画素アレイ部10の電荷生成部32が行方向および列方向に1/3ピッチズレで配置されているものに3カラム共有を適用するものが該当する。

先ず、共有画素同時駆動方式を採り、画素ずらしの場合でも共有対象となる3行分の画素について同時に画素を垂直駆動することにする。たとえば、1/3カラム、2/3カラム、3/3カラムの単位画素3(第1画素、第2画素、第3画素)の各垂直選択用トランジスタ40をオンして暗時信号を垂直信号線19_3n-2 ,19_3n-1 ,19_3n に読み込む(S300)。これにより、1/3カラム、2/3カラム、3/3カラムの各単位画素3のリセットレベルSrst が垂直信号線19_3n-2 ,19_3n-1 ,19_3n に現われる。

カウンタ353を初期化して(S302_1)、1/3カラムの暗時信号を3入力セレクタ316で選択してダウンカウントモードでAD変換(減算AD変換)することで暗時信号のAD変換結果を取得する(S304_1)。カウンタの内容としては1/3カラムのP相のAD変換結果が得られるので、その計数結果を1/3カラムの一時記憶部358_1へ待避させる(S306_1)。

カウンタ353を初期化して(S302_2)、2/3カラムの暗時信号を3入力セレクタ316で選択してダウンカウントモードでAD変換(減算AD変換)することで暗時信号のAD変換結果を取得する(S304_2)。カウンタの内容としては2/3カラムのP相のAD変換結果が得られるので、その計数結果を2/3カラムの一時記憶部358_2へ待避させる(S306_2)。

カウンタ353を初期化して(S302_3)、3/3カラムの暗時信号を3入力セレクタ316で選択してダウンカウントモードでAD変換(減算AD変換)することで暗時信号のAD変換結果を取得する(S304_3)。カウンタの内容としては3/3カラムのP相のAD変換結果が得られるので、その計数結果を3/3カラムの一時記憶部358_3へ待避させる(S306_2)。

次に、1/3カラム、2/3カラム、3/3カラムの単位画素3(第1画素、第2画素、第3画素)の各読出選択用トランジスタ34(転送ゲート)をオンして受光信号を垂直信号線19_3n-2 ,19_3n-1 ,19_3n に読み込む(S310)。これにより、1/3カラム、2/3カラム、3/3カラムの各単位画素3の信号レベルSsig が垂直信号線19_3n-2 ,19_3n-1 ,19_3n に現われる。

本実施形態では、カラム内でCDS処理を完結させるために、暗時信号のAD変換結果を開始点として各カラムの受光信号をアップカウントモードでAD変換(加算AD変換)することで受光信号のAD変換結果を取得する。このためには、本実施形態では、暗時信号のAD変換結果を一時記憶部358_1,358_2,358_3に退避させているのでそれをカウンタ353に読み込む(書き戻す)必要がある。

たとえば、先ず、一時記憶部358_1に退避させておいた1/3カラムのP相のAD変換結果をカウンタ353に読み込む(S312_1)。この後、1/3カラムの受光信号を3入力セレクタ316で選択して暗時信号のAD変換結果を開始点としてアップカウントモードでAD変換(加算AD変換)することで受光信号のAD変換結果を取得する(S314_1)。カウンタの内容としては1/3カラムについてCDS処理されたAD変換結果が得られるので、その計数結果を1/3カラムの一時記憶部358_1へ書き出す(S316_1)。

同様にして、一時記憶部358_2に退避させておいた2/3カラムのP相のAD変換結果をカウンタ353に読み込む(S312_2)。この後、2/3カラムの受光信号を3入力セレクタ316で選択して暗時信号のAD変換結果を開始点としてアップカウントモードでAD変換(加算AD変換)することで受光信号のAD変換結果を取得する(S314_2)。カウンタの内容としては2/3カラムについてCDS処理されたAD変換結果が得られるので、その計数結果を2/3カラムの一時記憶部358_2へ書き出す(S316_2)。

同様にして、一時記憶部358_3に退避させておいた3/3カラムのP相のAD変換結果をカウンタ353に読み込む(S312_3)。この後、3/3カラムの受光信号を3入力セレクタ316で選択して暗時信号のAD変換結果を開始点としてアップカウントモードでAD変換(加算AD変換)することで受光信号のAD変換結果を取得する(S314_3)。カウンタの内容としては3/3カラムについてCDS処理されたAD変換結果が得られるので、その計数結果を3/3カラムの一時記憶部358_3へ書き出す(S316_3)。

ここでは、1/3カラムのP相処理→2/3カラムのP相処理→3/3カラムのP相処理→1/3カラムのD相処理→2/3カラムのD相処理→3/3カラムのD相処理の順で処理する例で説明したが、3カラム分のP相処理→3カラム分のD相処理となっている限り、他の順にすることができる。P相処理とD相処理のそれぞれについて、1/3カラムと2/3カラムと3/3カラムの処理順を逆にしてもよく、たとえば、1/3カラムのP相処理→3/3カラムのP相処理→2/3カラムのP相処理→3/3カラムのD相処理→2/3カラムのD相処理→1/3カラムのD相処理の順で処理してもよい。

このように、第1実施形態(第2例)の仕組みによれば、共有対象の3カラムについて同時に垂直駆動を行なうようにした。これによって、共有対象の3カラムは、同時にセトリングが行なわれる。換言すると、1/3カラムの暗時信号セトリング期間sp_1と2/3カラムの暗時信号セトリング期間sp_2と3/3カラムの暗時信号セトリング期間sp_3は同一タイミングとなる。1/3カラムの受光信号セトリング期間sd_1と2/3カラムの受光信号セトリング期間sd_2と3/3カラムの受光信号セトリング期間sd_3は同一タイミングとなる。したがって、論理的には、本実施形態を採用しない場合に対して、2カラムの「sp+sd」の分だけ処理時間を短縮できる。

第1実施形態(第2例)は、第1実施形態(第1例)と同様に、共有対象の全画素についてP相処理を完結させてからD相処理を行なう場合でも、共有対象の全画素でセトリングを同時に行なうことができるようにし、また、全画素読出し時にCDS処理を可能にしている。したがって、第1実施形態(第1例)と同様の効果を享受できる。

共有画素同時駆動方式を採り共有対象の全画素でセトリングを同時に行なうこと(セトリング同時実行型と称する)による処理時間短縮の効果が図9Aに示されている。図9A(1)は、比較例を示したものである。図9A(2)は、第1実施形態(第2例)の場合である。各記号の意味は、第1実施形態(第1例)と同様である。

暗時信号スイッチ以降セトリング期間sp2 は、3カラム分のP相処理において1/3カラム目と2/3カラム目および2/3カラム目と3/3カラム目を3入力セレクタ316で切り替えるために発生する期間である。受光信号スイッチ以降セトリング期間sd2 は、3カラム分のD相処理において1/3カラム目と2/3カラム目を3入力セレクタ316で切り替えるために発生する期間である。何れも、3入力セレクタ316によりコンパレータ322側にも少しの寄生容量が存在するため、スイッチ切替え時にも少しセトリングに時間かかる点を考慮した時間である。

しかしながら、これらのスイッチ切替えに要する時間は、垂直信号線19全体をセトリングする時間(暗時信号セトリング期間spや受光信号セトリング期間sd)に比べると遙かに短く、たとえば1/5以下になる。スイッチ切替えに要する時間があったとしても、セトリング同時実行型の方が、3カラム分の暗時信号セトリング期間spおよび受光信号セトリング期間sdを同じタイミングで実行できる分、短い時間でAD変換処理ができる。したがって、共有画素同時駆動方式を採るセトリング同時実行型の方が、それを適用しない場合よりも、共有対象の3カラム分のAD変換処理を完結させるために要する時間は短くなる。

[第3例:Mカラム共有&モノクロ]
図10は、カラム信号処理の第1実施形態(第3例)を説明する図である。

第1実施形態(第3例)のカラムAD変換部300ACは、固体撮像装置1がモノクロ撮像用である場合に、Mカラム(M本の垂直信号線19:Mは4以上の正の整数)に対して、1つのAD変換部302ACを共有する構成例である。また、信号処理としては、全画素読出しを行なう事例である。つまり、第1例では2カラム共有、第2例では3カラム共有について説明したが、第3例は、その考え方を一般展開したものである。以下ではMn−(M−1)列目、Mn−(M−2)列目、Mn−(M−3)列目、…、Mn−1列目、Mn列目(nは1以上の正の整数)の組であるものとして説明する。

第1実施形態の第1例や第2例との相違は、Mカラムで比較部320、カウント動作期間制御部330、計数処理部352、データ記憶部360を共有し、Mカラムの垂直信号線19の中から1つを比較部320に接続するようにする点である。

第1例や第2例から、コンパレータ322やカウンタ353などをたとえば6カラムで共有する6カラム共有方式など、2カラムや3カラム以外の数のカラムを共有する方式が容易に類推できる。以下では、第1例や第2例との相違点のみ説明する。

各AD変換部302ACは、図10に示すように、M列の垂直信号線19の中から1つを選択するM入力−1出力型のセレクタ312(M入力セレクタ317と称する)を有し、その後段に、コンパレータ322、カウンタ制御信号生成部332、カウンタ353、一時記憶部358が順に配置されている。

そして、図3(1)と同様に、カラムごとに、AD変換部302ACにてCDS処理を完結させるべく、カウンタ353はM列に対して1つを共有する構成であるが、一時記憶部358は、M列の各々に対応して設けられる構成となっている。たとえば、Mn−(M−1)列目の計数データが一時記憶部358_1に記憶され、Mn−(M−2)列目の計数データが一時記憶部358_2に記憶され、Mn−(M−3)列目の計数データが一時記憶部358_3に記憶され、以下同様にして、Mn−1列目の計数データが一時記憶部358_Mn-1に記憶され、Mn列目の計数データが一時記憶部358_Mnに記憶される。図示しないが、図7(2)と同様に、ラッチ362をカラムごとに備えることで、パイプライン水平転送に対応する構成例にすることもできる。

第1実施形態(第3例)のAD変換部302ACに使用されるカウンタ353および一時記憶部358並びにその周辺回路の構成例については図示しないが、前述の第2例の説明から推測されるように、Mカラム1桁分について、一時記憶部358をM個設けるように変形すればよい。つまり、AD変換部302ACは、回路ブロック図や詳細構成図としては、AD変換部302AAをベースとして、一時記憶部358をM個設けるようにすればよい。

*動作
図10Aは、Mカラム共有構成である第1実施形態(第3例)のカラムAD変換部300ACにおける全画素読出し時のAD変換とCDS処理の動作を説明する図である。ここで、図10Aは、第1実施形態(第3例)のカラムAD変換部300ACにおける全画素読出し時のAD変換とCDS処理の動作を説明するフローチャートである。要するに、2カラム共有の場合(第1例)の全画素読出し動作を示した図6や3カラム共有の場合(第2例)の全画素読出し動作を示した図9をMカラム共有に一般展開して示したAD変換とCDS処理を示すフローチャートである。

先ず、共有画素同時駆動方式を採り、画素ずらしの場合でも共有対象となるM行分の画素について同時に画素を垂直駆動することにする。たとえば、1/Mカラム、2/Mカラム、…、M/Mカラムの単位画素3の各垂直選択用トランジスタ40をオンして各画素の暗時信号を各垂直信号線19に読み込む(S400)。これにより、1/Mカラム、2/Mカラム、…、M/Mカラムの各単位画素3のリセットレベルSrst が各垂直信号線19に現われる。

カウンタ353を初期化して(S402_1)、1/Mカラムの暗時信号をM入力セレクタ317で選択してダウンカウントモードでAD変換(減算AD変換)することで暗時信号のAD変換結果を取得する(S404_1)。カウンタの内容としては1/MカラムのP相のAD変換結果が得られるので、その計数結果を1/Mカラムの一時記憶部358_1へ待避させる(S406_1)。

カウンタ353を初期化して(S402_2)、2/Mカラムの暗時信号をM入力セレクタ317で選択してダウンカウントモードでAD変換(減算AD変換)することで暗時信号のAD変換結果を取得する(S404_2)。カウンタの内容としては2/MカラムのP相のAD変換結果が得られるので、その計数結果を2/Mカラムの一時記憶部358_2へ待避させる(S406_2)。

以下同様にして、M/MカラムについてまでのP相処理を完結させる。たとえば、最後のM/Mカラムについては、カウンタ353を初期化して(S402_M)、M/Mカラムの暗時信号をM入力セレクタ317で選択してダウンカウントモードでAD変換(減算AD変換)することで暗時信号のAD変換結果を取得する(S404_M)。カウンタの内容としてはM/MカラムのP相のAD変換結果が得られるので、その計数結果をM/Mカラムの一時記憶部358_Mへ待避させる(S406_M)。

次に、1/Mカラム、2/Mカラム、…、M/Mカラムの単位画素3の各読出選択用トランジスタ34(転送ゲート)をオンして各画素の受光信号を各垂直信号線19に読み込む(S410)。これにより、1/Mカラム、2/Mカラム、…、M/Mカラムの各単位画素3の信号レベルSsig が各垂直信号線19に現われる。

本実施形態では、カラム内でCDS処理を完結させるために、暗時信号のAD変換結果を開始点として各カラムの受光信号をアップカウントモードでAD変換(加算AD変換)することで受光信号のAD変換結果を取得する。このためには、本実施形態では、暗時信号のAD変換結果を一時記憶部358_1,358_2,…,358_Mに退避させているのでそれをカウンタ353に読み込む(書き戻す)必要がある。

たとえば、先ず、一時記憶部358_1に退避させておいた1/MカラムのP相のAD変換結果をカウンタ353に読み込む(S412_1)。この後、1/Mカラムの受光信号をM入力セレクタ317で選択して暗時信号のAD変換結果を開始点としてアップカウントモードでAD変換(加算AD変換)することで受光信号のAD変換結果を取得する(S414_1)。カウンタの内容としては1/MカラムについてCDS処理されたAD変換結果が得られるので、その計数結果を1/Mカラムの一時記憶部358_1へ書き出す(S416_1)。

同様にして、一時記憶部358_2に退避させておいた2/MカラムのP相のAD変換結果をカウンタ353に読み込む(S412_2)。この後、2/Mカラムの受光信号をM入力セレクタ317で選択して暗時信号のAD変換結果を開始点としてアップカウントモードでAD変換(加算AD変換)することで受光信号のAD変換結果を取得する(S414_2)。カウンタの内容としては2/MカラムについてCDS処理されたAD変換結果が得られるので、その計数結果を2/Mカラムの一時記憶部358_2へ書き出す(S416_2)。

以下同様にして、M/MカラムについてまでのD相処理を完結させる。たとえば、最後のM/Mカラムについては、一時記憶部358_Mに退避させておいたM/MカラムのP相のAD変換結果をカウンタ353に読み込む(S412_M)。この後、M/Mカラムの受光信号をM入力セレクタ317で選択して暗時信号のAD変換結果を開始点としてアップカウントモードでAD変換(加算AD変換)することで受光信号のAD変換結果を取得する(S414_M)。カウンタの内容としてはM/MカラムについてCDS処理されたAD変換結果が得られるので、その計数結果をM/Mカラムの一時記憶部358_Mへ書き出す(S416_M)。

第1実施形態の第1例や第2例から推測されるように、ここで示した処理順は一例であり、Mカラム分のP相処理→Mカラム分のD相処理となっている限り、他の順にすることができる。

このように、第1実施形態(第3例)の仕組みによれば、共有対象のMカラムについて同時に垂直駆動を行なうようにした。これによって、共有対象のMカラムは、同時にセトリングが行なわれる。換言すると、各カラムの暗時信号セトリング期間sp_1,sp_2,…,sp_Mは同一タイミングとなるし、各カラムの受光信号セトリング期間sd_1,sd_2,…,sd_Mは同一タイミングとなる。したがって、論理的には、本実施形態を採用しない場合に対して、M−1カラムの「sp+sd」の分だけ処理時間を短縮できる。

第1実施形態(第3例)は、第1実施形態の第1例や第2例と同様に、共有対象の全画素についてP相処理を完結させてからD相処理を行なう場合でも、共有対象の全画素でセトリングを同時に行なうことができるようにし、また、全画素読出し時にCDS処理を可能にしている。したがって、第1実施形態の第1例や第2例と同様の効果を享受できる。

図6Aや図9Aと対応した図は割愛するが、Mカラム分のP相処理において処理対処カラムをM入力セレクタ317で切り替えるために暗時信号スイッチ以降セトリング期間sp2 が発生するし、Mカラム分のD相処理において処理対処カラムをM入力セレクタ317で切り替えるために受光信号スイッチ以降セトリング期間sd2 が発生する。しかしながら、これらのスイッチ切替えに要する時間は、垂直信号線19全体をセトリングする時間(暗時信号セトリング期間spや受光信号セトリング期間sd)に比べると遙かに短く、たとえば1/5以下になる。スイッチ切替えに要する時間があったとしても、セトリング同時実行型の方が、Mカラム分の暗時信号セトリング期間spおよび受光信号セトリング期間sdを同じタイミングで実行できる分、短い時間でAD変換処理ができる。したがって、共有画素同時駆動方式を採るセトリング同時実行型の方が、それを適用しない場合よりも、共有対象のMカラム分のAD変換処理を完結させるために要する時間は短くなる。

因みに、カラム内でAD変換の方式の中で、AD変換を2段階に行なうことにより、高速化する手法が提案されている。たとえば、下記参考文献Aに示すような技術がそれに該当する。このような技術を用いる場合、AD変換の時間が短くなる、つまり、図6Aや図9Aにおける暗時信号カウント可能期間cpおよび受光信号カウント可能期間cdで示されるカウント期間が短くなる。その結果、本実施形態を適用しない場合、相対的にセトリングに要する時間(暗時信号セトリング期間spおよび受光信号セトリング期間sd)の割合が大きくなる。よって、参考文献Aに示すような技術も併用する場合には、本実施形態の技術による効果は、さらに大きなものになる。

[参考文献A] M.F. Snoeij, P. Donegan, A.J.P. Theuwissen, K.A.A. Makinwa and J.H. Huijsing, “A CMOS image sensor with a column-level multiple-ramp single-slope ADC,” Digest ISSCC, pp. 506-618, Feb. 2007.

<カラム信号処理:第2実施形態−共有単位の全列水平加算読出し>
[第1例:2カラム共有&モノクロ]
図11は、カラム信号処理の第2実施形態(第1例)を説明する図である。第2実施形態は、全画素読出しではなく、水平方向へ共有単位で加算読出しを行なう点が第1実施形態と異なる。水平方向へ加算読出しを行なう点では後述の第3実施形態と似通っているが、全列について同じように、カラム共有を単位として水平方向に加算して読み出す点に特徴がある。この方式を共有単位の全列水平加算読出しと称する。

ここで、第2実施形態(第1例)のカラムAD変換部300BAは、固体撮像装置1がモノクロ撮像用である場合に、2カラム(2本の垂直信号線19)に対して、1つのAD変換部302BAを共有する構成例である。また、信号処理としては、共有単位の全列水平加算読出しを行なう事例である。

図11は、第2実施形態(第1例)のカラムAD変換部300BAの構成を、動作の理解がし易いように簡易的に示したものである。カラムAD変換部300BAの計数処理部352BAは、図示のように、2列(2n−1列目、2n列目)の垂直信号線19に対して、カウンタ353と一時記憶部358が順に配置されている。そして、カラムごとに、計数処理部352BAにてCDS処理を完結させるべく、カウンタ353は2列に対して1つを共有する構成であるが、2列の各々に対応して一時記憶部358(メモリ1,2)が設けられる構成となっている。図11(1)では示さないが、図11(2)に示すように、2つの垂直信号線19の中から1つを選択する2入力セレクタ313(スイッチ)、コンパレータ322、カウンタ制御信号生成部332がカウンタ353の前段に設けられる。また、図示しないが、ラッチ362をカラムごとに備えることで、パイプライン水平転送に対応する構成例にすることもできる。

全ての計数処理部352BAは、第1実施形態(第1例)とは若干異なり、ここでは、共有単位の全列水平加算読出しのみに対応する構成として、書戻し制御部356を備えていない(図中に不要と記載)。また、AD変換処理後に相補データを水平転送ドライバ359に供給できればよく、書込み制御部354や一時記憶部358は第1実施形態(第1例)と同じである必要はないし、複数列についてのP相処理と複数列についてのD相処理と連続して行なうことができるので、書込み制御部354や一時記憶部358を設けない構成にすることもできる。ただし、実際には、第1実施形態(第1例)の全画素読出しにも対応できるようにしておくのが好ましく、計数処理部352BAは第1実施形態(第1例)と同様の構成のものを使用するのがよい。

つまり、第2実施形態(第1例)の計数処理部352BAの構成自体は、第1実施形態(第1例)の計数処理部352AAと同様とするのがよい。その場合の第2実施形態(第1例)の計数処理部352AAの構成の詳細は図示しないが、たとえば、図3、図4A〜図4Bに示した第1実施形態(第1例)の計数処理部352AAと同様の構成のものであればよい。

*動作
図11Aは、2カラム共有構成である第2実施形態(第1例)のカラムAD変換部300BAにおける共有単位の全列水平加算読出し(2カラム水平加算処理と称する)時のAD変換とCDS処理の動作を説明する図である。図11A(1),図11A(2)は、信号の流れの概要を示す図である。図11A(3)は、動作手順の一例を示したフローチャートである。

第2実施形態(第1例)は2カラム共有であり、水平方向の2画素分を加算するときのAD変換とCDS処理の手順が示されている。第2実施形態(第1例)の殆どの動作は、全画素読出しを行なう第1実施形態(第1例)と同じである。全画素読出しを行なう第1実施形態(第1例)との相違は、2n−1カラム目の処理結果に2nカラム目の処理結果を加算することに起因する。加算処理を行なうので、第1実施形態(第1例)のように、P相処理結果を一時的に一時記憶部358_1,358_2に退避させておきD相処理時にその退避データを読み出すという処理が不要になる点が大きく異なる。また、2nカラム目のP相処理時にカウンタのリセットを行なうという処理が不要になる点も異なる。

2カラム水平加算処理のやり方としては、基本的には2つが考えられる。その違いは、2n−1カラム目用の一時記憶部358_1と2nカラム目用の一時記憶部358_2の何れに水平2カラム分の加算結果を記憶させるかである。このとき、各AD変換部302BAについて、何れを使用するかは本質的には自由である。

たとえば、図11A(1)に示すように、nが奇数のAD変換部302BA_o(302BA_1,302BA_3,…)は一時記憶部358_1に加算結果を記憶し、nが偶数のAD変換部302BA_e(302BA_2,302BA_4,…)は一時記憶部358_2に加算結果を記憶するということが考えられる。一方、図11A(2)に示すように、全てのAD変換部302BAについて、一時記憶部358_1,358_2の内で加算結果を記憶する担当を統一することも考えられる(図では一時記憶部358_1側)。また、図示しないが、加算結果を記憶する担当をバラバラにすることも考えられる。

図11A(3)を参照して、第2実施形態(第1例)の動作を説明する。

先ず、第1実施形態と同様に、共有画素同時駆動方式を採り、画素ずらしの場合でも共有対象となる2列分の画素について同時に画素を垂直駆動することにする。たとえば、1/2カラムおよび2/2カラムの単位画素3(第1画素および第2画素)の各垂直選択用トランジスタ40をオンして暗時信号を垂直信号線19_2n-1 ,19_2n に読み込む(S500)。これにより、1/2カラムおよび2/2カラムの各単位画素3のリセットレベルSrst が垂直信号線19_2n-1 ,19_2n に現われる。

カウンタ353を初期化して(S502)、1/2カラムの暗時信号を2入力セレクタ313で選択してダウンカウントモードでAD変換(減算AD変換)することで暗時信号のAD変換結果を取得する(S504_1)。

カウンタ353を初期化せずに、2/2カラムの暗時信号を2入力セレクタ313で選択して1/2カラムの暗時信号のAD変換結果を開始点としてダウンカウントモードでAD変換(減算AD変換)することで暗時信号のAD変換結果を取得する(S504_2)。カウンタの内容としては1/2カラムと2/2カラムの各P相の分を合わせたAD変換結果が得られる。

次に、1/2カラムおよび2/2カラムの単位画素3(第1画素および第2画素)の各読出選択用トランジスタ34(転送ゲート)をオンして受光信号を垂直信号線19_2n-1 ,19_2n に読み込む(S510)。これにより、1/2カラムおよび2/2カラムの各単位画素3の信号レベルSsig が垂直信号線19_2n-1 ,19_2n に現われる。

カウンタ353を初期化せずに、1/2カラムの受光信号を2入力セレクタ313で選択して、1/2カラムと2/2カラムの各P相の分を合わせた暗時信号のAD変換結果を開始点としてアップカウントモードでAD変換(加算AD変換)することで受光信号のAD変換結果を取得する(S514_1)。カウンタの内容としては1/2カラムと2/2カラムの各P相の分を合わせた分にさらに1/2カラムのD相の分を合わせたAD変換結果が得られる。

引き続き、カウンタ353を初期化せずに、2/2カラムの受光信号を2入力セレクタ313で選択して、1/2カラムと2/2カラムの各P相の分と1/2カラムのD相の分を合わせたAD変換結果を開始点としてアップカウントモードでAD変換(加算AD変換)することで受光信号のAD変換結果を取得する(S514_2)。カウンタの内容としては1/2カラムと2/2カラムについてCDS処理されたAD変換結果が得られるので、その計数結果を一時記憶部358_1,358_2の何れか一方(たとえば1/2カラム用の一時記憶部358_1)へ書き出す(S516)。

第1実施形態から推測されるように、ここで示した処理順は一例であり、2カラム分のP相処理→2カラム分のD相処理となっている限り、他の順にすることができる。

このように、第2実施形態(第1例)の仕組みによれば、共有対象の2カラムについて同時に垂直駆動を行なうようにした。これによって、共有対象の2カラムは、同時にセトリングが行なわれる。換言すると、1/2カラムの暗時信号セトリング期間sp_1と2/2カラムの暗時信号セトリング期間sp_2は同一タイミングとなり、1/2カラムの受光信号セトリング期間sd_1と2/2カラムの受光信号セトリング期間sd_2は同一タイミングとなる。したがって、論理的には、本実施形態を採用しない場合に対して、1カラムの「sp+sd」の分だけ処理時間を短縮できる。

本実施形態では、水平方向の2画素加算を行なうので、処理対象画素の暗時信号をAD変換した後、その処理対象画素の受光信号をAD変換するまでの期間、一時記憶部358に暗時信号のAD変換結果を退避させることや退避データをカウンタ353に書き戻すことが不要である。処理の途中に初期化や一時記憶部358からの読み出しを行なわず、カウンタ353の内容を保持した状態で、2カラム分のP相処理とD相処理を継続する。これによって、共有対象の全画素についてP相処理を完結させてからD相処理を行なう場合でも、共有対象の全画素でセトリングを同時に行なうことができるようにし、また、共有単位での水平加算読出し時にCDS処理を可能にしている。

このように、第2実施形態(第1例)の仕組みでは、カラムAD変換部300BAにおいて、水平加算モード時に、水平方向の2カラム分を加算処理しておくことができる。このため、たとえば、感度を維持しつつ水平出力する情報量を半分に低減でき、フレームレートの向上や消費電力の低減を図ることができる。

また、カラムAD変換処理では、垂直方向の画素加算の仕組みが知られているが、その技術を適用して、たとえば、カラムAD変換部300BA内での2カラム垂直加算処理も併用すれば、水平・垂直の両方向における各2画素加算(全体としては4画素加算)を実現できるために、フレームレートのさらなる向上を図ることができる。なお、2カラム垂直加算処理も併用する場合は、2次元空間的にも(垂直方向も)加算中心が均等になるように、たとえば、一時記憶部358_1,358_2の内で加算結果を記憶する担当を2行単位で切り替えることが考えられる。

[第2例:3カラム共有&モノクロ]
図12は、カラム信号処理の第2実施形態(第2例)を説明する図である。

第2実施形態(第2例)のカラムAD変換部300BBは、固体撮像装置1がモノクロ撮像用である場合に、3カラム(3本の垂直信号線19)に対して、1つのAD変換部302BBを共有する構成例である。また、信号処理としては、共有単位の全列水平加算読出しを行なう事例である。

図12は、第2実施形態(第2例)のカラムAD変換部300BBの構成を、動作の理解がし易いように簡易的に示したものである。カラムAD変換部300BBの計数処理部352BBは、図示のように、3列(3n−2列目、3n−1列目、3n列目)の垂直信号線19に対して、カウンタ353と一時記憶部358が順に配置されている。そして、カラムごとに、AD変換部302BBにてCDS処理を完結させるべく、カウンタ353は3列に対して1つを共有する構成であるが、3列の各々に対応して一時記憶部358(メモリ1〜3)が設けられる構成となっている。図12(1)では示さないが、図12(2)に示すように、3つの垂直信号線19の中から1つを選択する3入力セレクタ316、コンパレータ322、カウンタ制御信号生成部332がカウンタ353の前段に設けられる。また、図示しないが、ラッチ362をカラムごとに備えることで、パイプライン水平転送に対応する構成例にすることもできる。

計数処理部352BBは、第2実施形態(第1例)と同様に、書戻し制御部356を備えていないし(図中に不要と記載)、たとえば、書込み制御部354や一時記憶部358を設けない構成にすることもできる。ただし、実際には、第1実施形態(第2例)の全画素読出しにも対応できるようにしておくのが好ましく、計数処理部352BBは第1実施形態(第2例)と同様の構成のものを使用するのがよい。

つまり、第2実施形態(第2例)の計数処理部352BBの構成自体は、第1実施形態(第2例)の計数処理部352ABと同様とするのがよい。第2実施形態(第2例)のAD変換部302BBに使用される計数処理部352BBの構成の詳細は図示しないが、たとえば、図8〜図8Aに示した第1実施形態(第2例)の計数処理部352ABと同様の構成のものであればよい。

*動作
図12Aは、3カラム共有構成である第2実施形態(第2例)のカラムAD変換部300BBにおける共有単位の全列水平加算読出し(3カラム水平加算処理と称する)時のAD変換とCDS処理の動作を説明する図である。図12Aは、動作手順の一例を示したフローチャートである。

第2実施形態(第2例)は3カラム共有であり、水平方向の3画素分を加算するのときのAD変換とCDS処理の手順が示されている。第2実施形態(第2例)の殆どの動作は、全画素読出しを行なう第1実施形態(第2例)と同じである。全画素読出しを行なう第1実施形態(第2例)との相違は、3n−2カラム目の処理結果と3n−1カラム目の処理結果と3nカラム目の処理結果を加算することに起因する。加算処理を行なうので、第1実施形態(第2例)のように、P相処理結果を一時的に一時記憶部358_1,358_2,358_3に退避させておきD相処理時にその退避データを読み出すという処理が不要になる点が大きく異なる。また、3n−1カラム目や3nカラム目のP相処理時にカウンタのリセットを行なうという処理が不要になる点も異なる。

3カラム水平加算処理のやり方としては、基本的には3つが考えられる。その違いは、3n−2カラム目用の一時記憶部358_1と3n−1カラム目用の一時記憶部358_1と3nカラム目用の一時記憶部358_3の何れに水平3カラム分の加算結果を記憶させるかである。このとき、各AD変換部302BBについて、何れを使用するかは本質的には自由である。

たとえば、図示しないが、n=3k−2(kは1以上の正の整数)のAD変換部302BA_ α(302BA_1,302BA_4,…)は一時記憶部358_1に加算結果を記憶し、n=3k−1のAD変換部302BA_ β(302BA_2,302BA_5,…)は一時記憶部358_2に加算結果を記憶し、n=3kのAD変換部302BA_ γ(302BA_3,302BA_6,…)は一時記憶部358_3に加算結果を記憶するということが考えられる。加算結果を記憶する担当を順次シフトする態様である。一方、全てのAD変換部302BAについて、一時記憶部358_1,358_2,358_3の内で加算結果を記憶する担当を統一することも考えられる。また、加算結果を記憶する担当をバラバラにすることも考えられる。

図12Aを参照して、第2実施形態(第2例)の動作を説明する。

先ず、第1実施形態と同様に、共有画素同時駆動方式を採り、画素ずらしの場合でも共有対象となる3列分の画素について同時に画素を垂直駆動することにする。たとえば、1/3カラム、2/3カラム、3/3カラムの単位画素3の各垂直選択用トランジスタ40をオンして暗時信号を各垂直信号線19に読み込む(S600)。これにより、1/3カラム、2/3カラム、3/3カラムの各単位画素3のリセットレベルSrst が各垂直信号線19に現われる。

カウンタ353を初期化して(S602)、1/3カラムの暗時信号を3入力セレクタ316で選択してダウンカウントモードでAD変換(減算AD変換)することで暗時信号のAD変換結果を取得する(S604_1)。

カウンタ353を初期化せずに、2/3カラムの暗時信号を3入力セレクタ316で選択して1/3カラムの暗時信号のAD変換結果を開始点としてダウンカウントモードでAD変換(減算AD変換)することで暗時信号のAD変換結果を取得する(S604_2)。カウンタの内容としては1/3カラムと2/3カラムの各P相の分を合わせたAD変換結果が得られる。

さらに、カウンタ353を初期化せずに、3/3カラムの暗時信号を3入力セレクタ316で選択して1/3カラムと2/3カラムの各P相の分を合わせた暗時信号のAD変換結果を開始点としてダウンカウントモードでAD変換(減算AD変換)することで暗時信号のAD変換結果を取得する(S604_3)。カウンタの内容としては共有対象の全カラムの各P相の分を合わせたAD変換結果が得られる。

次に、1/3カラム、2/3カラム、3/3カラムの単位画素3の各読出選択用トランジスタ34(転送ゲート)をオンして受光信号を各垂直信号線19に読み込む(S610)。これにより、1/3カラム、2/3カラム、3/3カラムの各単位画素3の信号レベルSsig が各垂直信号線19に現われる。

カウンタ353を初期化せずに、1/3カラムの受光信号を3入力セレクタ316で選択して、共有対象の全カラムの各P相の分を合わせた暗時信号のAD変換結果を開始点としてアップカウントモードでAD変換(加算AD変換)することで受光信号のAD変換結果を取得する(S614_1)。カウンタの内容としては共有対象の全カラムの各P相の分にさらに1/3カラムのD相の分を合わせたAD変換結果が得られる。

引き続き、カウンタ353を初期化せずに、2/3カラムの受光信号を3入力セレクタ316で選択して、全カラムの各P相の分にさらに1/3カラムのD相の分を合わせたAD変換結果を開始点としてアップカウントモードでAD変換(加算AD変換)することで受光信号のAD変換結果を取得する(S614_2)。カウンタの内容としては共有対象の全カラムの各P相の分にさらに1/3カラムと2/3カラムのD相の分を合わせたAD変換結果が得られる。

引き続き、カウンタ353を初期化せずに、3/3カラムの受光信号を3入力セレクタ316で選択して、全カラムの各P相の分にさらに1/3カラムと2/3カラムの各D相の分を合わせたAD変換結果を開始点としてアップカウントモードでAD変換(加算AD変換)することで受光信号のAD変換結果を取得する(S614_3)。カウンタの内容としては共有対象の全カラムの各P相の分にさらに共有対象の全カラムの各D相の分となり、共有対象の全カラムについてCDS処理されたAD変換結果が得られるので、その計数結果を一時記憶部358_1,358_2,358_3の何れか(たとえば1/3カラム用の一時記憶部358_1)へ書き出す(S616)。

第1実施形態から推測されるように、ここで示した処理順は一例であり、3カラム分のP相処理→3カラム分のD相処理となっている限り、他の順にすることができる。

このように、第2実施形態(第2例)の仕組みによれば、共有対象の3カラムについて同時に垂直駆動を行なうようにした。これによって、共有対象の3カラムは、同時にセトリングが行なわれる。換言すると、共有対象の3カラムの暗時信号セトリング期間sp_1,sp_2,sp_3は同一タイミングとなり、共有対象の3カラムの受光信号セトリング期間sd_1,sd_2,sd_3は同一タイミングとなる。したがって、論理的には、本実施形態を採用しない場合に対して、2カラムの「sp+sd」の分だけ処理時間を短縮できる。

本実施形態では、水平方向の3画素加算を行なうので、処理対象画素の暗時信号をAD変換した後、その処理対象画素の受光信号をAD変換するまでの期間、一時記憶部358に暗時信号のAD変換結果を退避させることや退避データをカウンタ353に書き戻すことが不要である。処理の途中に初期化や一時記憶部358からの読み出しを行なわず、カウンタ353の内容を保持した状態で、3カラム分のP相処理とD相処理を継続する。これによって、共有対象の全画素についてP相処理を完結させてからD相処理を行なう場合でも、共有対象の全画素でセトリングを同時に行なうことができるようにし、また、共有単位での水平加算読出し時にCDS処理を可能にしている。

このように、第2実施形態(第2例)の仕組みでは、カラムAD変換部300BBにおいて、水平加算モード時に、水平方向の3カラム分を加算処理しておくことができる。このため、たとえば、感度を維持しつつ水平出力する情報量を1/3に低減でき、フレームレートの向上や消費電力の低減を図ることができる。その効果は第2実施形態(第1例)よりも高い。

また、カラムAD変換部300BB内での3カラム垂直加算処理も併用すれば、水平・垂直の両方向における各3画素加算(全体としては9画素加算)を実現できるために、フレームレートのさらなる向上を図ることができる。その効果は第2実施形態(第1例)よりも高い。なお、3カラム垂直加算処理も併用する場合は、2次元空間的にも(垂直方向も)加算中心が均等になるように、たとえば、一時記憶部358_1,358_2,358_3の内で加算結果を記憶する担当を3行単位で切り替えることが考えられる。

[第3例:Mカラム共有&モノクロ]
図13は、カラム信号処理の第2実施形態(第3例)を説明する図である。

第2実施形態(第3例)のカラムAD変換部300BCは、固体撮像装置1がモノクロ撮像用である場合に、Mカラム(M本の垂直信号線19:Mは4以上の正の整数)に対して、1つのAD変換部302BCを共有する構成例である。つまり、第1例では2カラム共有、第2例では3カラム共有について説明したが、第3例は、その考え方を一般展開したものである。また、信号処理としては、共有単位の全列水平加算読出しを行なう事例である。

図13は、第2実施形態(第3例)のカラムAD変換部300BCの構成を、動作の理解がし易いように簡易的に示したものである。カラムAD変換部300BCの計数処理部352BCは、図示のように、M列(Mn−(M−1)列目、Mn−(M−2)列目、Mn−(M−3)列目、…、Mn−1列目、Mn列目:nは1以上の正の整数)の垂直信号線19に対してカウンタ353と一時記憶部358が順に配置されている。そして、カラムごとに、計数処理部352BCにてCDS処理を完結させるべく、カウンタ353はM列に対して1つを共有する構成であるが、一時記憶部358は、M列の各々に対応して設けられる構成となっている。図示しないが、M本の垂直信号線19の中から1つを選択するM入力セレクタ317、コンパレータ322、カウンタ制御信号生成部332がカウンタ353の前段に設けられる。また、図示しないが、ラッチ362をカラムごとに備えることで、パイプライン水平転送に対応する構成例にすることもできる。

計数処理部352BCは、第2実施形態(第1例・第2例)と同様に、書戻し制御部356を備えていないし(図中に不要と記載)、たとえば、書込み制御部354や一時記憶部358を設けない構成にすることもできる。ただし、実際には、第1実施形態(第3例)の全画素読出しにも対応できるようにしておくのが好ましく、計数処理部352BCは第1実施形態(第3例)と同様の構成のものを使用するのがよい。

つまり、第2実施形態(第3例)の計数処理部352BCの構成自体は、第1実施形態(第3例)の計数処理部352ACと同様とするのがよい。第2実施形態(第3例)のAD変換部302BCに使用される計数処理部352BCの回路ブロック図や詳細構成図としては、AD変換部302AAをベースとして、一時記憶部358をM個設けるようにすればよい。

*動作
図13Aは、Mカラム共有構成である第2実施形態(第3例)のカラムAD変換部300BCにおける共有単位の全列水平加算読出し(Mカラム水平加算処理と称する)時のAD変換とCDS処理の動作を説明する図である。第2実施形態(第3例)はMカラム共有であり、水平方向のM画素分を加算するときのAD変換とCDS処理の手順が示されている。

先ず、第1実施形態と同様に、共有画素同時駆動方式を採り、画素ずらしの場合でも共有対象となるM列分の画素について同時に画素を垂直駆動することにする。たとえば、1/Mカラム、2/Mカラム、…、M/Mカラムの単位画素3の各垂直選択用トランジスタ40をオンして暗時信号を各垂直信号線19に読み込む(S700)。これにより、各カラムの各単位画素3のリセットレベルSrst が各垂直信号線19に現われる。

カウンタ353を初期化して(S702)、1/Mカラムの暗時信号をM入力セレクタ317で選択してダウンカウントモードでAD変換(減算AD変換)することで暗時信号のAD変換結果を取得する(S704_1)。

カウンタ353を初期化せずに、2/Mカラムの暗時信号をM入力セレクタ317で選択して1/Mカラムの暗時信号のAD変換結果を開始点としてダウンカウントモードでAD変換(減算AD変換)することで暗時信号のAD変換結果を取得する(S704_2)。カウンタの内容としては1/Mカラムと2/Mカラムの各P相の分を合わせたAD変換結果が得られる。

以下同様にして、M/MカラムについてまでのP相処理を完結させる。たとえば、最後のM/Mカラムについては、カウンタ353を初期化せずに、M/Mカラムの暗時信号をM入力セレクタ317で選択してM/Mカラム以外の全カラムの各P相の分を合わせた暗時信号のAD変換結果を開始点としてダウンカウントモードでAD変換(減算AD変換)することで暗時信号のAD変換結果を取得する(S704_M)。カウンタの内容としては共有対象の全カラムの各P相の分を合わせたAD変換結果が得られる。

次に、1/Mカラム、2/Mカラム、…、M/Mカラムの単位画素3の各読出選択用トランジスタ34(転送ゲート)をオンして受光信号を各垂直信号線19に読み込む(S710)。これにより、各カラムの各単位画素3の信号レベルSsig が各垂直信号線19に現われる。

カウンタ353を初期化せずに、1/Mカラムの受光信号をM入力セレクタ317で選択して、共有対象の全カラムの各P相の分を合わせた暗時信号のAD変換結果を開始点としてアップカウントモードでAD変換(加算AD変換)することで受光信号のAD変換結果を取得する(S714_1)。カウンタの内容としては共有対象の全カラムの各P相の分にさらに1/MカラムのD相の分を合わせたAD変換結果が得られる。

引き続き、カウンタ353を初期化せずに、2/Mカラムの受光信号をM入力セレクタ317で選択して、全カラムの各P相の分にさらに1/MカラムのD相の分を合わせたAD変換結果を開始点としてアップカウントモードでAD変換(加算AD変換)することで受光信号のAD変換結果を取得する(S714_2)。カウンタの内容としては共有対象の全カラムの各P相の分にさらに1/Mカラムと2/MカラムのD相の分を合わせたAD変換結果が得られる。

以下同様にして、M/MカラムについてまでのD相処理を完結させる。たとえば、最後のM/Mカラムについては、カウンタ353を初期化せずに、M/Mカラムの受光信号をM入力セレクタ317で選択して、全カラムの各P相の分にさらにM/Mカラムを除く各カラムの各D相の分を合わせたAD変換結果を開始点としてアップカウントモードでAD変換(加算AD変換)することで受光信号のAD変換結果を取得する(S714_M)。カウンタの内容としては共有対象の全カラムの各P相の分にさらに共有対象の全カラムの各D相の分となり、共有対象の全カラムについてCDS処理されたAD変換結果が得られるので、その計数結果を一時記憶部358_1,358_2,…,358_Mの何れか(たとえば1/Mカラム用の一時記憶部358_1)へ書き出す(S716)。

第1実施形態から推測されるように、ここで示した処理順は一例であり、Mカラム分のP相処理→Mカラム分のD相処理となっている限り、他の順にすることができる。

このように、第2実施形態(第3例)の仕組みによれば、共有対象のMカラムについて同時に垂直駆動を行なうようにした。これによって、共有対象のMカラムは、同時にセトリングが行なわれる。換言すると、共有対象のMカラムの暗時信号セトリング期間sp_1,sp_2,…,sp_Mは同一タイミングとなり、共有対象のMカラムの受光信号セトリング期間sd_1,sd_2,…,sd_Mは同一タイミングとなる。したがって、論理的には、本実施形態を採用しない場合に対して、M−1カラムの「sp+sd」の分だけ処理時間を短縮できる。

本実施形態では、水平方向のM画素加算を行なうので、処理対象画素の暗時信号をAD変換した後、その処理対象画素の受光信号をAD変換するまでの期間、一時記憶部358に暗時信号のAD変換結果を退避させることや退避データをカウンタ353に書き戻すことが不要である。処理の途中に初期化や一時記憶部358からの読み出しを行なわず、カウンタ353の内容を保持した状態で、Mカラム分のP相処理とD相処理を継続する。これによって、共有対象の全画素についてP相処理を完結させてからD相処理を行なう場合でも、共有対象の全画素でセトリングを同時に行なうことができるようにし、また、共有単位での水平加算読出し時にCDS処理を可能にしている。

第2実施形態(第3例)の仕組みでは、カラムAD変換部300BCにおいて、水平加算モード時に、水平方向のMカラム分を加算処理しておくことができる。このため、たとえば、感度を維持しつつ水平出力する情報量を1/Mに低減でき、フレームレートの向上や消費電力の低減を図ることができる。その効果は第2実施形態(第2例)よりも高い。

また、カラムAD変換部300BC内でのMカラム垂直加算処理も併用すれば、水平・垂直の両方向における各M画素加算(全体としてはM×M画素加算)を実現できるために、フレームレートのさらなる向上を図ることができる。その効果は第2実施形態(第2例)よりも高い。なお、Mカラム垂直加算処理も併用する場合は、2次元空間的にも(垂直方向も)加算中心が均等になるように、たとえば、一時記憶部358_1,358_2,…,358_Mの内で加算結果を記憶する担当をM行単位で切り替えることが考えられる。

[第4例:2カラム共有&カラー]
図14は、カラム信号処理の第2実施形態(第4例)を説明する図である。

第1実施形態(第4例)のカラムAD変換部300BDは、固体撮像装置1がカラー撮像用である場合に、2カラム(2本の垂直信号線19)に対して、1つのAD変換部302BDを共有する構成例である。また、信号処理としては、共有単位の全列水平加算読出しを行なう事例である。

画素アレイ部10における各電荷生成部の電磁波(本例では光)が入射される受光面には、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れかの色フィルタが設けられる。カラー撮像用に使用される色分離フィルタの色配列としては様々なものが知られているが、ここでは、代表的にベイヤー(Bayer)配列の基本形で説明する。

図示した例は、ベイヤー配列の基本形のカラーフィルタを用いており、正方格子状に配された単位画素3がR(赤),G(緑),B(青)の3色カラーフィルタに対応するように、色分離フィルタの繰返単位が2×2画素で配されて画素アレイ部10を構成している。行方向において、Rと隣接するGをGr、Bと隣接するGをGb、と記載する。

奇数行奇数列には第1のカラー(赤;R)を感知するための第1のカラー画素を配し、奇数行偶数列には第2のカラー(緑;Gr)を感知するための第2のカラー画素を配する。さらに、偶数行奇数列には第3のカラー(緑;Gb)を感知するための第3のカラー画素を配し、偶数行偶数列には第4のカラー(青;B)を感知するための第4のカラー画素を配している。第2のカラー(緑;Gr)と第3のカラー(緑;Gb)は、何れもG色で同じである。これにより、第1実施形態(第4例)の固体撮像装置1ADは、行ごとに異なったR/Gr、またはGb/Bの2色のカラー画素が市松模様状に配置されることで、画素アレイ部10をカラー撮像対応にしている。このようなベイヤー配列の基本形のカラーフィルタの色配列は、行方向および列方向の何れについても、R/GrまたはGb/Bの2色が2つごとに繰り返される。

ここで、このようなカラー撮像用のものに対して、カラムAD変換部300をカラム共有にする場合、モノクロ用の場合と同様に、単純に奇数列とその隣の偶数列を共有対象としたのでは、水平方向への画素加算を行なう場合に混色が問題となる。

そこで、第2実施形態(第4例)では、カラー撮像用の場合に画素加算時の混色問題を避けるべく、同一色の単位画素3が共有対象となるようにする。具体的には、図14に示すように、たとえば、R画素またはGb画素が配置される最近傍の奇数列同士(2n−1列目と2n+1列目)やGr画素またはB画素が配置される最近傍の偶数列同士(2n列目と2n+2列目)で共有するように垂直信号線19と垂直線選択部310の2入力セレクタ313の間を配線する。2入力セレクタ313では、同じ色の単位画素3の2つが接続されたカラム(奇数列同士や偶数列同士)を選択することになる。

第2実施形態(第4例)の仕組みでも、第2実施形態(第1例)と同様に、水平加算モード時に、水平方向の2カラム分を加算処理しておくことができ、感度を維持しつつ水平出力する情報量を半分に低減する、フレームレートの向上や消費電力の低減を図れる。2カラム垂直加算処理も併用すれば、水平・垂直の両方向における各2画素加算(全体としては4画素加算)を実現でき、フレームレートのさらなる向上を図ることができる。

なお、加算結果を記憶する一時記憶部358を何れにするかは、第1例で説明したことから推測されるように、加算結果を記憶する担当を交互にする態様、バラバラにする態様、統一する態様がある。

カラー撮像用の場合、本来はさらに、空間距離(空間位置)関係に関して、加算後の画素の色が、元の色分離フィルタの配置態様と同じ状態になるようにすることが望まれる。つまり、最終画像の代表座標点の色と元のフィルタ配列の色が同じになるようにする。ただし、少なくともベイヤー配列の基本形の場合、2カラム共有では、このことが担保されない。このことは、本来は好ましいことではない。

たとえば、1列目のR画素と3列目のR画素の画素信号電圧がAD変換部302_1のカウンタ353などで処理されることでデジタルデータに変換され、その加算結果がAD変換部302_1の一時記憶部358_1に記憶される。2列目のGr画素と4列目のGr画素の画素信号電圧がAD変換部302_2のカウンタ353などで処理されることでデジタルデータに変換され、その加算結果がAD変換部302_2の一時記憶部358_1に記憶される。以下同様にして、同一行に属する同色の画素について水平方向に2画素加算が行なわれ、その加算結果が一時記憶部358_1に記憶される。

図からも分かるように、加算後の画素中心の空間位置が2画素間隔で均等である。しかしながら、ベイヤー配列において、2カラム共有時に加算中心を一定間隔にすると最終画像の代表座標点の色と元の色が同じにならない。

なお、同一色の2つの単位画素3が共有対象となるように配線すると、図示のように、垂直信号線19と2入力セレクタ313の間の配線の一部には、交差するものが発生する。配線を交差させるには、典型的には、対象となる垂直信号線19は、ビア(Via Hole)を介して別の配線層を経由させることが必要となる。そのために、垂直信号線19が交差する一部の垂直信号線19のみにビアを配置すると、パターン依存性が出る可能性があるため、ビアが必要ない垂直信号線19にも意図的にビアを配置するなどの工夫が必要になる可能性がある。

[第5例:3カラム共有&カラー]
図15は、カラム信号処理の第2実施形態(第5例)を説明する図である。

第1実施形態(第5例)のカラムAD変換部300BEは、固体撮像装置1がカラー撮像用である場合に、3カラム(3本の垂直信号線19)に対して、1つのAD変換部302BEを共有する構成例である。また、信号処理としては、共有単位の全列水平加算読出しを行なう事例である。

カラー撮像用に使用される色分離フィルタの色配列としては、第2実施形態(第4例)と同様に、ベイヤー配列の基本形で説明する。第4例と同様に、カラー撮像用の場合に画素加算時の混色問題を避けるべく、同一色の単位画素3が共有対象となるようにする。

具体的には、図15に示すように、たとえば、R画素またはGb画素が配置される最近傍の奇数列同士(2n−3列目と2n−1列目と2n+1列目)やGr画素またはB画素が配置される最近傍の偶数列同士(2n−2列目と2n列目と2n+2列目)で共有するように垂直信号線19と垂直線選択部310の3入力セレクタ316の間を配線する。3入力セレクタ316では、同じ色の単位画素3の3つが接続されたカラム(3つの奇数列同士や3つの偶数列同士)を選択することになる。

第2実施形態(第5例)の仕組みでも、第2実施形態(第2例)と同様に、水平加算モード時に、水平方向の3カラム分を加算処理しておくことができ、感度を維持しつつ水平出力する情報量を半分に低減する、フレームレートの向上や消費電力の低減を図れる。3カラム垂直加算処理も併用すれば、水平・垂直の両方向における各3画素加算(全体としては9画素加算)を実現でき、フレームレートのさらなる向上を図ることができる。

なお、加算結果を記憶する一時記憶部358を何れにするかは、第2例で説明したことから推測されるように、加算結果を記憶する担当を順次シフトする態様、バラバラにする態様、統一する態様がある。ここでは、一時記憶部358_1,358_2,358_3の内で加算結果を記憶する担当を統一することで、加算後の画素中心の空間位置が均等になるようにする。

また、カラー撮像用の場合、さらに、空間距離(空間位置)関係に関して、最終画像の代表座標点の色と元のフィルタ配列の色が同じになるようにする。少なくともベイヤー配列の基本形の場合、3カラム共有では、このことが担保される。

たとえば、2列目のGb画素と4列目のGb画素と6列目のGb画素の画素信号電圧がAD変換部302_2のカウンタ353などで処理されることでデジタルデータに変換され、その加算結果がAD変換部302_2の一時記憶部358_1に記憶される。5列目のR画素と7列目のR画素と9列目のR画素の画素信号電圧がAD変換部302_3のカウンタ353などで処理されることでデジタルデータに変換され、その加算結果がAD変換部302_3の一時記憶部358_1に記憶される。以下同様にして、同一行に属する同色の画素について水平方向に3画素加算が行なわれ、その加算結果が一時記憶部358_1に記憶される。

図からも分かるように、加算後の画素中心の空間位置が3画素間隔で均等になり、加えて、ベイヤー配列において、3カラム共有時に加算中心を一定間隔にすると、最終画像の代表座標点の色と元の色が同じになる。

なお、同一色の3つの単位画素3が共有対象となるように配線すると、図示のように、垂直信号線19と3入力セレクタ316の間の配線の一部には、交差するものが発生するので、第4例と同様の対処を行なう。

なお、第4例と第5例では、正方格子状に配された単位画素3に対して、R,G,Bの3色成分をベイヤー配列の基本形に従って配列していたが、フィルタ色やその配列順はベイヤー配列の基本形に限定されない。たとえば、ベイヤー配列の改良形にすることもできるし、補色フィルタあるいはその他のフィルタ色を用いることができる。たとえば、ベイヤー配列における2つのG画素の内の一方をW(白)画素(色フィルタなしと等価)にしW画素を輝度信号として用いることで高感度を達成することが考えられる。

また、補色フィルタ(シアン(Cy),マゼンタ(Mg),イエロ(Ye))をベイヤー配列にしてもよい。一般的に、原色系は補色系に比べて色再現性がよく、補色系はカラーフィルタの光透過率が高いことから感度の点で有利となる。つまり、補色系の色フィルタは原色系の色フィルタよりも感度が高いので、可視領域の透過光が3原色の各々の補色である補色系の色フィルタを使用することで撮像装置の感度を高めることができる。逆に、原色系の色フィルタを用いることで、差分処理を行なわなくても原色の色信号を取得でき信号処理が簡易になる利点がある。映像の再生時には、原色系あるいは補色系のカラーフィルタを用いて得られた色信号(たとえばR,G,Bの原色信号)に対して信号処理が行なわれ、輝度信号および色差信号が合成される。

また、ベイヤー配列における2つのG画素の内の一方をE(エメラルド)画素にし、4色カラーフィルタに対応した信号処理とすることが考えられる。色信号処理についての詳細な説明は割愛するが、この4色カラーフィルタに対応して、4色で撮影された各色の映像信号から、人間の目に近いRGBの3色を作り出すためのマトリックス演算を行なう画像処理プロセッサを設ける。この画像処理プロセッサは、たとえばデジタル演算部29に設けてもよいし、デバイス外部のデジタル処理部に設けてもよい。赤,緑,青のフィルタに加えてエメラルドのフィルタを搭載すれば、3色カラーフィルタよりも色再現の差を低減させることができ、青緑色や赤色の再現性が向上する。

これらの各種の変形態様においても、カラム共有にして、かつ共有単位の全列水平加算読出しを行なう場合は、前述のように、同一色の単位画素3が共有対象となるようにする。これによって、第2実施形態の第4例や第5例で述べたと同様の効果を享受できる。

以上説明したように、第1実施形態の各例や、第2実施形態の各例では、先ず、カラム共有の対象となる複数の単位画素3について、同時に画素駆動を行なうようにする。これによって、共有対象の全カラム(全単位画素3)の同時のセトリングができる。そして、共有対象の複数の単位画素3についてのカラムAD変換処理時には、共有対象分のP相処理を全て終わらしてから、D相の処理を開始する。これらによって、特に、毎回、P相処理からD相処理に移行する際に画素信号電圧Vxが静定するまでD相処理の開始を待たなければ無かった問題を解消できるようになった。その結果として、本実施形態を適用しない場合よりも高速にAD変換の処理を行なうことができ、フレームレートが改善するようになった。

また、共有対象分のP相処理を全て終わらしてからD相の処理を開始する場合でも、各列のP相処理結果を一時記憶部358に退避させ、対応する列のD相処理開始時にカウンタ353に書き戻すことで、全カラム読出し時にもCDS処理をカラム内で行なえる。

また、共有対象の全カラムを同時に駆動して、共有対象分のP相処理を全て終わらしてからD相の処理を開始するようにしても、全画素読出しだけでなく、水平方向の画素加算処理も行なうことができる。しかも、加算結果として得られる値をCDS処理が完結されたものとすることができる。加えて、水平方向の画素加算処理を行なう場合には、P相処理結果を一時記憶部358に退避させ、対応する列のD相処理開始時にカウンタ353に書き戻すという処理が不要であり、水平レートの処理時間が全画素読出し時よりも短縮される。

<カラム信号処理:第3実施形態−共有単位分の水平加算読出し>
[第1例:2カラム共有&水平3画素加算&モノクロ]
図16は、カラム信号処理の第3実施形態(第1例)を説明する図である。

図16Aは、2カラム共有構成である第3実施形態(第1例)のカラムAD変換部300CAにおける共有単位分の水平加算読出し(2カラム共有&水平3画素加算処理と称する)時のAD変換とCDS処理の動作を説明する図である。図16(1)には、信号の流れの概要が示されており、この図16Aは、その動作手順の一例を示したフローチャートである。

第3実施形態は、全画素読出しではなく、水平方向へ共有単位で加算読出しを行なう点が第1実施形態と異なる。水平方向へ加算読出しを行なう点では前述の第2実施形態と似通っているが、全列について同じように、カラム共有を単位として水平方向に加算して読み出すのではなく、カラム共有を単位とした水平方向の画素加算が可能なもののみカラム内で水平方向への画素加算を行ない、不可なものはカラム外で加算することで対処する点に特徴がある。この方式を共有単位分の水平加算読出しと称する。

ここで、第3実施形態(第1例)のカラムAD変換部300CAは、固体撮像装置1がモノクロ撮像用である場合に、2カラム(2本の垂直信号線19)に対して、1つのAD変換部302CAを共有する構成例である。また、信号処理としては、水平方向に3画素分の画素加算を行なう事例である。この場合、共有単位(2カラム)と水平方向の画素加算(3カラム分の加算)との間にカラム数の相違があるので、第2実施形態のように、全列について同じように、カラム共有を単位として水平方向に加算して読み出すということはできない。この問題に対処するのが共有単位分の水平加算読出しの仕組みである。

図16(1)は、第3実施形態(第1例)のカラムAD変換部300CAの構成を、動作の理解がし易いように簡易的に示したものである。AD変換部302CAに使用される計数処理部352CAは、その構成自体は、水平画素加算を行なわない第1実施形態(第1例)と同じ部分と、水平画素加算を行なう第2実施形態(第1例)と同じ部分が混在したようになっている。

ただし、実際には、第1実施形態(第1例)の全画素読出しや第2実施形態(第1例)の共有単位の全列水平加算読出しにも対応できるようにしておくのが好ましく、実態としては、全ての計数処理部352CAは第1実施形態(第1例)と同様の構成のものを使用するのがよい。

なお、第3実施形態で適用される水平画素加算に対応した計数処理部352CAの構成は、第1実施形態や第2実施形態で使用したようなものに限定されない。いわゆる加算器や加減算器とその結果を基準クロック周期で保持するデータ保持部(ラッチ)を使用して巡回型に構成し、各回の変化値を一定の割合(ここでは1または2)にするように構成してもよい。

たとえば、図16(2)は、加算器522とラッチ524を使用して、1クロック当たりΔづつ変化させるように構成している。1クロック当たりΔずつ変化するのでΔ倍カウントが実現される。1クロック当たりの変化幅Δを幾つにするかを変化幅制御部510で特定する。各垂直信号線19の電位を参照信号SLP_ADC と比較するコンパレータ322を各カラムに備え、その後段に変化幅制御部510が配置されている。参照信号SLP_ADC の方が画素信号電圧Vxよりも電位が高いときにはコンパレータ322の出力がHであるとする。

変化幅制御部510は、セレクタ512と変化幅判定部514を有する。セレクタ512は、水平画素加算をするのかしないのかに応じて、コンパレータ322の各出力を切り替える。変化幅判定部514は、セレクタ512を介して入力される各コンパレータ322の比較結果を元に変化幅Δを制御する。

具体的には、水平画素加算をしない通常モード時には、共有対象のMカラムの各比較出力を順番に変化幅判定部514に渡す。この場合、変化幅判定部514は、変化幅Δを「1」に設定する。共有対象のM本の垂直信号線19のそれぞれについて変化幅Δ=1で計数処理を行なうことになる。

一方、水平画素加算モード時には、セレクタ512は、共有対象のMカラムの各比較出力を全て変化幅判定部514に同時に渡す。変化幅判定部514は、共有対象の各カラムについての各比較結果を元にして、全比較結果がHのときはΔ=MとすることでM倍カウント、組合せを問わずM−1カラム分の比較結果がHのときはΔ=M−1とすることで「M−1」倍カウント、組合せを問わずM−2カラム分の比較結果がHのときはΔ=M−2とすることで「M−2」倍カウント、…、組合せを問わず2カラム分の比較結果がHのときはΔ=2とすることで2倍カウント、そして、カラムを問わず何れか1カラムのみの比較結果がHのときはΔ=1とすることで1倍カウント、全比較結果がLのときはΔ=0とすることでカウントを停止する。

つまり、Mカラムの各比較結果の内でHとなっている数がXの期間はX倍で計数動作をする。これによって、図16(3)に示すことから理解されるように、計数処理が完了したときには、共有対象のMカラム分の加算結果が得られる。

これは、次のことから成立する事項である。図示のように、最初の比較出力が反転(この例ではLに変化:以下同様)するまで画素信号電圧VxをV1、その後に次の比較出力が反転するまで画素信号電圧VxのV1との差電圧をV2、…、その後に残りの2つの比較出力が反転するまでの差電圧をVm−1、その後に残りの1つの比較出力が反転するまでの画素信号電圧Vm−1との差電圧をVmとする。この場合、共有対象のMカラム分の加算結果を得るには、Vx_1,Vx_2,…,Vx_m-1,Vx_mのAD変換結果を加算することになり、このことは図より、「M×D1+(M−1)×D2+…+2×Dm−1+Dm」なる演算と等価である。

また、カラム内でのCDS処理に対応するべく、ラッチ524の出力を加算器522へ巡回させる経路と、加算器522の出力をラッチ524のデータ入力端に供給する経路のそれぞれに反転/非反転を切り替えるモード切替部530,532を設けている。モード切替部530,532の機能は、カウントモード切替部430と同様のもので、カウントアップするときは非反転、カウントダウンするときは反転にする。因みに、ラッチ524とモード切替部530,532はビット数分が設けられる。

なお、図16(2),(3)に示している機能をカウンタと加算制御部で実現する仕組みを本出願人は特願2008−260302で提案しており、それも第3実施形態での計数処理部352として使用できる。特願2008−260302における加算制御部の機能は、基本的には、現在値と変化幅Δに基づき、現在値に対して変化幅Δの分だけ変化させた演算値と現在値との関係から、値を変化させる必要のある桁を特定し、その桁に対して変化指示を出すものである。因みに、特願2008−260302では、各桁のカウンタの基本動作が、図4C(1)に示すように、その基本動作はアップカウントをするように構成されていることを前提として記載されている。

ここで、2カラム共有時の水平2画素加算では、変化幅の最大値は2となることから2倍カウントまで対処すればよい。さらに、現在値の最下位桁が「0」,「1」の何れであっても2桁目を変化させることで2倍カウントに対処できることから、特願2008−260302では、2桁目のクロック入力端に1クロックずつ変化指示を出すようにしている。そして、1桁目のクロック入力端に1クロックずつ変化指示を出すことで1倍カウントに対処するようにしている。

これに対して、3カラム共有時の水平3画素加算では、変化幅の最大値は3となることから3倍カウントまで対処する必要がある。また、1〜3倍カウントの何れでも、1桁目〜3桁目は、1桁目と2桁目の現在値によって変化させる必要が生じる桁が異なることから、特願2008−260302では、1桁目と2桁目の現在値と変化幅Δとの関係から現在値に対して変化幅Δの分だけ変化させた演算値とするために、現在値に対して変化させるべき1桁目〜3桁目を特定するためのデコード処理を行なうようにしている(同文献の表10参照)。

各桁のカウンタの基本動作が図4C(2)に示すようにダウンカウントをするように構成されている場合には、それに対処したデコード処理を行なうことになるし、カラム共有数(つまり水平画素加算数)が4以上になる場合には、監視すべき現在値の桁や、その現在値と変化幅Δとの関係から現在値に対して変化させるべき桁の関係も、それに対処して変更を要する。その場合でも、現在値と変化幅Δに基づき、現在値に対して変化幅Δの分だけ変化させた演算値と現在値との関係から、値を変化させる必要のある桁を特定し、その桁に対して変化指示を出す構成である限り、どのような仕組みを採ってもよい。

次に、カラムAD変換部300CAのAD変換部302CAが2カラム共有の構成である場合に、水平3画素加算を行なう仕組みについて説明する。AD変換部302CAが2カラム共有の構成である場合に、水平3画素加算をするため、水平方向に6カラムを単位として処理をする。6カラムは、2カラム共有の「2」と、水平3画素加算の「3」の最小公倍数から求められたものである。そして、6カラムの範囲内でカラム共有を単位として水平方向に加算できる部分については計数処理部352CAで加算処理をして水平転送を行ない、カラム共有を単位として水平方向に加算できない部分については加算せずにカラムごとの計数結果を水平転送する。その後に、カラム外で補充の加算処理を行なう。

本例の場合、共有カラム数(=2)に対して水平画素加算数(=3)の方が大きいので、処理単位(本例では6カラム)において、処理単位/水平画素加算数のグループ(本例では6/3=2グループ)に分け、グループ内(水平画素加算数内)で、共有カラム数と適合する部分については第2実施形態(第1例)により水平画素加算を行ない、共有カラム数と適合しない残りの部分(1カラム分)は第1実施形態(第1例)により全画素読出しにより個別に読み出す。

たとえば、図16中に、6カラム内での各垂直信号線19に対する参照符号を、左から_1,_2,_3,_4,_5,_6として説明する。それぞれのAD変換結果のデータは、A,B,C,D,E,Fであるとする。垂直信号線19_1,19_2の2カラムに対して計数処理部352_1が共有され、垂直信号線19_3,19_4の2カラムに対して計数処理部352_3が共有され、垂直信号線19_5,19_6の2カラムに対して計数処理部352_3が共有されている。

図から分かるように、このような構成のときに、垂直信号線19_1,19_2,19_3についての水平3画素加算と垂直信号線19_4,19_5,19_6についての水平3画素加算というように、水平3画素加算を行なおうとすると、計数処理部352CA(計数処理部352_1,350_2,350_3)の何れもがそれには対処できない。ただし、計数処理部352_1は、垂直信号線19_1,19_2,19_3についての水平3画素加算(A+B+C)における垂直信号線19_1,19_2分の加算(A+B)は可能である。計数処理部352_3は、垂直信号線19_4,19_5,19_6についての水平3画素加算(D+E+F)における垂直信号線19_5,19_6分の加算(E+F)は可能である。

そこで、6カラムを単位として、計数処理部352_1,352_3は、第2実施形態(第1例)を適用してカラム共有を単位として水平方向に加算して読み出し、計数処理部352_2は、第1実施形態(第1例)を適用して全画素読出しを行なう。つまり、水平3画素加算時において、6カラムを単位として、垂直信号線19_1,19_2についてはカラム内で画素加算(A+B)を行ない、垂直信号線19_5,19_6についてもカラム内で画素加算(E+F)を行なうが、垂直信号線19_3,19_4についてはカラム内で画素加算を行なわない(C,Dを各別に水平転送する)。カラム内で画素加算を行なわない部分は、カラム外のデジタル演算部29で加算処理を行なう。

具体的には、先ず、6カラムの各単位画素3の垂直選択用トランジスタ40をオンして暗時信号を各垂直信号線19に読み込む(S800)。計数部350_1,350_2,350_3の各カウンタ353を初期化して(S802_1)、1/2カラム(A,C,E)の各暗時信号を2入力セレクタ313で選択してダウンカウントモードでAD変換(減算AD変換)することで暗時信号のAD変換結果を取得する(S804_1)。Cに関しては加算対象とならないので、計数部350_2については、その計数結果を一時記憶部358_1へ待避させるとともに(S806_1)、カウンタ353を処理化する(S802_2)。

次に、2/2カラム(B,D,F)の暗時信号を2入力セレクタ313で選択してダウンカウントモードでAD変換(減算AD変換)することで暗時信号のAD変換結果を取得する(S804_2)。Dに関しては加算対象とならないので、計数部350_2については、その計数結果を一時記憶部358_2へ待避させるとともに(S806_2)、カウンタ353を処理化する(S802_2)。

次に、全てのカラムの単位画素3の各読出選択用トランジスタ34(転送ゲート)をオンして受光信号を各垂直信号線19に読み込む(S810)。これにより、全てのカラムの各単位画素3の信号レベルSsig が各垂直信号線19に現われる。

計数部350_2は、Cに関しての暗時信号のAD変換結果を一時記憶部358_1に退避させているのでそれをカウンタ353に読み込む(S812_1)。1/2カラム(A,C,E)の各受光信号を2入力セレクタ313で選択してアップカウントモードでAD変換(加算AD変換)することで受光信号のAD変換結果を取得する(S814_1)。Cに関しては加算対象とならないので、計数部350_2については、その計数結果を一時記憶部358_1へ書き出す(S816_1)。

計数部350_2は、Dに関しての暗時信号のAD変換結果を一時記憶部358_2に退避させているのでそれをカウンタ353に読み込む(S812_2)。2/2カラム(B,D,F)の各受光信号を2入力セレクタ313で選択してアップカウントモードでAD変換(加算AD変換)することで受光信号のAD変換結果を取得する(S814_2)。計数部350_1,350_3は、その計数結果を一時記憶部358_1へ書き出し、計数部350_2は、その計数結果を一時記憶部358_2へ書き出す(S816_2)。

そして、それらを水平転送後に、カラム外のデジタル演算部29は、CDS処理と加算処理が済んでいるAD変換結果(A+B)とCDS処理済みのAD変換結果(C)を加算し、また、CDS処理と加算処理が済んでいるAD変換結果(E+F)とCDS処理済みのAD変換結果(D)を加算する(S818)。

つまり、計数処理部352_1は垂直信号線19_1,19_2についての水平2画素加算を行ない加算結果(A+B)を水平転送し、計数処理部352_3は垂直信号線19_5,19_6についての水平2画素加算を行ない加算結果(E+F)を水平転送する。計数処理部352_2は垂直信号線19_3,19_4のそれぞれのAD変換結果(C,D)を各別に水平転送する。

そして、カラムAD変換部300外のデジタル演算部29は、垂直信号線19_1,19_2についての水平2画素加算結果(カラム内で加算済みのA+B)と垂直信号線19_3のデータCを加算して、垂直信号線19_1,19_2,19_3についての水平3画素加算(A+B+C)を行なう。また、デジタル演算部29は、垂直信号線19_5,19_6についての水平2画素加算結果(カラム内で加算済みのE+F)と垂直信号線19_4のデータDを加算して、垂直信号線19_4,19_5,19_6についての水平3画素加算(D+E+F)を行なう。

第3実施形態(第1例)の仕組みとすることで、2カラム共有の構成のときに、水平3画素加算を行なう場合、AD変換処理やCDS処理の時間を増やさずに、全画素を転送する場合に対して水平転送の情報量を2/3に削減でき、水平転送の時間と水平転送時の消費電力を削減することができる。

[第2例:3カラム共有&水平2画素加算&モノクロ]
図17は、カラム信号処理の第3実施形態(第2例)を説明する図である。図17Aは、3カラム共有構成である第3実施形態(第2例)のカラムAD変換部300CBにおける共有単位分の水平加算読出し(3カラム共有&水平2画素加算処理と称する)時のAD変換とCDS処理の動作を説明する図である。図17には、信号の流れの概要が示されており、この図17Aは、その動作手順の一例を示したフローチャートである。

第3実施形態(第1例)のカラムAD変換部300CBは、固体撮像装置1がモノクロ撮像用である場合に、3カラム(3本の垂直信号線19)に対して、1つのAD変換部302CBを共有する構成例である。また、信号処理としては、水平方向に2画素分の画素加算を行なう事例である。この場合、共有単位(3カラム)と水平方向の画素加算(2カラム分の加算)との間にカラム数の相違があるので、第2実施形態のように、全列について同じように、カラム共有を単位として水平方向に加算して読み出すということはできない。この問題に対処するのが共有単位分の水平加算読出しの仕組みである。

図17は、第3実施形態(第2例)のカラムAD変換部300CBの構成を、動作の理解がし易いように簡易的に示したものである。AD変換部302CBに使用される計数処理部352CBは、その構成自体は、水平画素加算を行なわない第1実施形態(第2例)と同じ部分と、水平画素加算を行なう第2実施形態(第2例)と同じ部分が混在したようになっている。

ただし、実際には、第1実施形態(第2例)の全画素読出しや第2実施形態(第2例)の共有単位の全列水平加算読出しにも対応できるようにしておくのが好ましく、実態としては、全ての計数処理部352CBは第1実施形態(第2例)と同様の構成のものを使用するのがよい。計数処理部35CBは、図17の構成に限らず、図16(2)や特願2008−260302で提案している構成を採ることもできる。

カラムAD変換部300CBのAD変換部302CBが3カラム共有の構成である場合に、水平2画素加算をするために、水平方向に6カラムを単位として処理をする。6カラムは、3カラム共有の「3」と、水平2画素加算の「2」の最小公倍数から求められたものである。そして、6カラムの範囲内でカラム共有を単位として水平方向に加算できる部分については計数処理部352CBで加算処理をして水平転送を行ない、カラム共有を単位として水平方向に加算できない部分については加算せずにカラムごとの計数結果を水平転送する。その後に、カラム外で補充の加算処理を行なう。

本例の場合、共有カラム数(=3)に対して水平画素加算数(=2)の方が小さいので、処理単位(本例では6カラム)において、処理単位/共有カラム数のグループ(本例では6/3=2グループ)に分け、グループ内(共有カラム数内)で、水平画素加算数と適合する部分についてまで第2実施形態(第2例)により水平画素加算を行ない、加算が不要な残りの部分(1カラム分)は第1実施形態(第1例)により全画素読出しにより個別に読み出す。

たとえば、図17中に、6カラム内での各垂直信号線19に対する参照符号を、左から_1,_2,_3,_4,_5,_6として説明する。それぞれのAD変換結果のデータは、A,B,C,D,E,Fであるとする。垂直信号線19_1,19_2,19_3の3カラムに対して計数処理部352_1が共有され、垂直信号線19_4,19_5,19_6の3カラムに対して計数処理部352_2が共有されている。

図から分かるように、このような構成のときに、垂直信号線19_1,19_2についての水平2画素加算と垂直信号線19_3,19_4についての水平2画素加算と垂直信号線19_5,19_6についての水平2画素加算というように、水平2画素加算を行なおうとすると、計数処理部352_1,350_2の何れもがそれには対処できない。ただし、計数処理部352_1は、3カラム分(A,B,C)についての水平加算を行なう能力を有しており、垂直信号線19_1,19_2についての水平2画素加算(A+B)は可能である。計数処理部352_2は、3カラム分(D,E,F)についての水平加算を行なう能力を有しており、垂直信号線19_5,19_6についての水平2画素加算(E+F)は可能である。

そこで、6カラムを単位として、計数処理部352CB(計数処理部352_1,350_2)は、第2実施形態(第1例)を適用して2カラム分(A,BやE,F)だけは水平方向に加算して読み出しつつ、1カラム分(CやD)は第1実施形態(第1例)を適用して全画素読出しを行なう。つまり、水平2画素加算時において、6カラムを単位として、垂直信号線19_1,19_2についてはカラム内で画素加算(A+B)を行ない、垂直信号線19_5,19_6についてもカラム内で画素加算(E+F)を行なうが、垂直信号線19_3,19_4についてはカラム内で画素加算を行なわない(C,Dを各別に水平転送する)。

具体的には、先ず、6カラムの各単位画素3の垂直選択用トランジスタ40をオンして暗時信号を各垂直信号線19に読み込む(S900)。計数部350_1,350_2の各カウンタ353を初期化して(S902_1)、1/3カラム(A,D)の各暗時信号を3入力セレクタ316で選択してダウンカウントモードでAD変換(減算AD変換)することで暗時信号のAD変換結果を取得する(S904_1)。Dに関しては加算対象とならないので、計数部350_2については、その計数結果を一時記憶部358_1へ待避させるとともに(S906_1)、カウンタ353を処理化する(S902_2)。

次に、2/3カラム(B,E)の暗時信号を3入力セレクタ316で選択してダウンカウントモードでAD変換(減算AD変換)することで暗時信号のAD変換結果を取得する(S904_2)。次のCに関しては加算対象とならないので、計数部350_1については、A,Bを合わせたP相の減算結果を一時記憶部358_1へ待避させるとともに(S906_2)、カウンタ353を処理化する(S902_3)。

次に、3/3カラム(C,F)の暗時信号を3入力セレクタ316で選択してダウンカウントモードでAD変換(減算AD変換)することで暗時信号のAD変換結果を取得する(S904_3)。Cに関しては加算対象とならないので、計数部350_1については、その計数結果を一時記憶部358_3へ待避させる(S906_3)。また、Dに関しては加算対象とならないので、計数部350_2については、E,Fを合わせたP相の減算結果を一時記憶部358_2へ待避させる(S906_3)。

次に、全てのカラムの単位画素3の各読出選択用トランジスタ34(転送ゲート)をオンして受光信号を各垂直信号線19に読み込む(S910)。これにより、全てのカラムの各単位画素3の信号レベルSsig が各垂直信号線19に現われる。

計数部350_1は、A,Bを合わせた暗時信号のAD変換結果を一時記憶部358_1に退避させているのでそれをカウンタ353に読み込み、また、計数部350_2は、Dに関しての暗時信号のAD変換結果を一時記憶部358_1に退避させているのでそれをカウンタ353に読み込む(S912_1)。1/3カラム(A,D)の各受光信号を3入力セレクタ316で選択してアップカウントモードでAD変換(加算AD変換)することで受光信号のAD変換結果を取得する(S914_1)。Dに関しては加算対象とならないので、計数部350_2については、その計数結果を一時記憶部358_1へ書き出す(S916_1)。

計数部350_2は、E,Fを合わせた暗時信号のAD変換結果を一時記憶部358_2に退避させているのでそれをカウンタ353に読み込む(S912_2)。2/3カラム(B,E)の各受光信号を3入力セレクタ316で選択してアップカウントモードでAD変換(加算AD変換)することで受光信号のAD変換結果を取得する(S914_2)。Cに関しては加算対象とならないので、計数部350_1については、これまでの計数結果を一時記憶部358_1へ書き出す(S916_2)。

計数部350_1は、Cの暗時信号のAD変換結果を一時記憶部358_3に退避させているのでそれをカウンタ353に読み込む(S912_3)。3/3カラム(C,F)の各受光信号を3入力セレクタ316で選択してアップカウントモードでAD変換(加算AD変換)することで受光信号のAD変換結果を取得する(S914_3)。計数部350_1は、その計数結果を一時記憶部358_3へ書き出し、計数部350_2は、その計数結果を一時記憶部358_2へ書き出す(S916_2)。

そして、それらを水平転送後に、カラム外のデジタル演算部29は、CDS処理済みのAD変換結果(C)とCDS処理済みのAD変換結果(D)を加算する(S918)。

つまり、計数処理部352_1は垂直信号線19_1,19_2についての水平2画素加算を行なった加算結果(A+B)と、垂直信号線19_3のAD変換結果(C)を各別に水平転送する。計数処理部352_2は、垂直信号線19_5,19_6についての水平2画素加算を行なった加算結果(E+F)と、垂直信号線19_4のAD変換結果(D)を各別に水平転送する。

そして、カラムAD変換部300外のデジタル演算部29は、垂直信号線19_1,19_2についての水平2画素加算結果(カラム内で加算済みのA+B)と垂直信号線19_3のデータCを加算して、垂直信号線19_1,19_2,19_3についての水平3画素加算(A+B+C)を行なう。また、デジタル演算部29は、垂直信号線19_5,19_6についての水平2画素加算結果(カラム内で加算済みのE+F)と垂直信号線19_4のデータDを加算して、垂直信号線19_4,19_5,19_6についての水平3画素加算(D+E+F)を行なう。

第3実施形態(第2例)の仕組みとすることで、3カラム共有の構成のときに、水平2画素加算を行なう場合、AD変換処理やCDS処理の時間を増やさずに、全画素を転送する場合に対して水平転送の情報量を2/3に削減でき、水平転送の時間と水平転送時の消費電力を削減することができる。

[第3例:Xカラム共有&水平Y画素加算&モノクロ]
図18は、カラム信号処理の第3実施形態(第3例)を説明する図である。

第3実施形態(第3例)のカラムAD変換部300CCは、固体撮像装置1がモノクロ撮像用である場合に、Xカラム(X本の垂直信号線19)に対して、1つのAD変換部302CCを共有する構成例である。また、信号処理としては、水平方向にY(Y≠X)画素分の画素加算を行なう事例である。つまり、第1例では2カラム共有で水平3画素加算、第2例では3カラム共有で水平2画素加算について説明したが、第3例は、その考え方を一般展開したものである。この場合、共有単位(Xカラム)と水平方向の画素加算(Yカラム分の加算)との間にカラム数の相違があるので、第2実施形態のように、全列について同じように、カラム共有を単位として水平方向に加算して読み出すということはできない。この問題に対処するのが共有単位分の水平加算読出しの仕組みである。

図18は、第3実施形態(第3例)のカラムAD変換部300CCの構成を、動作の理解がし易いように簡易的に示したものである。AD変換部302CCに使用される計数処理部352CCは、その構成自体は、第1実施形態(第3例)と同じ部分と、第3実施形態(第3例)と同じ部分が混在したようになっている。

ただし、実際には、第1実施形態(第3例)の全画素読出しや第2実施形態(第3例)の共有単位の全列水平加算読出しにも対応できるようにしておくのが好ましく、実態としては、全ての計数処理部352CCは第1実施形態(第3例)と同様の構成のものを使用するのがよい。計数処理部352CCは、図17の構成に限らず、図16(2)や特願2008−260302で提案している構成を採ることもできる。

図18(1)は、第3実施形態(第3例:その1)のAD変換部302CC_1を示すもので、共有カラム数(=X)に対して水平画素加算数(=Y)の方が大きい場合であり、第1例を一般展開したものである。この場合、先ず、水平Y画素加算をするため、共有カラム数(=X)と水平画素加算数(=Y)の最小公倍数を水平方向の処理単位に設定する。処理単位の範囲内でカラム共有を単位として水平方向に加算できる部分については計数処理部352CCで加算処理をして水平転送を行ない、カラム共有を単位として水平方向に加算できない部分については加算せずにカラムごとの計数結果を水平転送する。その後に、カラム外で補充の加算処理を行なう。

たとえば、処理単位において、処理単位/水平画素加算数のグループ(本例では処理単位カラム数/Yのグループ)に分け、グループ内(水平画素加算数内)で、共有カラム数と適合する部分については第2実施形態(第1例)により水平画素加算を行ない、共有カラム数と適合しない残りの部分(1カラム分)は第1実施形態(第1例)により全画素読出しにより個別に読み出す。その後に、カラム外で補充の加算処理を行なう。具体的な処理手順のフローチャートは示さないが、前述の第1例に準じて考えればよい。

たとえば、図18(1)は、2カラム共有で水平4画素加算を行なう場合である。共有カラム数(=2)と水平画素加算数(=4)の最小公倍数は4であるから処理単位を4カラムに設定する。この場合、処理単位/水平画素加算数より1グループとなる。2カラムずつ加算処理をカラム内で行なっておき(A+B,C+D)、その結果をカラム外に転送して、カラム外のデジタル演算部29で、(A+B)+(C+D)なる加算処理を行なうことで、水平4画素加算(A+B+C+D)を完結させる。

図示しないが、たとえば、3カラム共有で水平9画素加算を行なう場合であれば、共有カラム数(=3)と水平画素加算数(=9)の最小公倍数は9であるから処理単位を9カラムに設定することで、1グループで処理が完結するようになる。そして、3カラムずつ加算処理をカラム内で行なっておき(A+B+C,D+E+F,G+H+I)、その結果をカラム外に転送して、カラム外のデジタル演算部29で、(A+B+C)+(D+E+F)+(G+H+I)なる加算処理を行なうことで、水平9画素加算(A+B+C+D+E+F+G+H+I)を完結させる。

また、図示しないが、たとえば、2カラム共有で水平5画素加算を行なう場合であれば、共有カラム数(=2)と水平画素加算数(=5)の最小公倍数は10であるから処理単位を10カラムに設定する。この場合、処理単位/水平画素加算数より2グループとなる。1グループ内は5カラム分であるから、2カラム分の加算を2つ分と加算なしが1カラム分の組合せとなる。よって、各グループでは、2系統の2カラムずつの加算処理をカラム内で行なっておき(A+B,C+D,G+H,I+J)、残りは加算しない(E,F)。それらをカラム外に転送して、カラム外のデジタル演算部29で、(A+B)+(C+D)+Eなる加算処理を行なうことで水平5画素加算(A+B+C+D+E)を完結させ、また、F+(G+H)+(I+J)なる加算処理を行なうことで水平5画素加算(F+G+H+I+J)を完結させる。

第3実施形態(第3例:その1)の仕組みとすることで、Xカラム共有の構成のときに、水平Y画素加算(Y>X)を行なう場合、AD変換処理やCDS処理の時間を増やさずに、全画素を転送する場合に対して水平転送の情報量をX/Yに削減でき、水平転送の時間と水平転送時の消費電力を削減することができる。

図18(2)は、第3実施形態(第3例:その2)のAD変換部302CC_2を示すもので、共有カラム数(=X)に対して水平画素加算数(=Y)の方が小さい場合であり、第2例を一般展開したものである。この場合、先ず、水平Y画素加算をするため、共有カラム数(=X)と水平画素加算数(=Y)の最小公倍数を水平方向の処理単位に設定する。処理単位の範囲内でカラム共有を単位として水平方向に加算できる部分については計数処理部352CCで加算処理をして水平転送を行ない、カラム共有を単位として水平方向に加算できない部分については加算せずにカラムごとの計数結果を水平転送する。その後に、カラム外で補充の加算処理を行なう。

たとえば、処理単位において、処理単位/水平画素加算数のグループ(本例では処理単位カラム数/Xのグループ)に分ける。グループ内(共有カラム数内)で、カラム共有を単位として水平方向に加算できる部分については計数処理部352CCで加算処理をして水平転送を行ない、カラム共有を単位として水平方向に加算できない部分については加算せずに第1実施形態(第1例)により全画素読出しにより個別に読み出す。その後に、カラム外で補充の加算処理を行なう。具体的な処理手順のフローチャートは示さないが、前述の第2例に準じて考えればよい。

たとえば、図18(2)は、4カラム共有で水平2画素加算を行なう場合である。共有カラム数(=4)と水平画素加算数(=2)の最小公倍数は4であるから処理単位を4カラムに設定する。この場合、処理単位/共有カラム数より1グループとなる。4カラム共有内では2カラムずつの加算処理(A+B,C+D)を2回に分けて行なうことができ、その結果をカラム外に転送すればよい。水平転送されるものは、加算済みの(A+B),(C+D)であるからカラム外のデジタル演算部29では補充の加算処理が不要である。

図示しないが、たとえば、6カラム共有で水平3画素加算を行なう場合であれば、共有カラム数(=6)と水平画素加算数(=3)の最小公倍数は6であるから処理単位を6カラムに設定することで、1グループで処理が完結するようになる。そして、6カラム共有内では3カラムずつの加算処理(A+B+C,D+E+F)を2回に分けて行なうことができ、その結果をカラム外に転送すればよい。水平転送されるものは、加算済みの(A+B+C),(D+E+F)であるから、カラム外のデジタル演算部29では補充の加算処理が不要である。

また、図示しないが、たとえば、5カラム共有で水平2画素加算を行なう場合であれば、共有カラム数(=5)と水平画素加算数(=2)の最小公倍数は10であるから処理単位を10カラムに設定する。この場合、処理単位/共有カラム数より2グループとなる。1グループ内は5カラム分であり、5カラム共有内では2カラムずつの加算処理(A+B,C+DまたはG+H,I+J)を2回に分けて行なうことができ、1カラム分(E,F)は加算対象にできない。そこで、2カラムずつの加算処理(A+B,C+DまたはG+H,I+J)と加算なし(E,F)をカラム外に転送する。水平転送されるものは、加算済みの(A+B),(C+D),(G+H),(I+J)と加算されていないE,Fであるから、カラム外のデジタル演算部29では、E,Fについて補充の加算処理を行なうことで(E+F)の2画素加算を完結させる。

第3実施形態(第3例:その2)の仕組みとすることで、Xカラム共有の構成のときに、水平Y画素加算(Y<X)を行なう場合、AD変換処理やCDS処理の時間を増やさずに、全画素を転送する場合に対して水平転送の情報量をY/Xに削減でき、水平転送の時間と水平転送時の消費電力を削減することができる。

[第4例:2カラム共有&水平3画素加算&カラー]
図19は、カラム信号処理の第3実施形態(第4例)を説明する図である。

第3実施形態(第4例)のカラムAD変換部300CDは、固体撮像装置1がカラー撮像用である場合に、2カラム(2本の垂直信号線19)に対して、1つのAD変換部302CCを共有する構成例である。また、信号処理としては、水平方向に3画素分の画素加算を行なう事例である。カラー撮像用に使用される色分離フィルタの色配列としては、第2実施形態(第4例、第5例)と同様に、ベイヤー配列の基本形で説明する。

第2実施形態(第4例)の説明から推測がつくように、同一色同士で加算がなされるようにしなければならない。そのため、モノクロ時の6カラムに対して2倍の12カラムを単位として、カラム共有を単位とした水平方向の画素加算が可能なもののみカラム内で水平方向への画素加算を行ない、不可なものはカラム外で加算する。「2倍」は、ベイヤー配列の色分離フィルタの水平方向の繰返しピッチが2画素であることから規定される。これは、基本の処理単位はモノクロ時の「2×6」であるが、カラーの場合は、さらに、色分離フィルタの水平方向の繰返しピッチ倍した単位で、1サイクルが完結することに基づいて12カラムを単位としている。

たとえば、図中に、12カラム単位で左からA〜Lとして説明する。A,B(R画素)はカラム内で画素加算を行ない、G,H(Gr画素)はカラム内で画素加算を行ない、I,J(R画素)はカラム内で画素加算を行ない、K,L(Gr画素)はカラム内で画素加算を行なう。R画素のC,DとGr画素のE,Fは、カラム内で画素加算を行なわない。水平転送後に、デジタル演算部29は、1つ左(前)グループGpの11(K+L)と3(C)を加算し、自グループGpの1(A+B)と5(E)を加算し、自グループGpの4(D)と7(G+H)を加算し、自グループGpの6(F)と9(I+J)を加算し、自グループGpの11(K+L)と1つ右(次)のグループGpの3(C)を加算する。

第3実施形態(第4例)の仕組みとすることで、2カラム共有の構成のときに、水平3画素加算を行なう場合、カラー撮像用であっても、AD変換処理やCDS処理の時間を増やさずに、水平転送の時間と水平転送時の消費電力を削減することができる。

[第5例:3カラム共有&水平2画素加算&カラー]
図20は、カラム信号処理の第3実施形態(第5例)を説明する図である。

第3実施形態(第5例)のカラムAD変換部300CEは、固体撮像装置1がカラー撮像用である場合に、3カラム(3本の垂直信号線19)に対して、1つのAD変換部302CDを共有する構成例である。また、信号処理としては、水平方向に2画素分の画素加算を行なう事例である。カラー撮像用に使用される色分離フィルタの色配列としては、第2実施形態(第4例、第5例)と同様に、ベイヤー配列の基本形で説明する。

第2実施形態(第5例)の説明から推測がつくように、同一色同士で加算がなされるようにしなければならない。そのため、モノクロ時の6カラムに対して2倍の12カラムを単位として、カラム共有を単位とした水平方向の画素加算が可能なもののみカラム内で水平方向への画素加算を行ない、不可なものはカラム外で加算する。

たとえば、図中に、12カラム単位で左からA〜Lとして説明する。B,C(R画素)はカラム内で画素加算を行ない、D,E(Gr画素)はカラム内で画素加算を行ない、G,H(R画素)はカラム内で画素加算を行ない、K,L(Gr画素)はカラム内で画素加算を行なう。R画素のA,IとGr画素のF,Jは、カラム内で画素加算を行なわない。水平転送後に、デジタル演算部29は、1つ左(前)のグループGpの9(I)と自グループGp内の1(A)を加算し、自グループGp内の6(F)と10(J)を加算し、自グループGp内の9(I)と1つ右(次)のグループGpの1(A)を加算する。

第3実施形態(第5例)の仕組みとすることで、3カラム共有の構成のときに、水平2画素加算を行なう場合、カラー撮像用であっても、AD変換処理やCDS処理の時間を増やさずに、水平転送の時間と水平転送時の消費電力を削減することができる。

以上説明したように、第3実施形態では、共有カラム数と水平画素加算数が不一致のときにも、一部についてはカラム内での水平画素加算を適用し、カラム内での水平画素加算を適用できない部分についてはカラム外で対処するようにしている。全てをカラム外で水平画素加算をするよりも、AD変換処理やCDS処理の時間を増やさずに、水平転送の時間と水平転送時の消費電力を削減することができる利点がある。

たとえば、全てをカラム外で水平画素加算する例が特許公開2008−11012号公報に提案されている。しかし、この場合、加算時に水平転送を行なっても、水平転送の情報量は減らない。そのため、消費電力は、全画素モード時に比べて大きく減らない。また、フレームレートが水平転送能力で律速されている場合は、水平転送の情報量が減らない限りはフレームレートの向上も妨げることとなる。

カラム内で水平加算を行なう方法として、第2実施形態の手法を提案した。この方法は、この方法では、水平転送情報量を削減できるため、消費電力やフレームレートの点で有利である。第2実施形態の手法は、カラム回路の共有単位と水平画素加算単位が同じ場合であり、全画素読出しに比べると、P相データの一時待避とD相処理前のカウンタ353への書戻しが不要になり処理が楽になる。これが、第2実施形態に特有の、カラム回路の共有単位を生かした画素加算の手法である。

しかしながら、共有単位と水平画素加算単位が異なる場合は、全てについてカラム内で水平画素加算を行なうと言うことはできず、第2実施形態のような、カラム回路の共有単位を生かした画素加算ができない。

一方、共有単位と水平画素加算単位が異なる処理が求められる場合もある。そのような場合の対処として、第3実施形態を提案した。第3実施形態では、カラム内で画素加算ができる部分のみ画素加算を行ない、できない部分は水平転送後に加算を行なうことにより、水平転送の情報量を可能な範囲で減らすようにしている。これにより、消費電力の削減や、水平転送律速の場合のフレームレートの向上が可能になる。特に、カラム共有の計数部350(計数処理部352)として、第1・第2実施形態のものを使用すれば、大規模な回路追加なしでそれを実現できる。ただし、その場合に適用されるカラム共有の計数部350(計数処理部352)の仕組みは、前述のように、第1・第2実施形態のものには限定されない。

<カラム信号処理:第4実施形態−消費電力低減>
図21は、カラム信号処理の第4実施形態を説明する図である。第4実施形態は、前述の第2または第3実施形態に対する変形例であり、水平転送の情報量が減った場合に、消費電力も減らす手法を適用するものである。ここでは、第3実施形態に対する変形例として、モノクロ(白黒)の画素の場合の、2カラム共有3画素加算の例で示している。

カラム内で可能な範囲で加算を行なうことにより、6カラム単位で4つの情報を水平転送すればよくなるので、水平転送の情報量は、全画素読出し時に比べて2/3に削減される。

6カラムでそれぞれ別の水平転送系Htrに接続する。水平転送系Htrとは、ここでは、水平転送ドライバ359と水平転送情報の読み出しのためのセンスアンプ28aからなる部分のことを表すものとする。

2カラム共有の構成で水平3画素加算を行なう場合、センスアンプ28a_2と水平転送ドライバ359_2からなる水平転送系Htr_2と、センスアンプ28a_6と水平転送ドライバ359_6からなる水平転送系Htr_6は、常に使われない。常に使用される水平転送系Htrは、全画素読出し時に比べて2/3に削減される。通常、センスアンプ28aから水平転送ドライバ359へと直流電流が流れ続けることが多いが、常に使われないのであれば、この直流電流はオフすることができる。したがって、この直流電流を1/3程度削減できる。

図示しないが、3画素共有の構成で水平2画素加算においても、同様の考え方を用いることができ、常に使用される水平転送系Htrは、全画素読出し時に比べて2/3に削減される。

なお、カラー撮像用の場合もモノクロ撮像用と近い考え方を用いることができるが、カラーの場合のうち、2画素共有の構成で水平3画素加算の場合は、12カラムを単位とした第4例から推測されるように、水平転送系Htrを12本用意しないと、電力効率は最大化しない。カラーの場合のうち2画素共有の構成で水平3画素加算の場合で、水平転送系Htrを6本とし、図19、図21においてB,Hを転送する水平転送系Htrのみをオフする場合、消費電力の削減割合は1/6となる。ただし、図21の例では、水平画素加算時のフレームレートの向上は、水平3画素加算の本来分である1/3までは見込めない。水平転送の情報量は、全画素読出し時に比べて2/3に削減されるにすぎないからである。

<カラム信号処理:第5実施形態−水平転送効率改善>
図22は、カラム信号処理の第5実施形態を説明する図である。第5実施形態は、前述の第2または第3実施形態に対する変形例であり、水平転送の情報量が減った場合に、水平転送効率を改善する手法を取り入れたものである。ここでは、第3実施形態に対する変形例として、モノクロ(白黒)の画素の場合の、2カラム共有3画素加算の例で示している。因みに、水平転送チャネルが4つの場合を示す。

水平転送速度によってフレームレートが律速されている場合には、水平転送効率を改善することでフレームレートが向上する。この場合、水平信号線18の寄生容量を低減することで、水平転送速度を改善でき、結果、フレームレートを向上させられる。

ここで、水平信号線18の寄生容量を低減する仕組みとしては、各データ記憶部370(一時記憶部358の集合やデータ記憶部360)のデータをそのまま列ごとに出力ドライバを介して水平信号線18に出力するのではなく、データ記憶部370の全列数よりも少ない数の出力ドライバを介して水平信号線18に出力する構成をとる。

そのための仕組みとしては、様々な仕組みが考えられるが、本実施形態では、データセレクタ方式でデータを水平信号線18に出力する方式にする。データ記憶部370は、カラム(垂直信号線19)ごとにデータを保持するデータ保持回路372(一時記憶部358やラッチ362)をビット数分有する。データセレクタ部380は、サブセレクタ382を複数個有するセレクタ部381と、水平転送ドライバ388(水平転送DR:水平転送ドライバ359と対応)を複数個有するドライバ部387を備える。サブセレクタ382は、複数列の各データ保持回路372のデータの何れかを選択する信号選択部の一例である。水平転送ドライバ388は、サブセレクタ382で選択されるデータに基づき水平信号線18を駆動する転送駆動部の一例である。

データ記憶部370の全列をそれぞれがM列(Mは3以上の正の整数)を含む複数ブロックに分け、1ブロックにつき、水平転送ドライバ388を1つ設ける。そして、ブロックごとに、水平転送ドライバ388とM列の各データ保持回路372との間にM入力−1出力型のサブセレクタ382を設ける。水平転送ドライバ388の出力は、バスラインである水平信号線18を介して出力部28(センスアンプ28a)に接続されている。図22に示す態様は、水平転送チャネルを4チャネル分にする場合を示しており、チャネル別に前記の構成が採られている。因みに、相補データ形式でデータ転送するのが好ましい。

サブセレクタ382を利用して水平転送系を階層化し、親階層は図示しない水平走査部12により制御される水平転送ドライバ388内の選択トランジスタにより選択し、子階層は図示を割愛した通信・タイミング制御部20により制御されるサブセレクタ382により選択するようにする。

本実施形態では、M=6とした例を示しており、6つのデータ保持回路372(ラッチ群:図では6つの一時記憶部358:以下同様)が共通に1つの6入力型のサブセレクタ382(以下6入力サブセレクタ382Eと称する)に入力され、6入力サブセレクタ382Eの出力が水平転送ドライバ388を制御し、水平転送ドライバ388が水平転送チャネルをドライブする。水平走査部12が、特定の水平転送ドライバ388の内の選択トランジスタをオンすることにより特定のラッチ群を選択する。1つの水平転送系は、6つのデータ保持回路372と、1つの6入力サブセレクタ382Eと、1つの水平転送ドライバ388を備える。

各6入力サブセレクタ382Eは通信・タイミング制御部20からの共通の制御配線により制御される。つまり、通信・タイミング制御部20は、セレクタ部381の各サブセレクタ382(ここでは6入力サブセレクタ382E)を制御してデータを選択させる選択制御部の機能を持つ。多数のサブセレクタ382(6入力サブセレクタ382E)を使用する場合でも、通信・タイミング制御部20からの制御配線数の大幅な増加はないと言える。

水平転送チャネルは4個あり、それぞれに水平転送系Htr_0が用意され、4個の水平転送系Htr_0で1つの水平転送系Htr_1が構成される。隣り合う4個の水平転送ドライバ388はそれぞれ異なる水平転送チャネルの水平信号線18_0〜18_3をドライブする。水平転送チャネル(水平信号線18_0〜18_3)の内容は、図示を割愛した出力部28のセンスアンプ28aによって読み出され、必要に応じてデジタル処理をした後でチップ外に読み出される。

このように、本実施形態の水平転送系Htr_ は、計数部350(カウンタ353)と水平転送用のデータ保持回路372を内蔵したデータ記憶部370を備える構成において、データセレクタ部380の水平転送ドライバ388をMカラム(本例では6カラム)で共有する水平転送系Htr_0_kとし、水平転送ドライバ388の入力にどのデータ保持回路372を接続するかを決める6入力サブセレクタ382Eを用いている。水平転送ドライバ388を数カラムで共有することにより、水平転送系Htr_ を階層化でき、水平転送の効率化を図ることができる。隣の6カラムの水平転送系Htr_0_kも同様の構造とするが、異なる水平転送チャネル(本例では4個ある)に接続している。したがって、4チャネル構成の場合、24カラム周期の回路構成となる。

つまり、4チャネル分の水平信号線18が設けられ、セレクタ部381の各サブセレクタ382(6入力サブセレクタ382E)およびドライバ部387の各水平転送ドライバ388は、4チャネルの各水平信号線18_1〜18_4に均等に配分されている。間引き動作の有無を問わず、各水平転送ドライバ388や各水平信号線18_1〜18_4の使用状態の均衡を図るためである。画素アレイ部10の全垂直列についても、この関係を維持するようにする。

サブセレクタ382の入力数を6以外にする場合やチャネル数を4以外にする場合でも同様であり、Jチャネル分の水平信号線18が設けられるときには、セレクタ部381の各サブセレクタ382およびドライバ部387の各水平転送ドライバ388は、Jチャネルの各水平信号線18に均等に配分し、画素アレイ部10の全垂直列についてもこの関係を維持するようにする。

水平転送ドライバ388とその出力側に接続されるバスラインである水平信号線18との関係においては、本実施形態の水平転送系Htr_ は、列(カラム)をM本(本実施形態では6本)ずつのグループに纏めている。水平信号線18に接続される水平転送ドライバ388の数が、図21に示した第4実施形態のように列ごとに水平転送ドライバ359を設ける場合に比べて1/Mに削減できる。その結果、水平転送ドライバ388がドライブしなくてはならない水平転送チャネルの寄生容量を減らすことができ、結果として高速動作が実現される。

また、水平転送ドライバ388が多段で接続されておらず、水平転送ドライバ388がドライブするときに流れる電流経路上に追加のトランジスタが必要ではなく、直列抵抗は増えない。サブセレクタ382の構成に関わらず水平転送ドライバ388は1段でよく、水平信号線18を駆動する際の直列抵抗が増大することはない。その結果、本実施形態のく構成を採らない場合よりも確実に高速なデータ転送が可能になる。

カラム内で可能な範囲で加算を行なうことにより、6カラム単位で4つの情報を水平転送すればよくなるので、水平転送の情報量は、全画素読出し時に比べて2/3に削減される。図21に示す第4実施形態では、6カラムの情報を各別の水平転送ドライバ359に接続していたが、第5実施形態では、6カラムの情報を6入力サブセレクタ382Eを通じて、1つの水平転送ドライバ359に接続している。6入力サブセレクタ382Eを使用しているのは、6カラムを単位として繰り返されることに基づく。また、そのような構成を6カラムのグループごとに4グループ分設けて、それらを各別の水平信号線18を介してセンスアンプ28aに接続するようにしている。

このようなサブセレクタの導入により、水平転送系Htrの寄生容量削減による高速化と、間引き(水平画素加算もその一例)などのモードにおける利用効率の向上による高速化の効果が得られる。これらの点の詳細は、たとえば本出願人による特願2008−147950を参照するとよい。

間引きモードなどにおける利用効率向上の利点は、6カラム単位内に水平転送すべき情報が4つに減った場合も享受することができる。この例では、6カラム単位内に水平転送すべき情報が4つに減ることにより、間引きなどのモードにおける利用効率の向上による高速化だけで、水平転送に要する時間を2/3に減らすことができる。水平転送系Htrの寄生容量削減による効果も含めると、さらに水平転送時間は削減できる。

図示しないが、3画素共有の構成で水平2画素加算においても、同様の考え方を用いることができ、6カラム単位内に水平転送すべき情報が4つに減るので、同様の効果が得られる。

なお、カラー撮像用の場合もモノクロ撮像用と近い考え方を用いることができるが、カラーの場合のうち、2画素共有の構成で水平3画素加算の場合は、12カラムを単位とした第4例から推測されるように、12入力サブセレクタを使用しないと、水平転送効率は最大化しない。

<第6実施形態:撮像装置>
図23は、第6実施形態を説明する図である。第6実施形態は、前述の各実施形態の固体撮像装置1を適用した撮像装置である。

図23に示すように、撮像装置1000は、レンズ群1101などを含む光学系、固体撮像装置1102、カメラ信号処理回路であるDSP回路1103、フレームメモリ1104、表示装置1105、記録装置1106、操作系1107、および電源系1108などを備える。DSP回路1103、フレームメモリ1104、表示装置1105、記録装置1106、操作系1107、および電源系1108がバスライン1109を介して相互に接続された構成となっている。撮像装置1000は、当該装置の全体の制御を行なう主制御部1200も備える。

レンズ群1101は、被写体からの入射光(像光)を取り込んで固体撮像装置1102の撮像面上に結像する。固体撮像装置102は、レンズ群1101によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置1102として、前述の各実施形態の固体撮像装置1が使用される。

表示装置1105は、液晶表示装置や有機EL(electro luminescence)表示装置などのパネル型表示装置で構成されており、固体撮像装置1102で撮像された動画または静止画を表示する。記録装置1106は、固体撮像装置1102で撮像された動画または静止画を、ビデオテープやDVD(Digital Versatile Disk)などの記録媒体に記録する。

操作系1107は、ユーザによる操作の下に、撮像装置1000が持つ様々な機能について操作指令を発する。電源系1108は、DSP回路1103、フレームメモリ1104、表示装置1105、記録装置1106、および操作系1107の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

撮像装置1000は、「撮像」を行なうための、たとえば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。

このような撮像装置1000は、前述の各実施形態の固体撮像装置1を備えて構成されており、前述の各実施形態の固体撮像装置1にて得られるのと同様の効果を享受できる。
以上のように、本発明に係る第1の仕組みでは、先ず、共有構成の場合でも、いわゆる参照信号比較型のAD変換を行なう。その際に、X本の信号線を介して供給される処理対象信号の何れを処理させるかと、各処理対象信号のX個のレベルの何れを処理させるかと、それらの処理順序を制御するようにした。
これによって、共有構成でない場合とは異なる信号処理タイミングで信号処理をすることができるようになる。たとえば、各処理対象信号の同じ意味を持つレベル同士の組合せの順でAD変換を行なうように制御することもできる。また、共有単位での加算のAD変換を行なうこともできる。また、共有単位での加算ができない部分については、できる分とできない部分とに分けて処理することもできる。
本発明に係る第2の仕組みでは、先ず、共有構成の場合でも、いわゆる参照信号比較型のAD変換を行なう。それと合わせて、信号加算も行なう。このとき、共有数Xと加算数Yとが不一致の場合は、XとYの最小公倍数を基本の処理単位として、Y分の処理対象信号の加算をできる部分については計数処理部で加算を行ない、Y分の加算をできない部分については計数処理部で各別に処理対象信号のAD変換を行なうようにした。
以上により、本発明に係る第1の仕組みでは、共有構成でない場合の信号処理タイミングよりも、処理時間を短縮できるようになる。
本発明に係る第2の仕組みでは、共有構成で加算ができる部分についてはその機能を活かすことができる。その結果、全ての処理対象信号のAD変換を行なってからデジタル加算する場合よりも処理効率が高まる。

1…固体撮像装置、10…画素アレイ部、19…垂直信号線、20…通信・タイミング制御部、27…参照信号生成部、28…出力部、29…デジタル演算部、3…単位画素、300…カラムAD変換部、302…AD変換部、310…垂直線選択部、312…セレクタ、313…2入力セレクタ、314…CMOSスイッチ、316…3入力セレクタ、317…M入力セレクタ、320…比較部、322…コンパレータ、330…カウント動作期間制御部、332…カウンタ制御信号生成部、350…計数部、352…計数処理部、353…カウンタ、354…書込み制御部、356…書戻し制御部、358…一時記憶部、359…水平転送ドライバ、360…データ記憶部、362…ラッチ、382…サブセレクタ

Claims (17)

  1. レベルが漸次変化する参照信号を生成する参照信号生成部から前記参照信号の供給を受けて、当該参照信号とアナログの処理対象信号を比較する比較部およびAD変換用の計数クロックの供給を受けて前記比較部の比較結果に基づき計数動作を行なう計数処理部を、前記処理対象信号が供給されるX本の信号線に対してそれぞれ1つ有し、前記計数処理部の出力データに基づき前記処理対象信号のデジタルデータを取得するAD変換部と、
    前記比較部の比較結果に基づき前記計数処理部の動作期間を制御する動作期間制御部と、
    前記X本の信号線を介して供給される前記処理対象信号の何れを処理させるかと、各処理対象信号のX個のレベルの何れを処理させるかと、それらのAD変換を行なう処理順序を制御する制御部と
    を備え
    前記AD変換部は、前記X個の処理対象信号の少なくとも2つについての加算結果のデジタルデータを取得し、前記X本の信号線を介して供給される処理対象信号について前記比較部と前記計数処理部をそれぞれ1つ有する場合に、前記Xとは異なるY本分の処理対象信号の加算結果のデジタルデータを取得する際には、前記Xと前記Yの最小公倍数を基本の処理単位として、前記Y分の処理対象信号の加算をできる部分については前記計数処理部で加算結果を取得し、前記Y分の処理対象信号の加算をできない部分については前記計数処理部で各別に処理対象信号のAD変換を行なう
    固体撮像装置。
  2. 前記制御部は、各処理対象信号の同じ意味を持つレベル同士の組合せの順でAD変換を行なうように制御する
    請求項1に記載の固体撮像装置。
  3. 前記処理対象信号を出力する単位画素が行列状に配置されている画素アレイ部を備え、
    前記比較部と前記計数処理部は、前記画素アレイ部の複数列ごとに設けられており、
    前記画素アレイ部の複数列の信号線から供給される前記処理対象信号を順番に選択して前記比較部に供給する選択部を備え、
    前記参照信号生成部は、前記AD変換部の各比較部に前記参照信号を共通に供給する
    請求項1または2に記載の固体撮像装置。
  4. 前記AD変換部は、前記X個のレベルとして、単位画素から出力される前記処理対象信号の基準レベルと受光信号レベルについてAD変換処理を行なう
    請求項3に記載の固体撮像装置。
  5. 前記基準レベルについてのデジタルデータを記憶する記憶部を前記X本の信号線のそれぞれに対応して有し、
    前記AD変換部は、前記基準レベルについてAD変換処理時には各処理対象信号の前記基準レベルについてのデジタルデータを取得した後に対応する前記記憶部に記憶し、前記受光信号レベルについてAD変換処理時には、処理対象信号と対応する前記記憶部から記憶されているデジタルデータを読み出し、その読み出した値を開始点として、前記基準レベルについてのAD変換処理を行なうことで、前記基準レベルと前記受光信号レベルの差分のデジタルデータを取得する
    請求項4に記載の固体撮像装置。
  6. 前記AD変換部は、出力をリセットレベルにするリセット端と出力をプリセットレベルにするプリセット端を具備するカウンタと、
    前記カウンタの出力データを記憶した記憶部に記憶されているデータに基づいて前記リセット端と前記プリセット端を制御することで前記記憶部に記憶されているデータを前記カウンタの値として書き戻す書戻し制御部と、
    を有する請求項4に記載の固体撮像装置。
  7. 前記AD変換部は、前記X個の処理対象信号の全ての加算結果のデジタルデータを取得する
    請求項1乃至6の内の何れか一項に記載の固体撮像装置。
  8. レベルが漸次変化する参照信号を生成する参照信号生成部から前記参照信号の供給を受けて、当該参照信号とアナログの処理対象信号を比較する比較部およびAD変換用の計数クロックの供給を受けて前記比較部の比較結果に基づき計数動作を行なう計数処理部を、前記処理対象信号が供給されるX本の信号線に対してそれぞれ1つ有し、前記計数処理部の出力データに基づき前記処理対象信号のデジタルデータを取得するAD変換部と、
    前記比較部の比較結果に基づき前記計数処理部の動作期間を制御する動作期間制御部と、
    を備え、
    前記AD変換部は、前記X本の信号線を介して供給される処理対象信号について前記比較部と前記計数処理部をそれぞれ1つ有する場合に、前記Xとは異なるY本分の処理対象信号の加算結果のデジタルデータを取得する際には前記Xと前記Yの最小公倍数を基本の処理単位として、前記Y分の処理対象信号の加算をできる部分については前記計数処理部で加算結果を取得し、前記Y分の処理対象信号の加算をできない部分については前記計数処理部で各別に処理対象信号のAD変換を行なう
    固体撮像装置。
  9. 前記計数処理部で取得された加算結果と各別に取得された処理対象信号のAD変換結果を加算して前記Y本分の処理対象信号の加算結果を取得する演算部を前記AD変換部とは別に備える
    請求項1または8に記載の固体撮像装置。
  10. 前記XとYの最小公倍数と一致したチャネル分のデータ転送用の信号線が設けられ、
    前記処理単位の各信号線が前記チャネルの各データ転送用の信号線に均等に配分されている
    請求項1、8、9の内の何れか一項に記載の固体撮像装置。
  11. 前記AD変換部で取得されたデジタルデータを後段回路へ転送する転送部を、前記処理対象信号が供給されるX本の信号線に対して1つ有する
    請求項1乃至10の内の何れか一項に記載の固体撮像装置。
  12. 前記AD変換部で取得されたデジタルデータを保持する複数個のデータ保持回路を具備するデータ記憶部と、
    複数個の前記データ保持回路のデータの何れかを選択する複数個の信号選択部を具備した選択部と、
    前記選択部の各信号選択部を制御してデータを選択させる選択制御部と、
    前記信号選択部で選択されるデータに基づきデータ転送用の信号線を駆動する転送駆動部を前記複数個の信号選択部のそれぞれに具備する駆動部と、
    前記駆動部の各転送駆動部を制御してデータを前記データ転送用の信号線を介して後段回路に転送させる走査部と、
    をさらに備え、
    前記転送駆動部は、前記信号選択部で選択されるデータに基づき前記データ転送用の信号線を駆動する転送用トランジスタおよび前記走査部からの指示に基づき前記複数個の信号選択部の何れかを選択するための選択トランジスタを有し、前記転送用トランジスタと前記選択トランジスタの双方がオンしたときに前記信号選択部で選択されたデータが前記データ転送用の信号線を介して前記後段回路に転送されるように構成されている
    請求項1乃至11の内の何れか一項に記載の固体撮像装置。
  13. 複数チャネル分の前記データ転送用の信号線が設けられ、
    前記選択部の各信号選択部および前記駆動部の各転送駆動部は、前記複数チャネルの各データ転送用の信号線に均等に配分されている
    請求項12に記載の固体撮像装置。
  14. 処理対象信号を出力する単位画素が行列状に配置されている画素アレイ部と、
    前記画素アレイ部の各単位画素から前記処理対象信号を読み出す垂直走査部と、
    レベルが漸次変化する参照信号を生成する参照信号生成部から前記参照信号の供給を受けて、当該参照信号と前記単位画素の処理対象信号を比較する比較部およびAD変換用の計数クロックの供給を受けて前記比較部の比較結果に基づき計数動作を行なう計数処理部を、前記処理対象信号が供給されるX本の信号線に対してそれぞれ1つ有し、前記計数処理部の出力データに基づき前記処理対象信号のデジタルデータを取得するAD変換部と、
    前記比較部の比較結果に基づき前記計数処理部の動作期間を制御する動作期間制御部と、
    前記AD変換部で取得されたデジタルデータを後段回路に転送させる水平走査部と、
    を備え、
    前記X本の信号線を介して供給される前記処理対象信号の何れを処理させるかと、各処理対象信号のX個のレベルの何れを処理させるかと、それらのAD変換を行なう処理順序を制御する制御部と
    を備え
    前記AD変換部は、前記X個の処理対象信号の少なくとも2つについての加算結果のデジタルデータを取得し、前記X本の信号線を介して供給される処理対象信号について前記比較部と前記計数処理部をそれぞれ1つ有する場合に、前記Xとは異なるY本分の処理対象信号の加算結果のデジタルデータを取得する際には、前記Xと前記Yの最小公倍数を基本の処理単位として、前記Y分の処理対象信号の加算をできる部分については前記計数処理部で加算結果を取得し、前記Y分の処理対象信号の加算をできない部分については前記計数処理部で各別に処理対象信号のAD変換を行なう
    撮像装置。
  15. 処理対象信号を出力する単位画素が行列状に配置されている画素アレイ部と、
    前記画素アレイ部の各単位画素から前記処理対象信号を読み出す垂直走査部と、
    レベルが漸次変化する参照信号を生成する参照信号生成部から前記参照信号の供給を受けて、当該参照信号と前記単位画素の処理対象信号を比較する比較部およびAD変換用の計数クロックの供給を受けて前記比較部の比較結果に基づき計数動作を行なう計数処理部を、前記処理対象信号が供給されるX本の信号線に対してそれぞれ1つ有し、前記計数処理部の出力データに基づき前記処理対象信号のデジタルデータを取得するAD変換部と、
    前記比較部の比較結果に基づき前記計数処理部の動作期間を制御する動作期間制御部と、
    前記AD変換部で取得されたデジタルデータを後段回路に転送させる水平走査部と、
    水平転送されたデータに基づきデジタル演算処理を行なう演算部と、
    を備え、
    前記AD変換部は、前記X本の信号線を介して供給される処理対象信号について前記比較部と前記計数処理部をそれぞれ1つ有する場合に、前記Xとは異なるY本分の処理対象信号の加算結果のデジタルデータを取得する際には、前記Xと前記Yの最小公倍数を基本の処理単位として、前記Y分の処理対象信号の加算をできる部分については前記計数処理部で加算結果を取得し、前記Y分の処理対象信号の加算をできない部分については前記計数処理部で各別に処理対象信号のAD変換を行ない、
    前記演算部は、前記計数処理部で取得された加算結果と各別に取得された処理対象信号のAD変換結果を加算して前記Y本分の処理対象信号の加算結果を取得する
    撮像装置。
  16. X本の信号線を介して供給される各処理対象信号のX個のレベルについてのAD変換を行なうに当たり、
    各処理対象信号の同じ意味を持つレベル同士の組合せの順でAD変換を行なうように制御しつつ、
    レベルが漸次変化する参照信号と前記処理対象信号を比較部で比較し、その比較結果に基づく計数期間においてAD変換用の計数クロックの供給を受けて計数処理部で計数し、
    前記比較部と前記計数処理部により参照信号比較型のAD変換を行なうに当たり、
    前記X本の信号線を介して供給される処理対象信号について前記比較部と前記計数処理部をそれぞれ1つ有する場合に、前記Xとは異なるY本分の処理対象信号の加算結果のデジタルデータを取得する際には、
    前記Xと前記Yの最小公倍数を基本の処理単位として、前記Y分の処理対象信号の加算をできる部分については前記計数処理部で加算結果を取得し、前記Y分の処理対象信号の加算をできない部分については前記計数処理部で各別に処理対象信号のAD変換を行ない、
    前記AD変換を行なうAD変換部とは別に備えられた演算部において、前記計数処理部で取得された加算結果と各別に取得された処理対象信号のAD変換結果を加算して前記Y本分の処理対象信号の加算結果を取得する
    AD変換方法。
  17. 比較部と計数処理部により参照信号比較型のAD変換を行なうに当たり、
    X本の信号線を介して供給される処理対象信号について前記比較部と前記計数処理部をそれぞれ1つ有する場合に、前記Xとは異なるY本分の処理対象信号の加算結果のデジタルデータを取得する際には、
    前記Xと前記Yの最小公倍数を基本の処理単位として、前記Y分の処理対象信号の加算をできる部分については前記計数処理部で加算結果を取得し、前記Y分の処理対象信号の加算をできない部分については前記計数処理部で各別に処理対象信号のAD変換を行ない、
    前記AD変換を行なうAD変換部とは別に備えられた演算部において、前記計数処理部で取得された加算結果と各別に取得された処理対象信号のAD変換結果を加算して前記Y本分の処理対象信号の加算結果を取得する
    AD変換方法。
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