JP4609428B2 - 固体撮像装置、固体撮像装置の駆動方法および撮像装置 - Google Patents

Description

本発明は、固体撮像装置、固体撮像装置の駆動方法および撮像装置に関し、特に広ダイナミックレンジ化の技術を用いた固体撮像装置、当該固体撮像装置の駆動方法および当該固体撮像装置を用いた撮像装置に関する。

固体撮像装置、例えばＭＯＳ(Metal Oxide Semiconductor)型撮像装置において、光電変換素子を含む画素が行列状に２次元配置されてなる画素アレイ部の各画素について、露光時間（蓄積時間）を異ならせ、露光時間の長短によって高感度の信号と低感度の信号とを得て、この高感度の信号と低感度の信号とを合成することによってダイナミックレンジの拡大を図る技術が広く知られている。

広ダイナミックレンジ化を図る技術の一つとして、同一画素の信号の読み出しを、露光時間を変えて複数回実行し、複数回の読み出し動作によって得られる各信号を後段の信号処理系で合成することによってダイナミックレンジを拡大する技術が知られている（例えば、特許文献１参照）。

特許第３６８０３６６号公報

上記特許文献１記載の従来技術の場合、画面の低輝度部分の情報は露光時間の長い信号から、高輝度部分の情報は露光時間の短い信号から得られる。しかしながら、被写体が低輝度のときは、少なくとも長い方の露光時間を延ばさないといけないが、長い方の露光時間を延ばすには限界がある。例えば、動画では、通常、最大１／３０秒までしか露光時間を取ることができない。また、静止画でも、手振れや被写体ぶれを抑えるために、一定時間以上露光時間を延ばしたくない場合もある。

これらの場合、露光時間の長い方でも信号量が小さいために、固体撮像装置のゲイン設定を上げることになる。ゲイン設定を上げるには、ＡＤ変換前のアナログゲインを上げる場合と、ＡＤ変換後のデジタルゲインを上げる場合との２通りある。

デジタルゲインを上げると階調が粗くなる。アナログゲインを上げると、画面の一部分が明るい場合に、その明るい部分がＡＤ変換の入力レンジを越えてしまい、本当は信号があるのにそれを捨てることになるために情報の損失となる。もちろん、その明るい部分の信号は短い露光時間の信号から得られるのであるが、長い露光時間の信号に比べてＳ／Ｎが悪いことが原因で、得られる画像のＳ／Ｎが悪化する。

そこで、本発明は、感度の異なる複数の系統の信号を得て広ダイナミックレンジ化を図るに当たって、アナログゲインを上げたときに、ＡＤ変換の入力レンジを外れることによる情報の損失を無くし、Ｓ／Ｎのよい画像を得ることが可能な固体撮像装置、固体撮像装置の駆動方法および撮像装置を提供することを目的とする。

上記目的を達成するために、本発明では、物理量を検知する画素が行列状に２次元配置されてなる画素アレイ部を有する固体撮像装置および当該固体撮像装置を用いた撮像装置において、画素アレイ部から感度の異なる複数の系統の画素信号をアナログで読み出し、アナログゲインのゲイン設定に応じて前記画素信号を増幅するときの増幅率を可変し、前記アナログゲインのゲイン設定が所定ゲインよりも低いときは、前記複数の系統の画素信号をそれぞれの基本増幅率で増幅し、前記ゲイン設定が前記所定ゲイン以上のときは、前記複数の系統のうち、感度が高い少なくとも１系統の画素信号を、当該感度の高い系統の基本増幅率よりも高い増幅率を含む複数の増幅率で増幅可能とする。

上記構成の固体撮像装置および撮像装置において、アナログゲインのゲイン設定が所定ゲインよりも低いときは、複数の系統の画素信号をそれぞれの基本増幅率で増幅し、後段の信号処理系で合成することで、複数の系統の感度比に応じてダイナミックレンジを拡大できる。

一方、アナログゲインのゲイン設定が所定ゲイン以上のときは、感度が高い少なくとも１系統の画素信号を、当該感度の高い系統の基本増幅率よりも高い増幅率を含む複数の増幅率で増幅し、この複数の増幅率で増幅した信号を後段の信号処理系で合成することで、複数の増幅率の比に応じてゲインアップされた信号が得られる。

これにより、被写体が低輝度などの場合に、感度を上げるためにアナログゲインを上げたとしても、例えば画面の一部分が明るい場合に、その明るい部分がＡＤ変換の入力レンジを越えることがないために、長い露光時間の信号から本来ある信号を取りこぼすことがないとともに、低輝度部の階調を損なうこともない。

本発明によれば、アナログゲインを上げたときに、長い露光時間の信号から本来ある信号を取りこぼすことがないとともに、低輝度部の階調を損なうこともないために、ＡＤ変換の入力レンジを外れることによる情報の損失を無くし、Ｓ／Ｎのよい画像を得ることができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明の一実施形態に係る固体撮像装置の概略を示すシステム構成図である。本実施形態では、固体撮像装置として、可視光の光量に応じた電荷量を物理量として画素単位で検知する例えばＣＭＯＳイメージセンサを例に挙げて説明するものとする。

（ＣＭＯＳイメージセンサの構成）
図１に示すように、本実施形態に係るＣＭＯＳイメージセンサ１０は、入射する可視光をその光量に応じた電荷量に光電変換する光電変換素子を含む単位画素（単位センサ）１１が行列状（マトリックス状）に２次元配置されてなる画素アレイ部１２を有する。

この画素アレイ部１２に加えて、ＣＭＯＳイメージセンサ１０は、システム全体の制御を行う制御手段として制御回路１３を、画素アレイ部１２の各画素１１を駆動する駆動手段として垂直駆動回路１４を、各画素１１から出力される信号を処理する信号処理手段としてｎ系統（ｎは２以上の整数、本例ではｎ＝２）のカラム信号処理回路１５，１６、水平駆動回路１７，１８、水平信号線１９，２０および出力回路２１，２２を有する。

そして、本実施形態に係るＣＭＯＳイメージセンサ１０は、２系統の信号処理手段、即ちカラム信号処理回路１５、水平駆動回路１７、水平信号線１９および出力回路２１と、カラム信号処理回路１６、水平駆動回路１８、水平信号線２０および出力回路２２とが、画素アレイ部１２の上下両側にそれぞれ配置されたシステム構成となっている。

このシステム構成において、制御回路１３は、本ＣＭＯＳイメージセンサ１０の動作モードなどを指令するデータを外部から受け取り、また本ＣＭＯＳイメージセンサ１０の情報を含むデータを外部に出力する。

制御回路１３はさらに、垂直同期信号Ｖｓｙｎｃ、水平同期信号ＨｓｙｎｃおよびマスタークロックＭＣＫに基づいて、垂直駆動回路１４、カラム信号処理回路１５，１６および水平駆動回路１７，１８などの回路動作の基準となるクロック信号や制御信号などを生成する。制御回路１３で生成されたクロック信号や制御信号などは、垂直駆動回路１４、カラム信号処理回路１５，１６および水平駆動回路１７，１８などに対して与えられる。

画素アレイ部１２には、単位画素（以下、単に「画素」と記す場合もある）１１が行列状に２次元配置されている。図１に示すように、単位画素１１は、ほぼ正方格子に並んで配置されている。これは、光電変換素子や金属配線などによって規定される光学的開口がほぼ正方格子に並んで配置されているという意味であり、単位画素１１の回路部分はこの限りでない。すなわち、単位画素１１の後述する回路部分については、必ずしも、ほぼ正方格子に並んで配置されている必要はない。

画素アレイ部１２にはさらに、単位画素１１の行列状配列に対して画素行ごとに画素駆動配線２３が図の左右方向（画素行の画素の配列方向）に沿って形成され、画素列ごとに垂直信号線２４が図の上下方向（画素列の画素の配列方向）に沿って形成されている。この画素駆動配線２３の一端は、垂直駆動回路１４の各画素行に対応した出力端に接続されている。

垂直駆動回路１４は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１２の各画素１１を行単位で順次選択走査し、その選択行の各画素に対して画素駆動配線２３を通して必要な駆動パルス（制御パルス）を供給する。

垂直駆動回路１４は、具体的な構成については図示を省略するが、信号を読み出す画素１１を行単位で順に選択走査を行うための読み出し走査系と、当該読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して当該読み出し行の画素１１の光電変換素子から不要な電荷を掃き出す（リセットする）掃き出し走査を行うための掃き出し走査系とを有する構成となっている。

この掃き出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。以下では、掃き出し走査系を電子シャッタ走査系と呼ぶ。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨て、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。

読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃き出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素１１における光電荷の蓄積時間（露光時間）となる。

選択行の各画素１１から出力される信号は、垂直信号線２４の各々を通してカラム信号処理回路１５またはカラム信号処理回路１６に供給される。カラム信号処理回路１５，１６は、画素アレイ部１２の例えば画素列ごとに、即ち画素列に対して１対１の対応関係をもって画素アレイ部１２の上下にそれぞれ配置されている。

これらカラム信号処理回路１５，１６は、画素アレイ部１２の画素行ごとに、選択行の各画素１１から出力される信号を画素列ごとに受けて、その信号に対して画素固有の固定パターンノイズを除去するためのＣＤＳ(Correlated Double Sampling;相関二重サンプリング)や信号増幅や、ＡＤ変換などの信号処理を行う。

なお、ここでは、カラム信号処理回路１５，１６を画素列に対して１対１の対応関係をもって配置した構成を採る場合を例に挙げて示しているが、この構成に限られるものではなく、例えば、複数の画素列（垂直信号線２４）ごとにカラム信号処理回路１５，１６を１個ずつ配置し、これらカラム信号処理回路１５，１６を複数の画素列間で時分割にて共用する構成などを採ることも可能である。

水平駆動回路１７は、シフトレジスタやアドレスデコーダなどによって構成され、水平走査パルスを順次出力することによってカラム信号処理回路１５を順番に選択する。水平駆動回路１８も、水平駆動回路１７と同様に、シフトレジスタやアドレスデコーダなどによって構成され、水平走査パルスを順次出力することによってカラム信号処理回路１６を順番に選択する。

なお、図示を省略するが、カラム信号処理回路１５，１６の各出力段には、水平選択スイッチが水平信号線１９，２０との間に接続されて設けられている。水平駆動回路１７，１８から順次出力される水平走査パルスφＨ１〜φＨｘは、カラム信号処理回路１５，１６の各出力段に設けられた水平選択スイッチを順番にオンさせる。これら水平選択スイッチは、水平走査パルスに応答して順にオンすることで、画素列ごとにカラム信号処理回路１７，１８で処理された画素信号を水平信号線１９，２０に順番に出力させる。

出力回路２１，２２は、カラム信号処理回路１５，１６の各々から水平信号線１９，２０を通して順に供給される画素信号に対して種々の信号処理を施して出力する。これら出力回路２１，２２での具体的な信号処理としては、例えば、バッファリングだけする場合もあるし、あるいはバッファリングの前に黒レベル調整、列ごとのばらつきの補正、信号増幅、色関係処理などを行うこともある。

（単位画素の回路構成）
図２は、単位画素１１の回路構成の一例を示す回路図である。図２に示すように、本回路例に係る単位画素１１は、光電変換素子、例えばフォトダイオード１１１に加えて、例えば転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４および選択トランジスタ１１５の４つのトランジスタを有する画素回路となっている。

ここでは、これらトランジスタ１１２〜１１５として、例えばＮチャネルのＭＯＳトランジスタを用いている。ただし、ここでの転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４および選択トランジスタ１１５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。

この単位画素１１に対して、画素駆動配線２３として、例えば、転送配線２３１、リセット配線２３２および選択配線２３３の３本の駆動配線が同一画素行の各画素について共通に設けられている。これら転送配線２３１、リセット配線２３２および選択配線２３３の各一端は、垂直駆動回路１４の各画素行に対応した出力端に、画素行単位で接続されている。

フォトダイオード１１１は、アノードが負側電源、例えばグランドに接続されており、受光した光をその光量（物理量）に応じた電荷量の光電荷（ここでは、光電子）に光電変換する。フォトダイオード１１１のカソードは、転送トランジスタ１１２を介して増幅トランジスタ１１４のゲートと電気的に接続されている。この増幅トランジスタ１１４のゲートと電気的に繋がったノード１１６をＦＤ（フローティングディフュージョン）部と呼ぶ。

転送トランジスタ１１２は、フォトダイオード１１１のカソードとＦＤ部１１６との間に接続され、高レベル（例えば、Ｖｄｄレベル）がアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）の転送パルスφＴＲＦが転送配線２３１を介してゲートに与えられることによってオン状態となり、フォトダイオード１１１で光電変換された光電荷をＦＤ部１１６に転送する。

リセットトランジスタ１１３は、ドレインが画素電源Ｖｄｄに、ソースがＦＤ部１１６にそれぞれ接続され、ＨｉｇｈアクティブのリセットパルスφＲＳＴがリセット配線２３２を介してゲートに与えられることによってオン状態となり、フォトダイオード１１１からＦＤ部１１６への信号電荷の転送に先立って、ＦＤ部１１６の電荷を画素電源Ｖｄｄに捨てることによって当該ＦＤ部１１６をリセットする。

増幅トランジスタ１１４は、ゲートがＦＤ部１１６に、ドレインが画素電源Ｖｄｄにそれぞれ接続され、リセットトランジスタ１１３によってリセットした後のＦＤ部１１６の電位をリセットレベルとして出力し、さらに転送トランジスタ１１２によって信号電荷を転送した後のＦＤ部１１６の電位を信号レベルとして出力する。

選択トランジスタ１１５は、例えば、ドレインが増幅トランジスタ１１４のソースに、ソースが垂直信号線２４にそれぞれ接続され、Ｈｉｇｈアクティブの選択パルスφＳＥＬが選択配線２３３を介してゲートに与えられることによってオン状態となり、単位画素１１を選択状態として増幅トランジスタ１１４から出力される信号を垂直信号線２４に中継する。

なお、選択トランジスタ１１５については、画素電源Ｖｄｄと増幅トランジスタ１１４のドレインとの間に接続した回路構成を採ることも可能である。

また、単位画素１１としては、上記構成の４トランジスタ構成のものに限られるものではなく、増幅トランジスタ１１４と選択トランジスタ１１５を兼用した３トランジスタ構成のものなどであっても良く、その回路構成は問わない。

（本実施形態の特徴）
上記構成の本実施形態に係るＣＭＯＳイメージセンサ１０では、広ダイナミックレンジ化を図るために、画素アレイ部１２の各画素１１から感度の異なる複数の系統、本例では２系統の信号を得るようにしている。

垂直駆動回路１４は、画素アレイ部１２の各画素１１に対し、電子シャッタ走査系によるシャッタ走査と、読み出し走査系による２系統の読み出し走査とを実行し、画素１１が物理量として光量を検知する検知時間、即ち露光時間を異ならせることにより、感度の異なる２系統の信号を得る（２系統の信号の感度を異ならせる）ようにしている。この露光時間（検知時間）の長さは、２系統の読み出し走査の間隔で調整される。以下に、具体的に説明する。

読み出し走査では、図３（Ａ）に示すように、２つの画素行を２系統の読み出し行１，２としてそれぞれ走査を行い、これら２行の読み出し行１，２から各画素の信号を垂直信号線２４の各々に読み出す。なお、２系統のカラム信号処理回路１５，１６は、この２系統の読み出し走査に対応して設けられている。

この垂直走査により、図３（Ｂ）に示すように、シャッタ行から１回目の読み出し走査が行われる読み出し行１まで走査する時間が露光時間１となり、読み出し行１から２回目の読み出し走査が行われる読み出し行２まで走査する時間が露光時間２となるために、これら連続する２つの露光時間（蓄積時間）１，２を異ならせることにより、同じ画素から感度の異なる２つの信号、即ち短い方の露光時間１に基づく低感度の信号と、長い方の露光時間２に基づく高感度の信号とが連続して得られる。露光時間１，２の設定は、制御回路１３によって行われる。

この感度の異なる２つの信号、即ち低感度の信号と高感度の信号とを後段の信号処理回路（図示せず）で合成することにより、ダイナミックレンジの広い画像信号を得ることができる。因みに、このようなシャッタ走査および読み出し走査については、次のような構成によって実現することができる。

先述したように、読み出し走査系と電子シャッタ走査系（掃き出し走査系）とを有する垂直駆動回路１４において、電子シャッタ走査系については、例えばシフトレジスタで構成し、当該シフトレジスタから電子シャッタパルスを１行目から画素行単位で順番に出力することにより、１行目から順にシャッタ走査を行ういわゆるローリングシャッタ動作（または、フォーカルプレーンシャッタ動作）を行うことができる。

一方、読み出し走査系については、２本のシフトレジスタで構成し、この２本のシフトレジスタから読み出し行１，２を選択する走査パルス１，２を順に出力することによって２系統の読み出し走査を行うことができる。また、読み出し走査系をアドレスデコーダで構成し、当該アドレスデコーダによる読み出し行１，２の各行アドレスの指定によっても２系統の読み出し走査を行うことができる

このようにして、電子シャッタ走査系によるシャッタ走査と、読み出し走査系による２系統の読み出し走査とを実行することにより、感度の異なる２系統の信号を得ることができる。

具体的には、図３（Ａ）に示すように、先ずシャッタ行を走査し、その後で２つの読み出し行１，２を走査する。例えば、読み出し行１の各画素から出力された信号はカラム信号処理回路１５に、読み出し行２の各画素から出力された信号はカラム信号処理回路１６にそれぞれ読み出すことができる。読み出し行１，２とカラム信号処理回路１５，１６との組み合わせは違えることもできる。

読み出し行１，２のどちらの行の信号をカラム信号処理回路１５，１６のどちらの回路に読み出すかは、カラム信号処理回路１５，１６の各々の動作タイミングで決まる。すなわち、読み出し行１の走査タイミングでカラム信号処理回路１５（１６）が動作すれば、読み出し行１の各画素の信号がカラム信号処理回路１５（１６）に読み出され、読み出し行２の走査タイミングでカラム信号処理回路１６（１５）が動作すれば、読み出し行２の各画素の信号がカラム信号処理回路１６（１５）に読み出される。

図３（Ｂ）では、横軸に時間をとって、走査の様子を示している。ここでは、読み出し行１を短い露光時間１とし、読み出し行２を長い露光時間２とし、理解を容易にするために、一例として、露光時間１を２行分の時間２Ｈ（Ｈは水平期間）とし、露光時間２を８行分の時間８Ｈとしている。よって、読み出し行１の各画素の感度が低く、読み出し行２の各画素は読み出し行１の各画素の４倍感度が高い。

（カラム信号処理回路）
図４は、カラム信号処理回路１５，１６の構成の一例を示すブロック図である。図４において、（Ａ）はカラム信号処理回路１５の構成を，（Ｂ）はカラム信号処理回路１６の構成をそれぞれ示している。ここでは、説明の都合上、カラム信号処理回路１５，１６ともに信号が上から下に流れる向きに書いている。

カラム信号処理回路１５は、ＣＤＳ回路１５１、増幅回路１５２、ＡＤ変換回路１５３およびラッチ回路１５４によって構成されている。

このカラム信号処理回路１５において、ＣＤＳ回路１５１は、画素１１から垂直信号線２４を通して供給される先述したリセットレベルと信号レベルとの差分をとるＣＤＳ処理を行うことにより、入射光の光量に応じた信号レベルから画素固有の固定パターンノイズを除去する。

増幅回路１５２は、垂直信号線２４の最大信号振幅がほぼＡＤ変換回路１５３の入力レンジに収まるようにした基本増幅率（これを１倍とする）を有し、当該基本増幅率でＣＤＳ回路１５１の出力信号を増幅する。

ＡＤ変換回路１５３は、増幅回路１５２で増幅後のアナログ信号をデジタル信号に変換する。ラッチ回路１５４は、ＡＤ変換回路１５３からＡＤ変換されて出力されるデジタルデータを格納する。

カラム信号処理回路1６も、基本的に、カラム信号処理回路１５と同じ構成となっている。具体的には、カラム信号処理回路1６は、ＣＤＳ回路１６１、増幅回路１６２、ＡＤ変換回路１６３およびラッチ回路１６４によって構成されており、各回路１６１〜１６４の回路動作についても、基本的に、カラム信号処理回路１５の各回路１５１〜１５４の回路動作と同じである。

ただし、カラム信号処理回路1６は、次の点でカラム信号処理回路１５と構成を異にしている。すなわち、増幅回路１６２は、第１増幅率で信号を増幅する回路系と、第２増幅率で信号を増幅する回路系との２つの回路系を有し、制御回路１３（図１参照）からの指令により２つの回路系が切り替えられるようになっている。

ここで、第１の増幅率としては、カラム信号処理回路1５の増幅回路１５２と同じ基本増幅率が設定される。第２の増幅率としては、基本増幅率の所定倍、本例では読み出し行１，２の各画素の感度比（４倍）に対応した４倍の増幅率が設定される。

なお、ここでは、理解を容易にするために、増幅回路１６３について、増幅率の異なる２系統の回路系からなり、これら２系統の回路系が切り替えられる構成としたが、要は、増幅率が切り替え可能な構成であれば良い。増幅率を切り替え可能とする具体的な回路例については後述する。

また、ラッチ回路１６４は、２つのラッチ回路１６４Ａ，１６４Ｂからなり、増幅回路１６２において第１増幅率で信号が増幅されたときのＡＤ変換データをラッチ回路１６４Ａが、第２増幅率で信号が増幅されたときのＡＤ変換データをラッチ回路１６４Ｂがそれぞれラッチする（格納する）ようになっている。

ここでは、理解を容易にするために、ラッチ回路１６４について、２つのラッチ回路１６４Ａ，１６４Ｂで構成する例を挙げて説明したが、例えば、１つのラッチ回路１６４のビットを上位側と下位側とに分けて、上位側ビットと下位側ビットとを２つのラッチ回路として機能させる構成を採ることも可能である。

以上説明したカラム信号処理回路１５，１６では、各基本増幅率を等しいとしたが、これは絶対必要な条件ではなく、両者が異なっていてもよい。ただし、カラム信号処理回路１５，１６の各基本増幅率が等しい方が、以降の信号処理を行う上で有利である。

また、カラム信号処理回路１５，１６において、通常、ラッチ回路１５４，１６４まで含めてＡＤ変換回路１５３，１６３ということが多いが、ここでは説明のためにあえて、ＡＤ変換回路１５３，１６３とラッチ回路１５４，１６４とを区別している。

（カラム信号処理回路での信号処理）
続いて、カラム信号処理回路１５，１６での各信号処理について、実施例１，２として説明する。

＜実施例１＞
読み出し行１の各画素の信号は、図５（Ａ）のように扱われる。先ず、画素１１から信号を読み出すとともにＣＤＳ処理する。次に、ＣＤＳ処理後の信号を基本増幅率（１倍）で増幅し、ＡＤ変換後ラッチ回路１５４に格納する。この基本増幅率で増幅されてラッチ回路１５４に格納された信号をＳ１とする。

読み出し行２の各画素の信号は、図５（Ｂ）のように扱われる。先ず、画素１１から信号を読み出すとともにＣＤＳ処理する。次に、ＣＤＳ処理後の信号を基本増幅率の４倍で増幅し、ＡＤ変換後ラッチ回路１６４Ａに格納する。この基本増幅率の４倍で増幅されてラッチ回路１６４Ａに格納された信号をＳ２とする。続いて、ＣＤＳ回路１６１に保持されている同じ信号を基本増幅率で増幅し、ＡＤ変換後ラッチ回路１６４Ｂに格納する。この基本増幅率で増幅されてラッチ回路１６４Ｂに格納された信号をＳ３とする。

そして、水平駆動回路１７による水平走査によってラッチ回路１５４に格納されている信号Ｓ１を読み出すとともに、水平駆動回路１８による水平走査によってラッチ回路１６４Ａ，１６４Ｂに格納されている信号Ｓ２，Ｓ３を順に読み出し、後段のデジタル信号処理回路（図示せず）において、信号Ｓ１，Ｓ２，Ｓ３を合成処理することにより、広ダイナミックレンジ化が図られる。

信号Ｓ１は、読み出し行１の各画素の短い露光時間１（２Ｈ）に基づく信号であり、高輝度部分を担当する信号である。
信号Ｓ２は、読み出し行２の各画素の長い露光時間２（８Ｈ）に基づく信号を４倍増幅した信号であり、低輝度部分を増幅した信号である。
信号Ｓ３は、読み出し行２の各画素の長い露光時間２（８Ｈ）に基づく信号であり、低輝度部分を担当する信号である。

通常、本ＣＭＯＳイメージセンサ１０のゲイン設定が所定ゲインよりも低いときは、制御回路１３からの指令により、増幅回路１６２が基本増幅率（１倍）に切り替えられる。これにより、読み出し行１の各画素の信号と読み出し行２の各画素の信号とを共に基本増幅率で増幅した各信号Ｓ１，Ｓ３がラッチ回路１５４，１６４Ｂに格納される。

そして、これら各信号Ｓ１，Ｓ３が後段の広ダイナミックレンジ化のための信号処理で合成される、即ち高輝度部分を担当する信号Ｓ１と、低輝度部分を担当する信号Ｓ３とが合成されることで、信号Ｓ１と信号Ｓ３との露光時間の比、即ち感度比が４倍であるために、ダイナミックレンジが４倍拡大された画像が生成される。

一方、被写体が暗い、しかしシャッタスピードを落としたくないときには、ゲイン設定を所定ゲイン以上に高くする。このゲイン設定には、先述したように、ＡＤ変換前のアナログゲインを上げる場合と、ＡＤ変換後のデジタルゲインを上げる場合との２通りあるが、デジタルゲインを上げると階調が粗くなることから、本例では、アナログゲインを上げる手法を採る。

ゲイン設定に当たっては、一例として、制御回路１３から延びた制御線により、増幅回路１６２内部の可変容量の容量値を変化させることにより、アナログゲインを上げる。

ゲイン設定を上げるときは、制御回路１３からの指令により、読み出し行２の各画素からの同じ信号に対して、増幅回路１６２の増幅率が、基本増幅率（１倍）の４倍の増幅率と基本増幅率とに切り替えられる。

これにより、読み出し行１の各画素の信号を基本増幅率で増幅した信号Ｓ１と、読み出し行２の各画素の信号を基本増幅率の４倍で増幅した信号Ｓ２と、読み出し行２の各画素の信号を基本増幅率で増幅した信号Ｓ３とがラッチ回路１５４，１６４Ａ，１６４Ｂに格納される。

そして、これら各信号Ｓ１，Ｓ２，Ｓ３が後段の広ダイナミックレンジ化のための信号処理で合成される、即ち高輝度部分を担当する信号Ｓ１と、低輝度部分を増幅した信号Ｓ２と、低輝度部分を担当する信号Ｓ３とが合成されることで、信号Ｓ１と信号Ｓ３との感度の比に応じてダイナミックレンジが拡大されるとともに、信号Ｓ２と信号Ｓ３との増幅率の比に応じて４倍にゲインアップされた信号が得られる。

つまり、読み出し行１の基本増幅率での信号Ｓ１をデジタル演算で４倍にした信号と、読み出し行２の基本増幅率の４倍ゲインでの信号Ｓ２をデジタル演算で１倍にした信号と、読み出し行２の基本増幅率での信号Ｓ３をデジタル演算で４倍にした信号とを、それぞれ高輝度部（１６倍）、低輝度部（１倍）、中輝度部（４倍）の信号とする。

これにより、被写体が低輝度などの場合に、感度を上げるためにＡＤ変換前のアナログゲインを上げたとしても、例えば画面の一部分が明るい場合に、その明るい部分がＡＤ変換の入力レンジを越えることがないために、長い露光時間の信号から本来ある信号を取りこぼさず、かつ低輝度部の階調を損なうこともない。その結果、ＡＤ変換の入力レンジを外れることによる情報の損失を無くし、Ｓ／Ｎのよい画像を得ることができる。

ここで、所定ゲイン以上の高いゲイン設定のときは、低輝度部の信号Ｓ２が加わる分、一見ダイナミックレンジがさらに４倍に広がるように見えるが、信号Ｓ３のゲインを変えて付け加えただけなので、本質的には変わらない。ＡＤ変換の階調が増幅率１のときのＡＤ変換前のノイズよりも大きい場合にその分は広くなる。

＜実施例１の変形例＞
図６は、増幅回路の増幅率が可変なカラム信号処理回路１６Ａの変形例を示すブロック図である。

本変形例に係るカラム信号処理回路１６Ａは、読み出し行２の各画素の信号レベル、例えばＣＤＳ回路１６１を経た信号レベルの大きさを判定し、当該信号レベルが所定のレベルよりも小さい場合は増幅回路１６２の増幅率を基本増幅率の４倍に、所定のレベル以上の場合は増幅回路１６２の増幅率を基本増幅率（１倍）にする構成となっている。

このように、読み出し行２の各画素の信号レベルに応じて増幅回路１６２の増幅率を基本増幅率の４倍と１倍とに切り替える構成を採ることにより、実施例１の場合のように、読み出し行２の各画素の信号を基本増幅率の４倍で増幅した信号Ｓ２と、読み出し行２の各画素の信号を基本増幅率で増幅した信号Ｓ３として分けてラッチしておく必要がなくなるために、ラッチ回路１６４を１つのラッチ回路で構成できる、換言すれば、ラッチ回路を１つ削減することができる。

＜実施例２＞
実施例２に係るカラム信号処理では、ダイナミックレンジをできるだけ拡大することよりも、回路や取り扱いを簡素にする手法を採っている。製品により、こちらの手法の方が好ましいものも有る。

その処理シーケンスの一例を図７に示す。ここでは、読み出し行１，２とカラム信号処理回路１５，１６との組み合わせを、高いゲイン設定のときの都合により、実施例１と逆にしている。先述したように、読み出し行１，２とカラム信号処理回路１５，１６との組み合わせは任意である。

所定ゲインよりも低いゲイン設定のときには、読み出し行１の各画素の信号をカラム信号処理回路１６へ読み出し、読み出し行２の各画素の信号をカラム信号処理回路１５へ読み出す。そして、カラム信号処理回路１５，１６のいずれにおいても、基本増幅率で増幅しかつＡＤ変換する。

所定ゲイン以上の高いゲイン設定のときは、制御回路１３による制御の下に、読み出し行１側の読み出し走査系による走査は行いつつ、読み出し行１の各画素の信号を垂直信号線２４には読み出さないことにする。読み出し行２の露光時間は８Ｈのままである。読み出し行２の各画素の信号については、カラム信号処理回路１５，１６の両方に読み出す。そして、カラム信号処理回路１５では基本増幅率で増幅しかつＡＤ変換してラッチ回路１５４に格納し、カラム信号処理回路１６では基本増幅率の４倍で増幅しかつＡＤ変換して例えばラッチ回路１６４Ａに格納する。

この実施例２に係るカラム信号処理では、高いゲイン設定のときには、読み出し行１の短い露光時間１の信号を使わないので、ダイナミックレンジの拡大がＡＤ変換の階調による効果のみとなるものの、カラム信号処理回路１６側の一方のラッチ回路（本例では、ラッチ回路１６４Ｂ）を削減できるとともに、カラム信号処理回路１５，１６のＡＤ変換回数を揃え、かつ信号のビット数を一定にすることができるという利点がある。

上述したことから明らかなように、実施例１，２共に、ゲイン設定が所定ゲイン以上のとき、長い露光時間２の各画素の信号、即ち感度の高い信号を、基本増幅率（本例では、１倍）とそれより高い増幅率（本例では、基本増幅率の４倍）との複数の増幅率で増幅しかつＡＤ変換することで、アナログゲインを上げても、長い露光時間の情報を捨てず、Ｓ／Ｎの良い画像を得ることができる。

このとき、短い露光時間１の各画素の信号、即ち感度の低い信号については、感度の高い信号に対する増幅率の最大（本例では、４倍）よりも低い１つの増幅率、本例では基本増幅率でしか増幅しないために、余分な回路や消費電力を要さず、動作速度も遅くしないで、必要な信号を得ることができる。

上記の実施例１，２では、２つの増幅率の比が４倍で、感度の比である露光時間１，２の比も４倍にし、増幅率の比と感度の比とを等しく設定したが、これらは必ずしも等しくなくてもよい。

ただし、増幅率の比と感度の比とを等しく設定した方が、信号を取り扱う上で好都合である。例えば、実施例２では、増幅率の比と感度の比とが等しいことで、低いゲイン設定のときと高いゲイン設定のときで信号のビット数を揃えることができる。

ここで、増幅率の比と感度の比とが等しいとは完全一致の場合だけを言うのではなく、誤差が５％以下ならばほぼ等しいと見なすことができる。すなわち、本発明を適用するに当たって、一般に、増幅率の比と感度の比とが必ず完全一致である必要があるわけではない。５％程度の多少の誤差があったとしても、後で信号を合成するときにその誤差分を調整することができる。

なお、上記実施形態では、感度の異なる複数の系統の信号として、２つの系統の信号を読み出す場合を例に挙げて説明したが、本発明は２つの系統の信号に限られるものではなく、３つ以上の系統の信号を読み出す場合にも同様に適用可能である。

具体的には、画素アレイ部１２から感度の異なる複数の系統の画素信号をアナログで読み出し、ゲイン設定が所定ゲインよりも低いときは、複数の系統の画素信号をそれぞれの基本増幅率で増幅し、ゲイン設定が所定ゲイン以上のときは、複数の系統のうち、感度が高い少なくとも１系統の画素信号を、当該感度の高い系統の基本増幅率よりも高い増幅率を含む複数の増幅率で増幅するようにすればよい（実施例１，２を含む）。

ここで、複数の増幅率での増幅には、感度が高い少なくとも１系統の中で、ある画素は基本増幅率で増幅し、ある画素は基本増幅率よりも高い増幅率で増幅するというように、画素ごとには１つ増幅率でしか増幅しない場合も含まれるものとする（実施例１の変形例に相当）。

そして、ゲイン設定が前記所定ゲイン以上のときは、複数の系統のうち、感度が低い少なくとも１系統の画素信号を、感度の高い系統の複数の増幅率の最大よりも低い１つの増幅率で増幅するようにする（実施例１に相当）。

あるいは、ゲイン設定が所定ゲイン以上のときは、複数の系統のうち、感度が低い少なくとも１系統の画素信号を使用せず、代わりに感度の高い少なくとも１系統の画素信号を複数の増幅率で増幅するようにする（実施例２に相当）。

（カラム信号処理回路の回路例）
実施例１，２とも、カラム信号処理回路１５，１６（１６Ａ）は、４つの構成要素、即ちＣＤＳ回路１５１，１６１、増幅回路１５２，１６２、ＡＤ変換回路１５３，１６３およびラッチ回路１５４，１６４が独立である必要はない。

以下では、増幅回路の増幅率が可変なカラム信号処理回路１６において、構成要素を兼用した場合の具体的な回路例１，２について説明する。

＜回路例１＞
図８は、ＣＤＳ回路と増幅回路とを一般的な電荷電圧変換アンプで構成した回路例１に係るカラム信号処理回路を示す回路図である。

回路例１に係るカラム信号処理回路の一部を構成する電荷電圧変換アンプ３０は、垂直信号線２４に一端が接続された第１スイッチ３１と、第１スイッチ３１の他端と任意の固定電位Ｖ０との間に接続された第２スイッチ３２と、第１スイッチ３１の他端に入力端が接続された入力容量３３と、入力容量３３の出力端に反転（−）入力端子が接続され、非反転（＋）入力端子にクランプ電圧Ｖｃｌｐが与えられる差動増幅器３４と、差動増幅器３４の反転入力端子と出力端子との間に接続された第３スイッチ３５と、差動増幅器３４の反転入力端子と出力端子との間に直列に接続された帰還容量３６および第４スイッチ３７とを有する周知の回路構成となっている（例えば、特開２００５−２６９４７１号公報参照）。

上記構成の電荷電圧変換アンプ３０においては、入力容量３３と帰還容量３６との容量比によって増幅率が決定される。したがって、帰還容量３６を可変容量とし、その容量値を切り替えることで、電荷電圧変換アンプ３０の増幅率を例えば基本増幅率（１倍）からその４倍の増幅率まで変換させることができる。

また、帰還容量３６として、例えば、基本増幅率に対応した容量値を持つ帰還容量３６Ａと、基本増幅率の４倍に対応した容量値を持つ帰還容量３６Ｂとを並列的に設け、その何れかを選択することで、電荷電圧変換アンプ３０の増幅率を基本増幅率とその４倍の増幅率とで切り替えるようにすることもできる。
＜回路例２＞
図９は、ＣＤＳ回路からＡＤ変換回路までが不可分になっている回路例２に係るカラム信号処理回路を示す回路図である。

回路例２に係るカラム信号処理回路４０は、垂直信号線２４に一端が接続された第１スイッチ４１と、カラム信号処理回路４０の外部にあるＤＡ変換回路４２の出力端と第１スイッチ４１の他端との間に直列に接続された第２スイッチ４３および第１コンデンサ４４と、第１スイッチ４１の他端に一端が接続された第２コンデンサ４５と、第２コンデンサ４５の他端に入力端が接続されたインバータ４６と、インバータ４６の入力端と出力端との間に接続された第３スイッチ４７と、第３スイッチ４７の他端に入力端が接続されたカウンタ４８とを有する周知の回路構成となっている（例えば、特許第３３６１００５号公報参照）。

上記構成のカラム信号処理回路４０においては、ＤＡ変換回路４２から出力される基準電圧Ｖｒｅｆの波形をランプ（ｒａｍｐ）波形とし、インバータ４６の出力が高レベルの期間の時間をカウンタ４８でカウントすることで、入力信号電圧に対応するデジタル出力値を得ることができる、即ちＡＤ変換を行うことができる。ＡＤ変換の階調は、基準電圧Ｖｒｅｆのランプ波の傾きで決まる。

このカラム信号処理回路４０では、画素からの信号を直接増幅するのではなく、ＡＤ変換の階調を決める基準電圧Ｖｒｅｆのランプ波の傾きによって画素からの信号に対する増幅率が決まる。そして、基準電圧Ｖｒｅｆのランプ波の傾きを、基本増幅率を決める傾きの１／４に緩くすることで、実質的に、画素からの信号に対する増幅率を基本増幅率の４倍の増幅率にすることができる。

上述した回路例１に係る電荷電圧変換アンプ３０または回路例２に係るカラム信号処理回路４０を用いてカラム信号処理回路１６（１６Ａ）を構成することで、当該カラム信号処理回路１６（１６Ａ）の回路構成を簡略化できるとともに、当該カラム信号処理回路１６（１６Ａ）の増幅率の基本増幅率とそれより高い増幅率との間での切り替えを簡単に実現できる。

（変形例）
ここまでは、理解を容易にするために、簡単な例で述べてきたが、実際にはさまざまに適用することができる。例えば、カラム信号処理回路が１列に２つ（本例では、画素アレイ部１２の上下に２つ）でなく、カラム信号処理回路を１列に１つ設けて、当該１つのカラム信号処理回路で複数行の各画素の信号を順に処理するタイプでもよい。

また、ダイナミックレンジ拡大のための読み出し行が３行以上で、最も露光時間が長い行に対してのみ増幅率の切り替えを適用するようにしてもよい。さらに、増幅率については１倍と４倍でなくとも構わない。例えば、１倍と、もう一方を２，４，８，１６倍の４つのレベルで切り替えられるようにするとか、あるいは常に１倍と４倍と１６倍の３つの信号を作るようにするなど、様々に拡張することができる。

なお、上記実施形態では、可視光の光量に応じた信号電荷を物理量として検知する単位画素１１が行列状に配置されてなるＣＭＯＳイメージセンサの場合を例に挙げて説明したが、本発明はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の各画素について、露光時間を異ならせて感度の異なる複数の系統の信号を得て、これら複数系統の信号を合成することによってダイナミックレンジの拡大を図るイメージセンサ全般に適用可能である。

また、本発明は、可視光の入射光量の分布を検知して画像として撮像するイメージセンサへの適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像するイメージセンサや、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。

さらに、本発明は、画素アレイ部の各画素を行単位で順に走査して各画素の信号を読み出す固体撮像装置に限らず、画素単位で任意の画素を選択して、当該選択画素から画素単位で信号を読み出すＸ−Ｙアドレス型の固体撮像装置に対しても適用可能である。

なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

また、本発明は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやビデオカメラ等のカメラシステムや、携帯電話機などの撮像機能を有する電子機器のことを言う。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。

［撮像装置］
図１０は、本発明に係る撮像装置の構成の一例を示すブロック図である。図１０に示すように、本発明に係る撮像装置は、レンズ群５１を含む光学系、固体撮像装置５２、カメラ信号処理回路であるＤＳＰ（Digital Signal Processor）回路５３、フレームメモリ５４、表示装置５５、記録装置５６、操作系５７および電源系５８等を有し、ＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６、操作系５７および電源系５８がバスライン５９を介して相互に接続された構成となっている。

レンズ群５１は、被写体からの入射光（像光）を取り込んで固体撮像装置５２の撮像面上に結像する。固体撮像装置５２は、レンズ群５１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置５２として、先述した実施形態に係るＣＭＯＳイメージセンサ１０が用いられる。

ＤＳＰ回路５３は、固体撮像装置５２から出力される画素信号に対して種々の信号処理を行う。その処理の一つとして、ＤＳＰ回路５２は、広ダイナミックレンジ化のための信号処理を行う。この信号処理の外に、ＤＳＰ回路５２は、周知の種々のカメラ信号処理を行う。

広ダイナミックレンジ化のための信号処理では、ＤＳＰ回路５２は、ＣＭＯＳイメージセンサ１０のゲイン設定が所定ゲインよりも低いときに、当該ＣＭＯＳイメージセンサ１０から出力される、読み出し行１の各画素の信号と読み出し行２の各画素の信号とを共に増幅率１倍で増幅した各信号Ｓ１，Ｓ３を合成することで、先の実施例の場合にはダイナミックレンジが４倍に拡大された信号を得る。

また、ＤＳＰ回路５２は、ＣＭＯＳイメージセンサ１０のゲイン設定が高いときに、当該ＣＭＯＳイメージセンサ１０から出力される、読み出し行１の各画素の信号を増幅率１倍で増幅した信号Ｓ１と、読み出し行２の各画素の信号を増幅率４倍で増幅した信号Ｓ２と、読み出し行２の各画素の信号を増幅率１倍で増幅した信号Ｓ３とを合成することで、４倍にゲインアップされた信号を得る。

表示装置５５は、液晶表示装置や有機ＥＬ(electro luminescence) 表示装置等のパネル型表示装置からなり、固体撮像装置５２で撮像された動画または静止画を表示する。記録装置５６は、固体撮像装置５２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。

操作系５７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系５８は、ＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６および操作系５７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

上述したように、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置において、その固体撮像装置５２として先述した実施形態に係るＣＭＯＳイメージセンサ１０を用いることで、当該ＣＭＯＳイメージセンサ１０では、感度の異なる複数の系統の信号を得て広ダイナミックレンジ化を図るに当たって、アナログゲインを上げたときに、ＡＤ変換の入力レンジを外れることによる情報の損失を無くし、Ｓ／Ｎの良い画像を得ることができるために、撮像画像の画質をより向上できる利点が得られる。

本発明の一実施形態に係るＣＭＯＳイメージセンサの概略を示すシステム構成図である。 単位画素の回路構成の一例を示す回路図である。 感度の異なる２系統の信号を得るためのシャッタ走査および２系統の読み出し走査の説明図であり、（Ａ）は信号の割り振り方の概念を、（Ｂ）はシャッタ走査および２系統の読み出し走査の概念をそれぞれ示している。 カラム信号処理回路の構成の一例を示すブロック図である。 実施例１に係るカラム信号処理の処理シーケンスを示す図である。 増幅回路の増幅率が可変なカラム信号処理回路の変形例を示すブロック図である。 実施例２に係るカラム信号処理の処理シーケンスを示す図である。 回路例１に係るカラム信号処理回路を示す回路図である。 回路例２に係るカラム信号処理回路を示す回路図である。 本発明に係る撮像装置の構成の一例を示すブロック図である。

符号の説明

１０…ＣＭＯＳイメージセンサ、１１…単位画素、１２…画素アレイ部、１３…制御回路、１４…垂直駆動回路、１５，１６，１６Ａ…カラム信号処理回路、１７，１８…水平駆動回路、１９，２０…水平信号線、２１，２２…出力回路、２３…画素駆動配線、２４…垂直信号線、３０…電荷電圧変換アンプ、４０…カラム信号処理回路、５１…レンズ群、５２…固体撮像装置、５３…ＤＳＰ回路、５４…フレームメモリ、５５…表示装置、５６…記録装置、５７…操作系、５８…電源系、５９…バスライン、１１１…フォトダイオード、１１２…転送トランジスタ、１１３…リセットトランジスタ、１１４…増幅トランジスタ、１１５…選択トランジスタ、１１６…フローティングディフュージョン（ＦＤ）部

Claims (10)

1. 物理量を検知する画素が行列状に２次元配置されてなる画素アレイ部と、
   前記画素アレイ部から感度の異なる複数の系統の画素信号をアナログで読み出す駆動を行う駆動手段と、
   アナログゲインのゲイン設定に応じて前記画素信号を増幅するときの増幅率を可変し、前記ゲイン設定が所定ゲインよりも低いときは、前記複数の系統の画素信号をそれぞれの基本増幅率で増幅し、前記アナログゲインのゲイン設定が前記所定ゲイン以上のときは、前記複数の系統のうち、感度が高い少なくとも１系統の画素信号を、当該感度が高い系統の基本増幅率よりも高い増幅率を含む複数の増幅率で増幅可能な信号処理手段と
   を有する固体撮像装置。
2. 前記信号処理手段は、前記アナログゲインのゲイン設定が前記所定ゲイン以上のときは、前記複数の系統のうち、感度が低い少なくとも１系統の画素信号を、前記感度の高い系統の前記複数の増幅率の最大よりも低い増幅率で増幅する
   請求項１記載の固体撮像装置。
3. 前記信号処理手段は、前記アナログゲインのゲイン設定が前記所定ゲイン以上のときは、前記複数の系統のうち、感度が低い少なくとも１系統の画素信号を使用せず、代わりに前記感度の高い少なくとも１系統の画素信号を、前記複数の増幅率で増幅する
   請求項１記載の固体撮像装置。
4. 前記駆動手段は、前記画素が物理量を検知する検知時間を異ならせることによって前記複数の系統の感度を異ならせる
   請求項１記載の固体撮像装置。
5. 前記駆動手段は、前記画素アレイ部の複数の読み出し行を走査して、当該複数の読み出し行の各画素から前記複数の系統の画素信号を読み出す際に、前記検知時間の長さを前記複数の読み出し行を走査する間隔で調整する
   請求項４記載の固体撮像装置。
6. 前記信号処理手段は、ＡＤ変換前の信号レベルの大きさに応じて増幅率の調整を行う
   請求項１記載の固体撮像装置。
7. 前記複数の増幅率の比は、前記複数の系統の感度の比と等しい
   請求項１記載の固体撮像装置。
8. 物理量を検知する画素が行列状に２次元配置されてなる画素アレイ部から感度の異なる複数の系統の画素信号をアナログで読み出し、
   アナログゲインのゲイン設定に応じて前記画素信号を増幅するときの増幅率を可変し、前記アナログゲインのゲイン設定が所定ゲインよりも低いときは、前記複数の系統の画素信号をそれぞれの基本増幅率で増幅し、
   前記アナログゲインのゲイン設定が前記所定ゲイン以上のときは、前記複数の系統のうち、感度が高い少なくとも１系統の画素信号を、当該感度の高い系統の基本増幅率よりも高い増幅率を含む複数の増幅率で増幅可能な
   固体撮像装置の駆動方法。
9. 物理量を検知する画素が行列状に２次元配置されてなる画素アレイ部と、
   前記画素アレイ部から感度の異なる複数の系統の画素信号をアナログで読み出す駆動を行う駆動手段と、
   アナログゲインのゲイン設定に応じて前記画素信号を増幅するときの増幅率を可変し、前記アナログゲインのゲイン設定が所定ゲインよりも低いときは、前記複数の系統の画素信号をそれぞれの基本増幅率で増幅し、前記アナログゲインのゲイン設定が前記所定ゲイン以上のときは、前記複数の系統のうち、感度が高い少なくとも１系統の画素信号を、当該感度の高い系統の基本増幅率よりも高い増幅率を含む複数の増幅率で増幅可能な第１の信号処理手段と、
   前記第１の信号処理手段を経た前記複数の系統の信号を合成する第２の信号処理手段と
   を有する撮像装置。
10. 物理量を検知する画素が行列状に２次元配置されてなる画素アレイ部と、
    前記画素アレイ部から感度の異なる複数の系統の画素信号をアナログで読み出す駆動を行う駆動手段と、
    前記画素信号に対するアナログゲインが所定ゲインよりも低いときは、前記複数の系統の画素信号をそれぞれの基本増幅率で増幅し、前記画素信号に対する前記アナログゲインが前記所定ゲイン以上のものを含むときは、前記複数の系統のうち、感度が高い少なくとも１系統の画素信号を、当該感度が高い系統の基本増幅率よりも高い増幅率を含む複数の増幅率で増幅可能な信号処理手段と
    を有する固体撮像装置。

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