JP3361005B2 - Ａ／ｄ変換回路及び撮像装置 - Google Patents
Ａ／ｄ変換回路及び撮像装置Info
- Publication number
- JP3361005B2 JP3361005B2 JP04612196A JP4612196A JP3361005B2 JP 3361005 B2 JP3361005 B2 JP 3361005B2 JP 04612196 A JP04612196 A JP 04612196A JP 4612196 A JP4612196 A JP 4612196A JP 3361005 B2 JP3361005 B2 JP 3361005B2
- Authority
- JP
- Japan
- Prior art keywords
- switch
- reference voltage
- capacitor
- output
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000006243 chemical reaction Methods 0.000 title claims description 8
- 238000003384 imaging method Methods 0.000 title claims description 6
- 239000003990 capacitor Substances 0.000 claims description 50
- 230000008859 change Effects 0.000 claims description 12
- 238000005070 sampling Methods 0.000 claims description 5
- 238000009795 derivation Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000009467 reduction Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
Landscapes
- Picture Signal Circuits (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、例えば固体撮像
素子からの出力信号のように、変動する直流成分に多重
された信号成分を正確に導出するＡ／Ｄ変換回路及び撮
像装置に関するものである。
素子からの出力信号のように、変動する直流成分に多重
された信号成分を正確に導出するＡ／Ｄ変換回路及び撮
像装置に関するものである。
【０００２】
【従来の技術】図１０には、従来考えられた固体撮像素
子及びその信号導出回路の構成を示している。画素ブロ
ックＰＢ１１としては次のような構成である。電源１０
０と接地電位間に直列接続されたスイッチ１０１と受光
素子１０２があり、スイッチ１０１と受光素子１０２間
の接続点には、増幅器１０３の入力端子が接続され、こ
の増幅器１０３の出力端子はスイッチ１０４を介して信
号導出ライン（垂直ライン）ＶＬ１に接続されている。
画素ブロックＰＢ１１について代表して説明したが、他
の画素ブロックも同様な構成である。画素ブロックＰＢ
１２〜ＰＢｎｍ（水平方向ｍ画素、垂直方向ｎ画素）に
ついても同様な構成である。画素ブロックＰＢ１１、Ｐ
Ｂ１２、ＰＢ１３…ＰＢ１ｍは、第１の水平ライン方向
の画素列を示し、画素ブロックＰＢ２１、ＰＢ２２、Ｐ
Ｂ２３…ＰＢ２ｍは、第２の水平ライン方向の画素列を
示す。各画素ブロック内は同様な構成であるから、同一
符号を付している。各画素ブロックの垂直方向の列は、
それぞれ信号導出ライン（垂直ライン）ＶＬ１〜ＶＬｍ
に共通に接続されている。
子及びその信号導出回路の構成を示している。画素ブロ
ックＰＢ１１としては次のような構成である。電源１０
０と接地電位間に直列接続されたスイッチ１０１と受光
素子１０２があり、スイッチ１０１と受光素子１０２間
の接続点には、増幅器１０３の入力端子が接続され、こ
の増幅器１０３の出力端子はスイッチ１０４を介して信
号導出ライン（垂直ライン）ＶＬ１に接続されている。
画素ブロックＰＢ１１について代表して説明したが、他
の画素ブロックも同様な構成である。画素ブロックＰＢ
１２〜ＰＢｎｍ（水平方向ｍ画素、垂直方向ｎ画素）に
ついても同様な構成である。画素ブロックＰＢ１１、Ｐ
Ｂ１２、ＰＢ１３…ＰＢ１ｍは、第１の水平ライン方向
の画素列を示し、画素ブロックＰＢ２１、ＰＢ２２、Ｐ
Ｂ２３…ＰＢ２ｍは、第２の水平ライン方向の画素列を
示す。各画素ブロック内は同様な構成であるから、同一
符号を付している。各画素ブロックの垂直方向の列は、
それぞれ信号導出ライン（垂直ライン）ＶＬ１〜ＶＬｍ
に共通に接続されている。
【０００３】受光素子１０２は、スイッチング１０１を
閉じることで直流電圧源１００の電位にリセットされ、
その後、光電効果により生じた電荷により電位変化が生
じ、この電圧を増幅器１０３でインピーダンス変換を行
ってスイッチ１０４で選択された行の信号電圧がＶＬ１
〜ＶＬｍに出力される。受光素子は共通の直流電圧源１
００にスイッチで接続されるため、同一電位にリセット
されるが増幅器１０３の入出力間電位差は各増幅器毎に
異なっているために、信号導出ラインＶＬ１〜ＶＬｍに
生じる電圧は無信号時でもばらつきを生じてしまう。例
えば受光素子での信号振幅は２００ｍＶ程度とることが
できるが、増幅器１０３の入出力間電位差のばらつきは
２０ｍＶ程度あり、現在実用化されているＣＣＤ型撮像
素子の１０倍以上も悪い値であった。
閉じることで直流電圧源１００の電位にリセットされ、
その後、光電効果により生じた電荷により電位変化が生
じ、この電圧を増幅器１０３でインピーダンス変換を行
ってスイッチ１０４で選択された行の信号電圧がＶＬ１
〜ＶＬｍに出力される。受光素子は共通の直流電圧源１
００にスイッチで接続されるため、同一電位にリセット
されるが増幅器１０３の入出力間電位差は各増幅器毎に
異なっているために、信号導出ラインＶＬ１〜ＶＬｍに
生じる電圧は無信号時でもばらつきを生じてしまう。例
えば受光素子での信号振幅は２００ｍＶ程度とることが
できるが、増幅器１０３の入出力間電位差のばらつきは
２０ｍＶ程度あり、現在実用化されているＣＣＤ型撮像
素子の１０倍以上も悪い値であった。
【０００４】この雑音を低減するために各信号導出ライ
ンＶＬ１〜ＶＬｍには、それぞれノイズキャンセル回路
ＮＲ１〜ＮＲｍが接続されている。各ノイズキャンセル
回路は同じ構成であるから、１つを代表して説明する。
即ち、信号導出ラインＶＬ１は、コンデンサ１０５の一
方の電極に接続され、このコンデンサ１０５の他方の電
極は、スイッチ１０６を介して接地されるとともに、ス
イッチ１０７を介した後、コンデンサ１０８、スイッチ
１０９を並列に介して接地されるとともに、走査スイッ
チＳＷ１に接続されている。
ンＶＬ１〜ＶＬｍには、それぞれノイズキャンセル回路
ＮＲ１〜ＮＲｍが接続されている。各ノイズキャンセル
回路は同じ構成であるから、１つを代表して説明する。
即ち、信号導出ラインＶＬ１は、コンデンサ１０５の一
方の電極に接続され、このコンデンサ１０５の他方の電
極は、スイッチ１０６を介して接地されるとともに、ス
イッチ１０７を介した後、コンデンサ１０８、スイッチ
１０９を並列に介して接地されるとともに、走査スイッ
チＳＷ１に接続されている。
【０００５】走査スイッチＳＷ１〜ＳＷｍは、１水平期
間内に次々とオンして、コンデンサ１０８にチャージさ
れている電荷信号を出力ライン１１０に取り出し、この
ラインの信号はアナログデジタル（Ａ／Ｄ）変換器１１
１に入力される。
間内に次々とオンして、コンデンサ１０８にチャージさ
れている電荷信号を出力ライン１１０に取り出し、この
ラインの信号はアナログデジタル（Ａ／Ｄ）変換器１１
１に入力される。
【０００６】図１１は、上記の回路の動作を説明するた
めのタイミングチャートである。図１１のＨＤは水平同
期信号である。水平同期の間に、水平方向の画素ブロッ
クのスイッチ１０４がオンされる。このときスイッチ１
０６もオンされる。すると増幅器１０３の出力電圧がコ
ンデンサ１０５に蓄積される。次にスイッチ１０６がオ
フされる。これにより各コンデンサ１０５には対応する
水平ラインの各増幅器１０３の低ベル時の各電圧が保持
される。
めのタイミングチャートである。図１１のＨＤは水平同
期信号である。水平同期の間に、水平方向の画素ブロッ
クのスイッチ１０４がオンされる。このときスイッチ１
０６もオンされる。すると増幅器１０３の出力電圧がコ
ンデンサ１０５に蓄積される。次にスイッチ１０６がオ
フされる。これにより各コンデンサ１０５には対応する
水平ラインの各増幅器１０３の低ベル時の各電圧が保持
される。
【０００７】次に、対象となる水平ラインの各スイッチ
１０１をオンし、受光素子１０２に蓄えられている信号
電荷を掃き出し、スイッチ１０１をオフする。そして、
このときの増幅器１０３の出力を得る。すると、コンデ
ンサ１０５のスイッチ１０７側の端子には、増幅器１０
３の出力の変化分である信号電圧成分のみが生じる。こ
こで、スイッチ１０７をオンすると、コンデンサ１０８
には、信号電圧に対応した電荷が蓄積される。この信号
電荷が、走査スイッチＳＷ１〜ＳＷｍが走査されること
により出力ライン１１０に導出される。スイッチ１０９
は、スイッチ１０６がオンするときにオンし、コンデン
サ１０８の電荷を放出してクリアするスイッチである。
１０１をオンし、受光素子１０２に蓄えられている信号
電荷を掃き出し、スイッチ１０１をオフする。そして、
このときの増幅器１０３の出力を得る。すると、コンデ
ンサ１０５のスイッチ１０７側の端子には、増幅器１０
３の出力の変化分である信号電圧成分のみが生じる。こ
こで、スイッチ１０７をオンすると、コンデンサ１０８
には、信号電圧に対応した電荷が蓄積される。この信号
電荷が、走査スイッチＳＷ１〜ＳＷｍが走査されること
により出力ライン１１０に導出される。スイッチ１０９
は、スイッチ１０６がオンするときにオンし、コンデン
サ１０８の電荷を放出してクリアするスイッチである。
【０００８】
【発明が解決しようとする課題】上述した信号導出回路
及び撮像装置によると、多くのコンデンサを用いた雑音
提言回路と、アナログデジタル変換回路の２つのアナロ
グ素子が必要である。そして雑音低減回路では、多くの
スイッチが動作されるので、スイッチ動作に伴う雑音が
発生する。またアナログ信号経路が長くなるために外来
雑音が多重されるというような問題がある。そこでこの
発明は、雑音除去を簡単な構成で確実に得られるＡ／Ｄ
変換回路及び撮像装置を提供することを目的とする。
及び撮像装置によると、多くのコンデンサを用いた雑音
提言回路と、アナログデジタル変換回路の２つのアナロ
グ素子が必要である。そして雑音低減回路では、多くの
スイッチが動作されるので、スイッチ動作に伴う雑音が
発生する。またアナログ信号経路が長くなるために外来
雑音が多重されるというような問題がある。そこでこの
発明は、雑音除去を簡単な構成で確実に得られるＡ／Ｄ
変換回路及び撮像装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】この発明における要部と
なる回路は、出力部の基準電圧を所定値からのデジタル
値の変化に対応して可変する基準電圧可変部と、入力信
号が供給される入力端子と前記基準電圧の出力部との間
に直列に接続された第１のスイッチ部、第１のコンデン
サ及び第２のスイッチ部による回路であり、前記入力信
号の第１の時点のレベルと前記基準電圧との差電圧を、
前記第１の時点で前記第１及び第２のスイッチ部をオン
することで前記第１のコンデンサにサンプルする手段
と、前記第１のスイッチ部と反転回路との間に接続され
た第２のコンデンサと、前記反転回路と並列接続された
第３のスイッチ部とによる回路であり、前記入力信号の
第２の時点のレベルと前記反転回路のしきい値との差電
圧を、前記第２の時点で、前記第２のスイッチ部をオ
フ、前記第１及び第３のスイッチ部をオンすることで前
記第２のコンデンサにサンプルする手段と、前記第１の
コンデンサに、前記入力信号の前記第１の時点のレベ
ル、前記第２のコンデンサに前記第２の時点のレベルが
サンプルされた後、前記第１及び第３のスイッチ部をオ
フすると共に、前記第２のスイッチ部をオンし、前記基
準電圧可変部が前記基準電圧を所定値からのデジタル値
の変化に応じて可変するようにし、前記基準電圧の変化
の途中で前記反転回路の出力が反転したときの前記デジ
タル値を出力する出力手段とを備えるものである。
なる回路は、出力部の基準電圧を所定値からのデジタル
値の変化に対応して可変する基準電圧可変部と、入力信
号が供給される入力端子と前記基準電圧の出力部との間
に直列に接続された第１のスイッチ部、第１のコンデン
サ及び第２のスイッチ部による回路であり、前記入力信
号の第１の時点のレベルと前記基準電圧との差電圧を、
前記第１の時点で前記第１及び第２のスイッチ部をオン
することで前記第１のコンデンサにサンプルする手段
と、前記第１のスイッチ部と反転回路との間に接続され
た第２のコンデンサと、前記反転回路と並列接続された
第３のスイッチ部とによる回路であり、前記入力信号の
第２の時点のレベルと前記反転回路のしきい値との差電
圧を、前記第２の時点で、前記第２のスイッチ部をオ
フ、前記第１及び第３のスイッチ部をオンすることで前
記第２のコンデンサにサンプルする手段と、前記第１の
コンデンサに、前記入力信号の前記第１の時点のレベ
ル、前記第２のコンデンサに前記第２の時点のレベルが
サンプルされた後、前記第１及び第３のスイッチ部をオ
フすると共に、前記第２のスイッチ部をオンし、前記基
準電圧可変部が前記基準電圧を所定値からのデジタル値
の変化に応じて可変するようにし、前記基準電圧の変化
の途中で前記反転回路の出力が反転したときの前記デジ
タル値を出力する出力手段とを備えるものである。
【００１０】上記の手段によると第１、第２のコンデン
サにサンプル電圧を得た後は、基準電圧を変化させてい
き、比較器の出力が反転したときの基準電圧に相当する
値を入力信号の変化分としている。つまり、動作タイミ
ングに余裕ができるために、多くのスイッチを用いる必
要もなく、構成が簡素となり、動作も確実となる。また
アナログ信号経路も短く、外来雑音が多重されることも
抑えられる。
サにサンプル電圧を得た後は、基準電圧を変化させてい
き、比較器の出力が反転したときの基準電圧に相当する
値を入力信号の変化分としている。つまり、動作タイミ
ングに余裕ができるために、多くのスイッチを用いる必
要もなく、構成が簡素となり、動作も確実となる。また
アナログ信号経路も短く、外来雑音が多重されることも
抑えられる。
【００１１】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して説明する。図１はこの発明の一実施の形態
である。入力端子１−１には、固体撮像素子からの読み
出し信号（撮像信号）が供給される。この入力端子１−
１は、スイッチ２−１を介してコンデンサ３−１と４−
１の各一方の電極の接続点に接続されている。コンデン
サ３−１の他方の電極は、スイッチ５−１を介してＤ／
Ａ変換器６−１の出力端子に接続されている。
面を参照して説明する。図１はこの発明の一実施の形態
である。入力端子１−１には、固体撮像素子からの読み
出し信号（撮像信号）が供給される。この入力端子１−
１は、スイッチ２−１を介してコンデンサ３−１と４−
１の各一方の電極の接続点に接続されている。コンデン
サ３−１の他方の電極は、スイッチ５−１を介してＤ／
Ａ変換器６−１の出力端子に接続されている。
【００１２】先のコンデンサ４−１の他方の電極は、比
較器として動作するインバータ７−１の入力端子に接続
されると共に、スイッチ８−１を介してこのインバータ
７−１の出力端子に接続されている。このインバータ７
−１の出力端子は、制御部１０９の入力端子に接続され
ている。制御部１０９は、Ｄ／Ａ変換器６−１を制御す
るもので、ランプ電圧に相当するデジタル値を与えるこ
とができる。またインバータ７−１の出力が所定のロジ
ックに反転したときに、Ｄ／Ａ変換器６−１に与えてい
るデジタル値をラッチし、出力として導出することがで
きる。
較器として動作するインバータ７−１の入力端子に接続
されると共に、スイッチ８−１を介してこのインバータ
７−１の出力端子に接続されている。このインバータ７
−１の出力端子は、制御部１０９の入力端子に接続され
ている。制御部１０９は、Ｄ／Ａ変換器６−１を制御す
るもので、ランプ電圧に相当するデジタル値を与えるこ
とができる。またインバータ７−１の出力が所定のロジ
ックに反転したときに、Ｄ／Ａ変換器６−１に与えてい
るデジタル値をラッチし、出力として導出することがで
きる。
【００１３】図２は、上記の回路の動作を説明するため
に示した図である。図２において、ＨＤは例えば水平同
期信号であり、ハイレベルの期間が同期信号期間であ
る。Ｖｉｎは、入力信号である。Ｖａ、Ｖｂはサンプル
電圧位置を示している。このサンプル電圧位置（時点ｔ
１、ｔ２）では、スイッチ２−１がオンされる。また時
点ｔ１に同期してスイッチ５−１がオンされ、時点ｔ２
に同期してスイッチ８−１がオンされる。これにより、
時点ｔ１では、ＶｉｎのＶａと基準電位の電位差がコン
デンサ３−１に蓄えられ、時点ｔ２では、ＶｉｎのＶｂ
とインバータ７−１のしきい値電圧との電位差が蓄えら
れることになる。
に示した図である。図２において、ＨＤは例えば水平同
期信号であり、ハイレベルの期間が同期信号期間であ
る。Ｖｉｎは、入力信号である。Ｖａ、Ｖｂはサンプル
電圧位置を示している。このサンプル電圧位置（時点ｔ
１、ｔ２）では、スイッチ２−１がオンされる。また時
点ｔ１に同期してスイッチ５−１がオンされ、時点ｔ２
に同期してスイッチ８−１がオンされる。これにより、
時点ｔ１では、ＶｉｎのＶａと基準電位の電位差がコン
デンサ３−１に蓄えられ、時点ｔ２では、ＶｉｎのＶｂ
とインバータ７−１のしきい値電圧との電位差が蓄えら
れることになる。
【００１４】次に、スイッチ２−１、８−１がオフ状態
で、スイッチ５−１がオンとなり、Ｄ／Ａ変換器６−１
から基準電圧Ｖｒｅｆが出力される。この基準電圧Ｖｒ
ｅｆは、制御部９−１のカウンタがクロックを計数し、
その計数値をＤ／Ａ変換器６−１に与えることにより得
られている。このカウンタは、次の水平同期信号の先頭
でリセットされる。
で、スイッチ５−１がオンとなり、Ｄ／Ａ変換器６−１
から基準電圧Ｖｒｅｆが出力される。この基準電圧Ｖｒ
ｅｆは、制御部９−１のカウンタがクロックを計数し、
その計数値をＤ／Ａ変換器６−１に与えることにより得
られている。このカウンタは、次の水平同期信号の先頭
でリセットされる。
【００１５】スイッチ２−１、８−１がオフ状態で、ス
イッチ５−１がオンとなったときには、インバータ７−
１の入力側に、コンデンサ３−１と４−１とが直列接続
された合成コンデンサが接続され、基準電圧Ｖｒｅｆが
入力されることになる。図２には、基準電圧Ｖｒｅｆの
変化に伴うインバータ７−１の入力電圧ＩＮＶｉｎと、
出力電圧ＩＮＶｏｕｔの波形を示している。出力電圧Ｉ
ＮＶｏｕｔにおいて点線の区間は不定の状態である。
イッチ５−１がオンとなったときには、インバータ７−
１の入力側に、コンデンサ３−１と４−１とが直列接続
された合成コンデンサが接続され、基準電圧Ｖｒｅｆが
入力されることになる。図２には、基準電圧Ｖｒｅｆの
変化に伴うインバータ７−１の入力電圧ＩＮＶｉｎと、
出力電圧ＩＮＶｏｕｔの波形を示している。出力電圧Ｉ
ＮＶｏｕｔにおいて点線の区間は不定の状態である。
【００１６】数式を用いて説明すると以下のようにな
る。時点ｔ１では、基準電圧Ｖｒｅｆは、Ｖ０に設定さ
れて、入力電圧としてＶａが与えられるので、スイッチ
２−１、５−１がオンされると、スイッチ５−１側を基
準にしてコンデンサ３−１には（Ｖａ−Ｖ０）が蓄積さ
れる。
る。時点ｔ１では、基準電圧Ｖｒｅｆは、Ｖ０に設定さ
れて、入力電圧としてＶａが与えられるので、スイッチ
２−１、５−１がオンされると、スイッチ５−１側を基
準にしてコンデンサ３−１には（Ｖａ−Ｖ０）が蓄積さ
れる。
【００１７】第２の時点ｔ２では、スイッチ８−１がオ
ンして、インバータ７−１はしきい値電圧Ｖｔｈにバイ
アスされ、スイッチ２−１もオンするので、コンデンサ
３０５にはスイッチ２−１側を基準にして（Ｖｔｈ−Ｖ
ｂ）の電圧が蓄積される。スイッチ２−１と８−１がオ
フしている間は、コンデンサ３−１と４−１の電圧は保
持されるので、スイッチ５−１をオンすると、インバー
タ７−１の入力側には、基準電圧Ｖｒｅｆが与えられて
いれば ＩＮＶｉｎ＝（Ｖｔｈ−Ｖｂ）＋（Ｖａ−Ｖ０）＋Ｖｒ
ｅｆ の電圧がかかることになる。ここで端子毎にまとめ直す
と、 ＩＮＶｉｎ＝（Ｖｔｈ）＋（Ｖａ−Ｖｂ）＋（Ｖｒｅｆ
−Ｖ０） となる。つまり、インバータ７−１の入力電圧Ｖｉｎｖ
は、入力電圧の時点ｔ１、ｔ２における電位差（Ｖａ−
Ｖｂ）と、しきい値電圧（Ｖｔｈ）と、基準電圧の電位
差（Ｖｒｅｆ−Ｖ０）の和となる。したがって、Ｖｒｅ
ｆを変化させていき、電位差（Ｖａ−Ｖｂ）と基準電圧
の電位差（Ｖｒｅｆ−Ｖ０）の変化幅とが等しくなった
ときに、しきい値電圧となり、インバータ７−１の出力
が反転するため電圧比較器（反転回路）として動作す
る。
ンして、インバータ７−１はしきい値電圧Ｖｔｈにバイ
アスされ、スイッチ２−１もオンするので、コンデンサ
３０５にはスイッチ２−１側を基準にして（Ｖｔｈ−Ｖ
ｂ）の電圧が蓄積される。スイッチ２−１と８−１がオ
フしている間は、コンデンサ３−１と４−１の電圧は保
持されるので、スイッチ５−１をオンすると、インバー
タ７−１の入力側には、基準電圧Ｖｒｅｆが与えられて
いれば ＩＮＶｉｎ＝（Ｖｔｈ−Ｖｂ）＋（Ｖａ−Ｖ０）＋Ｖｒ
ｅｆ の電圧がかかることになる。ここで端子毎にまとめ直す
と、 ＩＮＶｉｎ＝（Ｖｔｈ）＋（Ｖａ−Ｖｂ）＋（Ｖｒｅｆ
−Ｖ０） となる。つまり、インバータ７−１の入力電圧Ｖｉｎｖ
は、入力電圧の時点ｔ１、ｔ２における電位差（Ｖａ−
Ｖｂ）と、しきい値電圧（Ｖｔｈ）と、基準電圧の電位
差（Ｖｒｅｆ−Ｖ０）の和となる。したがって、Ｖｒｅ
ｆを変化させていき、電位差（Ｖａ−Ｖｂ）と基準電圧
の電位差（Ｖｒｅｆ−Ｖ０）の変化幅とが等しくなった
ときに、しきい値電圧となり、インバータ７−１の出力
が反転するため電圧比較器（反転回路）として動作す
る。
【００１８】この動作においては、信号線に重畳される
雑音となる入力電圧の直流成分に対しては、感度をもた
ず雑音低減回路として機能する。また基準電圧に対して
も直流感度をもたないので、基準電圧発生回路側に対し
ても直流オフセットを補償する必要がなく、簡単な構成
のものを使うことができる。
雑音となる入力電圧の直流成分に対しては、感度をもた
ず雑音低減回路として機能する。また基準電圧に対して
も直流感度をもたないので、基準電圧発生回路側に対し
ても直流オフセットを補償する必要がなく、簡単な構成
のものを使うことができる。
【００１９】図２に示したように、基準電圧の波形をラ
ンプ波形とすると、インバータ７−１の出力は、ハイレ
ベルの期間の時間をカウンタで計数すれば、上述した入
力電圧値に対応するデジタル出力値を得ることができ
る。
ンプ波形とすると、インバータ７−１の出力は、ハイレ
ベルの期間の時間をカウンタで計数すれば、上述した入
力電圧値に対応するデジタル出力値を得ることができ
る。
【００２０】利得を可変する場合には、基準電圧の振幅
を変えるだけでＡ／Ｄ変換利得を制御することもでき
る。たとえば、固体撮像素子を用いたカメラで、低照明
度の十分な信号量が得られないときには、自動的に増幅
器利得を増大させるというＡＧＣ回路（自動利得制御回
路）を搭載しているが、この利得制御増幅器として上記
基準電圧の振幅可変手段を利用することができる。基準
電圧の振幅制御方法としては、バイアスを加減する方
法、カウンタのクロック速度を可変する方法など各種の
方法が可能である。
を変えるだけでＡ／Ｄ変換利得を制御することもでき
る。たとえば、固体撮像素子を用いたカメラで、低照明
度の十分な信号量が得られないときには、自動的に増幅
器利得を増大させるというＡＧＣ回路（自動利得制御回
路）を搭載しているが、この利得制御増幅器として上記
基準電圧の振幅可変手段を利用することができる。基準
電圧の振幅制御方法としては、バイアスを加減する方
法、カウンタのクロック速度を可変する方法など各種の
方法が可能である。
【００２１】図３はこの発明の他の実施の形態である。
この実施の形態は、固体撮像素子として１チップに構成
した場合を示している。１つの画素ブロックＰＢ１１を
代表してその構成を説明する。この画素ブロックＰＢ１
１は、電源１００と接地電位間に直列接続されたスイッ
チ１０１と受光素子１０２があり、スイッチ１０１と受
光素子１０２間の接続点には、増幅器１０３の入力端子
が接続され、この増幅器１０３の出力端子はスイッチ１
０４を介して信号導出ライン（垂直ライン）ＶＬ１に接
続されている。画素ブロックＰＢ１１について代表して
説明したが、他の画素ブロックも同様な構成である。画
素ブロックＰＢ１２〜ＰＢｎｍ（水平方向ｍ画素、垂直
方向ｎ画素）についても同様な構成である。画素ブロッ
クＰＢ１１、ＰＢ１２、…ＰＢ１ｍは、第１の水平ライ
ン方向の画素列を示し、画素ブロックＰＢ２１、ＰＢ２
２、…ＰＢ２ｍは、第２の水平ライン方向の画素列を示
す。各画素ブロック内は同様な構成であるから、同一符
号を付している。各画素ブロックの垂直方向の列は、そ
れぞれ信号導出ライン（垂直ライン）ＶＬ１〜ＶＬｍに
共通に接続されている。
この実施の形態は、固体撮像素子として１チップに構成
した場合を示している。１つの画素ブロックＰＢ１１を
代表してその構成を説明する。この画素ブロックＰＢ１
１は、電源１００と接地電位間に直列接続されたスイッ
チ１０１と受光素子１０２があり、スイッチ１０１と受
光素子１０２間の接続点には、増幅器１０３の入力端子
が接続され、この増幅器１０３の出力端子はスイッチ１
０４を介して信号導出ライン（垂直ライン）ＶＬ１に接
続されている。画素ブロックＰＢ１１について代表して
説明したが、他の画素ブロックも同様な構成である。画
素ブロックＰＢ１２〜ＰＢｎｍ（水平方向ｍ画素、垂直
方向ｎ画素）についても同様な構成である。画素ブロッ
クＰＢ１１、ＰＢ１２、…ＰＢ１ｍは、第１の水平ライ
ン方向の画素列を示し、画素ブロックＰＢ２１、ＰＢ２
２、…ＰＢ２ｍは、第２の水平ライン方向の画素列を示
す。各画素ブロック内は同様な構成であるから、同一符
号を付している。各画素ブロックの垂直方向の列は、そ
れぞれ信号導出ライン（垂直ライン）ＶＬ１〜ＶＬｍに
共通に接続されている。
【００２２】各信号導出ラインＶＬ１〜ＶＬｍには、そ
れぞれノイズキャンセル回路ＮＲ１〜ＮＲｍが接続され
ている。各ノイズキャンセル回路は同じ構成であるか
ら、１つを代表して説明する。信号導出ラインＶＬ１
は、スイッチ２−１を介してコンデンサ３−１と４−１
の各一方の電極の接続点に接続されている。コンデンサ
３−１の他方の電極は、スイッチ５−１を介してＤ／Ａ
変換器３１１の出力端子に接続されている。
れぞれノイズキャンセル回路ＮＲ１〜ＮＲｍが接続され
ている。各ノイズキャンセル回路は同じ構成であるか
ら、１つを代表して説明する。信号導出ラインＶＬ１
は、スイッチ２−１を介してコンデンサ３−１と４−１
の各一方の電極の接続点に接続されている。コンデンサ
３−１の他方の電極は、スイッチ５−１を介してＤ／Ａ
変換器３１１の出力端子に接続されている。
【００２３】先のコンデンサ４−１の他方の電極は、比
較器として動作するインバータ７−１の入力端子に接続
されると共に、スイッチ８−１を介してこのインバータ
７−１の出力端子に接続されている。このインバータ７
−１の出力端子は、制御部を構成するラッチ回路９ａの
駆動パルス入力端Gに接続されている。
較器として動作するインバータ７−１の入力端子に接続
されると共に、スイッチ８−１を介してこのインバータ
７−１の出力端子に接続されている。このインバータ７
−１の出力端子は、制御部を構成するラッチ回路９ａの
駆動パルス入力端Gに接続されている。
【００２４】ノイズキャンセル回路NR２に対応して、ラ
ッチ回路９ｂが設けられており、このラッチ回路９ｂの
駆動パルス入力端Gにも、ノイズキャンセル回路NR２の
インバータの出力が供給されている。このようにノイズ
キャンセル回路NR１〜NRｍに対応してラッチ回路９ａ〜
９ｍは、それぞれ対応するノイズキャンセル回路のイン
バータの出力が反転した時点で、カウンタ３１２のカウ
ント値をラッチする。このカウンタ３１２の出力は、D/
A変換器３１１にも入力されている。各ノイズキャンセ
ル回路の基本動作は、図１で説明した通りであり、複数
のノイズキャンセル回路NR１〜NRｍに対して、D／Ａ変
換器３１１が供給されている。カウンタ３１２は、水平
同期信号HDの先頭でリセットされ、クロックを計数して
いる。この水平同期信号及びクロックは、タイミング発
生器３１３にも供給されており、各種のスイッチ制御等
のタイミング信号を生成している。
ッチ回路９ｂが設けられており、このラッチ回路９ｂの
駆動パルス入力端Gにも、ノイズキャンセル回路NR２の
インバータの出力が供給されている。このようにノイズ
キャンセル回路NR１〜NRｍに対応してラッチ回路９ａ〜
９ｍは、それぞれ対応するノイズキャンセル回路のイン
バータの出力が反転した時点で、カウンタ３１２のカウ
ント値をラッチする。このカウンタ３１２の出力は、D/
A変換器３１１にも入力されている。各ノイズキャンセ
ル回路の基本動作は、図１で説明した通りであり、複数
のノイズキャンセル回路NR１〜NRｍに対して、D／Ａ変
換器３１１が供給されている。カウンタ３１２は、水平
同期信号HDの先頭でリセットされ、クロックを計数して
いる。この水平同期信号及びクロックは、タイミング発
生器３１３にも供給されており、各種のスイッチ制御等
のタイミング信号を生成している。
【００２５】制御部のラッチ回路９ａ〜９ｍに対応し
て、ラッチ回路５−１〜５−ｍが設けられており、これ
らは、対応するラッチ回路９ａ〜９ｍにラッチされてい
るデジタル値を、水平同期信号のタイミングで一斉にラ
ッチする。ラッチ回路５−１〜５−ｍの出力端子は、走
査スイッチ６−１〜６−ｍにそれぞれ接続されている。
これらの走査スイッチ６−１〜６−ｍは、１水平期間に
次々とオンして、１走査分の撮像信号のデジタル値を出
力ライン７０に導出する。
て、ラッチ回路５−１〜５−ｍが設けられており、これ
らは、対応するラッチ回路９ａ〜９ｍにラッチされてい
るデジタル値を、水平同期信号のタイミングで一斉にラ
ッチする。ラッチ回路５−１〜５−ｍの出力端子は、走
査スイッチ６−１〜６−ｍにそれぞれ接続されている。
これらの走査スイッチ６−１〜６−ｍは、１水平期間に
次々とオンして、１走査分の撮像信号のデジタル値を出
力ライン７０に導出する。
【００２６】図４には上記の撮像素子の動作例を示すタ
イミングチャートを示している。ＨＤは水平同期信号の
期間である。Ｖｉｎ１、Ｖｉｎ２は、垂直ラインＶＬ
１、Ｖｌ２の信号電圧である。スイッチ２−１〜２−
ｍ、５−１〜５−ｍ、８−１〜８−ｍがオンオフするタ
イミング、Ｄ／Ａ変換器３１１から得られる基準電圧Ｖ
ｒｅｆを示している。出力電圧としては２画素分の出
力、つまりインバータ７−１と７−２からの出力を示し
ている。実際には、水平方向へ配列された画素の各出力
が得られる。
イミングチャートを示している。ＨＤは水平同期信号の
期間である。Ｖｉｎ１、Ｖｉｎ２は、垂直ラインＶＬ
１、Ｖｌ２の信号電圧である。スイッチ２−１〜２−
ｍ、５−１〜５−ｍ、８−１〜８−ｍがオンオフするタ
イミング、Ｄ／Ａ変換器３１１から得られる基準電圧Ｖ
ｒｅｆを示している。出力電圧としては２画素分の出
力、つまりインバータ７−１と７−２からの出力を示し
ている。実際には、水平方向へ配列された画素の各出力
が得られる。
【００２７】図５には、この発明の他の実施例を示して
いる。図５（Ａ）には、この発明の基本構成を示し、図
５（Ｂ）には、基準電圧Ｖｒｅｆの発生器の各種変形例
を示している。図３の構成では、基準電圧Ｖｒｅｆを発
生する回路はＤ／Ａ変換器３１１であるとしたが、この
基準電圧発生器７００は、図５（Ｂ）に示すような回路
であってもよい。
いる。図５（Ａ）には、この発明の基本構成を示し、図
５（Ｂ）には、基準電圧Ｖｒｅｆの発生器の各種変形例
を示している。図３の構成では、基準電圧Ｖｒｅｆを発
生する回路はＤ／Ａ変換器３１１であるとしたが、この
基準電圧発生器７００は、図５（Ｂ）に示すような回路
であってもよい。
【００２８】図５（Ｂ）の基準電圧発生器は、水平同期
信号ＨＤによりスイッチ８０３がオンされると、コンデ
ンサ８０１の電荷が放電され、次にスイッチ８０３が走
査期間にオフされると、電流源８０２からコンデンサ８
０１に充電が行われ、この充電経過による出力が、増幅
器８０４を介して基準電圧Ｖｒｅｆとして出力されるも
のである。
信号ＨＤによりスイッチ８０３がオンされると、コンデ
ンサ８０１の電荷が放電され、次にスイッチ８０３が走
査期間にオフされると、電流源８０２からコンデンサ８
０１に充電が行われ、この充電経過による出力が、増幅
器８０４を介して基準電圧Ｖｒｅｆとして出力されるも
のである。
【００２９】図６には、さらにこの発明の他の実施例を
示している。図６（A）には、この発明の基本構成を示
している。図５（A）の構成と異なる部分は、インバー
タ７−１の出力が、ラッチ回路９ａの入力に反転して入
力されることである。これは、先の実施例と論理が逆の
例の場合である。しかも基準電圧発生器７００として
は、図６（Ｂ）に示すように、CR放電カーブの特性を持
つ基準電圧を得るものであってもよい。
示している。図６（A）には、この発明の基本構成を示
している。図５（A）の構成と異なる部分は、インバー
タ７−１の出力が、ラッチ回路９ａの入力に反転して入
力されることである。これは、先の実施例と論理が逆の
例の場合である。しかも基準電圧発生器７００として
は、図６（Ｂ）に示すように、CR放電カーブの特性を持
つ基準電圧を得るものであってもよい。
【００３０】図６（Ｂ）の基準電圧発生器は、コンデン
サ９０１、抵抗９０６の並列回路が増幅器９０４の入力
端子と接地間に接続されている。また増幅器９０４の入
力端子にはスイッチ９０３を介して直流電源が接続され
ている。スイッチ９０３は次のように制御される。水平
同期信号ＨＤは、Ｄタイプフリップフロップ回路９０７
のデータ入力端子に供給される。このフリップフロップ
回路９０７のＱ出力端子は、Ｄタイプフリップフロップ
回路９０８のデータ入力端子に接続されている。このフ
リップフロップ回路９０８のＱ出力端子はアンド回路９
０９の一方に供給されている。アンド回路９０９の他方
の入力端子にはフリップフロップ回路９０７の反転出力
が供給される。フリップフロップ回路９０７、９０８の
クロック入力端子にはクロックが供給される。これによ
り水平同期信号の立下がり時点で、アンド回路９０９か
らクロック速度で正の出力が得られ、スイッチ９０３が
オンされ、コンデンサ９０１に電荷がチャージされ、続
いてスイッチ９０３がオフされる。これにより、コンデ
ンサ９０１の電荷は、抵抗９０６を介して時定数で放電
される。
サ９０１、抵抗９０６の並列回路が増幅器９０４の入力
端子と接地間に接続されている。また増幅器９０４の入
力端子にはスイッチ９０３を介して直流電源が接続され
ている。スイッチ９０３は次のように制御される。水平
同期信号ＨＤは、Ｄタイプフリップフロップ回路９０７
のデータ入力端子に供給される。このフリップフロップ
回路９０７のＱ出力端子は、Ｄタイプフリップフロップ
回路９０８のデータ入力端子に接続されている。このフ
リップフロップ回路９０８のＱ出力端子はアンド回路９
０９の一方に供給されている。アンド回路９０９の他方
の入力端子にはフリップフロップ回路９０７の反転出力
が供給される。フリップフロップ回路９０７、９０８の
クロック入力端子にはクロックが供給される。これによ
り水平同期信号の立下がり時点で、アンド回路９０９か
らクロック速度で正の出力が得られ、スイッチ９０３が
オンされ、コンデンサ９０１に電荷がチャージされ、続
いてスイッチ９０３がオフされる。これにより、コンデ
ンサ９０１の電荷は、抵抗９０６を介して時定数で放電
される。
【００３１】図７には、上記の実施の形態の動作を示す
タイミングチャートを示している。この例であると、基
準電圧Ｖｒｅｆが、水平同期信号の終端で立上がり、徐
々の下降することになる。この下降の途中でしきい値に
等しくなるとインバータ１−７の出力が負から正に反転
することになる。この反転時のカウンタ３１２のカウン
ト値がラッチ回路４−１にラッチされる。
タイミングチャートを示している。この例であると、基
準電圧Ｖｒｅｆが、水平同期信号の終端で立上がり、徐
々の下降することになる。この下降の途中でしきい値に
等しくなるとインバータ１−７の出力が負から正に反転
することになる。この反転時のカウンタ３１２のカウン
ト値がラッチ回路４−１にラッチされる。
【００３２】上記したように基準電圧Ｖｒｅｆの変化の
傾斜としては直線、非線形等各種の特性を与えるように
してもよい。これにより出力データとして、γ補正され
たものを得ることも可能である。
傾斜としては直線、非線形等各種の特性を与えるように
してもよい。これにより出力データとして、γ補正され
たものを得ることも可能である。
【００３３】この発明は上記の実施の形態に限定される
ものではなく、さらに種々の実施の形態が可能である。
図８にはこの発明のさらに他の実施の形態を示し、図９
にはその動作を説明するためのタイミングチャートを示
している。この実施の形態は、入力端子に例えばＣＣＤ
固体撮像素子から読み出された直流変動を伴うような信
号の各画素における振幅変化成分を検出する場合に有効
である。図８の実施の形態は、図１けいに示した基本構
成を、入力端子１−１に対して並列に水平方向の画素数
分ｍ個接続した例である。制御部９−１〜９−ｍは、カ
ウンタとラッチ回路で構成されており、対応するインバ
ータ７−１〜７−ｍの出力が反転したときに、カウンタ
の内容がラッチされるようになっている。各制御部９−
１〜９−ｍの出力は、走査スイッチ１０−１〜１０−ｍ
を介して導出される。図９の例では、信号が５画素で繰
り返す例を示しているが、実際には１水平期間分の画素
数の分が連続して入力される。
ものではなく、さらに種々の実施の形態が可能である。
図８にはこの発明のさらに他の実施の形態を示し、図９
にはその動作を説明するためのタイミングチャートを示
している。この実施の形態は、入力端子に例えばＣＣＤ
固体撮像素子から読み出された直流変動を伴うような信
号の各画素における振幅変化成分を検出する場合に有効
である。図８の実施の形態は、図１けいに示した基本構
成を、入力端子１−１に対して並列に水平方向の画素数
分ｍ個接続した例である。制御部９−１〜９−ｍは、カ
ウンタとラッチ回路で構成されており、対応するインバ
ータ７−１〜７−ｍの出力が反転したときに、カウンタ
の内容がラッチされるようになっている。各制御部９−
１〜９−ｍの出力は、走査スイッチ１０−１〜１０−ｍ
を介して導出される。図９の例では、信号が５画素で繰
り返す例を示しているが、実際には１水平期間分の画素
数の分が連続して入力される。
【００３４】上記の実施の形態は、先の実施の形態のよ
うに１ライン分が一斉に処理されるのではなく、フロー
ティングディフュージョンアンプを持つＣＣＤ撮像素子
の出力信号のように、１水平ライン分が時間的に連続し
て得られる信号に対して、各ブロックがタイミングをず
らして動作する。これにより直流変動に関係なく信号正
分が雑音低減されて出力されることになる。
うに１ライン分が一斉に処理されるのではなく、フロー
ティングディフュージョンアンプを持つＣＣＤ撮像素子
の出力信号のように、１水平ライン分が時間的に連続し
て得られる信号に対して、各ブロックがタイミングをず
らして動作する。これにより直流変動に関係なく信号正
分が雑音低減されて出力されることになる。
【００３５】
【発明の効果】以上説明したようにこの発明によれば、
雑音除去を簡単な構成で確実に得られるようになる。
雑音除去を簡単な構成で確実に得られるようになる。
【図１】この発明の基本的構成を示す図。
【図２】図１の回路の動作を説明するために示したタイ
ミングチャート。
ミングチャート。
【図３】この発明の他の実施の形態を示す図。
【図４】図３の回路の動作を説明するために示したタイ
ミングチャート。
ミングチャート。
【図５】この発明のさらに他の実施の形態を示す図。
【図６】この発明のまた他の実施の形態を示す図。
【図７】図６の回路の動作を説明するために示したタイ
ミングチャート。
ミングチャート。
【図８】この発明のまた他の実施の形態を示す図。
【図９】図８の回路の動作を説明するために示したタイ
ミングチャート。
ミングチャート。
【図１０】従来考えられた固体撮像素子の構成説明図。
【図１１】図１０の回路の動作を説明するために示した
タイミングチャート。
タイミングチャート。
２−１、５−１、８−１…スイッチ、
３−１、４−１…コンデンサ、
６−１…Ａ／Ｄ変換器、
７−１…インバータ、
９−１…制御部、
１０１、１０４…スイッチ、
１０２…受光素子、
１０３…増幅器、
ＰＢ１１〜ＰＢｎｍ…画素ブロック、
ＮＲ１〜ＮＲｍ…ノイズキャンセル回路、
４−１〜４−ｍ、５−１〜５−ｍ…ラッチ回路、
６−１〜６−ｍ…走査スイッチ。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 5/14 - 5/217
H04N 5/30 - 5/335
H03M 1/00 - 1/88
Claims (6)
- 【請求項１】 出力部の基準電圧を所定値からのデジタ
ル値の変化に対応して可変する基準電圧可変部と、 入力信号が供給される入力端子と前記基準電圧の出力部
との間に直列に接続された第１のスイッチ部、第１のコ
ンデンサ及び第２のスイッチ部による回路であり、前記
入力信号の第１の時点のレベルと前記基準電圧との差電
圧を、前記第１の時点で前記第１及び第２のスイッチ部
をオンすることで前記第１のコンデンサにサンプルする
手段と、 前記第１のスイッチ部と反転回路との間に接続された第
２のコンデンサと、前記反転回路と並列接続された第３
のスイッチ部とによる回路であり、前記 入力信号の第２
の時点のレベルと前記反転回路のしきい値との差電圧
を、前記第２の時点で、前記第２のスイッチ部をオフ、
前記第１及び第３のスイッチ部をオンすることで前記第
２のコンデンサにサンプルする手段と、 前記第１のコンデンサに前記入力信号の前記第１の時点
のレベル、前記第２のコンデンサに前記第２の時点のレ
ベルがサンプルされた後、前記第１及び第３のスイッチ
部をオフすると共に、前記第２のスイッチ部をオンし、
前記基準電圧可変部が前記基準電圧を所定値からのデジ
タル値の変化に応じて可変するようにし、前記基準電圧
の変化の途中で前記反転回路の出力が反転したときの前
記デジタル値を出力する出力手段と を具備したことを特
徴とするＡ／Ｄ変換回路。 - 【請求項２】 前記出力手段は、前記基準電圧可変部に
前記デジタル値を与えるカウント手段を有し、前記出力
手段は、前記反転回路の出力が反転したときの前記デジ
タル値をラッチするラッチ手段を有することを特徴とす
る請求項１記載のＡ／Ｄ変換回路。 - 【請求項３】 前記基準電圧可変部は、所定のタイミン
グ信号が与えられたときに電流源の電流がコンデンサに
供給されることにより変化する変化電圧を利用している
ことを特徴とする請求項１記載のＡ／Ｄ変換回路。 - 【請求項４】 前記基準電圧可変部は、所定のタイミン
グ信号が与えられたときに、コンデンサの電圧が放電す
るときに変化する変化電圧を利用して基準電 圧を可変し
ていることを特徴とする請求項１記載のＡ／Ｄ変換回
路。 - 【請求項５】 複数の画素の各出力信号が、それぞれ第
１の入力端子に供給され、基準電圧がそれぞれ第２の入
力端子に供給される複数のノイズキャンセル部と、この
ノイズキャンセル部の前記第２の入力端子に前記基準電
圧を供給するとともにこの基準電圧の振幅を可変するこ
とができる基準電圧発生手段と、前記複数のノイズキャ
ンセル部の出力がそれぞれ供給される複数のラッチ部と
を有する撮像装置であって、 前記各ノイズキャンセル部の内部構造は、対応する前記画素の出力信号が供給される入力端子と前
記基準電圧の出力部との間に直列に接続された第１のス
イッチ部、第１のコンデンサ及び第２のスイッチ部によ
る回路であり、前記画素の出力信号の第１の時点のレベ
ルと前記基準電圧との差電圧を、前記第１の時点で前記
第１及び第２のスイッチ部をオンすることで前記第1の
コンデンサにサンプルする手段と、 前記第１のスイッチ部と反転回路との間に接続された第
２のコンデンサと、前記反転回路と並列接続された第３
のスイッチ部とによる回路であり、前記入力信号の第２
の時点のレベルと前記反転回路のしきい値との差電圧
を、前記第２の時点で、前記第２のスイッチ部をオフ、
前記第１及び第３のスイッチ部をオンすることで前記第
２のコンデンサにサンプルする手段とを有し、 前記基準電圧発生手段は、 前記第１のコンデンサに前記入力信号の前記第１の時点
のレベル、前記第２のコンデンサに前記第２の時点のレ
ベルがサンプルされた後、前記第１及び第３のスイッチ
部がオフすると共に、前記第２のスイッチ部がオンして
いるとき、前記基準電圧を所定値からのデジタル値の変
化に応じて可変する手段を有し、 前記ラッチ部は、前記基準電圧の変化の途中で前記反転
回路の出力が反転したときの前記デジタル値をラッチす
る手段を有した ことを特徴とする撮像装置。 - 【請求項６】 前記基準電圧は、デジタルアナログ変換
器により生成され、前記デジタルアナログ変換器の入力
は、最初全ビットが所定値にセットされ、1ビットずつ
低減され、水平走査周期で前記所定値にセットし直され
ることを特徴とする請求項５記載の撮像装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04612196A JP3361005B2 (ja) | 1996-03-04 | 1996-03-04 | Ａ／ｄ変換回路及び撮像装置 |
| EP97103149A EP0793380A2 (en) | 1996-02-29 | 1997-02-26 | A noise cancelling circuit for pixel signals and an image pickup device using the noise cancelling circuit |
| KR1019970006741A KR970068495A (ko) | 1996-02-29 | 1997-02-28 | 화소 신호의 노이즈 저감 회로 및 이 회로를 이용한 촬상 장치 |
| US08/808,419 US5990948A (en) | 1996-02-29 | 1997-02-28 | Noise cancelling circuit for pixel signals and an image pickup device using the noise cancelling circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04612196A JP3361005B2 (ja) | 1996-03-04 | 1996-03-04 | Ａ／ｄ変換回路及び撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09247494A JPH09247494A (ja) | 1997-09-19 |
| JP3361005B2 true JP3361005B2 (ja) | 2003-01-07 |
Family
ID=12738168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04612196A Expired - Fee Related JP3361005B2 (ja) | 1996-02-29 | 1996-03-04 | Ａ／ｄ変換回路及び撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3361005B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008078493A1 (ja) | 2006-12-27 | 2008-07-03 | Sony Corporation | 固体撮像装置、固体撮像装置の駆動方法および撮像装置 |
| US7679665B2 (en) | 2005-12-19 | 2010-03-16 | Kabushiki Kaisha Toshiba | Amplification-type CMOS image sensor |
| US9131177B2 (en) | 2011-12-09 | 2015-09-08 | Panasonic Intellectual Property Management Co., Ltd. | Solid-state imaging device and image capturing apparatus including the same |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001320606A (ja) * | 2000-05-02 | 2001-11-16 | Hamamatsu Photonics Kk | 信号処理回路 |
| KR100399954B1 (ko) | 2000-12-14 | 2003-09-29 | 주식회사 하이닉스반도체 | 아날로그 상호 연관된 이중 샘플링 기능을 수행하는씨모스 이미지 센서용 비교 장치 |
| US7791395B2 (en) | 2006-04-21 | 2010-09-07 | Nec Corporation | DC offset correcting device and DC offset correcting method |
| JP2008061281A (ja) * | 2007-11-21 | 2008-03-13 | Kitakyushu Foundation For The Advancement Of Industry Science & Technology | パルス幅・デジタル変換回路 |
| JP2009278236A (ja) | 2008-05-13 | 2009-11-26 | Panasonic Corp | 固体撮像装置 |
| JP2010041655A (ja) * | 2008-08-08 | 2010-02-18 | Toshiba Corp | 固体撮像装置の駆動方法 |
| JP5979896B2 (ja) * | 2012-02-09 | 2016-08-31 | キヤノン株式会社 | 固体撮像装置 |
-
1996
- 1996-03-04 JP JP04612196A patent/JP3361005B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7679665B2 (en) | 2005-12-19 | 2010-03-16 | Kabushiki Kaisha Toshiba | Amplification-type CMOS image sensor |
| US7911522B2 (en) | 2005-12-19 | 2011-03-22 | Kabushiki Kaisha Toshiba | Amplification-type CMOS image sensor |
| WO2008078493A1 (ja) | 2006-12-27 | 2008-07-03 | Sony Corporation | 固体撮像装置、固体撮像装置の駆動方法および撮像装置 |
| US9131177B2 (en) | 2011-12-09 | 2015-09-08 | Panasonic Intellectual Property Management Co., Ltd. | Solid-state imaging device and image capturing apparatus including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09247494A (ja) | 1997-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5872596A (en) | Device for widening the dynamic range of solid-state image pickup elements | |
| KR100281789B1 (ko) | 고체 촬상 장치 | |
| US9438841B2 (en) | Solid-state imaging apparatus and imaging system | |
| US6587144B1 (en) | Analog signal processing apparatus for digital camera | |
| US5990948A (en) | Noise cancelling circuit for pixel signals and an image pickup device using the noise cancelling circuit | |
| US8035541B2 (en) | Digital-analog converter circuit, solid-state imaging device, and imaging apparatus | |
| US10447956B2 (en) | Analog-to-digital converter circuitry with offset distribution capabilities | |
| CN102215352B (zh) | 固体摄像装置及其控制方法 | |
| JP3361005B2 (ja) | Ａ／ｄ変換回路及び撮像装置 | |
| JP2012019411A (ja) | 固体撮像装置 | |
| KR20090014103A (ko) | 참조 전압 회로 및 촬상 회로 | |
| JP2003511920A (ja) | 能動画素センサによる時間遅延積分画像形成 | |
| US10462397B1 (en) | Sample-and-hold circuit with feedback and noise integration | |
| CN114503545A (zh) | 双斜坡像素读出 | |
| JP3971102B2 (ja) | イメージ入力システム | |
| US10778921B2 (en) | Solid-state imaging device, and camera system using same | |
| JP3357858B2 (ja) | アナログデジタル変換器 | |
| JPH09270961A (ja) | 固体撮像装置 | |
| KR20160048473A (ko) | 노이즈 제거 기능을 가지는 기준 전압 발생 장치 및 그를 이용한 씨모스 이미지 센서 | |
| JPWO1999023819A6 (ja) | イメージ入力システム | |
| US6694063B2 (en) | Offset correction of the output of a charge coupled device | |
| JPS6364112B2 (ja) | ||
| KR200217528Y1 (ko) | 디지털 카메라에서의 신호변환장치_ | |
| JPH07105953B2 (ja) | バ−ストゲ−トパルス形成回路 | |
| JP2798693B2 (ja) | 固体撮像装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081018 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081018 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091018 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101018 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |