JP5988744B2 - 撮像装置、その制御方法、および制御プログラム - Google Patents

撮像装置、その制御方法、および制御プログラム Download PDF

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Description

本発明は、撮像装置、その制御方法、および制御プログラムに関し、特に、列毎にアナログデジタル変換器を備える撮像装置に関する。
一般に、撮影エリア内にヘッドライト又は太陽光などの高輝度の物体（被写体）が存在する場合に撮影の結果得られた画像に所謂白つぶれが発生せず、しかも低輝度領域において黒つぶれが生じることがないことが求められている。つまり、撮影の際には、広ダイナミックレンジの画像が要求される。
広ダイナミックレンジの画像を得る際には、まず、高輝度の被写体に適した低感度画像と低輝度の被写体に適した高感度画像とを得る。そして、これら２種類の画像を画像処理して広ダイナミックレンジの画像を生成する。このため、低感度画像および高感度画像を同時に得ることができるＣＭＯＳイメージセンサなどの固体撮像装置が要望されている。
加えて、従来、動画としては３０Ｈｚのプログレッシブ動画像および６０Ｈｚのインタレース動画像が一般的であるが、表示装置の高速化に伴って６０Ｈｚのプログレッシブ動画像又はそれ以上の高速フレームレートの撮像を行うことが可能な固体撮像装置が要望されている。高速フレームレートで撮像を行うことができれば、高速で移動する被写体の動きを正確に捉えることが可能となる。そして、高速フレームレートで撮像が可能な固体撮像装置を用いれば、複数枚の画像を合成して、Ｓ／Ｎの向上およびダイナミックレンジの拡大などの画像処理を行うことができる。
高速フレームレートで撮像を行うため、固体撮像装置の画素列毎に２つ以上のアナログ−デジタル変換器（ＡＤＣ）を備えて、画素列の複数の画素からの出力をこれらＡＤＣに振り分けることによって、並列処理によって高速化をするようにしたものがある（特許文献１参照）。
また、ダイナミックレンジの拡大を行うため、固体撮像装置において単位画素が入射光を光電変換し蓄積する第１のフォトダイオードと当該第１のフォトダイオードよりも光感度が小さい第２のフォトダイオードを備えるようにしたものがある。そして、ここでは、第１および第２のフォトダイオードの信号電荷を読み出す際、これら信号電荷を読み出して加算した電位を増幅した信号を出力する高感度モードおよび第２のフォトダイオードの信号電荷を読み出した電位を増幅した信号を出力する低感度モードを備えている（特許文献２参照）。これによって、入射光量が低い場合には感度を高くし、入射光が高い場合には感度を下げ、出力の飽和を回避してダイナミックレンジを高くしている。
持つことが可能な固体撮像装置を実現している。
さらに、ダイナミックレンジを拡大するため、複数の画素が行列状に配列された画素部の１つの画素が電荷の蓄積量の異なる領域に分割された複数の分割画素を備えて、画素信号を読み出す際、各分割画素の分割画素信号を読み出して、各分割画素信号をＡＤ変換するとともに加算して一つの画素の画素信号を得るようにしたものがある（特許文献３参照）。
特開２００５−３４７９３２号公報 特開２０１１−１５２１９号公報 特開２０１０−２８４２３号公報
前述のように、特許文献１においては、高速フレームレートで撮像を行う際の手法が示され、特許文献２および３の各々では、ダイナミックレンジの拡大を行うための手法が示されているものの、ダイナミックレンジを拡大するとともに高速フレームレートで撮像することについては示されていない。
特に、先行技術文献２又は３の手法のように、一つの画素が複数のフォトダイオードを有すると、高速フレームレートで画素信号を読み出すことは困難である。
従って、本発明の目的は、ダイナミックレンジを拡大するとともに高速フレームレートで撮像することのできる撮像装置、その制御方法、および制御プログラムを提供することにある。
上記の目的を達成するため、本発明による撮像装置は、複数の画素が２次元マトリックス状に配列された画素部を備え、前記複数の画素の各々が入射した光量に対して第１の感度を有する第１の画素と前記第１の感度よりも高い第２の感度を有する第２の画素とを有する撮像装置であって、前記画素部の各画素から読み出された画素信号にアナログデジタル変換処理を行って画像データを得る第１の信号処理手段および第２の信号処理手段と、前記画素信号を前記第１の信号処理手段および前記第２の信号処理手段に転送する複数の配線を有する配線層と、前記第１の画素から前記画素信号を読み出す際、前記配線層のうちの１つの配線によって当該画素信号を前記第１の信号処理手段に転送し、前記第２の画素から前記画素信号を読み出す際、前記配線層のうちの別の配線によって当該画素信号を前記第２の信号処理手段に転送する読み出し手段とを有し、前記撮像装置によって予め定められたダイナミックレンジで撮影を行う際には、前記第１の信号処理手段および前記第２の信号処理手段がともにオンとされ、前記撮像装置がオンされ撮影を行わない非記録動作状態においては、前記第２の信号処理手段がオフとされ、前記第１の信号処理手段がオンとされることを特徴とする。
また、本発明による撮像装置は、複数の画素が２次元マトリックス状に配列された画素部を備え、前記複数の画素の各々が入射した光量に対して第１の感度を有する第１の画素と前記第１の感度よりも高い第２の感度を有する第２の画素とを有する撮像装置であって、前記画素部の各画素から読み出された画素信号にアナログデジタル変換処理を行って画像データを得る第１の信号処理手段および第２の信号処理手段と、前記画素信号を前記第１の信号処理手段および前記第２の信号処理手段に転送する複数の配線を有する配線層と、前記第１の画素から前記画素信号を読み出す際、前記配線層のうちの１つの配線によって当該画素信号を前記第１の信号処理手段に転送し、前記第２の画素から前記画素信号を読み出す際、前記配線層のうちの別の配線によって当該画素信号を前記第２の信号処理手段に転送する読み出し手段とを有し、前記撮像装置における撮影が予め定められたダイナミックレンジの撮影であると、前記第１の信号処理手段および前記第２の信号処理手段がともにオンとされ、前記撮像装置における撮影が前記予め定められたダイナミックレンジ以外のダイナミックレンジの撮影であると、前記第２の信号処理手段がオフとされ、前記第１の信号処理手段がオンとされることを特徴とする。
本発明による制御方法は、複数の画素が２次元マトリックス状に配列され、前記複数の画素の各々が入射した光量に対して第１の感度を有する第１の画素と前記第１の感度よりも高い第２の感度を有する第２の画素とを有する画素部と、前記画素部の各画素から読み出された画素信号にアナログデジタル変換処理を行って画像データを得る第１の信号処理手段および第２の信号処理手段と、前記画素信号を前記第１の信号処理手段および前記第２の信号処理手段に転送する複数の配線を有する配線層とを備える撮像装置の制御方法であって、前記第１の画素から前記画素信号を読み出す際、前記配線層のうちの１つの配線によって当該画素信号を前記第１の信号処理手段に転送する第１の読み出しステップと、前記第２の画素から前記画素信号を読み出す際、前記配線層のうちの別の配線によって当該画素信号を前記第２の信号処理手段に転送する第２の読み出しステップと、前記撮像装置によって予め定められたダイナミックレンジで撮影を行う際、前記第１の信号処理手段および前記第２の信号処理手段をともにオンとし、前記撮像装置がオンされ撮影を行わない非記録動作状態においては、前記第２の信号処理手段をオフとして、前記第１の信号処理手段がオンとする制御ステップとを有することを特徴とする。
また、本発明による制御方法は、複数の画素が２次元マトリックス状に配列され、前記複数の画素の各々が入射した光量に対して第１の感度を有する第１の画素と前記第１の感度よりも高い第２の感度を有する第２の画素とを有する画素部と、前記画素部の各画素から読み出された画素信号にアナログデジタル変換処理を行って画像データを得る第１の信号処理手段および第２の信号処理手段と、前記画素信号を前記第１の信号処理手段および前記第２の信号処理手段に転送する複数の配線を有する配線層とを備える撮像装置の制御方法であって、前記第１の画素から前記画素信号を読み出す際、前記配線層のうちの１つの配線によって当該画素信号を前記第１の信号処理手段に転送する第１の読み出しステップと、前記第２の画素から前記画素信号を読み出す際、前記配線層のうちの別の配線によって当該画素信号を前記第２の信号処理手段に転送する第２の読み出しステップと、前記撮像装置における撮影が予め定められたダイナミックレンジの撮影であると、前記第１の信号処理手段および前記第２の信号処理手段をともにオンとし、前記撮像装置における撮影が前記予め定められたダイナミックレンジ以外のダイナミックレンジの撮影であると、前記第２の信号処理手段をオフとして、前記第１の信号処理手段をオンとする制御ステップとを有することを特徴とする。
本発明による制御プログラムは、複数の画素が２次元マトリックス状に配列され、前記複数の画素の各々が入射した光量に対して第１の感度を有する第１の画素と前記第１の感度よりも高い第２の感度を有する第２の画素とを有する画素部と、前記画素部の各画素から読み出された画素信号にアナログデジタル変換処理を行って画像データを得る第１の信号処理手段および第２の信号処理手段と、前記画素信号を前記第１の信号処理手段および前記第２の信号処理手段に転送する複数の配線を有する配線層とを備える撮像装置で用いられる制御プログラムであって、前記撮像装置が備えるコンピュータに、前記第１の画素から前記画素信号を読み出す際、前記配線層のうちの１つの配線によって当該画素信号を前記第１の信号処理手段に転送する第１の読み出しステップと、前記第２の画素から前記画素信号を読み出す際、前記配線層のうちの別の配線によって当該画素信号を前記第２の信号処理手段に転送する第２の読み出しステップと、前記撮像装置によって予め定められたダイナミックレンジで撮影を行う際、前記第１の信号処理手段および前記第２の信号処理手段をともにオンとし、前記撮像装置がオンされ撮影を行わない非記録動作状態においては、前記第２の信号処理手段をオフとして、前記第１の信号処理手段がオンとする制御ステップとを実行させることを特徴とする。
また、本発明による制御プログラムは、複数の画素が２次元マトリックス状に配列され、前記複数の画素の各々が入射した光量に対して第１の感度を有する第１の画素と前記第１の感度よりも高い第２の感度を有する第２の画素とを有する画素部と、前記画素部の各画素から読み出された画素信号にアナログデジタル変換処理を行って画像データを得る第１の信号処理手段および第２の信号処理手段と、前記画素信号を前記第１の信号処理手段および前記第２の信号処理手段に転送する複数の配線を有する配線層とを備える撮像装置で用いられる制御プログラムであって、前記撮像装置が備えるコンピュータに、前記第１の画素から前記画素信号を読み出す際、前記配線層のうちの１つの配線によって当該画素信号を前記第１の信号処理手段に転送する第１の読み出しステップと、前記第２の画素から前記画素信号を読み出す際、前記配線層のうちの別の配線によって当該画素信号を前記第２の信号処理手段に転送する第２の読み出しステップと、前記撮像装置における撮影が予め定められたダイナミックレンジの撮影であると、前記第１の信号処理手段および前記第２の信号処理手段をともにオンとし、前記撮像装置における撮影が前記予め定められたダイナミックレンジ以外のダイナミックレンジの撮影であると、前記第２の信号処理手段をオフとして、前記第１の信号処理手段をオンとする制御ステップとを実行させることを特徴とする。
本発明によれば、ダイナミックレンジを拡大するとともに高速フレームレートで撮像を行うことができる。
本発明の実施の形態による撮像装置の一例を示すブロック図である。 図１に示す画素部の構成を説明するための図である。 図１に示す列ＡＭＰの構成の一例を示す回路図である。 図１に示す列ＡＤＣの動作を説明するためのタイミングチャートである。 図１に示す撮像装置が実装されたカメラの動作モードに応じた制御を説明するための図である。 図１に示す画素部における画素構造の一例を説明するための図であり、（ａ）は平面図であり、（ｂ）は（ａ）のＸ−Ｘ線に沿った断面図である。 図６に示す画素部の読み出しタイミングの一例を説明するための図である。 図９で説明した読み出し制御の際の信号の流れを説明するための図であり、（ａ）は第１の期間における信号の流れを示す図、（ｂ）は第２の期間における信号の流れを示す図である。 図６に示す画素部の読み出しタイミングの他の例を説明するための図である。 図９で説明した読み出し制御の際の信号の流れを説明するための図であり、（ａ）は第１の期間における信号の流れを示す図、（ｂ）は第２の期間における信号の流れを示す図である。 図１に示す画素部における画素構造の他の例を説明するための図である。 図１１に示す画素部の読み出しタイミングの他の例を説明するための図である。 図１２で説明した読み出し制御の際の信号の流れを説明するための図であり、（ａ）は第１の期間における信号の流れを示す図、（ｂ）は第２の期間における信号の流れを示す図である。
以下、本発明の実施の形態による撮像装置の一例について図面を参照して説明する。
図１は、本発明の実施の形態による撮像装置の一例を示すブロック図である。なお、図示の撮像装置(以下、固体撮像装置ともいう)は、複数の画素が２次元マトリックス状に配列されており、列毎にアナログ−デジタル変換器（ＡＤＣ）を備える所謂並列型ＡＤＣのＣＭＯＳイメージセンサである。そして、固体撮像装置１０にはタイミング制御部１００が接続されている。
固体撮像装置10は、複数の画素が２次元マトリックス状に配列された画素部１１０を有している。さらに、固体撮像装置は、垂直走査回路１２０、列アンプ（ＡＭＰ）１３０および２３０、ランプ回路１４０および２４０、列ＡＤＣ１５０および２５０、水平転送回路１６０および２６０、信号処理回路１７０および２７０、そして、外部出力回路１８０および２８０を備えている。また、図示のように、列ＡＤＣ１５０は画素部１１０の列毎に備えられ、各列ＡＤＣ１５０は比較器１５１およびカウンタ・ラッチ回路１５２を有している。同様に、列ＡＤＣ２５０は比較器２５１およびカウンタ・ラッチ回路２５２を有している。
なお、列ＡＭＰ１３０および２３０はそれぞれ列毎に備えられている。つまり、列ＡＭＰ３０および２３０は後述する垂直読み出し線に接続されている。
図示の固体撮像装置は、画素部１１０を中心として、図中上下に対称な構造となっているので、以下の説明では、図中画素部１１０の下側に位置する構成要素に注目して固体撮像装置の説明を行うことにする。つまり、図中破線で囲まれたブロック３００およびブロック３０１の構成は同一であり、ここでは、ブロック３０１に注目して固体撮像装置の説明を行う。
画素部１１０は光学像の光量に応じた電荷を電圧信号として出力する光電変換素子である。タイミング制御部１００は固体撮像装置１０に供給する動作クロック信号（ＣＬＫ）およびタイミング信号を制御する。
垂直走査回路１２０は、タイミング制御部１００の制御下で１フレームにおいて画素部１１０から電圧信号（以下画素信号ともいう）を順次読み出すタイミング制御を行う。一般に、画素信号の読み出しの際には、１フレームにおいて図中上側の行から下側の行に向かって行単位で順次読み出しが行われる。
列ＡＭＰ１３０は、画素部１１０から読み出された電圧信号（画素信号）を列毎に増幅する。列ＡＭＰ１３０において電圧信号を増幅することによって信号レベルを大きくする。これによって、後段のランプ回路１４０および列ＡＤＣ１５０からのノイズに対して等価的にＳ／Ｎ比を増加させる。
但し、画素部１１０で生じるノイズに対して、ランプ回路１４０および列ＡＤＣ１５０からのノイズが十分小さい回路構造においては、列アンプ１３０は必須ではない。
ランプ回路１４０は時間方向に一定のスロープ（傾き）を有するランプ信号を発生する。列ＡＤＣ１５０において、比較器１５１は列アンプ１３０の出力信号（増幅信号）とランプ回路１４０のランプ信号とを比較する。そして、比較器１５１はその比較結果に応じた比較結果信号を出力する。
カウンタ・ラッチ回路１５２は比較結果信号に応じた期間の間カウント動作を行う。このカウント動作によって、増幅信号のレベルに比例するカウント値が得られる。そして、カウント値がＡＤ変換結果（アナログデジタル変換処理結果）となって、カウンタ・ラッチ回路１５２に画像データとしてラッチ（保持）される。
カウンタ・ラッチ回路１５２に保持された１行分の画像データは水平転送回路１６０によって順次読み出される。水平転送回路１６０の出力（読み出し信号）は信号処理回路１７０に入力される。
信号処理回路１７０はデジタル的に信号処理を行う回路であって、読み出し信号に対して所定量のオフセット値を加えるとともに、シフト演算および乗算を行ってゲイン演算を行う。そして、信号処理回路１７０の出力である処理済み信号（多ビットのパラレル信号）は外部出力回路１８０に送られる。
外部出力回路１８０はシリアライザー機能を有しており、信号処理回路１７０の出力であるパラレル信号をシリアル信号に変換する。そして、外部出力回路１８０はシリアル信号を、例えば、ＬＶＤＳ（低電圧差動信号処理）信号などに変換して、外部デバイスに高速シリアル通信によって出力する。
図２は、図１に示す画素部１１０の構成を説明するための図である。
前述したように、画素部１１０は複数の画素（単位画素ともいう）１１１が２次元マトリックス状に配列されている（図２に示す例では、１列の画素１１１が示されている）。画素１１１は、光電変換素子であるフォトダイオード（ＰＤ）１１２を有しており、ＰＤ１１２は入射光量に応じた電荷を蓄積する。転送トランジスタ（Ｐｔｘ−Ｔｒ）１１３はＰＤ１１２に蓄積された電荷を、フローティングディフュージョン（ＦＤ）１１４に転送する。Ｐｔｘ−Ｔｒ１１３は転送制御線１１９−ａの転送パルスＰｔｘがハイレベル（Ｈレベル）になるとオンして、ＰＤ１１２からＦＤ１１４に電荷が転送される。そして、ＦＤ１１４において電荷が電圧に変換される。
リセットトランジスタ（ＲＳＴ−Ｔｒ）１１５はリセット制御線１１９−ｂのリセットパルスＰｒｅｓに応じてＦＤ１１４をリセットする。Ｐｔｘ−Ｔｒ１１３によってＰＤ１１２から電荷がＦＤ１１４に転送される前に、ＲＥＳ−ＴｒによってＦＤ１１４のレベルがリセットレベル（Ｖｒｅｓ）にリセットされる。
リセットを解除して、Ｐｔｘ−Ｔｒ１１３がオンする前のＦＤ１１４のレベルをＮレベルとし、Ｐｔｘ−Ｔｒ１１３がオンしてＰＤ１１２から電荷が転送された後のＦＤ１１４のレベルをＳレベルとする。そして、ＮレベルとＳレベルとの差分値を、後述の信号処理で求めることによって光量に比例した画像信号として取り扱う。
ソースフォロワトランジスタ（ＳＦ−Ｔｒ）１１６は、ＦＤ１１４の出力電圧を後段の回路に渡すためのドライバ回路である。垂直読み出し線１１７は列アンプ１３０の入力に接続されており、列方向に配列された複数の画素１１１によって共有されている。
選択トランジスタ（ＳＥＬ−Ｔｒ）１１８をオン／オフ制御することによって、読み出したい画素以外のＳＦ−Ｔｒ１１６を垂直読み出し線１１７から切り離す。これによって、列方向に配列された複数の画素１１１から選択的に画素信号が読み出される。ＳＥＬ−Ｔｒ１１８は選択信号（１２０−Ｐｓｅｌ信号）によってオン／オフ制御される。
なお、前述の転送信号、リセット信号、および選択信号はタイミング制御部１００の制御下で垂直走査回路１２０から画素部１１０に与えられる。
図３は、図１に示す列ＡＭＰの構成の一例を示す回路図である。
列ＡＭＰ１３０に注目して、列ＡＭＰ１３０はＡＭＰ１３１、第１の容量（Ｃｉｎ）１３２、第２の容量（Ｃｆｂ）１３３、およびリセットスイッチ（ＲＳＴ−ＳＷ）１３４を有している。そして、ＡＭＰ１３１のプラス（＋）端子には、リファレンス電圧（Ｖｒｅｆ）が印加され、第１の容量１３２はＡＭＰ１３１のマイナス（−）端子に接続されている。
まず、ＦＤ１１４がＲＳＴ−Ｔｒ１１５によってリセットされている期間において、ＲＳＴ−ＳＷ１３４がオンとなる。これによって、フィードバック容量である第２の容量１３３に蓄積された電荷がリセットされる。続いて、Ｒｓｔ−ＳＷ１３４をオフすると、列アンプ１３０は増幅アンプとなって、入力容量である第１の容量１３２に印加された電圧が第１の容量１３２および第２の容量１３３の容量比に応じた電圧レベルでＡＭＰ１３１の出力端に現れる。
実際には、リセットパルスＰｒｅｓがローレベル（Ｌレベル）となって、ＦＤ１１４のリセットが解除された状態でＲｓｔ−Ｓｗ１３４がオフされる。これによって、ＦＤ１１４をリセットすることによって生じるリセットノイズが第１の容量１３２に記憶される。このリセットノイズは、後述するＡＤ変換におけるＮ変換およびＳ変換のいずれの結果にも重畳されるので、後述のＣＤＳ動作（Ｓ変換−Ｎ変換の演算）において除去することができる。
Ｎ変換においては、垂直読み出し線１１７を介して、選択した画素のＮレベル（Ｐｔｘ−Ｔｒ１１３が導通する前のリセットレベル）が第１の容量１３２に入力される。よって、列アンプ１３０の出力端にはＮレベルを増幅した電圧信号が出力される。このＮレベルを増幅した電圧信号は列ＡＤＣ回路１５０によってＡＤ変換される（このＡＤ変換の結果をＮ−ＡＤと呼ぶ）。
次に、Ｓ変換においては、転送パルスＰｔｘがＨレベルとなって、Ｐｔｘ−Ｔｒ１１３が導通する。これによって、ＰＤ１１２に蓄積された電荷に応じたＳレベル（Ｐｔｘ−Ｔｒ１１３が導通した後の信号レベル）が垂直読み出し線１１７を介して第１の容量に入力される。その結果、列アンプ１３０の出力端にはＳレベルを増幅した電圧信号が出力される。このＳレベルを増幅した電圧信号は列ＡＤＣ回路１５０によってＡＤ変換される（このＡＤ変換の結果をＳ−ＡＤと呼ぶ）。
図４は、図１に示す列ＡＤＣの動作を説明するためのタイミングチャートである。
列ＡＤＣ１５０において、比較器１５１はランプ回路１４０によって生成されたランプ信号電圧（以下単にランプ電圧と呼ぶ：ＶＲＡＭＰ）１５３と列アンプ１３０の出力（ＶＡＭＰ）１５４とを比較する。そして、カウンタ・ラッチ回路１５２は比較器１５１の出力が反転するまでの時間をカウントして、そのカウント値をラッチする。カウンタ・ラッチ回路１５２は複数のラッチを備え、複数のＡＤデータ（ＡＤ変換結果）を蓄積することができる。
比較器１５１はＶＲＭＡＰ１５３のレベルがＶＡＭＰ１５４のレベルよりも小さいと、比較結果信号１５５としてＨレベルを出力する。一方、比較器１５１はＶＲＭＡＰ１５３のレベルがＶＡＭＰ１５４のレベル以上であると、比較結果信号１５５としてＬレベルを出力する。
この際、カウンタＥＮ（イネーブル）マスク信号がＨレベルの期間において、比較器１５１の出力が反転するまでの期間、カウンタ・ラッチ回路１５２をカウンタ動作（アップカウント動作）させると、ＶＡＭＰ１５４のレベルに比例した値がカウント値（デジタル値）に変換されることになってＡＤ変換が行われることになる。
上述の説明では、Ｓレベルの電圧信号をＡＤ変換する際の動作に関して説明したが、Ｎレベルの電圧信号をＡＤ変換する際も同様にして行われる。これによって、Ｎｃｎｔ期間１５６において、Ｎレベルの電圧信号のカウントが行われて、Ｎ−ＡＤが得られる。また、Ｓｃｎｔ期間１５７において、Ｓレベルの電圧信号のカウントが行われて、Ｓ−ＡＤが得られる。
ここで、ＶＲＡＭＰの傾きに応じて電圧とデジタルコードとの変換ゲイン（ＡＤ変換ゲイン）が制御される。つまり、ＶＲＡＭＰの傾きが大きい程、カウント値（デジタル値）の１ＬＳＢ当たりのＶＡＭＰ出力変化に対する感度は低くなる。一方、ＶＲＡＭＰの傾きが小さい程、デジタル値の１ＬＳＢ当たりのＶＡＭＰ出力変化に対する感度は高くなる。この特性を用いれば、ゲイン演算を行うことができる。
図示の列ＡＭＰ１５０においては、カウンタを動作させるＣＬＫ周波数に応じてＡＤ出力のビット数が変化する。つまり、ＣＬＫ周波数が高くなるに伴って、カウンタ・ラッチ回路１５２がＨレベル期間においてカウント可能な値が増加するので、ＣＬＫ周波数に応じてＡＤ出力のビット数が変化する。従って、カウンタ・ラッチ回路１５２の動作周波数（ＣＬＫ周波数）を段階的に増減させることによって、ＡＤ出力のビット数を段階的に増減させることができる。
これによって、固体撮像装置１０の出力についてビット精度が要求される際には、動作周波数を増加させてビット数を増加する。一方、ビット精度が要求されない場合には、動作周波数を下げて消費電力を抑えることができる。
例えば、固体撮像装置１０をカメラ又はビデオカメラに実装した際、カメラ又はビデオカメラにおいて被写体を撮影記録する場合には動作周波数をあげてビット精度を向上させるようにする。
一方、撮影記録を行わない場合には、ユーザは表示パネルなどのＵＩで固体撮像装置１０からの出力である画像を視認するのみであるので、ＡＤ出力のビット数が低くても視認に支障はないとして、動作周波数を下げてビット精度を低下させる。
上記の一連の動作によって、画素のＮレベルに対してＡＤ変換を行ってＮ−ＡＤを得る。また、画素のＳレベルに対してＡＤ変換を行ってＳ−ＡＤを得る。
カウンタ・ラッチ回路１５２はＮ−ＡＤおよびＳ−ＡＤを記憶し、水平転送回路１６０は複数の列ＡＤＣ１５０にラッチされたＡＤ結果（Ｎ−ＡＤおよびＳ−ＡＤ）を順次読み出して信号処理回路１７０に送る。
信号処理回路１７０は画素毎に（Ｓ−ＡＤ）から（Ｎ−ＡＤ）を減算して、所謂ＣＤＳ（相関２重サンプリング）処理を行う。また、信号処理回路１７０は画像データの黒レベルを調整するために所定のオフセット量を重畳し、ゲイン調整のための乗算を行う。そして、信号処理回路１７０は処理済み信号を外部出力回路１８０に出力する。
上述の例では、Ｓ−ＡＤおよびＮ−ＡＤは別々にラッチされた後読み出されてＣＤＳ処理を行う場合について説明したが、カウンタ・ラッチ回路１５２がアップダウンカウンタを備えれば、カウンタ動作によってＣＤＳ処理を行うことが可能である。
前述したように、図１に示す固体撮像装置１０においては、画素部１１０を中心としてブロック３００および３０１が配置されている。以下の説明では、ブロック３００を上部ＡＤ３００と呼び、ブロック３０１を下部ＡＤ３０１と呼ぶことにする。
ところで、図１に示す画素部１１０において、画素１１１に備えられたＰＤ１１２はその感度が異なる。つまり、ＰＤ１１２には低感度（第１の感度）のフォトダイオードと高感度（第２の感度）のフォトダイオードとの２種類があり、画素部１１０は低感度の画素（第１の画素）１１１と高感度の画素（第２の画素）１１１とによって構成されている。この結果、後述するように、低感度の画像データおよび高感度の画像データに応じて広ダイナミックレンジの画像を生成することができる。
図１に示す例では、低感度の画素の出力である画素信号については上部ＡＤ３００で処理し、高感度の画素の出力である画素信号については下部ＡＤ３０１で処理する。そして、上部ＡＤ３００および下部ＡＤ３０１において、列アンプ回路１３０および２３０は互いにことなる異なるゲインを有し、ランプ回路１４０および２４０は互いにその傾きが異なるランプ信号を出力する。
この結果、低感度の画素に応じて生成される画像データと高感度の画素に応じて生成される画像データとの間において、互いに異なるＡＤ変換ゲインを設定することができる。
加えて、上部ＡＤ３００および下部ＡＤ３０１において、カウンタ・ラッチ回路１５２および２５２を互いに異なる動作周波数でカウント動作させれば、低感度の画素に応じて生成される画像データと高感度の画素に応じて生成される画像データとにおけるビット精度を異ならせることができる。
上述の実施の形態では、画素部１１０が光に対する感度を異なる画素を備えているので感度の異なる画素毎に別のＡＤ変換部を用いて並列的にＡＤ変換を行うことができる。この結果、高速フレームレートの撮像に対応することができ、しかもダイナミックレンジの広い画像データを生成するために必要な高感度の画像データと低感度の画像データとを同時に得ることができる。
さらに、高感度の画像信号と低感度の画像信号とを、別々に異なるゲインで増幅させることができるばかりでなく、ランプ信号の傾き（ＡＤゲイン）を独立して設定することができる。加えて、前述のように、カウンタ・ラッチ回路１５２および２５２の動作周波数を独立して設定することができるので、高感度の画像データおよび低感度の画像データにおいて、それぞれビット精度を異ならせることができる。
さらに、撮影の際に、ダイナミックレンジを広くする必要がない場合には、上部ＡＤ３００又は下部ＡＤ３０１によって画像データを生成すればよく、使用しない上部ＡＤ３００又は下部ＡＤ３０１の動作を停止すれば、消費電力を抑えることができる。そして、カメラの動作モードに応じて固体撮像装置１０の制御を変更することができる。
図５は、図１に示す固体撮像装置１０が実装されたカメラの動作モードに応じた制御を説明するための図である。
カメラの電源がオフ（ＯＦＦ）の際には、上部ＡＤ３００および下部ＡＤ３０１はともにパワーＯＦＦにされる。
いま、カメラにおいて、動画又は静止画を撮像する際、カメラに備えられたハードディスク又は不揮発性メモリに画像データの記録を行わないとする。つまり、撮像の際に画角を決定するため画像データの記録を行わないでパン又はズームを行う場合又は露出を調整するためにレンズの絞りを調整する場合などであるとする。これを非記録時と呼ぶことにする。
非記録時には、ユーザはカメラに備えられ液晶パネルなどの表示部を介して画像を視認する。この際、カメラに備えられた表示部は、記録される画像データの解像度に比べてその解像度が低く、表示部に表された画像のＳ／Ｎ比の劣化などについては、ユーザは認識することが困難である。
よって、非記録時（非記録動作状態）においては、例えば、上部ＡＤ３００をパワーオン（ＯＮ）とし、下部ＡＤ３０１をパワーＯＦＦに制御する。そして、上部ＡＤ３００の出力（画像データ）に応じた画像が表示部に表示される。
ユーザは表示部に表示された画像を確認した後、撮影記録を行う。撮像記録動作（単に記録動作という）となって、広ダイナミックレンジ（予め定められたダイナミックレンジ）で撮像する場合には、下部ＡＤ３０１もパワーＯＮに制御される。つまり、上部ＡＤ３００および下部ＡＤ３０１がともにパワーＯＮに制御される。これによって、広ダイナミックレンジで撮影を行うことができ、動画の場合には高速フレームレートで撮像を行うことができる。
なお、記録動作の際に、非広ダイナミックレンジ（予め定められたダイナミックレンジ以外のダイナミックレンジ）で撮像を行う場合には、上部ＡＤ３００のみがパワーＯＮに制御され、下部ＡＤ３０１はパワーＯＦＦに制御される。
図６は、図１に示す画素部１１０における画素構造の一例を説明するための図である。そして、図６（ａ）はその平面図であり、図６（ｂ）は図６（ａ）のＸ−Ｘ線に沿った断面図である。
図６（ａ）では、画素部１１０においてその受光面の２次元的イメージが示されており、画素構造はＲ（赤）、Ｇ（緑）、およびＢ（青）の原色ベイヤーの繰り返し構造となっている。なお、ここでは、原色ベイヤーを例として説明するが、補色ベイヤーでもよい。
図６（ａ）において、４つの画素Ｒ−Ｌ１、Ｒ−Ｌ２、Ｒ−Ｈ１、およびＲ−Ｈ２では同色のカラーフィルタが用いられている。これら画素Ｒ−Ｌ１、Ｒ−Ｌ２、Ｒ−Ｈ１、およびＲ−Ｈ２はＲ（赤色）に対する感度が高い。画素Ｒ−Ｌ１、Ｒ−Ｌ２、Ｒ−Ｈ１、およびＲ−Ｈ２は１つのマイクロレンズ６０１を供用している。さらに、の画素Ｒ−Ｌ１、Ｒ−Ｌ２、Ｒ−Ｈ１、およびＲ−Ｈ２は点対称に配置されている。
なお、ここでは、画素Ｒ−Ｌ１およびＲ−Ｌ２の感度に対して、画素Ｒ−Ｈ１およびＲ−Ｈ２の感度は相対的に高いものとする。画素Ｂ−Ｌ１、Ｂ−Ｌ２、Ｂ−Ｈ１、およびＢ−Ｈ２、画素Ｇｒ−Ｌ１、Ｇｒ−Ｌ２、Ｇｒ−Ｈ１、およびＧｒ−Ｈ２、そして、画素Ｇｂ−Ｌ１、Ｇｂ−Ｌ２、Ｇｂ−Ｈ１、Ｇｂ−Ｈ２についてもそれぞれ同色のカラーフィルタが用いられ、さらに１つのマイクロレンズを供用している。
感度を異ならせる際には、画素に備えられたフォトダイオードの開口率を変えるようにする。また、フォトダイオードの面積を変えるようにしてもよく、基板の不純物濃度を変えるようにしてもよい。さらには、フォトダイオードに張り付けられたカラーフィルタによって光学的特性を変えるようにしてもよい。
垂直方向に延びる垂直読み出し線ＶＬ−１、ＶＬ２、ＶＬ−３、およびＶＬ−４は画素部１１０において光電変換された電圧信号を読み出すための配線であり、図２に示す垂直読み出し線１１７に相当する。水平方向に延びる配線ＨＬ−１、ＨＬ−２、ＨＬ−３、およびＨＬ−４は画素部１１０に電源を供給するための配線であり、図１に示すタイミング制御部１００によって制御される画素選択信号を供給される配線である。
図６（ｂ）に示すように、画素部１１０の配線層は４層構造であり、当該４層配線についてフォトダイオードに近い配線からＭ１、Ｍ２、Ｍ３、およびＭ４とすると、配線Ｍ１およびＭ４は水平方向の配線ＨＬ−１およびＨＬ−２に対応し、配線Ｍ２およびＭ３は垂直読み出し線ＶＬ１、ＶＬ２、ＶＬ３、およびＶＬ４となる。
なお、配線層を増やす程、垂直読み出し線などの各種配線を配線する自由度は高くなるものの、配線層を増やせば、フォトダイオードからマイクロレンズ６０１までの距離が長くなる。このため、フォトダイオードの受光量が低下して、等価的に感度が下がってしまうので、配線層を少なくすることが望ましい。
ここで、図６（ａ）に示す画素のうち低感度の画素Ｒ−Ｌ１、Ｒ−Ｌ２、Ｂ−Ｌ１、・・・、Ｇｂ−Ｌ２は配線Ｍ２のみを垂直読み出し線として用い、高感度の画素Ｒ−Ｈ１、Ｒ−Ｈ２、Ｂ−Ｈ１、・・・、Ｇｂ−Ｈ２は配線Ｍ３のみを垂直読み出し線として用いるものとする。
上述のように、画素部１１０から電圧信号を読み出す際、低感度の画素について配線Ｍ２で電圧信号を読み出し、高感度の画素について配線Ｍ３配線で電圧信号を読み出すと、低感度の画像および高感度の画像の各々において読み出しの特性を揃えることができる。
配線Ｍ２およびＭ３は、画素部１１０における物理的な位置の相違によって、例えば、周囲の配線との間に生じる浮遊容量に相違があるばかりでなく、配線の単位長さ当たりの抵抗値が異なる。このような相違は、垂直読み出し線によって電圧信号を読み出す際の過渡応答に影響を与えることになる。その結果、各画素のフォトダイオードに蓄積された電荷の量が同一であったとしても、過渡応答特性の相違によってＡＤ変換され後の出力に差異が生じることがある。
このため、低感度の画素については配線Ｍ２で読み出しを行い、高感度の画素については配線をＭで読み出しを行うようにすれば、読み出す際に用いる配線層が異なることに起因する特性差を抑えることができる。
また、配線Ｍ２およびＭ３はその物理的な位置の相違によって、周辺の回路からのクロストークの影響が異なることがある。上記のように、低感度の画像と高感度の画像について読み出しに用いる配線層を統一することで、周辺の回路からのクロストークによる影響を均一化することができる。
均一化されたクロストークの影響（例えば、画面内で一様にオフセットが重畳する）は後段の信号処理で除去しやすいが、一枚の画像において画素間に生じた不均一性を後段の信号処理で除去することは困難である。
図７は、図６に示す画素部の読み出しタイミングの一例を説明するための図である。
固体撮像装置における読み出し制御においては、一般に１フレーム中に画素部の上側の行から下側の行に順次行単位で読み出しが行われる。ここで、行単位の読み出しタイミング周期をＨＤタイミングと呼ぶことにする。
行単位の画素読み出しの際、画素部１１０の各画素のＦＤに対してはセンサー内部ＨＤタイミング２０２で行われる。また、図１に示す水平転送回路１８０で行われる行単位の処理はシステムＨＤタイミング２０１で行われる。ここでは、システムＨＤタイミング２０１とセンサー内部ＨＤタイミング２０２の周期は１：２の関係となっている。
ＨＤ＿１（２０３）の期間（第１の期間）において、配線ＨＬ−１およびＨＬ−４で選択された画素のＦＤから電圧信号の読み出しが行われる。つまり、配線ＶＬ−１には画素Ｒ−Ｌ１、配線ＶＬ−３には画素Ｇｂ−Ｌ２、配線ＶＬ−２には画素Ｇｂ−Ｈ２、そして、配線ＶＬ−４には画素Ｒ−Ｈ１の電圧信号（つまり、ＦＤ信号）が読み出される。
続いて、ＨＤ＿２（２０４）の期間（第２の期間）において、配線ＨＬ−２およびＨＬ−３で選択された画素のＦＤから電圧信号の読み出しが行われる。つまり、配線ＶＬ−１には画素Ｇｂ−Ｌ１、配線ＶＬ−３には画素Ｒ−Ｌ２、配線ＶＬ−２には画素Ｒ−Ｈ２、そして、配線ＶＬ−４には画素Ｇｂ−Ｈ１の電圧信号が読み出される。
なお、ＧｒおよびＢの画素もＲおよびＧｂの画素の読み出しの関係と同様である。
図８は図７で説明した読み出し制御の際の信号の流れを説明するための図である。そして、図８（ａ）は第１の期間における信号の流れを示す図であり、図８（ｂ）は第２の期間における信号の流れを示す図である。
図１に関連して説明したように、画素から読み出された電圧信号はＡＤ変換された後、カウンタ・ラッチ回路１５２に保持される。そして、ＳＨＤ＿１（２０５）の期間（第３の期間）において、カウンタ・ラッチ回路１５２に保持されたデジタルデータ（画素データ）が順次読み出される。
この際、カウンタ・ラッチ回路１５２には、例えば、図７に示す画素Ｒ−Ｌ１およびＲ−Ｌ２の画素データが保持されており、読み出された画素データは信号処理回路１７０によってデジタル的に加算演算されて、画素データ（Ｒ−Ｌ１＋Ｒ−Ｌ２）として出力される。
このように、画素の読み出し順番を制御すれば、低感度の画素について配線Ｍ２配線で読み出し、高感度の画素について配線Ｍ３で読み出すことが可能となる。
図９は、図６に示す画素部１１０の読み出しタイミングの他の例を説明するための図である。なお、図９において、図７と同一の要素については同一の参照符号を付す。
図７と同様に、行単位の画素読み出しの際、画素部１１０の各画素のＦＤに対してはセンサー内部ＨＤタイミング２０２で行われる。また、図１に示す水平転送回路１８０で行われる行単位の処理はシステムＨＤタイミング２０１で行われる。
第１の期間であるＨＤ＿１（２１３）において、図６に示す配線ＨＬ−１およびＨＬ−２で選択された画素のＦＤから電圧信号の読み出しが行われる。つまり、配線ＶＬ−１には画素Ｒ−Ｌ１、配線ＶＬ−３には画素Ｒ−Ｌ２、配線ＶＬ−２には画素Ｒ−Ｈ１、そして、配線ＶＬ−４には画素Ｒ−Ｈ２の電圧信号（ＦＤ信号）が読み出される。
次に、第２の期間であるＨＤ＿２（２１４）の期間において、図６に示す配線ＨＬ−３およびＨＬ−４で選択された画素のＦＤから電圧信号の読み出しが行われる。つまり、配線ＶＬ−１には画素Ｇｂ−Ｌ１、配線ＶＬ−３には画素Ｇｂ−Ｌ２、配線ＶＬ−２には画素Ｇｂ−Ｈ２、そして、配線ＶＬ−４には画素Ｇｂ−Ｈ１の電圧信号が読み出される。
図１０は、図９で説明した読み出し制御の際の信号の流れを説明するための図である。そして、図１０（ａ）は第１の期間における信号の流れを示す図であり、図１０（ｂ）は第２の期間における信号の流れを示す図である。
図１に関連して説明したように、画素から読み出された電圧信号はＡＤ変換された後、カウンタ・ラッチ回路１５２に保持される。そして、第３の期間であるＳＨＤ＿１（２１５）において、カウンタ・ラッチ回路１５２に保持されたデジタルデータ（画素データ）が順次読み出される。
このように、画素の読み出し順番を制御しても、低感度の画素について配線Ｍ２配線で読み出し、高感度の画素について配線Ｍ３で読み出すことが可能となる。
図１１は、図１に示す画素部における画素構造の他の例を説明するための図である。
図１１において、図６に示す要素と同一の要素については同一の参照番号を付して説明を省略する。図１１における画素部１１０は画素の配列が図６に示す画素部と異なるだけで他の部分は同様である。
図１２は図１１に示す画素部の読み出しタイミングの他の例を説明するための図である。
図７と同様に、行単位の画素読み出しの際、画素部１１０の各画素のＦＤに対してはセンサー内部ＨＤタイミング２０２で行われる。また、図１に示す水平転送回路１８０で行われる行単位の処理はシステムＨＤタイミング２０１で行われる。
第１の期間であるＨＤ＿１（２２３）において、図１１に示す配線ＨＬ−１およびＨＬ−３で選択された画素のＦＤから電圧信号の読み出しが行われる。つまり、配線ＶＬ−１には画素Ｒ−Ｌ１、配線ＶＬ−３には画素Ｇｂ−Ｌ１、配線ＶＬ−２には画素Ｇｂ−Ｈ１、そして、配線ＶＬ−４には画素Ｒ−Ｈ１の電圧信号（ＦＤ信号）が読み出される。
続いて、第２の期間であるＨＤ＿２（２２４）において、図１１に示す配線ＨＬ−２およびＨＬ−４で選択された画素のＦＤから電圧信号の読み出しが行われる。つまり、配線ＶＬ−１には画素Ｇｂ−Ｌ２、配線ＶＬ−３には画素Ｒ−Ｌ２、配線ＶＬ−２には画素Ｒ−Ｈ２、そして、配線ＶＬ−４には画素Ｇｂ−Ｈ２の電圧信号（ＦＤ信号）が読み出される。
なお、ＧｒおよびＢの画素もＲおよびＧｂの画素の読み出しの関係と同様である。
図１３は、図１２で説明した読み出し制御の際の信号の流れを説明するための図である。そして、図１３（ａ）は第１の期間における信号の流れを示す図であり、図１３（ｂ）は第２の期間における信号の流れを示す図である。
前述したように、画素から読み出された電圧信号はＡＤ変換された後、カウンタ・ラッチ回路１５２に保持される。そして、第３の期間であるＳＨＤ＿１（２２５）において、カウンタ・ラッチ回路１５２に保持されたデジタルデータ（画素データ）が順次読み出される。
このように、画素の読み出し順番を制御すれば、低感度の画素について配線Ｍ２配線で読み出し、高感度の画素について配線Ｍ３で読み出すことが可能となる。
このようにして、２次元マトリックス状に配列された複数の画素のうち低感度の画素Ｒ−Ｌ１、Ｒ−Ｌ２、Ｂ−Ｌ１、・・・、Ｇｂ−Ｌ２については配線Ｍ２を垂直読み出し線として用い、高感度の画素Ｒ−Ｈ１、Ｒ−Ｈ２、Ｂ−Ｈ１、・・・、Ｇｂ−Ｈ２についてははＭ３配線のみを読み出し線とし用いる。これによって、低感度の画素と高感度の画素の読み出しに伴って生じる１枚の画像における画素ばらつきを抑えることができる。
以上のように、本発明の実施の形態では、ダイナミックレンジを拡大して、かつに高速フレームレートで撮像することが可能となる。
上述の説明から明らかなように、図１に示す例においては、列ＡＭＰ２３０、ランプ回路２４０、列ＡＤＣ２５０、水平転送回路２６０、信号処理回路２７０、および外部出力回路２８０が第１の信号処理手段として機能する。また、列ＡＭＰ１３０、ランプ回路１４０、列ＡＤＣ１５０、水平転送回路１６０、信号処理回路１７０、および外部出力回路１８０が第２の信号処理手段として機能する。そして、タイミング制御部１００および垂直走査回路１２０は読み出し手段として機能する。
以上、本発明について実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではなく、この発明の要旨を逸脱しない範囲の様々な形態も本発明に含まれる。
例えば、上記の実施の形態の機能を制御方法として、この制御方法を固体撮像装置に実行させるようにすればよい。また、上述の実施の形態の機能を有するプログラムを制御プログラムとして、当該制御プログラムを固体撮像装置が備えるコンピュータに実行させるようにしてもよい。なお、制御プログラムは、例えば、コンピュータに読み取り可能な記録媒体に記録される。
また、本発明は、以下の処理を実行することによっても実現される。つまり、上述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種の記録媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵなど）がプログラムを読み出して実行する処理である。
１１０ 画素部
１２０ 垂直走査回路
１３０，２３０ 列アンプ
１４０，２４０ ランプ回路
１５０，２５０ 列ＡＤＣ
１５１，２５１ 比較器
１５２，２５２ カウンタ・ラッチ回路
１６０，２６０ 水平転送回路
１７０，２７０ 信号処理回路
１８０，２８０ 外部出力回路、

Claims (8)

  1. 複数の画素が２次元マトリックス状に配列された画素部を備え、前記複数の画素の各々が入射した光量に対して第１の感度を有する第１の画素と前記第１の感度よりも高い第２の感度を有する第２の画素とを有する撮像装置であって、
    前記画素部の各画素から読み出された画素信号にアナログデジタル変換処理を行って画像データを得る第１の信号処理手段および第２の信号処理手段と、
    前記画素信号を前記第１の信号処理手段および前記第２の信号処理手段に転送する複数の配線を有する配線層と、
    前記第１の画素から前記画素信号を読み出す際、前記配線層のうちの１つの配線によって当該画素信号を前記第１の信号処理手段に転送し、前記第２の画素から前記画素信号を読み出す際、前記配線層のうちの別の配線によって当該画素信号を前記第２の信号処理手段に転送する読み出し手段とを有し、
    前記撮像装置によって予め定められたダイナミックレンジで撮影を行う際には、前記第１の信号処理手段および前記第２の信号処理手段がともにオンとされ、前記撮像装置がオンされ撮影を行わない非記録動作状態においては、前記第２の信号処理手段がオフとされ、前記第１の信号処理手段がオンとされることを特徴とする撮像装置。
  2. 複数の画素が２次元マトリックス状に配列された画素部を備え、前記複数の画素の各々が入射した光量に対して第１の感度を有する第１の画素と前記第１の感度よりも高い第２の感度を有する第２の画素とを有する撮像装置であって、
    前記画素部の各画素から読み出された画素信号にアナログデジタル変換処理を行って画像データを得る第１の信号処理手段および第２の信号処理手段と、
    前記画素信号を前記第１の信号処理手段および前記第２の信号処理手段に転送する複数の配線を有する配線層と、
    前記第１の画素から前記画素信号を読み出す際、前記配線層のうちの１つの配線によって当該画素信号を前記第１の信号処理手段に転送し、前記第２の画素から前記画素信号を読み出す際、前記配線層のうちの別の配線によって当該画素信号を前記第２の信号処理手段に転送する読み出し手段とを有し、
    前記撮像装置における撮影が予め定められたダイナミックレンジの撮影であると、前記第１の信号処理手段および前記第２の信号処理手段がともにオンとされ、前記撮像装置における撮影が前記予め定められたダイナミックレンジ以外のダイナミックレンジの撮影であると、前記第２の信号処理手段がオフとされ、前記第１の信号処理手段がオンとされることを特徴とする撮像装置。
  3. 前記第１の信号処理手段および前記第２の信号処理手段の各々によって前記アナログデジタル変換処理を行う際に供給されるクロック信号の周波数が互いに独立して制御されることを特徴とする請求項１又は２に記載の撮像装置。
  4. 前記第１の信号処理手段および前記第２の信号処理手段は、前記画素部を挟むようにして基板に配置されていることを特徴とする請求項１〜３のいずれか１項に記載の撮像装置。
  5. 複数の画素が２次元マトリックス状に配列され、前記複数の画素の各々が入射した光量に対して第１の感度を有する第１の画素と前記第１の感度よりも高い第２の感度を有する第２の画素とを有する画素部と、前記画素部の各画素から読み出された画素信号にアナログデジタル変換処理を行って画像データを得る第１の信号処理手段および第２の信号処理手段と、前記画素信号を前記第１の信号処理手段および前記第２の信号処理手段に転送する複数の配線を有する配線層とを備える撮像装置の制御方法であって、
    前記第１の画素から前記画素信号を読み出す際、前記配線層のうちの１つの配線によって当該画素信号を前記第１の信号処理手段に転送する第１の読み出しステップと、
    前記第２の画素から前記画素信号を読み出す際、前記配線層のうちの別の配線によって当該画素信号を前記第２の信号処理手段に転送する第２の読み出しステップと、
    前記撮像装置によって予め定められたダイナミックレンジで撮影を行う際、前記第１の信号処理手段および前記第２の信号処理手段をともにオンとし、前記撮像装置がオンされ撮影を行わない非記録動作状態においては、前記第２の信号処理手段をオフとして、前記第１の信号処理手段がオンとする制御ステップとを有することを特徴とする制御方法。
  6. 複数の画素が２次元マトリックス状に配列され、前記複数の画素の各々が入射した光量に対して第１の感度を有する第１の画素と前記第１の感度よりも高い第２の感度を有する第２の画素とを有する画素部と、前記画素部の各画素から読み出された画素信号にアナログデジタル変換処理を行って画像データを得る第１の信号処理手段および第２の信号処理手段と、前記画素信号を前記第１の信号処理手段および前記第２の信号処理手段に転送する複数の配線を有する配線層とを備える撮像装置の制御方法であって、
    前記第１の画素から前記画素信号を読み出す際、前記配線層のうちの１つの配線によって当該画素信号を前記第１の信号処理手段に転送する第１の読み出しステップと、
    前記第２の画素から前記画素信号を読み出す際、前記配線層のうちの別の配線によって当該画素信号を前記第２の信号処理手段に転送する第２の読み出しステップと、
    前記撮像装置における撮影が予め定められたダイナミックレンジの撮影であると、前記第１の信号処理手段および前記第２の信号処理手段をともにオンとし、前記撮像装置における撮影が前記予め定められたダイナミックレンジ以外のダイナミックレンジの撮影であると、前記第２の信号処理手段をオフとして、前記第１の信号処理手段をオンとする制御ステップとを有することを特徴とする制御方法。
  7. 複数の画素が２次元マトリックス状に配列され、前記複数の画素の各々が入射した光量に対して第１の感度を有する第１の画素と前記第１の感度よりも高い第２の感度を有する第２の画素とを有する画素部と、前記画素部の各画素から読み出された画素信号にアナログデジタル変換処理を行って画像データを得る第１の信号処理手段および第２の信号処理手段と、前記画素信号を前記第１の信号処理手段および前記第２の信号処理手段に転送する複数の配線を有する配線層とを備える撮像装置で用いられる制御プログラムであって、
    前記撮像装置が備えるコンピュータに、
    前記第１の画素から前記画素信号を読み出す際、前記配線層のうちの１つの配線によって当該画素信号を前記第１の信号処理手段に転送する第１の読み出しステップと、
    前記第２の画素から前記画素信号を読み出す際、前記配線層のうちの別の配線によって当該画素信号を前記第２の信号処理手段に転送する第２の読み出しステップと、
    前記撮像装置によって予め定められたダイナミックレンジで撮影を行う際、前記第１の信号処理手段および前記第２の信号処理手段をともにオンとし、前記撮像装置がオンされ撮影を行わない非記録動作状態においては、前記第２の信号処理手段をオフとして、前記第１の信号処理手段がオンとする制御ステップとを実行させることを特徴とする制御プログラム。
  8. 複数の画素が２次元マトリックス状に配列され、前記複数の画素の各々が入射した光量に対して第１の感度を有する第１の画素と前記第１の感度よりも高い第２の感度を有する第２の画素とを有する画素部と、前記画素部の各画素から読み出された画素信号にアナログデジタル変換処理を行って画像データを得る第１の信号処理手段および第２の信号処理手段と、前記画素信号を前記第１の信号処理手段および前記第２の信号処理手段に転送する複数の配線を有する配線層とを備える撮像装置で用いられる制御プログラムであって、
    前記撮像装置が備えるコンピュータに、
    前記第１の画素から前記画素信号を読み出す際、前記配線層のうちの１つの配線によって当該画素信号を前記第１の信号処理手段に転送する第１の読み出しステップと、
    前記第２の画素から前記画素信号を読み出す際、前記配線層のうちの別の配線によって当該画素信号を前記第２の信号処理手段に転送する第２の読み出しステップと、
    前記撮像装置における撮影が予め定められたダイナミックレンジの撮影であると、前記第１の信号処理手段および前記第２の信号処理手段をともにオンとし、前記撮像装置における撮影が前記予め定められたダイナミックレンジ以外のダイナミックレンジの撮影であると、前記第２の信号処理手段をオフとして、前記第１の信号処理手段をオンとする制御ステップとを実行させることを特徴とする制御プログラム。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013055500A (ja) * 2011-09-02 2013-03-21 Sony Corp 固体撮像素子およびカメラシステム
JP6192391B2 (ja) * 2013-07-05 2017-09-06 キヤノン株式会社 光電変換システム
TWI672952B (zh) * 2014-03-06 2019-09-21 日商新力股份有限公司 影像擷取器件、控制方法及影像擷取裝置
JP6418785B2 (ja) * 2014-05-21 2018-11-07 キヤノン株式会社 撮像素子、その制御方法、および制御プログラム、並びに信号処理装置
TWI684363B (zh) * 2015-02-13 2020-02-01 日商新力股份有限公司 圖像感測器、讀出控制方法、及電子機器
US9743025B2 (en) * 2015-12-30 2017-08-22 Omnivision Technologies, Inc. Method and system of implementing an uneven timing gap between each image capture in an image sensor
JP6750852B2 (ja) * 2016-05-11 2020-09-02 キヤノン株式会社 撮像装置及び撮像装置の制御方法
JP2018011162A (ja) 2016-07-13 2018-01-18 ソニー株式会社 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
CN110832844B (zh) * 2017-07-07 2021-11-09 普里露尼库斯新加坡私人有限公司 固态摄像装置、固态摄像装置的驱动方法、以及电子设备
US11133339B2 (en) * 2018-04-16 2021-09-28 Canon Kabushiki Kaisha Image sensor, image capturing apparatus and image processing apparatus
JP2020053771A (ja) * 2018-09-25 2020-04-02 オリンパス株式会社 画像処理装置、撮像装置
US20220038648A1 (en) * 2018-12-11 2022-02-03 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic device
CN114187870B (zh) * 2020-09-14 2023-05-09 京东方科技集团股份有限公司 光电检测电路及其驱动方法、显示装置及其制作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7738013B2 (en) * 2001-05-29 2010-06-15 Samsung Electronics Co., Ltd. Systems and methods for power conservation in a CMOS imager
JP4423112B2 (ja) 2004-06-01 2010-03-03 キヤノン株式会社 固体撮像装置および撮像システム
JP4830270B2 (ja) * 2004-06-14 2011-12-07 ソニー株式会社 固体撮像装置および固体撮像装置の信号処理方法
JP4193768B2 (ja) * 2004-07-16 2008-12-10 ソニー株式会社 データ処理方法並びに物理量分布検知の半導体装置および電子機器
US7978240B2 (en) * 2005-10-03 2011-07-12 Konica Minolta Photo Imaging, Inc. Enhancing image quality imaging unit and image sensor
JP4609428B2 (ja) * 2006-12-27 2011-01-12 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法および撮像装置
US8144214B2 (en) * 2007-04-18 2012-03-27 Panasonic Corporation Imaging apparatus, imaging method, integrated circuit, and storage medium
JP4661912B2 (ja) 2008-07-18 2011-03-30 ソニー株式会社 固体撮像素子およびカメラシステム
JP2011015219A (ja) 2009-07-02 2011-01-20 Toshiba Corp 固体撮像装置
CN103125112B (zh) * 2010-09-27 2015-07-08 富士胶片株式会社 成像设备以及成像方法

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