以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、X−Yアドレス型の固体撮像装置の一例である、CMOS撮像素子をデバイスとして使用した場合を例に説明する。また、CMOS撮像素子は、全ての画素がNMOSあるいはPMOSよりなるものであるとして説明する。
ただしこれは一例であって、対象となるデバイスはMOS型の撮像デバイスに限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。
<固体撮像装置の構成>
図1は、本発明に係る半導体装置の一実施形態であるCMOS固体撮像装置(CMOSイメージセンサ)の概略構成図である。なお、このCMOS固体撮像装置は、本発明に係る電子機器の一態様でもある。
本実施形態の固体撮像装置1は、イメージセンサの画素(ピクセル)で取得された画素信号に基づき通常画像生成処理と演算処理とを完全分離して行なうことで実画像の高画質化を達成し、かつ演算処理にも最適な設計を可能とするべく、通常の画像出力処理を行なう通常画像処理系統と差分画像や加算画像など所定目的を達成するための演算情報を生成して出力する演算処理系統とを独立して備える点に特徴を有する。また、それぞれの処理系統が使用する画素信号の画素部からの出力処理を制御する垂直走査を、それぞれ独立して行なうことができるように構成している点に特徴を有する。以下、具体的に説明する。
固体撮像装置1は、入射光量に応じた電気信号を出力するフォトダイオードなどの光電変換素子(電荷生成部の一例)を含む複数個の画素が行および列に配列された(すなわち2次元マトリクス状の)画素部を有し、各画素からの信号出力が電圧信号であって、CDS(Correlated Double Sampling ;相関2重サンプリング)処理機能部やデジタル変換部(ADC;Analog Digital Converter)などのデータ処理部が列並列に設けられているものである。
“列並列にデータ処理部が設けられている”とは、垂直列の垂直信号線19に対して実質的に並列に複数のCDS処理機能部やデジタル変換部が設けられていることを意味する。複数の各機能部は、デバイスを平面視したときに、ともに画素部10に対して列方向の一方の端縁側(図の下側に配されている出力側)にのみ配されている形態のものであってもよいし、画素部10に対して列方向の一方の端縁側(図の下側に配されている出力側)とその反対側である他方の端縁側(図の上側)に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査(水平走査)を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。
たとえば、列並列にCDS処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、CDS処理機能部やデジタル変換部を垂直列(カラム(列);Column)ごとに設け、順次出力側に読み出すカラム型のものである。また、カラム型に限らず、隣接する複数(たとえば2つ分)の垂直信号線19(垂直列)に対して1つのCDS処理機能部やデジタル変換部を割り当てる形態や、N本おき(Nは正の整数;間にN−1本を配する)のN本分の垂直信号線19(垂直列)に対して1つのCDS処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。
カラム型を除くものは、何れの形態も、複数の垂直信号線19(垂直列)が1つのCDS処理機能部やデジタル変換部を共通に使用する構成となるので、画素部10側から供給される複数列分の画素信号を1つのCDS処理機能部やデジタル変換部に供給する切替回路(スイッチ)を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が必要になる。
何れにしても、複数の垂直信号線19(垂直列)に対して1つのCDS処理機能部やデジタル変換部を割り当てる形態などを採ることで、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。
また、列並列に配された複数の信号処理部にて1行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で1つのCDS処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。
なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに切替回路(スイッチ)が不要である利点もある。以下の実施形態では、特に断りのない限り、このカラム型で説明する。
図1に示すように、本実施形態の固体撮像装置1は、正方状の複数の単位画素3が行および列に(つまり正方格子状に)配列された画素部(撮像部)10と、画素部10の外側に設けられた駆動制御部7と、図中画素部10の上側に設けられたCDS処理部(第3の差分情報取得部)およびカラムスイッチを有するカラム処理部(第1の信号処理部)26と、出力回路28とを備えている。カラム処理部26は、画素部10で取得された画素信号に基づき通常画像生成に関わる信号処理を行なうための通常画像処理系統の主要部として機能する。
なお、カラム処理部26の前段または後段には、必要に応じて信号増幅機能を持つAGC(Auto Gain Control) 回路やAD(Analog to Digital )変換回路などをカラム処理部26と同一の半導体領域に設けることも可能である。カラム処理部26の前段でAGCを行なう場合にはアナログ増幅、カラム処理部26の後段でAGCを行なう場合にはデジタル増幅となる。nビットのデジタルデータを単純に増幅してしまうと、階調が損なわれてしまう可能性があるため、どちらかというとアナログにて増幅した後にデジタル変換するのが好ましいと考えられる。
また、本実施形態の固体撮像装置1は、画素部10で取得された画素信号に基づき差分画像や加算画像などの演算処理画像やその他の演算情報を生成して出力する演算処理部(第2の信号処理部)27を、図中画素部10の下側に備えている。
演算処理部27は、演算処理における高速フレームレート(高速な処理単位時間)でのフレーム間の差分情報(高速フレーム差分情報ともいう)を取得する差分演算部(第1の差分情報取得部)272と、差分演算部272で取得された高速フレーム間差分情報J12を保持するアナログメモリアレイ部274と、アナログメモリアレイ部274内のカレントコピアセルにバイアス電流を供給するバイアス回路部(Offset Generator)275とを備えている。アナログメモリアレイ部274は、差分演算部272からの出力をカレントコピアセル内に一時記憶するように構成されている。
また演算処理部27は、アナログメモリアレイ部274に保持された前高速フレームにおける高速フレーム間差分情報J12aと、現時点の高速フレームにおいて差分演算部272で取得された高速フレーム間差分情報J12bとの差(以下差分情報J14ともいう)を検知する第2の差分情報取得部の一例であるコンパレータ部276と、コンパレータ部276で取得された差分情報J14を示すデジタルデータを保持するデータラッチ部278とを備えている。
また、駆動制御部7の構成要素として、画素部10の信号を順次読み出すための制御回路機能を備えている。たとえば、駆動制御部7としては、列アドレスや列走査を制御する水平走査回路(列走査回路)12と、行アドレスや行走査を制御する垂直走査回路(行走査回路)14と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部20とを備えている。水平走査回路12は、カラム処理部26や演算処理部27から画素情報を読み出すための水平駆動制御部(特に水平読出走査部)の機能を持つ。
これらの駆動制御部7の各要素は、画素部10とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子(撮像デバイス)として構成される。
ここで、本実施形態特有の構成として、垂直走査回路14としては、それぞれ独立に設けられたカラム処理部26と演算処理部27とに画素部10からの画素信号を供給する構成要素として、カラム処理部26用の第1垂直走査回路(画像取得用垂直スキャナ)14aと、演算処理部27用の第2垂直走査回路(ID検出用垂直スキャナ)14bと、アナログメモリアレイ部274のカレントコピアセルを垂直走査方向にスキャンし、セル内のデータを取り出す第3垂直走査回路(メモリVスキャナ部)14cとを備えている。
また水平走査回路12は、通常画像生成出力用のカラム処理部26から出力される画素データを順次水平走査方向に転送して出力回路28に供給する第1水平走査回路(画像取得用水平スキャナ)12aと、演算情報生成出力用の演算処理部27の出力であるデータラッチ部278から出力されるデータを順次水平走査方向に転送してデータ出力バス279に供給する第2水平走査回路(ID検出用水平スキャナ)12bとを備えている。
図1では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素3が配置される。この単位画素3は、典型的には、受光素子(電荷生成部)としてのフォトダイオードと、増幅用の半導体素子(たとえばトランジスタ)を有する画素内アンプとから構成される。
画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部(転送ゲート部/読出ゲート部)の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、CMOSセンサとして汎用的な4つのトランジスタからなる構成のものを使用することができる。
また、本実施形態の固体撮像装置1は、画素部10をカラー撮像対応にしている。すなわち、画素部10における各電荷生成部(フォトダイオードなど)の電磁波(本例では光)が入射される受光面には、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れかの色フィルタが設けられている。
図示した例は、いわゆるベイヤ(Bayer)配列の基本形のカラーフィルタを用いており、正方格子状に配された単位画素3が赤(R),緑(G),青(B)の3色カラーフィルタに対応するように、色分離フィルタの繰返単位が2画素×2画素で配されて画素部10を構成している。
たとえば、奇数行奇数列には第1のカラー(赤;R)を感知するための第1のカラー画素を配し、奇数行奇偶数列および偶数行奇数列には第2のカラー(緑;G)を感知するための第2のカラー画素を配し、偶数行偶数列には第3のカラー(青;B)を感知するための第3のカラー画素を配しており、行ごとに異なったR/G、またはG/Bの2色のカラー画素が市松模様状に配置されている。
このようなベイヤ配列の基本形のカラーフィルタの色配列は、行方向および列方向の何れについても、R/GまたはG/Bの2色が2つごとに繰り返される。
なお、図1では、正方格子状に配された単位画素3に対して、赤(R),緑(G),青(B)の3色カラーフィルタをベイヤ(Bayer)配列の基本形に従って配列していたが、フィルタ色やその配列順は図1に示した例に限定されない。たとえば、ベイヤ配列の改良形にすることもできるし、Y(黄),G(緑),Cy(シアン),M(マゼンタ)の4つの補色フィルタあるいはその他のフィルタ色を用いることができる。
たとえば、偶数行偶数列に配した第2のカラー(緑;G)を感知するための第2のカラー画素に代えて、第4のカラー(エメラルド;E)を感知するための第4のカラー画素を配してもよい。
色信号処理についての詳細な説明は割愛するが、第4のカラー画素を配する場合、4色カラーフィルタに対応して、4色で撮影された各色の映像信号から、人間の目に近いRGBの3色を作り出すためのマトリックス演算を行なう画像処理プロセッサを出力回路28の後段に設ける。赤(R),緑(G),青(B)のフィルタに加えてエメラルド(E)のフィルタを搭載すれば、3色カラーフィルタよりも色再現の差を低減させることができ、たとえば青緑色や赤色の再現性を向上させることができる。
単位画素3は、行選択のための行制御線15を介して垂直走査回路14と、また垂直信号線19を介して通常画像生成出力用のカラム処理部26や演算情報生成出力用の演算処理部27と、それぞれ接続されている。ここで、行制御線15は垂直走査回路14から画素に入る配線全般を示す。
垂直走査回路14(14a,14b,14c)や水平走査回路12(12a、12b)は、デコーダを含んで構成され、通信・タイミング制御部20から与えられる制御信号CN1(CN1a,CN1b,CN1c),CN2(CN2a,CN2b)に応答して、処理対象の画素信号の読出しを開始するようになっている。このため、行制御線15には、単位画素3を駆動するための種々のパルス信号(たとえば、リセットパルスRST、転送制御パルスTX、DRN制御パルスDRN、垂直選択パルスSELなど)が含まれる。
垂直走査回路14(14a,14b)と通信・タイミング制御部20とで、処理対象の複数の単位画素3のそれぞれの位置を指定して、この単位画素3から複数の画素信号のそれぞれをカラム処理部26や演算処理部27(特に差分演算部272)に入力させる単位信号選択制御部(垂直駆動制御部)が構成される。
通信・タイミング制御部20は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータTG(読出アドレス制御装置の一例)の機能ブロックと、端子5aを介してマスタークロックCLK0を受け取り、また端子5bを介して動作モードなどを指令するデータDATAを受け取り、さらに固体撮像装置1の情報を含むデータを出力する通信インタフェースの機能ブロックとを備える。
たとえば、水平アドレス信号を水平デコーダへ、また垂直アドレス信号を垂直デコーダへ出力し、各デコーダは、それを受けて対応する行もしくは列を選択する。
この際、単位画素3を2次元マトリックス状に配置してあるので、画素信号生成部5により生成され垂直信号線19を介して列方向に出力されるアナログの画素信号を行単位で(列並列で)アクセスし取り込む(垂直)スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号(本例ではデジタル化された画素データ)を出力側へ読み出す(水平)スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。勿論、スキャン読みに限らず、読み出したい単位画素3を直接にアドレス指定することで、必要な単位画素3の情報のみを読み出すランダムアクセスも可能である。
また、本実施形態の通信・タイミング制御部20では、端子5aを介して入力されるマスタークロック(マスタークロック)CLK0と同じ周波数のクロックCLK1や、それを2分周したクロックやより分周した低速のクロックをデバイス内の各部、たとえば水平走査回路12、垂直走査回路14、カラム処理部26、あるいは演算処理部27などに供給する。以下、2分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックCLK2という。
垂直走査回路14は、画素部10の行を選択し、その行に必要なパルスを供給するものである。たとえば、第1垂直走査回路および第2垂直走査回路のそれぞれは、垂直方向の読出行を規定する(画素部10の行を選択する)垂直デコーダと、垂直デコーダにて規定された読出アドレス上(行方向)の単位画素3に対する行制御線15にパルスを供給して駆動する垂直駆動回路とを有する。なお、垂直デコーダは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。
水平走査回路12は、低速クロックCLK2に同期してカラム処理部26の機能部を順番に選択し、その信号を水平信号線(水平出力線)18やデータ出力バス279に導くものである。たとえば、第1水平走査回路12aおよび第2水平走査回路12baのそれぞれは、水平方向の読出列を規定する(たとえばカラム処理部26内の個々のCDS処理部などを選択する、あるいはデータラッチ部278の何れかを選択する)水平デコーダと、水平デコーダにて規定された読出アドレスに従って、カラム処理部26の各信号を水平信号線18に導く、あるいはデータラッチ部278の各画素データをデータ出力バス279に導く水平駆動回路とを有する。なお、水平信号線18やデータ出力バス279は、たとえばカラム処理部26やデータラッチ部278が取り扱うビット数n(nは正の整数)分、たとえば10(=n)ビットならば、そのビット数分に対応して10本配置される。
第1垂直走査回路14aと第1水平走査回路12aとは、第1の駆動制御部に関わる機能部であり、第2垂直走査回路14bと第2水平走査回路12bとは、第2の駆動制御部に関わる機能部である。
このような構成の固体撮像装置1において、単位画素3から出力された画素信号は、垂直列ごとに、垂直信号線19を介して、カラム処理部26のCDS処理部に供給される。
なお、カラム処理部26と水平走査回路12との間の信号経路上には、各垂直信号線19に対してドレイン端子が接続された図示しない負荷MOSトランジスタを含む負荷トランジスタ部が配され、各負荷MOSトランジスタを駆動制御する負荷制御部(負荷MOSコントローラ)が設けられている(後述する図3を参照)。
通常画像生成出力系統において、画素部10からの画素信号は、画素部10の図中の上方向に配置されたカラム処理部26へと伝達される。このとき、画素部10は、第1垂直走査回路14aによって同一水平行方向の画素が全てが同時選択され、各垂直列からの画素信号は並列に同時出力される、すなわち、列並列動作となる。
カラム処理部26のCDS処理機能部では、垂直信号線19を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル(ノイズレベル)と真の(受光光量に応じた)信号レベルVsig との差分をとる処理を行なうCDS処理を行なう。これにより、固定パターンノイズ(FPN;Fixed Pattern Noise )やリセットノイズといわれるノイズ信号成分を取り除くことができる。
このカラム処理部26でCDS処理などがなされた画素信号は、第1水平走査回路12aからの水平選択信号により駆動される水平選択スイッチ(カラムスイッチS1)を介して水平信号線18に伝達され、さらに出力回路28に入力される。なお、以上のような通常の画像出力時の処理手順は、基本的に従来公知(たとえば、ISSCC/2000/SESSION6/CMOS IMAGE SENSORS WITH EMBEDDED PROCESSORS/6.1(2000IEEE International Solid-State Circults Conference) 参照) のものであるので、詳細説明は省略する。
一方、演算処理系統において、画素部10からの画素信号は、画素部10の図中の下方向に配置された演算処理部27の差分演算部272へと伝達される。このとき、画素部10は、第2垂直走査回路14bによって同一水平行方向の画素が全てが同時選択され、各垂直列からの画素信号は並列に同時出力される、すなわち、列並列動作となる。
差分演算部272に伝達された信号は、高速フレームレートの各フレーム間で差分処理がなされ、この差分処理で得られた高速フレーム間差分情報J12が、高速フレームごとにアナログメモリアレイ部274に保持され、その後に、コンパレータ部276によって各高速フレーム間差分情報J12のデータ内容が比較され、この比較結果は、データラッチ部278によってデジタルデータに変換されてデータラッチされた後に、データ出力バス279より出力される。
このような構成によって、電荷生成部としての受光素子が行列状に配された画素部10からは、行ごとに各垂直列について画素信号が順次カラム処理部26と演算処理部27とに、第1垂直走査回路14aで駆動される通常フレームレートと、第2垂直走査回路14bで駆動される高速フレームレートで、それぞれ出力される。
そして、受光素子(フォトダイオードなどの光電変換素子)が行列状に配された画素部10に対応する1枚分の画像すなわち通常のフレーム画像を示す出力回路28から出力される撮像信号が、画素部10全体の画素信号の集合で示されることとなる。
一方、データ出力バス279から出力される、第2垂直走査回路14bで駆動される高速フレームレートでの演算情報は、様々なIT(Information Technology;情報技術)機器などにおいて、従来は実現が困難であった画像処理や画像認識などの各種アプリケーションの機能を実現するために利用される。各種アプリケーションを実行する演算機能としては、たとえば、三角測量の原理で被写体の各点の距離情報を取得することで距離計測を行なう3次元計測カメラや、実世界オブジェクトのID(Identification;識別子)や、ネットワーク・アドレス、ホスト・ネーム、URL(Uniform Resource Locator)、データ/コンテンツ、プログラム・コードやその他のオブジェクトに関連する情報を含んだ送信データを表した点滅パターンを持つ光源(ビーコン)からの光線(纏めて光学的IDともいう)を識別するID認識システムをなすIDカメラなどの機能がある。
なお、ここでは、半導体装置の一例としてのイメージセンサの主要部である画素部10と、この画素部10を駆動制御する駆動制御部7や画素部10から出力された画素信号に基づいて所定の信号処理をするカラム処理部26や演算処理部27を有する(狭義の)物理情報取得装置とが、1枚の回路基板上に配されたもの、あるいは1つの半導体基板上に形成されたものとして、(広義の)物理情報取得装置の一例である固体撮像装置1を構成しているが、これは一例であって様々な変形形態を採ることができる。たとえば、画素部10と、その他の機能要素が、個別に提供されるものであってもよい。この場合、駆動制御部7やカラム処理部26や演算処理部27とで、物理情報取得装置が構成される。
ここで、本実施形態の固体撮像装置1では、通常画像を生成する通常画像処理系統と演算情報を生成して出力する演算処理系統とを、別な回路ブロックで完全分離して行なうとともに、それぞれ用の画素信号を画素部10から読み出す垂直走査の機能部も独立に設けるようにしたので、各画素内の構成の簡素化を図り、装置全体の小型化や実画像の高画質化を達成し、なおかつ演算処理にも最適な設計を行なうことが可能となるとともに、それぞれの機能を独立して走査することが可能になる。以下、アプリケーションの事例を用いつつ、本実施形態の固体撮像装置1の具体的な動作について詳細に説明する。
<具体的構成;第1実施形態>
図2は、画素部(撮像部)10における有効画像領域(有効部)と、光学的黒を与える基準画素領域との関係の一例を示す図である。画素部10は、図2に示すように、画像を取り込む有効領域である有効画像領域(有効部)11bの他に、光学的黒(Optical Black )を与える基準画素領域11cが、有効画像領域11bの周囲に配されて構成される。
一例としては、垂直列方向の上下に数行(たとえば1〜10行)分の光学的黒を与える基準画素が配列され、また、有効画像領域(有効部)11bを含む水平行における左右に数画素〜数10画素(たとえば3〜40画素)分の光学的黒を与える基準画素が配列される。
光学的黒を与える基準画素は、その受光面側が、フォトダイオードなどからなる電荷生成部に光が入らないように、遮光される。この基準画素からの画素信号は、映像信号の黒基準に使われる。
具体的には、有効画素エリアは650(H;画素)×488(V;ライン)のものでは、垂直列方向の上下にそれぞれ4ライン分の光学的黒を与える基準画素が配列され、また、有効画像領域(有効部)11bを含む水平行における、左側に30画素分、右側に5画素分の光学的黒を与える基準画素が配列される。基準の黒レベルなどを設定するための基準画素領域11cを含めた総画素エリアは685(H)×496(V)である。
図3は、図1に示した固体撮像装置1における1垂直列に着目したカラム処理部26や演算処理部27の具体的な構成例(内部構成)の第1実施形態を示す図である。この第1実施形態では、IDカメラの機能を実現する構成となっている。たとえば、図中の上方側には画像取得機能を実現する回路としてカラム処理部26が配置され、図中の下方側にはID検出機能を実現する回路として演算処理部27が配置されている。
画素部10内の単位画素(画素セル)3の構成は、通常のCMOSイメージセンサと同様であり、本実施形態では、CMOSセンサとして汎用的な4TR構成のものを使用している。もちろん、この画素構成は一例であり、非破壊読出しが可能な構造、すなわち読み出し後に、フローティングディフュージョンFDなどの電荷蓄積部をリセットする必要が必ずしもなく、フローティングディフュージョンFDなどに画素信号を保持可能なものである限り、通常のCMOSイメージセンサのアレイ構成であれば、何れのものでも使用できる。
図3に示す4TR構成の単位画素3は、光を受光して電荷に変換する光電変換機能とともに、その電荷を蓄積する電荷蓄積機能の各機能を兼ね備えた電荷生成部32と、電荷生成部32に対して、電荷読出部(転送ゲート部/読出ゲート部)の一例である読出選択用トランジスタ(転送トランジスタ)34、リセットゲート部の一例であるリセットトランジスタ36、垂直選択用トランジスタ40、およびフローティングディフュージョン38の電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタ42を有する。
この単位画素3は、電荷蓄積部の機能を備えた電荷注入部の一例であるフローティングディフュージョン38とからなるFDA(Floating Diffusion Amp)構成の画素信号生成部5を有するものとなっている。フローティングディフュージョン38は寄生容量を持った拡散層である。
読出選択用トランジスタ(第2の転送部)34は、転送配線(読出選択線TX)55を介して図示しない転送駆動バッファにより駆動されるようになっている。リセットトランジスタ36は、リセット配線(RST)56を介して図示しないリセット駆動バッファにより駆動されるようになっている。垂直選択用トランジスタ40は、垂直選択線(SEL)52を介して図示しない選択駆動バッファにより駆動されるようになっている。各駆動バッファは、第1垂直走査回路14aあるいは第2垂直走査回路14bによって、それぞれ独立に駆動可能になっている。
画素信号生成部5におけるリセットトランジスタ36は、ソースがフローティングディフュージョン38に、ドレインが電源VDDにそれぞれ接続され、ゲート(リセットゲートRG)にはリセットパルスRSTがリセット駆動バッファから入力される。このリセットトランジスタ36は、フローティングディフュージョン38の電位をリセットする機能を持つ。
垂直選択用トランジスタ40は、一例として、ドレインが増幅用トランジスタ42のソースに、ソースが画素線51にそれぞれ接続され、ゲート(特に垂直選択ゲートSELVという)は垂直選択線52に接続されている。なおこのような接続構成に限らず、垂直選択用トランジスタ40は、ドレインが電源VDDに、ソースが増幅用トランジスタ42のドレインにそれぞれ接続され、ゲートが垂直選択線52に接続されるようにしてもよい。
垂直選択線52には、垂直選択信号SELが印加される。増幅用トランジスタ42は、ゲートがフローティングディフュージョン38に接続され、ドレインが電源VDDに、ソースは垂直選択用トランジスタ40のドレインを介して画素線51に接続され、さらに垂直信号線19に接続されるようになっている。
このような構成では、フローティングディフュージョン38は増幅用トランジスタ42のゲートに接続されているので、増幅用トランジスタ42はフローティングディフュージョン38の電位(以下FD電位という)に対応した信号を電圧モードで、画素線51を介して垂直信号線19に出力する。
リセットトランジスタ36は、フローティングディフュージョン38をリセットする。読出選択用トランジスタ(転送トランジスタ)34は、電荷生成部32にて生成された信号電荷をフローティングディフュージョン38に転送する。垂直信号線19には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ40をオンする。すると選択画素のみが垂直信号線19と接続され、垂直信号線19には選択画素の信号が出力される。
ここで、第1実施形態においては、通常画像生成を制御する第1垂直走査回路14aと演算情報生成を制御する第2垂直走査回路14bとは、独立したフレームレートで、すなわち互いに異なる速度で垂直掃引を行なうことで、画素部10の各単位画素3を制御して、それぞれの出力信号を異なる信号線に出力する、すなわち、画素信号をそれぞれカラム処理部26側もしくは演算処理部27側に読み出す。特に、第2垂直走査回路14bによる垂直走査は、第1垂直走査回路14aによる垂直走査よりも高速な(たとえば1桁以上の)フレームレートにする。
このため、行ごとに自由な読出処理ができ、たとえば蓄積時間を自由に設定できるようになるので、たとえば演算処理部27側では、高速点滅しているビーコンを検知する演算情報の取得処理の自由度が大幅に広がるので、所定のアプリケーションを実現するに際して使い勝手がよくなる。また、このような設定を、1つの垂直走査回路14により行なうのではなく、それぞれ専用の垂直走査回路14a,14bを設けて制御するようにしているので、その制御が容易になる。
ただし、それぞれが独立したフレームレートで単位画素3を制御して画素信号を読み出すので、あるタイミングでは、双方の垂直走査が競合(衝突)する、すなわち、ある時点で同時に同じ単位画素3にアクセスする事態が起こり得るし、単純な読出処理をすると一方(本例では高速フレームレート走査側)の読出処理によって単位画素3が検知した信号電荷が消滅してしまい他方(本例では低速フレームレート走査側)の読出処理に悪影響を与え得る。本実施形態では、これらの問題を解消するように、第1垂直走査回路14aと第2垂直走査回路14bとが動作するようになっている。この点については後で詳しく説明する。
なお、第1垂直走査回路14aによる低速フレーム走査機能の行選択走査は、第2垂直走査回路14bによる高速フレーム走査機能の行選択走査に同期させるようにしてもよい。この場合、同期位相を調整することで、競合を避けることも可能であるが、たとえばPLL(phase Lock Loop)回路などを必要とするので、回路規模が増大する。この点では、それぞれの出力信号を時分割で1本の垂直信号線19を共有するように、第1垂直走査回路14aと第2垂直走査回路14bとが動作する仕組みは効果が高い。
単位画素3の、図中の上側には、垂直信号線19と接続されたカラム処理部26が設けられている。カラム処理部26としては、一例として、サンプルホールド機能を持つCDS処理部26aと、CDS処理部26aによってサンプルホールドされた電位を水平信号線18に転送する機能を持ち、CDS処理部26aを選択するカラムスイッチ(水平選択スイッチ)S1とが設けられている。また、単位画素3の、図中の下側には、負荷MOSトランジスタ290を含む負荷トランジスタ部29が設けられている。
単位画素3を構成する増幅用トランジスタ42は、各垂直信号線19に接続されており、また垂直信号線19は垂直列ごとに負荷MOSトランジスタ290のドレインに接続され、また各負荷MOSトランジスタ290のゲート端子には、図示しない負荷制御部(負荷MOSコントローラ)からの負荷制御信号VL1が共通に入力されて駆動されるようになっており、信号読出し時には、各増幅用トランジスタ42に接続された負荷MOSトランジスタ290によって、予め決められた定電流を流し続けるようになっている。
たとえば、高速フレームレート走査機能と低速フレームレート走査機能のそれぞれにおいて、垂直信号線19への電位読出し時に負荷となる負荷MOSトランジスタ290のバイアスを変更することで、応答スピードを調整することができる。
CDS処理部26aは、第1水平走査回路12aからの制御パルスSH,CLP1により制御され、またカラムスイッチS1は、同じく第1水平走査回路12aからの制御パルスSELHにより制御される。
カラムスイッチS1の出力側は、水平信号線18に接続されており、カラムスイッチS1がオンすることで選択されたCDS処理部26aからの画素信号が図示しない出力回路28に供給されるようになっている。
一方、単位画素3の、図中の下側に配された演算処理部27は、演算処理機能の一例であるIDカメラの機能を実現する機能要素として、すなわち、垂直信号線19の電位変化をID検出用の信号として処理するための回路として、差分演算部272、アナログメモリアレイ部274をなす1組(本例では2つ)のカレントコピアセル320,340、アナログメモリアレイ部274の出力信号にバイアス電流をオフセット成分として供給するバイアス回路部(バイアス処理部)275、コンパレータ部276、およびデータラッチ部278を備えている。
画素部10の図中下側の垂直信号線19上において、すなわち演算処理部27側において、差分演算部272とアナログメモリアレイ部274との間に両機能部を開閉するスイッチS2が設けられ、アナログメモリアレイ部274とバイアス回路部275やコンパレータ部276との間に両機能部を開閉するスイッチS3が設けられ、さらに、データラッチ部278とデータ出力バス279との間に両者を開閉するスイッチS4が設けられている。
差分演算部272は、垂直信号線19上に設けられた結合コンデンサ302と、クランプスイッチとして機能するNchMOSトランジスタ304と、電圧信号を電流信号に変換する電圧/電流変換機能を持つNchMOSドライブトランジスタ306とを有している。
ドライブトランジスタ306のゲートは、垂直信号線19上の結合コンデンサ302と接続され、ソースが接地されており、またドレインがスイッチS2と接続され、かつ当該差分演算部272の出力端子として機能するようになっている。
トランジスタ304は、ドレインが基準電源Vbに接続され、ソースが垂直信号線19上の結合コンデンサ302とドライブトランジスタ306のゲートとの接続点であるノードN1に接続されている。また、トランジスタ304のゲートには、第2垂直走査回路14bからのクランプパルスCLP2が入力されるようになっており、クランプパルスCLP2がH(ハイ)レベルのときにトランジスタ304がオンすることで、垂直信号線19上の画素信号が基準電源Vbにクランプされる。
アナログメモリアレイ部274は、電流サンプリング部としてカレントコピアセル(電流記憶セル)320,340を使用した点に特徴を有する。各カレントコピアセル320,340の出力側には、アナログメモリアレイ部274とバイアス回路部275やコンパレータ部276とを開閉するスイッチS3が設けられている。
アナログメモリアレイ部274は、差分演算部272から出力される電流信号を受け取り、この受け取った電流信号の大きさに対応する大きさの電流信号を記憶し所定のタイミングで出力する機能を持つ。
たとえば、図3に示すように、一方のカレントコピアセル320は、当該カレントコピアセル320への電流入力や電流出力を制御するスイッチとして機能するトランジスタ322と、入出力端子としてのドレインがトランジスタ322のドレインと接続され、ソースが電源線VDDに接続されたPchMOSトランジスタ324と、このPchMOSトランジスタ324のゲートと電源線VDDとの間に接続されたサンプリング用の容量素子326と、PchMOSトランジスタ324のゲートとドレイン間に接続されたスイッチ素子として機能するNchMOSトランジスタ328とから構成されている。
すなわち、先ず、差分演算部272の出力、つまりドライブトランジスタ306のドレイン端子を、PchMOSトランジスタ324のドレイン端子に接続する。PchMOSトランジスタ324のゲートには、サンプリング用の容量素子326が電源電圧VDDとの間に接続され、また、ゲートとドレインの間にスイッチ素子であるトランジスタ328が挿入され、カレントコピア90として構成される。
PchMOSトランジスタ324とトランジスタ328のドレイン端子同士をつないだノードの先には、スイッチ素子として機能するトランジスタ322を介して、垂直信号線19が接続される。
トランジスタ322のゲートには、選択制御パルスSM1が入力されるようになっており、この選択制御パルスSM1がH(ハイ)レベルのときに、トランジスタ322がオンする。また、トランジスタ328のゲートには、書込制御パルスME1が入力されるようになっており、この書込制御パルスME1がH(ハイ)レベルのときに、トランジスタ328がオンする。
このような構成により、選択制御パルスSM1をHレベルにしてトランジスタ322を導通状態(オン)にするとともに、書込制御パルスME1をHレベルにしてトランジスタ328を導通状態(オン)にすると、カレントコピアセル320は入力フェーズ、すなわち差分演算部272の出力側の垂直信号線19上の電流信号を書き込むモードとなる。
一方、選択制御パルスSM1をHレベルにしてトランジスタ322を導通状態(オン)にするとともに、書込制御パルスME1をLレベルにしてトランジスタ328を非導通状態(オフ)にすると、カレントコピアセル320は出力フェーズ、すなわちカレントコピアセル320に保持しておいた電流信号を垂直信号線19上の後段の回路(バイアス回路部275やコンパレータ部276)に読み出すモードとなる。
また、他方のカレントコピアセル340は、当該カレントコピアセル340への電流入力や電流出力を制御するスイッチとして機能するトランジスタ342と、入出力端子としてのドレインがトランジスタ342のドレインと接続され、ソースが電源線VDDに接続されたPchMOSトランジスタ344と、このPchMOSトランジスタ344のゲートと電源線VDDとの間に接続されたサンプリング用の容量素子346と、PchMOSトランジスタ344のゲートとドレイン間に接続されたスイッチ素子として機能するNchMOSトランジスタ348とから構成されている。つまり、カレントコピアセル320における機能部材の参照番号32@を参照番号34@に置き換えて考えればよい。
トランジスタ342のゲートには、選択制御パルスSM2が入力されるようになっており、この選択制御パルスSM2がH(ハイ)レベルのときに、トランジスタ342がオンする。また、トランジスタ348のゲートには、書込制御パルスME2が入力されるようになっており、この書込制御パルスME2がH(ハイ)レベルのときに、トランジスタ348がオンする。このカレントコピアセル340の動作は、前述のカレントコピアセル320と同様であるので、詳細な説明を割愛する。
なお、この図3の例では、単位画素3が増幅用トランジスタ423としてNchMOSトランジスタを備えているので、これに応じて、カレントコピアセル320のトランジスタ324としてPchMOSを使用しているが、単位画素3が、増幅用トランジスタ42としてPchMOSトランジスタを備えている場合には、カレントコピアセル320の形態も、トランジスタのNchとPchの極性を反転させたものを使用すればよい。
バイアス回路部275は、信号の重み付けのために、バイアス制御信号により、バイアス電流を垂直信号線19上に供給するものであり、具体的にはアナログメモリアレイ部274からの信号に任意に重み付けを行なうことが可能にしている。
たとえば、本実施形態のバイアス回路部275としては、PchMOSトランジスタ362とNchMOSトランジスタ364とがカスケード接続されたドライバ構成を使用することができる。トランジスタ362のゲートにはアクティブL(ロー)のバイアス制御信号PBISが供給され、トランジスタ364のゲートにはアクティブH(ハイ)のバイアス制御信号NBISが供給される。
もちろん、このような構成に限らず、たとえば列共通のカレントミラーでバイアスされたPchMOSトランジスタのソースフォロア回路を用いることもできる。
なお、バイアス回路部275は、読出し動作以外では、アナログメモリアレイ部274との間に設けられているスイッチS3をオフすることにより、コンパレータ部276の前段の垂直信号線19の電位を電源電圧にバイアスする機能も持つ。
コンパレータ部276は、チョッパ型のコンパレータ機能を持つように構成されている。たとえば、コンパレータ部276は、スイッチS3以降の垂直信号線19上の画素信号における所定の信号レベルを当該コンパレータ部276の中でクランプするために、コンデンサ381、アンプ382、およびスイッチ383からなる第1のクランプ回路と、コンデンサ384、アンプ385、およびスイッチ386からなる第2のクランプ回路とを有する、2段のクランプ回路(ダブルクランプ回路)構成を有している。コンパレータ部276の各スイッチ383,386には、第2垂直走査回路14bからクランプパルスCP1,CP2が入力される。第2のクランプ回路の出力は、データ保持機能を持つデータラッチ部278に入力される。
このような構成において、コンパレータ部276は、2つのクランプ回路を、クランプパルスCP1,CP2により、初期化動作とコンパレート動作とを行なう。たとえば、クランプパルスCP1,CP2がともにH(ハイ)レベルのときにコンパレータ部276が初期化され、この後、クランプパルスCP2をHレベルに維持したままで、クランプパルスCP1をL(ロー)レベルにして、スイッチS3以降の垂直信号線19上の画素信号(第1の画素信号)をクランプし、さらにこの後クランプパルスCP2をLレベルにしてスイッチS3以降の垂直信号線19上の画素信号(第2の画素信号)を取り込むことで、第1の画素信号と第2の画素信号との大小を比較する。
つまり、高速フレームレートにおける1H期間の所定タイミングでコンパレータ部276の初期化を行ない、その後、第1の画素信号を読み出して、コンパレータ部276に信号を送り第1のクランピング処理を行ない、さらにこの後第2の画素信号を読み出して、コンパレータ部276に信号を送り第2のクランピング処理を行なうことにより、どのレベルでデジタルデータが反転するかを検出することで、画像情報(本例ではビーコンの点滅情報で表わされるID情報)の抽出を行なう。
データラッチ部278は、ラッチ278aを有している。ラッチ278aの出力データは、データラッチ部278とデータ出力バス279とを開閉するスイッチS4を介してデータ出力バス279に伝達されるようになっている。
このデータラッチ部278は、コンパレータ部276における比較結果を示す“0;Lレベル”もしくは“1;Hレベル”を取込パルスCKDに同期してラッチ278aに取り込み保持する。この後、第2垂直走査回路14bからの読出パルスで制御されるスイッチS4がオンすることで、データ出力バス279上に比較結果を1ビットのデジタルデータで出力する。つまり、コンパレータ部276とデータラッチ部278とで、演算情報をデジタルデータとして取得するAD変換機能部が構成されている。
また、カラム処理部26と演算処理部27との後段には、カラム処理部26と演算処理部27のそれぞれにて得られた出力に基づいて、所定目的を達成する用途信号を取得する用途信号取得部(第3の信号処理部)100を備えている。
ここで、第1実施形態の用途信号取得部100としては、IDカメラを実現するべく、ハードウェア上でビーコンの点滅パターンを認識し、所定の通信インタフェース経由でパーソナルコンピュータなどに送信する機能部が設けられる。
点滅光源としてのビーコンは、たとえば点滅情報によって表わされるID情報として、8ビットで、255通りの識別が可能にしておく。8ビットのID情報を4kHzのキャリアでマンチェスター符号化し、22ビットのパケットとしてID情報をパソコンなどに送信する。これによりビーコンが障害物などによってパケットを送信中に隠れても、パケット単位でデータを受信可能である。
図示しないが、このようなIDカメラ機能を持つ固体撮像装置1を実現する際には、光学レンズ、イメージセンサや駆動制御部7の他に、光学レンズやデコード用の集積回路(たとえばFPGA(Field Programmable Gate Array )や通信IF部が用意される。IDカメラ機能を実行する際には、演算処理部27側で取得されるID情報をデコードし、カラム処理部26側で取得される通常画像(シーン画像)とデコードしたID情報とを組にして、所定の通信インタフェース経由で出力するようにする。
あるいは、点滅データをデコードする際には、演算処理部27は、12kHzのサンプリングを200回繰り返し、ビーコンが送信するキャリア周波数4kHzの8ビットのID情報を画素部10の全画素においてデコードし、15fpsでID画像を作成する。ID画像は、画像の各画素の値がデコードしたID情報となっており、通常画像とID画像を組にして利用することで、通常画像上のビーコンの位置とID情報の値を合成することが可能である。
<具体的動作;第1実施形態>
図4は、図3に示した第1実施形態の固体撮像装置1における、画像取得機能とID検出機能における画素信号読出しのタイミングを説明するタイミングチャートである。ここで、図4(A)は、画像取得機能の読出動作を示し、図4(B)は、ID検出機能の読出動作を示す。本例では、第1垂直走査回路14aによる画像取得機能用の低速フレームの行選択走査は、第2垂直走査回路14bによるID検出機能用の高速フレームの行選択走査に同期させている。ただしこの場合でも、後述するように、競合が避けられないようになっている。
なお、単位画素3を駆動する画素セルタイミング中、画像取得走査ラインにて選択されている垂直選択パルスSEL、リセットパルスRST、転送制御パルスTXを、それぞれ垂直選択パルスSEL(1)、リセットパルスRST(1)、転送制御パルスTX(1)と表記する。一方、ID検出ラインにて選択されている同信号線は、それぞれ垂直選択パルスSEL(2)、リセットパルスRST(2)、転送制御パルスTX(2)と表記し区別する。
第1実施形態では、同一センサ上に、画像取得用の第1垂直走査回路14aおよび第1水平走査回路12aと、ID検出用の第2垂直走査回路14bおよび第2水平走査回路12bをそれぞれ独立に用意し、それぞれにより独立した2つの垂直(V)掃引、水平(H)掃引走査を行なうことにより、低速フレーム走査を必要とする通常画像取得機能と高速フレーム走査を必要とするID検出機能を同時に実現する。
たとえば、画像取得機能の読出し動作に際しては、図4(A)に示すように、画像取得用の垂直(V)掃引はVsync_image信号により、第1垂直走査回路(画像取得用垂直スキャナ)14aが掃引を開始し、1/30secで1フレームの読み出しを完了させる。以下、画像取得動作時のフレームを1画像フレームと呼ぶ。そして、各行の選択は、第1水平走査回路12aによる水平(H)掃引トリガ信号Hsync_imageにより開始され、1H期間は64μsである。
1H期間はブランキング期間と水平転送期間に区別され、ブランキング期間中に画素からの信号が行一括で読み出され、カラム上方端に設けられたカラム処理部26のCDS処理部26aにおいて、固定パターンノイズ除去処理の後にサンプルホールドされる。CDS処理部26aにてサンプルホールドされた画素信号は、水平転送期間において、第1水平走査回路(水平スキャナ)12aにより、水平方向にカラムスイッチS1が順次選択され、水平信号線18を介して出力回路28に画素信号が読み出される。
ここで、単位画素3内の読出し動作は、水平掃引トリガ信号Hsync_imageから一定ディレイ期間td後、垂直選択パルスSEL(1)により特定の行が選択され、対応する垂直選択用トランジスタ40がオン(ON)となる。次に、転送制御パルスTX(1)により読出選択用トランジスタ34をオンすることで電荷生成部32中の電荷をフローティングディフュージョン38に読み出し、増幅用トランジスタ42と負荷MOSトランジスタ290によって構成されるソースフォロア回路により垂直信号線19の電圧が決定される。
この信号電位は、CDS処理部26aにおいてクランプパルスCLP1によりクランプされる。次に、リセットパルスRST(1)によりリセットトランジスタ36をオンとし、フローティングディフュージョン38をリセットし、そのリセット信号電位を同様に垂直信号線19に読み出す。CDS処理部26aは、このリセット電位と先の信号電位を差し引くことにより、画素ごとの固定パターンノイズを除去する。そして、この信号電位をサンプルホールドパルスSHによりサンプルホールドする。
なお、通常のCMOSセンサでは、先にリセット状態が読み出されCDS処理部26aにてクランプし、その後フォトダイオードなどの電荷生成部32から電荷の転送を行ない信号レベルを読み出すがが、第1実施形態の動作では逆の動作としている。
次に、図4(B)を参照して、ID検出機能の読出し動作について説明する。なお、画素セル読出部の期間Thは、図4(A),図4(B)において時間レンジを合わせて表記している。
ID検出機能のV掃引は、第2垂直走査回路(ID検出用垂直スキャナ)14bによりなされる。Vsync_ID信号により第1垂直走査回路(画像取得用垂直スキャナ)14aと第3垂直走査回路(メモリ垂直スキャナ)14cの掃引が開始され、1V期間は512μsecであり約2kfpsとなる。以下、ID検出機能の1V期間をIDフレームと呼ぶ。各行の読出しは、第2水平走査回路12bによる水平(H)掃引トリガ信号Hsync_IDによって開始され、1H期間は1μsである。
先ず、水平(H)掃引トリガ信号Hsync_IDにより垂直選択パルスSEL(2)が立ち上がり、垂直選択用トランジスタ40が選択され、その時点において既にフローティングディフュージョン38に蓄積されている電荷によって決まる信号が垂直信号線19に読み出される。
このFD電位は、前のIDフレーム走査時に転送された信号電荷による電位か、もしくは画像取得機能の読出し走査によりリセットされたリセット電位に対応するものである。垂直信号線19の電位は増幅用トランジスタ42と負荷MOSトランジスタ290の電位分割により決まり、これによる垂直信号線19の信号電位は、画素部10の図中下方側に設けられた演算処理部27の差分演算部272において、クランプパルスCLP2のアクティブHがトランジスタ304のゲートに供給されることによって、ノードN1に基準電位Vbでクランプされる。
次に、転送制御パルスTXによって、電荷生成部32の電荷がフローティングディフュージョン38に読み出される。このとき、転送制御パルスTX(2)印加前の電荷はフローティングディフュージョン38に残ったままであるので、転送制御パルスTX(2)印加により読み出される電荷は前の電荷に足し加えられることになり、FD電位も同時に前の信号と転送による信号との加算となる。この加算信号は垂直信号線19を介して差分演算部272に読み出される。
差分演算部272は、転送前の信号電位でクランプされているので、ノードN1では転送前後の信号の差分に相当する電位が現れる。これにより、単位画素3のリセット動作なしで、1IDフレーム期間に蓄積される信号電位のみを抽出することが可能となる。
またここで、画像取得走査で選択された単位画素3とID検出により選択された単位画素3は同一カラムでは同じ垂直信号線19を共有することになるので、時間分割により使用することで垂直走査の競合を回避するようにする。具体的には、この第1実施形態では、ID検出の垂直選択パルスSEL(2)の選択期間を、前述した画像取得動作におけるディレイ期間td内に終了させるようにする。
ノードN1は、ドライブトランジスタ306のゲートに接続されており、スイッチS2がオンしたときに、アナログメモリアレイ部274を構成する入力フェーズ(書込モード)にあるカレントコピアセル320,340から電流を引く。
アナログメモリアレイ部274は、1画素あたり2つのセル(2フレーム分;カレントコピアセル320,340)が設定されており、第3垂直走査回路(メモリ垂直スキャナ)14cにより、対応するカレントコピアセル320,340の何れか一方(図のタイミングでは320)が選択制御パルスSM1により選択され、書込制御パルスME1の走査により、カレントコピアセル320に書き込みがなされる。
すなわち、先にも説明したように、選択制御パルスSM1をHレベルにしてトランジスタ322をオンにするとともに、書込制御パルスME1をHレベルにしてトランジスタ328をオンにすることで、カレントコピアセル320を入力フェーズにして、垂直信号線19上の電流信号をカレントコピアセル320に書き込む。
この後、コンパレートシーケンスに入り、先ず、前のフレームデータが格納されているカレントコピアセル320,340の何れか一方(図のタイミングでは340)を選択制御パルスSM2により選択し、カレントコピアセル340が保持している電流情報をコンパレータ部276へ読み出す。
すなわち、先にも説明したように、選択制御パルスSM2をHレベルにしてトランジスタ342をオンにするとともに、書込制御パルスME2をLレベルにしてトランジスタ348をオフにすることで、カレントコピアセル320を出力フェーズにして、カレントコピアセル340が保持していた電流信号を垂直信号線19上に読み出す。
この読出動作における当初には、クランプパルスCP1,CP2をともにHレベルにして、チョッパ型のコンパレータ部276を初期化し、この後、クランプパルスCP1→クランプパルスCP2の順に、僅かの時間差をおいて順次Lレベルにし、スイッチS3以降の垂直信号線19上の画素信号(すなわち前のフレームデータ)をクランプする。
次に、クランプパルスCP1,CP2をLレベルにした状態で、現フレームデータが格納されているカレントコピアセル320,340の何れか一方(図のタイミングではカレントコピアセル320)から、選択制御パルスSM1の制御でトランジスタ322をオンさせることで、スイッチS3以降の垂直信号線19上の画素信号、すなわちカレントコピアセル320が保持している現フレームの電流情報をコンパレータ部276へ読み出す。このようにして、コンパレータ部276に前フレームデータと現フレームデータとを順次取り込んだ後には、コンパレータ部276は、前フレームデータと現フレームデータと比較する。これにより、LED点滅(ビーコン)のエッジを検出することができる。
ここで、バイアス回路部275は、オフセット処理機能を持ち、カレントコピアセル320,340からの電流を引き込む負荷トランジスタとして働くと同時に、コンパレート動作時に、各データに重み付けを行なう。この重み付けは、光変化がない定常状態において、コンパレータ部276による比較結果であるコンパレートデータを一定(たとえば“0”データ)に固定するためのものである。
すなわち、光変化がない定常状態においては、前フレームデータと現フレームデータとが微妙に異なる(大小関係が不安定になる)ので、オフセットを与えなければ、コンパレートデータが不安定になるが、適正レベルのオフセットを与えることで、光変化がない定常状態においても、コンパレートデータが安定になる。
たとえば、図4に示すように、コンパレータ部276におけるコンパレート処理時に、NchMOSトランジスタ364のゲートに供給するバイアス制御信号NBISをアクティブHで一定としておきつつ、PchMOSトランジスタ362のゲートに供給するバイアス制御信号PBISを、前のフレームデータを保持しているカレントコピアセル340の読出し時のみ、アクティブLにする。
このようにすると、コンパレータ部276への入力電位が一定レベル高くなり、現フレーム読出電位が前フレーム時に比べて十分高くなると(LED点滅が立ち下がるとき)、コンパレータの出力値は“0”から“1”に変化する。
以降、このコンパレート結果はバイナリデータとしてカラムごとにデータラッチ部278のラッチ278aにラッチされ、データ出力バス279を介して、センサ外部に読み出される。
なお、データ出力タイミングについては明示しないが、データバス幅の設定により1H期間(1μs)以内に1H分の出力がなされるようにし、1μsのサイクルで読み出しからデータ出力までが繰り返されるようにする。これにより、ID検出機能において、LED点滅のエッジ検出が可能となる。
以上のID検出機能のシーケンスは、差分演算部272とコンパレータ部276とによって、2回の差分演算がなされたことになる。つまり、第1実施形態のアーキテクチャでは、フローティングディフュージョン38にIDフレームごとに逐次蓄積されている電荷に対し、2階差分演算を実行することにより、LED点滅の立上りエッジと立下りエッジを検出していることになる。
以上の画像取得機能の動作とID検出機能の動作は、それぞれの垂直、水平スキャナを独立して走査することにより、機能として同時に動作させることが可能である。
<具体的動作;競合時の処理>
図5は、第1垂直走査回路14aと第2垂直走査回路14bとが独立した垂直走査をすることによる競合発生時の対処方法を説明するタイミングチャートである。この図5により、時間軸に対する、第1垂直走査回路(画像用垂直スキャナ)14aの選択ラインの移動と、第2垂直走査回路(ID検出用垂直スキャナ)14bの選択ラインの移動の関係が理解できる。
たとえば、画像フレーム走査の開始時には、画像取得走査とID検出走査は、それぞれVsyn_image、Vsync_IDパルスにより、画素部10の下端の1ライン目より同時にスキャン走査が開始される。
しかしながら、1H期間は画像取得機能では64μs、ID検出機能では1μsと大きく異なるため、それぞれの選択ラインは大きく離れていく。たとえば、画像取得走査ラインが8ライン目を選択しているときに、ID検出走査ラインは丁度1IDフレーム分の走査が終了し、画像取得機能の9ライン目の走査とID検出の1ライン目の走査が同時となる。このように、画像出力走査の8ライン走査ごとにID検出走査は1IDフレームを掃引し、以後、これが繰り返されていく。
このとき、先ず、画像取得走査に着目した場合、非選択ラインは本来、1画像フレーム期間において信号電荷の蓄積をフォトダイオードなどの電荷生成部32にて行なうべきところであるが、ID検出走査ラインにより常に電荷生成部32から電荷の読出し動作が行なわれてしまっている。
しかし、通常画像生成処理用の掃引処理よりも高速な掃引処理を行なうID検出走査では、単位画素3から読み出された信号電荷は単位画素3のフローティングディフュージョン38にそのまま保持されて残るので、低速掃引側である1画像フレーム期間においては、高速掃引処理によって信号電荷の読出処理を行なっても、物理量(本例では光)の変化を検知した信号電荷が単位画素3に保持され失われることはない。すなわち、高速掃引処理の駆動制御では、非破壊読出を行なっている。
画像取得走査では、前述した通り、最初にフローティングディフュージョン38の信号を読み出し、後にリセット信号の読出しを行なうので、通常のセンサとは逆の動作となるが、これは以上の走査により、フローティングディフュージョン38に蓄積されている電荷をリセットする前に読む必要があるからである。以上より、ID検出走査が画像取得走査をディスターブする、すなわち通常画像生成用の画素信号の読出しに悪影響を与えることはない。
一方、ID検出走査に注目した場合、常に、電荷転送の前と後のフローティングディフュージョン38の電位を差分演算部272で処理するシーケンスとなっている。よって、フローティングディフュージョン38の電位状態がライン選択前にどのようであったかは演算結果に影響してこない。画像取得走査が行なわれたラインはフローティングディフュージョン38のリセット動作が行なわれるが、フローティングディフュージョン38がいつリセットされたかは、ID検出走査には影響しない。
また、画像取得走査のV掃引開始時(Vsync_imageパルス印加時)と画像取得走査ラインをID検出ラインが追い越す時(図5のサークル部)は、ライン選択が重なってしまう。しかしながらこの場合も、画素セル内の動作においては、画像取得動作とID検出動作はディレイ時間tdをおいて時間分けがなされているので、垂直選択パルスSEL,転送制御パルスTX,リセットパルスRSTの各制御パルスをそれぞれ(1)と(2)を重ね合わせたタイミング設定とすることにより、それぞれの機能を独立して走査することが可能である。
<具体的動作;第1実施形態の変形例1>
図6は、図3に示した第1実施形態の固体撮像装置1における、画像取得機能とID検出機能の変形例1を説明するタイミングチャートである。基本的な動作は図4に示したものと同様であるが、単位画素3の駆動タイミングに若干の違いがある。
具体的には、この変形例1は、画像取得走査のTX(1)とID検出走査のTX(2)を同じタイミングに設定したものである。タイミングを同じとしても、垂直選択線52(SEL(1),SEL(2))はそのままであるので、垂直信号線19の時間分割共有は変わらない。
つまり、それぞれの選択行において、フォトダイオードなどの電荷生成部32からフローティングディフュージョン38への電荷の転送が同時に行なわれるが、画像取得行では、垂直信号線19への信号伝達は選択線SEL(1)が選択されてからとなる。
このようにすると、画像取得ライン走査の読出タイミングに余裕ができ、タイミング設定がし易くなるというメリットがある。
<具体的動作;第1実施形態の変形例2>
図7は、図3に示した第1実施形態の固体撮像装置1における、画像取得機能とID検出機能の他の変形例2を説明するタイミングチャートである。基本的な動作は図4に示したものと同様であるが、負荷MOSトランジスタ290の駆動タイミングに若干の違いがある。
たとえば、図3において、負荷MOSトランジスタ290は、垂直信号線19の信号読出し時の負荷となる定電流トランジスタであり、画像取得機能時およびID検出機能時の何れにおいても、垂直信号線19への読出し時に定電流源として設定される。通常、この負荷MOSトランジスタ290の設定電流を変えることにより、信号の読出し時の動作点やスピードを調整することが可能である。
図4や図6の事例では、この設定値は画像取得機能時とID検出機能時で一定であるとしたが、一定にすることに限らず、画像取得機能時とID検出機能時で設定を変更して最適化することが可能である。たとえば、図7に示すように、垂直選択パルスSEL(1)と垂直選択パルスSEL(2)の動作タイミングに合わせて設定を変更するようにしてもよい。
以上説明したように、第1実施形態(その変形例1,2を含む)の固体撮像装置1によれば、従来例で説明したイメージセンサのピクセルごとに保持していた演算回路をカラムごとに共有し、さらに、画像出力の処理と演算処理とを別な回路ブロックで完全分離して行なうことにより、各画素内の構成の簡素化を図り、装置全体の小型化や実画像の高画質化を達成し、なおかつ演算処理にも最適な設計を行なうことが可能となる。
加えて、通常画像用の画素信号を処理するカラム処理部26とID画像用の画素信号を処理する演算処理部27とを独立に設けるとともに、それぞれに関して垂直走査する垂直走査回路14a,14bや水平走査する第1水平走査回路12a,12b(纏めてイメージセンサを駆動制御する駆動制御部)も独立に設けるようにしているので、このように、通常画像とID画像の両方を出力する場合でも、通常画像モードとID検出モードとを交互に繰り返す必要がない。
また、ビーコンの点滅間隔を通常画像のフレームレートを気にすることなく短くすることができ、それを検出する演算処理部27を高速なフレーム走査で動作させることで、伝達情報量の増大を図ることができる。
たとえば、LED光源が数百fpsで点滅していた場合でも、それをサンプリングするために、演算処理部27は、通常画像のフレームレート(一般的には30fpsあるいは60fps)よりも高速な数kfps程度の高速動作が必要とされるが、本実施形態では、このような設定が容易に実現できる。
つまり、本実施形態によれば、IDカメラのアプリケーションを実現するため、使用されるイメージセンサが通常の画像を取得するととともに、高速なフレーム走査により高速で点滅する光の点滅タイミングを検出するという2つの機能を持つことができる。
また、演算処理部27の垂直走査を高速動作させることで、ビーコンの点滅タイミングがシステム全体で同期している必要はなく、ビーコンの設置に制限がなく、用途の自由度が非常に広い。たとえば、複数の各ビーコンが同期せずに独自のクロックで動作するものであっても適用可能である。これにより独立な複数のビーコンが同時に環境に存在可能となる。
また、演算処理部27の垂直走査を高速動作させることで、高速なサンプリングが可能であるので、認識速度も高速であり、たとえば移動物体での利用も可能となる。たとえば、自律移動ロボッットや自動車の車庫入れ制御などの用途においては、移動する物体の位置を高精度に測定する必要がある。
このような場合のアプリケーションとして、第1実施形態を適用して、たとえば作業空間上で位置が既知となっている複数の点に点滅パターン(光ビーコン)を発生する送信機を配置し、ロボットや自動車などの機体上に受信機を搭載して、実空間を撮影する。画像フレーム上の座標と作業空間上の点滅点の組合せが一定数以上同時に分かる場合には、受信機すなわち機体の作業空間上の位置と傾きまたは姿勢を計算することができる。もちろん、ロボットや自動車などの機体上に、1台だけではなく複数台の受信機を装備してもよい。このような場合、広い視野で送信機を探索して自分の位置や傾きを測定することができる。
あるいは、第1実施形態を適用して、受信機をジャイロなどの回転センサと組み合わせて用いてもよい。このような場合、先ず、受信機の絶対座標と方向を決めた後、ジャイロで相対的な回転方向を追跡していくことで、受信機の画面から送信器がはみ出していても、回転運動に追従して送信機を捉えることができる。
また、掃引(走査)の形態は順次走査に限らず、ランダムな掃引も可能である。たとえば、通常の画像出力と演算処理とにおいて、各ピクセルを掃引する順序を変更することにより、最適な処理を行なうことが可能となる。また、画素の掃引の順序として、1画素単位または少数画素ブロック単位によるシリアル処理と複数の信号線による並列処理とを使い分けることが可能となる。
たとえば、画像情報の出力処理時には1画素単位によるシリアル処理を行ない、その他の演算処理時には複数の信号線による並列処理を行なうことができ、各信号処理のそれぞれの特性に合わせた最適化が可能となる。
また、1本の信号線に同時に伝送する画素数を変更することができ、画像情報の出力処理側については画素ごとの信号を1本の信号線に伝送し、その他の演算処理側については複数画素の信号を同時に1本の信号線に伝送することも可能である。こうすることで、各信号処理のそれぞれの特性に合わせた信号伝送の最適化が可能となる。
また、演算処理時に1本の信号線に同時に伝送する画素数として、カラーフィルタの組み合わせに対応した画素数を用いることにより、高精度の演算が可能となる。
また、ピクセルアレイの1つまたは複数のカラムごとにスイッチを設け、これらスイッチの中から信号読出し時にオンするスイッチを選択し、個々の差分演算部272に入力されるカラムを選択するような構成や、ピクセルアレイ内の複数行の同時選択または、複数カラムの同時選択により、複数画素の信号を融合・加算し、複数画素を1つの受光画素単位として扱うことにより、演算処理に固有の方法を採用することが可能となり、最適化が可能である。
<具体的構成;第2実施形態>
図8は、図1に示した固体撮像装置1における1垂直列に着目したカラム処理部26や演算処理部27の具体的な構成例(内部構成)の第2実施形態を示す図である。この第2実施形態も、第1実施形態と同様に、IDカメラの機能を実現する構成となっている。
ここで、第2実施形態の固体撮像装置1は、画像取得用のCDS処理機能部と、ID検出用の差分演算処理機能部とを兼用する1つの回路で構成するようにしている点に特徴を有する。
たとえば、第1実施形態の構成では、カラム処理部26は、画像取得用にCDS処理部26aを備えるとともに、ID検出用に演算処理部27を用意していた。しかしながら、これらの機能部は、何れも、実際には、2つの信号差の差分演算をしているものであり、回路も同様に構成することができる。
第2実施形態では、この点に着目して、これら2つの機能において、CDS処理部26aと演算処理部27とを1つの回路(CDS兼差分演算処理部)で兼用して用いるようにしている。
CDS兼差分演算処理部400は、第1実施形態の結合コンデンサ302に対応する結合コンデンサ402と、トランジスタ304に対応するトランジスタ404と、ドライブトランジスタ306に対応するドライブトランジスタ406とを有している。
また、CDS兼差分演算処理部400は、結合コンデンサ402とドライブトランジスタ406との間に、アンプ410とNchMOSトランジスタ412の縦続回路を有している。さらに、この縦続回路と並列に、NchMOSトランジスタ416とサンプルホールドキャパシタ418の縦続回路を有している。
トランジスタ412は、サンプルホールドスイッチとして機能するようになっており、そのドレインはアンプ410の出力に接続され、ソースはドライブトランジスタ406のゲートに接続され、さらにゲートにはアクティブH(ハイ)のサンプルホールドパルスSH2が図示しない第2垂直走査回路14bから供給されるようになっている。
また、トランジスタ416も、サンプルホールドスイッチとして機能するようになっており、そのドレインはアンプ410の出力に接続され、ソースはサンプルホールドキャパシタ418の一方の端子にノードN3にて接続されている。サンプルホールドキャパシタ418の他方の端子は接地されている。さらにトランジスタ416のゲートにはアクティブH(ハイ)のサンプルホールドパルスSH1が図示しない第2垂直走査回路14bから供給されるようになっている。
このような構成のCDS兼差分演算処理部400では、差分演算がなされるノードN1とその電位を増幅するアンプ410までは、通常画像生成処理機能とID検出機能の両機能で共用される。
また、アンプ410以降は、サンプルホールドスイッチ機能を持つトランジスタ412,416により分岐される。たとえば、サンプルホールドパルスSH2で制御される一方のサンプルホールドスイッチ(トランジスタ412)以降は、第1実施形態と同様に、ID検出機能の処理がなされる。
一方、サンプルホールドパルスSH1で制御される他方のサンプルホールドスイッチ(トランジスタ416)以降は、画像取得機能用であり、ノードN1にてリファレンスレベルを差し引かれた信号がアンプ410で増幅され、ノードN3に保持される。
この信号電荷は、近傍に配置された図示しない第1垂直走査回路(画像取得用水平スキャナ)14aによりカラムスイッチS1が順次選択されることにより、水平信号線18に順次転送される。
この第2実施形態では、第1実施形態と異なり、図示しない第1水平走査回路(画像取得用水平スキャナ)12aと図示した水平信号線18は、ID検出機能用の演算処理部27と同じ側に配置される。
<具体的動作;第2実施形態>
図9は、図8に示した第2実施形態の固体撮像装置1における、画像取得機能とID検出機能における画素信号読出しのタイミングを説明するタイミングチャートである。ここで、図9(A)は、画像取得機能の読出動作を示し、図9(B)は、ID検出機能の読出動作を示す。
図4に示した第1実施形態に対し、サンプルホールドスイッチSH2のタイミングが加わる点が異なる。サンプルホールドスイッチSH2は、ID検出機能のタイミングにおいて、転送配線TX(2)により画素内で信号電荷が転送されてから、アナログメモリアレイ部274にデータの書込みが行なわれるまでの期間オンとなる。画像取得機能動作時の選択線SELやその他は、第1実施形態と同様である。
なお、サンプルホールドパルスSH1は、第1実施形態のサンプルホールドパルスSHと同様であり、サンプルホールドスイッチSH1により信号がサンプルホールドキャパシタ418にサンプルホールドされた後は、ID検出動作と独立して水平信号線18への転送が可能である。
第2実施形態と同様に、先ず、垂直選択パルスSEL(2)により対応する垂直選択用トランジスタ40が選択され、それまで、フローティングディフュージョン38に蓄積されていた電荷による信号電位が垂直信号線19に読み出され、その信号電位を、クランプパルスCLP2のアクティブHをトランジスタ504に供給することで、ノードN1にクランプする。
なお、この第2実施形態では、画像取得機能とID検出機能の処理の切り分けを明確にするために、サンプルホールドスイッチSH1,SH2を設けているが、この内、サンプルホールドスイッチSH2については無くても問題ない。このときの画素読出タイミングは、第1実施形態と完全に同等で可能となる。
以上説明したように、第2実施形態の固体撮像装置1によれば、画像取得用のCDS処理機能部と、ID検出用の差分演算処理機能部とを、1つの処理回路で構成するようにしたので、第1実施形態の構成よりもコンパクトで低コストな仕組みにできる。
<具体的構成;第3実施形態>
図10は、図1に示した固体撮像装置1における1垂直列に着目したカラム処理部26や演算処理部27の具体的な構成例(内部構成)の第3実施形態を示す図である。この第3実施形態も、第1実施形態と同様に、IDカメラの機能を実現する構成となっている。
ここで、第3実施形態の固体撮像装置1は、1画素を構成する単位画素3内に、増幅用トランジスタ42とそれを選択する垂直選択用トランジスタ40が2組ずつ存在し、それぞれは別の信号線に接続され、1カラム当たり2本の垂直信号線19a.19bが存在する点に特徴を有する。これらの2つの組は、画像取得用とID検出用で区別される。
たとえば、図12において、単位画素3は、フォトダイオードPDなどからなる電荷生成部32、読出選択用トランジスタ34、リセットトランジスタ36、2つの増幅用トランジスタ42a,42b、選択トランジスタ40a,40bより構成されている。増幅用トランジスタ42bや選択トランジスタ40bにより第1画素信号生成部5bが構成され、増幅用トランジスタ42aや選択トランジスタ40aにより第2画素信号生成部5aが構成される。
光信号により電荷生成部32に蓄積された電荷は、読出選択用トランジスタ34によりフローティングディフュージョン38に転送される。増幅用トランジスタ42a,42bのゲート電極は、ともにフローティングディフュージョン38に接続されており、同じFD電位信号をゲート電極に受ける。
増幅用トランジスタ42a,42bのソース電極は、それぞれ選択トランジスタ40a,40bに接続されており、さらに垂直選択用トランジスタ40a,40bは、それぞれ垂直信号線19a,19bに接続される。それぞれの増幅用トランジスタ42a,42b、垂直選択用トランジスタ40a,40b、垂直信号線19a,19bの組合せは、画像取得機能とID検出機能で区別して使用され、増幅用トランジスタ42a,垂直選択用トランジスタ40a,垂直信号線19aは画像取得専用に、また増幅用トランジスタ42b,垂直選択用トランジスタ40b,垂直信号線19bは、ID検出専用に用いられる。
また、垂直信号線19としては、垂直信号線19a,19bの2本用意されているので、負荷トランジスタ部29も、定電流源となる負荷MOSトランジスタとして、2本の垂直信号線19a,19bのそれぞれに用意される(負荷MOSトランジスタ290a,290b)。
垂直信号線19aに読み出される信号は全カラム同時に画素部10の上方に読み出され、CDS処理部26aにて、画素ごとの固定パターンノイズなどが除去され、画素部10の外部に信号が出力される。
一方、ID検出信号は、垂直信号線19bに沿って画素部10の下方に読み出され、演算処理部27の差分演算部272、アナログメモリアレイ部274、コンパレータ部276などを通して、前フレームとの比較処理がなされ、LED点滅(ビーコン)のエッジが検出される。
<具体的動作;第3実施形態>
図11は、図10に示した第3実施形態の固体撮像装置1における、画像取得機能とID検出機能における画素信号読出しのタイミングを説明するタイミングチャートである。ここで、図11(A)は、画像取得機能の読出動作を示し、図11(B)は、ID検出機能の読出動作を示す。V掃引期間やH掃引期間の走査タイミングは、図4に示した第1実施形態と同様である。
画像取得用の垂直(V)掃引はVsync_image信号により画像取得用垂直スキャナが掃引を開始し、1/30secで1フレームの読み出しが完了する(以下画像取得動作時のフレームを1画像フレームと呼ぶ)。各行の読み出しは、水平(H)掃引トリガ信号Hsync_imageにより開始し、1H期間は64μsである。
1H期間はブランキング期間と水平転送期間に区別され、ブランキング期間中に画素からの信号が行一括で読み出され、カラム端においてCDS処理部26aによる処理の後サンプルホールドされる。サンプルホールドされたデータはその後、水平方向に順次カラムスイッチS1がオンし、読み出しがなされる。
ここで、画素部10内の読出し動作は、先ず、垂直選択パルスSEL(1)により特定の行が選択され、対応する垂直選択用トランジスタ40がオンとなる。そして、転送制御パルスTX(1)により電荷生成部32中の電荷をフローティングディフュージョン38に読み出し、増幅用トランジスタ42により増幅された信号を垂直信号線19aに供給する。
この信号電位は、カラム端に配置されたCDS処理部26aにおいてクランプパルスCLP1によりクランプされる。次に、リセットパルスRST(1)によりフローティングディフュージョン38をリセットし、そのリセット信号電位を同様にCDS処理部26aに読み出す。
CDS処理部26aは、このリセット電位と先の信号電位を差し引くことで固定パターンノイズが除去された信号電位を生成し、さらに、画素ごとの固定パターンノイズが除去された信号電位を、サンプルホールドパルスSHによりサンプルホールドする。
次に、図13(B)を参照して、ID検出の走査を説明する。ID検出機能のV掃引はVsync_ID信号により第2垂直走査回路(ID検出用垂直スキャナ)14bが掃引を開始し、1V期間はおよそ512μsecであり、約2kfpsである(以下、ID検出機能のフレームを1IDフレームと呼ぶ)。各行の読み出しは、まず、垂直選択パルスSEL(2)により、垂直選択用トランジスタ40が選択され、その時点で既に蓄積されている電荷によって決まるFD電位に対応した信号が垂直信号線19bに読み出される。
このFD電位は前のIDフレーム走査時に転送された信号電荷による電位か、もしくは画像取得機能の読出し走査によりリセットされたリセット電位に対応するものである。これによる垂直信号線19bの信号電位は画素部10の図中下方側の差分演算部272のクランプパルスCLP2によってノードN1にクランプされる。
次に、転送制御パルスTXによって、電荷生成部32の電荷がフローティングディフュージョン38に読み出される。このとき、転送制御パルスTX印加前の電荷はフローティングディフュージョン38に残ったままであるので、転送制御パルスTX(2)印加により読み出される電荷は前の電荷に足し加えられることになり、FD電位も同時に前の信号と転送による信号との加算となる。
この加算信号は垂直信号線19bに読み出される。ここで、差分演算部272は転送前の信号電位でクランプされているので、ノードN1では転送前後の信号の差分に相当する電位が現れる。これにより、単位画素3内のリセット動作なしで、1IDフレーム期間に蓄積される信号電位を抽出することが可能となる。
ノードN1は、負荷MOSトランジスタ290のゲートに繋がり、カレントコピアセル320,340で構成されたアナログメモリアレイ部274から電流を引く。アナログメモリアレイ部274は、1画素当たり2つのセル(2フレーム分;カレントコピアセル320,340)が設定されており、対応するカレントコピアセル320,340が選択され、書き込みがなされる。
以後第1実施形態と同様に、前フレームのデータと現フレームのデータがそれぞれのカレントコピアセル320,340から順次読み出され、下方のコンパレータ部276にて大小の比較がされる。
この結果は、バイナリデータとしてカラムごとにデータラッチ部278でラッチされ、データ出力バス279よりセンサ外部に読み出される。これにより、ID検出機能において、LED点滅のエッジ検出が可能となる。
以上の画像取得機能の動作とID検出機能の動作は、第1実施形態と同様に独立した走査として同時に行なうことが可能である。また、画像取得走査とID検出走査のライン走査(Vスキャン走査)の関係も図5と同様になる。
ただし、この第3実施形態では、画像取得用とID検出用で垂直信号線19a,19bの2本を用意することにより、タイミング設定のフレキシビリティーを上げることができる。つまり、第1実施形態では、同じ信号線19を両機能で共有していたために、画像取得時のライン選択(SEL(1))とID検出用のライン選択(SEL(2))のタイミングをずらす必要があった。これに対して、第3実施形態では、図13に示すように、転送制御パルスTXの立上りタイミングのみを同時に設定しておけば、両者のタイミングをずらす必要がなくなる。つまり、画像取得の読出し動作を垂直選択パルスSEL(2)のタイミングに制約されることなく、Th時間内で設定することが可能である。
なお、第3実施形態を用いて、第1実施形態と同様に、垂直選択パルスSEL1,SEL2のタイミングをずらして走査するタイミングの設定も可能である。
また、第1実施形態と異なり、第3実施形態では、垂直信号線19としては、垂直信号線19a,19bの2本用意されているので、定電流源となる負荷MOSトランジスタ290も、2本の垂直信号線19a,19bのそれぞれに用意される(29a1,29a2)。よって、これらの定電流値、タイミングの設定は、図13中、VL1、VL2に示すように、それぞれの機能に対して、自由に設定することが可能である。
<具体的構成;第4実施形態>
図12は、図1に示した固体撮像装置1における1垂直列に着目したカラム処理部26や演算処理部27の具体的な構成例(内部構成)の第4実施形態を示す図である。この第4実施形態も、第1実施形態と同様に、IDカメラの機能を実現する構成となっている。
ここで、第4実施形態の固体撮像装置1は、2つのフローティングディフュージョンノードを備えるようにしている点に特徴を有する。たとえば、第1実施形態の構成に対して、転送トランジスタ(第1の転送部)35を読出選択用トランジスタ34とリセットトランジスタ36との間に追加している。転送トランジスタ35によって分離形成される2つのフローティングノードを、それぞれフローティングディフュージョン38a、38b(読出選択用トランジスタ34側がフローティングディフュージョン38b)とする。
そして、画像取得機能に用いられる増幅用トランジスタ42aのゲートは、フローティングディフュージョン38aに接続され、ID検出機能に用いられる増幅用トランジスタ42aのゲートはフローティングディフュージョン38bに接続される。リセットトランジスタ36のソースはフローティングディフュージョン38aにのみ接続される。
リセットトランジスタ36のソースは、2つのフローティングディフュージョン38a,38bのうち、フローティングディフュージョン38aにのみ接続される。
また、図14の画素構成として、フローティングディフュージョン38bからフローティングディフュージョン38aへの電荷転送は転送トランジスタ35の選択により、全電荷完全に行なわれるものとする。
<具体的動作;第4実施形態>
図13は、図12に示した第4実施形態の固体撮像装置1における、画像取得機能とID検出機能における画素信号読出しのタイミングを説明するタイミングチャートである。ここで、図13(A)は、画像取得機能の読出動作を示し、図13(B)は、ID検出機能の読出動作を示す。
V掃引期間やH掃引期間の走査タイミングは、図4に示した第1実施形態と同等で可能である。しかしながら、この第4実施形態の構成にすることにより、さらにフレキシブルなタイミング設定が可能となる。
具体的には、画像取得走査が第1実施形態とは異なる。たとえば、ID検出動作では、電荷の転送を電荷生成部32からフローティングディフュージョン38bまでで行ない、フローティングディフュージョン38bの電位を増幅用トランジスタ42bで受けて垂直信号線19bに信号を伝達する。
一方、画像取得走査では、画像フレームの蓄積期間においてフローティングディフュージョン38bに転送されている電荷を転送トランジスタ35によりフローティングディフュージョン38aへ転送する。そして、そのフローティングディフュージョン38aの電位を増幅用トランジスタ42aで受けて垂直信号線19aに信号を伝達する。
このように、第4実施形態においては、第1実施形態の構成におけるフローティングディフュージョン38の部分に、このフローティングディフュージョン38を2分割するように転送トランジスタ35を設けることにより、画像取得機能とID検出機能で電位をセンスするノードが異なるようにする。
単位画素3内の走査において、ID検出用の走査は第1実施形態と同様である。一方、画像取得用走査では、第1実施形態と同様に、ID検出機能の垂直選択パルスSEL(2)が立ち下がってから垂直選択パルスSEL(1)の立ち上げを行なう。そして、先ずリセットパルスRSTによりフローティングディフュージョン38aのノードをリセットし、そのときの垂直信号線19aの電位をCDS処理部26aにてクランプする。次に転送制御パルスTX2によりフローティングディフュージョン38bの電荷をフローティングディフュージョン38aに転送する。そして、そのときの信号電位によりCDS処理部26aにてリセットレベルとの差分がとられ、画像信号として出力される。
ここで、第4実施形態の構成では、一旦フローティングディフュージョン38bからフローティングディフュージョン38aに電荷転送を行なうとID検出走査と画像取得走査は独立して行なうことが可能である。
よって、画像取得走査のタイミングはID検出走査に制限されることなく自由な設定が可能となる。第1実施形態では、垂直選択パルスSEL(2)の立ち下がりをID検出の1H期間内(Th)に終了させる必要があったが、第4実施形態では、その必要はなくなる。
なお、フローティングディフュージョン38bのリセットのタイミングは、上述した通り、転送制御パルスTX2による電荷転送前でなくとも、第1実施形態と同様に、電荷転送後に行なう設定も可能である。
<具体的動作;第4実施形態の変形例>
図14は、図12に示した第4実施形態の固体撮像装置1における、画像取得機能とID検出機能の変形例を説明するタイミングチャートである。基本的な動作は図13に示したものと同様であるが、画像取得用の転送選択線TX1の駆動タイミングに若干の違いがある。
具体的には、この変形例は、画像取得用の転送選択線TX1を1H期間ごとに選択するのではなく、転送トランジスタ35を制御することで、低速フレームレート走査機能の垂直ブランキング期間中に、全ライン同時に選択し、信号電荷をフローティングディフュージョン38bからフローティングディフュージョン38aに全ライン一斉に転送する。
そして、各H期間の走査では転送制御パルスTX1の選択は行なわずに、垂直選択パルスSEL(1)を選択した時点で、フローティングディフュージョン38aの信号電荷を垂直信号線19aに読み出すようにする。
このようにすると、画素ごとに、電荷生成部32と画素信号生成部5をなす増幅用トランジスタ42などとの間に電荷蓄積部としてのフローティングディフュージョン38aを設け、全画素を同時に露光した後、電荷生成部32にて生成された信号電荷を同時にフローティングディフュージョン38aに転送させる構造のものとなる。
各ラインにおいて、フローティングディフュージョン38bからフローティングディフュージョン38aへの電荷転送が同時刻となるために、同時シャッター機能、いわゆるグローバルシャッター動作が可能となる。ここで、グローバルシャッター動作とは、電子シャッタ動作を行なったときの各画素の露光蓄積時間が一定となるようにする(同時刻露光する)機能である。
つまり、図13のタイミングでは、各ラインの電荷転送は各ラインの選択時に行なわれるため、フローティングディフュージョン38bでの電荷蓄積期間の時刻が各ラインによって異なってしまう。このようなシャッタ動作は、フォーカルプレインシャッターと呼ばれる。これは、ラインの上下方向で蓄積時刻が異なることを意味し、動いているものを撮影するときなど、画像に歪みが生じてしまう。このようなことは、CMOSセンサ特有の問題として知られていることと同じである。これに対して、第4実施形態の変形例によれば、図14のような設定とすることにより、このような現象を回避することが可能となる。
以上説明したように、第4実施形態(その変形例を含む)の固体撮像装置1によれば、2つのフローティングディフュージョンノードを備えるように単位画素3の構成を変形したので、画像取得走査のタイミングをID検出走査に制限されることなく自由に設定でき、第1実施形態の構成よりも使い勝手がよくなる。
なお第1〜第4実施形態(各変形例を含む)において、説明を簡略化するために、1つの電荷生成部32(フォトダイオードなど)について、1組の画素内トランジスタの組合せを対応させたが、第1実施形態の纏めでも述べたように、複数の電荷生成部32(フォトダイオードなど)で1組の画素内トランジスタの組合せを対応させてもよい。このような構成は、1つ当たりの実効的な画素サイズを縮小させるときなどに有効な手段となる。
また、イメージセンサより出力される信号データは、画像取得機能、ID検出機能ともに、画素ごとであることを前提としているが、これは、画素内、または信号線などにおいて、近傍の画素信号を加算して信号処理、出力することも可能である。
また、その時の加算の有無、加算する画素数は、画像取得機能、ID検出機能で異なってもよい。このような手段は、実効的に総画素数を減らすことになり、より高速なフレーム走査などを行なうときなどに有効となる。さらにID検出機能の場合は、各画素上に配置されているカラーフィルタの違いを補償するために、カラーフィルタマトリックスの単位構成画素で加算するなどの手段が考えられる。
また、第1〜第4実施形態(各変形例を含む)において、ID検出機能の差分演算以降の処理はセンサ内で行なうことを前提としているが、画素内構成とその走査方法のみの特徴部分(すなわち画素信号の読出処理用の独立した駆動制御)に着目すれば、画素から読み出されたID検出用の信号を高速でセンサ外部に読み出し、差分演算以降の処理をセンサ外部のプロセッサにて実効する構成も可能である。
また、第1〜第4実施形態(各変形例を含む)において示した走査のタイミングは一例であり、画素内構成とその走査方法のみの特徴部分(すなわち画素信号の読出処理用の独立した駆動制御)の本質を失わない範囲で、様々なタイミング設定のバリエーションが考えられる。
また、第1〜第4実施形態(各変形例を含む)において、ID検出機能は高速で変化する光の変化タイミングを検出するものであり、これと同じ動作により、撮影する被写体の動き検出に用いることができる。
<具体的構成;第5実施形態>
図15は、固体撮像装置1における1垂直列に着目したカラム処理部の具体的な構成例(内部構成)の第5実施形態を示す図である。この第5実施形態は、第1〜第4実施形態との構成と同様に、2つの垂直走査回路(垂直スキャナ)14a,14bを異なるスピードで走査するものであるが、それらの走査により出力される信号を、それぞれ、高フレームレート、低フレームレート走査による画像信号とし、これらの複数の信号により、ダイナミックレンジを拡張した画像を得るようにした点に特徴を有する。
すなわち、第1〜第4実施形態(各変形例を含む)のID検出機能において、最初の差分演算処理された信号は、高速なフレーム走査により得られた自然画像の情報に相当するものである。つまり、この信号をセンサ外部に出力するような構成にした場合、センサからは、低速フレーム走査による自然画像の信号と、高速フレーム走査による自然画像の信号が同時に出力されることになる。一般に、異なる蓄積時間による信号が同時に得られる場合、これらのデータから高ダイナミックレンジの画像を構成することができる。よって、本センサの構成により、電荷蓄積時間の異なる2種の信号の演算処理により、高ダイナミックレンジ画像の取得が可能となる。
たとえば、第5実施形態の固体撮像装置1は、第2実施形態の構成と同様に、CDS兼差分演算処理部500を、第1のフレームレートで動作するカラム処理部260aと第2のフレームレートで動作するカラム処理部260bといったサンプルホールド機能を持つ2種の信号処理部で共有する構成を採る。
たとえば、CDS兼差分演算処理部500は、第2実施形態の結合コンデンサ402に対応する結合コンデンサ502と、トランジスタ404に対応するトランジスタ504と、アンプ410に対応するアンプ510と、トランジスタ416に対応するトランジスタ516と、サンプルホールドキャパシタ418に対応するサンプルホールドキャパシタ518とを有する。これらによって、カラム処理部260aが構成される。
さらに、CDS兼差分演算処理部500は、トランジスタ516とサンプルホールドキャパシタ518との縦続回路と並列に、トランジスタ516に対応するトランジスタ512と、サンプルホールドキャパシタ518に対応するサンプルホールドキャパシタ514の縦続回路を有している。結合コンデンサ502と、トランジスタ504と、アンプ410とがカラム処理部260aと兼用され、かつトランジスタ512とサンプルホールドキャパシタ514とでカラム処理部260bが構成される。
トランジスタ512も、サンプルホールドスイッチとして機能するようになっており、そのドレインはアンプ510の出力に接続され、ソースはサンプルホールドキャパシタ514の一方の端子にノードN2にて接続されている。サンプルホールドキャパシタ514の他方の端子は接地されている。さらにトランジスタ512のゲートにはアクティブH(ハイ)のサンプルホールドパルスSH2が図示しない第2垂直走査回路14bから供給されるようになっている。
また、この第5実施形態では、第2実施形態と同様に、図示しない第1水平走査回路(画像取得用水平スキャナ)12aと図示した水平信号線18aは、第2のフレームレートで動作するカラム処理部260bと同じ側に配置される。
このような構成のCDS兼差分演算処理部500では、第2実施形態に準じて、差分演算がなされるノードN1とその電位を増幅するアンプ510までは、第1のフレームレートでの通常画像生成処理機能と第2のフレームレートでの通常画像生成処理機能の両機能で共用される。
また、アンプ510以降は、サンプルホールドスイッチ機能を持つ512,516により分岐される。たとえば、サンプルホールドパルスSH1で制御される一方のサンプルホールドスイッチ(トランジスタ516)以降は、画像取得機能用であるが、ここでは第1のフレームレートでの通常画像生成処理機能の処理がなされる。
たとえば、ノードN1にてリファレンスレベルを差し引かれた信号がアンプ510で増幅され、ノードN3に保持される。この第1のフレームレートで取得された信号電荷は、近傍に配置された図示しない第1垂直走査回路(画像取得用水平スキャナ)14aによりカラムスイッチS1が順次選択されることにより、第1水平信号線18aに画像出力1として順次転送される。
一方、サンプルホールドパルスSH2で制御される他方のサンプルホールドスイッチ(トランジスタ412)以降も、画像取得機能用であるが、ここでは第2のフレームレートでの通常画像生成処理機能の処理がなされる。たとえば、ノードN1にてリファレンスレベルを差し引かれた信号がアンプ510で増幅され、ノードN2に保持される。この第2のフレームレートで取得された信号電荷は、近傍に配置された図示しない第2垂直走査回路(画像取得用水平スキャナ)14bによりスイッチS2が順次選択されることにより、第2水平信号線18bに画像出力2として順次転送される。
つまり、この第5実施形態では、CDS兼差分演算処理部500は、ノードN1にクランプされた信号を、アンプ410により増幅した後、サンプルホールドスイッチ機能を持つトランジスタ512,516にて分岐する。この後、それぞれサンプルホールドキャパシタ514,518に保持する。さらにこれらのサンプルホールドキャパシタ514,518に保持した信号電荷を、それぞれ独立な水平走査回路(水平スキャナ)12a、12bにて順に選択されるカラムスイッチS1,S2を介し、水平信号線18a,18bに転送し、それぞれ、画像出力1、画像出力2として、外部に出力する。
たとえば、通常走査による画像出力走査を第1のフレームレートで動作することで画像出力1として取得し、第1のフレームレートよりも高速な第2のフレームレートによる画像出力走査で画像出力2として取得する。
カラム処理部260aとカラム処理部260bとの後段には、カラム処理部260aとカラム処理部260bのそれぞれにて得られた画像出力1、画像出力2に基づいて、所定目的を達成する用途信号を取得する用途信号取得部100を備えている。
ここで、第5実施形態の用途信号取得部100としては、電子的にすなわち画像データ処理により画像のダイナミックレンジを拡大するダイナミックレンジ拡大処理を行なう機能要素として、電荷蓄積時間の異なる複数枚の画像に基づきダイナミックレンジ拡大処理を行なうレンジ拡大処理部120を有している。
レンジ拡大処理部120は、カラム処理部260aからの画像出力1とカラム処理部260bからの画像出力2とに基づき所定の演算処理をして演算画像を生成する演算画像生成部122、カラム処理部260aからの画像出力1とカラム処理部260bからの画像出力2と、演算画像生成部122から出力された演算画像(本例ではDレンジが拡大された1枚の画像)の何れか1つを選択して出力する出力画像選択部124、および固体撮像素子10の撮像領域におけるダイナミックレンジ拡大処理に関わる画素位置(あるいは画像領域)を指定したり当該レンジ拡大処理部120における処理動作を制御したりする処理制御部126を備えている。
<具体的動作;第5実施形態>
図16は、図15に示した第5実施形態の固体撮像装置1における、画像取得機能における画素信号読出しのタイミングを説明するタイミングチャートである。ここで、図16(A)は、第1のフレームレートで動作する画像取得機能の読出動作を示し、図16(B)は、第2のフレームレートで動作する画像取得機能の読出動作を示す。
第5実施形態においては、画像出力1を担当するカラム処理部260aは、第2実施形態と同様に、通常(第1)のフレームレートで処理することで、通常の画像を出力するが、画像出力2を担当するカラム処理部260b側では、差分演算走査により、通常画像のフレーム走査中にフローティングディフュージョン38の電荷を破壊することなく、第1のフレームレートよりも高速な第2のフレームレートで画像信号を読み出す。
すなわち、図16(A)に示すように、画像出力1の走査は、図9(A)で示した第2実施形態と同様である。一方、画像出力2では、一例として、図16(B)に示すように、フレームレートを画像出力1の4倍の速さで走査した場合を示している。よって、画像出力2の垂直掃引期間は1/120secであり、水平掃引期間は16μsecである。
ここで画像出力2の垂直ブランキング期間、水平ブランキング期間は、画像出力1と同様に、それぞれ、出力画素数換算で、24カウント、100カウントのタイミングを取っている。画像出力2の画素読出しは、水平ブランキング期間中、画像出力1の読出しに先行するtd期間において行なわれる。
オペレーションは、第2実施形態と同様に、先ず、垂直選択パルスSEL(2)により対応する垂直選択用トランジスタ40を選択し、それまで、フローティングディフュージョン38に蓄積されていた電荷による信号電位を垂直信号線19に読み出し、その信号電位を、クランプパルスCLP2のアクティブHをトランジスタ504に供給することで、ノードN1にクランプする。
この後、転送制御パルスTX(2)のアクティブHを読出選択用トランジスタ34に供給して対応する読出選択用トランジスタ34を選択し、新たに電荷生成部32に蓄積された電荷をフローティングディフュージョン38に転送し、それによる信号電位を垂直信号線19に読み出し、先の電位との差分に相当する電位をノードN1に保持する。
アンプ510は、この電位を増幅し、同時にサンプルホールドパルスSH2のアクティブHをトランジスタ512に供給することでトランジスタ512をオンさせることにより、サンプルホールドキャパシタ514に信号電位を保持する。この信号電位は、以降、第2水平走査回路(水平スキャナ)12bにてスイッチS2が順次選択されることで、水平転送期間に、画像出力2として読み出される。
<ダイナミックレンジ拡大処理機能の概念>
図17は、ダイナミックレンジ拡大処理の処理態様を説明する図である。レンジ拡大処理部120は、露光時間(電荷蓄積時間)の異なる複数枚の画像をそれぞれカラム処理部260a,260bから取り込み、演算画像生成部122にて合成処理を行なう。
ここで、レンジ拡大処理部120における広ダイナミックレンジ化のための信号処理は、短時間蓄積の画像と長時間蓄積の画像とを1枚に合成した和を使用することもできる。また、両画像を用途によって使い分けることもできる。この選択は出力画像選択部124にてなされる。すなわち、垂直走査回路14a,14bを利用したフレームレート独立制御機能を利用して電荷蓄積時間(シャッタ速度に相当)を変え、明るい部分から暗い部分までが含まれるダイナミックレンジが広い被写体を撮像すればよい。
短時間蓄積(高速シャッタ)では暗い被写体は写らないが、明るい被写体は鮮明に写る。一方、長時間蓄積(低速シャッタ)では明るい被写体は飽和して飛んでしまうが、暗い被写体は鮮明に写る。ダイナミックレンジ拡大処理では、これらの2つの画像から、良好な部分だけを切り出して使用(たとえば合成)するようにすればよい。
何れの場合でも、画像の中の輝度レベルの比較的低い部分は長時間蓄積(低速シャッタ)画像の比率を高くし、輝度レベルの高い部分は短時間蓄積(高速シャッタ)画像の比率を高くするのがよい。このような処理により、高輝度部分の飽和による白飛びがなく、かつ、低輝度部分のS/Nの良好な画像を得ることができる。
たとえば、ダイナミックレンジ拡大の概念を図17(A)と図17(B)に示している。固体撮像素子10の信号出力は入射光量に比例して増加するが、出力が飽和レベルに達するとそれ以上は増加しない。たとえば、図17(A)にa,bで示すように、固体撮像素子10が飽和する光量がL1である。
ここで、垂直走査回路14bを利用したフレームレート独立制御機能を利用して固体撮像素子10の電荷蓄積時間を短縮すると、入射光量と信号出力の関係は、cのように変化し、固体撮像素子10が飽和する光量は増加する。最大入射光量が増加した場合、電荷蓄積時間を調整してcのカーブに沿った信号を取り出すことになるが、L1以下の光量の領域においては電荷蓄積時間の長いaの方が、出力が大きく、S/Nが良好である。
したがって、L1以下の領域では長時間電荷蓄積の信号aをより多く使用し、L1以上の領域では短時間電荷蓄積の信号cをより多く使用すれば、飽和する入射光量が大きく、かつ暗い部分でのS/Nの良好な画像信号が得られる。すなわち、ダイナミックレンジを拡大することができる。
ここで、撮像装置の使用目的によっては、光量と出力が不連続の関係でも使用可能である。すなわち、低光量側の画像を重視する場合には、長時間電荷蓄積の画像を選択出力して使用する一方、高光量側の画像を重視する場合には、短時間電荷蓄積の画像を選択出力して使用する。つまり、高速フレームレート画像と低速フレームレート画像の何れか一方を選択使用する。電荷蓄積時間制御の応答性を気にすることなく、即時に何れかに切り替えることができる。
たとえば、演算画像生成部122にて、短時間蓄積の画像と長時間蓄積の画像とを所定の比率で加算することで、非直線あるいはなだらかに連続させて、1つの画像に合成して使用することができる。
ここで、イメージセンサのダイナミックレンジが60dBあると仮定するとともに、長時間蓄積を1フレーム期間近傍の適当な期間、たとえば約1/15ms程度に設定し、また短時間蓄積を1水平期間以下の適当な期間、たとえば約1/15μs程度に設定すると、長時間蓄積時間の光量に対するセンサ出力は、光量の変化に対し3桁まで対応することになる。また、短時間蓄積時間の光量に対するセンサ出力も、光量の変化に対し3桁まで対応することになるが、長時間蓄積時間で検出できる光量と3桁ずれることになる。
よって、蓄積時間の異なる画像を加算演算することで得られる加算演算の画像により、6桁すなわち120dBのダイナミックレンジを実現できる。たとえば、長時間蓄積時間では飽和してしまう部分が存在する画像を、短時間蓄積時間で検出された画像で補うことができ、一方の蓄積時間だけでは画像出力できない飽和レベル以上についても、再現することができるようになる。
たとえば、上述したように、第5実施形態によれば、画像出力1の系統(カラム処理部260a)では、通常画像として、1/30secのフレームレートで画像が出力される。一方、画像出力2の系統(カラム処理部260b)では、その4倍のスピードの1/120secのフレームレートで画像が出力される。
これらのフレームレートはフォトダイオードなどの電荷生成部32での光照射による電荷の蓄積時間に相当するので、4倍異なる蓄積時間による画像情報が同時に取得されることを意味する。
これらフレームレート(すなわち電荷蓄積時間)が異なる2つの画像信号は、光の信号強度に対して、丁度、4倍感度の異なる2種のセンサからの信号と等価の関係となる。よって、これらの2つの画像信号を、レンジ拡大処理部120において、たとえば、演算画像生成部122で加算処理することにより、図17(B)のような信号特性を実現でき、従来の通常信号の出力(画像出力1に相当)に比べ、検出信号レンジ(ダイナミックレンジ)を拡大することが可能となる。
以上説明したように、時間加算処理の応用として、蓄積時間の異なる同一位置の複数の画素信号を加算すれば、演算データとして、より広い入射光量に対して飽和し難い信号出力が得られ、ダイナミックレンジを拡大可能なデータを取得できる。白飛びや黒潰れの緩和された光量に対するダイナミックレンジの広い画像を取得することができる。
また、蓄積時間の異なる2つ(必要に応じてさらに蓄積時間の異なる画素信号を増やしてもよい)の画素信号の合成によりダイナミックレンジを拡大するようにしているので、画素内メモリなど専用の画素構造を必要とせず、通常の画素構造のデバイスにも適用可能であり、センサデバイスとしての制限がない。
ただし、実際には、単純な加算処理では、光量に対するセンサ出力が視感度と適合した理想的なニー特性にはならない。すなわち、光量の対数に比例して明るさを識別するという人間の視覚特性に合わない。
この問題を解消するには、視感度を考慮するべく、比較処理に使用される参照信号の時間変化量を調整することで、加算演算における処理対象画像信号についての係数を設定するのが好ましい。特に、通常の蓄積時間であれば飽和してしまうような高レベルの信号を飽和することなくかつ視感度補正を実現するべく、比較的短時間の蓄積時間の元で取得された処理対象画像について、変化量を調整するのが好ましい。
具体的には、線形に変化させずに、傾きを数段階に亘り変化させるのがよい。なお、このような線形性を持ちつつ段階的に変化させることに限らず、たとえば2次関数などの高次関数に従って連続的に漸次変化させてもよい。
このときの変化のさせ方としては、人間の目の感度の対数特性に合わせて、また人間の目が暗部での明るさの変化に敏感であることに適合するように暗部での階調精度を維持し、人間の目が明部での明るさの変化に鈍感であることに適合するように明部での階調精度を甘くする。具体的には、AD変換の初期において参照電位RAMPの傾きを小さくすることで係数を大きく設定(高ゲインにする)し、AD変換が進むに従って、参照電位RAMPの傾きを大きくするのがよい。人間の視覚特性に合わせて高輝度の範囲を圧縮した特性であるニー特性を実現する。
このような変化特性を与えるには、短時間蓄積感度曲線には、ゲイン成分を持たせつつ、高輝度側でガンマ補正を施す、すなわち人間の視覚特性に合わせて高輝度の範囲を圧縮した特性であるニー特性を実現するのがよい。
このように、傾きを漸次変化させるようにすれば、異なる蓄積時間の合成によりワイドダイナミックレンジを実現するだけに留まらず、感度特性にガンマ補正を施し、より自然な信号変化特性を実現することができる。異なる蓄積時間の間の感度差を自然に繋ぐことができ、より自然な画像を合成することができるようになる。
なお、この第5実施形態の説明では、一例として、画像出力2は画像出力1の4倍の高速としたが、このスピードは任意に変えることが可能であり、たとえば、外部のシステムにより、画像全体の明るさを検知して適宜第2垂直走査回路14bによる垂直走査のスピードを変え、画像出力2の系統が最適な画像となるように調整、制御することも可能である。
また、この第5実施形態の説明では、第2実施形態を元にした変形例として説明したが、たとえば垂直信号線19に画像出力2のためのカラム処理部260b、第2水平信号線18b、第2水平走査回路(水平スキャナ)12bを付加すれば、他の実施形態に基づいた変形例を構成することもできる。また、第5実施形態では、ID検出機能を省いた構成で説明したが、第2実施形態が備えるID検出用の演算処理部27を保持したままで、画像出力2用のカラム処理部260bを付加することも可能である。
1…固体撮像装置、3…単位画素、7…駆動制御部、10…画素部、12…水平走査回路、12a…第1水平走査回路(画像取得用水平スキャナ)、12b…第2水平走査回路(ID検出用水平スキャナ)、14…垂直走査回路、14a…第1垂直走査回路(画像取得用垂直スキャナ)、14b…第2垂直走査回路(ID検出用垂直スキャナ)、15…行制御線、18…水平信号線、19…垂直信号線、20…通信・タイミング制御部、26…カラム処理部、27…演算処理部、28…出力回路、100…用途信号取得部、120…レンジ拡大処理部、272…差分演算部、274…アナログメモリアレイ部、275…バイアス回路部、276…コンパレータ部、278…データラッチ部、400,500…CDS兼差分演算処理部