JP2006148509A - 物理情報取得方法および物理情報取得装置並びに物理量分布検知の半導体装置 - Google Patents

Abstract

【課題】撮像装置において、水平信号線の寄生容量を減少することによって出力信号の損失を除去し、高感度で高速の読出しができるようにする。
【解決手段】各垂直信号線１８からの信号を選択して出力する水平スイッチ群６１と、水平スイッチ群６１を介して各垂直信号線１８に対して実質的に共通に接続される上段選択出力線６６と、水平スイッチ群６１で選択された信号を選択して出力する水平スイッチ６３と、水平スイッチ６３で選択された信号を出力端子８８ａに送る水平信号線８６とを設ける。水平スイッチ群６１と水平スイッチ６３との間に、各上段選択出力線６６からの信号を選択して出力する水平スイッチ群６２と、水平スイッチ群６２で選択された信号を水平スイッチ６３に入力させる中段選択出力線６７とを設ける。これにより、３段構成の水平スイッチ回路を構成する。
【選択図】図２

Description

本発明は、物理情報取得方法および物理情報取得装置、並びに複数の単位構成要素が配列されてなる物理量分布検知の半導体装置に関する。たとえば、物理量分布検知の半導体装置の一例である撮像装置を利用した撮像技術に関する。

より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布を電気信号として読み出す際の、信号損失の低減技術に関する。

光や放射線などの外部から入力される電磁波あるいは圧力（接触など）などの物理量変化に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。

たとえば、映像機器の分野では、物理量の一例である光（電磁波の一例）の変化を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型の撮像素子（撮像デバイス）を用いた固体撮像装置が使われている。ここで“固体”とは半導体製であることを意味している。

たとえばＣＣＤやＣＭＯＳイメージセンサに代表される固体撮像素子の小型化、低価格化により、これらを利用した各種映像機器、たとえば静止画を撮影するデジタルスチルカメラやカメラ付き携帯電話あるいは動画を撮影するビデオカメラなどが急激に普及しつつある。なかでもＣＭＯＳイメージセンサは、ＣＣＤに比べて低消費電力、低コストで製造可能であることから、将来ＣＣＤを置き換えるものとして注目を集めている。

また、近年、半導体技術の進歩により、固体撮像素子の高画素化が急速に進んでおり、たとえば数１００万画素の固体撮像素子が開発され、高解像度が要求されるデジタルスチルカメラや映画用のビデオカメラなどに利用されている。その中でもＣＭＯＳセンサは各画素に光電変換素子と読出回路が設けられた固体撮像装置であり、各画素をランダムにアクセスすることや、高速に読み出すことができることから、将来を有望視されているセンサである。

また、コンピュータ機器の分野では、指紋に関する情報を圧力に基づく電気的特性の変化や光学的特性の変化に基づき指紋の像を検知する指紋認証装置などが使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。

一方、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に静電誘導トランジスタやＭＯＳトランジスタなどの増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＣＭＯＳ型固体撮像装置の多くはそのような構成をなしている。

このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。

たとえば、単位画素がマトリクス状に配されたＸ−Ｙアドレス型固体撮像素子の一種である増幅型固体撮像素子は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子）を前記能動素子で増幅し、画像情報として読み出す。

この種のＸ−Ｙアドレス型固体撮像素子では、たとえば、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から所定順に読み出される。ここで、ＭＯＳ（ＣＭＯＳを含む）型においては、アドレス制御の一例として、１行分を同時にアクセスして行単位で画素信号を画素部から読み出し、その後に、各行の１行分の画素信号を順次出力側に読み出す方式が多く用いられている。たとえばマトリクス状に配置された画素の信号出力が、行ごとに順次垂直信号線に送られ、垂直信号線からさらに水平方向に順次水平読出線に接続されて出力される。

図１１は、従来の増幅型固体撮像装置の水平信号線近傍の回路構成を示すブロック図である。図１１に示す増幅型の固体撮像装置９０１は、図示しないフォトダイオードなどでなる電荷生成部と能動素子とを有した増幅型の光電変換画素（以下単位画素９０３という）が行方向および列方向に配列された撮像部（画素マトリクス）９１０を有する。

撮像部９１０の単位画素９０３から画素信号が出力される垂直信号線９１８は、それぞれ撮像部９１０内における列方向の単位画素９０３に共通接続され、読出回路としてのカラム処理部９２０内の各列に対応するカラム回路９２２にそれぞれ接続されている。

それぞれのカラム回路９２２には、一例として、信号転送スイッチ９２４と蓄積容量９２６とが設けられている。信号転送スイッチ部９２４ＱＴの各制御ゲート端には、クロックφＴが共通入力される。各列の信号転送スイッチ９２４を纏めて信号転送スイッチ部９２４ＱＴといい、各列の蓄積容量９２６を纏めて蓄積容量群９２６Ｃという。

カラム処理部９２０内において、カラム出力線９２８には、他端が接地された蓄積容量９２６が接続され、各蓄積容量９２６は、行方向の蓄積容量群９２６Ｃを構成する。画素から出力された電気信号は、垂直信号線９１８を通り、各々の垂直信号線９１８に接続されている蓄積容量９２６に保持される。

カラム処理部９２０の各カラム回路９２２の出力は、カラム出力線９２８を介して、蓄積容量９２６に保持されている電荷を順次読み出すための各列に対応する水平読出用のスイッチ９８４にそれぞれ接続されている。水平読出スイッチ部９８４Ｑｈの出力端側には、行方向の信号電荷を順次転送出力する水平信号線９８６が共通接続される。各列の水平読出用のスイッチ９８４を纏めて水平読出スイッチ部９８４Ｑｈという。なお、水平読出スイッチ部９８４Ｑｈの各水平読出スイッチ９８４は、カラム出力線９２８側がドレインであり、水平信号線９８６側がソースである。

一方、水平読出スイッチ部９８４Ｑｈの各制御ゲート端は、水平シフトレジスタやデコーダなどで構成され水平方向の読出アドレスを制御する水平アドレス設定部９１２ａおよび水平読出スイッチ部９８４Ｑｈのスイッチ９８４を駆動するアンド回路９１３で構成された水平駆動部９１２ｂを備えた水平走査回路９１２に接続される。

水平駆動部９１２ｂの各アンド回路９１３には、ゲートクロックφＧＨが共通入力されるとともに、水平アドレス設定部９１２ａからの対応する制御出力（水平転送クロックφＨｋ）が入力される。

この固体撮像装置９０１では、まずクロックφＴを各信号転送スイッチ９２４の制御ゲート端に入力して、信号転送スイッチ部９２４ＱＴの各信号転送スイッチ９２４をオン状態にし、垂直信号線９１８から、撮像部９１０において選択された行の画素からの信号電荷出力を、カラム出力線９２８を介して対応する列の蓄積容量９２６に蓄積する。この間、水平読出スイッチ部９８４Ｑｈの各水平読出スイッチ９８４は、全てオフ状態に保持されている。

その後、クロックφＴのオフによって信号転送スイッチ部９２４ＱＴをオフ状態に保持し、水平アドレス設定部９１２ａからの制御出力である水平転送クロックφＨによって、それぞれの蓄積容量９２６に蓄積された信号電荷を順次、水平信号線９８６および出力回路９８８を介して出力端子９８９に出力する。

たとえば、まず水平アドレス設定部９１２ａは、行方向に沿って順次ハイレベルの水平転送クロックφＨ１〜φＨｈを出力する。この水平アドレス設定部９１２ａの制御出力と水平転送クロックφＨは、水平駆動部９１２ｂ内のアンド回路９１２ｂ１〜ｂｈに入力される。各アンド回路９１２ｂ１〜ｂｈは、水平アドレス設定部９１２ａの制御出力φＨ１〜φＨｈとゲートクロックφＧＨとの論理積（φｇ１〜φｇｈ）を、それぞれ水平読出スイッチ９８４＿１〜ｈの制御ゲート端に出力する。この結果、水平読出しスイッチ９８４＿１〜ｈが順次オン状態となり、蓄積容量９２６＿１〜ｈに蓄積されていた信号電荷が順次水平信号線９８６に出力され、出力回路９８８から撮像信号Ｓ０（出力信号Ｖout ）が出力される。

ところで、図１１に示す従来の増幅型固体撮像装置では、出力回路９８８と接続された水平信号線９８６に寄生容量ＣＨが存在するため、読出スピードの劣化や、寄生容量抑制のため信号線に使われる配線幅（ Metal幅）を広げなければならずチップサイズが大きくなるなどの、寄生容量ＣＨの存在により様々な問題が生ずる。

たとえば、寄生容量ＣＨの値は、
（１）水平信号線９８６による容量、
（２）出力回路９８８による容量、
（３）１つの水平読出スイッチ９８４のソースの容量×水平読出スイッチ部９８４Ｑｈ内の水平読出スイッチ９８４の総数（スイッチ総容量）、
（４）水平信号線９８６と１つの水平読出スイッチ９８４とを接続する配線の容量×水平読出スイッチ部９８４Ｑｈ内の水平読出スイッチ９８４の総数（スイッチ配線総容量）、
を合計した値となる。

さらに、従来の増幅型固体撮像装置では、撮像部９１０の周辺回路部分を遮光アルミ９７１で覆っているため、前述の（１）に示す容量と（４）に示す総数容量とは、それぞれの配線の導電層が下地のシリコンとの間で形成する容量と、この導電層が遮光アルミ９７１との間で形成する容量の２つの容量成分から構成されることになる。

したがって、蓄積容量群９２６Ｃに蓄積された信号電荷を、水平読出スイッチ部９８４Ｑｈの各水平読出スイッチ９８４を順次オンにして水平信号線９８６に読み出す場合、上述した水平信号線９８６の寄生容量ＣＨのため、出力信号Ｖout の損失が生じる。

たとえば、各蓄積容量９２６の各蓄積容量の値を“Ｃｔ”とし、水平信号線９８６の寄生容量ＣＨの容量の値を“Ｃｈ”とすると、１つの蓄積容量９２６の信号電荷は、容量Ｃｔと容量Ｃｈとに分配され、Ｃｔ／（Ｃｔ＋Ｃｈ）倍に小さくなって出力回路９８８に入力される。このため、電荷の損失を少なくするためには、寄生容量ＣＨの容量Ｃｈは、小さい方が好ましい。

また、寄生容量ＣＨの容量Ｃｈの値が大きくなれば、信号遅延の原因となり、増幅型固体撮像装置による画素読出の高速化を妨げるという問題点もある。寄生容量を抑制するため水平信号線に使われる配線幅を広げる手法が考えられるが、その場合にはチップサイズが大きくなってしまう。

このような問題を解決する一手法として、たとえば特許文献１には、垂直信号線９１８と水平信号線９８６との間を２段のスイッチ回路で構成することで、水平信号線の寄生容量の値を減少させ、これによって出力信号の損失を抑え、高感度で高速の読出しを可能とする仕組みが開示されている。

特開平１１−１６４２０４号公報

しかしながら、画素数がさらに多くなると、特許文献１に記載の仕組みでは解決が不十分である。たとえば、２段のスイッチ回路で水平信号線の負荷を下げようとすると、上段の負荷が大きくなるので、高速読出しには問題が残る。

本発明は、上記事情に鑑みてなされたものであり、より確実に、高感度で高速の読出しを可能とする仕組みを提供することを目的とする。

本発明に係る物理情報取得方法は、物理量の変化を検知する複数の検知部と、それぞれの検知部で検知した物理量の変化に基づいて単位信号を出力する単位信号生成部とを単位構成要素内に含み、この単位構成要素が所定の順に配された物理量分布検知のための装置を使用し、物理量についての所定の検知条件の元で取得された単位信号に基づいて、所定目的用の物理情報を取得する物理情報取得方法であって、複数の単位信号生成部のそれぞれから対応する伝送線を介して出力される単位信号を、少なくとも３段構成のスイッチ回路を用いて所定の順に選択して取り出すこととした。

また、本発明に係る物理情報取得装置は、上記本発明に係る物理情報取得方法を実施するのに好適な装置であって、複数の単位信号生成部のそれぞれから対応する伝送線を介して出力される単位信号を出力するための出力端子と、伝送線を介して出力される単位信号を所定の順に選択して出力端子に渡す、少なくとも３段構成の選択スイッチ部と、この３段構成の選択スイッチ部に制御信号を供給する制御部とを備えるものとした。

また、本発明に係る半導体装置は、上記本発明に係る物理情報取得方法や装置を実現するのに好適な半導体装置であって、複数の単位信号生成部のそれぞれから出力される信号をそれぞれ伝送する複数の伝送線と、複数の伝送線のそれぞれからの信号を出力するための出力端子と、少なくとも３段構成の選択スイッチ部と、この３段構成の選択スイッチ部に制御信号を供給する制御部とを備えるものとした。つまり、物理情報取得装置における選択スイッチ部を、検知部や単位信号生成部と同様に、所定の半導体基板（好ましくは検知部や単位信号生成部が配された半導体基板と同一の半導体基板）に配した構成である。

ここで、３段構成の選択スイッチ部を構成するため、先ず、複数の伝送線のそれぞれからの信号を所定の順に選択して出力する上段選択部と、上段選択部を介して複数の伝送線に対して実質的に共通に接続される、出力端子よりも多い数の上段選択出力線と、複数の上段選択部で選択された信号を実質的に選択して出力する下段選択部と、下段選択部で選択された信号を出力端子側に送る、出力端子と同数の下段選択出力線とを備えるものとする。“複数の上段選択部で選択された信号を実質的に選択”とは、後述する中段選択部を介してだからである。

また、上段選択部と下段選択部との間には、上段側の複数の選択出力線のそれぞれからの信号を所定の順に選択して出力する少なくとも１段構成の中段選択部と、中段選択部で選択された信号をより下段側に送る信号線であって、複数の上段選択出力線に対して実質的に共通に接続される、出力端子よりも多い数の中段選択出力線とを設ける。そして、少なくとも１段構成の中段選択部における最終段の選択部で選択され中段選択出力線に出力された信号が、下段側選択部に入力されるように構成する。３段よりも多くする場合には、この中段選択部と中段選択出力線でなる構成を多段接続すればよい。

また、従属項に記載された発明は、本発明に係る半導体装置のさらなる有利な具体例を規定する。

たとえば、下段選択部と出力端子との間には、下段選択出力線を介して伝送された信号を出力端子に出力する出力端子と同数の出力部を設けてもよい。

特に本発明の効果を有意に発揮するのは、上段選択部と下段選択部との間に配される中段選択部が複数の場合である。下段選択出力線における負荷容量が、中段選択部の個数の影響を受けないことになるからである。

また、中段選択出力線と下段選択部との組を複数備えた構成を採ることもできる。この場合、下段選択出力線は、複数の下段選択部を介して複数の中段選択出力線に対して実質的に共通に接続されるようにする。また、複数の下段選択部のそれぞれは、複数の中段選択出力線に出力される信号を所定の順に選択して下段選択出力線に出力するようにする。

またこの場合、各中段選択部のそれぞれは、対応する上段選択出力線を介して伝送された信号を対応する中段選択出力線に同時に出力し、各下段選択部のそれぞれは、対応する中段選択出力線を介して伝送された信号を下段選択出力線に時分割で出力する構成を採ることもできる。

もちろんこれらの場合にも、下段選択出力線を介して伝送された信号を出力端子に出力する出力端子と同数の出力部を設けてもよい。すなわち、複数の中段選択出力線に対して出力部を共有する構成を採る。

なお、半導体装置は、複数の単位信号生成部が２次元状に配置されているものであってもよいし、長尺状に配置されているものであってもよい。ここで、２次元状に配置されているものである限り、正方格子状や斜行格子状など、具体的な配置形態は問わない。また、“長尺状に配置されている”とは、短辺と長辺とを十分に認識できるように配置されている形態を意味し、１列で長く配置した典型的なラインセンサに限らず、たとえば複数列で長く配置した形態や千鳥状に配置した形態なども含む意味である。

本発明によれば、少なくとも３段構成のスイッチ回路を用いることで、複数の単位信号生成部のそれぞれから対応する伝送線を介して出力される単位信号を所定の順に選択して取り出すこととした。

これにより、出力端子と実質的に直接に接続される下段選択出力線における負荷容量が、上段選択部と下段選択部との間に配される中段選択部の個数の影響を受けることなく、下段選択出力線に最も近い下段選択部の数で決まることとなる。中段選択部の個数の影響を受けることなく、より確実に、下段選択出力線における負荷容量を減少することができ、より確実に、出力信号の損失を抑え、高速な読出しが可能となる。

加えて、３段以上のスイッチ回路で水平信号線の負荷を下げると、上段の負荷を２段構成の場合よりも小さくすることができ、スピードを２段構成よりも確実に稼ぐことができる、すなわち、高速読出しの性能を２段構成よりも確実に向上させることができる。

また、中段選択出力線と下段選択部との組を複数備えた構成を採る場合に、複数の中段選択出力線に対して個別に出力部を設けるのではなく、複数の中段選択出力線に対して出力部を共有する構成を採ると、個々の出力部が持つばらつきの影響を受けず、縦筋や縦縞などの発生を確実に防止することができる。

以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ撮像素子をデバイスとして使用した場合を例に説明する。

ただしこれは一例であって、対象となるデバイスはＭＯＳ型の撮像デバイスに限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する実施形態が同様に適用できる。

＜撮像装置の概略構成＞
図１は、本発明に係る半導体装置や物理情報取得装置の一実施形態であるＣＭＯＳ固体撮像装置の概略構成図である。この固体撮像装置１は、たとえばカラー画像を撮像し得る電子スチルカメラやＦＡ（Factory Automation）カメラとして適用されるようになっている。

固体撮像装置１は、入射光量に応じた信号を出力する図示しない検知部としての受光素子を含む単位画素が行および列の正方格子状に配列された（すなわち２次元マトリクス状の）撮像部を有し、各単位画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やその他の機能部が垂直列ごとに設けられたカラム型のものである。

すなわち、図１に示すように、固体撮像装置１は、複数の単位画素３（単位構成要素の一例）が行および列に（２次元行列状に）多数配列された撮像部（画素部）１０、いわゆるエリアセンサと、撮像部１０の外側に設けられた駆動制御部７と、各垂直列に配されたカラム信号処理部（図ではカラム回路と記す）２２を有するカラム処理部２０とを備えている。

駆動制御部７としては、たとえば水平走査部１２と垂直走査部１４とを備える。また、駆動制御部７の他の構成要素として、水平走査部１２、垂直走査部１４、あるいはカラム処理部２０などの固体撮像装置１の各機能部に所定タイミングの制御パルスを供給する通信・タイミング生成部（読出アドレス制御装置の一例）１６が設けられている。

これらの駆動制御部７の各要素は、撮像部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子（撮像デバイス）として構成される。

図１では、簡単のため行および列の一部を省略して示しているが、現実には、撮像部１０の各行や各列には、数十から数千の単位画素３が配置される。なお、図示を割愛するが、撮像部１０には、各画素に所定のカラーコーディングを持つ色分離フィルタが形成される。また図示を割愛するが、撮像部１０の各画素は、フォトダイオードなどの光電変換素子およびトランジスタ回路によって構成されている。

単位画素３は、垂直列選択のための垂直制御線１５を介して垂直走査部１４と、また複数の検知部で検知され増幅素子を有する単位信号生成部で増幅された後に単位画素３から出力される画素信号をそれぞれ伝送する伝送線としての垂直信号線１８を介してカラム処理部２０と、それぞれ接続されている。

水平走査部１２や垂直走査部１４は、通信・タイミング生成部１６から与えられる駆動パルスに応答してシフト動作（走査）を開始するようになっている。垂直制御線１５には、単位画素３を駆動するための種々のパルス信号が含まれる。

水平走査部１２は、水平方向の読出列（水平方向のアドレス）を規定する（カラム処理部２０内の個々のカラム信号処理部２２を選択する）水平アドレス設定部１２ａと、水平アドレス設定部１２ａにて規定された読出アドレスに従ってカラム処理部２０の各信号を水平信号線８６に導く水平駆動部１２ｂ（詳細は後述する）とを有する。

水平アドレス設定部１２ａは、図示を割愛するが、シフトレジスタあるいはデコーダを有して構成されており、カラム信号処理部２２からの画素情報を所定の順に選択し、その選択した画素情報を水平信号線８６に出力する選択手段としての機能を持つ。

垂直走査部１４は、垂直方向の読出行（垂直方向のアドレス）や水平方向の読出列（水平方向のアドレス）を規定する（撮像部１０の行を選択する）垂直アドレス設定部１４ａと、垂直アドレス設定部１４ａにて規定された読出アドレス上（水平行方向）の単位画素３に対する制御線にパルスを供給して駆動する垂直駆動部１４ｂとを有する。

垂直アドレス設定部１４ａは、図示を割愛するが、信号を読み出す行の基本的な制御を行なう垂直シフトレジスタあるいはデコーダの他に、電子シャッタ用の行の制御を行なうシャッタシフトレジスタも有する。

垂直シフトレジスタは、撮像部１０から画素情報を読み出すに当たって各画素を行単位で選択するためのものであり、各行の垂直駆動部１４ｂとともに信号出力行選択手段を構成する。シャッタシフトレジスタは、電子シャッタ動作を行なうに当たって各画素を行単位で選択するためのものであり、各行の垂直駆動部１４ｂとともに電子シャッタ行選択手段を構成する。

通信・タイミング生成部１６は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子１ａを介して入力クロックCLK0や動作モードなどを指令するデータを受け取り、また端子１ｂを介して固体撮像装置１の情報を含むデータDATAを出力する通信インタフェースの機能ブロックとを備える。また、水平アドレス信号を水平アドレス設定部１２ａへ、また垂直アドレス信号を垂直アドレス設定部１４ａへ出力し、各アドレス設定部１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。

なお、通信・タイミング生成部１６は、撮像部１０や水平走査部１２など、他の機能要素とは独立して、別の半導体集積回路として提供されてもよい。この場合、撮像部１０や水平走査部１２などから成る撮像デバイスと通信・タイミング生成部１６とにより、半導体システムの一例である撮像装置が構築される。この撮像装置は、周辺の信号処理回路や電源回路なども組み込まれた撮像モジュールとして提供されてもよい。

カラム処理部２０は、垂直列ごとにカラム信号処理部２２を有して構成されており、１行分の画素の信号を受けて、その信号を処理する。たとえば、カラム信号処理部２２は、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理を利用したノイズ除去手段の機能を備えるようにしてもよい。

この場合、通信・タイミング生成部１６から与えられるサンプルパルスＳＨＰとサンプルパルスＳＨＤといった２つのサンプルパルスに基づいて、垂直信号線１８を介して入力された電圧モードの画素情報に対して、画素リセット直後の信号レベル（ノイズレベル；０レベル）と真の信号レベルとの差分をとる処理を行なうことで、画素ごとの固定ばらつきによる固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除く。

なお、カラム信号処理部２２には、ＣＤＳ処理機能部の後段に、必要に応じて信号増幅機能を持つＡＧＣ(Auto Gain Control) 回路やＡＤＣ(Analog Digital Converter)回路などを設けることも可能である。

カラム処理部２０により処理された画素情報を表わす信号電荷に応じた電圧信号は、水平走査部１２からの水平選択信号により駆動される少なくとも３段構成の水平選択スイッチ部６０（詳細は後述する）を介して所定のタイミングで読み出されて水平信号線８６に伝達されて、水平信号線８６の後端に接続された、出力端子８８ａと同数の出力回路８８に入力される。

出力回路８８は、撮像部１０から水平信号線８６を通して出力される各単位画素３の信号を適当なゲインで増幅した後、撮像信号Ｓ０として図示しない外部回路に出力端子８８ａを介して供給する。この出力回路８８は、たとえば、バッファリングだけする場合もあるし、その前に黒レベル調整、列ばらつき補正、信号増幅、色関係処理などを行なうこともある。

つまり、本実施形態のカラム型の固体撮像装置１においては、単位画素３からの出力信号（電圧信号）が、垂直信号線１８→カラム処理部２０→水平信号線８６→出力回路８８の順で出力される。その駆動は、１行分の画素出力信号は垂直信号線１８を介してパラレルにカラム処理部２０に送り、処理後の信号は水平信号線８６を介してシリアルに出力するようにする。

なお、垂直列や水平列ごとの駆動が可能である限り、それぞれのパルス信号を単位画素３に対して水平行方向および垂直列方向の何れに配するか、すなわちパルス信号を印加するための駆動クロック線の物理的な配線方法は自由である。

外部回路は、撮像部１０や駆動制御部７などが同一の半導体領域に一体的に形成された固体撮像素子とは別の基板（プリント基板もしくは半導体基板）上に構成されており、各撮影モードに対応した回路構成が採られるようになっている。

撮像部１０や駆動制御部７などからなる固体撮像素子（本発明に係る半導体装置や物理情報取得装置の一例）と外部回路とによって、固体撮像装置１が構成されている。駆動制御部７を撮像部１０やカラム処理部２０と別体にして、撮像部１０やカラム処理部２０で固体撮像素子（本発明に係る半導体装置の一例）を構成し、この固体撮像素子（本発明に係る半導体装置の一例）と、別体の駆動制御部７とで、固体撮像装置（本発明に係る物理情報取得装置の一例）として構成するようにしてもよい。

たとえば、外部回路は、出力回路８８から出力されたアナログの撮像信号Ｓ０をデジタルの撮像データＤ０に変換するＡ／Ｄ（Analog to Digital ）変換部と、Ａ／Ｄ変換部によりデジタル化された撮像データＤ０に基づいてデジタル信号処理を施すデジタル信号処理部（ＤＳＰ；Digital Signal Processor）とを備える。

デジタル信号処理部は、たとえば、Ａ／Ｄ変換部から出力されるデジタル信号を適当に増幅して出力するデジタルアンプ部の機能を持つ。また、たとえば色分離処理を施してＲ（赤），Ｇ（緑），Ｂ（青）の各画像を表す画像データＲＧＢを生成し、この画像データＲＧＢに対してその他の信号処理を施してモニタ出力用の画像データＤ２を生成する。また、デジタル信号処理部には、記録メディアに撮像データを保存するための信号圧縮処理などを行なう機能部が備えられる。

また外部回路は、デジタル信号処理部にてデジタル処理された画像データＤ２をアナログの画像信号Ｓ１に変換するＤ／Ａ（Digital to Analog ）変換部を備える。Ｄ／Ａ変換部から出力された画像信号Ｓ１は、液晶モニタなどの表示デバイスに送られる。操作者は、この表示デバイスに表示されるメニューや画像を見ながら、撮像モードを切り替えるなどの各種の操作を行なうことが可能になる。

このような構成の固体撮像装置１において、水平走査部１２や垂直走査部１４およびそれらを制御する通信・タイミング生成部１６により、撮像部１０の各画素を水平行単位で順に選択し、その選択した１つの水平行分の画素の情報を同時に読み出すタイプのＣＭＯＳイメージセンサが構成される。

なおここでは、固体撮像素子の後段の信号処理を担当する外部回路を固体撮像素子（チップ）外で行なう例を示したが、外部回路の全てもしくは一部（たとえばＡ／Ｄ変換部やデジタルアンプ部など）の機能要素を、固体撮像素子のチップに内蔵するように構成してもよい。つまり、撮像部１０や駆動制御部７などが同一の半導体領域に一体的に形成された固体撮像素子と同一の半導体基板上に外部回路を構成して、実質的に、固体撮像装置１と物理情報取得装置とが同一のものとして構成してもよい。

また、図では、水平選択スイッチ部６０や駆動制御部７を撮像部１０とともに備えて固体撮像装置１を構成し、実質的に、固体撮像装置１が物理情報取得装置としても機能するように構成しているが、物理情報取得装置は、必ずしもこのような構成に限定されない。

本発明に係る物理情報取得装置は、少なくとも水平選択スイッチ部６０と、水平選択スイッチ部６０に制御パルスを供給する駆動制御部７の一機能部分を備えていればよく、水平選択スイッチ部６０や駆動制御部７の全体もしくは前記一機能部分が撮像部１０と同一の半導体領域に一体的に形成されたものであることは要件ではない。水平選択スイッチ部６０および駆動制御部７を、撮像部１０とは異なる回路基板（別の半導体基板に限らず一般的な回路基板をも意味する）に形成してもよい。

＜水平選択スイッチ部の詳細；第１実施形態＞
図２は、水平選択スイッチ部６０近傍の第１実施形態の回路構成例を示すブロック図である。

読出回路としてのカラム処理部２０は、垂直列ごとにカラム信号処理部２２を有して構成されており、１行分の画素の信号を受けて、その信号を処理する。それぞれのカラム信号処理部２２は、一例として、信号転送スイッチ２４（＿ｋ；ｋは正の整数）と蓄積容量２６（＿ｋ；ｋは正の整数）とが設けられている。各列の信号転送スイッチ２４を纏めて信号転送スイッチ部２４ＱＴといい、各列の蓄積容量２６を纏めて蓄積容量群２６Ｃという。各蓄積容量２６は、一端がカラム出力線２８に接続され、他端が接地される。カラム出力線２８は、垂直信号線１８と１対１に対応するものであり、実質的には、本願発明の伝送線に対応する。

第１実施形態の水平選択スイッチ部６０は、少なくとも３段構成の水平スイッチ回路を設けて、複数の単位画素３のそれぞれから対応する垂直信号線１８を介して出力される画素信号を、３段構成の水平スイッチ回路を用いて所定の順に選択して取り出することで、高速に信号電荷を読み出すことができるようにしている点に特徴を有する。

すなわち水平選択スイッチ部６０は、先ず、垂直信号線１８側である上段側に、複数の垂直信号線１８のそれぞれからの画素信号を所定の順に選択して出力する上段選択部としての水平スイッチ６１＿Ｂｍ（ｍは正の整数；本例では＿Ｂ１，Ｂ２，Ｂ３）と、水平スイッチ６１＿Ｂｍを介して複数の垂直信号線１８に対して実質的に共通に接続される出力回路８８および出力端子８８ａよりも多い数の上段選択出力線６６を備える。

さらに、水平選択スイッチ部６０は、出力回路８８側である下段側に、水平スイッチ６１＿Ｂｍで選択された画素信号を選択して出力する下段選択部としての水平スイッチ６３と、水平スイッチ６３で選択された画素信号を出力回路８８や出力端子８８ａ側に送る、下段選択出力線としての出力端子８８ａと同数の水平信号線８６を備える。

これら、水平スイッチ６１＿Ｂｍおよび上段選択出力線６６、並びに水平スイッチ６３および水平信号線８６を備える構成は、特許文献１に記載の仕組みと実質的に同じである。これに対して、本実施形態では、上段選択部である水平スイッチ６１＿Ｂｍと下段選択部である水平スイッチ６３との間に、上段側の複数の選択出力線のそれぞれからの画素信号を所定の順に選択して出力する中段選択部としての水平スイッチ群６２と、水平スイッチ群６２で選択された画素信号をより下段側に送る信号線としての中段選択出力線６７とを設けている。

ここで、中段選択部としての水平スイッチ群６２と中段選択出力線６７とからなる中段構成要素は、少なくとも１段設けられていればよい。結果的には、水平選択スイッチ部６０は、少なくとも３段構成の水平スイッチを設けた構成となる。中段構成要素を２段以上設けた場合には、それらの内の最終段の選択部で選択され対応する中段選択出力線に出力された画素信号が、下段側選択部としての水平スイッチ６３に入力されるように構成すればよい。以下具体的に説明する。

図１に示した撮像部１０の各列の単位画素３は、単位画素３に対応する各列の垂直信号線１８に共通接続され、各垂直信号線１８は、カラム信号処理部２２の対応する信号転送スイッチ２４に接続されている。つまり、信号転送スイッチ部２４ＱＴを構成する信号転送スイッチ２４は、撮像部１０の列数に対応した個数が設けられる。

図２には、３つのブロック（水平読出グループＢ１〜Ｂ３）が示されており、それぞれのブロックには４個の信号転送スイッチ２４（計１２個；＿１〜１２）が設けられている。ただし、実際の撮像部１０は、数百あるいはそれ以上の列数を有しており、これに対応する信号転送スイッチ２４の個数を有する信号転送スイッチ部２４ＱＴが必要となる。たとえば、ＶＧＡ（Video Graphics Array）クラスでは７００程度、ＳＶＧＡ（Super Video Graphics Array）クラスでは１３００程度、ＨＤＴＶ（High Definition Television）クラスでは２０００程度の列数となり、これらに対応した信号転送スイッチの個数を有した信号転送スイッチ部２４ＱＴの配置が必要となる。

信号転送スイッチ２４＿１〜１２の制御ゲート端には、クロックφＴが共通入力される。信号転送スイッチ２４＿１〜１２の出力端は、水平選択スイッチ部６０内の信号転送スイッチ２４＿１〜１２に対応して配置される第１段目の水平スイッチ６１＿１〜１２の入力端を接続するカラム出力線２８に接続されている。ここで、第１段目の水平スイッチ６１＿１〜１２は、第１段目の水平スイッチ群６１の一部を構成する。

第１段目の水平スイッチ６１＿１〜１２は、信号電荷の水平読出順序に従って、第１段目の水平スイッチ４つごとにグループ分けされ、それぞれ水平読出グループＢ１〜Ｂ３に属する。たとえば、第１段目の水平スイッチＱＴ１〜ＱＴ４は、水平読出グループＢ１に属する。

なお、この第１実施形態では、それぞれが４つの垂直信号線１８でなる３つの水平読出グループ群Ｂを示しているが、水平読出グループ群Ｂの個数ｍは、実際には、撮像部１０の垂直信号線１８の総列数を、水平読出グループＢｍ内に存する水平スイッチ６１＿ｋの個数ｊで割った数に対応して設けられる。第１実施形態ではｊ＝４であり、撮像部１０の列数の４分の１の数あるいは撮像部１０の列数の４分の１の数に１を加えた数となる。撮像部１０の列数が“４”で割り切れない場合、最後の水平読出グループ内における第１段目の水平スイッチの個数は、“４”に余りの個数を加えた数としてもよいし、余りの個数のみとしてもよいからである。

またこの場合、図２に示したと同様に、全ての水平読出グループ群Ｂに対して１つの水平スイッチ６３を設ける構成、すなわち１つの中段選択出力線６７に対して出力回路８８が１つ設けられる構成を採ってもよい。これは、言い換えれば、全ての垂直信号線１８に対して１つの水平スイッチ６３が設けられる構成である。

あるいは、後述する図６に示すように、さらに複数の水平読出グループＢｍを有してなる別の水平読出グループ群Ｃｐ（ｐは正の整数）に分け、水平読出グループ群Ｃｐ内の全ての垂直信号線１８に対して１つの水平スイッチ６３＿ｐが設けられる構成を採ることもできる。

各水平読出グループＢ１〜Ｂ３内では、第１段目の水平スイッチ６１＿１〜４，５〜８，９〜１２の出力端が、それぞれ上段選択出力線６６＿１〜３によって共通接続されている。共通接続された上段選択出力線６６＿１〜３は、それぞれ第２段目の水平スイッチ６２＿ｍ（本例では＿１〜３）の入力端に接続され、第２段目の水平スイッチ６２＿１〜３の出力端は、中段選択出力線６７に接続されている。第２段目の水平スイッチ６２＿１〜３は、第２段目の水平スイッチ群６２の一部を構成する。

ここで、第２段目の水平スイッチ６２＿１〜３は、転送される媒体が電子であるため、その入力側がドレインであり、その出力側がソースである。また、第２段目の水平スイッチ６２＿１〜３は、水平読出グループＢ１〜Ｂ３にそれぞれ１つ配置されることになる。

共通接続された中段選択出力線６７は、第３段目の水平スイッチ６３の入力端に接続され、第３段目の水平スイッチ６３の出力端は、下段選択出力線としての水平信号線８６に接続されている。水平信号線８６は、その一端が出力回路８８に接続されている。

一方、たとえばシフトレジスタなどで構成された水平アドレス設定部１２ａは、水平クロックに同期して水平方向に順次制御信号としての水平転送クロックφＨｋとゲートクロックφＧＨを発生する。これを受けて、水平駆動部１２ｂは、水平アドレス設定部１２ａの出力および所定の制御クロックを論理演算して、その論理演算した結果信号を、水平選択スイッチ部６０を駆動する制御信号として用いる。

具体的には、水平駆動部１２ｂは、ＡＮＤ回路７１（図では７１＿１〜１２）で構成されており、ゲートクロックφＧＨが共通入力されるとともに、水平アドレス設定部１２ａからの対応する制御出力としての、撮像部１０の選択された行の信号電荷を順次転送するための水平転送クロックφＨ１〜１２が順次入力される。

水平駆動部１２ｂの各ＡＮＤ回路７１＿１〜１２は、水平転送クロックφＨ１〜φＨ１２とゲートクロックφＧＨとの論理積をとり、その結果を、対応する第１段目の水平スイッチ６１＿１〜１２の制御ゲート端にそれぞれ出力する。

また、水平選択スイッチ部６０は、水平読出グループＢｍごとに、それぞれＯＲ回路７２＿ｍ（本例ではｍ＝３）を有し、各ＯＲ回路７２＿１〜３には、水平アドレス設定部１２ａから出力されるクロック群φＨｋ、すなわち水平転送クロックφＨ１〜φＨ４，φＨ５〜φＨ８，φＨ９〜φＨ１２がそれぞれ入力される。各ＯＲ回路７２＿１〜３は、入力された水平転送クロックφＨ１〜φＨ４，φＨ５〜φＨ８，φＨ９〜φＨ１２の論理和をそれぞれとり、その結果出力φＧ７２＿ｍを、対応する第２段目の水平スイッチ６２＿１〜３にそれぞれ出力する。

したがって、各水平読出グループＢ１〜Ｂ３には、それぞれ、４つの第１段目の水平スイッチ６１（＿１〜４，５〜８，９〜１２の何れかの組）、１つの第２段目の水平スイッチ６２（＿１〜３の何れか）、１つのＯＲ回路７２（＿１〜３の何れか）、４つのＡＮＤ回路７１（＿１〜４，５〜８，９〜１２の何れかの組）を有する。

さらに、水平選択スイッチ部６０は、水平読出グループＢ１〜Ｂ３全体に対して１つのＯＲ回路７３を有し、ＯＲ回路７３には、水平アドレス設定部１２ａから出力されるクロック群φＨｋの全ての水平転送クロックφＨ１〜φＨ１２が入力される。なお、実質的に全ての水平転送クロックφＨ１〜φＨ１２がＯＲ回路７３に入力されればよく、図示したような水平転送クロックφＨ１〜φＨ１２そのものが直接に入力される構成に限らず、たとえば、ＯＲ回路７２＿１〜３の各論理和出力がＯＲ回路７３に入力されるようにしてもよい。ＯＲ回路７３は、入力された水平転送クロックφＨ１〜φＨ１２の論理和をとり、その結果出力φＧ７３を第３段目の水平スイッチ６３に出力する。

なお図示を割愛するが、水平信号線８６には、他端が接地されたリセットスイッチが接続され、リセットスイッチは、制御ゲート端に入力されるクロックφＲＳＴＨによって水平信号線８６および現在水平読出を行なっている水平読出グループＢ内の上段選択出力線６６の電位をグランドレベルにリセットする。

図３は、第１実施形態の構成において、１行分の水平読出動作を説明するタイミングチャートである。図３において、水平アドレス設定部１２ａから１行分の水平読出順序に従った水平転送クロックφＨ１〜φＨ１２が順次、ＡＮＤ回路７１＿１〜１２に出力されるとともに、水平転送クロックφＨ１〜φＨ４，φＨ５〜φＨ８，φＨ９〜φＨ１２ごとに、ＯＲ回路７２＿１，２，３に出力される。

ＡＮＤ回路７１＿１〜１２のそれぞれは、ゲートクロックφＧＨと、対応して入力される水平転送クロックφＨ１〜φＨ１２との論理積（φｇ１〜φｇ１２）をとり、その論理積出力φｇ１〜φｇ１２を第１段目の水平スイッチ６１＿１〜１２の制御ゲート端にそれぞれ入力する。

一方、水平スイッチ６１＿Ｂ１および水平スイッチ６２＿１に対応して設けられたＯＲ回路７２＿１は、水平転送クロックφＨ１〜φＨ４の論理和（φＧ７２＿１）をとり、論理和出力φＧ７２＿１を第２段目の水平スイッチ６２＿１の制御ゲート端に入力する。また、水平スイッチ６１＿Ｂ２および水平スイッチ６２＿２に対応して設けられたＯＲ回路７２＿２は、水平転送クロックφＨ５〜φＨ８の論理和（φＧ７２＿２）をとり、論理和出力φＧ７２＿２を第２段目の水平スイッチ６２＿２の制御ゲート端に入力する。

また、水平スイッチ６１＿Ｂ３および水平スイッチ６２＿３に対応して設けられたＯＲ回路７２＿３は、水平転送クロックφＨ９〜φＨ１２の論理和（φＧ７２＿３）をとり、論理和出力φＧ７２＿３を第２段目の水平スイッチ６２＿３の制御ゲート端に入力する。また、ＯＲ回路７３は、水平転送クロックφＨ１〜φＨ１２の論理和（φＧ７３）をとり、論理和出力φＧ７３を第３段目の水平スイッチ６３の制御ゲート端に入力する。

ここで、水平転送クロックφＨ１〜φＨ１２の各オン状態は、隣接する水平転送クロックφＨ１〜φＨ１２のオン状態を連続する波形を形成しているため、ＯＲ回路７２＿１が論理和をとることによって水平転送クロックφＨ１〜φＨ４のオン状態が連続する１つのゲートクロックφＧ７２＿１を生成出力する。ＯＲ回路７２＿２が論理和をとることによって水平転送クロックφＨ５〜φＨ８のオン状態が連続する１つのゲートクロックφＧ７２＿２を生成出力する。ＯＲ回路７２＿３が論理和をとることによって水平転送クロックφＨ９〜φＨ１２のオン状態が連続する１つのゲートクロックφＧ７２＿３を生成出力する。さらにＯＲ回路７３が論理和をとることによって水平転送クロックφＨ１〜φＨ１２のオン状態が連続する１つのゲートクロックφＧ７３を生成出力する。

したがって、ＡＮＤ回路７１＿１〜４からの論理積出力φｇ１〜φｇ４が順次第１段目の水平スイッチ６１＿１〜４の制御ゲート端に入力されて、この第１段目の水平スイッチ６１＿１〜４が順次オン状態になると、蓄積容量２６＿１〜４に蓄積された信号電荷は、第１段目の水平スイッチ６１＿１〜４を介して上段選択出力線６６＿１に出力され、この間、さらにＯＲ回路７２＿１の論理和出力φＧ７２＿１が第２段目の水平スイッチ６２＿１の制御ゲート端に入力される。この第２段目の水平スイッチ６２＿１がオン状態となっているので、信号電荷は中段選択出力線６７に出力され、さらに第３段目の水平スイッチ６３がオン状態となっているので、信号電荷は下段選択出力線である水平信号線８６に出力され、出力回路８８を介して出力端子８８ａに出力信号Ｖout として出力される。

同様に、アンドＡＮＤ回路７１＿５〜８からの論理積出力φｇ５〜φｇ８が順次第１段目の水平スイッチ６１＿５〜８の制御ゲート端に入力されて、この第１段目の水平スイッチ６１＿５〜８が順次オン状態になると、蓄積容量２６＿５〜８に蓄積された信号電荷は、第１段目の水平スイッチ６１＿５〜８を介して上段選択出力線６６＿２に出力される。この間、さらにＯＲ回路７２＿２の論理和出力φＧ７２＿２が第２段目の水平スイッチ６２＿２の制御ゲート端に入力されて、この第２段目の水平スイッチ６２＿２がオン状態となっているので、信号電荷は中段選択出力線６７に出力され、さらに第３段目の水平スイッチ６３がオン状態となっているので、信号電荷は下段選択出力線である水平信号線８６に出力され、出力回路８８を介して出力端子８８ａに出力信号Ｖout として出力される。

同様に、アンドＡＮＤ回路７１＿９〜１２からの論理積出力φｇ９〜φｇ１２が順次第１段目の水平スイッチ６１＿９〜１２の制御ゲート端に入力されて、この第１段目の水平スイッチ６１＿９〜１２が順次オン状態になると、蓄積容量２６＿９〜１２に蓄積された信号電荷は、第１段目の水平スイッチ６１＿９〜１２を介して上段選択出力線６６＿３に出力される。この間、さらにＯＲ回路７２＿３の論理和出力φＧ７２＿３が第２段目の水平スイッチ６２＿３の制御ゲート端に入力されて、この第２段目の水平スイッチ６２＿３がオン状態となっているので、信号電荷は中段選択出力線６７に出力され、さらに第３段目の水平スイッチ６３がオン状態となっているので、信号電荷は下段選択出力線である水平信号線８６に出力され、出力回路８８を介して出力端子８８ａに出力信号Ｖout として出力される。

つまり、各蓄積容量２６＿ｋに蓄積された信号電荷は、１段目の水平スイッチ６１＿Ｂｍ内の水平スイッチ６１＿ｋの何れか、２段目の水平スイッチ６２＿ｍの何れか、および３段目の水平スイッチ６３がともにオンになった状態のときに水平信号線８６に読み出されることになるので、行方向に信号電荷に対応する電圧信号が順次読み出され、読み出された信号は、出力回路８８を通り出力信号Ｖout として出力端子８８ａに出力される。

また、図２では図示を割愛したリセットスイッチの制御ゲート端にクロックφＲＳＴＨが入力され、このリセットスイッチが中段選択出力線６７および読み出しが行なわれている水平読出グループＢ内の上段選択出力線６６の電位をグランドレベルにリセットするため、中段選択出力線６７から順次出力される各信号電荷間の干渉が防止される。

このような仕組みにより、中段選択出力線６７には、全ての１行分の信号電荷に対応する第１段目の水平スイッチ群６１が接続されるのではなく、第２段目の水平スイッチ群６２のみが接続されるため、中段選択出力線６７に対する寄生容量が減少する。また、最下段の選択出力線に相当する水平信号線８６には、全ての１行分の信号電荷に対応する第１段目の水平スイッチ群６１や全ての水平スイッチ群６２が接続されるのではなく、第３段目の水平スイッチ６３のみが接続されるため、水平信号線８６に対する寄生容量が特許文献１の仕組みよりも激減する。

すなわち、水平スイッチを３段構成としたことで、出力回路８８と接続される最終段の選択出力線である水平信号線８６における寄生容量が、３段目の水平スイッチの数で決まることになり、２段目の水平スイッチ６２＿ｍの個数の影響を受けなくなり、実質的に、特許文献１に記載の仕組みよりも格段に減少することとなる。

たとえば、前記（３）項における“１つの水平読出スイッチ９８４のソースの容量×水平読出スイッチ部９８４Ｑｈ内の水平読出スイッチ９８４の総数（スイッチ総容量）が、“１つの第２段目の水平スイッチ６２のソースの容量×第２段目の水平スイッチ６２の総数（２段目スイッチ総容量）”となり、前記第（４）項における“水平信号線９８６と１つの水平読出スイッチ９８４とを接続する配線の容量×水平読出スイッチ部９８４Ｑｈ内の水平読出スイッチ９８４の総数（スイッチ配線総容量）”が“中段選択出力線６７と１つの第２段目の水平スイッチ６２とを接続する配線の容量×第２段目の水平スイッチ６２の総数（２段目スイッチ配線総容量）”となる。

しかしながら、中段選択出力線６７における寄生容量は、原理的には、水平信号線８６に対する寄生容量に影響を与えず、専ら、最下段である第３段目の水平スイッチ６３のみが影響を与える。よって、前記（３）項におけるスイッチ総容量が、“１つの第３段目の水平スイッチ６３のソースの容量×第３段目の水平スイッチ６３の総数（３段目スイッチ総容量）”となり、前記第（４）項におけるスイッチ配線総容量”が“水平信号線８６と１つの第３段目の水平スイッチ６３とを接続する配線の容量×第３段目の水平スイッチ６３の総数（３段目スイッチ配線総容量）”となる。

これにより、水平信号線８６の寄生容量が特許文献１の仕組みよりも激減するので、水平方向に読み出される信号電荷の寄生容量に対する電荷分配が小さくなって信号電荷の損失が極めて少なくなるとともに、寄生容量が小さくなる。上段側の負荷も、２段構成の場合よりも小さくすることができる。したがって、チップ面積の増大を抑えつつ、信号電荷を高感度かつ極めて高速に転送する利点を有する増幅型固体撮像装置構成のエリアセンサを実現することができる。

なお、実際には、中段選択出力線６７における寄生容量も、読出速度に影響を与え得るので、トータルの寄生容量の低減効果を考慮すると、１つの水平読出グループＢ当りの第１段目の水平スイッチの個数および１つの中段選択出力線６７当りの第２段目の水平スイッチの個数、すなわち第２段目の水平スイッチ周りの構成、並びに、全体の水平読出グループＢ当たりの第３段目の水平スイッチの個数および１つの水平信号線８６当りの第３段目の水平スイッチの個数、すなわち第３段目の水平スイッチ周りの構成のバランスをとることが望ましい。

上述した固体撮像装置１による信号電荷の読出動作は、図１１に示す従来の固体撮像装置９０１に用いた水平転送クロックφＨ，φＧＨ，φＴ，φＲＳＴＨのみを用いてゲート回路で実現し、新規なクロックを用いていない。すなわち、新規なゲートクロックφＧ７２＿１〜φＧ７２＿３は、ＯＲ回路７２，７３による論理和出力によって得、クロックφｇ１〜φｇ１２は、水平駆動部１２ｂによる論理積出力によって得ているので、固体撮像装置１の周辺回路を複雑にすることなく、固体撮像装置１を実現することができる。

また、撮像部１０から選択された１行分の信号電荷を全て水平読出した後に、水平帰線期間中にカラム処理部２０内の蓄積容量群２６Ｃを全てリセットし、その後撮像部１０から選択された次の１行分の信号電荷を水平読出する必要があるが、このリセット処理は、水平帰線期間中に、信号転送スイッチ部２４ＱＴをオフ状態に保持したまま、第１段目の水平スイッチ群６１と第２段目の水平スイッチ群６２と水平スイッチ６３と図示しないリセットスイッチとをオン状態にすることによって実現することができる。この場合、同時に上段選択出力線６６と対応する第２の中段選択出力線６７の電位もリセットされる。

＜水平スイッチが４段以上の構成＞
図４および図５は、水平スイッチを４段以上設ける場合の水平選択スイッチ部６０の構成を示した概念図である。上記第１実施形態では、最上段の水平スイッチ群６１と最下段の水平スイッチ６３との間に、中段選択部として水平スイッチ群６２を１段設けていたが、これを２段以上にすることもできる。その場合、図４および図５に示すように、複数の中段選択部６２＊（＊はａ〜ｚ）のうちの下段側が、自身よりも上段側の出力信号を受けて、さらに自身よりも下段側に送るように構成する。

最下段の水平スイッチ６３を頂点とし、最上段の水平スイッチ６１＿ｋを底辺とする水平スイッチ群の逆ピラミッド構成を作る。この場合にも、水平スイッチ６３は、図４に示すように最下段の中段選択部６２ｚの出力側の中段選択出力線６７ｚを共通接続して１つ設けるようにしてもよいし、図５に示すように最下段の中段選択部６２ｚの出力側の中段選択出力線６７ｚをグループ分けして、そのグループに対して１つずつ設けるようにしてもよい（図６も参照）。

このような構成でも、原理的に、水平信号線８６に対する寄生容量に影響を与えるのは、専ら、最下段の水平スイッチ６３のみであり、水平方向に読み出される信号電荷の寄生容量に対する電荷分配が小さくなって信号電荷の損失を極めて少なくできる。

＜下段選択部を複数配する構成＞
図６は、図２に示した第１実施形態の構成を基本として、下段選択部を複数配する場合の水平選択スイッチ部６０近傍の構成を示した概念図である。この場合、中段選択出力線としての中段選択出力線６７＿ｐと下段選択部としての水平スイッチ６３＿ｐの組をｐ個（ｐは２以上の正の整数）備えるものとする。また、下段選択出力線としての水平信号線８６は、各水平スイッチ６３＿ｐを介して、複数の中段選択出力線６７＿ｐに対して実質的に共通に接続されている。

すなわち、図６に示すように、複数の水平読出グループＢｍを有してなる別の水平読出グループ群Ｃｐに分け、その水平読出グループ群Ｃｐ内に１つの第３の水平スイッチ６３＿ｐを配し、全ての水平読出グループ群Ｃｐの水平スイッチ６３＿ｐの出力端を、下段選択出力線としての水平信号線８６に共通に接続する。つまり、図６に示す構成では、複数の中段選択出力線６７＿ｐに対して出力回路８８が１つ設けられる構成を採る。これは、言い換えれば、水平読出グループ群Ｃｐごとに、その水平読出グループ群Ｃｐ内の全ての垂直信号線１８に対して１つの水平スイッチ６３＿ｐが設けられる構成である。

この場合、１つの第２段目の水平スイッチ６２＿ｍが担当する第１段目の水平スイッチ６１＿ｋの数、１つの第３段目の水平スイッチ６３＿ｐが担当する第２段目の水平スイッチ６２＿ｍの数は、トータルの寄生容量の低減効果を考慮して決めるのがよい。

図６では、２つの水平読出グループＢ１＿C1，Ｂ２＿C1で第１の水平読出グループＣ１を構成し、以下同様に、水平読出グループＢ１＿Cp，Ｂ２＿Cpで第ｐの水平読出グループＣｐを構成する形態で示している。

図６に示す構成を採ることで、中段選択出力線６７＿ｐのそれぞれに個別の出力回路８８＿ｐを設けるのではなく、中段選択出力線６７＿ｐのそれぞれからの信号を水平スイッチ６３＿ｐを用いて時分割で選択することで、１つの出力回路８８から出力するようにできる。

水平スイッチ６２＿ｍを介して中段選択出力線６７＿ｐに出力された信号を、それぞれ個別の出力アンプで出力すると、個々のアンプが持つばらつきの影響を受け、出力信号に段差が生成される可能性がある。この出力信号の段差の生成は、画像に縦筋や縦縞などを発生させる原因となり、画質に悪影響を及ぼす。

これに対して、図６に示す構成では、水平スイッチ６２＿ｍを介して中段選択出力線６７＿ｐに出力された信号を、３段目の水平スイッチ６３＿ｐを用いて順次選択することで、１つの出力回路８８から出力するようにしている。これにより、出力アンプが異なることに起因する出力信号の段差の生成および出力信号の段差に起因する画像の縦筋や縦縞などの発生を確実に防止することができる。

＜水平選択スイッチ部の詳細；第２実施形態＞
図７は、水平選択スイッチ部６０近傍の第２実施形態の回路構成例を示すブロック図である。第２実施形態の水平選択スイッチ部６０は、第１実施形態の水平選択スイッチ部６０に示した３段の水平スイッチを設ける仕組みにおける下段選択部を複数配する構成を利用して、垂直列を所定に基準に従ってグループ分けし、蓄積容量群２６Ｃに蓄積された信号電荷を各グループに対応する中段選択出力線６７に区分して同時に読み出しつつ、最終的には、１つの水平信号線８６を介して１つの出力回路８８から順次（時分割で）読み出す構成を採っている点に特徴を有する。以下、第１実施形態との違いを中心に具体的に説明する。

ここでは、一例として、奇数列と偶数列とにグループ分けし、蓄積容量群２６Ｃに蓄積された信号電荷を行方向における奇数番目の信号電荷と偶数番目の信号電荷とに区分して２本の中段選択出力線６７ａ，６７ｂから同時に読み出しつつ、最終的には、１つの水平信号線８６を介して１つの出力回路８８から順次（時分割で）読み出す構成を採る。

具体的には、水平読出グループＢ１について詳細を示すように、各水平読出グループＢｍごとに、奇数列の集まりである奇数グループＢｍ＿ｏ（ｏｄｄ）と、偶数列の集まりである偶数グループＢｍ＿ｅ（ｅｖｅｎ）とに分ける。そして、水平選択スイッチ部６０においては、１段目の水平スイッチ群６１における奇数列２ｎ−１（ｎは正の整数）とそれに隣接する偶数列２ｎの各水平スイッチ６１＿ｋの制御ゲート端を共通に接続する。

また、第１段目の奇数列の水平スイッチ６１＿Ｂ１ｏ内の水平スイッチ６１＿２ｎ−１（図示の例では１，３，５，７）の出力端は、それぞれ上段選択出力線６６＿１ｏによって共通接続し、共通接続された上段選択出力線６６＿１ｏは第２段目の水平スイッチ６２＿１ｏの入力端に接続され、第２段目の水平スイッチ６２＿１ｏの出力端は中段選択出力線６７＿１ｏに接続する。

一方、第１段目の偶数列の水平スイッチ６１＿Ｂ１ｅ内の水平スイッチ６１＿２ｎ（図示の例では２，４，６，８）の出力端は、それぞれ上段選択出力線６６＿１ｅによって共通接続され、共通接続された上段選択出力線６６＿１ｅは第２段目の水平スイッチ６２＿１ｅの入力端に接続され、第２段目の水平スイッチ６２＿１ｅの出力端は中段選択出力線６７＿１ｅに接続されている。第２段目の水平スイッチ６２＿１ｏ，１ｅの制御ゲート端が共通に接続されている。

中段選択出力線６７＿１ｏは、第３段目の水平スイッチ６３＿１ｏの入力端に接続され、第３段目の水平スイッチ６３＿１ｏの出力端は、下段選択出力線としての水平信号線８６に接続されている。同様に、中段選択出力線６７＿１ｅは、第３段目の水平スイッチ６３＿１ｅの入力端に接続され、第３段目の水平スイッチ６３＿１ｅの出力端は、第３段目の水平スイッチ６３＿１ｅの出力端と共通に、下段選択出力線としての水平信号線８６に接続されている。水平信号線８６は、その一端が出力回路８８に接続されている。

また、水平駆動部１２ｂにおいては、共通接続された水平スイッチ６１＿＠の制御ゲート端に駆動パルスを供給する機能要素として、ＡＮＤ回路７４（図では７４＿１〜４）が設けられている。各ＡＮＤ回路７４には、ゲートクロックφＧＨが共通入力されるとともに、水平アドレス設定部１２ａからの対応する制御出力としての、撮像部１０の選択された行の信号電荷を奇数列と偶数列とで同時に順次転送するための水平転送クロックφＨｑ（図ではφＨ１〜φＨ４）が順次入力される。

水平駆動部１２ｂの各ＡＮＤ回路７４＿１〜４は、水平転送クロックφＨ１〜φＨ４とゲートクロックφＧＨとの論理積をとり、その結果φＧ７６を、対応する第１段目の奇数列２ｎ−１および偶数列２ｎの水平スイッチ６１＿＠の共通接続された制御ゲート端に出力する。

また、水平駆動部１２ｂは、水平読出グループＢｍごとに、それぞれＯＲ回路７６＿ｍを有し、ＯＲ回路７６＿ｍには、水平アドレス設定部１２ａから出力されるクロック群すなわち水平転送クロックφＨ１〜φＨ４が入力される。ＯＲ回路７６＿ｍは、入力された水平転送クロックφＨ１〜φＨ４の論理和をとり、その結果φＧ７６＿ｍを、対応する第２段目の水平スイッチ６２＿１ｏ，１ｅの共通接続された制御ゲート端に出力する。

また、水平駆動部１２ｂは、水平読出グループＢｍ＿ｏ，ｅに対して共通に、ＡＮＤ回路７７ｏ，７７ｅおよびインバータ７８を有する。各ＡＮＤ回路７７ｏ，７７ｅには、ＯＲ回路７６の出力信号がそれぞれ入力される。また、奇数列用のＡＮＤ回路７７ｏには奇数列制御信号としての水平転送クロックφＨｏが入力される。偶数列用のＡＮＤ回路７７ｅには、偶数列制御信号として、水平転送クロックφＨｏをインバータ７８で反転した水平転送クロックφＨｅ（＝φＮＨｏ）が入力されるとともに、ゲートクロックφＧＨが入力される。

なお、多線（本例では２線）の中段選択出力線６７を用いることで、高速読出しを図るべく、水平転送クロックφＨｏのアクティブ期間は、ゲートクロックφＧＨのアクティブ期間内の前半の約１／２とする。

水平読出グループＢｍ（＿ｏ，ｅ）ごとに、各ＡＮＤ回路７７ｏは、ＯＲ回路７６の出力結果と水平転送クロックφＨｏとの論理積をとり、その結果出力φＧ７７ｏ＿ｍを、第３段目の奇数列２ｎ−１の水平スイッチ６３＿ｍｏの制御ゲート端に出力する。同様に、ＡＮＤ回路７７ｅは、ＯＲ回路７６の出力結果と水平転送クロックφＨｅとの論理積をとり、その結果出力φＧ７７ｅ＿ｍを、第３段目の偶数列２ｎの水平スイッチ６３＿ｍｅの制御ゲート端に出力する。

図８は、第２実施形態の構成において、１行分の水平読出動作を説明するタイミングチャートである。ここでは、第１列から第８列までを示している。第１段目の水平スイッチ６１＿１〜８および第２段目の水平スイッチ６２＿１ｏ，１ｅの制御ゲート端に入力される信号は、第１実施形態と同様に、１つの水平読出グループＢ内に４つのＡＮＤ回路７４＿１〜４と１つのＯＲ回路７６とによって生成される。

ただし、２つの中段選択出力線６７＿１ｏ，１ｅに対応して、１つの水平読出グループＢ１内では、第１実施形態における１つの水平読出グループＢ内のスイッチ構成が重複して設けられているため、ＡＮＤ回路７４＿１〜４の論理積出力とＯＲ回路７６の論理和出力とは共通使用される。

よって、ＯＲ回路７６の論理和出力φＧ７６は、第２段目の水平スイッチ６２＿１ｏ，１ｂの制御ゲート端に同時に入力されるので、行方向において奇数番目の蓄積容量２６＿２ｎ−１（本例では１，３，５，７）に蓄積された信号電荷と、偶数番目の蓄積容量２６＿２ｎ（本例では２，４，６，８）に蓄積された信号電荷との対、たとえば蓄積容量２６＿１に蓄積された信号電荷と蓄積容量２６＿２に蓄積された信号電荷との対が、それぞれ中段選択出力線６７＿１ｏ，１ｅから同時に出力される。

よって、図７に示す水平アドレス設定部１２ａから出力されるクロック群φＨｑの数は、図２に示す水平アドレス設定部１２ａから出力されるクロック群φＨｑの数の半分となる。多線（本例では２線）の中段選択出力線６７＿ｍｏ，ｍｅを用いることで、高速読出しを図ることができる。

各中段選択出力線６７＿ｍｏ，ｍｅに接続される水平スイッチの構成は図２に示す第１実施形態の構成と同じであるため、第１実施形態と同様な作用効果を有する。たとえば、奇数列の蓄積容量２６＿１，３，５，７に蓄積された信号電荷は、第１段目の奇数列の水平スイッチ６１＿１，３，５，７を介して上段選択出力線６６＿１ｏに出力される。この間、さらにＯＲ回路７６の論理和出力φＧ７６が第２段目の水平スイッチ６２＿１ｏの制御ゲート端に入力されて、この第２段目の水平スイッチ６２＿１ｏがオン状態となっているので、信号電荷は中段選択出力線６７＿１ｏに出力される。

この奇数列２ｎ−１の信号電荷の読出しと同時に、対応する偶数列２ｎの信号電荷の読出しが行なわれる。すなわち、蓄積容量２６＿２，４，６，８に蓄積された信号電荷は、第１段目の偶数列の水平スイッチ６１＿２，４，６，８を介して上段選択出力線６６＿１ｅに出力される。この間、さらにＯＲ回路７６の論理和出力φＧ７６が第２段目の水平スイッチ６２＿１ｅの制御ゲート端に入力され、この第２段目の水平スイッチ６２＿１ｅがオン状態となっているので、奇数列２ｎ−１の信号電荷の中段選択出力線６７＿１ｏへの出力と同時に、対応する偶数列２ｎ信号電荷は中段選択出力線６７＿１ｅに出力される。

一方、第３段目の水平スイッチ６３＿１ｏ，１ｅの制御ゲート端には、それぞれ奇数列、偶数列を示すＡＮＤ回路７７ｏ，７７ｅの論理積出力φＧ７７＿ｏ，ｅが入力される。よって、第３段目の奇数列用の水平スイッチ６３＿１ｏがオン状態となるゲートクロックφＧＨのアクティブ期間内の前半の約１／２にて、奇数列２ｎ−１の信号電荷のみが下段選択出力線である水平信号線８６に出力される。一方、第３段目の偶数列用の水平スイッチ６３＿１ｅがオン状態となるゲートクロックφＧＨのアクティブ期間内の後半の約１／２にて、偶数列２ｎの信号電荷のみが下段選択出力線である水平信号線８６に出力される。そして、それぞれ出力回路８８を介して出力端子８８ａに出力信号Ｖout として出力される。

つまり、各蓄積容量２６に蓄積された奇数列２ｎ−１と対応する偶数列２ｎの信号電荷は、２段目の水平スイッチまでは同時に読み出されるが、３段目の水平スイッチにより、奇数列２ｎ−１と対応する偶数列２ｎとで交互に（時分割で）読出しが行なわれる。

ここで、２段目の奇数列と偶数列の水平スイッチ６２＿１ｏ，１ｅを介して中段選択出力線６７＿１ｏ，１ｅに同時に出力された信号を、特許文献１の第５実施形態に記載のように、それぞれ個別の出力回路８８ｏ，８８ｅで個別の出力端子８８ａｏ，８８ａｏから出力すると、個々の出力回路８８ｏ，８８ｅが持つばらつきの影響を受け、出力信号Ｖｏ，Ｖｅに段差が生成される可能性がある。この出力信号Ｖｏ，Ｖｅの段差の生成は、画像に縦筋や縦縞などを発生させる原因となり、画質に悪影響を及ぼす。

これに対して、第２実施形態では、２段目の奇数列と偶数列の水平スイッチ６２＿１ｏ，１ｅを介して中段選択出力線６７＿１ｏ，１ｅに同時に出力された信号Ｖｏ，Ｖｅを、３段目の水平スイッチ６３＿１ｏ，１ｅを用いて、奇数列と偶数列とで交互に１つの出力回路８８から出力するようにしている。これにより、出力回路（出力アンプ）８８が異なることに起因する出力信号の段差の生成および出力信号の段差に起因する画像の縦筋や縦縞などの発生を確実に防止することができる。

図１１に示す従来の固体撮像装置９０１に用いた水平転送クロックφＨ，φＧＨ，φＴ，φＲＳＴＨに加えて、奇数列と偶数列とを判別するための水平転送クロックφＨｏを新規に用意しているが、全体としては、簡易なゲート回路の結果出力によって、各段の水平スイッチを制御することができるので、固体撮像装置１の周辺回路を複雑にすることなく、第２実施形態の動作をする固体撮像装置１を実現することができる。

また、使用目的によっては、出力回路（出力アンプ）８８の特性ばらつきを犠牲にしてでも、中段選択出力線６７＿１ｏ，１ｅに同時に出力された信号をそれぞれ個別の出力回路８８ｏ，８８ｅで個別の出力端子８８ａｏ，８８ａｏから同時に出力したい場合があるが、図のように、出力回路８８ｏ，８８ｅを設けておくことで、そのような出力も可能である。

また出力端子８８ａｏ，８８ａｏからの同時出力と出力回路８８ａからの時分割出力とを併用することもできる。あるいは、出力回路８８ｏ，８８ｅの系統と出力回路８８ａの系統の何れか一方の動作を適宜停止させることもできる。

なお、上述した第２実施形態では、中段選択出力線６７を２つにグループ分けした場合について説明したが、これに限らず、さらに中段選択出力線６７の線数を増やした多線出力するとすることができる。この場合、各水平読出グループＢ内における第１段目および第２段目の水平スイッチの構成が重複構成となる。

＜水平選択スイッチ部の詳細；第２実施形態の変形例＞
図１０は、第２実施形態の構成に対する変形例を説明する概念図である。中段選択出力線６７のグループ分けは、奇数列と偶数列に分けることに限らず、たとえば４ｎ−３から４ｎ（ｎは正の整数）までを１グループとするなど、様々なグループ分けが可能である。

また、複数の水平スイッチ群６２によって複数の中段選択出力線６７にそれぞれ出力された信号を、下段選択部である水平スイッチ６３を用いて１つの水平信号線８６を介して１つの出力回路８８にて出力する構成を備えていればよく、たとえば図１０（Ａ）に示すように、このような構成を複数備えた構成を採ることもできる。この場合、それぞれの出力回路８８からは同時並列的に信号を出力するのがよい。

また、実質的には図５に示したと同様の構成になるが、図１０（Ｂ）に示すように、下段選択部である水平スイッチ６３とそれを駆動する水平駆動部１２ｂのゲート回路の接続態様を切り替えることで、１つの出力回路８８から時分割で信号を出力するように動作させることもできる。

＜水平選択スイッチ部の詳細；第３実施形態＞
図９は、水平選択スイッチ部６０近傍の第３実施形態の回路構成例を示すブロック図である。第３実施形態は、撮像部１０の構成を、入射光量に応じた信号を出力する受光素子を含む画素が一次元状に配された線順次画素配列のものに変更している。いわゆるラインセンサへの水平選択スイッチ部６０の適用事例である。

図９から分かるように、撮像部１０がエリアセンサからラインセンサに置き換わっただけであり、水平選択スイッチ部６０の回路構成は、図２に示した第１実施形態のものと同様である。ここでは、第１実施形態と同様の水平選択スイッチ部６０を示しているが、第２実施形態の構成の水平選択スイッチ部６０も同様に適用可能である。

つまり、上述した本実施形態の水平選択スイッチ部６０の仕組みは、マトリクス状に配置された撮像素子を持つ撮像部１０への適用だけではなく、一列に配置された撮像素子を持つ撮像部１０に適用することでも、高速・高感度化が容易にできる。

ラインセンサの場合、その長さにもよるが、一般的には、単位画素３の配列方向における素子数が膨大になるので、出力回路と接続される水平信号線に存在する寄生容量がエリアセンサに比べて大きくなる傾向にあり、寄生容量に起因した読出スピードの劣化の問題がより大きくなる。

これに対して、水平スイッチを３段構成とすれば、第１実施形態で説明したように、出力回路と接続される最終段の選択出力線である水平信号線における寄生容量が、３段目の水平スイッチの数で決まることになり、特許文献１に記載の仕組みよりも格段に減少するので、水平方向に読み出される信号電荷の寄生容量に対する電荷分配が小さくなって信号電荷の損失が極めて少なくなるとともに、寄生容量が小さいので、チップ面積の増大を抑えつつ、信号電荷を高感度かつ極めて高速に転送する利点を有する増幅型固体撮像装置構成のラインセンサを実現することができる。

以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

たとえば、第１実施形態では、単位画素３が正方格子状に配された撮像部１０に対しての水平選択スイッチ部６０の適用事例を示したが、単位画素３が２次元状に配置されているものであればよく、正方格子状に限らない。たとえば特開平１０−１３６３９１号公報に記載のように、互いに隣接する受光素子の行同士において、一方の行の受光素子の配列が他方の行の受光素子の配列に対して配列間隔のほぼ１／２だけ相対的にずれて配置され、さらに行方向に隣接する受光素子間には２列分の列方向電荷転送装置が配置され、斜め方向に隣接する受光素子間には１列分の列方向電荷転送装置が配置されるように列方向電荷転送装置が受光素子間を蛇行するように半導体基板上に形成されている構成、すなわち斜めに画素を配列する斜行格子状の配置構成でもよい。

本発明の一実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。 水平選択スイッチ部近傍の第１実施形態の回路構成例を示すブロック図である。 第１実施形態の構成において、１行分の水平読出動作を説明するタイミングチャートである。 水平スイッチを４段以上設ける場合の水平選択スイッチ部の構成を示した概念図（その１）である。 水平スイッチを４段以上設ける場合の水平選択スイッチ部の構成を示した概念図（その２）である。 下段選択部を複数配する場合の水平選択スイッチ部の構成を示した概念図である。 水平選択スイッチ部近傍の第２実施形態の回路構成例を示すブロック図である。 第２実施形態の構成において、１行分の水平読出動作を説明するタイミングチャートである。 水平選択スイッチ部近傍の第３実施形態の回路構成例を示すブロック図である。 第２実施形態の構成に対する変形例を説明する概念図である。 従来の増幅型固体撮像装置の水平信号線近傍の回路構成を示すブロック図である。

符号の説明

１…固体撮像装置（物理情報取得装置）、３…単位画素、７…駆動制御部７、１０…撮像部、１２…水平走査部、１２ｂ…水平駆動部、１２ａ…水平アドレス設定部、１４…垂直走査部、１５…垂直制御線、１６…通信・タイミング生成部、１８…垂直信号線、２０…カラム処理部、２２…カラム信号処理部、２４…信号転送スイッチ、２６…蓄積容量、２８…カラム出力線、６０…水平選択スイッチ部、６１，６２…水平スイッチ群、６３…水平スイッチ、６６…上段選択出力線、６７…中段選択出力線、７１，７４，７７…ＡＮＤ回路、７２，７３，７６…ＯＲ回路、７８…インバータ、８６…水平信号線（下段選択出力線）、８８…出力回路、８８ａ…出力端子

Claims (10)

1. 物理量の変化を検知する複数の検知部と、それぞれの検知部で検知した物理量の変化に基づいて単位信号を出力する単位信号生成部とを単位構成要素内に含み、当該単位構成要素が所定の順に配された物理量分布検知のための半導体装置であって、
   複数の前記単位信号生成部のそれぞれから出力される信号をそれぞれ伝送する複数の伝送線と、
   前記複数の伝送線のそれぞれからの信号を出力するための出力端子と、
   前記複数の伝送線のそれぞれからの信号を所定の順に選択して出力する上段選択部と、
   前記上段選択部を介して複数の前記伝送線に対して実質的に共通に接続される、前記出力端子よりも多い数の上段選択出力線と、
   複数の前記上段選択部で選択された信号を実質的に選択して出力する下段選択部と、
   前記下段選択部で選択された信号を前記出力端子側に送る、前記出力端子と同数の下段選択出力線と、
   前記上段選択部と前記下段選択部との間に配された、上段側の複数の選択出力線のそれぞれからの信号を所定の順に選択して出力する少なくとも１段構成の中段選択部と、
   前記中段選択部で選択された信号をより下段側に送る信号線であって、複数の前記上段選択出力線に対して実質的に共通に接続される、前記出力端子よりも多い数の中段選択出力線と、
   前記上段選択部、前記中段上段選択部、および前記下段選択部に制御信号を供給する制御部と、
   を備え、
   前記少なくとも１段構成の中段選択部における最終段の選択部で選択され前記中段選択出力線に出力された信号が、前記下段側選択部に入力されるように構成されている
   ことを特徴とする半導体装置。
2. 前記下段選択出力線を介して伝送された信号を前記出力端子に出力する、前記出力端子と同数の出力部
   をさらに備えたことを特徴とする請求項１に記載の半導体装置。
3. 前記下段選択部は、複数の前記中段選択部で選択され前記中段選択出力線に出力された信号を選択して出力する
   ことを特徴とする請求項１に記載の半導体装置。
4. 前記中段選択出力線と前記下段選択部との組を複数備え、
   前記下段選択出力線は、複数の前記下段選択部を介して、複数の前記中段選択出力線に対して実質的に共通に接続され、
   複数の前記下段選択部のそれぞれは、複数の前記中段選択出力線に出力される信号を所定の順に選択して前記下段選択出力線に出力する
   ことを特徴とする請求項１に記載の半導体装置。
5. 前記複数の中段選択出力線に対応する前記中段選択部のそれぞれは、対応する前記上段選択出力線を介して伝送された信号を対応する前記中段選択出力線に同時に出力し、
   前記複数の下段選択部のそれぞれは、対応する前記中段選択出力線を介して伝送された信号を前記下段選択出力線に時分割で出力する
   ことを特徴とする請求項１に記載の半導体装置。
6. 前記下段選択出力線を介して伝送された信号を前記出力端子に出力する、前記出力端子と同数の出力部
   をさらに備えたことを特徴とする請求項５に記載の半導体装置。
7. 前記複数の単位信号生成部が２次元状に配置されている
   ことを特徴とする請求項１に記載の半導体装置。
8. 前記複数の単位信号生成部が長尺状に配置されている
   ことを特徴とする請求項１に記載の半導体装置。
9. 物理量の変化を検知する複数の検知部と、それぞれの検知部で検知した物理量の変化に基づいて単位信号を出力する単位信号生成部とを単位構成要素内に含み、当該単位構成要素が所定の順に配された物理量分布検知のための装置を使用し、物理量についての所定の検知条件の元で取得された前記単位信号に基づいて、所定目的用の物理情報を取得する物理情報取得方法であって、
   複数の前記単位信号生成部のそれぞれから対応する伝送線を介して出力される前記単位信号を、少なくとも３段構成のスイッチ回路を用いて所定の順に選択して取り出す
   ことを特徴とする物理情報取得方法。
10. 物理量の変化を検知する複数の検知部と、それぞれの検知部で検知した物理量の変化に基づいて単位信号を出力する単位信号生成部とを単位構成要素内に含み、当該単位構成要素が所定の順に配された物理量分布検知のための装置を使用し、物理量についての所定の検知条件の元で取得された前記単位信号に基づいて、所定目的用の物理情報を取得する物理情報取得装置であって、
    複数の前記単位信号生成部のそれぞれから対応する伝送線を介して出力される前記単位信号を出力するための出力端子と、
    前記伝送線を介して出力される前記単位信号を所定の順に選択して前記出力端子に渡す、少なくとも３段構成の選択スイッチ部と、
    前記選択スイッチ部に制御信号を供給する制御部と
    を備えたことを特徴とする物理情報取得装置。
    

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