KR100674957B1 - 임의의 서브-샘플링 레이트로 아날로그 신호를 평균화하여서브-샘플링하는 고체 촬상 소자 및 그 구동 방법 - Google Patents
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Abstract
임의의 서브-샘플링 레이트로 아날로그 신호를 평균화하여 서브-샘플링하는 고체 촬상 소자 및 그 구동 방법이 개시된다. 본 발명의 실시예에 따른 고체 촬상 소자는 APS 어레이, 평균화 회로부, 및 디지털 신호 출력부를 구비한다. 본 발명의 실시예에 따른 고체 촬상 소자는 APS 어레이, 평균화 회로부, 및 디지털 신호 출력부를 구비한다. APS 어레이는 2차원 로우(row)-컬럼(column) 형태로 배열된 픽셀들을 구비한다. 평균화 회로부는 소정의 서브-샘플링 레이트로 구동되는 서브-샘플링 모드에서 상기 서브-샘플링 레이트에 응답하여 홀수번째와 짝수번째의 로우들과 컬럼들에 해당하는 각각의 픽셀들에서 교대로 발생된 리셋 신호들과 영상 신호들을 축적하여 평균하고 덤핑하는 과정을 반복함으로써 평균화하고, 상기 평균화된 리셋 신호에 대한 상기 평균화된 영상신호의 차이에 응답하여 비교신호를 발생한다. 디지털 신호 출력부는 상기 비교신호에 응답하여 상기 픽셀들에서 발생된 영상 신호들에 대응하는 서브-샘플링된 디지털 신호를 발생한다. 본 발명의 실시예에 따른 CIS 형 고체 촬상 소자는, 커패시터를 추가하지 않고도 픽셀에서 출력되는 영상신호들을 임의의 서브-샘플링 레이트로 아날로그적으로 평균화하여 동영상을 위한 서브-샘플링할 수 있으며, 칩 크기를 증가시키지 않는 장점이 있다.
서브-샘플링, 고체 촬상 회로, CDS
Description
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 CIS형 고체 촬상 소자를 나타내는 블록도이다.
도 2은 도 1의 APS 어레이의 픽셀 구조를 나타내는 도면이다.
도 3은 디지털 신호들을 평균화하는 종래의 CIS형 고체 촬상 소자를 나타내는 블록도이다.
도 4는 도 3의 CDS 회로부를 나타내는 블록도이다.
도 5는 도 4의 CDS 회로에 대한 회로도이다.
도 6은 본 발명의 실시예에 따른 CIS 고체 촬상 소자를 나타내는 블록도이다.
도 7은 도 5의 평균화 CDS 회로부를 나타내는 블록도이다.
도 8은 도 7의 평균화 CDS 회로에 대한 회로도이다.
도 9는 본 발명의 실시예에 따른 CIS 고체 촬상 소자의 1/4 서브-샘플링 동작을 설명하기 위한 타이밍 다이어그램이다.
본 발명은 고체 촬상 소자(solid state image sensing device)에 관한 것으로, 특히 임의의 서브-샘플링 레이트로 동영상(moving picture) 구현 등에 필요한 아날로그 신호를 평균화하여 서브-샘플링 할 수 있는 CIS(CMOS Image Sensor) 형 고체 촬상 소자 및 그 구동 방법에 관한 것이다.
고체 촬상 소자는 크게 CIS 형 또는 CCD(Charge-Coupled Device) 형의 2가지로 분류된다. CIS 형은 CCD 형에 비해 저전압 동작이 가능하고 소비전력이 작으며, 표준 CMOS(complimentary metal oxide semiconductor) 공정을 사용하고, 집적화에 유리한 장점으로 인해 CCD 형을 대체하여 현재 많은 분야에서 사용되고 있다.
CIS형 고체 촬상 소자는 휴대폰 카메라, 디지털 스틸 카메라(digital still camera) 등에 장착되어, 시야에 전개되는 영상을 촬상하여 전기적 신호로 변환하여, 디지털 신호 처리부로 전송한다. 디지털 신호 처리부는 고체 촬상 소자에서 출력되는 컬러 이미지 데이터(R, G, B 데이터)를 신호 처리하여 LCD(liquid crystal display)와 같은 디스플레이 장치를 구동한다.
특히, CIS형 고체 촬상 소자를 적용하는 시스템에서, 고체 촬상 소자의 서브-샘플링 모드(sub-sampling mode)는 수직, 수평 해상도를 낮추어 영상신호를 출력 하는 모드이다. 이러한 서브-샘플링 모드는 동영상 디스플레이 단계, 촬상 하고자 하는 영상을 촬상하기 전에 미리 확인하는 프리뷰(preview) 단계, 또는 자동 촛점(focus) 설정 단계 등 고해상도로 디스플레이 할 필요가 없는 단계에서 높은 프레임 레이트(frame rate) 지원을 위하여 수행된다.
도 1은 일반적인 CIS형 고체 촬상 소자(100)를 나타내는 블록도이다.
CIS형 고체 촬상 소자(100)는 APS(active pixel sensor) 어레이(110), 로우(row) 구동부(120), 및 아날로그-디지털 변환부(ADC: analog-digital converter)(130)를 구비한다.
로우 구동부(120)는 로우 디코더(미도시)에서 제어 신호를 받고, 아날로그-디지털 변환부(130)는 컬럼(column) 디코더(미도시)에서 제어 신호를 받는다. 이외에 고체 촬상 소자(100)는 전반적인 타이밍제어 신호들과 각 픽셀의 선택 및 감지된 영상신호의 출력을 위한 어드레싱(addressing) 신호들을 생성하는 제어부(미도시)를 구비한다.
통상적으로 칼라 고체 촬상 소자(100)인 경우에, APS 어레이(110)를 이루는 각 픽셀 상부에 특정 컬러의 빛만 받아들이도록 컬러 필터(color filter)를 설치하는데, 색 신호를 구성하기 위하여 적어도 3 가지 종류의 컬러 필터를 배치한다. 가장 일반적인 컬러 필터 어레이는 한 행에 R(red), G(green) 2 가지 컬러의 패턴, 및 다른 행에 G(green), B(blue) 2 가지 컬러의 패턴이 반복적으로 배치되는 베이어(Bayer) 패턴을 가진다.
이 때, 휘도 신호와 밀접한 관련이 있는 G(green)는 모든 행에 배치되고, R(red) 컬러, B(blue) 컬러는 각 행마다 엇갈리게 배치되어 휘도 해상도를 높인다. 디지털 스틸 카메라 등에는 해상도를 높이기 위하여 100만 픽셀 이상의 많은 픽셀을 배열한 CIS가 적용되어 있다.
도 2는 도 1의 APS 어레이의 픽셀 구조를 나타내는 도면이다. 이하 도 1 및 2를 참조하여 APS 어레이(110)의 동작에 대해 상세히 설명한다.
상술한 픽셀 구조를 가지는 CIS형 고체 촬상 소자(100)에서, APS 어레이(110)는 광소자(photodiode: PD, 미도시)를 이용하여 빛을 감지하여 전기적 신호로 변환하여 영상신호를 생성한다. APS 어레이(110)에서 출력되는 영상신호는 R(red), G(green), B(blue) 3색의 아날로그 신호이다.
APS 어레이(110)에는 2차원 행렬형태로 픽셀들이 배열되어 있다. APS 어레이(110) 상에 배치되는 컬러 필터의 패턴은 한 행에 제 1 색 신호(G), 및 제 2 색 신호(B) 2 가지 컬러의 패턴, 및 다른 행에 제 1 색 신호(G), 및 제 3 색 신호(R) 2 가지 컬러의 패턴이 반복적으로 배치되는 베이어(Bayer) 패턴을 가지는 것으로 가정한다. 그러나, APS 어레이 패턴은 다양하게 구성될 수 있으므로, 본 발명이 이에 제한되는 것은 아니다.
먼저 기계식 셔터(mechanical shutter)를 개방하여, 일정 시간 동안 APS 어레이(110)에 구비된 광소자에 신호 전하를 축적한다. 실질적으로는, 로우 구동부(120)에서 생성되는 전달 제어 신호(TG)에 의하여 광소자에 축적되는 신호 전하량이 결정된다.
광소자들에 신호 전하가 축적되는 동안, APS 어레이(110)는 리셋 제어 신호 (RG)에 응답하여 리셋신호(VRES)를 생성하여 출력한다. 또한 영상을 구동하는 경우에, APS 어레이(110)는 광소자로부터 광전 변환된 제 1 색 신호(G) 및 제2 색 신호(B), 그리고 제 3 색 신호(R) 및 상기 제 1 색 신호(G) 각각을 열단위로 출력한다.
한편 도 1과 같은 일반적인 CIS형 고체 촬상 소자(100)에서, 광소자에서 감지된 영상신호를 아날로그-디지털 변환부(130)에서 디지털 신호로 변환할 때, CDS(correlated double sampling) 방식을 이용한다. CDS 구동 방식에 대하여는 미국 특허, "USP5,982,318", 또는 "USP6,067,113" 등에 개시된다.
CDS 방식의 아날로그-디지털 변환에서는 기본적으로 APS 어레이(110)에서 리셋신호를 받은 후, 광소자에서 감지된 영상신호를 받아 디지털 신호로 변환하는 두 단계로 구분된다. 광소자에서 소정 주기로 빛을 새로이 감지할 때마다, 광소자가 새로이 감지된 영상신호를 아날로그-디지털 변환부(130)로 출력하기 전에, APS 어레이(110)는 아날로그-디지털 변환부(130)로 리셋신호를 출력한다.
아날로그-디지털 변환부(130)는 리셋신호를 받아 리셋된 후에, 광소자로부터 입력받는 영상신호를 디지털 신호로 변환하여 출력한다. 이와 같이 변환된 디지털 신호는 디지털 신호 처리부로 출력되어 보간(interpolation) 처리된다. 또한, 후속하는 디지털 신호 처리부는 LCD와 같은 디스플레이 장치의 해당 해상도에 적합한 구동 신호들을 생성하여, 디스플레이 장치를 구동한다.
이와 같은 종래의 CIS형 고체 촬상 소자에서, 정지 영상을 촬상할 때에는 APS 어레이(110)의 광소자들에서 감지된 모든 픽셀의 영상신호가 출력된다. 그러나, 동영상 디스플레이, 프리뷰(preview) 단계, 또는 자동 초점 설정 단계 등과 같 은 서브-샘플링 모드일 때에는, 수직,수평 해상도를 낮추어 영상신호가 출력된다.
예를 들어, APS 어레이(110)가 SXGA(Super Extended Graphics Adapter) 급 해상도를 가지는 CIS형 고체 촬상 소자(100)의 경우에, 정지 영상의 촬상 시에는 SXGA 급으로 영상신호를 출력하지만, 서브-샘플링 모드 동작에서는 VGA(Video Graphics Adapter) 급으로 영상신호를 출력한다. 참고적으로, SXGA 급 해상도의 픽셀수는 1280*1024이고, VGA급 해상도의 픽셀수는 640*480이다.
또한, APS 어레이(110)가 UXGA(Ultra Extended Graphics Adapter)급 해상도를 가지는 CIS형 고체 촬상 소자(100)의 경우에도, 서브-샘플링 모드 동작에서 VGA급 해상도 이하로 영상신호를 출력하여 처리되는 데이터 량을 줄인다. 참고적으로, UXGA 급 해상도의 픽셀수는 1600*1200이다.
이와 같은 종래의 CIS형 고체 촬상 소자(100)의 서브-샘플링 모드에서는, 서브-샘플링을 위하여 일정 간격으로 떨어져 있는 특정 행(row) 및 열(column)의 영상신호만을 아날로그-디지털 변환부(130)로 출력시킴으로써 수직 해상도를 낮춘다.
위의 예에서, SXGA 급 해상도를 VGA 급 해상도로 낮추기 위하여, 2 행 및 2 열에 해당하는 픽셀 데이터들 중에서 하나의 행 및 하나의 열에서 교차되는 하나의 데이터만 선택하고 나머지는 제거하여, 해상도 1/2 축소 모드로 동작시킨다.
마찬가지로, 더 많은 행 및 열에 해당하는 데이터 중에서 하나의 행 및 하나의 열에 해당하는 데이터만 선택되도록 하면, 해상도를 더 축소시킬 수 있고, 이에 따라 처리되는 데이터 량을 더 줄일 수 있다.
그러나 이와 같이 서브-샘플링을 하는 경우에는, 이용되지 않고 버려지는 데 이터가 존재하므로, 디스플레이 상에서 사선 부분이 부드럽게 연결되지 못하고 지그재그(zigzag) 형태로 나타나는 엘리어싱(aliasing) 노이즈를 야기시킨다.
이러한 왜곡을 없애기 위해서 일정한 범위의 영상신호들을 평균하여 출력하는 방법이 제안되었다. 이러한 방법으로는, 픽셀에서 감지된 영상 신호가 아날로그-디지털 변환부(130)로 출력되기 전에 일정한 범위의 영상신호들을 아날로그적으로 평균화하는 방법과, 아날로그-디지털 변환부(130)로부터 출력되는 해당 디지털 신호들을 평균화하는 방법이 있다.
도 3은 디지털 신호들을 평균화하는 종래의 CIS형 고체 촬상 소자를 나타내는 블록도이다. APS 어레이(310), 및 로우 구동부(320)의 동작은 도 1의 APS 어레이(110), 및 로우 구동부(120)의 동작과 동일하므로, 이에 대한 설명은 생략한다.
고체 촬상 소자(300)의 아날로그-디지털 변환부(330)는 복수의 CDS 회로를 구비하는 CDS 회로부(331), 및 평균화 및 신호 출력부(333)를 구비한다. 평균화 및 디지털 신호 출력회로(333)는 CDS 회로부(331)로부터 출력된 디지털 신호를 평균화한 후 평균화된 디지털 신호를 후속하는 디지털 신호 처리부로 출력한다.
도 4는 도 3의 CDS 회로부를 나타내는 블록도이다.
도 4에 도시된 바와 같이, 복수의 CDS 회로 각각은 APS 어레이(310)의 각 컬럼마다 설치되어 아날로그-디지털 변환을 수행한다(컬럼 ADC 방식). 복수의 CDS 회로 각각은 리셋 신호들(VRES1, VRES2, ...)과 픽셀에서 감지된 영상 신호들(VSIG1, VSIG2, ...)에 대해 CDS 동작을 수행한 후, 램프 신호 발생부(미도시)에서 발생된 램프 신호를 이용하여 아날로그-디지털 변환을 수행한다.
도 5는 도 4의 CDS 회로에 대한 회로도이다.
CDS 회로(500)는 차례대로 입력받은 리셋신호(VRES)와 영상신호(VSIG)의 차이에 대응하는 신호와 소정의 기준 전압(VREF)을 비교하여, 비교 결과에 따라 다른 펄스폭을 가지는 신호(VCD)를 출력한다.
예를 들어, CDS 회로(500)는 제 1 스위치(S1), 제 2 스위치(S2), 제 3 스위치(S3), 제 4 스위치(S4), 제 1 커패시터(C1), 제 2 커패시터(C0)제 3 커패시터(C2), 제 1 증폭기(AMP1), 및 제 2 증폭기(AMP)를 구비한다. 이하 도 5를 참조하여 CDS 회로(500)의 동작에 대해 설명한다.
먼저, 제 1 내지 제 4 스위치가 온(on)된 상태에서 리셋 신호(VRES)와 영상신호(VSIG)가 소정의 시간 간격을 두고 차례대로 입력되면, 제 1 증폭기의 입력단에는 리셋 신호(VRES)와 영상신호(VSIG)의 차이에 대응하는 입력신호(VIN)가 나타난다.
이 때, 램프 신호(VRAMP)가 서서히 상승하면서 인에이블되면, 입력신호(VIN)도 램프신호(VRAMP)에 따라 증가한다. 이 때, 제 1 증폭기(AMP1)는 입력신호(VIN)과 소정의 기준 전압을 비교하여, 비교 결과에 따라 다른 펄스 폭을 갖는 출력신호(VOUT)를 출력한다.
제 2 증폭기(AMP2)는 제 3 커패시터(C2)를 통하여 전달되는 출력신호(VOUT1)를 버퍼링하여 펄스 폭 신호(VCD)를 출력한다.
각각의 CDS 회로들로부터 출력된 신호들은 디지털적으로 평균화되어 평균화된 영상 신호를 후속하는 디지털 신호 처리부로 전송한다.
그러나, 이와 같은 디지털적인 평균화는 큰 용량의 메모리를 필요로하므로, 칩 면적을 증가시키고 소비 전력을 증가시키는 문제점이 있으며, 이에 따라 소형 모바일 응용 제품 등에 적용하기 어려운 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는 동영상 구현에 필요한 아날로그 신호를 임의의 서브-샘플링 레이트로 평균화하여 서브-샘플링 할 수 있는 CIS형 고체 촬상 소자를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 동영상 구현에 필요한 아날로그 신호를 임의의 서브-샘플링 레이트로 평균화하여 서브-샘플링 할 수 있는 CIS형 고체 촬상 소자를 구동하는 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 고체 촬상 소자는 APS 어레이, 평균화 회로부, 및 디지털 신호 출력부를 구비한다. APS 어레이는 2차원 로우(row)-컬럼(column) 형태로 배열된 픽셀들을 구비한다. 평균화 회로부는 소정의 서브-샘플링 레이트로 구동되는 서브-샘플링 모드에서 상기 서브-샘플링 레이트에 응답하여 홀수번째와 짝수번째의 로우들과 컬럼들에 해당하는 각각의 픽셀들에서 교대로 발생된 리셋 신호들과 영상 신호들을 축적하여 평균하고 덤핑하는 과정을 반복함으로써 평균화하고, 상기 평균화된 리셋 신호에 대한 상기 평균화된 영상신호의 차이에 응답하여 비교신호를 발생한다. 디지털 신호 출력부는 상기 비교신호에 응답하여 상기 픽셀들에서 발생된 영상 신호들에 대응하는 서브-샘플링된 디지털 신호를 발생한다.
본 발명의 실시예에서 상기 서브 샘플링 레이트는
이다.
상기 서브-샘플링 모드에서 상기 APS 어레이는, 상기 서브-샘플링 레이트에 응답하여 상기 홀수번째 로우들에서 제 1 색 신호 및 제 2 색 신호 각각을 컬럼 단위로 출력하고, 상기 짝수번째 로우들에서 제 3 색 신호 및 제 1 색 신호 각각을 컬럼 단위로 출력한다.
여기서, 상기 제 1 색 신호, 제 2 색 신호, 및 제 3 색 신호는 베이어 패턴을 구성한다.
상기 서브-샘플링 모드에서 상기 평균화 회로부는, 상기 APS 어레이의 모든 픽셀들로부터의 영상신호를 모두 이용하여 평균화된 영상신호를 발생한다.
상기 평균화 회로부는 CDS(correlated double sampling) 방식으로 동작한다.
상기 평균화 회로부는 복수의 서브-평균화 회로들, 및 복수의 스위치들을 구비한다. 복수의 서브-평균화 회로들은 상기 APS 어레이의 각각의 컬럼 마다 배치되며, 상기 서브-샘플링 레이트에 응답하여 동일 색을 나타내는 픽셀로부터의 리셋 신호들과 영상 신호들을 평균화하고, 램프 신호 및 상기 평균화된 리셋 신호와 상기 평균화된 영상 신호들에 응답하여 비교신호를 발생한다. 복수의 스위치들은 상기 서브-샘플링 레이트에 응답하여 이웃하는 동일 색 신호 컬럼에 대응하는 평균화 회로들 간의 연결을 제어한다.
상기 복수의 서브-평균화 회로 각각은 제 1 스위치, 제 2 스위치, 리셋 신호 평균부, 영상신호 평균부, 비교신호 발생부를 구비한다. 제 1 스위치는 온(on)일 때 상기 리셋 신호들 및 상기 영상 신호들을 전달한다. 제 2 스위치는 온일 때 상기 램프신호를 전달한다. 리셋 신호 평균부는 상기 서브-샘플링 레이트에 응답하여, 상기 제 1 스위치가 온일 때 전달되는 리셋 신호들을 평균화한다. 영상 신호 평균부는 상기 서브-샘플링 레이트에 응답하여, 상기 제 2 스위치가 온일 때 전달되는 영상 신호들을 평균화한다. 비교신호 발생부는 상기 평균화된 리셋 신호에 대한 상기 평균화된 영상 신호의 차이 전압이 상기 램프신호에 따라 증가될 때, 증가된 전압이 기준 전압보다 큰 경우 및 작은 경우 각각에 대해 서로 다른 논리 상태를 가지는 비교신호를 발생한다.
상기 리셋 신호 평균부는 제 1 리셋 평균 스위치, 제 2 리셋 평균 스위치, 제 1 리셋 평균 커패시터, 제 2 리셋 평균 커패시터, 리셋 덤핑 스위치, 및 리셋 덤핑 커패시터를 구비한다. 제 1 리셋 평균 스위치는 일단이 상기 제 1 스위치에 연결되고, 제 1 리셋 평균 커패시터는 일단이 제 1 리셋 평균 스위치에 연결되고 타단이 상기 비교신호 발생부에 연결되며, 평균화된 리셋 신호들을 저장한다. 제 2 리셋 평균 커패시터는 일단이 상기 제 1 스위치에 연결되고 타단이 상기 비교신호 발생부에 연결되며 소정의 순서에 따라 상기 리셋 신호들을 저장한다. 리셋 덤핑 커패시터는 일단이 상기 제 1 스위치에 연결되고 타단이 상기 비교신호 발생부에 연결된다. 제 2 리셋 평균 스위치는 상기 제 2 리셋 평균 커패시터와 상기 리셋 덤핑 커패시터 사이에 연결된다. 리셋 덤핑 스위치는 상기 리셋 덤핑 커패시터에 병 렬로 연결된다. 상기 제 1 리셋 평균 스위치가 온이고 상기 제 2 리셋 평균 스위치와 상기 리셋 덤핑 스위치가 오프일 때, 상기 제 1 및 제 2 리셋 평균 커패시터에 저장된 리셋 신호들은 상기 평균화된다. 상기 제 2 리셋 평균 스위치가 온이고 상기 제 1 리셋 평균 스위치와 상기 리셋 덤핑 스위치가 오프일 때, 상기 제 2 리셋 평균 커패시터에 저장된 상기 평균화된 리셋 신호는 상기 제 2 리셋 평균 커패시터와 상기 리셋 덤핑 커패시터로 평균화된다. 상기 리셋 덤핑 스위치가 온이고 상기 제 1 및 제 2 리셋 평균 스위치가 오프일 때, 상기 덤핑 커패시터에 저장된 평균화된 리셋 신호는 덤핑되어 소멸된다.
상기 영상 신호 평균부는 제 1 영상 평균 스위치, 제 2 영상 평균 스위치, 제 1 영상 평균 커패시터, 제 2 영상 평균 커패시터, 영상 덤핑 커패시터, 및 영상 평균 스위치를 구비한다. 제 1 영상 평균 스위치는 일단이 상기 제 1 스위치에 연결되고, 제 1 영상 평균 커패시터는 일단이 상기 제 1 영상 평균 스위치에 연결되고 타단이 상기 제 2 에 연결되며, 평균화된 영상 신호들을 저장한다. 제 2 영상 평균 커패시터는 일단이 상기 제 1 스위치에 연결되고 타단이 상기 제 2 스위치에 연결되며 소정의 순서에 따라 상기 영상 신호들을 저장한다. 영상 덤핑 커패시터는 일단이 상기 제 1 스위치에 연결되고 타단이 상기 제 2 스위치에 연결된다. 제 2 영상 평균 스위치는 상기 제 2 영상 평균 커패시터와 상기 영상 덤핑 커패시터 사이에 연결된다. 영상 덤핑 스위치는 상기 영상 덤핑 커패시터에 병렬로 연결된다. 상기 제 1 영상 평균 스위치가 온이고 상기 제 2 영상 평균 스위치와 상기 영상 덤핑 스위치가 오프일 때, 상기 제 1 및 제 2 영상 평균 커패시터에 저장된 영상 신 호들은 상기 평균화된다. 상기 제 2 영상 평균 스위치가 온이고 상기 제 1 영상 평균 스위치와 상기 영상 덤핑 스위치가 오프일 때, 상기 제 2 영상 평균 커패시터에 저장된 상기 평균화된 영상 신호는 상기 제 2 영상 평균 커패시터와 상기 영상 덤핑 커패시터로 평균화된다. 상기 영상 덤핑 스위치가 온이고 상기 제 1 및 제 2 영상 평균 스위치가 오프일 때, 상기 덤핑 커패시터에 저장된 평균화된 영상 신호는 덤핑되어 소멸된다.
상기 복수의 스위치들은 로우 기(odd)평균 스위치들, 및 로우 우(even)평균 스위치들을 구비한다. 제 1 스위치들은 상기 컬럼들 중, 상기 서브-샘플링 레이트에 대응하는 수의 홀수번째 평균화 회로들을 연결한다. 제 2 스위치들은 상기 컬럼들 중, 상기 서브-샘플링 레이트에 대응하는 수의 짝수번째 평균화 회로들을 연결한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 고체 촬상 소자 구동 방법은, 2차원 로우(row)-컬럼(column) 형태로 배열되는 픽셀들이 구비된 APS 어레이를 구비하는 고체 촬상 소자를 구동하며, 소정의 서브-샘플링 레이트로 구동되는 서브-샘플링 모드에서 상기 서브-샘플링 레이트에 응답하여 교대로 선택되는 홀수번째 또는 짝수번째 로우들에 대응되는 픽셀에서 리셋 신호들과 영상신호들을 수신하는 단계, 상기 서브-샘플링 모드에서 상기 서브-샘플링 레이트에 응답하여 상기 수신된 리셋 신호들과 영상 신호들을 평균화하거나 또는 덤핑하여 평균화하는 단계, 상기 평균화된 리셋 신호에 대한 상기 평균화된 영상신호의 차이에 응답하여 비교신호를 발생하는 단계, 및 상기 비교신호에 응답하여 상기 픽셀들에 서 발생된 영상 신호들에 대응하는 서브-샘플링된 디지털 신호를 발생하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 6은 본 발명의 실시예에 따른 CIS 고체 촬상 소자를 나타내는 블록도이다.
본 발명의 실시예에 따른 고체 촬상 소자(600)는 APS 어레이(610), 로우 구동부(620), 및 아날로그-디지털 변환부(630)를 구비한다. 아날로그-디지털 변환부는 평균화 회로부(631), 및 디지털 신호 출력부(633)를 구비한다. 이하에서는, 임의의 서브-샘플링 레이트로 구동되는 서브-샘플링 모드에서의 고체 촬상 소자의 동작에 대해 설명한다.
APS 어레이(610)에는 2차원 로우(row)-컬럼(column) 형태로 픽셀들이 배열된다. APS 어레이(610)는 서브-샘플링 레이트에 응답하여 교대로 선택되는 홀수번째 또는 짝수번째 로우들에서 리셋 신호들과 영상신호들을 발생하여 출력한다.
구체적으로 도 2를 참조하여 설명하면, APS 어레이는 서브-샘플링 레이트에 응답하여 홀수번째 로우들에서 제 1 색(G) 신호, 및 제 2 색(B) 신호 각각을 컬럼 단위로 출력하고 짝수번째 로우들에서 제 3 색(R) 신호, 및 제 1 색(G) 신호 각각을 컬럼 단위로 출력한다. 여기서, 제 1 색 신호, 제 2 색 신호, 및 제 3 색 신호는 베이어 패턴을 구성한다.
예를 들어 서브-샘플링 레이트가 1/2인 경우에는, 로우와 컬럼 방향으로 제 1, 제 2, 제 3, 및 제 1 색(R, G, B, 및 G)을 나타내는 픽셀 2개씩, 모두 4개의 픽셀이 각각 평균되어 샘플링된다. 따라서, 1/2 서브-샘플링 레이트에서는 모두 16개의 픽셀들이 각각 동일한 색(R, G, B, 및 G)의 픽셀들끼리 평균되어 샘플링된다.
또한 서브-샘플링 레이트가 1/4인 경우에는, 로우와 컬럼 방향으로 픽셀 4개씩, 모두 16개의 픽셀이 평균되어 샘플링된다. 따라서, 1/4 서브-샘플링 레이트에서는 모두 64개의 픽셀들이 각각 동일한 색(R, G, B, 및 G)의 픽셀들끼리 평균되어 샘플링된다.
평균화 회로부(631)는 서브-샘플링 레이트에 응답하여 홀수번째와 짝수번째의 로우들과 컬럼들에 해당하는 각각의 픽셀들에서 발생된 리셋 신호들(VRES)과 영상 신호들(VSIG)을 평균화하고, 평균화된 리셋 신호에 대한 평균화된 영상신호의 차이에 응답하여 비교신호(VCD)를 발생한다.
리셋 신호들(VERS)과 영상 신호들(VSIG)의 평균화는, 서브-샘플링 레이트에 응답하여 리셋 신호들(VERS)과 영상 신호들(VSIG)을 소정의 커패시터들에 축적하여 평균하고, 평균된 결과를 덤핑하는 과정을 반복함으로써 수행된다.
한편 상술한 바와 같이, 평균화 회로부(631)는 APS 어레이(610)의 모든 픽셀들로부터의 영상신호를 모두 이용하여 평균화된 영상신호를 발생한다. 또한, 본 발 명의 실시예에서 평균화 회로부(631)는 CDS(correlated double sampling) 방식으로 동작한다. 평균화 회로부(631)의 구체적인 동작에 대해서는 관련되는 부분에서 상술한다.
디지털 신호 출력부(633)는 비교신호(VCD)에 응답하여 픽셀들에서 발생된 영상 신호들(VSIG)에 대응하는 서브-샘플링된 디지털 신호를 발생한다.
한편, 본 발명의 실시예에 따른 고체 촬상 소자(600)는 임의의 서브-샘플링 레이트로 동작할 수 있으나, 
의 서브-샘플링 레이트로 동작하는 것이 바람직하다.
도 7은 도 6의 평균화 회로부를 나타내는 블록도이다.
평균화 회로부(631)는 복수의 서브-평균화 회로들, 및 복수의 스위치들을 구비한다.
복수의 서브-평균화 회로들은 APS 어레이(610)의 각각의 컬럼 마다 배치된다. 복수의 서브-평균화 회로들은 서브-샘플링 레이트에 응답하여 동일 색을 나타내는 픽셀로부터의 리셋 신호들(VR1R1, VR3R1, ... , VR1R2, VR3R2, ... , ...)과 영상 신호들(VR1S1, VR3S1, ... , VR1S2, VR3S2, ... , ...)을 평균화하고, 램프 신호 및 평균화된 리셋 신호와 상기 평균화된 영상 신호들에 응답하여 비교신호를 발생한다.
여기서, VRnRm은 n번째 로우와 m번째 컬럼에서의 리셋 신호이고, VRnSm는 n번째 로우와 m번째 컬럼에서의 영상 신호이다.
복수의 스위치들(S1_3, S1_7, S5_7, S1_15, ..., S2_4, S2_8, S6_8, ...)은 서브-샘플링 레이트에 응답하여 이웃하는 동일 색 신호 컬럼에 대응하는 평균화 회로들 간의 연결을 제어한다.
복수의 스위치들(S1_3, S1_7, S5_7, S1_15, ..., S2_4, S2_8, S6_8, ...)은 로우 기평균 스위치들(S1_3, S1_7, S5_7, S1_15, ...), 및 로우 우평균 스위치들(S2_4, S2_8, S6_8, ...)을 구비한다.
제 1 스위치들(S1_3, S1_7, S5_7, S1_15, ...)은 서브-샘플링 레이트에 대응하는 수의 홀수번째 서브-평균화 회로들을 연결하여, 홀수번째 서브-평균화 회로들에서 평균화된 리셋신호 및 영상신호를 로우에 대해 평균화한다.
제 2 스위치들(S2_4, S2_8, S6_8, ...)은 서브-샘플링 레이트에 대응하는 수의 짝수번째 서브-평균화 회로들을 연결하여, 짝수번째 서브-평균화 회로들에서 평균화된 리셋 신호 및 영상 신호를 로우에 대해 평균화한다.
도 8은 도 7의 서브-평균화 회로에 대한 회로도이다.
복수의 서브-평균화 회로들 각각은, 서브-샘플링 레이트에 응답하여, 홀수번째 또는 짝수번째 로우들이 순서대로 선택될 때마다 입력되는 리셋 신호와 영상 신호들을 평균화한다.
예를 들어, 홀수번째 로우들이 순서대로 선택되는 경우, 홀수번째 서브-평균화 회로들은 제 1 색(G)에 해당하는 리셋 신호와 영상신호들을 평균화하고, 짝수번째 서브-평균화 회로들은 제 2 색(B)에 해당하는 리셋 신호와 영상 신호들을 평균화한다.
한편, 짝수번째 로우들이 순서대로 선택되는 경우, 홀수번째 서브-평균화 회로들은 제 3 색(R)에 해당하는 리셋 신호와 영상 신호들을 평균화하고, 짝수번째 서브-평균화 회로들은 제 1 색(G)에 해당하는 리셋 신호와 영상 신호들을 평균화한다.
도 8을 참조하면, 복수의 평균화 회로 각각은 제 1 스위치(S1), 제 2 스위치(S2), 리셋 신호 평균부(810), 영상신호 평균부(830), 비교신호 발생부(850)를 구비한다.
APS 어레이(610)는 서브-샘플링 레이트에 응답하여 선택되는 홀수번째 또는 짝수번째 로우에서의 리셋 신호들과 영상신호들을 출력하며, 제 1 스위치(S1)는 온(on)일 때, APS 어레이(610)로부터의 리셋 신호들(VRES) 및 영상 신호들(VSIG)을 전달한다. 제 2 스위치(S2)는 온일 때 램프신호(VRAMP)를 전달한다.
리셋 신호 평균부(810)는 서브-샘플링 레이트에 응답하여, 제 1 스위치(S1)가 온일 때 전달되는 리셋 신호들(VRES)을 평균화한다. 영상 신호 평균부(830)는 서브-샘플링 레이트에 응답하여, 상기 제 1 스위치(S1)가 온일 때 전달되는 영상 신호들(VSIG)을 평균화한다.
비교신호 발생부(850)는 평균화된 리셋 신호에 대한 평균화된 영상 신호의 차이 전압이 램프신호(VRAMP)에 따라 증가될 때, 증가된 전압이 기준 전압(VREF)보다 큰 경우 및 작은 경우 각각에 대해 서로 다른 논리 상태를 가지는 비교신호를 발생한다.
상기 리셋 신호 평균부(810)는 제 1 리셋 평균 스위치(SR1), 제 2 리셋 평균 스위치(SR2), 제 1 리셋 평균 커패시터(CR1), 제 2 리셋 평균 커패시터(CR2), 리셋 덤핑 스위치(SRD), 및 리셋 덤핑 커패시터(CRD)를 구비한다.
도 8에 도시된 바와 같이, 제 1 리셋 평균 스위치(SR1)의 일단은 제 1 스위치(S1)에 연결된다. 제 1 리셋 평균 커패시터(CR1)의 일단이 제 1 리셋 평균 스위치(SR1)에 연결되고 타단은 비교신호 발생부(850)에 연결된다. 제 1 리셋 평균 커패시터(CR1)는 평균화된 리셋 신호를 저장한다.
제 2 리셋 평균 커패시터(CR2)는 일단이 제 1 스위치(S1)에 연결되고 타단이 비교신호 발생부(850)에 연결된다. 제 2 리셋 평균 커패시터(CR2)는 서브-샘플링 레이트에 응답하여 APS 어레이(610)로터 입력되는 리셋 신호들(VRES)을 저장한다.
리셋 덤핑 커패시터(CRD)는 일단이 제 1 스위치(S1)에 연결되고 타단이 비교신호 발생부(850)에 연결된다. 제 2 리셋 평균 스위치(SR2)는 제 2 리셋 평균 커패시터(CR2)의 일단과 리셋 덤핑 커패시터(CRD)의 일단 사이에 연결된다. 리셋 덤핑 스위치(SRD)는 리셋 덤핑 커패시터(CRD)에 병렬로 연결된다.
이하 도 6 내지 도 8을 참조하여, 리셋 신호 평균부(810)가 APS 어레이(610)로부터 입력되는 리셋 신호들(VRES)을 평균화하는 동작에 대해 설명한다.
리셋 신호들은 서브-샘플링 레이트에 응답하여 APS 어레이(610)의 홀수번째 또는 짝수번째 로우가 순서대로 선택됨으로써 입력된다. 이후의 설명에서는 1/4 서브-샘플링 레이트에서 동작하는 서브-샘플링 모드에서 홀수번째 로우가 순서대로 선택되는 경우를 가정한다. 또한, 서브-평균화 회로는 첫 번째 컬럼에 설치된 회로인 경우를 가정한다.
먼저, 첫 번째 로우가 선택되면 제 1 스위치(S1)가 온되어 첫 번째 로우에서의 리셋 신호(VR1R1)가 입력된다. 이 때 제 1 리셋 평균 스위치(SR1)는 온이고, 제 2 리셋 평균 스위치(SR2)와 리셋 덤핑 스위치(SRD)는 오프이다. 따라서, 제 1 리셋 평균 커패시터(CR1)에는 첫 번째 로우에서의 리셋 신호(VR1R1)에 대응하는 전하량이 저장된다.
한편, 첫 번째 로우에 대한 리셋 신호의 저장이 완료되면, 서브-샘플링 레이트에 응답하여 로우 기평균 스위치들(SAVG)을 온시켜 동일한 색에 대한 리셋 신호들(VR1R1, VR1R3, VR1R5, 및 VR1R7)를 첫 번째 로우에 대해 평균한다.
1/4 서브-샘플링 레이트에서는, 로우 기평균 스위치들 중 S1_3, S1_7, S5_7, ... 는 온되며, S1_15, ... 는 오프되며, 결국 제 1 리셋 평균 커패시터(CR1)의 전압은 아래의 식과 같다.
다음으로, 세 번째 로우가 선택되면 제 1 스위치(S1)가 온되어 세 번째 로우에서의 리셋 신호(VR3R1)가 입력된다. 이 때, 제 1 및 제 2 리셋 평균 스위치(SR1 및 SR2), 그리고 리셋 덤핑 스위치(SRD)는 모두 오프이다. 따라서, 제 2 리셋 평균 커패시터(CR2)에는 세 번째 로우에서의 리셋 신호(VR3R1)에 대응하는 전하량이 저장된다.
한편, 세 번째 로우에 대한 리셋 신호의 저장이 완료되면, 로우 기평균 스위 치들 중 S1_3, S1_7, 및 S5_7를 온시켜 세 번째 로우에 대한 평균화를 수행한다. 따라서, 제 2 리셋 평균 커패시터(CR2)의 전압은 아래의 식과 같다.
세 번째 로우에 대한 평균화가 수행된 후 다섯 번째 로우에서의 리셋 신호(VR5R1)가 입력되기 전에, 첫 번째 및 세 번째 로우에서의 리셋 신호(VR1R1, VR1R3, VR1R5, VR1R7, VR3R1, VR3R3, VR3R5, 및 VR3R7)가 평균된 값을 제 1 리셋 평균 커패시터에 저장한다.
이 때, 제 1 리셋 평균 스위치(SR1)는 온이고, 제 2 리셋 평균 스위치(SR2)와 리셋 덤핑 스위치(SRD)를 오프이며, 제 1 리셋 평균 커패시터의 전압은 아래의 식과 같다.
다섯 번째 로우가 선택되면 제 1 스위치(S1)가 온되어 다섯 번째 로우에서의 리셋 신호(VR5R1)가 입력된다. 이 때, 제 1 및 제 2 리셋 평균 스위치(SR1 및 SR2), 그리고 리셋 덤핑 커패시터(SRD)는 모두 오프이며, 제 2 리셋 평균 커패시터에는 다섯 번째 로우에서의 리셋 신호(VR5R1)에 대응하는 전하량이 저장된다.
한편, 다섯 번째 로우에 대한 리셋 신호의 저장이 완료되면, 로우 기평균 스 위치들 중 S1_3, S1_7, 및 S5_7를 온시켜 다섯 번째 로우에 대한 평균화를 수행한다. 따라서, 제 2 리셋 평균 커패시터(CR2)의 전압은 아래의 식과 같다.
일곱 번째 로우에서의 리셋 신호가 입력되기 전에, 다섯 번째 로우까지의 리셋 신호들(VR1R1, VR1R3, VR1R5, VR1R7, VR3R1, VR3R3, VR3R5, VR3R7, VR5R1, VR5R3, VR5R5, 및 VR5R7)의 평균화가 수행되어야 한다. [수학식 3]과 [수학식 4]를 비교하면, [수학식 3]은 리셋 신호들(VR1R1, VR1R3, VR1R5, VR1R7, VR3R1, VR3R3, VR3R5, 및 VR3R7)의 합의 1/8이고 [수학식 4]는 리셋 신호들(VR5R1, VR5R3, VR5R5, 및 VR5R7)의 합의 1/4이다.
즉, 다섯 번째 로우까지의 리셋 신호들(VR1R1, VR1R3, VR1R5, VR1R7, VR3R1, VR3R3, VR3R5, VR3R7, VR5R1, VR5R3, VR5R5, 및 VR5R7)의 평균화를 위해서는 [수학식 4]를 리셋 신호들(VR5R1, VR5R3, VR5R5, 및 VR5R7)의 합의 1/8 형태로 변환하여야 한다.
따라서, 제 2 리셋 평균 스위치(SR2)만 온시켜 제 2 리셋 평균 커패시터(CR2)에 저장된 전하량의 1/2이 리셋 덤핑 커패시터로 저장되도록 한 후, 리셋 덤핑 스위치(SRD)만 온시켜 리셋 덤핑 커패시터에 저장된 전하를 덤핑함으로써 [수학식 4]를 리셋 신호들(VR5R1, VR5R3, VR5R5, 및 VR5R7)의 합의 1/8 형태로 변환시킬 수 있다. 변환된 후 제 2 리셋 평균 커패시터의 전압은 아래의 식과 같다.
이후, 제 1 리셋 평균 스위치(SR1)만 온시켜 제 1 리셋 평균 커패시터와 제 2 리셋 평균 커패시터에 저장된 전하량을 평균화함으로써, 다섯 번째 로우까지의 리셋 신호들(VR1R1, VR1R3, VR1R5, VR1R7, VR3R1, VR3R3, VR3R5, VR3R7, VR5R1, VR5R3, VR5R5, 및 VR5R7)을 평균한 값이 제 1 리셋 평균 커패시터(CR1)에 저장된다. 이 때, 제 1 리셋 평균 커패시터(CR1)의 전압은 아래의 식과 같다.
마지막으로, 일곱 번째 로우가 선택되면, 제 1 스위치(S1)가 온되어 일곱 번째 로우에서의 리셋 신호(VR7R1)가 입력된다. 이 때, 제 1 및 제 2 리셋 평균 스위치(SR1 및 SR2), 그리고 리셋 덤핑 커패시터(SRD)는 모두 오프이며, 제 2 리셋 평균 커패시터(CR2)에는 일곱 번째 로우에서의 리셋 신호(VR7R1)에 대응하는 전하량이 저장된다.
한편, 일곱 번째 로우에 대한 리셋 신호의 저장이 완료되면, 로우 기평균 스위치들 중 S1_3, S1_7, 및 S5_7를 온시켜 일곱 번째 로우에 대한 평균화를 수행한다. 따라서, 제 2 리셋 평균 커패시터(CR2)의 전압은 아래의 식과 같다.
일곱 번째 리셋 신호가 완료된 후에는 일곱 번째 로우까지의 리셋 신호들(VR1R1, VR1R3, VR1R5, VR1R7, VR3R1, VR3R3, VR3R5, VR3R7, VR5R1, VR5R3, VR5R5, VR5R7, VR7R1, VR7R3, VR7R5, 및 VR7R7)을 모두 평균화하여 리셋 신호에 대한 평균화를 완료하여야 한다.
[수학식 6]과 [수학식 7]을 비교하면, [수학식 6]은 리셋 신호들(VR1R1, VR1R3, VR1R5, VR1R7, VR3R1, VR3R3, VR3R5, VR3R7, VR5R1, VR5R3, VR5R5, 및 VR5R7)의 합의 1/16이고 [수학식 7]는 리셋 신호들(VR7R1, VR7R3, VR7R5, 및 VR7R7)의 합의 1/4이다.
즉, 일곱 번째 로우까지의 리셋 신호들(VR1R1, VR1R3, VR1R5, VR1R7, VR3R1, VR3R3, VR3R5, VR3R7, VR5R1, VR5R3, VR5R5, VR5R7, VR7R1, VR7R3, VR7R5, 및 VR7R7)의 평균화를 위해서는 [수학식 7]를 리셋 신호들(VR7R1, VR7R3, VR7R5, 및 VR7R7)의 합의 1/16 형태로 변환하여야 한다.
이러한 변환은 제 2 리셋 평균 커패시터(CR2)에 저장된 전하량의 1/2이 리셋 덤핑 커패시터로 저장되도록 한 후, 리셋 덤핑 커패시터(CRD)에 저장된 전하를 덤핑하는 과정을 2번 수행함으로써 수행될 수 있다는 사실은 당업자라면 누구나 알 수 있을 것이다. 한편, 변환된 후 제 2 리셋 평균 커패시터의 전압은 아래의 식과 같다.
이후, 제 1 리셋 평균 스위치(SR1)만 온시켜 제 1 리셋 평균 커패시터와 제 2 리셋 평균 커패시터에 저장된 전하량을 평균화함으로써, 일곱 번째 로우까지의 리셋 신호들(VR1R1, VR1R3, VR1R5, VR1R7, VR3R1, VR3R3, VR3R5, VR3R7, VR5R1, VR5R3, VR5R5, VR5R7, VR7R1, VR7R3, VR7R5, 및 VR7R7)을 평균화한 값이 제 1 리셋 평균 커패시터(CR1)에 저장된다. 이 때, 제 1 리셋 평균 커패시터(CR1)의 전압은 아래의 식과 같다.
영상 신호 평균부(830)는 제 1 영상 평균 스위치(SS1), 제 2 영상 평균 스위치(SS2), 제 1 영상 평균 커패시터(CS1), 제 2 영상 평균 커패시터(CS2), 영상 덤핑 커패시터(CSD), 및 영상 평균 스위치(SSD)를 구비한다.
제 1 영상 평균 스위치(SS1)의 일단은 제 1 스위치(S1)에 연결된다. 제 1 영상 평균 커패시터(CS1)의 일단이 제 1 영상 평균 스위치(SS1)에 연결되고 타단은 제 2 스위치(S2)에 연결된다. 제 1 영상 평균 커패시터(CS1)평균화된 영상 신호들을 저장한다.
제 2 영상 평균 커패시터(CS2)의 일단은 제 1 스위치(S1)에 연결되고 타단은 제 2 스위치(S2)에 연결된다. 제 2 영상 평균 커패시터(CS2)는 소정의 순서에 따라 상기 영상 신호들을 저장한다.
영상 덤핑 커패시터(CSD)의 일단 상기 제 1 스위치에 연결되고 타단은 제 2 스위치(S2)에 연결된다. 제 2 영상 평균 스위치(SS2)는 제 2 영상 평균 커패시터(CS2)의 일단과 영상 덤핑 커패시터(CSD)의 일단 사이에 연결된다. 영상 덤핑 스위치(SSD)는 상기 영상 덤핑 커패시터에 병렬로 연결된다.
영상 신호 평균부(830)에서 영상신호(VSIG)를 평균화하는 동작은 리셋 신호 평균부(810)에서 리셋 신호(VRES)를 평균화하는 동작과 동일하므로, 이에 대한 설명은 생략한다. 또한, 비교신호 발생부(850)의 구체적인 동작은 종래의 CDS 회로에서의 동작과 동일하므로, 이에 대한 설명도 생략한다.
도 9는 본 발명의 실시예에 따른 CIS 고체 촬상 소자의 1/4 서브-샘플링 동작을 설명하기 위한 타이밍 다이어그램이다.
여기서, S1, S2, S3, S4, SR1, SR2, SRD, SS1, SS2, 및 SSD에 대한 타이밍 다이어그램은 제 1 스위치, 제 2 스위치, 제 3 스위치, 제 4 스위치, 제 1 리셋 평균 스위치, 제 2 리셋 평균 스위치, 리셋 덤핑 스위치, 제 1 영상 평균 스위치, 제 2 영상 평균 스위치, 및 영상 덤핑 스위치의 온-오프를 제어하는 신호들이다.
SAVG_2와 SAVG_4는 로우 기평균 스위치(S1_3 및 S3_5와 S1_7, ... )와 로우 우평균 스위치(S2_4 및 S6_8과 S2_8)의 온-오프를 제어하는 신호이며, SAVG_8은 로우 기평균 스위치(S1_15, ...)와 로우 우평균 스위치(S2_16, ...)의 온-오프를 제어하는 신호이다. VRAMP는 램프 신호의 타이밍 다이어그램이다.
도 9의 (1) 내지 (9)지점 각각에서 제 1 리셋 평균 커패시터 또는 제 2 리셋 평균 커패시터의 전압은 상기 [수학식 1] 내지 [수학식 9]와 같다.
도 9에 도시된 바와 같이, 제 1 스위치(S1)는 각각의 로우가 선택되는 경우 2번씩 온되어, 각 로우들로부터의 리셋 신호와 영상 신호를 전달한다.
로우 기평균 스위치와 로우 우평균 스위치(SAVG_2와 SAVG_4)는 각 로우들로부터 리셋 신호와 영상 신호가 입력된 후 바로 온되어 해당 로우들에 대한 평균화가 수행되도록 한다.
제 1 리셋 평균 스위치와 제 1 영상 평균 스위치(SR1과 SS1)는 첫 번째 로우의 리셋 신호 및 영상 신호가 입력되는 경우에는 온되어, 제 1 리셋 평균 커패시터와 제 1 영상 평균 커패시터(CR1과 CS1)에 첫 번째 로우까지의 평균화된 리셋 신호와 영상 신호가 저장되도록 한 후 오프된다.
그 후, 세 번째 로우에서의 리셋 신호 및 영상 신호가 제 2 리셋 평균 커패시터와 제 2 영상 평균 커패시터(CR2, CS2)에 저장된 후 온되어, 제 1 리셋 평균 커패시터와 제 1 영상 평균 커패시터(CR1과 CS1)에 세 번째 로우까지의 평균화된 리셋 신호와 영상 신호가 저장되도록 한 후 오프된다.
다섯 번째 이후의 로우에 대해서는, 리셋 신호 및 영상 신호가 제 2 리셋 평균 커패시터와 제 2 영상 평균 커패시터(CR2, CS2)에 저장되고 제 2 리셋 평균 스위치, 제 2 영상 평균 스위치, 리셋 덤핑 스위치, 영상 덤핑 스위치(SR2, SS2, SRD, SSD)의 온-오프 동작 이후에 온되어, 제 1 리셋 평균 커패시터와 제 1 영상 평균 커패시터(CR1과 CS1)에 다섯 번째 또는 일곱 번째 로우까지의 평균화된 리셋 신호와 영상 신호가 저장되도록 한 후 오프된다.
제 2 리셋 평균 스위치와 제 2 영상 평균 스위치, 리셋 덤핑 스위치, 및 리셋 영상 스위치(SR2, SS2, SRD, SSD)는 다섯 번째 이후의 로우에서의 리셋 신호들과 영상 신호들의 변환(상기 [수학식 5] 및 [수학식 8] 참고)이 필요한 경우에 번갈아 온-오프 동작을 수행한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명의 실시예에 따른 CIS 형 고체 촬상 소자는, 커패시터를 추가하지 않고도 픽셀에서 출력되는 영상신호들을 임의의 서브-샘플링 레이트로 아날로그적으로 평균화하여 동영상을 위한 서브-샘플링할 수 있으며, 칩 크기를 증가시키지 않는 장점이 있다.
이러한 기능에 의하여 CDS의 구동 주파수를 내리고, 동영상을 촬상할 때에 높은 프레임 레이트를 확보할 수 있다. 또한, 정지 영상을 고해상도로 촬상하는 것과, 동영상을 저소비 전력으로 촬상하는 것을 양립시킬 수 있는 장점이 있다.
또한 서브-샘플링 모드에서, 출력되지 않고 버려지는 영상신호 없이 모든 로우와 컬럼의 영상신호를 활용하므로, 신호 크기가 증대되어 출력 신호의 다이내믹 레인지(dynamic range)를 향상시키고, 디스플레이 상에서 나타나는 지그재그 노이즈를 저감하므로, 휴대폰 카메라, 또는 디지털 스틸 카메라와 같은 모바일 용 소용 시스템에 적용할 때, 디스플레이 품질을 개선시킬 수 있는 장점이 있다.
Claims (15)
- 2차원 로우(row)-컬럼(column) 형태로 배열된 픽셀들을 구비하는 APS 어레이;소정의 서브-샘플링 레이트로 구동되는 서브-샘플링 모드에서 상기 서브-샘플링 레이트에 응답하여 홀수번째와 짝수번째의 로우들과 컬럼들에 해당하는 각각의 픽셀들에서 교대로 발생된 리셋 신호들과 영상 신호들을 축적하여 평균하고 덤핑하는 과정을 반복함으로써 평균화하고, 상기 평균화된 리셋 신호에 대한 상기 평균화된 영상신호의 차이에 응답하여 비교신호를 발생하는 평균화 회로부; 및상기 비교신호에 응답하여 상기 픽셀들에서 발생된 영상 신호들에 대응하는 서브-샘플링된 디지털 신호를 발생하는 디지털 신호 출력부를 구비하고,상기 서브 샘플링 레이트는,이며, 여기서 상기 n은 자연수인 것을 특징으로 하는 고체 촬상 소자.
- 삭제
- 제 1 항에 있어서, 상기 APS 어레이는,상기 서브-샘플링 모드에서 소정의 서브-샘플링 레이트에 응답하여 상기 홀수번째 로우들에서 제 1 색 신호 및 제 2 색 신호 각각을 컬럼 단위로 출력하고, 상기 짝수번째 로우들에서 제 3 색 신호 및 제 1 색 신호 각각을 컬럼 단위로 출력하는 것을 특징으로 하는 고체 촬상 소자.
- 제 3 항에 있어서,상기 제 1 색 신호, 제 2 색 신호, 및 제 3 색 신호는 베이어 패턴을 구성하는 것을 특징으로 하는 고체 촬상 소자.
- 제 1 항에 있어서, 상기 평균화 회로부는,상기 서브-샘플링 모드에서 상기 APS 어레이의 모든 픽셀들로부터의 영상신호를 모두 이용하여 평균화된 영상신호를 발생하는 것을 특징으로 하는 고체 촬상 소자.
- 제 1 항에 있어서,상기 평균화 회로부는 CDS(correlated double sampling) 방식으로 동작하는 것을 특징으로 하는 고체 촬상 소자.
- 제 1 항에 있어서, 상기 평균화 회로부는,상기 APS 어레이의 각각의 컬럼 마다 배치되며, 상기 서브-샘플링 레이트에 응답하여 동일 색을 나타내는 픽셀로부터의 리셋 신호들과 영상 신호들을 평균화하고, 램프 신호 및 상기 평균화된 리셋 신호와 상기 평균화된 영상 신호들에 응답하여 비교신호를 발생하는 복수의 서브-평균화 회로들; 및상기 서브-샘플링 레이트에 응답하여 이웃하는 동일 색 컬럼에 대응하는 평균화 회로들 간의 연결을 제어하는 복수의 스위치들을 구비하는 것을 특징으로 하는 고체 촬상 소자.
- 제 7 항에 있어서, 상기 복수의 서브-평균화 회로 각각은,온(on)일 때 상기 리셋 신호들 및 상기 영상 신호들을 전달하는 제 1 스위치;온일 때 상기 램프신호를 전달하는 제 2 스위치;상기 서브-샘플링 레이트에 응답하여, 상기 제 1 스위치가 온일 때 전달되는 리셋 신호들을 평균화하는 리셋 신호 평균부;상기 서브-샘플링 레이트에 응답하여, 상기 제 2 스위치가 온일 때 전달되는 영상 신호들을 평균화하는 영상 신호 평균부;상기 평균화된 리셋 신호에 대한 상기 평균화된 영상 신호의 차이 전압이 상기 램프신호에 따라 증가될 때, 증가된 전압이 기준 전압보다 큰 경우 및 작은 경우 각각에 대해 서로 다른 논리 상태를 가지는 비교신호를 발생하는 비교신호 발생부를 구비하는 것을 특징으로 하는 고체 촬상 소자.
- 제 8 항에 있어서, 상기 리셋 신호 평균부는,일단이 상기 제 1 스위치에 연결되는 제 1 리셋 평균 스위치;일단이 제 1 리셋 평균 스위치에 연결되고 타단이 상기 비교신호 발생부에 연결되며, 평균화된 리셋 신호들을 저장하는 제 1 리셋 평균 커패시터;일단이 상기 제 1 스위치에 연결되고 타단이 상기 비교신호 발생부에 연결되며 소정의 순서에 따라 상기 리셋 신호들을 저장하는 제 2 리셋 평균 커패시터;일단이 상기 제 1 스위치에 연결되고 타단이 상기 비교신호 발생부에 연결되는 리셋 덤핑 커패시터;상기 제 2 리셋 평균 커패시터와 상기 리셋 덤핑 커패시터 사이에 연결되는 제 2 리셋 평균 스위치; 및상기 리셋 덤핑 커패시터에 병렬로 연결되는 리셋 덤핑 스위치를 구비하며,상기 제 1 리셋 평균 스위치가 온이고 상기 제 2 리셋 평균 스위치와 상기 리셋 덤핑 스위치가 오프일 때, 상기 제 1 및 제 2 리셋 평균 커패시터에 저장된 리셋 신호들이 평균화되고,상기 제 2 리셋 평균 스위치가 온이고 상기 제 1 리셋 평균 스위치와 상기 리셋 덤핑 스위치가 오프일 때, 상기 제 2 리셋 평균 커패시터에 저장된 상기 평균화된 리셋 신호는 상기 제 2 리셋 평균 커패시터와 상기 리셋 덤핑 커패시터로 나뉘어 평균화되고, 그리고상기 리셋 덤핑 스위치가 온이고 상기 제 1 및 제 2 리셋 평균 스위치가 오프일 때, 상기 덤핑 커패시터에 저장된 평균화된 리셋 신호는 덤핑되어 소멸되는 것을 특징으로 하는 고체 촬상 소자.
- 제 8 항에 있어서, 상기 영상 신호 평균부는,일단이 상기 제 1 스위치에 연결되는 제 1 영상 평균 스위치;일단이 상기 제 1 영상 평균 스위치에 연결되고 타단이 상기 제 2 에 연결되며, 평균화된 영상 신호들을 저장하는 제 1 영상 평균 커패시터;일단이 상기 제 1 스위치에 연결되고 타단이 상기 제 2 스위치에 연결되며 소정의 순서에 따라 상기 영상 신호들을 저장하는 제 2 영상 평균 커패시터;일단이 상기 제 1 스위치에 연결되고 타단이 상기 제 2 스위치에 연결되는 영상 덤핑 커패시터;상기 제 2 영상 평균 커패시터와 상기 영상 덤핑 커패시터 사이에 연결되는 제 2 영상 평균 스위치; 및상기 영상 덤핑 커패시터에 병렬로 연결되는 영상 덤핑 스위치를 구비하며,상기 제 1 영상 평균 스위치가 온이고 상기 제 2 영상 평균 스위치와 상기 영상 덤핑 스위치가 오프일 때, 상기 제 1 및 제 2 영상 평균 커패시터에 저장된 영상 신호들이 평균화되고,상기 제 2 영상 평균 스위치가 온이고 상기 제 1 영상 평균 스위치와 상기 영상 덤핑 스위치가 오프일 때, 상기 제 2 영상 평균 커패시터에 저장된 상기 평균화된 영상 신호는 상기 제 2 영상 평균 커패시터와 상기 영상 덤핑 커패시터로 나뉘어 평균화되고, 그리고상기 영상 덤핑 스위치가 온이고 상기 제 1 및 제 2 영상 평균 스위치가 오프일 때, 상기 덤핑 커패시터에 저장된 평균화된 영상 신호는 덤핑되어 소멸되는 것을 특징으로 하는 고체 촬상 소자.
- 제 7 항에 있어서, 상기 복수의 스위치들은,상기 컬럼들 중, 상기 서브-샘플링 레이트에 대응하는 수의 홀수번째 평균화 회로들을 연결하는 로우 기(odd)평균 스위치들; 및상기 컬럼들 중, 상기 서브-샘플링 레이트에 대응하는 수의 짝수번째 평균화 회로들을 연결하는 로우 우(even)평균 스위치들을 구비하는 것을 특징으로 하는 고체 촬상 소자.
- 2차원 로우(row)-컬럼(column) 형태로 배열되는 픽셀들이 구비된 APS 어레이를 구비하는 고체 촬상 소자를 구동하는 방법에 있어서,소정의 서브-샘플링 레이트로 구동되는 서브-샘플링 모드에서 상기 서브-샘플링 레이트에 응답하여 교대로 선택되는 홀수번째 또는 짝수번째 로우들에 대응되는 픽셀에서 리셋 신호들과 영상신호들을 수신하는 단계;상기 서브-샘플링 모드에서 상기 서브-샘플링 레이트에 응답하여 상기 수신된 리셋 신호들과 영상 신호들을 평균화하거나 또는 덤핑하여 평균화하는 단계;상기 평균화된 리셋 신호에 대한 상기 평균화된 영상신호의 차이에 응답하여 비교신호를 발생하는 단계; 및상기 비교신호에 응답하여 상기 픽셀들에서 발생된 영상 신호들에 대응하는 서브-샘플링된 디지털 신호를 발생하는 단계를 구비하고,상기 서브 샘플링 레이트는,이며, 여기서 상기 n은 자연수인 것을 특징으로 하는 CIS형 고체 촬상 소자의 구동 방법.
- 삭제
- 제 12 항에 있어서,상기 n이 1이면, 상기 평균화하는 단계는,첫 번째 선택된 로우에서 수신된 리셋 신호들과 영상 신호들을 평균화하는 단계;두 번째 선택된 로우에서 수신된 리셋 신호들과 영상 신호들을 평균화하는 단계; 및상기 첫 번째 선택된 로우에 대해 평균화된 리셋 신호와 영상 신호와, 상기 두 번재 선택된 로우에 대해 평균화된 리셋 신호와 영상 신호를 평균화하는 단계를 구비하는 것을 특징으로 하는 구동 방법.
- 제 12 항에 있어서,상기 n이 2 이상이면, 상기 평균화하는 단계는,첫 번째 선택된 로우에서 수신된 리셋 신호들과 영상 신호들을 평균화하는 단계;두 번째 선택된 로우에서 수신된 리셋 신호들과 영상 신호들을 평균화하는 단계;상기 첫 번째 선택된 로우에 대해 평균화된 리셋 신호와 영상 신호와, 상기 두 번째 선택된 로우에 대해 평균화된 리셋 신호와 영상 신호를 평균화하는 단계; 및두 번째 선택된 로우 이후에 선택된 로우에 대해 평균화하는 단계를 구비하며,두 번째 선택된 로우 이후에 선택된 로우에 대해 평균화하는 단계는,선택된 로우에서 수신된 리셋 신호와 영상 신호를 평균화하는 단계;상기 선택된 로우에 대해 평균화된 리셋 신호와 영상 신호를 상기 서브-샘플링 레이트에 응답하여 덤핑한 후, 상기 덤핑된 리셋 신호와 영상 신호와, 이전에 선택된 로우까지 평균화된 리셋 신호와 영상신호를 평균화하는 단계; 및상기 서브-샘플링 레이트에 대응하는 마지막 로우 까지 상기 선택된 로우에서 수신된 리셋 신호와 영상 신호를 평균화하는 단계, 및 이전에 선택된 로우까지 평균화된 리셋 신호와 영상신호를 평균화하는 단계를 반복하는 단계를 구비하는 것을 특징으로 하는 구동 방법.
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