CN101557456B - 相关二重取样电路及互补金属氧化物半导体影像感测单元 - Google Patents

Abstract

本发明提供一种相关二重取样电路及使用此相关二重取样电路的CMOS影像感测单元，此相关二重取样电路将取样后的感测信号与重置信号作等量的电平移位。因此，感测信号与重置信号的电压差值依然保持不变，但是却可以藉此调整感测信号与重置信号的电平，使其电平落于线性输入范围。与传统的相关二重取样电路相比，本发明的范例提供的相关二重取样电路的增益不会降低，所以其后端电路的设计困难度较低，且其噪声也比较小，而使用本发明的范例提供的相关二重取样电路的CMOS影像感测单元亦具有这些优点。

Description

相关二重取样电路及互补金属氧化物半导体影像感测单元

技术领域

本发明涉及一种互补金属氧化物半导体影像传感器(CMOS sensor)，且特别是涉及一种金属氧化物半导体影像传感器的相关二重取样(Correlated Double Sampling，CDS)电路及使用此相关二重取样电路的CMOS影像感测单元。

背景技术

随着科技的进步，数字相机的普及使得人们可以自由地记录影像。数字相机内有多个影像感测单元，用来感测影像，把光信号转换为电子信号并储存于存储卡或其它的储存介质。

请参照图1，图1是传统CMOS影像感测单元10的方块图。传统影像感测单元10包括时序产生器(Timing Generator)11、列译码器12、行译码器13、像素阵列(Pixel Array)14、相关二重取样电路15以及模拟信号处理单元(Analog Signal Processing，APS)16。其中，模拟信号处理单元16包括可编程增益放大器(Programmable Gain Amplifier，PGA)160与模拟数字转换器(Analog-to-Digital Converter，ADC)161。

时序产生器11耦接于列译码器12、行译码器13与相关二重取样电路15，像素阵列14耦接于列译码器12与相关二重取样电路15，模拟信号处理单元16耦接于相关二重取样电路15。可编程增益放大器160耦接于模拟信号处理单元16的输入端与模拟数字转换器161，模拟数字转换器161耦接于模拟信号处理单元16的输出端。

时序控制器11会产生多个频率信号来控制列译码器12、行译码器13与相关二重取样单元15。像素阵列14会根据列译码器12的输出感测光信号，并将光信号转换为电子信号。相关二重取样电路15会根据行译码器13的输出来对像素阵列14所转换的电子信号进行取样，并将取样结果送给模拟信号处理单元16进行模拟信号的处理。模拟信号处理单元16内的可编程增益放大器160会根据其设定的增益将取样结果的电压差值(取样结果包括重置信号的电平与感测信号的电平，因此取其电压差值，后面将有更详细的叙述。)放大，并将放大后的结果送至模拟数字转换器161进行模拟数字转换，以产生数字的影像信号。

由上述可知，在信号的处理过程中，像素阵列14输出的电子信号，会先储存于相关二重取样电路15中，接着再由模拟信号处理单元16依序读出。若像素阵列14的输出信号或相关二重取样电路15的输出信号混杂了噪声，则后段的模拟信号处理单元16将很难处理。若像素阵列14的输出信号或相关二重取样电路15的输出信号过小，则可编程增益放大器160必须设定很大的增益去补偿，而这将会增加可编程增益放大器160与数字模拟转换器161的设计困难度。所以像素阵列14与相关二重取样电路15必须降低其噪声的影响，以及避免其增益过低。

传统的相关二重取样电路15多由源极跟随放大器(Source followeramplifier)或缓冲器(buffer)构成，由于源极跟随放大器与缓冲器的线性输入范围有限，一般而言约为0.5伏特至1.5伏特，因此当像素阵列14输出的电子信号过高或过低时，都会使相关二重取样电路15的输出造成失真。当影像感测单元10运作时，像素阵列14会依序输出重置信号的电平及感测信号的电平，而这两个信号的差就代表真正的影像信号。

一般而言，相关二重取样电路15会有两组缓冲器(或源极跟随放大器)及取样电容，以便将重置信号的电平及感测信号的电平同时储存至相关二重取样电路15中。如果像素阵列14的输出信号超过相关二重取样电路15的线性输入范围，影像信号将会失真。相关二重取样电路15中，缓冲器(或源极跟随放大器)通常为单级或双级放大器组成，其原因除频宽或速度考虑外，多半跟线性输入范围有关。

美国US5,965,871号专利提出多种相关二重取样电路的结构，但是其提出的相关二重取样电路有部分依然有线性输入范围不足的问题，随然其它提出的相关二重取样电路解决了线性输入范围不足的问题，但是却会导致其缓冲器(或源极跟随放大器)的增益下降，使得后端的可编程增益放大器与模拟数字转换器的设计困难度增加。

美国US5,965,871号专利主要是利用耦合电容(coupling capacitor)来加大相关二重取样电路的线性输入范围，另外，还有使用偏压源来减少组件没有互相匹配的问题。因为加入藕合电容的关系，所以其缓冲器(或源极跟随放大器)的增益会下降，而且偏压源的使用，会将噪声带进相关二重取样电路，因此美国US5,965,871号专利所提出的相关二重取样电路尚有许多可以改进的空间。

另外，因为偏压源必须提供给影像传感器内所有的相关二重取样电路同时使用，如果偏压源有噪声，将影响到所有相关二重取样电路的效能。又因为影像传感器内的相关二重取样电路的分布范围很大，所以要提供一个稳定且一致的偏压源将是很大的挑战。

综上所述，改善传统的相关二重取样电路的输入线性范围的方法会产生增益下降或电路噪声上升的问题，而导致后端电路的设计困难度上升或造成影像质量的恶化。

发明内容

本发明的范例提供一种相关二重取样电路，其特点在于将取样后的感测信号与重置信号作电平移位(level shifting)，以使得移位后的感测信号与重置信号符合其线性输入范围。

本发明的范例提供一种CMOS影像感测单元，其特点在于其相关二重取样电路将取样后的感测信号与重置信号作电平移位，以使得移位后的感测信号与重置信号符合其线性输入范围。

本发明的范例提供一种相关二重取样电路，此相关二重取样电路具有输入端、第一输出端与第二输出端。此相关二重取样电路包括第一取样保持单元、第二取样保持单元、第一电平移位单元、第二电平移位单元、第一缓冲器与第二缓冲器。其中，第一取样保持单元耦接于输入端，第二取样保持单元耦接于输入端。第一电平移位单元耦接于第一取样保持单元，第二电平移位单元耦接于第二取样保持单元。第一缓冲器耦接于第一电平移位单元与第一输出端之间，第二缓冲器耦接于第二电平移位单元与第二输出端之间。第一取样保持单元根据第一控制信号对感测信号进行取样保持的动作，第二取样保持单元根据第二控制信号对重置信号进行取样保持的动作。第一电平移位单元根据至少一个电平控制信号对第一取样保持单元的输出的电压值作电平移位，第二电平移位单元根据至少一个电平控制信号对第二取样保持单元的输出的电压值作电平移位。第一缓冲器用以缓冲第一电平移位单元的输出，第二缓冲器用以缓冲第二电平移位单元的输出。上述的第一电平移位单元对第一取样保持单元的输出的电压值作电平移位的移位量等于第二电平移位单元对第二取样保持单元的输出的电压值作电平移位的移位量。

根据本发明的范例，上述的相关二重取样电路还包括第一开关，此第一开关耦接于第一与第二取样保持单元的输出之间，且受控于训练控制信号。

根据本发明的范例，上述的相关二重取样电路还包括第一反向器，第一反向器用以输出电平控信号的反向信号。而上述的第一电平移位单元包括第一电容，而第一电容的一端耦接于第一反向器，其另一端耦接于第一缓冲器与第一取样保持单元。另外，上述的第二电平移位单元包括第二电容，第二电容的一端耦接于第一反向器，其另一端耦接于第二缓冲器与第二取样保持单元。

根据本发明的范例，上述的第一电平移位单元根据第一电平控制信号以及第二电平控制信号对第一取样保持单元的输出的电压值作电平移位，上述的第一电平移位单元包括第一电容、第二与第三开关，第一电容的一端耦接于第二与第三开关，第一电容的另一端耦接于第一缓冲器与第一取样保持单元，第二与第三开关分别受控于第一电平控制信号以及第二电平控制信号。当第二开关导通时，第三开关则截止，第一电容藉由第二开关接收第一电压源；当第三开关导通时，第二开关则截止，第一电容藉由第三开关接收一第二电压源。第二电平移位单元根据第一电平控制信号以及第二电平控制信号对第二取样保持单元的输出的电压值作电平移位。而上述的第二电平移位单元包括第二电容、第四与第五开关，第二电容的一端耦接于第四与第五开关，第二电容的另一端耦接于第二缓冲器与第二取样保持单元，第四与第五开关分别受控于第一电平控制信号以及第二电平控制信号。当第四开关导通时，第五开关则截止，第二电容藉由第四开关接收第一电压源；当第五开关导通时，第四开关则截止，第二电容藉由第五开关接收第二电压源。

本发明的范例提供一种CMOS影像感测单元，包括时序产生器、列译码器、行译码器、像素阵列、相关二重取样电路以及模拟信号处理单元。相关二重取样电路具有输入端、第一输出端与第二输出端，且相关二重取样电路包括第一取样保持单元、第二取样保持单元、第一电平移位单元、第二电平移位单元、第一缓冲器与第二缓冲器。其中，列译码器耦接于时序产生器，行译码器耦接于时序产生器，像素阵列耦接于列译码器。相关二重取样电路耦接于素阵列、时序产生器与行译码器，模拟信号处理单元耦接于相关二重取样电路的第一输出端与第二输出端。第一取样保持单元耦接于输入端，第二取样保持单元耦接于输入端。第一电平移位单元耦接于第一取样保持单元，第二电平移位单元耦接于第二取样保持单元。第一缓冲器耦接于第一电平移位单元与第一输出端之间，第二缓冲器耦接于第二电平移位单元与第二输出端之间。像素阵列用以感测影像以产生感测信号与提供重置信号，模拟信号处理单元用以放大第一输出端与第二输出端的电压差值，并将放大后的第一输出端与第二输出端的电压差值进行模拟数字转换以输出数字的影像信号。第一取样保持单元根据第一控制信号对感测信号进行取样保持的动作，第二取样保持单元根据第二控制信号对重置信号进行取样保持的动作。第一电平移位单元根据至少一个电平控制信号对第一取样保持单元的输出的电压值作电平移位，第二电平移位单元根据至少一个电平控制信号对第二取样保持单元的输出的电压值作电平移位。第一缓冲器用以缓冲第一电平移位单元的输出，第二缓冲器用以缓冲第二电平移位单元的输出。上述的第一电平移位单元对第一取样保持单元的输出的电压值作电平移位的移位量等于第二电平移位单元对第二取样保持单元的输出的电压值作电平移位的移位量。

根据本发明的范例，上述的相关二重取样电路还包括第一开关，此第一开关耦接于第一与第二取样保持单元的输出之间，且受控于保持(hold)控制信号。

根据本发明的范例，上述的相关二重取样电路还包括第一反向器，第一反向器用以输出电平控信号的反向信号。而上述的第一电平移位单元包括第一电容，而第一电容的一端耦接于第一反向器，其另一端耦接于第一缓冲器与第一取样保持单元。另外，上述的第二电平移位单元包括第二电容，第二电容的一端耦接于第一反向器，其另一端耦接于第二缓冲器与第二取样保持单元。

根据本发明的范例，上述的第一电平移位单元根据第一电平控制信号以及第二电平控制信号对第一取样保持单元的输出的电压值作电平移位，上述的第一电平移位单元包括第一电容、第二与第三开关，第一电容的一端耦接于第二与第三开关，第一电容的另一端耦接于第一缓冲器与第一取样保持单元，第二与第三开关分别受控于第一电平控制信号以及第二电平控制信号。当第二开关导通时，第三开关则截止，第一电容藉由第二开关接收第一电压源；当第三开关导通时，第二开关则截止，第一电容藉由第三开关接收一第二电压源。第二电平移位单元根据第一电平控制信号以及第二电平控制信号对第二取样保持单元的输出的电压值作电平移位。而上述的第二电平移位单元包括第二电容、第四与第五开关，第二电容的一端耦接于第四与第五开关，第二电容的另一端耦接于第二缓冲器与第二取样保持单元，第四与第五开关分别受控于第一电平控制信号以及第二电平控制信号。当第四开关导通时，第五开关则截止，第二电容藉由第四开关接收第一电压源；当第五开关导通时，第四开关则截止，第二电容藉由第五开关接收第二电压源。

本发明的范例所提供的相关二重取样电路与CMOS影像感测单元因其相关二重取样电路将取样后的感测信号与重置信号作等量的电平移位。因此，感测信号与重置信号的电压差值依然保持不变，但是却可以藉此调整感测信号与重置信号的电平，使其电平落于线性输入范围。与传统的相关二重取样电路相比，本发明的范例提供的相关二重取样电路的增益不会降低，所以其后端电路的设计困难度较低，且其噪声也比较小，而使用本发明的范例提供的相关二重取样电路的CMOS影像感测单元亦具有这些优点。

为使本发明的上述特征和优点能更明显易懂，下文特举实施例，并结合附图详细说明如下。

附图说明

图1是传统CMOS影像感测单元10的方块图。

图2A是本发明范例提供的相关二重取样电路20的电路图。

图2B是相关二重取样电路20的信号波形图。

图3A是本发明范例提供的相关二重取样电路30_A的电路图。

图3B是本发明范例提供的相关二重取样电路30_B的电路图。

图3C是本发明范例提供的相关二重取样电路30_C的电路图。

图4是本发明范例提供的CMOS影像感测单元40的方块图。

附图符号说明

10：传统CMOS影像感测单元

40：CMOS影像感测单元

11、41：时序产生器

12、42：列译码器

13、43：行译码器

14、44：像素阵列

15、20、30_A、30_B、30_C：相关二重取样电路

16、46：模拟信号处理单元

160、460：可编程增益放大器

161、461：模拟数字转换器

21、22、31、32：取样保持单元

23、24、33_A、34_A、33_B、34_B、33_C、34_C：电平移位单元

25、26、35、36：缓冲器

S1、S2、S3_1、S3_2、S4_1、S4_2、S7：开关

38、33_B_1、34_B_1：反相器

C1～C4：电容

P_51、P_52、P_61、P_62：PMOS晶体管

具体实施方式

本发明的范例提供一种相关二重取样电路及使用此相关二重取样电路的CMOS影像感测单元，此相关二重取样电路将取样后的感测信号与重置信号作等量的电平移位。因此，感测信号与重置信号的电压差值依然保持不变，但是却可以藉此调整感测信号与重置信号的电平，使其电平落于线性输入范围。以下将以数个范例及图标详细说明，以使本发明的特征与优点更明显易懂。

请参照图2A，图2A是本发明范例提供的相关二重取样电路20的电路图。此相关二重取样电路20具有输入端PIX_OUT、输出端CDS_OUT_RST与CDS_OUT_SIG。此相关二重取样电路20包括取样保持单元21、22、电平移位单元23、24、缓冲器25、26与开关S7。其中，取样保持单元21与22耦接于输入端PIX_OUT，电平移位单元23耦接于取样保持单元21，电平移位单元24耦接于取样保持单元22。缓冲器25耦接于电平移位单元23与输出端CDS_OUT_RST之间，缓冲器26耦接于电平移位单元24与输出端CDS_OUT_SIG之间。另外，开关S7耦接于取样保持单元21与22的输出的中间。

取样保持单元21根据控制信号CS_1对重置信号RST进行取样保持的动作，取样保持单元21包括开关S1与电容C1，于此范例中，电容C1的一端接地，另一端则耦接于开关S1的输出，开关S1的输入则是耦接于输入端PIX_OUT。当输入端PIX_OUT输入的信号是重置信号RST时，控制信号CS_1会使得开关S1导通，使得重置信号RST对电容C1充电，以藉此完成取样的动作。当输入端PIX_OUT输入的信号不是重置信号RST时，控制信号CS_1会使得开关S1截止，使得重置信号RST的电压可以保持于电容C1，以藉此完成保持的动作。

取样保持单元22根据控制信号CS_2对感测信号SIG进行取样保持的动作。取样保持单元22包括开关S2与电容C2，于此范例中，电容C2的一端接地，另一端则耦接于开关S2的输出，开关S2的输入则是耦接于输入端PIX_OUT。取样保持单元22的操作原理与取样保持单元21的操作原理相同，在此便不再赘述。

电平移位单元23根据电平控制信号CS_31与CS_32对取样保持单元21的输出的电压值作电平移位。于此范例中，是根据两个电平控制信号CS_31与CS_32来做电平移位的动作，但是电平控制信号的个数并非用以限定本发明。

于此范例中，电平移位单元23包括电容C3、开关S3_1与S3_2，电容C3的一端耦接于缓冲器25与取样保持单元21，开关S3_1与S3_2的一端耦接至电容C3的另一端，而开关S3_1与S3_2的另一端则分别耦接至电压源VC1与VC2。开关S3_1与S3_2分别受控于电平控制信号CS_31与CS_32，当开关S3_2导通时，开关S3_1会截止，此时电容C3的另一端藉由开关S3_2耦接至电压源VC2；当开关S3_1导通时，开关S3_2会截止，此时电容C3的另一端藉由开关S3_1耦接至电压源VC1。如此一来，端点A上的电压便会可以利用电平控制信号CS_31与CS_32来控制其电平移位的移位量，因此能达到电平移位的功能。

电平移位单元24根据电平控制信号CS_41与CS_42对取样保持单元22的输出的电压值作电平移位。于此范例中，是根据两个电平控制信号CS_41与CS_42来做电平移位的动作，但是电平控制信号的个数并非用以限定本发明。而电平移位单元24包括电容C4、开关S4_1与S4_2，其耦接关系与操作原理可以由电平移位单元23的说明推敲，因此，在此便不再赘述。

在此需要注意的是，为了使移位后的感测信号SIG与重置信号RST的电压差值与未进行电平移位前的感测信号SIG与重置信号RST的电压差值相同，电平移位单元23、24对端点A与B的电压必须作等量的电平移位。另外，电平控制信号CS_31与CS_41彼此可以是相同的控制信号，电平控制信号CS_32与CS_42彼此可以是相同的控制信号，而电平控制信号CS_31与CS_32彼此可以是反向的控制信号，电压源VC2可以是接地端，而电压源VC1可以是高电平的电压源。然而，上述各信号间的关系仅是本发明的范例的一，并非用以限定本发明。

缓冲器25用以缓冲电平移位单元23的输出，于此范例中，缓冲器25是用源极跟随放大器来实施。此缓冲器25包括两个P型场效应晶体管P_51与P_52，P型场效应晶体管P_52的栅极耦接于固定偏压v_bias，其漏极与P型场效应晶体管P_51的源极耦接，其源极则耦接于供应电压源VDD。P型场效应晶体管P_51的栅极耦接于电平移位单元23，其漏极则接地。

缓冲器26用以缓冲第二电平移位单元的输出，于此范例中，缓冲器26是用源极跟随放大器来实施。缓冲器26包括两个P型场效应晶体管P_61与P_62，其耦接关系则可以根据缓冲器25与图2A得知，因此，便不再赘述。

缓冲器25与26有线性输入范围的限制，所以传统的相关二重取样电路的输入信号才会有失真的问题存在。而于此范例中，因为有电平移位电路23与24的关系，因此可以把缓冲器25与26的输入信号作等量的移位，使其符合线性输入范围，而避免失真的问题。

开关S7受控于训练控制信号CS_7，开关S7于此范例中主要是拿来补偿组件间不互相匹配的问题。当开关S7导通时，端点A与端点B的电压会相同，将开关S7未导通前输出端CDS_OUT_RST与CDS_OUT_SIG的电压差值减去开关S7导通时输出端CDS_OUT_RST与CDS_OUT_SIG的电压差值便能减去组件间因为不匹配而导致的电压偏移。然而，若组件间不匹配的问题并不严重时，开关S7可以移除。若组件间因不匹配而产生的电压偏移是固定的值，那么开关S7亦可以移除，此时仅须在相关二重取样电路20以外的后端电路作设计，将此固定的电压偏移减去，即可达到移除电压偏移的功能。

接着，请参照图2B，图2B是相关二重取样电路20的信号波形图。当输入端PIX_OUT输入重置信号RST给相关二重取样电路20时，控制信号CS_1会让取样保持单元21对重置信号RST进行取样。当输入端PIX_OUT输入感测信号SIG给相关二重取样电路20时，控制信号CS_2会让取样保持单元22对感测信号SIG进行取样。

此时的电平控制信号CS_31与CS_41控制开关S3_1与S4_1，让电容C3与C4耦接于电压源VC1。接着，电平控制信号CS_32与CS_42控制开关S3_2与S4_2，让电容C3与C4耦接于电压源VC2。如此一来，端点A与B的电压会同时下降Δv，使其端点A与B的电压落入缓冲器25与26的线性输入范围内。

另外，相关二重取样电路20应用于CMOS影像感测单元时，相关二重取样电路20多会与模拟数字转换器耦接。当端点A与B的电压被同时移位后，模拟数字转换器的状态ADC_STATE是处于取样(sample)的状态。接着，开关S7被训练控制信号CS_7控制而导通时，此时，模拟数字转换器的状态ADC_STATE是处于保持(hold)的状态。如同前面所述，将开关S7未导通前输出端CDS_OUT_RST与CDS_OUT_SIG的电压差值减去开关S7导通时输出端CDS_OUT_RST与CDS_OUT_SIG的电压差值便能减去组件间因为不匹配而导致的电压偏移。

请同时参照图2A与2B，在不考虑缓冲器25与26的负载的情况下假设电容C1与C2是9微微(pico)法拉，而电容C3与C4是1微微法拉，电压源VC1与VC2分别是2伏特与0伏特，重置信号与感测信号分别是1.6伏特与1伏特，而缓冲器25与26的线性输入范围小于1.5伏特。那么当取样单元21与22取样完毕后，端点A与B的电压分别是1.6伏特与1伏特，此时开关S3_1与S4_1导通，而端点A的电压超过了线性输入范围。接着，因为开关S3_2与S4_2导通，所以端点A的电压为1.6-(2-0)/(9+1)＝1.4伏特，而端点B的电压为1-(2-0)/(9+1)＝0.8伏特。如此一来，藉由等量地对保持取样单元21、22所取样的感测信号SIG与重置信号RST进行电平移位，便能使其保持取样单元21与22落入缓冲器25与26的线性输入范围内，且有不会使缓冲器25与26的增益减少。

接着，请参照图3A，图3A是是本发明范例提供的相关二重取样电路30_A的电路图。此相关二重取样电路30_A与图2A的相关二重取样电路20相似，其中的差别在于电平移位单元33_A与34_A仅有电容C3与C4，而在电平移位单元33_A与34_A则是与一个反相器38耦接，藉由电平控制信号SW的改变，将会使得电平移位单元33与34分别对端点A与B的电压进行电平移位。另外，各元间的耦接关系以及操作原理与相关二重取样电路20类似，在此便不再赘述。

请参照图3B，图3B是本发明范例提供的相关二重取样电路30_B的电路图。相关二重取样电路30_B与图3A的相关二重取样电路30_A的差异在于没有反相器38。因为电平控制信号SW本身会变动，所以在变动的过程中，自然会对端点A与B的电压产生影响，并藉此对端点A与B的电压进行电平移位。相关二重取样电路30_B的组件耦接关系及操原理与相关二重取样电路30_B类似，在此便不再赘述。

请参照图3C，图3C是本发明范例提供的相关二重取样电路30_C的电路图。相关二重取样电路30_C与图3A的相关二重取样电路30_A的差异在于反相器38被移到电平移位单元33_C与34_C，而使得电平移位单元33_B包括电容C3与反相器33_C_1，而电平移位单元34_C则包括电容C4与反相器34_C_1。相关二重取样电路30_C的组件耦接关系及操原理与相关二重取样电路30_A类似，在此便不再赘述。

以图3A到3C为例，若考虑缓冲器35与36的有效负载电容为Cb，而电容C3与C4相等，电容C1与C2相等，电平控制信号SW的低电平是0伏特，而其高电平是VDD。当电平控制信号SW由低到高时，端点A与B的电压会加上VDD*C3/(C1+C3+Cb)的电平移位量，而当电平控制信号SW由高到低时，端点A与B的电压会减去VDD*C3/(C1+C3+Cb)的电平移位量。藉由电平控制信号SW的改变，将可以使得端点A与B的电压落入缓冲器35与36的线性输入范围的内。

最后，请参照图4，图4是本发明范例提供的CMOS影像感测单元40的方块图。CMOS影像感测单元40包括时序产生器41、列译码器42、行译码器43、像素阵列44、相关二重取样电路45以及模拟信号处理单元46。相关二重取样电路具有输入端、第一输出端与第二输出端。其中，列译码器42耦接于时序产生器41，行译码器43耦接于时序产生器41，像素阵列44耦接于列译码器42。相关二重取样电路45耦接于素阵列44、时序产生器41与行译码器42，模拟信号处理单元46耦接于相关二重取样电路45的两个输出端。

像素阵列44用以感测影像以产生感测信号SIG与提供重置信号RST，模拟信号处理单元46用以放大相关二重取样电路45的两个输出端的电压差值，并将放大后的电压差值进行模拟数字转换以输出数字的影像信号。

模拟信号处理单元46包括可编程增益放大器460与模拟数字转换器461。其中，可编程增益放大器460耦接于相关二重取样电路45的两个输出端，模拟数字转换器461耦接于可编程增益放大器460。可编程增益放大器460用以将相关二重取样电路45的两个输出端的电压电压差值根据设定的增益放大。模拟数字转换器461用以将可编程增益放大器460的输出进行模拟数字转换，以产生数字的影像信号。

相关二重取样电路45将取样后的感测信号SIG与重置信号RST作等量的电平移位，并藉由其缓冲器输出。而相关二重取样电路45的实施方式可以是图2A与图3A～3C所提供相关二重取样电路20、30_A、30_B与30_C来实施。

综上所述，本发明的范例所提供的相关二重取样电路与CMOS影像感测单元因其相关二重取样电路将取样后的感测信号与重置信号作等量的电平移位。因此，感测信号与重置信号的电压差值依然保持不变，但是却可以藉此调整感测信号与重置信号的电平，使其电平落于线性输入范围。与传统的相关二重取样电路相比，本发明的范例提供的相关二重取样电路的增益不会降低，所以其后端电路的设计困难度较低，且其噪声也比较小，而使用本发明的范例提供的相关二重取样电路的CMOS影像感测单元亦具有这些优点。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围的前提下可作若干的更动与润饰，因此本发明的保护范围以本发明的权利要求为准。

Claims (17)

1.一种相关二重取样电路，具有一输入端、一第一与第二输出端，包括：

一第一取样保持单元，耦接于该输入端，根据一第一控制信号对一感测信号进行取样保持的动作；

一第二取样保持单元，耦接于该输入端，根据一第二控制信号对一重置信号进行取样保持的动作；

一第一电平移位单元，耦接于该第一取样保持单元，根据至少一电平控制信号对该第一取样保持单元的输出的电压值作电平移位；

一第二电平移位单元，耦接于该第二取样保持单元，根据该电平控制信号对该第二取样保持单元的输出的电压值作电平移位；

一第一缓冲器，耦接于该第一电平移位单元与该第一输出端之间，用以缓冲该第一电平移位单元的输出；以及

一第二缓冲器，耦接于该第二电平移位单元与该第二输出端之间，用以缓冲该第二电平移位单元的输出，

其中，该第一电平移位单元对该第一取样保持单元的输出的电压值作电平移位的移位量等于该第二电平移位单元对该第二取样保持单元的输出的电压值作电平移位的移位量。

2.如权利要求1所述的相关二重取样电路，还包括：

一第一开关，耦接于该第一与第二取样保持单元的输出之间，受控于一训练控制信号。

3.如权利要求1所述的相关二重取样电路，其中，该第一电平移位单元包括一第一电容，该第一电容的一端耦接于该电平控制信号，其另一端耦接于该第一缓冲器与该第一取样保持单元；而该第二电平移位单元包括一第二电容，该第二电容的一端耦接于该电平控制信号，其另一端耦接于该第二缓冲器与该第二取样保持单元。

4.如权利要求3所述的相关二重取样电路，还包括一第一反向器，该第一反向器耦接于该第一与第二电容，该第一反向器用以输出该电平控信号的反向信号。

5.如权利要求1所述的相关二重取样电路，其中，该第一电平移位单元包括一第一反向器与一第一电容，该第一反向器接收该电平控制信号，并输出该电平控制信号的反向信号，该第一电容的一端耦接于该第一反向器，其另一端耦接于该第一缓冲器与该第一取样保持单元；该第二电平移位单元包括一第二反向器与一第二电容，该第二反向器接收该电平控制信号，并输出该电平控制信号的反向信号，该第二电容的一端耦接于该第二反向器，其另一端耦接于该第二缓冲器与该第二取样保持单元。

6.如权利要求1所述的相关二重取样电路，其中，该第一电平移位单元根据一第一电平控制信号以及一第二电平控制信号对该第一取样保持单元的输出的电压值作电平移位，该第一电平移位单元包括一第一电容、一第二与第三开关，该第一电容的一端耦接于该第二与第三开关，该第一电容的另一端耦接于该第一缓冲器与该第一取样保持单元，该第二与第三开关分别受控于该第一电平控制信号以及该第二电平控制信号，当该第二开关导通时，该第三开关则截止，该第一电容藉由该第二开关接收一第一电压源，当该第三开关导通时，该第二开关则截止，该第一电容藉由该第三开关接收一第二电压源；该第二电平移位单元根据该第一电平控制信号以及该第二电平控制信号对该第二取样保持单元的输出的电压值作电平移位，该第二电平移位单元包括一第二电容、一第四与第五开关，该第二电容的一端耦接于该第四与第五开关，该第二电容的另一端耦接于该第二缓冲器与该第二取样保持单元，该第四与第五开关分别受控于该第一电平控制信号以及该第二电平控制信号，当该第四开关导通时，该第五开关则截止，该第二电容藉由该第四开关接收该第一电压源，当该第五开关导通时，该第四开关则截止，该第二电容藉由该第五开关接收该第二电压源。

7.如权利要求1所述的相关二重取样电路，其中，该第一取样保持单元包括一第六开关与一第三电容，该第三电容的一端耦接于该第六开关与该第一电平移位单元，该第六开关耦接于该输入端；该第二取样保持单元包括一第七开关与一第四电容，该第四电容的一端耦接于该第七开关与该第二电平移位单元，该第七开关耦接于该输入端。

8.如权利要求1所述的相关二重取样电路，其中，该第一缓冲器与该第二缓冲器是一源极跟随放大器。

9.一种互补金属氧化物半导体影像感测单元，包括：

一时序产生器；

一列译码器，耦接于该时序产生器；

一行译码器，耦接于该时序产生器；

一像素阵列，耦接于该列译码器，用以感测影像以产生一感测信号与提供一重置信号；

一相关二重取样电路，耦接于该像素阵列、该时序产生器与该行译码器，具有一输入端、一第一与第二输出端，包括：

一第一取样保持单元，耦接于该输入端，根据一第一控制信号对该感测信号进行取样保持的动作；

一第二取样保持单元，耦接于该输入端，根据一第二控制信号对该重置信号进行取样保持的动作；

一第一电平移位单元，耦接于该第一取样保持单元，根据至少一电平控制信号对该第一取样保持单元的输出的电压值作电平移位；

一第二电平移位单元，耦接于该第二取样保持单元，根据该电平控制信号对该第二取样保持单元的输出的电压值作电平移位；

一第一缓冲器，耦接于该第一电平移位单元与该第一输出端之间，用以缓冲该第一电平移位单元的输出；以及

一第二缓冲器，耦接于该第二电平移位单元与该第二输出端之间，用以缓冲该第二电平移位单元的输出；以及

一模拟信号处理单元，耦接于该相关二重取样电路的该第一与第二输出端，用以放大该第一与第二输出端的电压差值，并将放大后的该第一与第二输出端的电压差值进行模拟数字转换以输出数字的一影像信号，

其中，该第一电平移位单元对该第一取样保持单元的输出的电压值作电平移位的移位量等于该第二电平移位单元对该第二取样保持单元的输出的电压值作电平移位的移位量。

10.如权利要求9所述的互补金属氧化物半导体影像感测单元，其中，该相关二重取样电路还包括：

一第一开关，耦接于该第一与第二取样保持单元的输出之间，受控于一训练控制信号。

11.如权利要求9所述的互补金属氧化物半导体影像感测单元，其中，该第一电平移位单元包括一第一电容，该第一电容的一端耦接于该电平控制信号，其另一端耦接于该第一缓冲器与该第一取样保持单元；而该第二电平移位单元包括一第二电容，该第二电容的一端耦接于该电平控制信号，其另一端耦接于该第二缓冲器与该第二取样保持单元。

12.如权利要求11所述的互补金属氧化物半导体影像感测单元，其中，该相关二重取样电路还包括一第一反向器，该第一反向器耦接于该第一与第二电容，该第一反向器用以输出该电平控信号的反向信号。

13.如权利要求9所述的互补金属氧化物半导体影像感测单元，其中，该第一电平移位单元包括一第一反向器与一第一电容，该第一反向器接收该电平控制信号，并输出该电平控制信号的反向信号，该第一电容的一端耦接于该第一反向器，其另一端耦接于该第一缓冲器与该第一取样保持单元；该第二电平移位单元包括一第二反向器与一第二电容，该第二反向器接收该电平控制信号，并输出该电平控制信号的反向信号，该第二电容的一端耦接于该第二反向器，其另一端耦接于该第二缓冲器与该第二取样保持单元。

14.如权利要求9所述的互补金属氧化物半导体影像感测单元，其中，该第一电平移位单元根据一第一电平控制信号以及一第二电平控制信号对该第一取样保持单元的输出的电压值作电平移位，该第一电平移位单元包括一第一电容、一第二与第三开关，该第一电容的一端耦接于该第二与第三开关，该第一电容的另一端耦接于该第一缓冲器与该第一取样保持单元，该第二与第三开关分别受控于该第一电平控制信号以及该第二电平控制信号，当该第二开关导通时，该第三开关则截止，该第一电容藉由该第二开关接收一第一电压源，当该第三开关导通时，该第二开关则截止，该第一电容藉由该第三开关接收一第二电压源；该第二电平移位单元根据该第一电平控制信号以及该第二电平控制信号对该第二取样保持单元的输出的电压值作电平移位，该第二电平移位单元包括一第二电容、一第四与第五开关，该第二电容的一端耦接于该第四与第五开关，该第二电容的另一端耦接于该第二缓冲器与该第二取样保持单元，该第四与第五开关分别受控于该第一电平控制信号以及该第二电平控制信号，当该第四开关导通时，该第五开关则截止，该第二电容藉由该第四开关接收该第一电压源，当该第五开关导通时，该第四开关则截止，该第二电容藉由该第五开关接收该第二电压源。

15.如权利要求9所述的互补金属氧化物半导体影像感测单元，其中，该第一取样保持单元包括一第六开关与一第三电容，该第三电容的一端耦接于该第六开关与该第一电平移位单元，该第六开关耦接于该输入端；该第二取样保持单元包括一第七开关与一第四电容，该第四电容的一端耦接于该第七开关与该第二电平移位单元，该第七开关耦接于该输入端。

16.如权利要求9所述的互补金属氧化物半导体影像感测单元，其中，该第一缓冲器与该第二缓冲器是一源极跟随放大器。

17.如权利要求9所述的互补金属氧化物半导体影像感测单元，其中，该模拟信号处理单元包括：

一可编程增益放大器，耦接于该第一与第二输出端，用以将该第一与第二输出端的电压差值根据设定的一增益放大；

一模拟数字转换器，耦接于该可编程增益放大器，用以将该可编程增益放大器的输出进行模拟数字转换，以产生数字的该影像信号。

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