KR101448151B1

KR101448151B1 - 상호연관 이중 샘플링 회로

Info

Publication number: KR101448151B1
Application number: KR1020080015920A
Authority: KR
Inventors: 길민선; 이광현
Original assignee: 삼성전자주식회사
Priority date: 2008-02-21
Filing date: 2008-02-21
Publication date: 2014-10-13
Also published as: US7919993B2; KR20090090603A; US20090212827A1

Abstract

상호연관 이중 샘플링 회로가 개시된다. 본 발명의 일 실시예에 따른 상호연관 이중 샘플링 회는 제1 커패시터 및 비교기를 구비한다. 제1 커패시터는 일단으로 램프 신호를 입력받는다. 비교기는 내부적으로 구비되는 차동 증폭기를 이용하여 상기 램프 신호 및 단위 화소 회로의 출력 신호를 입력받고, 상기 출력 신호와 상기 램프 신호를 비교하는 동작을 수행한다. 차동 증폭기의 일 입력단은 상기 단위 화소 회로의 출력 신호를 직접 인가받고, 상기 다른 입력단은 상기 제1 커패시터의 다른 일단과 연결된다. 본 발명의 일 실시예에 따른 상호연관 이중 샘플링 회로는 단위 화소 회로의 출력단을 상호연관 이중 샘플링 회로의 입력단에 직접 연결시킴으로써, 기생 커패시터의 영향을 감소시킬 수 있다. 또한, 기생 커패시터의 영향 감소로 인하여, 출력되는 영상 신호의 감도를 증가시킬 수 있다.

Description

상호연관 이중 샘플링 회로{Correlated Double Sampling circuit}

본 발명은 상호연관 이중 샘플링 회로에 관한 것으로, 특히 기생 커패시터의 발생을 감소시키는 상호연관 이중 샘플링 회로에 관한 것이다.

이미지 센서는 빛에 반응하는 반도체의 성질을 이용하여, 이미지를 캡쳐(capture)하는 장치를 뜻한다. 이미지 센서는 씨모스(CMOS)로 이루어지는 단위 화소(pixel)를 많이 이용하며, CMOS 로 이루어지는 단위 화소를 이용한 이미지 센서를 씨모스 이미지 센서(CIS: CMOS image sensor)라 한다.

이러한 씨모스 이미지 센서는 일반적으로 상호연관 이중 샘플링(CDS: Correlated Double Sampling) 방식으로 구동되며, 단위 화소의 출력 신호를 저장하며 이 저장된 신호는 아날로그 디지털 변환기(ADC: analog digital converter)를 통하여 디지털 코드로 변환된다. 즉, 아날로그 디지털 변환기에 상호연관 이중 샘플링 회로가 포함되는 것이다. 아날로그 디지털 변환기에는 픽셀 어레이(pixel array)에의 칼럼 수(column)만큼 비교기들을 포함한다. 이 비교기들은 픽셀 신호를 디지털 신호로 변환해주는 기능을 수행하기 때문에 출력 이미지의 화질에 큰 영향을 미치는 중요 구성이 된다.

도 1은 일반적인 씨모스 이미지 센서 회로를 나타내는 도면이다.

도 1을 참조하면, 상호연관 이중 샘플링(CDS: Correlated Double Sampling) 방식으로 구동되는 씨모스 이미지 센서(CIS: CMOS image sensor) 회로(100)가 도시되어있다.

일반적인 상호연관 이중 샘플링 회로(100)는 액티브 픽셀 센서 어레이(active pixel sensor array)(11) CDS 동작 가능한 ADC(12), 데이터 래치 및 수평 디코더(Data latch & Horizontal decoder)(13), 램프 신호 발생기(ramp signal generator)(14), 로우 드라이버(row driver)(15), 및 타이밍 제어 신호 발생기(timing generator)(16)를 구비한다.

ADC(12)는 내부적으로 액티브 픽셀 어레이(11)의 칼럼 수만큼의 단위 CDS 회로를 포함한다. 또한, 1차원적으로 배열된 칼럼(액티브 픽셀 어레이(11) 내의 칼럼)들이 동시에 아날로그 - 디지털 변환 동작을 수행하기 때문에, 일반적으로 단일 기울기 ADC(single-slope ADC)를 사용한다.

도 1에 도시된 CDS 방식의 씨모스 이미지 센서의 각 구성 및 동작은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서 자명한 것이므로, 상세한 설명은 생략하도록 한다.

도 2는 기존의 상호연관 이중 샘플링 회로를 나타내는 도면이다.

도 2를 참조하면, 상호연관 이중 샘플링 회로(230)는 비교기(250) 및 C0, C1 커패시터를 구비한다.

단위 화소 회로(210)는 4개의 트랜지스터들(M1, M2, M3, M4)와 포토 다이오 드(D1)를 포함한다. 상호연관 이중 샘플링 회로(230)는 램프 신호(VRAMP)를 이용하여 단위 화소 회로(210)의 출력 신호(VIN)를 상호 연관 이중 샘플링(correlated double sampling)하여 디지털 신호로 변환한다. 상호연관 이중 샘플링 회로(230)는 내부적으로, 다수개의 스위치들(S1, S2), 3개의 커패시터들(C1, C2), 및 인버터(미도시)를 구비하는 비교기(250)를 구비한다.

도 2에 도시된 상호연관 이중 샘플링 회로(230)는 동작 및 구성이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어서 자명한 것이므로, 상세한 설명은 생략하기로 한다.

이하에서는 도 2의 상호연간 이중 샘플링 회로(230)에 있어서, 단위 화소 회로(210)의 출력 신호 VIN 이 비교기(250)로 입력되면서 발생하게 되는 신호 감소를 설명한다.

도 2를 참조하면, 종래의 상호연관 이중 샘플링 회로(230)에 있어서, 비교기(250)는 단위 화소 회로(210)에서 출력되는 신호 VIN을 직접적으로 인가받지 않고, C2 커패시터를 통하여 전송받는다.

단위 화소 회로(210)와 비교기(250)의 입력단 사이에 어떠한 논리 소자(도 2에서는, 기생 커패시터(Cpara)(270))가 구비되게 되면, 상기 논리 소자를 형성시키기 위하여 p-n 접합(p-n junction), 산화층(oxide layer)의 형성, 배선 메탈(routing metal), 및 메탈 컨택(metal contact) 등이 생기게 된다.

그러면, p-n 접합(p-n junction), 산화층(oxide layer)의 형성, 배선 메탈(routing metal), 및 메탈 컨택(metal contact) 등에 의하여, 비교기(250)의 입 력단 쪽에는 게이트 옥사이드 커패시터(gate-oxide capacitor), junction capacitor 등의 기생 커패시터(parasitic capacitor)들이 발생하게 된다.

비교기(250)의 입력단 쪽에 기생 커패시터가 발생하게 되면, 단위 화소 회로(210)에서 출력되는 신호(Vin)가 손실되어(신호의 크기가 감소되어) 비교기(250)의 실제 입력단으로 전송된다. 비교기(250)의 입력단 쪽에 발생하는 기생 커패시터를 Cpara 라고 한다면, 비교기(250)의 실제 입력단(도 2의 제3 노드(N3))에 전송되는 신호 Vin1 은 이하의 수학식 (1)과 같아진다.

```````````(1)

여기서, Vres 는 플로팅 확산 노드(FD)가 리셋 되었을 때 단위 화소 회로(310)에서 출력되는 전압 레벨을 뜻하고, Vsig는 전송 트랜지스터(M2)가 턴 온 되었을 때 단위 화소 회로(210)에 출력되는 전압 레벨을 뜻한다. 그리고, 수학식 (1)의 C2는 비교기(250)의 입력단과 단위 화소 회로(210)의 출력단 사이에 연결된 커패시터인 제2 커패시터(C2)의 커패시턴스(capacitance)를 나타낸다. Cpara 는 비교기(250)의 입력단에 발생하게 되는 기생 커패시터의 커패시턴스를 나타낸다.

이미지 센서는 갈수록 소형화 및 고화질화 되어 가고 있다. 따라서 하나의 단위 화소의 크기가 작아지므로 픽셀 핏치(pixel pitch)가 작아지고 배선 라인(routing line)간의 간격이 좁아지게 되는 것이다. 픽셀 핏치(pixel pitch)가 작아지고 배선 라인(routing line)간의 간격이 좁아지면, 기생 커패시터(Cpara)의 값은 무시할 수 없을 정도로 커지게 된다. 그에 따라서, 비교기(350)로 실제 입력되 는 영상 신호 Vin1 또한 상당한 전압 강하가 발생하게 되는 것이다.

영상 신호가 작아지면, 그만큼 출력되는 이미지 화면의 감도(sensitivity)가 감소되는 문제가 생기게 된다.

또한, 비교기(350)로 입력되는 신호의 손실로 인하여 램프 신호(Vramp)의 기울기도 그 비율만큼 낮춰야 하므로, 수평 노이즈(horizontal noise)와 같은 램프 신호 발생기(14) 자체의 회로에 의하여 발생되는 노이즈는 영상 신호에 비하여 증가하게 되는 문제가 있다. 영상 신호의 크기는 감소하는데 비하여, 노이즈의 크기는 그대로 이므로, 출력되는 이미지 화면에서 노이즈는 상대적으로 더욱 크게 나타나게 되기 때문이다.

본 발명이 이루고자 하는 기술적 과제는 기생 커패시터의 발생을 감소시킬 수 있는 상호연관 이중 샘플링 회로를 제공하는데 있다.

본 발명의 일 실시예에 따른 상호연관 이중 샘플링 회는 제1 커패시터 및 비교기를 구비한다.

제1 커패시터는 일단으로 램프 신호를 입력받는다.

비교기는 내부적으로 구비되는 차동 증폭기를 이용하여 상기 램프 신호 및 단위 화소 회로의 출력 신호를 입력받고, 상기 출력 신호와 상기 램프 신호를 비교하는 동작을 수행한다.

차동 증폭기의 일 입력단은 상기 단위 화소 회로의 출력 신호를 직접 인가받고, 상기 다른 입력단은 상기 제1 커패시터의 다른 일단과 연결된다.

바람직하게, 상기 차동 증폭기에 있어서, 상기 일 입력단은 비반전 입력 단자이며, 상기 다른 입력단은 반전 입력 단자이다.

바람직하게, 상호연관 이중 샘플링 회로는 일단이 상기 증폭기의 일 입력단과 연결되는 제2 커패시터를 더 구비할 수 있다.

바람직하게, 제2 커패시터는 다른 일단이 접지 전압과 연결된다.

바람직하게, 상호연관 이중 샘플링 회로는 상기 영상 신호와 상기 차동 증폭기의 일 입력단을 연결하는 제1 스위치를 더 구비할 수 있다. 제1 스위치는 외부에서 인가되는 제1 스위치 제어 신호에 응답하여, 상기 영상 신호가 상기 차동 증폭기의 일 입력단으로 입력되는 것을 제어한다.

바람직하게, 상호연관 이중 샘플링 회로는 상기 램프 신호와 상기 제1 커패시터의 일단을 연결하는 제2 스위치를 더 구비할 수 있다. 제2 스위치는 외부에서 인가되는 제2 스위치 제어 신호에 응답하여, 상기 영상 신호가 상기 차동 증폭기의 일 입력단으로 입력되는 것을 제어한다.

상호연관 이중 샘플링 회로는 상기 영상 신호와 상기 차동 증폭기의 일 입력단을 연결하는 제1 스위치를 더 구비할 수 있다. 제1 스위치는 외부에서 인가되는 제1 스위치 제어 신호에 응답하여, 상기 영상 신호가 상기 차동 증폭기의 일 입력단으로 입력되는 것을 제어한다.

바람직하게, 제1 커패시터는 디 커플링(decoupling)용 커패시터이다.

바람직하게, 제2 커패시터는 상기 단위 화소에서 출력되는 리셋 신호의 전위와 영상 신호의 전위 간의 차이 전위를 저장한다.

바람직하게, 제2 커패시터는 N형 모스 커패시터인 것을 특징으로 한다.

바람직하게, 상기 제1 커패시터는 상기 단위 화소 회로에서 출력되는 리셋 신호의 전위를 저장한다. 비교기는 상기 제1 커패시터에 저장된 전위와 상기 일 입력단을 통하여 인가되는 상기 단위 화소 회로에서 출력되는 영상 신호의 전위를 이용하여 상호연관 이중 샘플링 동작을 수행한다.

본 발명의 일 실시예에 따른 상호연관 이중 샘플링 회로는 단위 화소 회로의 출력단을 상호연관 이중 샘플링 회로의 입력단에 직접 연결시킴으로써, 기생 커패시터의 발생을 감소시킬 수 있다. 또한, 기생 커패시터의 발생 감소로 인하여, 출력되는 영상 신호의 감도를 증가시킬 수 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3a는 본 발명의 일 실시예에 따른 상호연관 이중 샘플링 회로를 나타내는 도면이다.

도 3a를 참조하면, 본 발명의 일 실시예에 따른 상호연관 이중 샘플링 회로(330)는 제1 커패시터(C1) 및 비교기(350)를 구비한다. 또한 제2 커패시터(C2)를 더 구비할 수 도 있다. 도 3a에서는 제2 커패시터(C2)가 구비되는 경우를 도시하여 설명하고, 이하의 도 5에서는 제2 커패시터(C2)가 구비되지 않는 경우를 도시하여 설명한다. 310 구성은 액티브 픽셀 어레이(11) 내에 구비되는 단위 화소(pixel) 회로를 나타낸다.

제1 커패시터(C1)는 일단인 제7 노드(N7)로 램프 신호(Vramp)를 입력받는다. 제1 커패시터(C1)는 램프 신호(Vramp)에 포함되어 들어올 수 있는 램프 신호 발생기(14)의 DC 전압 값을 차단(blocking)시켜서, 제3 노드(N3)에 램프 신호(Vramp)의 변화된 전압 값만이 전달될 수 있도록 하는 역할을 한다. 즉, 제1 커패시터는 디 커플링(decoupling) 동작을 수행하는 디 커플링(decoupling)용 커패시터인 것이다.

또한, 제1 커패시터(C1)는 리셋 트랜지스터(M1)가 턴 온 되어 단위 화소 회로(310)의 출력단에 리셋 신호 레벨 전압(Vres)이 걸리고, 제1 및 제2 스위치(S1, S2)가 턴 온 되었을 경우, 리셋 신호 레벨 전압(Vres)을 저장해 둔다.

비교기(350)는 내부적으로 구비되는 차동 증폭기(351)를 이용하여, 상기 차동 증폭기(351)의 입력 양단자로 램프 신호(Vramp) 및 단위 화소 회로의 출력 신호(Vin)를 입력받는다. 그리고, 상기 입력받은 신호를 상호연관 이중 샘플링(CDS: correlated double sampling)하여 출력한다.

상세하게, 비교기(350)는 단위 화소 회로(310)의 출력 신호(Vin)와 램프 신 호(Vramp)를 계속하여 비교한다. 비교 결과, 램프 신호(Vramp)가 단위 화소 회로(310)의 출력 신호(Vin)와 전압 레벨이 동일하게 되었을 때(t5 시점)를 검출한다. 램프 활성화 신호(RAMP_EN)가 활성화 레벨(예를 들어, 논리 하이 레벨)로 출력된 후 t5 시점까지 카우터 코드 값을 산출하여, 상기 산출된 카운터 코드 값을 아날로그-디지털 변환의 이득(gain) 값으로 이용하게 되는 것이다.

비교기(350)의 입력단에 차동 증폭기(351)를 구비하면, 비교기의 입력단에 인버터(inverter)를 구비하는 경우에 비하여, PSRR(Power Supply Rejection Ration) 특성이 좋아질 수 있다. 여기서, PSRR 특성이란, 전원 전압의 흔들림에 대하여 얼마나 잘 버틸 수 있는지(정상 동작 할 수 있는지)의 여부에 관한 특성을 뜻한다. 따라서, 본 발명의 일 실시예에 따른 상호연관 이중 샘플링 회로(330)는 비교기의 입력단에 차동 증폭기를 구비시킴으로써, PSRR 특성을 좋게 유지할 수 있게 된다.

본 발명의 일 실시예에 따른 상호연관 이중 샘플링 회로(330)는 제2 커패시터(C2)를 더 구비할 수 있다. 제2 커패시터(C2)는 일단이 차동 증폭기(351)의 일 입력단인 제2 노드(N2)에 연결된다. 제2 커패시터(C2)의 다른 일단은 접지 전압(Vground)과 연결될 수 있다. 제2 커패시터(C2)는 단위 화소에서 출력되는 리셋 신호의 전위(Vres)와 영상 신호의 전위(Vsig) 간의 차이 전위(Vres-Vsig)를 저장하는 역할을 한다.

여기서, 제2 커패시터(C2)는 NMOS 커패시터(NMOS capacitor)로 이루어질 수 있다.

도 3b는 도 3a의 제2 커패시터(C2)로 이용되는 NMOS 커패시터를 나타내는 도면이다. 도 3b를 참조하면, 도 3a의 제2 커패시터(C2)로 이용되는 NMOS 커패시터(NMOS capacitor)가 도시되어 있다. NMOS 커패시터의 Vg 단자는 도 3a의 제2 노드(N2)로 연결되고, Vb 단자는 접지 전압(Vground)와 연결된다.

제2 커패시터(C2)는 양단으로 신호(전압)가 입력되는 것이 아니며, 일단을 통하여만 전압 신호를 인가받으면 된다. 즉, NMOS 커패시터는 일단으로 신호를 인가받고, 다른 일단인 기저 기판(bottom plate)은 접지 전압(Vground)과 연결되게 된다.

상호연관 이중 샘플링 회로(330) 내에 구비되는 커패시터들 중, 제2 커패시터(C2)만이 일단으로만 전압 신호를 인가받게 된다(나머지 커패시터들은 양단으로 모두 전압 신호를 인가받게 된다.) 따라서, 제2 커패시터(C2)만이 일단으로 신호를 전송받고 다른 일단을 접지 전압(Vground)과 연결되면 되므로, NMOS 커패시터를 이용할 수 있는 것이다.

NMOS 커패시터는 MIM(metal-insulator-metal) 커패시터 또는 PIP(poly-insulator-poly) 커패시터에 비하여 작은 면적(area)을 가진다. 따라서, 제2 커패시터(C2)로써 NMOS 커패시터를 이용하는 상호연관 이중 샘플링 회로(CDS 회로)의 면적은 일반 커패시터를 이용하여 상호 연관 이중 샘플링 회로를 구성했을 때보다 훨씬 감소시킬 수 있다.

도 3b를 참조하면, NMOS 커패시터의 바디(body) 단자(Vb)는 접지 전압(Vground)과 연결되며, 게이트 단자(Vg)는 비교기(350)의 일 입력단인 제2 노 드(N2)와 연결된다.

본 발명의 일 실시예에 따른 상호연관 이중 샘플링 회로(330)는 제1 노드(N1)와 제2 노드(N2)의 사이에 연결되는 제1 스위치(S1)를 더 구비할 수 있다. 또한, 상호연관 이중 샘플링 회로(330)는 제8 노드(N8)와 제7 노드(N7)의 사이에 연결되는 제2 스위치(S1)를 더 구비할 수 있다.

여기서, 제1 스위치 및 제2 스위치(S1, S2)는 각각 제1 스위치 제어 신호 및 제2 스위치 제어 신호(C_S1, C_S2)에 의하여 온 또는 오프된다. 제1 스위치 제어 신호 및 제2 스위치 제어 신호(C_S1, C_S2)는 외부에서 인가된다. 구체적으로, 제1 스위치 제어 신호 및 제2 스위치 제어 신호(C_S1, C_S2)는 전송 제어 신호(TG), 리셋 제어 신호(RG) 등과 유사하게 타이밍 제어 신호 발생기(16)에서 생성되어 인가될 수 있다.

단위 화소 회로(310)는 4개의 트랜지스터들(M1, M2, M3, M4) 및 포토 다이오드(311)를 구비한다. M1, M2, M3 및 M4는 각각 리셋 트랜지스터, 전송 트랜지스터, 소스 팔로워 트랜지스터, 및 선택 트랜지스터를 나타낸다. 포토 다이오드(311)는 빛을 인가받고, 인가된 빛의 양에 상응하는 광 전하들을 생성한다. 313 은 소스 팔로워(source follower)를 나타낸다.

단위 화소 회로(310)는 광 전하에 대응되는 전압을 영상 신호(VSIG)로써 제1 노드(N1)에 출력한다. 여기서, Vin 은 단위 화소 회로(310)에서 출력되는 출력 신호를 뜻한다. 단위 화소 회로(310)의 출력 신호는 영상 신호(VSIG)와 리셋 신호(VRES)가 있다. 영상 신호(VSIG)란 수집된 광 전하의 양에 대응되어 발생한 신호 이다. 리셋 신호(VRES)는 리셋 트랜지스터(M1)가 턴 온 되어 플로팅 확산 노드(floating diffusion node)(FD)를 높은 전원 전압(VDD)으로 리셋시켰을 때, 제1 노드(N1)로 출력된 신호를 뜻한다.

도 4는 도 3a의 상호 연관 이중 샘플링 회로의 입출력 신호 및 동작을 나타내기 위한 타이밍 다이어그램을 나타내는 도면이다.

도 4를 참조하면, RG 신호(401)는 리셋 트랜지스터(M1)의 게이트로 인가되는 리셋 제어 신호(RG)를 나타내며, TG 신호(405)는 전송 트랜지스터(M2)의 게이트로 인가되는 전송 제어 신호(TG)를 나타낸다. C_S1, C_S2, C_S3, C_S4 신호들(405, 415, 420, 425)는 각각 제1 스위치(S1), 제2 스위치(S2), 제3 스위치(S3), 및 제4 스위치(S4)의 온 또는 오프를 제어하는 제어신호들이 된다. 여기서, C_S1 신호는 410의 파형을 가질수도 있다.

RAMP_EN 신호(430)는 램프 활성화 신호를 뜻하는 것으로, 램프 신호 발생기(14)에서 출력된다. 램프 활성화 신호(RAMP_EN)가 활성화 레벨(예를 들어, 논리 하이 레벨)로 인가되면, 램프 신호(Vramp)는 일정 기울기를 가지며 그 값이 변하게 된다. 또한, 램프 활성화 신호(RAMP_EN)가 활성화 레벨로 출력되면, ADC(12)의 이득(gain) 값을 얻기 위하여 카운터(미도시, ADC(12) 내에 구비됨)가 카운팅 동작을 시작한다.

Vin 신호(435)는 상술한 바와 같이 단위 화소 회로(310)의 출력 신호이다.

IN1 신호(450)는 비교기(350)의 일 입력단으로 인가되는 신호를 뜻하며, Vx 신호(445)는 비교기(350)의 다른 입력단으로 인가되는 신호를 뜻한다.

Vramp 신호(440)는 램프 신호 발생기(14)에서 출력되는 램프 신호(Vramp)로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어서 램프 신호의 정의 및 내용은 자명한 것이라 할 것이다.

OUT1 신호(450)은 비교기(350) 내에 구비되는 차동 증폭기(351)의 출력신호를 나타낸다. IN2 신호(455)는 비교기(350) 내에 구비되는 인버터(353)의 입력 신호를 나타낸다. OUT2 신호(460)는 인버터(353)의 출력 신호를 나타낸다.

이하에서는, 도 3a 및 도 4를 참조하여, 본 발명의 일 실시예에 따른 상호연관 이중 샘플링 회로의 구성 및 동작을 상세히 설명한다.

먼저, t1 시점 이전에 리셋 제어 신호(RG)가 논리 하이 레벨로 인가되어 플로팅 확산 노드(FD)가 높은 전원 전압(VDD)으로 리셋 된다.

그에 따라서, 단위 화소 회로(310)의 출력 신호(Vin)는 리셋 신호(VRES)에 따른 전압 레벨로 출력된다. 여기서, 리셋 신호(VRES)에 따른 전압 레벨이란, 높은 전원 전압(VDD)이 소스 팔로워 트랜지스터(M3) 및 선택 트랜지스터(M4)를 통과하면서 전압 강하된 신호가 된다. 즉, 소스 팔로워 트랜지스터(M3)의 소스 및 드레인 사이의 전압이 Vsd_M3 이고, 선택 트랜지스터(M4)의 소스 및 드레인 사이의 전압이 Vsd_M4 일 때, 리셋 신호 레벨의 전압 값을 VDD - Vsd_M3 - Vsd_M4 가 되는 것이다. 도 4 및 이하에서는 리셋 신호에 따른 전압 레벨을 Vres 이라고 한다.

t1 시점에서 제1 내지 제4 스위치(S1, S2 S3, S4)가 모두 턴 온 된다. 따라서, 제2 노드(N2)에 걸리는 IN1 신호는 Vres 레벨이 된다. 또한, 차동 증폭기(351)에 있어서, 입력단 양단은 서로 같은 전압 값이 된다. 따라서, Vx 신호 또한 Vres 전압 값이 된다. 또한, 제3 스위치(S3)가 턴 온 되어 있으므로, 제3 노드(N3)와 연결되어 있는 제4 노드(N4)에 걸리는 OUT1 신호 또한 Vx 신호와 동일하게 Vres 전압 값이 된다.

램프 신호(Vramp)는 램프 활성화 신호(RAMP_EN)가 활성화 레벨로 출력되기 이전에는 초기 전압 레벨(Vcom)로 출력된다. 초기 전압 레벨(Vcom)은 CIS 장치의 사양 또는 제작자에 따라서 다르게 인가될 수 있다.

t2 시점에 전송 제어 신호(TG)가 논리 하이 레벨로 출력되며, 그에 따라서 전송 트랜지스터(M2)가 턴 온된다. 따라서, 포토 다이오드(311)에 수광된 광 전하들이 플로팅 확산 노드(FD)로 전송되며, 수광된 광 전하들의 양에 상응하는 전압인 영상 신호(VSIG)가 제1 노드(N1)로 출력된다. 즉, 단위 화소 회로(310)의 출력 신호로써, 영상 신호(VSIG)가 출력되는 것이다. 영상 신호(VSIG)의 전압 레벨을 Vsig 라 한다.

계속하여, t3 시점에서, 제1 스위치 및 제2 스위치(S1, S2)가 턴 온 된다.

S1 스위치가 턴 온되므로, t3 시점에서, IN1 신호는 Vsig 값만큼 전압이 강하된다. 따라서, IN1 신호의 전압 레벨은 (Vres- Vsig) 가 된다. 여기서, 제2 커패시터(C2)는 단위 화소 회로(310)에서 출력되는 리셋 신호와 영상 신호의 차이에 해당하는 전압 값을 저장한다.

t3 시점 이후에도, 제1 커패시터(C1)에는 t1 시점에서 저장되었던 Vres 전압 값이 유지된다. 따라서, Vx 신호의 전압 레벨은 t3 시점을 전후로 하여 동일하게 유지된다.

t3 시점에서, 차동 증폭기(351)로 출력되는 전압은 논리 로우 레벨이 된다. 왜냐하면, 차동 증폭기(351)는 입력 양단에 걸리는 전압들의 레벨을 비교하여 출력 값이 결정되기 때문이다. 즉, 비반전(+) 입력단과 반전(-) 입력단에 걸리는 전압 값을 비교하여, 비반전(+) 입력단에 걸리는 전압 값이 반전(-) 입력단에 걸리는 전압 값 보다 더 크면, 논리 하이 레벨의 신호가 출력되는 것이다. 반대로, 비반전(+) 입력단에 걸리는 전압 값이 반전(-) 입력단에 걸리는 전압 값 보다 더 작으면, 논리 로우 레벨의 신호가 출력된다.

t4 시점에서 램프 활성화 신호(RAMP_EN)가 활성화 레벨(예를 들어, 논리 하이 레벨)로 출력된다. 그러면, 램프 활성화 신호(RAMP_EN)에 응답하여, 램프 신호(Vramp)의 값이 일정 기울기를 가지며 선형적으로 감소되게 된다. 또한, Vx 전압 값은 램프 신호(Vramp)의 전압 레벨에 따라서 변화하게 되므로, Vx 전압은 램프 신호(Vramp)의 전압 값과 동일하게 변화한다. 램프 활성화 신호(RAMP_EN)가 활성화 되었으므로, ADC(12) 내에 구비되는 카운터(미도시)가 카운팅 동작을 수행하기 시작한다.

Vx 전압 값이 램프 신호(Vramp)의 변화에 따라서 점점 작아지다, t5 시점에서 IN1 신호의 전압 레벨과 동일해진다. 그러면, 차동 증폭기(351)의 비반전(+) 입력값이 반전(-) 입력값보다 커지므로, t5 시점에서 차동 증폭기(351)의 출력 신호 OUT1 이 논리 하이 레벨로 출력되게 된다. 또한, t5 시점까지 카운팅 된 값(<a> 구간에 상응하는 값)이 아날로그-디지털 변환의 이득 값(gain)으로 결정되게 된다.

전술한 바와 같이, 단위 화소 회로(310)와 비교기(350)의 입력단 사이에 어 떠한 논리 소자가 구비되게 되면, 상기 논리 소자를 형성시키기 위하여 p-n 접합(p-n junction), 산화층(oxide layer)의 형성, 배선 메탈(routing metal), 및 메탈 컨택(metal contact) 등이 생기게 된다. 그러면, p-n 접합(p-n junction), 산화층(oxide layer)의 형성, 배선 메탈(routing metal), 및 메탈 컨택(metal contact) 등에 의하여, 비교기(350)의 입력단 쪽에는 게이트 옥사이드 커패시터(gate-oxide capacitor), junction capacitor 등의 기생 커패시터(parasitic capacitor)들이 발생하게 된다.

본 발명의 일 실시예에 따른 상호연관 이중 샘플링 회로(330)는 단위 화소 회로(310)의 출력 신호를 비교기(350)의 입력 단으로 직접 인가시킨다. 즉, 단위 화소 회로(310)와 비교기(350)의 입력단 사이에 어떠한 논리 소자(커패시터 등)도 구비시키지 않는다.

따라서, 기생 커패시터의 발생을 제거할 수 있다. 또한, 램프 신호(Vramp)를 입력받는 비교기(350)의 다른 입력단에 제1 커패시터(C1)를 연결시킴으로써, 램프 신호 발생기(14)에서 생성된 DC 전압이 입력되는 것을 차단할 수 있다.

즉, 도 3a를 참조하면, 비교기(350)의 입력단 쪽에 기생 커패시터가 발생하지 않게 되며, 비고기(250)의 실제 입력단으로 인가되는 신호(IN1)는 이하의 수학식 (2)와 같아진다.

``````````(2)

따라서, 도 2에 기재된 기존의 상호연관 이중 샘플링 회로에서와 달리, 기생 커패시터에 의한 신호 감소가 발생하지 않게 된다. 그로 인하여, SNR(signal to noise ratio)이 기존의 상호 연관 이중 샘플링 회로에 비하여 증가되는 효과가 발생하게 된다.

도 5는 도 3a의 상호연관 이중 샘플링 회로의 일 변형례를 나타내는 도면이다.

도 3a 및 도 5를 참조하면, 도 5의 상호연관 이중 샘플링 회로(550)는 도 3a에 비하여 제1 스위치(S1) 및 제2 커패시터(C2)를 구비하지 않는다. 나머지 구성 및 동작은 도 3a 와 동일하므로, 상세한 설명은 생략하도록 한다.

도 5를 참조하면, 단위 화소 회로(310)의 출력 신호(Vin)는 비교기(550)의 일 입력단(비반전(+) 입력단)으로 곧바로 연결된다. 또한, 다른 입력단(반전(-) 입력단)은 제1 커패시터(C1)을 통하여 램프 신호(Vramp)를 인가받는다.

비교기(550)의 입력단쪽에 구비되는 차동 증폭기(351)의 비반전 입력단은 리셋 신호에 따른 전위 레벨(Vres)이 입력되면, 제11 노드(N11)는 Vres 전압을 유지한다. 그리고, 제12 노드(N12)에 리셋 전위 레벨(Vres)이 저장되게 된다.

계속하여, 영상 신호에 따른 전위 레벨(Vsig)가 입력되면, 제11 노드(N11)의 전압은 Vsig 로 변화한다. 따라서, 제12 노드(N12)에 리셋 레벨(Vres)이 저장되고, 단위 화소 회로의 영상 신호 레벨(Vsig)이 제11 노드(N11)에 전송되므로, 도 3a에서와 동일하게 상호연관 이중 샘플링 동작을 수행할 수 있는 것이다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

도 3b는 도 3a의 제2 커패시터(C2)로 이용되는 NMOS 커패시터를 나타내는 도면이다.

Claims

일단으로 램프 신호를 입력받는 제1 커패시터;

내부적으로 구비되는 차동 증폭기를 이용하여 상기 램프 신호 및 단위 화소 회로의 출력 신호를 입력받고, 상기 단위 화소 회로의 출력 신호와 상기 램프 신호를 비교하는 동작을 수행하는 비교기; 및

일단이 상기 차동 증폭기의 일 입력단과 연결되고, 타단이 접지 전압과 연결되는 제2 커패시터를 구비하며,

상기 차동 증폭기의 상기 일 입력단은 상기 단위 화소 회로의 출력 신호를 직접 인가받고, 다른 입력단은 상기 제1 커패시터의 다른 일단과 연결되는 것을 특징으로 하는 상호연관 이중 샘플링 회로.
제1항에 있어서, 상기 차동 증폭기에 있어서,

상기 일 입력단은 비반전 입력 단자이며,

상기 다른 입력단은 반전 입력 단자인 것을 특징으로 하는 상호연관 이중 샘플링 회로.
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제1항에 있어서, 상기 상호연관 이중 샘플링 회로는

상기 단위 화소 회로의 출력 신호와 상기 차동 증폭기의 일 입력단을 연결하는 제1 스위치를 더 구비하며,

상기 제1 스위치는 외부에서 인가되는 제1 스위치 제어 신호에 응답하여, 상기 단위 화소 회로의 출력 신호가 상기 차동 증폭기의 일 입력단으로 입력되는 것을 제어하는 것을 특징으로 하는 상호연관 이중 샘플링 회로.
제1항에 있어서, 상기 상호연관 이중 샘플링 회로는

상기 램프 신호와 상기 제1 커패시터의 일단을 연결하는 제2 스위치를 더 구비하며,

상기 제2 스위치는 외부에서 인가되는 제2 스위치 제어 신호에 응답하여, 상기 단위 화소 회로의 출력 신호가 상기 차동 증폭기의 일 입력단으로 입력되는 것을 제어하는 것을 특징으로 하는 상호연관 이중 샘플링 회로.
제1항에 있어서, 상기 제1 커패시터는

디 커플링(decoupling)용 커패시터인 것을 특징으로 하는 상호연관 이중 샘플링 회로.
제1항에 있어서, 상기 제2 커패시터는

상기 단위 화소에서 출력되는 리셋 신호의 전위와 영상 신호의 전위 간의 차이 전위를 저장하는 것을 특징으로 하는 상호연관 이중 샘플링 회로.
제1항에 있어서, 상기 제2 커패시터는

N형 모스 커패시터인 것을 특징으로 하는 상호연관 이중 샘플링 회로.
제1 항에 있어서,

상기 제1 커패시터는 상기 단위 화소 회로에서 출력되는 리셋 신호의 전위를 저장하고,

상기 비교기는 상기 제1 커패시터에 저장된 전위와 상기 일 입력단을 통하여 인가되는 상기 단위 화소 회로에서 출력되는 영상 신호의 전위를 이용하여 상호연관 이중 샘플링 동작을 수행하는 것을 특징으로 하는 상호연관 이중 샘플링 회로.
제1 항에 있어서, 상기 비교기는

상기 차동 증폭기의 다른 입력단과 상기 차동 증폭기의 출력단 사이에 연결되는 제3 스위치를 더 구비하며,

상기 제3 스위치는 외부에서 인가되는 제3 스위치 제어 신호에 응답하여 온 또는 오프 되는 것을 특징으로 하는 상호연관 이중 샘플링 회로.
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