KR20170038981A - 이미지 센싱 장치 - Google Patents

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Abstract

본 발명의 실시예는 이미지 센싱 장치에 관한 것으로, 픽셀신호를 생성하기 위한 픽셀부; 및 예정된 증폭 이득에 기초하여 상기 픽셀신호를 증폭하기 위한 증폭부를 포함하는 이미지 센싱 장치를 제공한다.

Description

이미지 센싱 장치{IMAGE SENSING DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 이미지 센싱 장치에 관한 것이다.
최근, 이미지 센싱 장치는 모바일 카메라, 디지털 카메라, 감시 카메라, 의료용 내시경 등 많은 분야에서 수요가 급증하고 있다.
이미지 센싱 장치는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 소자이다. 이미지 센싱 장치는 크게 CCD(Charge Coupled Device)를 이용한 이미지 센싱 장치와, CMOS(Complementary Metal Oxide Semiconductor)를 이용한 이미지 센싱 장치로 구분될 수 있다. 최근에는 아날로그 및 디지털 제어회로를 하나의 집적회로(IC) 위에 직접 구현할 수 있는 장점으로 인하여 CMOS를 이용한 이미지 센싱 장치가 많이 이용되고 있다.
통상적으로, 이미지 센싱 장치는 픽셀의 특성상 발생하는 고정 패턴 잡음(fixed pattern noise)을 보정하기 위한 CDS(correlated double sampling) 방식을 채택하고 있지만, 상기 픽셀에 포함된 기생 커패시터로 인한 공정 변화(process variation)에 대해서는 보정이 어려운 문제점이 있다. 또한, 이미지 센싱 장치는 픽셀과 리드아웃 경로 사이에 소스 팔로워(source follower) 구조를 채택함에 따라 상기 픽셀의 변환 이득(conversion gain)을 보상 내지는 조절할 수 없는 문제점이 있다.
본 발명의 실시예는 픽셀에 포함된 기생 커패시터로 인한 공정 변화(process variation)에 둔감하면서도 변환 이득(conversion gain)을 보상 내지는 조절할 수 있는 이미지 센싱 장치를 제공한다.
본 발명의 일 측면에 따르면, 이미지 센싱 장치는 픽셀신호를 생성하기 위한 픽셀부; 및 예정된 증폭 이득에 기초하여 상기 픽셀신호를 증폭하기 위한 증폭부를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 이미지 센싱 장치는 컬럼 및 로우 방향으로 배열된 복수의 픽셀을 포함하는 픽셀 어레이; 상기 복수의 픽셀 중 동일한 컬럼에 배열된 픽셀들의 출력단이 공통으로 각각의 일단에 접속되고, 고전압단이 각각의 타단에 접속된 복수의 제1 공통 로딩부; 및 상기 복수의 픽셀 중 상기 동일한 컬럼에 배열된 상기 픽셀들의 소스단이 공통으로 각각의 일단에 접속되고, 저전압단이 각각의 타단에 접속된 복수의 제2 공통 로딩부를 포함할 수 있으며, 상기 복수의 픽셀 각각은, 자신의 플로팅 디퓨전 노드에 접속된 축적 소자를 포함할 수 있다.
본 발명의 실시예는 픽셀에 포함된 기생 커패시터로 인한 공정 변화(process variation)에 둔감하면서도 변환 이득(conversion gain)을 보상 내지는 조절 가능함으로써 이미지 센싱 장치의 성능을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 이미지 센싱 장치의 구성도이다.
도 2는 도 1에 도시된 복수의 픽셀 중 어느 하나의 픽셀의 구성과, 상기 어느 하나의 픽셀과 제1 및 제2 공통 로딩부의 접속 관계를 보인 구성도이다.
도 3은 도 1에 도시된 이미지 센싱 장치의 동작을 설명하기 위한 타이밍도이다.
도 4는, 도 3에 도시된 이미지 센싱 장치의 동작을 부연 설명하기 위한 도면으로, 플로팅 디퓨전 노드에 걸린 전압에 따른 공통 출력단의 전압을 보인 파형도가 도시되어 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때 이는 "직접적으로 연결"되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.
도 1에는 본 발명의 실시예에 따른 이미지 센싱 장치의 구성도가 도시되어 있다.
도 1을 참조하면, 이미지 센싱 장치(100)는 픽셀 어레이(110), 복수의 제1 공통 로딩부(RD), 및 복수의 제2 공통 로딩부(RS)를 포함할 수 있다.
픽셀 어레이(110)는 로우 및 컬럼으로 배열된 복수의 픽셀부(PX)을 포함할 수 있다. 예컨대, 픽셀 어레이(110)는 n*m 개의 픽셀부(PX)를 포함할 수 있다(단, n, m 은 2 이상의 자연수). 픽셀 어레이(110)는 로우별 동작제어신호들(RX<1>, TX<1>, SX<1> ~ RX<n>, TX<n>, SX<n>)에 기초하여 로우별로 동작할 수 있다. 예컨대, 제1 로우에 배열된 m 개의 픽셀들은 제1 동작제어신호들(RX<1>, TX<1>, SX<1>)에 기초하여 제1 내지 제m 픽셀신호를 출력단(VOUT)을 통해 동시에 출력할 수 있고, 제n 로우에 배열된 m 개의 픽셀들은 제n 동작제어신호들(RX<n>, TX<n>, SX<n>)에 기초하여 제1 내지 제m 픽셀신호를 출력단(VOUT)을 통해 동시에 출력할 수 있다.
복수의 제1 공통 로딩부(RD)는 픽셀 어레이(110)에 포함된 복수의 픽셀부(PX) 중 동일한 컬럼에 배열된 픽셀들의 출력단(VOUT)이 공통으로 각각의 일단에 접속될 수 있고, 고전압(VDD)단이 각각의 타단에 접속될 수 있다. 예컨대, 임의의 제1 공통 로딩부(RD)의 일단에는 임의의 컬럼에 배열된 픽셀들의 출력단(VOUT)이 공통으로 접속될 수 있고, 임의의 제1 공통 로딩부(RD)의 타단에는 고전압(VDD)단이 접속될 수 있다. 다시 말해, 컬럼당 하나의 제1 공통 로딩부(RD)가 구비될 수 있다. 복수의 제1 공통 로딩부(RD)는 각각 고정 저항, 가변 저항, 전류원 등의 저항성 소자를 포함할 수 있다. 이하에서는 상기 동일한 컬럼에 배열된 픽셀들의 출력단(VOUT)을 공통 출력단이라 칭하기로 한다.
복수의 제2 공통 로딩부(RS)는 픽셀 어레이(110)에 포함된 복수의 픽셀부(PX) 중 상기 동일한 컬럼에 배열된 상기 픽셀들의 소스단(VS)이 공통으로 각각의 일단에 접속될 수 있고, 저전압(VSS)단이 각각의 타단에 접속될 수 있다. 예컨대, 임의의 제2 공통 로딩부(RS)의 일단에는 임의의 컬럼에 배열된 픽셀들의 소스단(VS)이 공통으로 접속될 수 있고, 임의의 제2 공통 로딩부(RS)의 타단에는 저전압(VSS)단이 접속될 수 있다. 다시 말해, 컬럼당 하나의 제2 공통 로딩부(RD)가 구비될 수 있다. 복수의 제2 공통 로딩부(RS)는 각각 상기 저항성 소자를 포함할 수 있다. 이하에서는 상기 동일한 컬럼에 배열된 픽셀들의 소스단(VS)을 공통 소스단이라 칭하기로 한다.
도 2에는 도 1에 도시된 복수의 픽셀부(PX) 중 어느 하나의 픽셀부(PX)의 내부 구성과, 상기 어느 하나의 픽셀부(PX)과 임의의 제1 공통 로딩부(RD)와 임의의 제2 공통 로딩부(RS)의 접속 관계를 보인 구성도가 도시되어 있다.
도 2를 참조하면, 픽셀부(PX)은 4-트랜지스터 구조를 가질 수 있다. 즉, 픽셀부(PX)은 리셋 소자(RT), 전달 소자(TT), 구동 소자(DT) 및 선택 소자(ST)와 같이 4개의 트랜지스터를 포함하며, 광 감지 소자(PD), 플로팅 디퓨전 노드(FD) 및 축적 소자(EC)를 더 포함할 수 있다.
광 감지 소자(PD)는 입사광에 대응하는 광전하를 생성할 수 있다. 예컨대, 광 감지 소자(PD)는 포토 다이오드를 포함할 수 있다.
리셋 소자(RT)는 임의의 동작제어신호들(RX<x>, TX<x>, SX<x>) 중 리셋제어신호(RX<x>)에 기초하여 리셋 구간 동안 플로팅 디퓨전 노드(FD) 및 축적 소자(EC)를 고전압(VDD)으로 리셋할 수 있다. 예컨대, 리셋 소자(RT)는 리셋제어신호(RX<x>)의 입력단에 게이트가 접속되고 공통 출력단(VOUT)단과 플로팅 디퓨전 노드(FD) 사이에 드레인과 소스가 접속된 NMOS 트랜지스터를 포함할 수 있다.
전달 소자(TT)는 임의의 동작제어신호들(RX<x>, TX<x>, SX<x>) 중 전달제어신호(TX<x>)에 기초하여 광 감지 소자(PD)에 의해 생성된 상기 광전하를 데이터 구간 동안 플로팅 디퓨전 노드(FD) 및 축적 소자(EC)로 전달할 수 있다. 예컨대, 전달 소자(TT)는 전달제어신호(TX<x>)의 입력단에 게이트가 접속되고 광 감지 소자(PD)와 플로팅 디퓨전 노드(FD) 사이에 드레인과 소스가 접속된 NMOS 트랜지스터를 포함할 수 있다.
구동 소자(DT)는 상기 리셋 구간 동안 플로팅 디퓨전 노드(FD)의 전압레벨에 대응하는 리셋신호를 픽셀신호(PXOUT)로써 공통 출력단(VOUT)을 통해 출력할 수 있고, 상기 데이터 구간 동안 플로팅 디퓨전 노드(FD)의 전압레벨에 대응하는 데이터신호를 픽셀신호(PXOUT)로써 공통 출력단(VOUT)을 통해 출력할 수 있다. 예컨대, 구동 소자(DT)는 플로팅 디퓨전 노드(FD)에 게이트가 접속되고 공통 출력단(VOUT)과 선택 소자(ST) 사이에 드레인과 소스가 접속될 수 있다.
선택 소자(ST)는 임의의 동작제어신호들(RX<x>, TX<x>, SX<x>) 중 선택제어신호(SX<x>)에 기초하여 상기 리셋 구간과 상기 데이터 구간 동안 구동 소자(DT)와 공통 소스단(VS)을 접속할 수 있다. 예컨대, 선택 소자(ST)는 선택제어신호(SX<x>)의 입력단에 게이트가 접속되고 구동 소자(DT)의 소스와 공통 소스단(VS) 사이에 드레인과 소스가 접속될 수 있다.
플로팅 디퓨전 노드(FD)는 리셋 소자(RT)에 의해 리셋될 수 있고, 전달 소자(TT)를 통해 전달된 상기 광전하를 축적할 수 있다. 플로팅 디퓨전 노드(FD)는 기생 용량(parasitic capacitance : CFD)을 통해 상기 광전하를 축적할 수 있다. 상기 기생 용량은 리셋 소자(RT)와 플로팅 디퓨전 노드(FD) 사이의 제1 기생 용량, 전달 소자(TT)와 플로팅 디퓨전 노드(FD) 사이의 제1 기생 용량, 구동 소자(DT)와 플로팅 디퓨전 노드(FD) 사이의 제3 기생 용량, 플로팅 디퓨전 노드(FD)의 접합 용량(junction capacitance) 등을 포함할 수 있다. 예컨대, 플로팅 디퓨전 노드(FD)에는 상기 기생 용량(CFD)를 가지는 기생 커패시터가 형성될 수 있다.
축적 소자(EC)는 플로팅 디퓨전 노드(FD)와 저전압(VSS)단 사이에 접속될 수 있다. 축적 소자(EC)는 리셋 소자(RT)에 의해 리셋될 수 있고, 전달 소자(TT)를 통해 전달된 상기 광전하를 플로팅 디퓨전 노드(FD)와 함께 축적할 수 있다. 축적 소자(EC)는 정전 용량(electrostatic capacitance : CFM)를 통해 상기 광전하를 축적할 수 있다. 특히, 축적 소자(EC)의 정전 용량(CFM)은 플로팅 디퓨전 노드(FD)의 기생 용량(CFD)보다 크게 설계될 수 있다. 예컨대, 축적 소자(EC)는 커패시터를 포함할 수 있다. 참고로, 상기 축적 소자(EC), 즉 상기 커패시터는 플로팅 디퓨전 노드(FD)에 형성된 상기 기생 커패시터와 병렬로 접속될 수 있도록 설계되는 것이 바람직하다.
도 2에서는 4개의 MOS 트랜지스터들(TT, RT, DT, ST)을 포함하는 4-트랜지스터 구조의 픽셀을 예시하고 있지만, 본 발명에 따른 실시예가 이에 한정되는 것은 아니며, 적어도 3개의 트랜지스터들(RT, DT, ST)을 포함하는 모든 픽셀들에 본 발명에 따른 실시예가 적용될 수 있다. 예컨대, 3-트랜지스터 구조, 5-트랜지스터 구조, 6-트랜지스터 구조 등에 본 발명에 따른 실시예가 적용될 수 있다. 또한, 본 발명의 실시예에서는 NMOS 트랜지스터들로 구현된 픽셀부(PX)를 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며 PMOS 트랜지스터들로 구현된 픽셀부에도 본 발명의 실시예가 적용될 수 있다.
한편, 제1 공통 로딩부(RD)와 제2 공통 로딩부(RS)는 픽셀부(PX)의 변환 이득(conversion gain : CG)을 조절할 수 있다. 예컨대, 제1 공통 로딩부(RD)와 제2 공통 로딩부(RS)는 공통 출력단(VOUT)을 통해 출력되는 픽셀신호(PXOUT)를 예정된 증폭 이득에 기초하여 증폭하는 증폭 수단으로써의 역할을 수행할 수 있다. 상기 증폭 이득은 제1 공통 로딩부(RD)의 저항값과 제2 공통 로딩부(RS)의 저항값에 의해 정의될 수 있다(아래의 수학식 2 참조).
이하, 상기와 같이 구성되는 본 발명의 실시예에 따른 이미지 센싱 장치(100)의 동작을 설명한다.
도 3에는 본 발명의 실시예에 따른 이미지 센싱 장치(100)의 동작을 설명하기 위한 타이밍도가 도시되어 있고, 도 4에는 플로팅 디퓨전 노드(FD)에 걸린 전압에 따른 공통 출력단(VOUT)의 전압을 보인 파형도가 도시되어 있다.
본 발명의 실시예에서는 픽셀 어레이(110)에 포함된 복수의 픽셀부(PX) 중 어느 하나의 픽셀부(PX)의 동작만을 대표적으로 설명한다.
도 3에 도시된 바와 같이, 이미지 센싱 장치(100)는 통상의 이미지 센싱 장치와 동일하게 동작할 수 있다. 예컨대, 선택 소자(ST)가 선택제어신호(SX<x>)에 기초하여 턴온(turn on)된 상태에서, 먼저 리셋 소자(RT)는 리셋제어신호(RX<x>)에 기초하여 상기 리셋 구간 동안 플로팅 디퓨전 노드(FD)를 리셋할 수 있고(T0), 구동 소자(DT)는 상기 리셋 구간 동안 플로팅 디퓨전 노드(FD)에 걸린 전압에 대응하는 리셋신호(RST)를 공통 출력단(VOUT)을 통해 출력할 수 있다(T1). 그런 다음, 전달 소자(TT)는 전달제어신호(TX<x>)에 기초하여 광 감지 소자(PD)에 의해 생성된 광전하를 데이터 구간 동안 플로팅 디퓨전 노드(FD)로 전달할 수 있고(T2), 구동 소자(DT)는 상기 데이터 구간 동안 플로팅 디퓨전 노드(FD)에 걸린 전압에 대응하는 데이터신호(SIG)를 출력단(VOUT)을 통해 출력할 수 있다(T3). 여기서, 도면 부호 'R'은 데이터신호(SIG)의 출력 전압 레벨의 범위를 나타낼 수 있다.
단, 본 발명의 실시예에 따른 이미지 센싱 장치(100)에서는 플로팅 디퓨전 노드(FD)에 걸린 전압을 다음의 수학식 2와 같이 정의할 수 있다.
Figure pat00001
여기서, 'VFD'는 플로팅 디퓨전 노드(FD)에 걸린 전압일 수 있고, 'q'는 전하량일 수 있다.
그리고, 출력단(VOUT)을 통해 출력되는 픽셀신호(PXOUT)의 증폭 이득은 다음의 수학식 2과 같이 정의될 수 있다.
Figure pat00002
여기서, 'VOUTg'는 상기 증폭 이득일 수 있고, 'gm'은 선택 소자(SX)의 이득일 수 있고, 'RD'는 제1 공통 로딩부(RD)의 저항값일 수 있으며, 'RS'는 제2 공통 로딩부(RS)의 저항값일 수 있다.
상기 수학식 2와 같이, 증폭 이득(VOUTg)은 근사적으로 선택 소자(SX)의 이득(gm)과 무관할 수 있기 때문에, 증폭 이득(VOUTg)은 제1 공통 로딩부(RD)의 저항값(RD)과 제2 공통 로딩부(RS)의 저항값(RS)에 의해 결정될 수 있다. 이는 결국 픽셀부(PX)의 변환 이득(CG)을 조절할 수 있음을 의미할 수 있다.
그리고, 이미지 센싱 장치(100)는 상기의 동작 설명 중 'T3' 동작 이후에 샘플링 동작, 예컨대 CDS(correlated-double sampling) 동작을 실시할 수 있으며, 상기 CDS 동작에 따른 결과값은 다음의 수학식 3과 같이 정의될 수 있다.
Figure pat00003
여기서, 'VCDS'는 상기 CDS 동작에 따른 결과값일 수 있고, 'VFD. SIG'는 데이터신호(SIG)에 대응하는 플로팅 디퓨전 노드(FD)의 전압일 수 있으며, 'VFD. RST'는 리셋신호(SIG)에 대응하는 플로팅 디퓨전 노드(FD)의 전압일 수 있다.
정리하면, 본 발명의 실시예는 기생 용량(CFD)과 정전 용량(CFM)을 함께 이용함으로써 플로팅 디퓨전 노드(FD)의 전체 용량(total capacitance)을 증가시킬 수 있다. 상기 전체 용량은 FWC(full well capacity)라고도 표현할 수 있다. 다시 말해, 상기 FWC는 기생 용량(CFD)과 정전 용량(CFM)의 합(CFD+CFM)에 대응할 수 있다. 게다가, 기생 용량(CFD)은 공정 변화(process variation)에 취약한 반면 정전 용량(CFM)은 상기 공정 변화에 강인하기 때문에, 정전 용량(CFM)을 기생 용량(CFD)보다 크게 설계할수록 픽셀부(PX)는 상기 공정 변화에 둔감해질 수 있다.
한편, 픽셀부(PX)의 변환 이득(CG)은 플로팅 디퓨전 노드(FD)의 용량에 반비례하기 때문에, 정전 용량(CFM)이 증가한 만큼 변환 이득(CG)은 감소할 수 있다. 그러나, 본 발명의 실시예는 공통 소오스 구조, 즉 제1 및 제2 공통 로딩부(RD, RS)를 통해 픽셀신호(PXOUT)를 증폭함으로써 감소된 변환 이득(CG)을 보상할 수 있다. 도 4를 참조하면, '(A)'는 플로팅 디퓨전 노드(FD)에 걸린 전압을 나타낼 수 있고, '(B)'는 '(A)'에 따른 픽셀신호(PXOUT)의 전압을 나타낼 수 있다. 그리고, '(B)'의 기울기는 변환 이득(CG)을 나타낼 수 있다. '(A)'의 기울기보다 '(B)'의 기울기가 더 급함에 따라 변환 이득(CG)이 보상되었음을 알 수 있다. 더 나아가, 본 발명의 실시예는 제1 및 제2 공통 로딩부(RD, RS)의 저항값을 적절하게 설계함으로써 변환 이득(CG)을 자유롭게 조절할 수도 있다.
이와 같은 본 발명의 실시예에 따르면, 플로팅 디퓨전 노드(FD)에 물리적인 축적 소자(EC)를 의도적으로 접속함으로써 플로팅 디퓨전 노드(FD)의 전체 용량을 증가시키면서도 공정 변화(process variation)의 둔감함으로 인한 플로팅 디퓨전 노드(FD)의 용량의 균일성(uniformity)을 가질 수 있는 이점이 있다. 또한, 상기 공통 소스 구조를 통해 픽셀부(PX)의 변환 이득(CG)을 조절할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 이미지 센싱 장치 110 : 픽셀 어레이
PX : 픽셀 EC : 축적 소자
RD : 제1 공통 로딩부 RS : 제2 공통 로딩부

Claims (13)

  1. 픽셀신호를 생성하기 위한 픽셀부; 및
    예정된 증폭 이득에 기초하여 상기 픽셀신호를 증폭하기 위한 증폭부
    를 포함하는 이미지 센싱 장치.
  2. 제1항에 있어서,
    상기 픽셀부는 상기 픽셀신호의 출력단과 공통 소스(common source)단 사이에 접속되는 이미지 센싱 장치.
  3. 제2항에 있어서,
    상기 증폭부는,
    고전압단과 상기 출력단 사이에 접속된 제1 로딩부; 및
    저전압단과 상기 공통 소스단 사이에 접속된 제2 로딩부를 포함하는 이미지 센싱 장치.
  4. 제3항에 있어서,
    상기 제1 및 제2 로딩부는 각각 저항성 소자를 포함하는 이미지 센싱 장치.
  5. 제3항에 있어서,
    상기 증폭 게인은 상기 제1 로딩부의 저항값과 상기 제2 로딩부의 저항값에 의해 정의되는 이미지 센싱 장치.
  6. 제2항에 있어서,
    상기 픽셀부는,
    입사광에 기초하여 광전하를 생성하는 광 감지 소자;
    상기 광전하를 축적하기 위한 플로팅 디퓨전 노드;
    상기 플로팅 디퓨전 노드와 저전압단 사이에 접속되며, 상기 광전하를 상기 플로팅 디퓨전 노드와 함께 축적하기 위한 축적 소자; 및
    상기 플로팅 디퓨전 노드와 상기 축적 소자에 축적된 광전하에 기초하여 상기 픽셀신호를 생성하기 위한 구동 소자를 포함하는 이미지 센싱 장치.
  7. 제6항에 있어서,
    상기 축적 소자의 정전 용량(electrostatic capacitance)은 상기 플로팅 디퓨전 노드의 기생 용량(parasitic capacitance)보다 큰 이미지 센싱 장치.
  8. 제6항에 있어서,
    상기 픽셀부는,
    상기 광전하를 상기 플로팅 디퓨전 노드로 전달하기 위한 전달 소자; 및
    상기 구동 소자와 상기 공통 소스단 사이에 접속된 선택 소자를 더 포함하는 이미지 센싱 장치.
  9. 컬럼 및 로우 방향으로 배열된 복수의 픽셀을 포함하는 픽셀 어레이;
    상기 복수의 픽셀 중 동일한 컬럼에 배열된 픽셀들의 출력단이 공통으로 각각의 일단에 접속되고, 고전압단이 각각의 타단에 접속된 복수의 제1 공통 로딩부; 및
    상기 복수의 픽셀 중 상기 동일한 컬럼에 배열된 상기 픽셀들의 소스단이 공통으로 각각의 일단에 접속되고, 저전압단이 각각의 타단에 접속된 복수의 제2 공통 로딩부를 포함하며,
    상기 복수의 픽셀 각각은, 자신의 플로팅 디퓨전 노드에 접속된 축적 소자를 포함하는 이미지 센싱 장치.
  10. 제9항에 있어서,
    상기 복수의 픽셀부 각각은,
    입사광에 기초하여 광전하를 생성하는 광 감지 소자;
    상기 광전하를 축적하기 위한 상기 플로팅 디퓨전 노드;
    상기 플로팅 디퓨전 노드와 상기 저전압단 사이에 접속되며, 상기 광전하를 상기 플로팅 디퓨전 노드와 함께 축적하기 위한 상기 축적 소자; 및
    상기 플로팅 디퓨전 노드와 상기 축적 소자에 축적된 광전하에 기초하여 픽셀신호를 생성하고 상기 픽셀신호를 상기 출력단으로 출력하기 위한 구동 소자를 포함하는 이미지 센싱 장치.
  11. 제10항에 있어서,
    상기 축적 소자의 정전 용량(electrostatic capacitance)은 상기 플로팅 디퓨전 노드의 기생 용량(parasitic capacitance)보다 큰 이미지 센싱 장치.
  12. 제10항에 있어서,
    상기 복수의 픽셀부 각각은,
    상기 광전하를 상기 플로팅 디퓨전 노드로 전달하기 위한 전달 소자; 및
    상기 구동 소자와 상기 소스단 사이에 접속된 선택 소자를 더 포함하는 이미지 센싱 장치.
  13. 제9항에 있어서,
    상기 복수의 제1 및 제2 공통 로딩부는 각각 저항성 소자를 포함하는 이미지 센싱 장치.
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