JP4423112B2 - 固体撮像装置および撮像システム - Google Patents

Description

本発明は、固体撮像装置および撮像システム、特に、列ごとにＡＤＣを抱える高速用固体撮像装置に関し、さらにはＣＭＯＳエリアセンサに好適にもちいられる固体撮像装置および撮像システムに関する。

従来、画像信号を電気信号に変換する固体撮像素子として、ＣＣＤが知られている。このＣＣＤはフォトダイオードアレイを有し、各フォトダイオードに蓄積された電荷にパルス電圧を印加して電気信号として読み出すようになっている。

また、近年フォトダイオードとＭＯＳトランジスタとを１チップ化したＣＭＯＳエリアセンサが固体撮像素子として用いられている。ＣＭＯＳエリアセンサはＣＣＤと比較して、消費電力が小さい、駆動電力が低い、高速化可能などの利点を有している。

近年においては、このＣＭＯＳセンサを利用し、高速化のために列ごとのＡＤＣを用いて高速化を行う提案がなされている（特許文献１、非特許文献１）。

これらの方法では、各列に電圧比較器とデジタルメモリを設け、なおかつデジタルメモリはセンサで共通のカウンタに接続されている、ランプ型ＡＤＣアーキテクチャが主に用いられる。すなわち、本アーキテクチャにおいては、図１３に示すように、各列に電圧比較器１０と、スイッチ１１とデジタルデータ蓄積部１２からなるデジタルメモリを有しており、なおかつデジタルメモリは共通のカウンタ５に接続されている。各ＡＤ変換器内の電圧比較器１０の一端には画素からの信号がアナログ信号として転送スイッチ３を介して入力され、もう一端にはカウンタ５に接続されるＤＡ変換器９から三角波を印加し、各列の比較器が反転した時のカウンタの値を各列のデジタルメモリに保持することでＡＤ変換を行う。

一方、高速ＡＤＣを積んだ例として特許文献２に代表される逐次比較（Successive Approximation）型を用いるイメージセンサがある。図１４は逐次比較型ＡＤ変換器を有するイメージセンサの一例である。逐次比較型は、各列に電圧比較器とデジタルメモリ、およびデジタル・アナログ変換器（Ｄ／Ａコンバーター）を用いた参照電圧発生器を有している。電圧比較器の一端には画素からの信号、もう一端には参照電圧発生器からの電圧が加えられている。参照電圧発生器は比較器の比較結果を基に、逐次、値を変化させていく。
特開平０５−４８４６０号公報 A 2e- Noise 1.3Megapixel CMOS Sensor(2003 IEEE Workshop on CCD and Advanced Image Sensors May15-17 2003) 米国特許第５，８８０，６９１号

しかしながら従来例では列ごとのＡＤＣ（アナログ・デジタルコンバーター）の性能においていくつかの課題があることが認識されている。

１つはＡＤＣの速度の問題である。高速化し、フレームレートをあげるためにはこのＡＤＣの速度をあげることが求められるが、特許文献１，非特許文献１の形態ではこのＡＤＣのスピードによってフレームレートが律速する場合が多い。画素数が多くなり、さらに速度向上の要求が高くなっている近年では、高速化の要求は大きい。

２つめは各ＡＤＣのばらつきにより画像の劣化が生じることである。列ごとに接続されているＡＤＣの特性が隣接のＡＤＣで異なると、均一な画面で明確な線，いわゆる線傷となって認識されてしまう。線で見えるばらつきはランダムなばらつきよりも人間の目には非常に敏感に認識されるためにこのばらつき抑制への要求は厳しい。

さらに近年ではセンサのサイズが大きくなり１つのセンサを作成するのに複数の露光を行う例が示されている。即ち露光のつなぎ目の問題が有り，このような場合は異なる露光条件でプロセスを行うために隣接画素のつなぎ目において特性のばらつきを抑えることが重要な課題となる。

３つめは、チップサイズの問題がある。特に米国特許第５，８８０，６９１号の例では高速動作は可能ではあるが一方でチップサイズが非常に大きくなってしまうという課題が有る。

本発明は、上記課題を解決するためになされたもので、低消費電力可能なセンサの構成で、小さなチップサイズで高速動作を達成し、さらにはノイズの少ない高性能な固体撮像装置を提供するものである。

本発明の固体撮像装置は、光電変換部を含む画素が行列状に配列された画素エリアと、前記画素エリアの一画素列に対して２つ以上設けられたアナログ−デジタル変換器（ＡＤＣ）と、前記画素エリアの一画素列の複数の画素が接続される複数の出力線と、前記出力線と各ＡＤＣとの間に設けられたスイッチと、を有し、前記出力線に対して前記２つ以上のＡＤＣが接続され、前記スイッチにより前記出力線に出力される前記画素列の複数の画素からの出力を振り分けて各ＡＤＣに入力し、前記スイッチは前記出力線に対して二つ設けられ、二つの前記スイッチは極性の異なる二つのトランジスタからなるとともに、二本の前記出力線に対して前記ＡＤＣを二つ設け、前記ＡＤＣは二本の出力線で共用されており、一の出力線に接続される一極性の第１のトランジスタと他の出力線に接続される他極性の第２のトランジスタとが一のＡＤＣに接続され、前記一の出力線に接続される他極性の第３のトランジスタと前記他の出力線に接続される一極性の第４のトランジスタとが他のＡＤＣに接続され、前記第１乃至第４のトランジスタのゲートは共通接続されていることを特徴とする。

本発明において、一画素列に複数の出力線を有する場合は高速化に大きなメリットを持つ。

また、本発明において、ＡＤＣを構成する演算器を複数の出力線とスイッチにより選択されるようにすることで、このスイッチを切り替えることで出力線が接続される演算器を切り替えることが可能になり、ばらつきの低減が可能となる。

また本発明において演算器を積分器とすることで、高性能なＡＤＣが形成できる。

さらに本発明において、アナログ−デジタル変換器をＭｕｌｔｉ−Ｓｌｏｐｅ ｉｎｔｅｇｒａｔｉｎｇ ＡＤ Ｃｏｎｖｅｒｔｅｒで構成することで、高性能な固体撮像装置が形成できる。さらに複数の基準電圧に対して複数の積分器を有することでさらに高性能な固体撮像装置が可能となる。

さらに、列ごとに接続されたＡＤＣと出力線の間にノイズ除去回路を有することで、ノイズの少ない高速な固体撮像装置を提供できる。

また光電変換部を含む画素をＣＭＯＳセンサで構成することで、低消費電力の高速固体撮像装置が提供できる。

本発明によれば、並列処理による高速化もしくは混成化によるばらつきの低減が可能となる。特に、一画素列に複数の出力線を有する場合は高速化に大きなメリットを持つ。

また、１つの演算器が複数の出力線とスイッチによる選択を行い、このスイッチを切り替えることで出力線が接続される演算器を切り替えることが可能になり、ばらつきの低減が可能となる。また演算器は積分器であると、高性能なＡＤＣが形成できる。

さらに列ごとに接続されたアナログ−デジタル変換器をマルチスロープ積分型ＡＤＣ（Ｍｕｌｔｉ−Ｓｌｏｐｅ ｉｎｔｅｇｒａｔｉｎｇ ＡＤ Ｃｏｎｖｅｒｔｅｒ）とすることで、さらに、チップサイズが小さく高速な高性能な固体撮像装置が形成できる。さらに複数の基準電圧に対して複数の積分器を有する場合はさらに高性能な固体撮像装置が可能となる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。

（実施形態１）
図１は本発明の固体撮像装置の第１の実施形態を説明する構成図である。画素エリア１００は光電変換部とトランジスタで形成されたＣＭＯＳセンサ画素１０１で構成されている。画素はＶＭＩＳ(Threshold Voltage Modulation Image Sensor)、ＢＣＡＳＴ(Buried Charge Accumulator and Sensing Transistor array)、ＬＢＣＡＳＴ(Lateral Buried Charge Accumulator and Sensing Transistor array)等を用いてもよい。とくにＢＣＡＳＴやＬＢＣＡＳＴに対しては増幅用ＭＯＳトランジスタをＪＦＥＴトランジスタに置き換えることで、本質的な変更を伴わずに実現できる。

本実施形態は３×３の例で記述するがこの数に特に限定することは無い。垂直方向の走査回路１０５からの信号により各画素からのアナログ出力が例えばＣＤＳ（相関２重サンプリング）等の回路部１０２に入力される。次いで列ごとのＡＤ変換器（ＡＤＣ）１１２により各列のアナログ信号がデジタル信号に変換される。次いで走査回路１０４の信号により順じ信号が取り出される。列ごとの信号をデジタル信号に変換してしまうために高速動作が可能となる。本実施形態ではＣＭＯＳセンサ画素１０１を挟む二方向（上下方向）にそれぞれＣＤＳ等の回路部１０２、ＡＤ変換器（ＡＤＣ）１１２、走査回路１０４が設けられている。

図２はＡＤ変換器の一例を示す回路図である。図２に示すように、ＡＤ変換器１１２の内部は演算器である比較器１１３、比較器１１３の出力側にゲートが接続される３つのＭＯＳトランジスタからなる転送スイッチ部１１５、転送スイッチ部１１５の３つのＭＯＳトランジスタにそれぞれ接続される３つの容量からなる記憶部１１４、記録部１１４の３つの容量にそれぞれ接続される３つのＭＯＳトランジスタからなる読み出しスイッチ部１１６、転送スイッチ部１１５の３つのＭＯＳトランジスタに接続されるカウンタ１１７から構成される。

読み出しスイッチ部１１６の３つのＭＯＳトランジスタのゲートは走査回路１０４に接続され、読み出しスイッチ部１１６ごとに走査されて信号が読み出される。

動作に関して図３を用いて説明する。この図では、１列に対して上下に２つのＡＤＣを接続している。まず光電荷を蓄積していた１列目の画素Ａ11，Ａ12から出力信号をＭＯＳトランジスタ等のスイッチ１２３を通して上側のＡＤＣ１２０（ＡＤＣ１１２に対応する）が接続されているＣＤＳ１１９（回路部１０２に対応する）に入力後、ＡＤＣ１２０の比較器に入力する。次いでスイッチ１２３を切り、ＭＯＳトランジスタ等のスイッチ１２４を接続した後に２列目の画素Ａ21，Ａ22からの信号を下部のＡＤＣ１２２が接続されているＣＤＳ１２１に入力し、さらにＡＤＣ１２２の比較器に入力しＡＤ変換を行う。このようにして、スイッチ１２３、１２４を用いて画素エリア１００からの信号を上方向と下方向とに振り分けてそれぞれＡＤＣ１２０、１２２に入力する。
タイミング的には図４に示すように画素の１行目の動作（画素からの信号の読み出し１、ノイズ除去を行うＣＤＳ１、アナログ・デジタル変換を行うＡＤＣ１、ＡＤ変換後の出力１）と画素の２行目の動作（読み出し２、ＣＤＳ２、ＡＤＣ２、出力２）を並列に行えるために高速動作が可能となる。

さらにこの構成においては、たとえばフィールドごとに上部もしくは下部へ接続する行を変えることが可能で、こうすることでさらに上下のＡＤＣのばらつきを緩和することもできる。ここでは出力線とＡＤＣの間にＣＤＳを入れた例を示したがかかる構成に特に限定されず、ＣＤＳを設けなくて良い。

このような駆動方法は基本的にＣＭＯＳセンサでは可能である。ＣＣＤ動作では行ごとに上部、下部への振り分けは難しく、この構成では、ＣＭＯＳセンサのようなアクティブマトリクス動作可能な駆動系によりよく対応できる構成である。

本実施形態のＡＤＣの構成は図１３に開示された構成（特許文献１）と同じであり、各ＡＤ変換器内の比較器１１３の一端には画素からの信号がアナログ信号として入力され、もう一端にはカウンタ１１７に接続される不図示のＤＡ変換器９から三角波が印加され、各列の比較器が反転した時のカウンタ１１７のカウンタの値を各列の記録部１１４に保持することでＡＤ変換を行う。
（実施形態２）
図５は本発明の固体撮像装置の第２の実施形態を説明する構成図である。実施形態２では画素列ごとに２本の出力線１３０，１３１を用いて、それぞれ別々にＣＤＳ１３２，１３３、ＡＤ変換器１３４，１３５、走査回路１３８，１３９を接続している。走査回路１０５で２画素行づつ選択し、例えば出力線１３１は奇数画素行の画素に接続され、出力線１３０は偶数行の画素に接続され、上方向及び下方向に２行同時読み出しを行うことができる。

こうすることで２行同時読み出しを行うことができるため高速化が可能となる。画素ピッチに２つのＡＤＣ等をレイアウトしなくてはならないので図５ではＡＤＣを上下に振り分けているが特にこの配置に限定されず、同じ方向にレイアウトしても構わない。

２本の出力線ということで画素開口率を犠牲にする面もあるが、設計事項であり、高速化を優先するには非常に効果的である。

また本実施形態では２本の例で示したが特に限定されず、３本，４本であってもさらに高速化でき本発明の範囲であることはいうまでも無い。本実施形態ではＣＤＳやＡＤＣを１つの演算器として説明したが、特に限定されないのはいうまでもない。

（実施形態３）
図６は本発明の固体撮像装置の第３の実施形態を説明する構成図である。本実施形態では画素エリア１００を２つの画素領域に分け、各画素領域の画素列ごとに２本の出力線１３０，１３１を用いてそのそれぞれ別々にＣＤＳやＡＤ変換器１３２，１３３，１３４，１３５を接続している。図中、上部の画素領域の画素列からの信号は走査回路１３６により出力線１３１から読み出され、下部の画素領域の画素列からの信号は走査回路１３７により出力線１３０から読み出される。

こうすることで２行同時読み出しを行うことができるため高速化が可能となる。画素ピッチに２つのＡＤＣ等をレイアウトしなくてはならないので図５ではＡＤＣを上下に振り分けているが特に限定されず、同じ方向にレイアウトしても構わない。

本実施形態では、２本の出力線を用いているが、実施形態２と異なり、画素領域を二分割し、半分の画素領域からの信号を上方向に読み出し、もう半分の画素領域からの信号を読み出す構成をとっており、１画素には１本の出力線が配置されレイアウト的には有利である。動作的には垂直方向の走査回路が１３６，１３７と分割されており中心から上下に走査する方法を取った。本実施形態では高速化及び広い開口率を実現するには効果的である。本実施形態ではＣＤＳやＡＤＣを１つの演算器として説明したが、特に限定されないのはいうまでもない。またここで例えば演算器１３２は１列に１つであろうが共通化して数列に１つであっても、さらには１列に複数あっても、構わず特に限定されない。１列に複数の演算器が接続可能であることが重要で高速化に大きな効果がある。

（実施形態４）
図７は本発明の固体撮像装置の第４の実施形態を説明する構成図である。実施形態４では演算器１４０，１４１をＭＯＳトランジスタからなるスイッチ１４４〜１４７を介して複数の列の出力線１４２，１４３と接続している。スイッチ（ＭＯＳトランジスタ）１４４と１４７とはＰチャネルＭＯＳトランジスタであり、スイッチ（ＭＯＳトランジスタ）１４５と１４６とはＮチャネルＭＯＳトランジスタである。

演算器１４０は出力線１４２，１４３と接続可能で、一方、演算器１４１も出力線１４２，１４３と接続可能である。そのため、１つの画素の出力が出力線を通して、異なるＡＤＣに入力することが可能である。

こうすることで、隣接出力線のＡＤＣを通った後のばらつきは混成さればらつき自体を小さくすることが可能である。

動作を説明する。まず１フィールド目では信号線１４８の信号をＬｏｗ信号にしてスイッチ１４４，１４７をオン状態、スイッチ１４５，１４６をオフ状態にする。したがって１列目の画素Ｂ11からの信号はスイッチ１４４を通してＡＤＣ部（演算器）１４０に入力される。２列目の画素Ｂ12の信号は同様にスイッチ１４７を通してＡＤＣ部（演算器）１４１に入力される。なお、ここではＣＤＳは省略されているが、ＡＤＣ部１４０，１４１の前にＣＤＳを設けても良いことはいうまでもない。

次のフィールドでは信号線１４８の信号をＨｉｇｈ信号にして、スイッチ１４４，１４７をオフ状態、スイッチ１４５，１４６をオン状態にする。したがって、１列目の画素Ｂ11からの信号はＡＤＣ部（演算部）１４１へ入力され、２列目の画素Ｂ12からの信号はＡＤＣ部（演算部）１４０に入力される。こうすることで、たとえＡＤＣ部１４０とＡＤＣ部１４１に微妙な出力差が生じても時間的に平均化することで認識しにくくなり良質な画質を得ることができる。

ここではフィールドごとに入力を変えた例で示したが、フィールド内の行ごとに入力するＡＤＣを変えたえり、ランダムに入力するＡＤＣを変える事も可能で、特に限定されない。

またこの例では２列を混成する例で示しているが３列でもその組み合わせを変更してもよく、本実施形態の例に限定されない。

さらに、出力線とＡＤＣ部をつなぐスイッチをＣＭＯＳ回路で構成した例で示したが、ｎMOSだけでも、ｐMOSだけでも,もしくはバイポーラTrのようなスイッチでも構わない。さらには１つのセンサを作成するのに複数の露光を行う例では全ての列で混成するのではなく、露光のつなぎ目の部分にのみ出力を混成してもよい。このような場合は異なる露光条件でプロセスを行うために隣接画素のつなぎ目においてのみ特性のばらつきを抑えることが重要で、本発明の実施形態として有用である。

（実施形態５）
図８を用いて実施形態５について説明する。実施形態５では列ごとのＡＤ変換器にマルチスロープ積分型ＡＤＣ（Multi-Slope integrating AD Converter）を用いている。

比較器１１３以降はスイッチを介してメモリ部を２種類以上持つ以外は基本的に実施形態２と同様な回路であるので説明を省略する。

積分器１５０は出力信号に依存して電圧の積分値を出力する回路である。Ｖ１，Ｖ２は２種類の基準電圧で、Ｖ３は比較器１５２への基準電圧である。１５１はスイッチであり、画素からの信号、基準電圧Ｖ１、Ｖ２を切り換えて積分器１５０に入力する。１５３は共通カウンタ１５４、順序回路１５５、ｍビットメモリユニット１５６、ｎビットメモリユニット１５７からなる回路部である。比較器１５２のトリガ出力は順序回路１５５を通じて上位ｎビットを保持するメモリユニット１５７、もしくは下位ｍビットを保持するメモリユニット１５６のデータ取り込みタイミングを制御する。それぞれのメモリユニットの入力には共通のカウンタ１５４が接続されている。メモリユニットは比較器１５２からのトリガを受けて、共通カウンタ１５４の値を記憶する。またそれらメモリユニットは選択的に共通水平信号線に接続され、バッファを介して外部にデジタル出力される。各メモリユニットは、不図示のスイッチを介して共通水平信号線と接続されており、そのスイッチを一度に一つＯＮすることで選択的出力を行う。スイッチパルスは、アドレスをデコードする方法、もしくはデジタルシフトレジスタを用いて一列ずつ順次ＯＮさせていく方法などがある。このようにして、メモリユニットから共通水平信号線への選択的出力が行われる。

動作を図９のタイミング図を用いて簡単に説明する。スイッチ１５１により、ＣＤＳ回路にてリセットレベルを除去された画素からの出力値を積分器１５０により一定期間（入力電圧積分期間）積分し比較器１５２に入力する。入力信号を積分することで最終到達点は入力信号の大きさというパラメータのみで決定されることとなる。

次に積分器１５０への入力を画素信号から基準電圧Ｖ１に変更し、比較用参照電圧（Ｖ３）方向へ負の傾きで積分を開始し、画素からの出力の上位ビット判定を行う。これは、積分器１５０の出力が比較用参照電圧（基準電圧Ｖ３）を超えたところでの比較器１５２の出力で、カウンタ１５４の値をデジタルメモリ１５７で記憶することで実現する。積分器１５０の出力は基準電圧Ｖ３を超えて低下する。ついで下位ビットの判定のため積分器１５０への入力を基準電圧Ｖ２に変更し積分を行う。積分器１５０は再度正の傾きで積分を開始し、基準電圧Ｖ３を超えたところでの比較器１５２の出力で、カウンタ１５４の値をデジタルメモリ１５６で記憶する（下位ビット用のデジタルメモリ使用）。こうすることで例えば１２ビットのＡＤ変換を行う場合に２^１２ステップではなく、上位ビットで２^６ステップ、下位ビットで２^６ステップ、合計２^７ステップで変換が終了し高速化が可能である。また多ビット化にも対応でき、本回路では画素ごとに大きな容量を必要としないためチップサイズを小さくでき高性能な固体撮像素子が形成できた。この構成は光電変換部であるセンサから，読み出し部，ＡＤＣ部含めＣＭＯＳで構成でき本発明の分割やスイッチ含めた複数演算器との接続が容易に構成できアクティブマトリクス動作とあわせて非常に効果的な固体撮像素子を構成できる。

さらに実施形態２から４と組み合わせて使用することで、さらに小さなチップサイズで高速動作を達成することができ、ノイズの少ないより高性能な固体撮像装置を作成できた。

（実施形態６）
図１０を用いて本発明の第６実施形態を説明する。図１０は実施形態５で示したMulti-Slope integrating AD Converterの積分器を２種類持つ例である。

動作を説明する。まず画素からの信号電圧はスイッチ１６０，１６０′より積分器１６１に入力される。この電圧は出力電圧全てに対応していなければいけないため広いダイナミックレンジの積分器が必要である。

次に積分器１６１への入力を画素信号から基準電圧Ｖ１に変更し、画素からの出力の上位ビット判定を行う。これは比較用参照電圧（基準電圧Ｖ３）を超えたところで記憶することで実現する。これも出力電圧全てに対応していなければいけないため広いレンジが必要である。

ついで下位ビットの判定のため積分器への入力を基準電圧Ｖ２に変更し積分を行う。この時スイッチ１６０，１６０′により積分器１６２を選択する。積分器１６２への入力電圧は参照電圧Ｖ３付近でありダイナミックレンジは狭くてよくそのため高精度な積分器を設計構成することができる。

こうすることで、高精度なＡＤＣ機能を持つ固体撮像素子が形成でき、ビット数の増加にも対応できる。また他の実施形態と組み合わせて使用すると効果的であることはいうまでもない。また、本実施形態では画素からの信号を入力する積分器と第１の基準電圧からの積分器は同一にしたが特に限定されることは無い。３つが異なっても良く、また基準電圧が３種以上であっても構わないし、それぞれの組み合わせも設計事項の１つであり特に限定されない。

図１１に基づいて、本発明に係わる固体撮像装置を動画対応のスチルカメラに適用した場合（撮像システム）の一実施形態について詳述する。

図１１は、本発明に係わる固体撮像装置を動画対応の「スチルカメラ」に適用した場合を示すブロック図である。

図１１において、３０１はレンズのプロテクトとメインスイッチを兼ねるバリア、３０２は被写体の光学像を固体撮像素子（固体撮像装置）３０４に結像させるレンズ、３０３はレンズ３０２を通った光量を可変するための絞り、３０４はレンズ３０２で結像された被写体を画像信号として取り込むための固体撮像素子、３０７は出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、３０８は撮像素子３０４、撮像信号処理回路３０５、信号処理部３０７に、各種タイミング信号を出力するタイミング発生部、３０９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、３１０は画像データを一時的に記憶する為のメモリ部、３１１は記録媒体に記録または読み出しを行うためのインターフェース部、３１２は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、３１３は外部コンピュータ等と通信する為のインターフェース部である。

次に、前述の構成における撮影時のスチルビデオカメラの動作について説明する。

バリア３０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、更に撮像系回路の電源がオンされる。

それから、露光量を制御する為に、全体制御・演算部３０９は絞り３０３を開放にし、撮像素子３０４から出力された信号は信号処理部３０７に入力される。そのデータを基に露出の演算を全体制御・演算部３０９で行う。

この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部３０９は絞りを制御する。

次に、撮像素子３０４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部３０９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズを駆動し測距を行う。そして、合焦が確認された後に本露光が始まる。

露光が終了すると、撮像素子３０４から出力された画像信号は、信号処理部３０７を通り全体制御・演算部３０９によりメモリ部３１０に書き込まれる。

その後、メモリ部３１０に蓄積されたデータは、全体制御・演算部３０９の制御により記録媒体制御Ｉ／Ｆ部３１１を通り半導体メモリ等の着脱可能な記録媒体３１２に記録される。

また、外部Ｉ／Ｆ部３１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。

また図１２に基づいて、本発明の固体撮像装置をビデオカメラに適用した場合（撮像システム）の例について詳述する。

図１２は、本発明の固体撮像装置をビデオカメラに適用した場合を示すブロック図で、４０１は撮影レンズで焦点調節を行うためのフォーカスレンズ４０１Ａ、ズーム動作を行うズームレンズ４０１Ｂ、結像用のレンズ４０１Ｃを備えている。

４０２は絞り、４０３は撮像面に結像された被写体像を光電変換して電気的な撮像信号に変換する固体撮像素子（固体撮像装置）、４０４は固体撮像素子４０３より出力された撮像信号をサンプルホールドし、さらに、レベルをアンプするサンプルホールド回路（Ｓ／Ｈ回路）であり、映像信号を出力する。

４０５はサンプルホールド回路４０４から出力された映像信号にガンマ補正、色分離、ブランキング処理等の所定の処理を施すプロセス回路で、輝度信号Ｙおよびクロマ信号Ｃを出力する。プロセス回路４０５から出力されたクロマ信号Ｃは、色信号補正回路４２１で、ホワイトバランス及び色バランスの補正がなされ、色差信号Ｒ−Ｙ，Ｂ−Ｙとして出力される。

また、プロセス回路４０５から出力された輝度信号Ｙと、色信号補正回路４２１から出力された色差信号Ｒ−Ｙ，Ｂ−Ｙは、エンコーダ回路（ＥＮＣ回路）４２４で変調され、標準テレビジョン信号として出力される。そして、図示しないビデオレコーダ、あるいは電子ビューファインダ等のモニタＥＶＦへと供給される。

次いで、４０６はアイリス制御回路で有り、サンプルホールド回路４０４から供給される映像信号に基づいてアイリス駆動回路４０７を制御し、映像信号のレベルが所定レベルの一定値となるように、絞り４０２の開口量を制御すべくｉｇメータを自動制御するものである。４１３，４１４は、サンプルホールド回路４０４から出力された映像信号中より合焦検出を行うために必要な高周波成分を抽出する異なった帯域制限のバンドパスフィルタ（ＢＰＦ）である。第一のバンドパスフィルタ４１３（ＢＰＦ１）、及び第二のバンドパスフィルタ４１４（ＢＰＦ２）から出力された信号は、ゲート回路４１５及びフォーカスゲート枠信号で各々でゲートされ、ピーク検出回路４１６でピーク値が検出されてホールドされると共に、論理制御回路４１７に入力される。

この信号を焦点電圧と呼び、この焦点電圧によってフォーカスを合わせている。

また、４１８はフォーカスレンズ４０１Ａの移動位置を検出するフォーカスエンコーダ、４１９はズームレンズ４０１Ｂの焦点距離を検出するズームエンコーダ、４２０は絞り４０２の開口量を検出するアイリスエンコーダである。これらのエンコーダの検出値は、システムコントロールを行う論理制御回路４１７へと供給される。論理制御回路４１７は、設定された合焦検出領域内に相当する映像信号に基づいて、被写体に対する合焦検出を行い焦点調節を行う。即ち、各々のバンドパスフィルタ４１３、４１４より供給された高周波成分のピーク値情報を取り込み、高周波成分のピーク値が最大となる位置へとフォーカスレンズ４０１Ａを駆動すべくフォーカス駆動回路４０９にフォーカスモータ４１０の回転方向、回転速度、回転／停止等の制御信号を供給し、これを制御する。

本発明は、高速化のために列ごとのＡＤＣを有する固体撮像装置に適用され、動画対応のデジタルカメラ（スチルカメラ）、デジタルビデオカメラ等に好適に用いられるものである。

本発明の固体撮像装置の第一実施形態の構成図である。 本発明の固体撮像装置の第一実施形態のＡＤＣ部の構成図である。 本発明の固体撮像装置の第一実施形態の構成図である。 本発明の固体撮像装置の第一実施形態のタイミング図である。 本発明の固体撮像装置の第二実施形態の構成図である。 本発明の固体撮像装置の第三実施形態の構成図である。 本発明の固体撮像装置の第四実施形態の構成図である。 本発明の固体撮像装置の第五実施形態の構成図である。 本発明の固体撮像装置の第四実施形態のタイミング図である。 本発明の固体撮像装置の第六実施形態の構成図である。 本発明に係わる固体撮像装置を動画対応の「スチルカメラ」に適用した場合を示すブロック図である。 本発明の固体撮像装置をビデオカメラに適用した場合を示すブロック図である。 従来例の固体撮像装置の構成図である。 従来例の他の固体撮像装置の構成図である。

符号の説明

１００ 画素エリア
１０１ 画素
１０２、１１９，１２１、１３２、１３３ ＣＤＳ回路
１０４、１０５、１３６、１３７ 走査回路
１１２、１２０、１２２、１３４、１３５、１４０、１４１ ＡＤ変換器
１１３ 比較器
１１４ 記憶部
１１５ 転送スイッチ
１１６ 読み出しスイッチ
１１７ カウンタ
１１９、１５０、１６１、１６２ 積分器
１５１、１５２ 基準電圧
１２３、１２４、１４４、１４５、１４６、１４７、１５４、１６０ スイッチ
１３０、１３１、１４２、１４３ 出力線
１４８ 信号線
１５３ 回路

Claims (8)

1. 光電変換部を含む画素が行列状に配列された画素エリアと、
   前記画素エリアの一画素列に対して２つ以上設けられたアナログ−デジタル変換器（ＡＤＣ）と、
   前記画素エリアの一画素列の複数の画素が接続される複数の出力線と、
   前記出力線と各ＡＤＣとの間に設けられたスイッチと、を有し、
   前記出力線に対して前記２つ以上のＡＤＣが接続され、前記スイッチにより前記出力線に出力される前記画素列の複数の画素からの出力を振り分けて各ＡＤＣに入力し、
   前記スイッチは前記出力線に対して二つ設けられ、二つの前記スイッチは極性の異なる二つのトランジスタからなるとともに、
   二本の前記出力線に対して前記ＡＤＣを二つ設け、前記ＡＤＣは二本の出力線で共用されており、
   一の出力線に接続される一極性の第１のトランジスタと他の出力線に接続される他極性の第２のトランジスタとが一のＡＤＣに接続され、前記一の出力線に接続される他極性の第３のトランジスタと前記他の出力線に接続される一極性の第４のトランジスタとが他のＡＤＣに接続され、
   前記第１乃至第４のトランジスタのゲートは共通接続されていることを特徴とする固体撮像装置。
2. 光電変換部を含む画素が行列状に配列された画素エリアと、
   前記画素エリアの一画素列に対して２つ以上設けられたアナログ−デジタル変換器（ＡＤＣ）と、
   前記画素エリアの一画素列の複数の画素が接続される複数の出力線と、
   前記出力線と各ＡＤＣとの間に設けられたスイッチと、を有し、
   前記出力線に対して前記２つ以上のＡＤＣが接続され、前記スイッチにより前記出力線に出力される前記画素列の複数の画素からの出力を振り分けて各ＡＤＣに入力し、
   前記スイッチは前記出力線に対して二つ設けられ、
   二本の前記出力線に対して前記ＡＤＣを二つ設け、前記ＡＤＣは二本の出力線で共用されており、
   一の出力線に接続され、第２のスイッチがオン状態のときオフ状態とされる第１のスイッチと、他の出力線に接続され、前記第１のスイッチがオン状態のときオフ状態とされる前記第２のスイッチとが一のＡＤＣに接続され、
   前記一の出力線に接続され、第４のスイッチがオン状態のときオフ状態とされる第３のスイッチと、前記他の出力線に接続され、前記第３のスイッチがオン状態のときオフ状態とされる前記第４のスイッチとが他のＡＤＣに接続されていることを特徴とする固体撮像装置。
3. 前記ＡＤＣは演算器を含んでいることを特徴とする請求項１または２に記載の固体撮像装置。
4. 前記演算器は積分器であることを特徴とする請求項３に記載の固体撮像装置。
5. 前記積分器はマルチスロープ積分型ＡＤＣであることを特徴とする請求項４に記載の固体撮像装置。
6. 画素列ごとに接続された前記ＡＤＣと前記出力線の間にノイズ除去回路を有することを特徴とする請求項１〜５のいずれか１項に記載の固体撮像装置。
7. 光電変換部を含む画素がＣＭＯＳセンサで構成されていることを特徴とする請求項１〜６のいずれか１項に記載の固体撮像装置。
8. 請求項１〜７のいずれか１項に記載の固体撮像装置と、該固体撮像装置へ光を結像するレンズ系と、該固体撮像装置からの出力信号を処理する信号処理回路とを有することを特徴とする撮像システム。