JP4325681B2 - 固体撮像装置、撮像装置 - Google Patents

固体撮像装置、撮像装置 Download PDF

Info

Publication number
JP4325681B2
JP4325681B2 JP2007031889A JP2007031889A JP4325681B2 JP 4325681 B2 JP4325681 B2 JP 4325681B2 JP 2007031889 A JP2007031889 A JP 2007031889A JP 2007031889 A JP2007031889 A JP 2007031889A JP 4325681 B2 JP4325681 B2 JP 4325681B2
Authority
JP
Japan
Prior art keywords
reference signal
unit
vslop
comparison
pixel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007031889A
Other languages
English (en)
Other versions
JP2008199270A (ja
Inventor
直史 境
智則 森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2007031889A priority Critical patent/JP4325681B2/ja
Priority to US12/029,035 priority patent/US8063960B2/en
Publication of JP2008199270A publication Critical patent/JP2008199270A/ja
Application granted granted Critical
Publication of JP4325681B2 publication Critical patent/JP4325681B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Analogue/Digital Conversion (AREA)

Description

本発明は、物理量分布検知の半導体装置の一例である固体撮像装置および撮像装置に関する。詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布を示す電気信号を外部に出力する仕組みに関する。
近年では、固体撮像装置の一例として、ＣＣＤ（Charge Coupled Device ）イメージセンサが持つ種々の問題を克服し得るＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型のイメージセンサが注目を集めている。
たとえば、ＣＭＯＳイメージセンサは、画素ごとにフローティングディフュージョンアンプなどによる増幅回路を持ち合わせており、画素信号の読出しに当たっては、アドレス制御の一例として、画素アレイ部の中のある１行を選択し、その１行分を同時にアクセスして行単位で、つまり１行分の全画素について同時並列的に、画素信号を画素アレイ部から読み出す、いわゆる列並列出力型あるいはカラム型と称される方式が多く用いられている。
また、固体撮像装置では、画素アレイ部から読み出されたアナログの画素信号を、アナログ−デジタル変換装置（ＡＤ変換装置；Analog Digital Converter）にてデジタルデータに変換してから外部に出力する方式が採られることもある。
この点については、列並列出力型のイメージセンサについても同様であり、その信号出力回路については様々なものが考案されているが、その最も進んだ形態の一例として、列ごとにＡＤ変換装置を備え、デジタルデータとして画素信号を外部に取り出す方式が提案されている（たとえば特許文献１を参照）。
特開２００５−３４７９３２号公報
またＡＤ変換方式としても、回路規模や処理速度（高速化）や分解能などの観点から様々な方式が考えられているが、一例として、アナログの単位信号とデジタルデータに変換するための漸次値の変化するいわゆるランプ状の参照信号（ランプ波）と比較するとともに、この比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値に基づいて単位信号のデジタルデータを取得する、いわゆるスロープ積分型あるいはランプ信号比較型（以下本明細書においては参照信号比較型と称する）と言われるＡＤ変換方式がある。前述の特許文献１でも参照信号比較型ＡＤ変換方式を採用した構成例が開示されている。
ここで、デジタルスチルカメラなど光を電気信号に変換し画像信号を出力する装置として用いられている固体撮像装置において、近年の画素数増加や高フレームレート化に伴い、より高速なＡＤ変換を行なうことが求められている。
固体撮像装置の１つであるＭＯＳ（ＣＭＯＳ）型イメージセンサは、ＭＯＳ（ＣＭＯＳ）集積回路と同様のプロセスで製造できる特徴を活かして、画素ごとに電荷を電気信号に変換し、列ごと、並列に、画素から読み出される電気信号を処理することで、列並列型としない場合に比べて処理速度を向上させることができる。
電気信号に対する処理として列並列型のＡＤ変換を適用すれば、列並列型としない場合に比べてＡＤ変換速度を向上させることができる。逆を言えば、ＡＤ変換のさらなる高速化を実現するには、その列ごとにＡＤ変換する回路の高速化が必要となってくる。
しかしながら、参照信号比較型ＡＤ変換方式の場合、アナログの単位信号とデジタルデータに変換するための逐次変化する参照信号とをコンパレータなどと称される比較部で比較するので、比較部における比較処理に要する時間が、ＡＤ変換性能、特に変換処理の高速性にとって問題となり、フレームレートが律速する。画素数が多くなり、さらに速度向上の要求が高くなっていると、その高速化の要求は益々大きくなる。
その対策手法の一例として、前述の特許文献１では、光電変換部を含む画素がマトリクス状に配列された画素部の各画素列に対して複数のＡＤ変換部を設け、画素列の複数の画素からの出力を振り分けて、２つ以上のＡＤ変換部に入力することで、並列処理による高速化を実現する仕組みが提案されている。
しかしながらこのような仕組みでは、画素領域を挟む複数方向（典型的には垂直の上下２方向）にＡＤ変換部を設ける必要があり、回路面積的に不利となる。
本発明は、上記事情に鑑みてなされたもので、参照信号比較型ＡＤ変換方式を採用する場合に、回路面積の増大を抑えつつ、比較部における比較処理に要する時間を短縮することで、ＡＤ変換処理の高速化や消費電力低減を図ることのできる仕組みを提供することを目的とする。
本発明に係る固体撮像装置の一実施形態は、先ず、画素から得られるアナログの画素信号の所定レベル（たとえばリセットレベルや信号レベル）と、この所定レベルをデジタルデータに変換するための漸次変化する参照信号を生成する参照信号生成部と、参照信号生成部で生成された参照信号と画素信号とを比較する比較部と、比較部による比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値を保持することで所定レベルのデジタルデータを取得するカウント部とを備えるものとする。つまり、画素信号についてのＡＤ変換の仕組みとしては、いわゆる参照信号比較型と言われるＡＤ変換方式を採用する。
そして、第１の仕組みとして、参照信号生成部では、一定のレベル差を有する複数種類の参照信号を生成するようにし、参照信号生成部で生成される複数種類の参照信号の何れかを選択する参照信号選択部を設ける。カウント部は、参照信号選択部により選択された複数種類の参照信号の何れかについての比較部による比較処理が完了した時点のカウント値を保持するとともに、参照信号選択部により選択された複数種類の参照信号の残りのそれぞれについての比較部による比較処理の結果に基づき、保持しておいたカウント値を修正することで、画素信号のデジタルデータを１ＬＳＢステップで確定する。１つの画素信号に対して同一カウント値に対応するレベルの異なる複数種類の参照信号を突き当てて比較し、各比較結果を参照して、保持しておいたカウント値に修正を加えることで、１ＬＳＢの分解能を維持したＡＤ変換を行なうのである。
このための具体的な仕組みの第１例としては、たとえば、参照信号生成部では、デジタルデータの最下位ビットの分解能である１ＬＳＢに対してＭ倍の変化率で階段状に変化し、１ＬＳＢずつのレベル差を持つＭ種類の参照信号を生成する。参照信号選択部は、Ｍ種類の参照信号の内の何れかを選択してカウント部への前段参照信号とする。カウント部では、参照信号選択部により選択された前段参照信号と画素信号との比較部による前段比較処理が完了した時点のカウント値を先ず保持する。
そして、参照信号選択部により選択されたＭ種類の参照信号の残りのそれぞれと画素信号との比較部による後段比較処理の結果に基づき、保持しておいたカウント値を修正することで、画素信号のデジタルデータを１ＬＳＢステップで確定する。
つまり、ＭＬＳＢステップで階段状に変化しかつ１ＬＳＢのレベル差を持つＭ種類の参照信号を順次切り替えて同一の画素信号と比較し、後段比較処理結果に応じた修正を保持しておいたカウント値に加えることで、１ＬＳＢの分解能を維持したＡＤ変換を行なう。
あるいは、第１の仕組みの第２例としては、参照信号生成部は、デジタルデータのフルレンジをｋ個の領域（レンジ）に分けけ、このｋ個の領域別に、１ＬＳＢの変化率で変化する参照信号を生成することで、フルレンジに対して１／ｋレンジ幅のｋ種類の参照信号を生成する。参照信号選択部は、比較部とカウント部とで比較処理と並行してカウント処理を行なうことにより画像信号をデジタルデータに変換する処理を行なうのに先立って、ｋ種類の参照信号の各初期値と画素信号との比較部による比較結果に基づいて、画素信号が属するレンジに対応する参照信号を特定する。
この後、比較部は、この特定したレンジに対応する１ＬＳＢの変化率で階段状に変化する参照信号と画素信号とを比較し、カウント部は、特定されたレンジに対応する参照信号を使用した比較部による比較処理が完了した時点のカウント値を保持するとともに、画素信号が属するレンジに基づいて、保持しておいたカウント値を修正することで画素信号のデジタルデータを１ＬＳＢステップで確定する。つまり、フルレンジをｋ個の領域に分けた領域別の参照信号を用意し、その中から変換対象の画素信号レベルに応じたものを選択して画素信号との比較を行ない、保持しておいたカウント値に、領域に応じた修正を加えることで、１ＬＳＢの分解能を維持したＡＤ変換を行なう。
なお、第１の仕組みの第１例と第２例とを組み合わせることで、双方の利点を享受できる。
また、第２の仕組みとしては、参照信号生成部では、デジタルデータの最下位ビットの分解能である１ＬＳＢに対してｋ倍の変化率で階段状に変化する参照信号を生成する。また、画素信号のレベルを相対的に変化させることで１ＬＳＢのレベル差を有するｋ種類の画素信号を生成可能な手段と、ｋ種類の画素信号の何れかを選択する画素信号選択部とを設ける。
カウント部は、画素信号選択部により選択されたｋ種類の画素信号の何れかについての比較部による比較処理が完了した時点のカウント値を保持するとともに、画素信号選択部により選択されたｋ種類の画素信号の残りのそれぞれについての比較部による比較処理の結果に基づき、保持しておいたカウント値を修正することで、画素信号のデジタルデータを１ＬＳＢステップで確定する。
つまり、画素信号を１ＬＳＢステップのレベル差を持つｋ種類に分け、順次切り替えながら、ｋＬＳＢステップで階段状に変化する１つの参照信号と比較し、各比較処理結果に応じた修正を保持しておいたカウント値に加えることで、１ＬＳＢの分解能を維持したＡＤ変換を行なう。
なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とが纏めてパッケージングされた、撮像機能を有するモジュール状の形態であってもよい。
また、本発明は、固体撮像装置のみではなく、撮像装置にも適用可能である。この場合、撮像装置として、固体撮像装置と同様の効果が得られる。ここで、撮像装置は、たとえば、カメラや撮像機能を有する携帯機器のことを示す。また「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。
本発明の第１の仕組みでは、一定のレベル差を有する複数種類の参照信号を用意し、それらを同一の画素信号と比較し、各比較結果に基づいて、何れかの比較時に保持しておいたカウント値を修正して、１ＬＳＢの分解能を維持したＡＤ変換を行なう。１つの画素信号に対して同一カウント値に対応するレベルの異なる複数種類の参照信号を突き当てて比較するので、１ＬＳＢの分解能を確保したＡＤ変換を行なう際の比較処理時間を、１つの参照信号と１つの画素信号とを使用する場合に対して参照信号の数分の１にできる。比較部における比較処理に要する時間を短縮することで、ＡＤ変換処理の高速化や消費電力低減を図ることができる。
また、本発明の第２の仕組みでは、画素からの画素信号を１ＬＳＢのレベル差を持つｋ種類の画素信号に分け、それらをｋＬＳＢの変化率で階段状に変化する１つの参照信号と比較し、各比較結果に基づいて、何れかの比較時に保持しておいたカウント値を修正して、１ＬＳＢの分解能を維持したＡＤ変換を行なう。１つの参照信号に対して１ＬＳＢずつレベルの異なる複数種類の画素信号を突き当てて比較するので、１ＬＳＢの分解能を確保したＡＤ変換を行なう際の比較処理時間を、使用する場合に対して画素信号の数分の１にできる。比較部における比較処理に要する時間を短縮することで、ＡＤ変換処理の高速化を図ることができる。逆に、第１あるいは第２の仕組みを適用しない場合と同じ処理速度を維持する場合には、第１あるいは第２の仕組みを適用すれば消費電力を低減できる。
また、第１および第２の仕組みの何れも、ＡＤ変換部全体を複数設けるのではなく、複数の参照信号もしくは画素信号を用意し、それぞれを切り替える選択部と各部の動作を連動して制御する機構を設けるだけでよく、回路面積の増大を抑えつつ、ＡＤ変換処理の高速化や消費電力低減を図ることができる。
複数の参照信号を切り替えて、これを比較部への基準信号として使用するか、または画素信号により決定される比較部への入力レベルを複数レベルとすることで、ＡＤ変換期間の短縮化を図るのである。
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ固体撮像装置をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ固体撮像装置は、全ての画素がＮＭＯＳよりなるものであるとして説明する。
ただしこれは一例であって、対象となるデバイスはＭＯＳ型の固体撮像装置に限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。
＜固体撮像装置の全体概要＞
図１は、本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。
固体撮像装置１は、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）画素部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やデジタル変換部（ＡＤＣ；Analog Digital Converter）などが列並列に設けられているものである。
“列並列にＣＤＳ処理機能部やデジタル変換部が設けられている”とは、垂直列の垂直信号線（列信号線の一例）１９に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部が設けられていることを意味する。
複数の各機能部は、デバイスを平面視したときに、ともに画素アレイ部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）にのみ配されている形態のものであってもよいし、画素アレイ部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）とその反対側である他方の端縁側（図の上側）に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査（水平走査）を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。
たとえば、列並列にＣＤＳ処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、ＣＤＳ処理機能部やその他のアナログ信号処理部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出す、垂直列とＣＤＳ処理機能部やデジタル変換部などが１対１に接続されるカラム型のものである。また、カラム型（列並列型）に限らず、隣接する複数（たとえば２つ分）の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態や、Ｎ本おき（Ｎは正の整数；間にＮ−１本を配する）のＮ本分の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。
カラム型を除くものは、何れの形態も、複数の垂直信号線１９（垂直列）が１つのＣＤＳ処理機能部やデジタル変換部を共通に使用する構成となるので、画素アレイ部１０側から供給される複数列分の画素信号を１つのＣＤＳ処理機能部やデジタル変換部に供給する切替回路（スイッチ）を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が別途必要になる。
何れにしても、複数の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることで、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。
また、列並列に配された複数の信号処理部にて１行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で１つのＣＤＳ処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。
なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに切替回路（スイッチ）が不要である利点もある。以下の実施形態では、特に断りのない限り、このカラム型で説明する。
図１に示すように、本実施形態の固体撮像装置１は、複数の単位画素３が行および列に配列された画素部や撮像部などとも称される画素アレイ部１０と、画素アレイ部１０の外側に設けられた駆動制御部７と、画素アレイ部１０の単位画素３に画素信号読出用の動作電流（読出電流）を供給する読出電流制御部２４と、参照信号Ｖslopを制御する参照信号制御部２５と、垂直列ごとに配されたカラムＡＤ回路２５０を有するカラム処理部２６と、参照信号制御部２５を介してカラム処理部２６にＡＤ変換用の参照信号Ｖslopを供給する参照信号生成部２７と、出力回路２８とを備えている。これらの各機能部は、同一の半導体基板上に設けられている。
参照信号比較型ＡＤ変換方式を採用する場合に、考え方としては、参照信号生成部２７も列並列で（画素列ごとに）設けることも考えられる。たとえば、各画素列に比較器と参照信号発生器を設け、自列の比較器の比較結果を基に、逐次、参照信号の値を対応する列の参照信号発生器で変化させていく構成を採る場合である。しかしながらこれでは回路規模や消費電力が増える。そこで、本実施形態では、参照信号生成部２７を全列共通に使用する構成を採り、参照信号生成部２７から発生される参照信号Ｖslopを各画素列のカラムＡＤ回路２５０が共通に使用し、各画素列では、比較器が反転したときカウンタ値を各画素列のＡＤ変換結果として保持することでＡＤ変換を行なう構成にする。
詳細は後述するが、読出電流制御部２４は実施形態に応じてその内部構成の詳細が異なる。また、参照信号制御部２５は、実施形態によっては設けられず、参照信号生成部２７からの参照信号Ｖslopが直接にカラム処理部２６に供給されることもある。
参照信号Ｖslopは、全体的にある傾きを持って線形に変化する波形を持つものであればよく、その変化が滑らかなスロープ状を呈するものであってもよいし、階段状に順次変化するものであってもよい。
本実施形態のカラムＡＤ回路２５０は、画素信号Ｓｏの基準レベルであるリセットレベルＳrst と信号レベルＳsig とを独立にデジタルデータに変換するＡＤ変換部と、リセットレベルＳrst のＡＤ変換結果と信号レベルＳsig のＡＤ変換結果との間で差分処理を実行することで、リセットレベルＳrst と信号レベルＳsig の差で示される信号成分のデジタルデータを取得する差分処理部の機能を備えている。
駆動制御部７は、画素アレイ部１０の信号を順次読み出すための制御回路機能を備えている。たとえば駆動制御部７としては、列アドレスや列走査を制御する水平アドレス設定部１２ａおよび水平駆動部１２ｂを有する水平走査部（列走査回路）１２と、行アドレスや行走査を制御する垂直アドレス設定部１４ａおよび垂直駆動部１４ｂを有する垂直走査部（行走査回路）１４と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部２０とを備えている。
なお、図中、通信・タイミング制御部２０の近傍に点線で示すように、高速クロック生成部の一例であって、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成するクロック変換部２３を設けるようにしてもよい。通信・タイミング制御部２０は、端子５ａを介して入力される入力クロック（マスタークロック）CLK0やクロック変換部２３で生成された高速クロックに基づいて内部クロックを生成する。
クロック変換部２３で生成された高速クロックを源とする信号を用いることで、ＡＤ変換処理などを高速に動作させることができるようになる。また、高速クロックを用いて、高速の計算を必要とする動き抽出や圧縮処理を行なうことができる。また、カラム処理部２６から出力されるパラレルデータをシリアルデータ化してデバイス外部に映像データＤ１を出力することもできる。こうすることで、ＡＤ変換されたデジタルデータのビット分よりも少ない端子で高速動作出力する構成を採ることができる。
クロック変換部２３は、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成する逓倍回路を内蔵している。このクロック変換部２３は、通信・タイミング制御部２０から低速クロックCLK2を受け取り、それを元にして２倍以上高い周波数のクロックを生成する。クロック変換部２３の逓倍回路としては、ｋ１を低速クロックCLK2の周波数の倍数としたときｋ１逓倍回路を設ければよく、周知の様々な回路を利用することができる。
図１では、簡単のため行および列の一部を省略して示しているが、現実には、各画素行や各画素列には、数十から数千の単位画素３が配置される。この単位画素３は、典型的には、検知部の一例である受光素子（電荷生成部）としてのフォトダイオードと、増幅用の半導体素子（たとえばトランジスタ）を有する画素内アンプ（画素信号生成部の一例）とから構成される。
画素内アンプとしては、単位画素３の電荷生成部で生成・蓄積された信号電荷を電気信号として出力することができるものであればよく、様々な構成を採ることができるが、一般的には、フローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタを有する転送部、リセットゲート部の一例であるリセットトランジスタを有する初期化部、垂直選択用トランジスタ、およびフローティングディフュージョン（フローティングノードとも称される）の電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる構成のものを使用することができる。
あるいは、電荷生成部により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（ＤＲＮ）に接続された増幅用トランジスタと、電荷生成部をリセットするためのリセットトランジスタと、垂直シフトレジスタより転送配線（ＴＲＦ）を介して走査される読出選択用トランジスタ（転送ゲート部）を有する、３つのトランジスタからなる構成のものを使用することもできる。
なお、固体撮像装置１は、色分解（色分離）フィルタを使用することで、画素アレイ部１０をカラー撮像対応にすることができる。すなわち、画素アレイ部１０における各電荷生成部（フォトダイオードなど）の電磁波（本例では光）が入射される受光面に、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れの色フィルタを、たとえばいわゆるベイヤー（Ｂａｙｅｒ）配列などにして設けることで、カラー画像撮像対応とする。
単位画素３は、行選択のための行制御線１５を介して垂直走査部１４と、また垂直信号線１９を介してカラムＡＤ回路２５０が垂直列ごとに設けられているカラム処理部２６と、それぞれ接続されている。ここで、行制御線１５は垂直走査部１４から画素に入る配線全般を示す。
水平走査部１２は、カラム処理部２６からカウント値を水平信号線１８へ読み出す読出走査部の機能を持つ。
水平走査部１２や垂直走査部１４などの駆動制御部７の各要素は、画素アレイ部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像装置として構成される。
これらの各機能部は、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる１チップもの（同一の半導体基板上に設けられているもの）として、半導体システムの一例であるＣＭＯＳイメージセンサとして、本実施形態の固体撮像装置１の一部をなすように構成される。
なお、固体撮像装置１は、このように各部が半導体領域に一体的に形成された１チップとして形成された形態であってもよいし、図示を割愛するが、画素アレイ部１０、駆動制御部７、カラム処理部２６などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。
水平走査部１２や垂直走査部１４は、たとえばデコーダを含んで構成され、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答してシフト動作（走査）を開始するようになっている。このためたとえば、行制御線１５には、単位画素３を駆動するための種々のパルス信号（たとえば、初期化制御電位を規定する画素リセットパルスRST 、転送制御電位を規定する転送パルスTRG 、垂直選択パルスVSELなど）が含まれる。
通信・タイミング制御部２０は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子５ａを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子５ｂを介して外部の主制御部から供給される動作モードなどを指令するデータを受け取り、さらに固体撮像装置１の情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックとを備える。
通信・タイミング制御部２０は、たとえば、水平アドレス信号を水平アドレス設定部１２ａへ、また垂直アドレス信号を垂直アドレス設定部１４ａへ出力し、各アドレス設定部１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。
この際、単位画素３を２次元マトリクス状に配置してあるので、画素信号生成部５により生成され垂直信号線１９を介して列方向に出力されるアナログの画素信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号（本例ではデジタル化された画素データ）を出力側へ読み出す（水平）スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。もちろん、スキャン読みに限らず、読み出したい単位画素３を直接にアドレス指定することで、必要な単位画素３の情報のみを読み出すランダムアクセスも可能である。
また、通信・タイミング制御部２０では、端子５ａを介して入力される入力クロック（マスタークロック）CLK0と同じ周波数のクロックCLK1や、それを２分周したクロックやより分周した低速のクロックをデバイス内の各部、たとえば水平走査部１２、垂直走査部１４、カラム処理部２６などに供給する。以下、２分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックCLK2とも言う。
垂直走査部１４は、画素アレイ部１０の行を選択し、その行に必要なパルスを供給するものである。たとえば、垂直方向の読出し行を規定する（画素アレイ部１０の行を選択する）垂直アドレス設定部１４ａと、垂直アドレス設定部１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する行制御線１５にパルスを供給して駆動する垂直駆動部１４ｂとを有する。なお、垂直アドレス設定部１４ａは、信号を読み出す行（読出し行：選択行や信号出力行とも称する）の他に、電子シャッタ用の行なども選択する。
水平走査部１２は、低速クロックCLK2に同期してカラム処理部２６のカラムＡＤ回路２５０を順番に選択し、その信号を水平信号線（水平出力線）１８に導くものである。たとえば、水平方向の読出列を規定する（カラム処理部２６内の個々のカラムＡＤ回路２５０を選択する）水平アドレス設定部１２ａと、水平アドレス設定部１２ａにて規定された読出アドレスに従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動部１２ｂとを有する。なお、水平信号線１８は、たとえばカラムＡＤ回路２５０が取り扱うビット数ｎ（ｎは正の整数）分、たとえば１０（＝ｎ）ビットならば、そのビット数分に対応して１０本配置される。
このような構成の固体撮像装置１において、単位画素３から出力された画素信号は、垂直列ごとに、垂直信号線１９を介して、カラム処理部２６のカラムＡＤ回路２５０に供給される。
カラム処理部２６の各カラムＡＤ回路２５０は、対応する列の単位画素３のアナログ信号Ｓｏを受けて、そのアナログ信号Ｓｏを処理する。たとえば、各カラムＡＤ回路２５０は、アナログ信号Ｓｏを、たとえば低速クロックCLK2を用いて、たとえば１０ビットのデジタル信号に変換するＡＤＣ(Analog Digital Converter)回路を持つ。
カラム処理部２６におけるＡＤ変換処理としては、行単位で並列に保持されたアナログ信号Ｓｏを、列ごとに設けられたカラムＡＤ回路２５０を使用して、行ごとに並列にＡＤ変換する方法を採る。この際には、参照信号比較型ＡＤ変換の手法を使用する。この手法は、簡単な構成でＡＤ変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。
参照信号比較型のＡＤ変換に当たっては、変換開始から参照信号Ｖslopと処理対象信号電圧とが一致するまでの時間に基づいて、アナログの処理対象信号をデジタル信号に変換する。このための仕組みとしては、原理的には、コンパレータ（電圧比較器）にランプ状の参照信号Ｖslopを供給するとともに、クロック信号でのカウント（計数）を開始し、垂直信号線１９を介して入力されたアナログの画素信号を参照信号Ｖslopと比較することによって比較結果を示すパルス信号が得られるまでのクロック数をカウントすることでＡＤ変換を行なう。
また、この際、回路構成を工夫することで、ＡＤ変換とともに、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（ノイズレベルもしくはリセットレベルと称する）と真の（受光光量に応じた）信号レベルとの差分をとる処理（いわゆるＣＤＳ処理と等価）を行なうことができる。これにより、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズと言われるノイズ信号成分を取り除くことができる。
＜参照信号生成部とカラムＡＤ回路の詳細＞
参照信号生成部２７は、ＤＡ変換回路（ＤＡＣ；Digital Analog Converter）２７ａを有して構成されており、通信・タイミング制御部２０からの制御データＣＮ４で示される初期値からカウントクロックＣＫdac に同期して、階段状の鋸歯状波（ランプ波形；以下参照信号Ｖslopとも称する）を生成して、参照信号制御部２５を介してカラム処理部２６の個々のカラムＡＤ回路２５０に、この生成した階段状の鋸歯状波の参照信号ＶslopをＡＤ変換用の参照電圧（ＡＤＣ基準信号）として供給するようになっている。なお、図示を割愛しているが、ノイズ防止用のフィルタを設けるとよい。
なお、この参照信号Ｖslopは、たとえば逓倍回路で生成される逓倍クロックを元に生成される高速クロックを基準とすることで、端子５ａを介して入力されるマスタークロックCLK0に基づき生成するよりも高速に変化させることができる。
通信・タイミング制御部２０から参照信号生成部２７のＤＡ変換回路２７ａに供給する制御データＣＮ４は、比較処理ごとの参照信号Ｖslopが基本的には同じ傾き（変化率）となるように、時間に対するデジタルデータの変化率を同じにする情報も含んでいる。具体的には、カウントクロックＣＫdac に同期して、単位時間ごとに１ずつカウント値を変化させ、そのカウント値を電流加算型のＤＡ変換回路で電圧信号に変換するようにする。
カラムＡＤ回路２５０は、参照信号生成部２７のＤＡ変換回路２７ａで生成される参照信号Ｖslopと、行制御線１５（Ｖ０，Ｖ１，Ｖ２，…，Ｖｖ）ごとに単位画素３から垂直信号線１９（Ｈ０，Ｈ１，…，Ｈｈ）を経由し得られるアナログの画素信号を比較する電圧比較部（コンパレータ）２５２と、電圧比較部２５２が比較処理を完了するまでの時間をカウントし、その結果を保持するカウンタ部２５４とを備えて構成されｎビットＡＤ変換機能を有している。
ここで、本実施形態では、列ごとに配された電圧比較部２５２にＤＡ変換回路２７ａから参照信号Ｖslopが共通に供給され、各電圧比較部２５２が処理を担当する画素信号電圧Ｖｘについて、共通の参照信号Ｖslopを使用して比較処理を行なうようになっている。
通信・タイミング制御部２０は、電圧比較部２５２が画素信号のリセットレベルＶrst と信号成分Ｖsig の何れについて比較処理を行なっているのかに応じてカウンタ部２５４におけるカウント処理のモードを切り替える制御部の機能を持つ。この通信・タイミング制御部２０から各カラムＡＤ回路２５０のカウンタ部２５４には、カウンタ部２５４がダウンカウントモードで動作するのかアップカウントモードで動作するのかや、その他の制御情報を指示するための制御信号ＣＮ５が入力されている。
電圧比較部２５２の一方の入力端子RAMPは、他の電圧比較部２５２の入力端子RAMPと共通に、参照信号生成部２７で生成される階段状の参照信号Ｖslopが入力され、他方の入力端子には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素アレイ部１０からの画素信号電圧が個々に入力される。電圧比較部２５２の出力信号（比較パルスCOMP）はカウンタ部２５４に供給される。
カウンタ部２５４のクロック端子ＣＫには、他のカウンタ部２５４のクロック端子ＣＫと共通に、通信・タイミング制御部２０からカウントクロックＣＫ０が入力されている。
このカウンタ部２５４は、その構成については図示を割愛するが、ラッチで構成されたデータ記憶部の配線形態を同期カウンタ形式に変更することで実現でき、１本のカウントクロックＣＫ０の入力で、内部カウントを行なうようになっている。カウントクロックＣＫ０も、参照信号Ｖslopと同様に、逓倍回路で生成される逓倍クロック（高速クロック）を使用することができ、この場合、端子５ａを介して入力されるマスタークロックCLK0を使用するよりも高分解能にできる。
ここで、カウンタ部２５４は、カウントモードに拘わらず共通のアップダウンカウンタ（Ｕ／Ｄ ＣＮＴ）を用いて、ダウンカウント動作とアップカウント動作とを切り替えて（具体的には交互に）カウント処理を行なうことが可能に構成されている点に特徴を有する。
また、本実施形態のカウンタ部２５４としては、カウント出力値がカウントクロックＣＫ０に同期せずに出力される非同期カウンタを使用するのが好ましい。基本的には、同期カウンタを使用することもできるが、同期カウンタの場合、全てのフリップフロップ（カウンタ基本要素）の動作がカウントクロックＣＫ０で制限される。よって、より高周波数動作が要求される場合には、カウンタ部２５４としては、その動作制限周波数が最初のフリップフロップ（カウンタ基本要素）の制限周波数でのみ決められるため高速動作に適する非同期カウンタの使用がより好ましいのである。
カウンタ部２５４には、水平走査部１２から制御線１２ｃを介して制御パルスが入力される。カウンタ部２５４は、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。
個々のカラムＡＤ回路２５０の出力側は、たとえば、カウンタ部２５４の出力を水平信号線１８に接続することができる。あるいは、図示のように、カウンタ部２５４の後段に、このカウンタ部２５４の保持したカウント結果を保持するｎビットのメモリ装置としてのデータ記憶部２５６と、カウンタ部２５４とデータ記憶部２５６との間に配されたスイッチ２５８とを備える構成を採ることもできる。
データ記憶部２５６を備える構成を採る場合、スイッチ２５８には、他の垂直列のスイッチ２５８と共通に、通信・タイミング制御部２０から、所定のタイミングで、制御パルスとしてのメモリ転送指示パルスＣＮ８が供給される。スイッチ２５８は、メモリ転送指示パルスＣＮ８が供給されると、対応するカウンタ部２５４のカウント値をデータ記憶部２５６に転送する。データ記憶部２５６は、転送されたカウント値を保持・記憶する。
なお、カウンタ部２５４のカウント値を所定のタイミングでデータ記憶部２５６に保持させる仕組みは、両者間にスイッチ２５８を配する構成に限らず、たとえば、カウンタ部２５４とデータ記憶部２５６とを直接に接続しつつ、カウンタ部２５４の出力イネーブルをメモリ転送指示パルスＣＮ８で制御することで実現することもできるし、データ記憶部２５６のデータ取込タイミングを決めるラッチクロックとしてメモリ転送指示パルスＣＮ８を用いることでも実現できる。
データ記憶部２５６には、水平走査部１２から制御線１２ｃを介して制御パルスが入力される。データ記憶部２５６は、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ部２５４から取り込んだカウント値を保持する。
水平走査部１２は、カラム処理部２６の各電圧比較部２５２とカウンタ部２５４とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部２５６が保持していたカウント値を読み出す読出走査部の機能を持つ。
データ記憶部２５６の出力は、水平信号線１８に接続されている。水平信号線１８は、カラムＡＤ回路２５０のビット幅であるｎビット幅分の信号線を有し、図示しないそれぞれの出力線に対応したｎ個のセンス回路を経由して出力回路２８に接続される。
特に、データ記憶部２５６を備えた構成とすれば、カウンタ部２５４が保持したカウント結果を、データ記憶部２５６に転送することができるため、カウンタ部２５４のカウント動作すなわちＡＤ変換処理と、カウント結果の水平信号線１８への読出動作とを独立して制御可能であり、ＡＤ変換処理と外部への信号の読出動作とを並行して行なうパイプライン動作が実現できる。
このような構成において、カラムＡＤ回路２５０は、所定の画素信号読出期間において、カウント動作を行ない、所定のタイミングでカウント結果を出力する。すなわち、先ず、電圧比較部２５２では、参照信号生成部２７からの参照信号Ｖslopと、垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになると、電圧比較部２５２の比較パルスCOMP（コンパレート出力）が反転する。たとえば、電圧比較部２５２は、電源電位などのＨレベルをインアクティブ状態として、画素信号電圧Ｖｘと参照信号Ｖslopとが一致したときに、Ｌレベル（アクティブ状態）へ遷移する。
カウンタ部２５４は、参照信号生成部２７から発せられるランプ波形電圧に同期してダウンカウントモードもしくはアップカウントモードでカウント動作を開始しており、コンパレート出力の反転した情報がカウンタ部２５４に通知されると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。
この後、カウンタ部２５４は、所定のタイミングで水平走査部１２から制御線１２ｃを介して入力される水平選択信号ＣＨ（ｉ）によるシフト動作に基づいて、記憶・保持した画素データを、順次、カラム処理部２６外や画素アレイ部１０を有するチップ外へ出力端子５ｃから出力する。
なお、本実施形態の説明としては直接関連しないため特に図示しないが、その他の各種信号処理回路なども、固体撮像装置１の構成要素に含まれる場合がある。
＜固体撮像装置の動作；基本動作＞
図２は、図１に示した固体撮像装置１のカラムＡＤ回路２５０における基本動作である信号取得差分処理を説明するためのタイミングチャートである。ここでは、本実施形態の参照信号比較型ＡＤ変換処理を適用したカラムＡＤ変換処理の特徴の理解を容易にするため、参照信号比較型ＡＤ変換処理の一般的な処理手法について示し、その後に、本実施形態の処理の特徴について複数の実施形態を用いて具体的に説明する。
画素アレイ部１０の各単位画素３で感知されたアナログの画素信号をデジタル信号に変換する仕組みとしては、たとえば、所定の傾きで下降する（階段状に下降する場合でもよい）ランプ波形状の参照信号Ｖslopと単位画素３からの画素信号における基準成分や信号成分の各電圧とが一致する点を探し、この比較処理で用いる参照信号Ｖslopの生成（変化開始）時点から、画素信号における基準成分や信号成分に応じた電気信号と参照信号とが一致した時点までをカウントクロックでカウント（計数）することで、基準成分や信号成分の各大きさに対応した画素信号レベルのカウント値を得る手法を採る。
つまり、垂直信号線１９に読み出したアナログの画素信号電圧Ｖｘを、列ごとに配置されたカラムＡＤ回路２５０の電圧比較部２５２で参照信号Ｖslopと比較する。このとき、電圧比較部２５２と同様に列ごとに配置されたカウンタ部２５４を動作させておき、参照信号Ｖslopのある電位とカウンタ部２５４とを１対１の対応をとりながら変化させることで、垂直信号線１９の画素信号電圧Ｖｘをデジタルデータに変換する。ここで、参照信号Ｖslopの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期（クロック）で量子化しながらカウンタ部２５４で数えることで、デジタルデータに変換する。参照信号Ｖslopがある時間Δｔの間にΔＶ変化するとして、Δｔの周期でカウンタ部２５４を動作させると参照信号ＶslopがＮ×ΔＶ変化したときのカウンタ値はＮとなる。
ここで、垂直信号線１９から出力される画素信号Ｓｏ（画素信号電圧Ｖｘ）は、時間系列として、基準レベルとしての画素信号の雑音を含むリセットレベルＳrst の後に信号レベルＳsig が現れるものである。Ｐ相の処理を基準レベル（リセットレベルＳrst 、事実上リセットレベルＶrst と等価）について行なう場合、Ｄ相の処理はリセットレベルＳrst に信号成分Ｖsig を加えた信号レベルＳsig についての処理となる。
詳細な説明は割愛するが、先ず、リセットレベルＳrst についてのＡＤ変換期間であるプリチャージ相（Ｐ相と省略して記すこともある）の信号取得時には、ダウンカウントモードにしておく。またこのとき、単位画素３をリセット電位する（ｔ１〜ｔ２）。このリセット電位が画素信号Ｓｏとして垂直信号線１９に出力される。これにより、画素信号電圧Ｖｘとしては、リセットレベルＳrst が垂直信号線１９に現れるようになる。
垂直信号線１９（Ｈ０，Ｈ１，…）上のリセットレベルＳrst が収束して安定となったら、通信・タイミング制御部２０は、カウンタ部２５４におけるカウント動作開始と同時に参照信号Ｖslopが変化し始めるようにするべく、制御データＣＮ４として、データ保持制御パルスHLDCを使用し、このデータ保持制御パルスHLDCをインアクティブＬにする（ｔ１０）。
これを受けて、参照信号生成部２７は、電圧比較部２５２の一方の入力端子RAMPへの比較電圧である参照信号Ｖslopとして、初期電圧SLP_iniを始点とする、全体として鋸歯状（RAMP状）に時間変化させた階段状もしくは線形状の電圧波形を入力する。電圧比較部２５２は、この参照信号Ｖslopと画素アレイ部１０から供給される垂直信号線１９の画素信号電圧Ｖｘとを比較する。
電圧比較部２５２の入力端子RAMPへの参照信号Ｖslopの入力と同時に、電圧比較部２５２における比較時間を、参照信号生成部２７から発せられる参照信号Ｖslopに同期して、行ごとに配置されたカウンタ部２５４で計測する。実際には、参照信号Ｖslopの生成のためにデータ保持制御パルスHLDCがインアクティブＬにされており、これによってデータ保持部５１２の保持動作が解除されるので、カウンタ部２５４は、Ｐ相のカウント動作として、初期値“０”からダウンカウントを開始する。すなわち、負の方向にカウント処理を開始する。
電圧比較部２５２は、参照信号生成部２７からの参照信号Ｖslopと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレート出力をＨレベルからＬレベルへ反転させる。つまり、リセットレベルＶrst に応じた電圧信号（リセットレベルＳrst ）と参照信号Ｖslopとを比較して、リセットレベルＶrst の大きさに対応した時間軸方向に大きさを持っているアクティブロー（Ｌ）のパルス信号を生成して、カウンタ部２５４に供給する。
この結果を受けて、カウンタ部２５４は、コンパレート出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値（符号を加味して“−Ｄrst ”とする）を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。つまり、電圧比較部２５２における比較処理によって得られる時間軸方向に大きさを持っているアクティブロー（Ｌ）のパルス信号の幅をカウントクロックＣＫ０でカウント（計数）することで、リセットレベルＶrst の大きさに対応したデジタル値Ｄrst を示す（符号を加味すれば−Ｄrst を示す）カウント値を得る。
通信・タイミング制御部２０は、所定のダウンカウント期間を経過すると、データ保持制御パルスHLDCをアクティブＨにする（ｔ１４）。これにより、参照信号生成部２７は、ランプ状の参照信号Ｖslopの生成を停止し（ｔ１４）、初期電圧SLP_iniに戻る。
Ｐ相の処理時は、画素信号電圧ＶｘにおけるリセットレベルＶrst を電圧比較部２５２で検知してカウンタ部２５４でカウント動作を行なっているので、単位画素３のリセットレベルＶrst を読み出してリセットレベルＶrst のＡＤ変換を実施することになる。
続いての信号レベルＳsig についてのＡＤ変換期間であるデータ相（Ｄ相と省略して記すこともある）の信号取得時には、リセットレベルＶrst に加えて、単位画素３ごとの入射光量に応じた信号成分Ｖsig を読み出し、Ｐ相の読出しと同様の動作を行なう。すなわち、先ず通信・タイミング制御部２０は、カウントモード制御信号ＵＤＣをハイレベルにしてカウンタ部２５４をアップカウントモードに設定する（ｔ１６）。
またこのとき、単位画素３では、読出対象行Ｖｎの垂直選択信号φVSELをアクティブＨにしたままで転送信号φTRG をアクティブＨにして垂直信号線１９に信号レベルＳsig を読み出す（ｔ１８〜ｔ１９）。垂直信号線１９（Ｈ０，Ｈ１，…）上の信号レベルＳsig が収束して安定となったら、通信・タイミング制御部２０は、カウンタ部２５４におけるカウント動作開始と同時に参照信号Ｖslopが変化し始めるようにするべく、制御データＣＮ４として、データ保持制御パルスHLDCを使用し、このデータ保持制御パルスHLDCをインアクティブＬにする（ｔ２０）。
これを受けて、参照信号生成部２７は、電圧比較部２５２の一方の入力端子RAMPへの比較電圧である参照信号Ｖslopとして、初期電圧SLP_iniを始点としＰ相と同じ傾きを持った全体として鋸歯状（RAMP状）に時間変化させた階段状もしくは線形状の電圧波形を入力する。電圧比較部２５２は、この参照信号Ｖslopと画素アレイ部１０から供給される垂直信号線１９の画素信号電圧Ｖｘとを比較する。
電圧比較部２５２の入力端子RAMPへの参照信号Ｖslopの入力と同時に、電圧比較部２５２における比較時間を、参照信号生成部２７から発せられる参照信号Ｖslopに同期して、行ごとに配置されたカウンタ部２５４で計測する。ここでも、実際には、参照信号Ｖslopの生成のためにデータ保持制御パルスHLDCがインアクティブＬにされており、これによってデータ保持部５１２の保持動作が解除されるので、カウンタ部２５４は、Ｄ相のカウント動作として、Ｐ相の読出しおよびＡＤ変換時に取得された画素信号電圧ＶｘのリセットレベルＳrst のデジタル値Ｄrst （ここでは負の値となっている）から、Ｐ相とは逆にアップカウントを開始する。すなわち、正の方向にカウント処理を開始する。
電圧比較部２５２は、参照信号生成部２７からのランプ状の参照信号Ｖslopと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレート出力をＨレベルからＬレベルへ反転させる（ｔ２２）。つまり、信号成分Ｖsig に応じた電圧信号（画素信号電圧Ｖｘの信号レベルＳsig ）と参照信号Ｖslopとを比較して、信号成分Ｖsig の大きさに対応した時間軸方向に大きさを持っているアクティブロー（Ｌ）のパルス信号を生成して、カウンタ部２５４に供給する。
この結果を受けて、カウンタ部２５４は、コンパレート出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する（ｔ２２）。つまり、電圧比較部２５２における比較処理によって得られる時間軸方向に大きさを持っているアクティブロー（Ｌ）のパルス信号の幅をカウントクロックＣＫ０でカウント（計数）することで、画素信号電圧Ｖｘにおける信号レベルＳsig に対応したカウント値を得る。
所定のアップカウント期間を経過すると、単位画素３では、読出対象行Ｖｎの垂直選択信号φVSELをインアクティブＬにして画素信号Ｓｏの垂直信号線１９への出力を禁止し、次の読出対象行Ｖｎ＋１について、垂直選択信号φVSELをアクティブＨにする（ｔ２６）。このとき、通信・タイミング制御部２０は、次の読出対象行Ｖｎ＋１についての処理に備える。たとえば、カウントモード制御信号ＵＤＣをローレベルにしてカウンタ部２５４をダウンカウントモードに設定する。
このＤ相の処理時は、画素信号電圧Ｖｘにおける信号レベルＳsig を電圧比較部２５２で検知してカウント動作を行なっているので、単位画素３の信号成分Ｖsig を読み出して信号レベルＳsig のＡＤ変換を実施することになる。
ここで、信号レベルＳsig は、リセットレベルＳrst に信号成分Ｖsig を加えたレベルであるので、信号レベルＳsig のＡＤ変換結果のカウント値は、基本的には“Ｄrst ＋Ｄsig ”であるが、アップカウントの開始点を、リセットレベルＳrst のＡＤ変換結果である“−Ｄrst ”としているので、実際に保持されるカウント値は、“−Ｄrst ＋（Ｄsig＋Ｄrst ） ＝Ｄsig ”となる。
つまり、カウンタ部２５４におけるカウント動作を、Ｐ相の処理時にはダウンカウント、Ｄ相の処理時にはアップカウントとしているので、カウンタ部２５４内で自動的に、リセットレベルＳrst のＡＤ変換結果であるカウント値“−Ｄrst ”と信号レベルＳsig のＡＤ変換結果であるカウント値“Ｄrst ＋Ｄsig ”との間での差分処理（減算処理）が自動的に行なわれ、この差分処理結果に応じたカウント値Ｄsig がカウンタ部２５４に保持される。この差分処理結果に応じたカウンタ部２５４に保持されるカウント値Ｄsig は信号成分Ｖsig に応じたものとなる。
上述のようにして、Ｐ相の処理時におけるダウンカウントとＤ相の処理時におけるアップカウントといった、２回の読出しとカウント処理によるカウンタ部２５４内での差分処理によって、単位画素３ごとのばらつきを含んだリセットレベルＶrst を除去することができ、単位画素３ごとの入射光量に応じた信号成分Ｖsig のみのＡＤ変換結果を簡易な構成で取得することができる。よって、カラムＡＤ回路２５０は、アナログの画素信号をデジタルの画素データに変換するデジタル変換部としてだけでなく、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部としても動作することとなる。
また、カラムＡＤ回路２５０では、カウンタ部２５４の後段にデータ記憶部２５６を備えており、カウンタ部２５４の動作前に、通信・タイミング制御部２０からのメモリ転送指示パルスＣＮ８に基づき、前行Ｈｘ−１のカウント結果をデータ記憶部２５６に転送することができる。つまり、ＡＤ変換期間終了後、カウンタ部２５４内のデータをデータ記憶部２５６へと退避し、カラムＡＤ回路２５０は次の行Ｖｘ＋１のＡＤ変換を開始する。データ記憶部２５６内のデータは、その裏で水平走査部１２により順に選択され、出力回路２８を用いて読み出すことができる。
＜＜カラムＡＤ変換処理の詳細＞＞
上記説明から理解されるように、参照信号比較型などと称されるＡＤ変換方式では、アナログの単位信号（画素信号電圧Ｖｘ）とデジタルデータに変換するためのランプ状の参照信号Ｖslopとを電圧比較部２５２で比較するので、電圧比較部２５２における比較処理に要する時間が、ＡＤ変換性能、特に変換処理の高速性を律則することになる。
このようなことを踏まえると、参照信号生成部２７ではカウントクロックＣＫdac の周波数を高速にする手法を採って参照信号Ｖslopの傾きを精度よく大きくして比較処理に要する時間を短くするとも可能であるが、この場合、ＡＤ変換時の分解能に影響を及ばさいようにするには、カウンタ部２５４でのカウント処理に供されるカウントクロックＣＫ０も周波数を変更して高速にし、カウンタ部２５４内での分周動作を高速化させなければならない。
この場合、カウンタ部２５４全体が高速で動作することになり、消費電力が増加してしまう。参照信号Ｖslopの傾きを大きくする際にカウントクロックＣＫdac の周波数を高速にする場合にも、同様に参照信号生成部２７では消費電力が増加するが、カラム処理部２６ではカウンタ部２５４が各画素列に配置されているので、「消費電力が増加」の度合いが、カラム処理部２６の方が参照信号生成部２７よりも比べものにならないほど大きい。
本実施形態では、この点を勘案して、参照信号比較型などと称されるＡＤ変換方式を採用する場合に、カウンタ部２５４での消費電力増大を抑えながらＡＤ変換処理の高速化を図ることのできる仕組みにする。以下具体的に説明する。
なお、カウントクロックＣＫ０とカウントクロックＣＫdac とは原理的には同一周波数である必要はないが、理解を容易にするため、以下の説明では、それらが同一周波数であってかつ同期しているもの、具体的には完全に同一のものとする。
図３は、参照信号比較型ＡＤ変換処理における比較処理完了時点の電圧比較部２５２とカウンタ部２５４の動作の概要を説明する図である。ここで、図３（Ａ）は、参照信号Ｖslopと画素信号電圧Ｖｘとの関係を拡大して示した図である。図３（Ｂ）は、画素アレイ部１０からの画素信号電圧Ｖｘがカウンタ部２５４によってデジタルデータに変換されるまでの流れを回路ブロック図とともに示した図である。
前記の前提のように、通信・タイミング制御部２０からはカウントクロックＣＫdac がＤＡ変換回路２７ａに供給されるとともに、それと同一周波数でかつ同期しているカウントクロックＣＫ０がカウンタ部２５４に供給される。カウンタ部２５４は、内部回路として、カウントクロックＣＫ０に基づいてカウント動作（分周動作）をするフリップフロップの多段接続で構成された分周処理部２５４ａと、分周処理部２５４ａへのカウントクロックＣＫ０の供給を制御するオン／オフ型のスイッチ２５４ｂとを有する。
ＡＤ変換用の比較処理開始時には電圧比較部２５２は比較パルスCOMPをＨレベルにしておく。スイッチ２５４ｂの制御入力端には、電圧比較部２５２から比較パルスCOMPが供給される。スイッチ２５４ｂは、比較パルスCOMPがＨレベルのときにはオンし、通信・タイミング制御部２０からのカウントクロックＣＫ０を分周処理部２５４ａに伝達する一方、比較パルスCOMPがＬレベルのときにはオフし、カウントクロックＣＫ０の分周処理部２５４ａへの伝達を停止する。分周処理部２５４ａは、カウントクロックＣＫ０の供給があるときにカウント動作（分周動作）をし、カウントクロックＣＫ０の供給が停止されると、それまでのカウント値を保持・出力する。
ＡＤ変換処理（比較処理）開始時にはＤＡ変換回路２７ａおよび分周処理部２５４ａには同一周波数のクロックＣＫdac ，ＣＫ０が入力され同期しており、先ず、参照信号生成部２７のＤＡ変換回路２７ａからは、図３（Ａ）および図３（Ｂ）のそれぞれに示すように、階段状ではあるが、カウントクロックＣＫdac に従い時間的にリニアに変化（ここでは漸次電圧値が低下する）する参照信号Ｖslopが電圧比較部２５２に供給される。なお、後述する実施形態においては、電圧比較部２５２からの比較パルスCOMPに基づき参照信号Ｖslopの電圧レベルを切り替える参照信号制御部２５を介在させる場合と介在させない場合がある。また、後述する実施形態においては、読出電流制御部２４は、一定の動作電流Ｉｄを垂直信号線１９に流す場合と、電圧比較部２５２からの比較パルスCOMPに基づき動作電流Ｉｄを変更することで画素信号電圧Ｖｘの電圧レベルを切り替える場合とがある。
ここで、図３（Ａ）および図３（Ｂ）のそれぞれに示すように、画素信号電圧Ｖｘ（アナログ値）と参照信号Ｖslopとが一致する時点になると、電圧比較部２５２は比較パルスCOMPをＨレベルからＬレベルに切り替える。これによりスイッチ２５４ｂはオフするので、カウントクロックＣＫ０が入力されることで動作していた分周処理部２５４ａはカウント動作を停止し、このときのカウント値（比較時間／クロック周波数）を画素データＤの値として出力する。
したがって、図３（Ａ）に示すように、画素信号電圧ＶｘがＶｘａである単位画素３Ａの画素データＤａ、画素信号電圧ＶｘがＶｘｂ（＜Ｖｘａ）である単位画素３Ｂの画素データＤｂ、画素信号電圧ＶｘがＶｘｃ（＜Ｖｘｂ）である単位画素３Ｃの画素データＤｃがそれぞれ得られることになる。画素信号電圧Ｖｘは、画素信号Ｓｏの基準レベルであるリセットレベルＳrst と信号レベルＳsig （＜）Ｓrst とを含むものであり、信号成分Ｖsig （＝｜Ｓsig −Ｓrst ｜）および対応する画素データＤに関して言えば、画素信号電圧Ｖｘの値が小さいほど大きくなる。
＜第１実施形態（第１例）＞
図４〜図６は、第１実施形態（第１例）の参照信号比較型ＡＤ変換処理を説明する図である。ここで、図４は、第１実施形態（第１例）の参照信号比較型ＡＤ変換処理に適用される参照信号制御部２５周辺の構成例を説明する回路ブロック図である。図５は、第１実施形態（第１例）および比較例の各参照信号比較型ＡＤ変換処理に適用されるＤＡ変換回路２７ａの詳細を説明する機能ブロック図である。図６は、第１実施形態（第１例）の参照信号比較型ＡＤ変換処理の動作原理を説明する図であって、２種類の参照信号Ｖslop_1，Ｖslop_2と画素信号電圧Ｖｘとの関係を示している。
図４に示すように、第１実施形態（第１例）の参照信号比較型ＡＤ変換処理が適用される固体撮像装置１においては、参照信号生成部２７とカラム処理部２６との間の参照信号Ｖslopの伝達に介在する参照信号制御部２５を備えている。また、詳細は図５にて説明するが、ＤＡ変換回路２７ａは、１ＬＳＢの電圧差を持つ２種類の参照信号Ｖslop_1，Ｖslop_2（Ｖslop_1＞Ｖslop_2とする）を生成可能に構成されている。なお、“ＬＳＢ”は、ＡＤ変換の量子化単位すなわち１デジタル単位の相当するアナログ量である。
図４に示すように、第１実施形態（第１例）の参照信号制御部２５は、ＤＡ変換回路２７ａから出力される２種類の参照信号Ｖslop_1，Ｖslop_2を切り替える参照信号選択部３００を備える。参照信号選択部３００は、２入力−１出力型のスイッチ３１０を画素列ごとに有している。
スイッチ３１０の制御入力端には、自列の電圧比較部２５２から比較パルスCOMPが供給されるようになっている。スイッチ３１０は、比較パルスCOMPがＨレベルのときには参照信号Ｖslop_2を選択して電圧比較部２５２に伝達する一方、比較パルスCOMPがＬレベルのときには参照信号Ｖslop_1を選択して電圧比較部２５２に伝達する。
つまり、参照信号制御部２５は、参照信号選択部３００としてスイッチ３１０も画素列ごとに設けることで、各画素列のカラムＡＤ回路２５０内の電圧比較部２５２の出力（比較パルスCOMP）が対応する画素列のスイッチ３１０にフィードバックされ、電圧比較部２５２の出力が反転するタイミングでスイッチ３１０が切り替わり、電圧比較部２５２が参照する参照信号Ｖslopを各画素列独立に制御するようになっている。
第１実施形態（第１例）のＤＡ変換回路２７ａは、その詳細を図５（Ａ）に示すように、機能的には、ビット別に対応するＮ（Ｎは画素データのビット数に対応する；図では８ビット分）本のシンク電流源３２２と、各シンク電流源３２２の出力を選択的に合成するためのオン／オフ型の出力スイッチ３５０と、電流電圧変換用の抵抗素子３３０とを有する。なお、シンク電流源３２２および出力スイッチ３５０については、図では最上位ビットＭＳＢについてのみ符号を示す。
図５（Ａ）に示す第１実施形態の構成では最下位ビットＬＳＢについては出力スイッチ３５０が設けられておらず、その代わりに出力ノード３８０_1と出力ノード３８０_2との間に抵抗素子３３２が設けられ、シンク電流源３２２の出力が抵抗素子３３２を介して抵抗素子３３０に接続されるのに対して、図５（Ｂ）に示す比較例では出力スイッチ３５０を介して抵抗素子３３０に接続される。
参照信号Ｖslop_1用の出力ノード３８０_1と参照信号Ｖslop_2用の出力ノード３８０_2との間に設ける抵抗素子３３２の抵抗値と、参照信号Ｖslop_1用の出力ノード３８０_1と電源ノードとの間に設ける抵抗素子３３０の抵抗値は同じ値Ｒに設定する。
図示を割愛するが、出力スイッチ３５０の制御入力端に対しては、各シンク電流源３２２の出力スイッチ３５０のオン／オフ動作を制御する切替部が接続される。
各シンク電流源３２２は、一方が基準電位（接地電位GND ）に接続され他方のシンク側が出力スイッチ３５０（ＬＳＢは除く）に接続されている。ＬＳＢを除くビット別の各出力スイッチ３５０のシンク電流源３２２とは反対側およびＬＳＢのシンク電流源３２２の出力側は共通に接続されるとともに、その接続点Ｘａ_1が、全てのビットで共通に電流電圧変換用の抵抗素子３３０に接続されている。抵抗素子３３０の反対側は電源に接続されている。
ビット別のシンク電流源３２２は、ビットの重みに対応した電流量をシンクするようになっている。たとえば、最下位ビットＬＳＢについては最小電流量Ｉとし、上位側に行くに連れて、１ビットごとに、その電流量を、スケーリング値ｘのべき乗で増加させるようにする。つまり、ＬＳＢをＩとして、以下順に、Ｉ・｛ｘ＾＆｝（＆は、１，２，…，Ｎ−２，Ｎ−１）とする。本例では、スケーリングｘを２とし、そのべき乗でビットの重みを付けている。
接続点Ｘａ_1では、図５（Ａ）に示す第１実施形態（第１例）の構成および図５（Ｂ）に示す比較例の何れにおいても、各ビットの電流加算結果の電流値と抵抗素子３３０の抵抗値との積に対応する電圧値Ｖrmp がＤＡ変換結果である参照信号Ｖslop_1として出力ノード３８０_1から出力される。また、図５（Ａ）に示す第１実施形態（第１例）の構成においては、ＬＳＢのシンク電流源３２２と抵抗素子３３２との接続点Ｘ_2では、参照信号Ｖslop_1の電圧値Ｖrmp よりもさらに、ＬＳＢのシンク電流源３２２の電流値Ｉと抵抗素子３３２の抵抗値との積に対応する電圧値（１ＬＳＢ分の電圧値）が低下され、ＤＡ変換結果である参照信号Ｖslop_2として出力ノード３８０_2から出力される。つまり、参照信号Ｖslop_2は、参照信号Ｖslop_1よりも常に１ＬＳＢ分だけ低下したもの（参照信号Ｖslop_2＝Ｖrmp −１ＩＲ）となる。
図５（Ａ）に示す第１実施形態（第１例）の構成においては、抵抗素子３３０，３３２の各抵抗値を同じ値Ｒにすることで、電位差がＲ×Ｉだけ異なる２種類の参照信号Ｖslop_1，Ｖslop_2が出力され、さらにそれぞれの参照信号Ｖslop_1，Ｖslop_2はＲ×２・Ｉのステップ電圧で変化する。
ここで、図５（Ｂ）に示す比較例のＤＡ変換回路２７ａにおいてＲ×Ｉは１ＬＳＢ（ＡＤ変換の量子化単位）に相当することを考慮すると、図５（Ａ）に示す第１実施形態（第１例）の構成においては、図６に示すように、２種類の参照信号Ｖslop_1，Ｖslop_2はそれぞれ１ＬＳＢ電位が異なっており（Ｖslop_1＝Ｖslop_2＋１ＬＳＢ）、何れもカウントクロックＣＫdac 当たり２ＬＳＢのステップ電圧で変化していると言い換えることができる。
画素信号電圧Ｖｘを画素データＤに変換することとの関係においては、参照信号選択部３００は、前段比較処理用の参照信号として、２種類の参照信号の内、同一カウント値での各値と画素信号電圧Ｖｘとの比較において最初に画素信号電圧Ｖｘと一致することになる方の参照信号Ｖslop_2を先ず前段参照信号として選択し、この参照信号Ｖslop_2と画素信号電圧Ｖｘとの後段比較処理で比較パルスCOMPが反転したら（Ｌレベルになると）、残りの参照信号Ｖslop_1に切り替える。
デジタルデータの最下位ビットの分解能（１ＬＳＢ）のレベル差を持ち、当該最下位ビットの分解能のレベル（１ＬＳＢ）に対してＭ＝２倍のステップ（２ＬＳＢ）で変化するＭ種類の各参照信号Ｖslopと画素信号電圧Ｖｘとを比較して画素信号電圧Ｖｘの画素データＤを特定する。ここで、画素信号電圧ＶｘのＡＤ変換結果である画素データＤとの関係で言えば、カウントクロックＣＫ０がタイミングＴ時点で比較パルスCOMPが反転したときの画素データを特定することになるので、その直前のタイミング“Ｔ−１”との関係においては、“Ｖslop_1（Ｔ）−Ｖslop_1（Ｔ−１）”および“Ｖslop_2（Ｔ）−Ｖslop_2（Ｔ−１）”は何れも２ＬＳＢ分の差がある。各参照信号を１ＬＳＢに対して２倍（つまり２ＬＳＢ）の変化率で変化させるので当然のことである。
一方、各参照信号Ｖslop_1，Ｖslop_2と画素信号電圧Ｖｘとの各比較結果に基づき画素データＤを特定することを考えたときには、各参照信号Ｖslop_1，Ｖslop_2が電圧比較部２５２の入力部においても階段状であるようにしておくことで、参照信号Ｖslop_1，Ｖslop_2のレベル差（本例では１ＬＳＢ）を利用した画素信号電圧Ｖｘの分別ができる。参照信号の変化率よりも分解能を向上することができ、結局は、１ＬＳＢステップで画素データＤを確定できる。
本例の場合、Ｖslop_1＞Ｖslop_2の関係があり、画素信号電圧Ｖｘよりも参照信号Ｖslop_1（Ｔ），Ｖslop_2（Ｔ）が下回ったときに比較パルスCOMPが反転し、その時点のカウント値を保持する点を考慮する。すなわち、画素信号電圧Ｖｘに対してＶslop_1（Ｔ）で比較パルスCOMPが反転すると言うことは、Ｖslop_1（Ｔ−１）≧画素信号電圧Ｖｘ＞Ｖslop_1（Ｔ）であり、また、画素信号電圧Ｖｘに対してＶslop_2（Ｔ）で比較パルスCOMPが反転すると言うことは、Ｖslop_2（Ｔ−１）≧画素信号電圧Ｖｘ＞Ｖslop_2（Ｔ）であり、その間が２ＬＳＢ分である。
Ｖslop_1（Ｔ）＞Ｖslop_2（Ｔ）でかつその差が１ＬＳＢ分である点を勘案すれば、Ｖslop_2（Ｔ−１）≧画素信号電圧Ｖｘ＞（または≧）Ｖslop_1（Ｔ）であるか（その間が１ＬＳＢ分）、Ｖslop_1（Ｔ）≧（または＞）画素信号電圧Ｖｘ＞Ｖslop_2（Ｔ）である（その間が１ＬＳＢ分）。これにより、１ＬＳＢ分の電圧差を持つ２種類の参照信号Ｖslop_1，Ｖslop_2を２ＬＳＢの変化率でかつ階段状に変化させつつ、２種類の参照信号Ｖslop_1，Ｖslop_2のそれぞれと画素信号電圧Ｖｘとの比較結果を参照することで、画素信号電圧Ｖｘの画素データＤを１ＬＳＢの分解能で確定することができる。以下、その処理手順を具体的に説明する。
＜第１実施形態（第１例）の処理手順：基本＞
図７は、第１実施形態（第１例）の参照信号比較型ＡＤ変換処理手順を説明する図であって、電圧比較部２５２による比較処理後のカウンタ部２５４における画素信号電圧Ｖｘに対応する画素データＤの確定手法を説明する図である。
第１例においては、参照信号制御部２５におけるスイッチ３１０の切替えおよび電圧比較部２５２における比較動作に要する時間が十分短く、参照信号Ｖslopの電位が２ＬＳＢ変化する時間Ｔadと比較しても十分に短いものと仮定する。なお、時間Ｔadは、カウントクロックＣＫ０（本例ではＣＫ０＝ＣＫdac ）の１クロック分の時間に相当し、以下、ＡＤ単位Ｔadと称する。つまり、参照信号Ｖslop_2での比較処理後にさらに参照信号Ｖslop_1での比較処理を完了するまで遅延期間Ｔdelay が、カウントクロックＣＫ０（本例では＝ＣＫdac ）の１クロック分未満である。たとえば、図７は、その遅延期間Ｔdelay が約半クロック分である状態で示している。
比較処理の開始前では、電圧比較部２５２は比較パルスCOMPをＨレベルにしている。このため、参照信号制御部２５において、各画素列のスイッチ３１０は、ＤＡ変換回路２７ａから出力される２種類の参照信号Ｖslop_1，Ｖslop_2の内の参照信号Ｖslop_2の方を選択して電圧比較部２５２に供給する。各画素列の電圧比較部２５２は、比較処理の当初は、参照信号Ｖslop_2と対応する自列の垂直信号線１９から供給される画素信号電圧Ｖｘを比較し、アナログ値の画素信号電圧Ｖｘα（αはａ，ｂ）と参照信号Ｖslop_2とが一致する時点Ｔになると、電圧比較部２５２は比較パルスCOMPをＨレベルからＬレベルに切り替える。この比較処理をＡＤ変換用の前段比較処理と称する。
参照信号制御部２５において、各画素列のスイッチ３１０は、自列の電圧比較部２５２からの比較パルスCOMPがＬレベルに切り替ると、図６や図７に示すように、参照信号Ｖslop_2から参照信号Ｖslop_1に切り替える。電圧比較部２５２は、直ちに、画素信号電圧Ｖｘαを参照信号Ｖslop_1（Ｔ）と再度比較する）。この比較処理をＡＤ変換用の後段比較処理と称する。カウンタ部２５４は、このときのカウント値Ｔを保持しておく。つまり、カウンタ部２５４は、画素信号電圧Ｖｘαと参照信号Ｖslop_1の大小関係が反転するタイミングのカウント値Ｔを保持する。
“画素信号電圧Ｖｘα＞参照信号Ｖslop_1（Ｔ）”であれば比較パルスCOMPはＬレベルが維持されるが、“画素信号電圧Ｖｘα＜参照信号Ｖslop_1（Ｔ）”であれば比較パルスCOMPはＨレベルに切り替る。このときの比較結果（比較パルスCOMP）がカウンタ部２５４に通知されており、各比較結果に基づき、以下のようにして画素データＤを確定する。つまり、カウンタ部２５４は、２種類の参照信号Ｖslopの内の参照信号選択部３００により選択された参照信号Ｖslop_2との電圧比較部２５２による比較処理が完了した時点のカウント値Ｔを保持するとともに、参照信号選択部３００による残りの参照信号Ｖslop_1の選択に応じた画素信号電圧Ｖｘとの電圧比較部２５２による比較結果に基づき、保持しておいたカウント値Ｔを修正することで画素信号電圧Ｖｘのデジタルデータを確定する。
たとえば、カウンタ部２５４は、“画素信号電圧Ｖｘα＞参照信号Ｖslop_1（Ｔ）”の場合は、最終的なカウント値として“２Ｔ−１”を出力する。図７（Ａ）に示すように、２ＬＳＢステップでのＡＤ変換処理時に、参照信号Ｖslop_2（Ｔ）の“２Ｔ−１”に相当する電圧値よりも画素信号電圧Ｖｘａが高く、実際には、画素信号電圧Ｖｘａとしては２Ｔレベルには達しておらず“２Ｔ−２”〜“２Ｔ−１”の範囲にあるからである。一方、“画素信号電圧Ｖｘα＜参照信号Ｖslop_1（Ｔ）”の場合は、最終的なカウント値として２Ｔを出力する）。図７（Ｂ）に示すように、２ＬＳＢステップでのＡＤ変換処理時に、参照信号Ｖslop_2（Ｔ）の２Ｔに相当する電圧値よりも画素信号電圧Ｖｘｂが低く、実際に、画素信号電圧Ｖｘｂとしては２Ｔに相当するレベルに達しているからである。
これにより、比較例のＤＡ変換回路２７ａを用いた参照信号比較型ＡＤ変換処理に場合に比べて、参照信号Ｖslopを２ＬＳＢステップで制御しながら、１ＬＳＢの電圧差を持つ２種類の参照信号Ｖslop_1，Ｖslop_2との比較を所定の順（本例では先に電圧レベルの低い参照信号Ｖslop_2とする）に行なうことで、１ＬＳＢ単位でのＡＤ変換処理が実現されることになる。カウントクロックＣＫ０やカウントクロックＣＫdac の周波数を高速にしなくても、実質的にＡＤ変換に必要な時間が１／２になるといった利点が得られる。ＡＤ変換に必要な時間を１／２にできるので、ビット分解能を維持しつつカウンタ部２５４での消費電力増大を抑えながらＡＤ変換処理を２倍に高速化することができる。
比較例で単純に２倍にしようとすれば、たとえば各クロック速度を２倍にするので消費電力が増大するのに対して、本第１実施形態（第１例）を適用すれば、概ね１倍時と同じ消費電力で処理速度を２倍にすることができる。逆に、比較例と同じ処理速度を維持する場合には、第１実施形態（第１例）を適用すれば消費電力を概ね半分にできる。
＜第１実施形態（第２例）の処理手順＞
図８は、第１実施形態（第２例）の参照信号比較型ＡＤ変換処理手順を説明する図であって、第１例の問題点と第２例の効果を説明する図である。
前述の第１例では、参照信号制御部２５におけるスイッチ３１０の切替えおよび電圧比較部２５２における比較動作に要する時間が十分短く、参照信号Ｖslopの電位が２ＬＳＢ変化する時間（カウントクロックＣＫ０（本例では＝ＣＫdac ）の１クロック分の時間に相当する）と比較しても十分に短いものと仮定していた。しかしながら、実際にはこのようにならない場合も考えられる。
たとえば、図８（Ａ）に示すように、参照信号Ｖslop_2での比較処理後にさらに参照信号Ｖslop_1での比較処理を完了するまでにカウントクロックＣＫdac のβクロック分以上“β＋１”クロック分未満（βを処理遅延クロック幅と称する：図ではβ＝１）だけ要する場合、第１例の処理においてはカウンタ部２５４は、カウント値“Ｔ＋β”を保持することになり、画素データの確定処理においては、“２（Ｔ＋β）−１”もしくは２（Ｔ＋β）を最終的なカウント値として出力することになり誤差が生じる。
この問題を解消するには、処理遅延クロック数βに合わせて、参照信号Ｖslop_1を参照信号Ｖslop_2と比較して“１＋２β”ＬＳＢ分だけ高く設定しておき、次に示すようにカウンタ部２５４におけるカウント動作と同期させてＡＤ変換動作を行なえばよい。
なお、“１＋２β”ＬＳＢ分だけ参照信号Ｖslop_1の電位を高めるためには、その分の嵩上げに対応した回路構成にすればよい。たとえば、図５（Ａ）において参照信号Ｖslop_2用の出力ノード３８０_2と参照信号Ｖslop_1用の出力ノード３８０_1の間に設ける抵抗素子３３２の抵抗値を、参照信号Ｖslop_1用の出力ノード３８０_1と電源ノードとの間の抵抗素子３３０の抵抗値と比較して“１＋２β”倍に設定してやればよい。
具体的には、図８（Ｂ），図８（Ｃ）に示す通りであり、第１例と同様に、各画素列の電圧比較部２５２は、比較処理の当初は、参照信号Ｖslop_2と対応する自列の垂直信号線１９から供給される画素信号電圧Ｖｘαを比較し、画素信号電圧Ｖｘαと参照信号Ｖslop_2とが一致する時点になると、電圧比較部２５２は比較パルスCOMPをＨレベルからＬレベルに切り替える。カウンタ部２５４は、このときのカウント値Ｔを保持しておく。参照信号制御部２５において、各画素列のスイッチ３１０は、自列の電圧比較部２５２からの比較パルスCOMPがＬレベルに切り替ると、参照信号Ｖslop_2から参照信号Ｖslop_1に切り替える。
この後、電圧比較部２５２は参照信号Ｖslop_1と画素信号電圧Ｖｘαとの比較処理を開始するのであるが、回路応答の問題から、参照信号制御部２５におけるスイッチ３１０の切替えおよび電圧比較部２５２における比較動作に要する時間が遅くなり、電圧比較部２５２にての実際の比較が行なわれる（完了する）のは、カウントクロックＣＫdac がβクロック分増えたタイミングになってしまう。
図６（Ｂ），図８（Ｃ）には、その処理遅延の状態を模式的に示している。前段比較処理結果に基づく参照信号Ｖslopの切替指示から比較処理が完了するまでの遅延期間Ｔdelay は、β＊Ｔdac ≦Ｔdelay ＜（β＋１）＊Ｔdacとなっている（図８（Ｂ）ではβ＝１、図８（Ｃ）ではβ＝３）。概念的には、βクロック分増えたタイミングで電圧比較部２５２による比較結果が得られると見なすことができるので、図８（Ｂ），図８（Ｃ）に示すように、電圧比較部２５２は、事実上、参照信号Ｖslop_2（Ｔ）よりも１ＬＳＢ分だけ電位が高い参照信号Ｖslop_1（Ｔ＋β）との比較を行なうものと見なすことができる。参照信号Ｖslop_1（Ｔ＋β）は参照信号Ｖslop_2（Ｔ）＋１ＬＳＢである。これにより、第１実施形態（第１例）と同じ電圧関係での比較が行なわれると見なすことができる。
図８（Ｂ），図８（Ｃ）に示すように、“画素信号電圧Ｖｘα＞参照信号Ｖslop_1（Ｔ＋β）”であれば比較パルスCOMPはＬレベルが維持されるが、“画素信号電圧Ｖｘα＜参照信号Ｖslop_1（Ｔ＋β）”であれば比較パルスCOMPはＨレベルに切り替る。このときの比較結果（比較パルスCOMP）がカウンタ部２５４に通知されており、カウンタ部２５４は、“画素信号電圧Ｖｘα＞参照信号Ｖslop_1（Ｔ＋β）”の場合は、最終的なカウント値として“２Ｔ−１”を出力する。一方、“画素信号電圧Ｖｘα＜参照信号Ｖslop_1（Ｔ＋β）”の場合は、最終的なカウント値として２Ｔを出力する。
スイッチ３１０の切替えや電圧比較部２５２での比較動作などに付随する処理遅延があっても、参照信号Ｖslop_1に対してその処理遅延を勘案して電圧レベルを嵩上げした参照信号Ｖslop_2を使用した処理を行なうことで、参照信号制御部２５におけるスイッチ３１０の切替え時間や電圧比較部２５２における動作時間マージンを稼ぐことができる。これにより、参照信号Ｖslop_2での比較処理後にさらに参照信号Ｖslop_1での比較処理を完了するまでにカウントクロックＣＫdac のβクロック分以上“β＋１”クロック分未満だけ要する場合においても、誤差を生じることなく処理できる。
＜第１実施形態（第３例）＞
図９〜図１１は、第１実施形態（第３例）の参照信号比較型ＡＤ変換処理を説明する図である。ここで、図９は、第１実施形態（第３例）の参照信号比較型ＡＤ変換処理に適用される参照信号制御部２５周辺の構成例を説明する回路ブロック図である。図１０は、第１実施形態（第３例）の参照信号比較型ＡＤ変換処理に適用されるＤＡ変換回路２７ａの詳細を説明する機能ブロック図である。図１１は、第１実施形態（第３例）の参照信号比較型ＡＤ変換処理の動作原理を説明する図であって、４種類の参照信号Ｖslop_1，Ｖslop_2，Ｖslop_3，Ｖslop_4と画素信号電圧Ｖｘとの関係を示している。
第１例では、１ＬＳＢ分の電圧差のある２種類の参照信号Ｖslop_1，Ｖslop_2を切り替えて処理することで、ＡＤ変換に要する時間を比較例と比較して実質的に１／２とする事例であるのに対して、この第３例は、１ＬＳＢ分の電圧差のある４種類の参照信号Ｖslop_1，Ｖslop_2，Ｖslop_3，Ｖslop_4を使用し、最初は最も電圧レベルの低い参照信号Ｖslop_2で比較処理を行ない、画素信号電圧Ｖｘと参照信号Ｖslop_2とが一致した後には、参照信号Ｖslop_1，Ｖslop_3，Ｖslop_4を切り替えながら、画素信号電圧Ｖｘと参照信号Ｖslop_1，Ｖslop_3，Ｖslop_4との大小関係を順次判定することで、ＡＤ変換に要する時間を比較例と比較して実質的に１／４とする事例である。
図９に示すように、第１実施形態（第３例）の参照信号比較型ＡＤ変換処理が適用される固体撮像装置１においては、ＤＡ変換回路２７ａは、１ＬＳＢずつの電圧差を持った４種類の参照信号Ｖslop_1，Ｖslop_2，Ｖslop_3，Ｖslop_4（Ｖslop_1＞Ｖslop_2＞Ｖslop_3＞Ｖslop_4とする）を生成可能に構成されている。
ＤＡ変換回路２７ａは４種類の参照信号Ｖslop_1，Ｖslop_2，Ｖslop_3，Ｖslop_4を用意するので、図９に示すように、第３例のＤＡ変換回路２７ａと参照信号制御部２５とを繋ぐ参照信号Ｖslop用の配線数は４本になる。また、参照信号制御部２５は、参照信号選択部３００を、４種類の参照信号Ｖslop_1，Ｖslop_2，Ｖslop_3，Ｖslop_4を順次切り替えて電圧比較部２５２に供給する形態のものとする。
具体的には、第３例の参照信号選択部３００は、４入力−１出力型のスイッチ３１２とスイッチ３１２の切替動作を制御する切替制御部（ＳＥＬ）３１４とを画素列ごとに有する。切替制御部３１４は、自列の電圧比較部２５２から比較パルスCOMPが供給されるとともに図示を割愛した通信・タイミング制御部２０からカウントクロックＣＫdac が供給され、またその制御出力SEL がスイッチ３１０の制御入力端およびカウンタ部２５４に供給されるようになっている。
切替制御部３１４は、電圧比較部２５２での前段比較処理が開始するとき（比較パルスCOMPはＨレベルである）には４種類の参照信号Ｖslop_1，Ｖslop_2，Ｖslop_3，Ｖslop_4の内の電圧レベルの最も低い参照信号Ｖslop_4を選択して電圧比較部２５２に伝達する一方、比較パルスCOMPがＨレベルからＬレベルに切り替ると、カウントクロックＣＫdac の１クロック内（Ｔdac 内）で、残りの３種類の参照信号Ｖslop_3，Ｖslop_2，Ｖslop_1を順次（その順序は不問）選択して電圧比較部２５２に伝達するように、スイッチ３１２の切替動作（参照信号Ｖslopの選択動作）を制御する。
電圧比較部２５２の後段比較処理においては、順に供給される３種類の参照信号Ｖslop_3，Ｖslop_2，Ｖslop_1と自列の画素信号電圧Ｖｘとを比較する。カウンタ部２５４は、前段比較処理終了時点（比較パルスCOMPがＬになった時点）のカウント値Ｔを保持するとともに、電圧比較部２５２での後段比較処理における参照信号Ｖslop_3，Ｖslop_2，Ｖslop_1時の各比較パルスCOMPと切替制御部３１４からの制御出力SEL とに基づき、画素信号電圧Ｖｘに対応する画素データを確定する。
第１実施形態（第３例）のＤＡ変換回路２７ａは、その詳細を図１０に示すように、第１例のＤＡ変換回路２７ａにおける２ビット目（Ｉ＊２＾２）を担当する電流セルの構成を変形している。具体的には、ＬＳＢのシンク電流源３２２と同じように、電流の重付けがＩ（＝Ｉ＊２＾０）のシンク電流源３２４，３２５を用意し、シンク電流源３２４の出力を抵抗素子３３４を介して、またシンク電流源３２５の出力を抵抗素子３３５を介して、それぞれ抵抗素子３３０に接続する。抵抗素子３３４とシンク電流源３２４との接続点を参照信号Ｖslop_3用の出力ノード３８０_3とし、抵抗素子３３５とシンク電流源３２５との接続点を参照信号Ｖslop_4用の出力ノード３８０_4とする。抵抗素子３３０，３３２，３３４，３３５の各抵抗値は、同じ値Ｒに設定する。
こうすることで、出力ノード３８０_2では、参照信号Ｖslop_1の電圧値Ｖrmp よりもさらに、ＬＳＢのシンク電流源３２２の電流値Ｉと抵抗素子３３２の抵抗値Ｒとの積に対応する電圧値（１ＬＳＢ分の電圧値）が低下され、ＤＡ変換結果である参照信号Ｖslop_2として“Ｖrmp −１ＩＲ”が出力ノード３８０_2から出力される。出力ノード３８０_3では、参照信号Ｖslop_1の電圧値Ｖrmp よりもさらにシンク電流源３２４，３２５の合成電流値２＊Ｉと抵抗素子３３４の抵抗値Ｒとの積に対応する電圧値（２ＬＳＢ分の電圧値）が低下され、ＤＡ変換結果である参照信号Ｖslop_3として“Ｖrmp −２ＩＲ”が出力ノード３８０_3から出力される。
出力ノード３８０_4では、参照信号Ｖslop_3の電圧値“Ｖrmp −２ＩＲ”よりもさらに、シンク電流源３２５の電流値Ｉと抵抗素子３３５の抵抗値Ｒとの積に対応する電圧値（１ＬＳＢ分の電圧値）が低下され、ＤＡ変換結果である参照信号Ｖslop_4として“Ｖrmp −３ＩＲ”が出力ノード３８０_4から出力される。ＩＲは１ＬＳＢ分であるから、参照信号Ｖslop_2，Ｖslop_3，Ｖslop_4は、それぞれ参照信号Ｖslop_1よりも常に１ＬＳＢ分，２ＬＳＢ分，３ＬＳＢ分だけ低下したものとなる。
図１０に示す第１実施形態（第３例）の構成においては、抵抗素子３３０，３３２，３３４，３３５の各抵抗値を同じ値Ｒにすることで、電位差がＲ×Ｉだけ異なる４種類の参照信号Ｖslop_1，Ｖslop_2，Ｖslop_3，Ｖslop_4が出力され、さらにそれぞれの参照信号Ｖslop_1，Ｖslop_2，Ｖslop_3，Ｖslop_4はＲ×４・Ｉのステップ電圧で変化する。つまり、図１１に示すように、４種類の参照信号Ｖslop_1，Ｖslop_2，Ｖslop_3，Ｖslop_4はそれぞれ１ＬＳＢ電位が異なっており（Ｖslop_1＞Ｖslop_2＞Ｖslop_3＞Ｖslop_4）、何れもカウントクロックＣＫdac 当たり４ＬＳＢのステップ電圧で変化していると言い換えることができる。
画素信号電圧Ｖｘを画素データＤに変換することとの関係においては、参照信号選択部３００は、前段比較処理用の参照信号として、４種類の参照信号の内、同一カウント値での各値と画素信号電圧Ｖｘとの比較において最初に画素信号電圧Ｖｘと一致することになる方の参照信号Ｖslop_4を先ず前段参照信号として選択し、この参照信号Ｖslop_4と画素信号電圧Ｖｘとの後段比較処理で比較パルスCOMPが反転したら（Ｌレベルになると）、残りの参照信号Ｖslop_3，Ｖslop_2，Ｖslop_1に切り替える。
デジタルデータの最下位ビットの分解能（１ＬＳＢ）のレベル差を持ち、当該最下位ビットの分解能のレベル（１ＬＳＢ）に対してＭ＝４倍のステップ（４ＬＳＢ）で変化するＭ種類の各参照信号Ｖslopと画素信号電圧Ｖｘとを比較して画素信号電圧Ｖｘの画素データＤを特定する。ここで、画素信号電圧ＶｘのＡＤ変換結果である画素データＤとの関係で言えば、カウントクロックＣＫ０がタイミングＴ時点で比較パルスCOMPが反転したときの画素データを特定することになるので、その直前のタイミング“Ｔ−１”との関係においては、“Ｖslop_@（Ｔ）−Ｖslop_@（Ｔ−１）”は何れも４ＬＳＢ分の差がある。各参照信号Ｖslop_@を１ＬＳＢに対して４倍（つまり４ＬＳＢ）の変化率で変化させるので当然のことである。
一方、各参照信号Ｖslop_@と画素信号電圧Ｖｘとの各比較結果に基づき画素データＤを特定することを考えたときには、各参照信号Ｖslop_@のレベル差（本例では１ＬＳＢ）を利用することで分解能を４ＬＳＢよりも向上することができる（本例では１ＬＳＢにする）。
本例の場合、Ｖslop_1＞Ｖslop_2＞Ｖslop_3＞Ｖslop_4の関係があり、画素信号電圧Ｖｘよりも参照信号Ｖslop_@（Ｔ）が下回ったときに比較パルスCOMPが反転し、その時点のカウント値を保持する点を考慮する。すなわち、画素信号電圧Ｖｘに対してＶslop_@（Ｔ）で比較パルスCOMPが反転すると言うことは、Ｖslop_@（Ｔ−１）≧画素信号電圧Ｖｘ＞Ｖslop_@（Ｔ）であり、その間が４ＬＳＢ分である。Ｖslop_1（Ｔ）＞Ｖslop_2（Ｔ）＞Ｖslop_3（Ｔ）＞Ｖslop_4（Ｔ）でかつそれぞれの差が１ＬＳＢ分である点を勘案すれば、Ｖslop_4（Ｔ−１）≧画素信号電圧Ｖｘ＞（または≧）Ｖslop_1（Ｔ）であるか（その間が１ＬＳＢ分）、Ｖslop_1（Ｔ）≧（または＞）画素信号電圧Ｖｘ＞Ｖslop_2（Ｔ）である（その間が１ＬＳＢ分）、Ｖslop_2（Ｔ）≧（または＞）画素信号電圧Ｖｘ＞Ｖslop_3（Ｔ）である（その間が１ＬＳＢ分）か、Ｖslop_3（Ｔ）≧（または＞）画素信号電圧Ｖｘ＞Ｖslop_4（Ｔ）である（その間が１ＬＳＢ分）。
これにより、１ＬＳＢ分の電圧差を持つ４種類の参照信号Ｖslop_@を４ＬＳＢの変化率でかつ階段状に変化させつつ、４種類の参照信号Ｖslop_@のそれぞれと画素信号電圧Ｖｘとの比較結果を参照することで、画素信号電圧Ｖｘの画素データＤを１ＬＳＢの分解能で確定することができる。以下、その処理手順を具体的に説明する。
＜第１実施形態（第３例）の処理手順＞
図１１を参照して、電圧比較部２５２による比較処理後のカウンタ部２５４における画素データＤの確定手法を説明する。第１実施形態（第１例）と同様に、ここでも基本としては、参照信号制御部２５におけるスイッチ３１０の切替えおよび電圧比較部２５２における比較動作に要する時間が十分短く、参照信号Ｖslopの電位が４ＬＳＢ変化する時間（カウントクロックＣＫ０（本例では＝ＣＫdac ）の１クロック分の時間に相当する）と比較しても十分に短いものと仮定する。
比較処理の開始前では、電圧比較部２５２は比較パルスCOMPをＨレベルにしている。このため、参照信号制御部２５において、各画素列のスイッチ３１０は、ＤＡ変換回路２７ａから出力される４種類の参照信号Ｖslop_1，Ｖslop_2，Ｖslop_3，Ｖslop_4の内の電圧レベルが最も低い参照信号Ｖslop_4を選択して電圧比較部２５２に供給する。各画素列の電圧比較部２５２は、比較処理の当初は、参照信号Ｖslop_4と対応する自列の垂直信号線１９から供給される画素信号電圧Ｖｘを比較し、画素信号電圧Ｖｘαと参照信号Ｖslop_4とが一致する時点になると、電圧比較部２５２は比較パルスCOMPをＨレベルからＬレベルに切り替える。
参照信号制御部２５において、各画素列のスイッチ３１０は、自列の電圧比較部２５２からの比較パルスCOMPがＬレベルに切り替ると、図１１（Ａ）に示すように、参照信号Ｖslop_4から、たとえば参照信号Ｖslop_3→Ｖslop_2→Ｖslop_1の順で順次切り替える。これに応じて、電圧比較部２５２は、直ちに、画素信号電圧Ｖｘを各参照信号Ｖslop_3，Ｖslop_2，Ｖslop_1と再度順次比較していく。カウンタ部２５４は、このときのカウント値Ｔを保持しておく。
図１１（Ｂ）に示すように、各参照信号Ｖslop_3，Ｖslop_2，Ｖslop_1での比較時に“画素信号電圧Ｖｘα＞参照信号Ｖslop_@（Ｔ）：＠は３〜１”であれば比較パルスCOMPはＬレベルであるが、“画素信号電圧Ｖｘα＜参照信号Ｖslop_@（Ｔ）”であれば比較パルスCOMPはＨレベルである。このときの比較結果（比較パルスCOMP）がカウンタ部２５４に通知されており、各比較結果に基づき、以下のようにして画素データＤを確定する。つまり、カウンタ部２５４は、４種類の参照信号Ｖslopの内の参照信号選択部３００により選択された参照信号Ｖslop_4との電圧比較部２５２による比較処理が完了した時点のカウント値を保持するとともに、参照信号選択部３００による残りの３種類の参照信号Ｖslop_3，_2，_1のそれぞれの選択に応じた画素信号電圧Ｖｘとの電圧比較部２５２による各比較結果に基づき、保持しておいたカウント値Ｔを修正することで画素信号電圧Ｖｘのデジタルデータを確定する。
たとえば、画素信号電圧Ｖｘα＞参照信号Ｖslop_1（Ｔ）の場合、最終的なカウント値として“４Ｔ−３”を出力する。４ＬＳＢステップでのＡＤ変換処理時に、参照信号Ｖslop_4（Ｔ）の“４Ｔ−３”に相当する電圧値よりも画素信号電圧Ｖｘａが高く、画素信号電圧Ｖｘａとしては４Ｔレベル（“４Ｔ−１”〜“４Ｔ”の範囲：以下同様）には達しておらず“４Ｔ−４”〜“４Ｔ−３”の範囲にあるからである。
参照信号Ｖslop_2（Ｔ）＜画素信号電圧Ｖｘα≦参照信号Ｖslop_1（Ｔ）の場合、最終的なカウント値として“４Ｔ−２”を出力する。画素信号電圧Ｖｘｂとしては４Ｔレベルには達しておらず“４Ｔ−３”〜“４Ｔ−２”の範囲にあるからである。参照信号Ｖslop_3（Ｔ）＜画素信号電圧Ｖｘα≦参照信号Ｖslop_2（Ｔ）の場合、最終的なカウント値として“４Ｔ−１”を出力する。画素信号電圧Ｖｘｃとしては４Ｔレベルには達しておらず“４Ｔ−２”〜“４Ｔ−１”の範囲にあるからである。参照信号Ｖslop_4（Ｔ）＜画素信号電圧Ｖｘα≦参照信号Ｖslop_3（Ｔ）の場合、最終的なカウント値として“４Ｔ”を出力する。画素信号電圧Ｖｘｄは４Ｔレベルに達しているからである。
これにより、比較例のＤＡ変換回路２７ａを用いた参照信号比較型ＡＤ変換処理に場合に比べて、参照信号Ｖslopを４ＬＳＢずつ制御しながら１ＬＳＢ単位でのＡＤ変換処理が実現されることになる。カウントクロックＣＫ０やカウントクロックＣＫdac の周波数を高速にしなくても、実質的にＡＤ変換に必要な時間が１／４になるといった利点が得られる。ＡＤ変換に必要な時間を１／４にできるので、ビット分解能を維持しつつカウンタ部２５４での消費電力増大を抑えながらＡＤ変換処理を４倍に高速化することができ、かつ第１実施形態よりもさらに高速にできる。
なお、前述の基本例では、参照信号制御部２５におけるスイッチ３１０の切替えおよび電圧比較部２５２における比較動作に要する時間が十分短く、参照信号Ｖslopの電位が４ＬＳＢ変化する時間と比較しても十分に短いものと仮定していたが、実際にはこのようにならない場合も考えられる。
この問題を解消するには、第１例に対する変形例である第２例と同様に、参照信号Ｖslopを切り替えて比較処理を行なう都度処理遅延が発生するから、処理遅延クロック数βに合わせて、各参照信号Ｖslop_4，Ｖslop_3，Ｖslop_2，Ｖslop_1のレベル差が１ＬＳＢではなく“１＋２β”ＬＳＢとなるように嵩上げしておき、カウンタ部２５４におけるカウント動作と同期させてＡＤ変換動作を行なえばよい。参照信号Ｖslop_4を基準とすると、参照信号Ｖslop_3は“１＋２β”ＬＳＢ、参照信号Ｖslop_2は２＊（１＋２β）ＬＳＢ、参照信号Ｖslop_1は３＊（１＋２β）ＬＳＢだけ高く設定することになる。
なお、“ｋ＊（１＋２β）”ＬＳＢ分だけ参照信号Ｖslop_1の電位を高めるためには、その分の嵩上げに対応した回路構成にすればよい。たとえば、各抵抗素子３３２の抵抗値を、抵抗素子３３０の抵抗値と比較して“１＋２β”倍に設定してやればよい。
参照信号選択部３００では、前段参照信号である参照信号Ｖslop_4と画素信号電圧Ｖｘとの比較で比較パルスCOMPが反転すると（Ｌレベルになると）、即時に残りの何れかに切り替えるとともに、以後は、残りの参照信号をカウンタ部２５４のカウントステップのタイミング差を持たせて順次切り替える。こうすることで、各回の参照信号の切替え〜比較処理の期間をＡＤ単位Ｔadに揃えるとともに、レベルが順次“１＋２β”ＬＳＢで異なる参照信号Ｖslopの各タイミング時点の値を事実上参照信号Ｖslop（Ｔ）と同じにして比較ができるようになる。
＜第１実施形態（第４例）：一般化＞
図１２は、第１実施形態（第４例）の参照信号比較型ＡＤ変換処理を説明する図であって、Ｍ種類の参照信号Ｖslopを示している。
１ＬＳＢずつの電圧差を持つ複数種類の参照信号Ｖslopを使用するとともに、第１例では２ＬＳＢステップで参照信号Ｖslopを変化させることでＡＤ変換期間を１／２に短縮し、第３例では４ＬＳＢステップで参照信号Ｖslopを変化させることでＡＤ変換期間を１／４に短縮する事例を示したが、これを発展させることで、結局、第１実施形態の処理態様としては、１ＬＳＢずつの電圧差を持ち階段状に変化する複数種類の参照信号Ｖslopを使用するとともに、カウントクロックＣＫdac に基づく参照信号Ｖslopの最小ステップ幅を２＾ｎＬＳＢ（ｎは正の整数）として、電圧比較部２５２の入力部においても階段状に変化するようにしておくことで、ＡＤ変換期間を１／２＾ｎに短縮することができる。そのためには、先ず、１ＬＳＢの電圧差を持ち２＾ｎＬＳＢステップの２＾ｎ種類の参照信号ＶslopをＤＡ変換回路２７ａにて生成する。
“２＾ｎ”とするのは、デジタルデータのビットの重付けとの整合性から、最小ステップ幅の設定が容易でかつ回路構成もコンパクトになるからである。また、１ＬＳＢの電圧差を持たせているのでは、ＡＤ変換の分解能を従前と同じく１ＬＳＢにするためである。原理的には、分解能の低下を認めるときにはｍＬＳＢにしてもよいが、こうすることは、発明の本質から外れるので本実施形態では採用しない。ＡＤ変換の高速化を分解能の低下で実現することに他ならないからであり、本実施形態は、ＡＤ変換の高速化を分解能の低下を招くことなく実現することにあるからである。
“２＾ｎ”とすることは必須ではなく、図１２に示すように、１ＬＳＢの電圧差を持つｋ種類の参照信号ＶslopをＤＡ変換回路２７ａにて生成し、各参照信号Ｖslopの最小ステップ幅をｋＬＳＢ（ｋは正の整数）とすることにより、ＡＤ変換期間を１／ｋに短縮することができる。
ｋ＝２＾ｎとすると、第１例〜第３例のように参照信号Ｖslopの変化方向を漸次電圧レベルが低下するものとする場合には、ＤＡ変換回路２７ａから出力される２＾ｎ種類の参照信号Ｖslopの内の電圧レベルが最も低い参照信号Ｖslop_minと画素信号電圧Ｖｘとを先ず比較し、両者が一致する時点になったら、残りの参照信号Ｖslop_minよりも１ＬＳＢ〜（２＾ｎ−１）ＬＳＢだけ電圧レベルの高い各参照信号Ｖslopに切り替えながら画素信号電圧Ｖｘと順に比較するとよい。カウンタ部２５４は、このときのカウント値Ｔを保持しておき、かつ、各参照信号Ｖslopと画素信号電圧Ｖｘとの比較結果に基づいて画素データを特定すればよい。
ただし、ｋ種類の各参照信号のレベル差を１ＬＳＢとするとｋ種類の全ての参照信号Ｖslopと画素信号電圧Ｖｘとの比較をＡＤ単位Ｔad内で完結させる必要があるので、参照信号Ｖslopの数を増やすほど処理遅延が問題となる。処理遅延が問題となるときには、第２例のように、処理遅延クロック数βに合わせて、ｋ種類の各参照信号のレベル差が１ＬＳＢではなく“１＋２β”ＬＳＢとなるように嵩上げ（嵩下げ）しておき、カウンタ部２５４におけるカウント動作と同期させてＡＤ変換動作を行なえばよい。各参照信号Ｖslopの比較処理時には、カウンタ部２５４のカウントステップのタイミング差を持たせて各参照信号Ｖslopを切り替える。
＜第２実施形態（第１例）＞
図１３および図１４は、第２実施形態（第１例）の参照信号比較型ＡＤ変換処理を説明する図である。ここで、図１３は、第２実施形態（第１例）の参照信号比較型ＡＤ変換処理に適用されるＤＡ変換回路２７ａの詳細を説明する機能ブロック図である。図１４は、第２実施形態（第１例）の参照信号比較型ＡＤ変換処理の動作原理を説明する図であって、２種類の参照信号Ｖslop_1，Ｖslop_2と画素信号電圧Ｖｘとの関係を示している。
第１実施形態の各例では、１ＬＳＢ分の電圧差のある２＾ｎ種類の参照信号Ｖslopを順次切り替えて画素信号電圧Ｖｘと比較することで、ＡＤ変換に要する時間を比較例と比較して実質的に１／２＾ｎとする事例であるのに対して、この第２実施形態（第１例）は、参照信号Ｖslopのフルレンジ（Full Range）における起点側（第１実施形態との比較では最大値）から少なくもフルレンジに対して１／２（ハーフレンジ（Half Range）もしくは１／２レンジと称する）の電圧レベルまでをカバーする最小ステップ電圧が１ＬＳＢの第１の参照信号Ｖslop_1と、少なくともハーフレンジの電圧レベルからフルレンジの電圧レベルまでをカバーする最小ステップ電圧が１ＬＳＢの第２の参照信号Ｖslop_2とを使用する、つまり、ハーフレンジだけずらした２種類の参照信号Ｖslop_1，Ｖslop_2を使用することで、ＡＤ変換に要する時間を比較例と比較して実質的に１／２とする事例である。
参照信号Ｖslop_1でフルレンジの前半の電圧レベルの比較処理を担当し、参照信号Ｖslop_2でフルレンジの後半の電圧レベルの比較処理を担当するようにすることで、ＡＤ変換処理時間の短縮効果においては第１実施形態（第１例）と同じであるが、最初に画素信号電圧Ｖｘがフルレンジの前半と後半の何れの電圧レベル側にあるかを特定したら、参照信号Ｖslop_1，Ｖslop_2の内の画素信号電圧Ｖｘの電圧レベルに応じた方を使用することで、参照信号制御部２５におけるスイッチ３１０の切替えおよび電圧比較部２５２における比較動作に要する時間の問題を解消するようにした点に特徴を有する。
このような２種類の参照信号Ｖslop_1，Ｖslop_2を生成する第２実施形態（第１例）のＤＡ変換回路２７ａの構成としては、図５（Ｂ）に示した比較例のＤＡ変換回路２７ａにおいて、ＬＳＢ側の電流セルの構成を変更する。具体的には、図１３に示すように、最上位ビットＭＳＢ（シンク電流源３２４の電流の重付けは変更しない）については出力スイッチ３５０が設けられておらず、その代わりに参照信号Ｖslop_1用の出力ノード３８０_1と参照信号Ｖslop_2用の出力ノード３８０_2との間に抵抗素子３３６が設けられ、シンク電流源３２２の出力が抵抗素子３３６を介して抵抗素子３３０に接続される。抵抗素子３３６の抵抗値と抵抗素子３３２の抵抗値は同じ値Ｒに設定する。
こうすることで、参照信号Ｖslop_2用の出力ノード３８０_2においては、参照信号Ｖslop_1の電圧値Ｖrmp よりもさらに、ＭＳＢのシンク電流源３２２の電流値２＾（Ｎ−１）＊Ｉ（Ｎは画素データのビット幅）と抵抗素子３３６の抵抗値との積に対応する電圧値（フルレンジに対して最上位ビットＭＳＢの重付け分＝１／２レンジ分）が低下され、ＤＡ変換結果である参照信号Ｖslop_2として出力ノード３８０_2から出力される。つまり、参照信号Ｖslop_2は、参照信号Ｖslop_1よりも常に２＾（Ｎ−１）ＬＳＢ（つまり１／２レンジ分）だけ低下したものとなる。図１３においては、８ビット（Ｎ＝８）対応の例を示しており、フルレンジは２５６であるから、参照信号Ｖslop_2は、“Ｖrmp −１２８ＩＲ”となる。
ここで、図５（Ｂ）に示す比較例のＤＡ変換回路２７ａにおいてＲ×Ｉは１ＬＳＢ（ＡＤ変換の量子化単位）に相当することを考慮すると、図１３に示す第２実施形態（第１例）の構成においては、図１４に示すように、２種類の参照信号Ｖslop_1，Ｖslop_2は２＾（Ｎ−１）ＬＳＢ分（フルレンジの１／２）電位が異なっており（Ｖslop_1＞Ｖslop_2）、何れもカウントクロックＣＫdac 当たり１ＬＳＢのステップ電圧で変化していると言い換えることができる。
第２実施形態（第１例）のＤＡ変換回路２７ａは２種類の参照信号Ｖslop_1，Ｖslop_2を用意するので、図示を割愛するが、図５に示した第１実施形態（第１例）のＤＡ変換回路２７ａと参照信号制御部２５とを繋ぐ参照信号Ｖslop用の配線数は２本になる。また、参照信号制御部２５は、スイッチ３１０を、２種類の参照信号Ｖslop_1，Ｖslop_2を切り替えて比較部２５２に供給する２入力−１出力型にする。この点は、２種類の参照信号Ｖslop_1，Ｖslop_2を用意する第１実施形態（第１例）と同じである。
＜第２実施形態（第１例）の処理手順＞
図１４を参照して、第２実施形態（第１例）の参照信号比較型ＡＤ変換処理手順の基本例を説明する。一例としてＡＤ変換のフルレンジが８ビットで説明する。なお、第２実施形態（第１例に限らずだの例も含む）の場合、参照信号Ｖslop_１，Ｖslop_2は、電圧比較部２５２の入力部においても階段状である必要はない。
第２実施形態（第１例）においては、比較処理の最初に、画素信号電圧Ｖｘが０以上１２８ＩＲ以下であるか１２８ＩＲを超え２５６ＩＲの範囲であるか、つまりＡＤ変換のフルレンジにおける０〜１２８ＬＳＢの領域と１２８〜２５６ＬＳＢの領域の何れに属しているかを調べ、その後１ＬＳＢステップで変化（減少）する１／２レンジ幅の参照信号Ｖslop（参照信号Ｖslop_1，Ｖslop_2の何れか一方）と画素信号電圧Ｖｘとを比較して画素信号電圧Ｖｘの画素データを確定することで画素信号電圧ＶｘのＡＤ変換を行なう。このため、比較例と比較して、実質的にＡＤ変換時間を１／２に抑えることができる。
先ず比較処理の開始前では、電圧比較部２５２は比較パルスCOMPをＨレベルにしている。このため、参照信号制御部２５内の各スイッチ３１０はＤＡ変換回路２７ａから出力される２種類の参照信号Ｖslop_1，Ｖslop_2の内の参照信号Ｖslop_2の方を選択して電圧比較部２５２に伝達する。このときの参照信号Ｖslop_1の初期出力値（他のレンジとの境界部分の値）はＶrmp （＝０＊ＩＲ）で、参照信号Ｖslop_2の初期出力値はＶrmp −（２＾（Ｎ−１））ＩＲで、カウント値は“０”とする。たとえば、８ビット（Ｎ＝８）の場合には、参照信号Ｖslop_1の初期出力値はＶrmp （０ＩＲ）、参照信号Ｖslop_2の初期出力値はＶrmp −１２８ＩＲである。
後半の電圧レベル（フルレンジにおける１２８〜２５６ＬＳＢの領域）を担当する参照信号Ｖslop_2の他方の参照信号Ｖslop_1との境界となる初期値（つまりフルレンジの１／２のレベル）と画素信号電圧Ｖｘとを比較する。すなわち、各画素列の電圧比較部２５２は、比較処理の最初は、参照信号Ｖslop_2（初期値）と対応する自列の垂直信号線１９から供給される画素信号電圧Ｖｘを比較し、画素信号電圧Ｖｘが参照信号Ｖslop_2（初期値）以上となる列（つまり参照信号Ｖslop_2（初期値）≦画素信号電圧Ｖｘの列）については、電圧比較部２５２は比較パルスCOMPをＬレベルとする一方、画素信号電圧Ｖｘが参照信号Ｖslop_2（初期値）未満となる列（つまり参照信号Ｖslop_2（初期値）＞画素信号電圧Ｖｘの列）については、電圧比較部２５２は比較パルスCOMPをＨレベルとする（Ｈレベルを維持する）。
これを受けて、画素信号電圧Ｖｘ（アナログ値）が参照信号Ｖslop_2（初期値）以上となる列（つまり参照信号Ｖslop_2（初期値）≦画素信号電圧Ｖｘの列）については、スイッチ３１０は、参照信号Ｖslop_1を選択して電圧比較部２５２に伝達する。電圧比較部２５２は比較パルスCOMPをＬレベルからＨレベルに直ちに切り替える。参照信号Ｖslop_1（初期値）＞画素信号電圧Ｖｘとなるからである。
以後、各画素列において、電圧比較部２５２は、１ＬＳＢステップで変化する参照信号Ｖslop_1もしくは参照信号Ｖslop_2と画素信号電圧Ｖｘとを比較し、画素信号電圧Ｖｘと参照信号Ｖslop_1もしくは参照信号Ｖslop_2が一致する時点になると、電圧比較部２５２は比較パルスCOMPをＨレベルからＬレベルに切り替える。この比較パルスCOMPの変化情報はカウンタ部２５４に伝達されており、カウンタ部２５４は、この変化をトリガーとして、このときのカウント値Ｔを保持しておく。つまり、カウンタ部２５４は、画素信号電圧Ｖｘと比較対象とした参照信号Ｖslopの大小関係が反転するタイミングのカウント値Ｔを保持する。
たとえば図１４に示すように、０〜１２８ＬＳＢの領域の画素信号電圧Ｖｘａのときには参照信号Ｖslop_1が使用され、参照信号Ｖslop_1を使用していた画素列のカウンタ部２５４は、最終的なカウント値として保持しておいたカウント値Ｔａをそのまま出力する。一方、１２８〜２５６ＬＳＢの領域の画素信号電圧Ｖｘｂのときには参照信号Ｖslop_2が使用され、参照信号Ｖslop_2を使用していた画素列のカウンタ部２５４は、最終的なカウント値として“Ｔｂ＋ΔＴ”を出力する。ここで、ΔＴは、Ｎビットの半分に相当するカウント値（＝２＾（Ｎ−１）ＬＳＢ＝１２８ＬＳＢ分）である。参照信号Ｖslop_2を使用するのは、画素信号電圧Ｖｘがフルレンジの後半分であり、参照信号Ｖslop_1に対して、事実上、Ｎビットの半分に相当するカウント値（＝２＾（Ｎ−１）ＬＳＢ分）の嵩上げがあるからである。
なお、本例の場合、初回の比較時に、参照信号Ｖslop_2（初期値）＞画素信号電圧Ｖｘの画素列のカウント値における最上位ビットに“１”を代入しておいてもよい。このようにすることで、予め最終的なカウント値に上記のΔＴを加算しておくことに対応する。
これにより、参照信号Ｖslopを１ＬＳＢずつ制御しながら１ＳＬＢ単位でのＡＤ変換処理が実現されることになる。予め画素信号電圧Ｖｘがフルレンジに対して１／２を超えるか否かつまりフルレンジを２等分した領域の何れに属するかを分類しておき、図１４に示すような２種類の参照信号Ｖslop_1，Ｖslop_2の内の属する領域に対応するものと画素信号電圧Ｖｘとを比較するようにしているので、カウントクロックＣＫ０やカウントクロックＣＫdac の周波数を高速にしなくても、実質的にＡＤ変換に必要な時間が１／２になるといった利点が得られる。ＡＤ変換に必要な時間を１／２にできるので、ビット分解能を維持しつつカウンタ部２５４での消費電力増大を抑えながらＡＤ変換処理を２倍に高速化することができる。比較例では参照信号Ｖslopをフルレンジで変化させる必要があるところを、第２実施形態（第１例）ではハーフレンジ分だけ動かすだけでよいからである。
加えて、予め画素信号電圧Ｖｘがフルレンジに対して１／２を超えるか否かを分類しておくことで、以後は、１ＬＳＢステップで変化する参照信号Ｖslop_1もしくは参照信号Ｖslop_2と画素信号電圧Ｖｘとを比較して画素データを特定する１回の比較処理で済ますことで画素データを特定できるので、第１実施形態（第１例）で生じていたような、参照信号制御部２５におけるスイッチ３１０の切替えおよび電圧比較部２５２における比較動作に要する時間の問題を解消できる。
＜第２実施形態（第２例）＞
図１５〜図１７は、第２実施形態（第２例）の参照信号比較型ＡＤ変換処理を説明する図である。ここで、図１５は、第２実施形態（第２例）の参照信号比較型ＡＤ変換処理に適用されるＤＡ変換回路２７ａの詳細（その１）を説明する機能ブロック図である。図１６は、第２実施形態（第２例）の参照信号比較型ＡＤ変換処理に適用されるＤＡ変換回路２７ａの詳細（その２）を説明する機能ブロック図である。図１７は、第２実施形態（第２例）の参照信号比較型ＡＤ変換処理の動作原理を説明する図であって、４種類の参照信号Ｖslop_1，Ｖslop_2，Ｖslop_3，Ｖslop_4と画素信号電圧Ｖｘとの関係を示している。
第２実施形態（第１例）では、ハーフレンジだけずらした２種類の参照信号Ｖslop_1，Ｖslop_2を使用することで、ＡＤ変換に要する時間を比較例と比較して実質的に１／２とする事例であるのに対して、第２実施形態（第２例）は、１／４レンジだけずらした４種類の参照信号Ｖslop_1，Ｖslop_2，Ｖslop_3，Ｖslop_4を使用することで、ＡＤ変換に要する時間を比較例と比較して実質的に１／４とする事例である。
フルレンジを４等分し、それぞれの電圧範囲を担当する各参照信号Ｖslopでフルレンジの各部分の電圧レベルと画素信号電圧Ｖｘとの比較処理を行なうようにすることで、ＡＤ変換処理時間の短縮効果においては第１実施形態（第３例）と同じであるが、最初に画素信号電圧Ｖｘがフルレンジを４等分した何れの領域（電圧レベル）にあるかを特定したら、４等分に対応する各参照信号Ｖslop_1，Ｖslop_2，Ｖslop_3，Ｖslop_4の内の画素信号電圧Ｖｘの電圧レベルに応じた方を使用することで、参照信号制御部２５におけるスイッチ３１０の切替えおよび電圧比較部２５２における比較動作に要する時間の問題を解消するようにした点に特徴を有する。
このような４種類の参照信号Ｖslop_1，Ｖslop_2，Ｖslop_3，Ｖslop_4を生成する第２実施形態（第２例）のＤＡ変換回路２７ａの構成としては、図５（Ｂ）に示した比較例のＤＡ変換回路２７ａにおいて、ＬＳＢおよび１段下位側の各電流セルの構成を変更する。具体的には、図１５に示す構成例（その１）のように、最上位ビットＭＳＢおよびもう１段下位の“ＭＳＢ−１”（各シンク電流源３２４の電流の重付けは変更しない）については出力スイッチ３５０を設けない。その代わりに参照信号Ｖslop_1用の出力ノード３８０_1と“ＭＳＢ−１”側に設けられる参照信号Ｖslop_2用の出力ノード３８０_2との間に抵抗素子３３７が設けられ、シンク電流源３２２の出力が抵抗素子３３７を介して抵抗素子３３０に接続される。また、参照信号Ｖslop_1用の出力ノード３８０_1とＭＳＢ側に設けられる参照信号Ｖslop_3用の出力ノード３８０_3との間に抵抗素子３３８が設けられ、シンク電流源３２２の出力が抵抗素子３３８を介して抵抗素子３３０に接続される。
さらに、参照信号Ｖslop_3用の出力ノード３８０_3と基準電位（GND ）との間に、“ＭＳＢ−１”のシンク電流源３２４と同じ重付けを持ったシンク電流源３２６および抵抗素子３３９の直列回路でなる電流セルを設け、シンク電流源３２６と抵抗素子３３９の接続点を参照信号Ｖslop_4用の出力ノード３８０_4とする。各抵抗素子３３０，３３７，３３８，３３９の抵抗値は同じ値Ｒに設定する。
こうすることで、参照信号Ｖslop_2用の出力ノード３８０_2においては、参照信号Ｖslop_1の電圧値Ｖrmp よりもさらに、“ＭＳＢ−１”用のシンク電流源３２２の電流値２＾（Ｎ−２）＊Ｉ（Ｎは画素データのビット幅）と抵抗素子３３７の抵抗値との積に対応する電圧値（フルレンジに対して１／４レンジ分）が低下され、ＤＡ変換結果である参照信号Ｖslop_2として出力ノード３８０_2から出力される。つまり、参照信号Ｖslop_2は、参照信号Ｖslop_1よりも常に１／４レンジ分だけ低下したものとなる。
また、参照信号Ｖslop_3用の出力ノード３８０_3においては、参照信号Ｖslop_1の電圧値Ｖrmp よりもさらに、“ＭＳＢ”用のシンク電流源３２２の電流値２＾（Ｎ−１）＊Ｉ（Ｎは画素データのビット幅）と抵抗素子３３８の抵抗値との積に対応する電圧値（フルレンジに対して１／２レンジ分）が低下され、ＤＡ変換結果である参照信号Ｖslop_3として出力ノード３８０_3から出力される。つまり、参照信号Ｖslop_3は、参照信号Ｖslop_1よりも常に１／２レンジ分だけ低下したものとなる。
また、参照信号Ｖslop_4用の出力ノード３８０_4においては、参照信号Ｖslop_3の電圧値Ｖrmp−１／２レンジ）よりもさらに、シンク電流源３２６の電流値２＾（Ｎ−２）＊Ｉ（Ｎは画素データのビット幅）と抵抗素子３３９の抵抗値との積に対応する電圧値（フルレンジに対して１／４レンジ分）が低下され、ＤＡ変換結果である参照信号Ｖslop_4として出力ノード３８０_4から出力される。抵抗素子３３８およびＭＳＢのシンク電流源３２２と抵抗素子３３９およびシンク電流源３２６とで、３／４レンジ分の電流セルが構成される。参照信号Ｖslop_4は、参照信号Ｖslop_1よりも常に３／４レンジ分だけ低下したものとなる。つまり、４種類の参照信号Ｖslop_1，Ｖslop_2，Ｖslop_3，Ｖslop_4は、１／４レンジ（８ビット時には６４ＬＳＢ）の電圧差を持つ。
なお、シンク電流源３２６および抵抗素子３３９を設ける代わりに、図１６に示す構成例（その２）のように、参照信号Ｖslop_1用の出力ノード３８０_1と基準電位（GND ）との間に、３／４レンジ分の重付けを持ったシンク電流源３２７および抵抗素子３４０の直列回路でなる３／４レンジ分の電流セルを設け、シンク電流源３２７と抵抗素子３４０の接続点を参照信号Ｖslop_4用の出力ノード３８０_4としてもよい。各抵抗素子３３０，３３７，３３８，３４０の抵抗値は同じ値Ｒに設定する。
この場合、参照信号Ｖslop_4用の出力ノード３８０_4においては、参照信号Ｖslop_1の電圧値Ｖrmp よりもさらに、シンク電流源３２７の電流値（３／４レンジ分）と抵抗素子３４０の抵抗値との積に対応する電圧値（フルレンジに対して３／４レンジ分）が低下され、ＤＡ変換結果である参照信号Ｖslop_4として出力ノード３８０_4から出力される。つまり、参照信号Ｖslop_4は、参照信号Ｖslop_1よりも常に３／４レンジ分だけ低下したものとなる。図１５および図１６においては、８ビット（Ｎ＝８）対応の例を示しており、フルレンジは２５６であるから、参照信号Ｖslop_2は“Ｖrmp −６４ＩＲ”、参照信号Ｖslop_3は“Ｖrmp −１２８ＩＲ”、参照信号Ｖslop_4は“Ｖrmp −１９２ＩＲ”となる。
ここで、図５（Ｂ）に示す比較例のＤＡ変換回路２７ａにおいてＲ×Ｉは１ＬＳＢ（ＡＤ変換の量子化単位）に相当することを考慮すると、図１５および図１６に示す第２実施形態（第１例）の構成においては、図１７に示すように、４種類の参照信号Ｖslop_1，Ｖslop_2，Ｖslop_3，Ｖslop_4は、２＾（Ｎ−２）ＬＳＢ分（フルレンジの１／４）電位が異なっており（Ｖslop_1＞Ｖslop_2＞Ｖslop_3＞Ｖslop_4）、何れもカウントクロックＣＫdac 当たり１ＬＳＢのステップ電圧で変化していると言い換えることができる。
第２実施形態（第２例）のＤＡ変換回路２７ａは４種類の参照信号Ｖslop_1，Ｖslop_2Ｖslop_3，Ｖslop_4を用意するので、図示を割愛するが、図９に示した第１実施形態（第３例）と同様に、ＤＡ変換回路２７ａと参照信号制御部２５とを繋ぐ参照信号Ｖslop用の配線数は４本になる。また、参照信号制御部２５は、参照信号を、４種類の参照信号Ｖslop_1，Ｖslop_2，Ｖslop_3，Ｖslop_4を切り替えて比較部２５２に供給する４入力−１出力型のスイッチ３１２およびスイッチ３１２を制御する切替制御部３１４を有するものとする。この点は、４種類の参照信号Ｖslop_1，Ｖslop_2，Ｖslop_3，Ｖslop_4を用意する第１実施形態（第３例）と同じである。
第２実施形態（第２例）の切替制御部３１４は、画素信号電圧Ｖｘと４種類の参照信号Ｖslop_1，Ｖslop_2，Ｖslop_3，Ｖslop_4の各初期値との初回の比較処理における判定結果に基づき、その後に使用する参照信号Ｖslopを特定する。
＜第２実施形態（第２例）の処理手順＞
図１７を参照して、第２実施形態（第２例）の参照信号比較型ＡＤ変換処理手順の基本例を説明する。一例としてＡＤ変換のフルレンジが８ビットで説明する。
参照信号Ｖslopを１ＬＳＢステップ変化させる比較処理の開始前では、電圧比較部２５２は比較パルスCOMPをＨレベルにしている。これを受けて切替制御部３１４は、参照信号制御部２５内の各スイッチ３１２を、ＤＡ変換回路２７ａから出力される４種類の参照信号Ｖslop_1，Ｖslop_2，Ｖslop_3，Ｖslop_4の内の最も電圧レベルの低い参照信号Ｖslop_4を選択して電圧比較部２５２に伝達する。
このときの参照信号Ｖslop_1の初期出力値（他のレンジとの境界部分の値）はＶrmp （＝０＊ＩＲ）で、参照信号Ｖslop_2の初期出力値はＶrmp −（２＾（Ｎ−２））ＩＲ、参照信号Ｖslop_3の初期出力値はＶrmp −（２＾（Ｎ−１））ＩＲ、参照信号Ｖslop_4の初期出力値はＶrmp −（２＾（Ｎ−１）＋２＾（Ｎ−２））ＩＲ、カウント値は“０”とする。たとえば、８ビット（Ｎ＝８）の場合には、参照信号Ｖslop_1の初期出力値はＶrmp （０ＩＲ）、参照信号Ｖslop_2の初期出力値はＶrmp −６４ＩＲ、参照信号Ｖslop_3の初期出力値はＶrmp −１２８ＩＲ、参照信号Ｖslop_4の初期出力値はＶrmp −１９２ＩＲである。
第２実施形態（第２例）においては、比較処理の最初に、画素信号電圧Ｖｘが０〜６４ＬＳＢ，６４〜１２８ＬＳＢ，１２８〜１９２ＬＳＢ，１９２〜２５６ＬＳＢの各領域の何れに属しているかを調べ、その後１ＬＳＢステップで減少する１／４レンジ幅の参照信号Ｖslop（参照信号Ｖslop_1，Ｖslop_2，Ｖslop_3，Ｖslop_4の何れか１つ）と画素信号電圧Ｖｘとを比較して画素信号電圧Ｖｘの画素データを確定することで画素信号電圧ＶｘのＡＤ変換を行なう。このため、比較例と比較して、実質的にＡＤ変換時間を１／４に抑えることができる。
たとえば、電圧比較部２５２の比較パルスCOMPを参照しながら、必要に応じて参照信号Ｖslop_3，Ｖslop_2の順に切り替え、これに応じて電圧比較部２５２では、参照信号Ｖslop_4，Ｖslop_3，Ｖslop_2の各初期値（つまりフルレンジの３／４，１／２，１／４の各レベル）と画素信号電圧Ｖｘとを比較することで、その後に使用する参照信号Ｖslopを特定する。具体的には、画素信号電圧Ｖｘα＜参照信号Ｖslop_4（初期値）のときには比較パルスCOMPはＨが維持されるので、画素信号電圧Ｖｘαが１９２〜２５６ＬＳＢの領域に属していることが特定され、参照信号Ｖslop_4を用いた比較処理を開始する。
画素信号電圧Ｖｘα≧参照信号Ｖslop_4（初期値）のときには比較パルスCOMPはＬになるので、切替制御部３１４はスイッチ３１２を制御して、参照信号Ｖslop_4よりも６４ＬＳＢだけ電圧レベルの高い参照信号Ｖslop_3を選択して電圧比較部２５２に伝達する。このとき、画素信号電圧Ｖｘα＜参照信号Ｖslop_3（初期値）であれば比較パルスCOMPはＨになるので、画素信号電圧Ｖｘαが１２８〜１９２ＬＳＢの領域に属していることが特定され、参照信号Ｖslop_3を用いた比較処理を開始する。
画素信号電圧Ｖｘα≧参照信号Ｖslop_3（初期値）のときには比較パルスCOMPはＬになるので、切替制御部３１４はスイッチ３１２を制御して、参照信号Ｖslop_3よりも６４ＬＳＢだけ電圧レベルの高い参照信号Ｖslop_2を選択して電圧比較部２５２に伝達する。このとき、画素信号電圧Ｖｘα＜参照信号Ｖslop_2（初期値）であれば比較パルスCOMPはＨになるので、画素信号電圧Ｖｘαが６４〜１２８ＬＳＢの領域に属していることが特定され、参照信号Ｖslop_2を用いた比較処理を開始する。
画素信号電圧Ｖｘα≧参照信号Ｖslop_2（初期値）のときには比較パルスCOMPはＬになるので、切替制御部３１４はスイッチ３１２を制御して、参照信号Ｖslop_2よりも６４ＬＳＢだけ電圧レベルの高い参照信号Ｖslop_1を選択して電圧比較部２５２に伝達する。このとき、画素信号電圧Ｖｘα＜参照信号Ｖslop_2（初期値）となり比較パルスCOMPはＨになるので、画素信号電圧Ｖｘαが０〜６４ＬＳＢの領域に属していることが特定され、参照信号Ｖslop_1を用いた比較処理を開始する。
参照信号制御部２５において、画素列ごとのスイッチ３１０は、それぞれ、画素信号電圧Ｖｘα＞１９２ＩＲとなる画素列については参照信号Ｖslop_4、１９２ＩＲ≧画素信号電圧Ｖｘ＞１２８ＩＲとなる画素列については参照信号Ｖslop_2、１２８ＩＲ≧画素信号電圧Ｖｘ＞６４ＩＲとなる画素列については参照信号Ｖslop_3、６４ＩＲ≧画素信号電圧Ｖｘとなる画素列については参照信号Ｖslop_4をそれぞれ選択して電圧比較部２５２に供給する。その結果、全列の電圧比較部２５２は比較パルスCOMPをＨレベルに初期設定し次の比較処理に備える。
以後、各画素列において、電圧比較部２５２は、１ＬＳＢステップで変化する参照信号Ｖslop_1，Ｖslop_2，Ｖslop_3，Ｖslop_4の何れかと画素信号電圧Ｖｘとを比較し、両者が一致する時点になると、電圧比較部２５２は比較パルスCOMPをＨレベルからＬレベルに切り替える。この比較パルスCOMPの変化情報はカウンタ部２５４に伝達されており、カウンタ部２５４は、この変化をトリガーとして、このときのカウント値Ｔを保持しておく。
参照信号Ｖslop_1を使用していた画素列のカウンタ部２５４は、最終的なカウント値として保持しておいたカウント値Ｔをそのまま出力する。参照信号Ｖslop_2を使用していた画素列のカウンタ部２５４は、最終的なカウント値として“Ｔ＋ΔＴ１”を出力する。ここで、ΔＴ１は、Ｎビットの１／４に相当するカウント値（＝２＾（Ｎ−２）ＬＳＢ分）である。
参照信号Ｖslop_2を使用するのは、画素信号電圧Ｖｘが６４〜１２８ＬＳＢの領域にあるときであり、参照信号Ｖslop_1に対して、事実上、２＾（Ｎ−２）ＬＳＢ分）の嵩上げがあるからである。参照信号Ｖslop_3を使用していた画素列のカウンタ部２５４は、最終的なカウント値として“Ｔ＋ΔＴ２”を出力する。ここで、ΔＴ２は、Ｎビットの１／２に相当するカウント値（＝２＾（Ｎ−１）ＬＳＢ分）である。参照信号Ｖslop_3を使用するのは、画素信号電圧Ｖｘが１２８〜１９２ＬＳＢの領域にあるときであり、参照信号Ｖslop_1に対して、事実上、２＾（Ｎ−１）ＬＳＢ分）の嵩上げがあるからである。
参照信号Ｖslop_4を使用していた画素列のカウンタ部２５４は、最終的なカウント値として“Ｔ＋ΔＴ３”を出力する。ここで、ΔＴ３は、Ｎビットの３／４に相当するカウント値（＝３＊２＾（Ｎ−２）ＬＳＢ分）である。参照信号Ｖslop_4を使用するのは、画素信号電圧Ｖｘが１９２〜２５６ＬＳＢの領域にあるときであり、参照信号Ｖslop_1に対して、事実上、３＊２＾（Ｎ−２）ＬＳＢ分）の嵩上げがあるからである。
これにより、参照信号Ｖslopを１ＬＳＢずつ制御しながら１ＳＬＢ単位でのＡＤ変換処理が実現されることになるし、予め画素信号電圧Ｖｘがフルレンジを４等分した領域の何れに属するかを分類しておき、図１７に示すような４種類の参照信号Ｖslop_1，Ｖslop_2，Ｖslop_3，Ｖslop_4の内の属する領域に対応するものと画素信号電圧Ｖｘとを比較するようにしているので、カウントクロックＣＫ０やカウントクロックＣＫdac の周波数を高速にしなくても、実質的にＡＤ変換に必要な時間が１／４になるといった利点が得られる。ＡＤ変換に必要な時間を１／４にできるので、ビット分解能を維持しつつカウンタ部２５４での消費電力増大を抑えながらＡＤ変換処理を４倍に高速化することができる。比較例では参照信号Ｖslopをフルレンジで変化させる必要があるところを、第２実施形態（第２例）では１／４レンジ分だけ動かすだけでよいからである。
加えて、予め画素信号電圧Ｖｘがフルレンジを４等分した領域の何れに属するかを分類しておくことで、以後は、１ＬＳＢステップで変化する参照信号Ｖslop_1，Ｖslop_2，Ｖslop_3，Ｖslop_4の何れか１つと画素信号電圧Ｖｘとを比較して画素データを特定する１回の比較処理で済ますことで画素データを特定できるので、第１実施形態（第３例）で生じていたような、参照信号制御部２５におけるスイッチ３１０の切替えおよび電圧比較部２５２における比較動作に要する時間の問題を解消できる。
＜第２実施形態（第３例）；一般化＞
図１８は、第２実施形態（第３例）の参照信号比較型ＡＤ変換処理を説明する図であって、Ｍ種類の参照信号Ｖslopと画素信号電圧Ｖｘとの関係を示している。
第２実施形態（第１例）ではフルレンジを２等分して対応する参照信号Ｖslopを使用して画素信号電圧Ｖｘと比較を行なうことでＡＤ変換期間を１／２に短縮し、第２実施形態（第２例）ではフルレンジを４等分して対応する参照信号Ｖslopを使用して画素信号電圧Ｖｘと比較を行なうことでＡＤ変換期間を１／４に短縮する事例を示したが、これを発展させることで、結局、第２実施形態の処理態様としては、フルレンジを２＾ｎ等分して対応する領域の１ＬＳＢの変化率で階段状に変化する参照信号Ｖslopを使用して画素信号電圧Ｖｘと比較を行なうことでＡＤ変換期間を１／２＾ｎに短縮することができる。
“２＾ｎ”とするのは、デジタルデータのビットの重付けとの整合性から、各参照信号Ｖslopの生成が容易でかつ回路構成もコンパクトになるからである。ただし、“２＾ｎ”とすることは必須ではなく、図１８に示すように、フルレンジをｋ（ｋは正の整数）個の領域に等分して、画素信号電圧Ｖｘに対応する領域の１ＬＳＢの変化率で階段状に変化する参照信号Ｖslopを使用して画素信号電圧Ｖｘと比較を行なうことでＡＤ変換期間を１／ｋに短縮することができる。
初回の比較処理において画素信号電圧Ｖｘとフルレンジ×１／ｋ〜フルレンジ×（ｋ−１）／ｋの範囲内でフルレンジ×１／ｋ刻みで存在する各参照信号Ｖslopとを比較することで、画素信号電圧Ｖｘが、ｋ等分した領域の何れに属するかを特定してＡＤ変換用の参照信号Ｖslopとするものを特定する。つまり、画素信号電圧Ｖｘとフルレンジ×１／ｋ刻みの各参照信号Ｖslopの初期電圧値の比較（特に領域特定比較と称する）を行ない、次にこの領域特定比較処理結果に基づいて前記各参照信号Ｖslopの中からＡＤ変換用の参照信号Ｖslopとするものを選択する。
以後、電圧比較部２５２は、１ＬＳＢステップで変化する画素信号電圧Ｖｘの領域特定比較処理結果に応じた参照信号Ｖslop（初期値がフルレンジ×１／ｋ刻みの値の何れかであり、最小ステップ電圧が１ＬＳＢ）の何れかと画素信号電圧Ｖｘとを比較する。カウンタ部２５４は、画素信号電圧Ｖｘと比較対象とした参照信号Ｖslopの大小関係が反転するタイミングのカウント値Ｔを保持する。
カウンタ部２５４は、比較対象とした参照信号Ｖslopがフルレンジをｋ等分した何れの領域に対応するものであるのかに応じて、（ｍ−１）＊εだけデータの嵩上げ（データ修正）を行なうことで、画素信号電圧Ｖｘのデジタルデータを確定させる。ここで、εは、Ｎビットのフルレンジのカウント値の１／ｋに相当するカウント値であり、画素信号電圧ＶｘのＡＤ変換に使用される参照信号Ｖslopの参照子である。
＜第３実施形態＞
図１９〜図２１は、第３実施形態の参照信号比較型ＡＤ変換処理を説明する図である。ここで、図１９は、第３実施形態の参照信号比較型ＡＤ変換処理に適用されるＤＡ変換回路２７ａの詳細を説明する機能ブロック図である。図２０は、第３実施形態の参照信号比較型ＡＤ変換処理の動作原理を説明する図であって、４種類の参照信号Ｖslopと画素信号電圧Ｖｘとの関係を示している。図２１は、第３実施形態の参照信号比較型ＡＤ変換処理に適用される参照信号制御部２５の１画素列分を示す図である。
第３実施形態は、前述の第１実施形態と第２実施形態とを組み合わせたものである。図示した例では、参照信号Ｖslop_1に対して１ＬＳＢ分の電圧差を持つ２種類の参照信号Ｖslopを用意するようにした第１実施形態（第１例）と、フルレンジを２等分する２種類の参照信号Ｖslopを用意するようにした第２実施形態（第１例）とを組み合わせている。
なお、ＭＳＢの電流セルにおいては、その電流の重付けがＩ＊１２７のシンク電流源３２８に変更している。これは、参照信号Ｖslop_1に対して１ＬＳＢ分の電圧差を持つ２種類の参照信号Ｖslopを用意するようにした第１実施形態（第１例）を適用することに対応したものである。さらに、参照信号Ｖslop_3用の出力ノード３８０_3と基準電位（GND ）との間に、ＬＳＢのシンク電流源３２２と同じ重付けを持ったシンク電流源３２９および抵抗素子３４１の直列回路でなる電流セルを設け、シンク電流源３２９と抵抗素子３４１の接続点を参照信号Ｖslop_4用の出力ノード３８０_4とする。各抵抗素子３３０，３３２，３３８，３４１の抵抗値は同じ値Ｒに設定する。
こうすることで、図２０に示すように、参照信号Ｖslop_1の電圧値Ｖrmp よりもさらに１ＬＳＢ低下した“Ｖrmp −１ＩＲ”が参照信号Ｖslop_2として出力ノード３８０_2（抵抗素子３３２とＬＳＢのシンク電流源３２２との接続点）から出力される。参照信号Ｖslop_1の電圧値Ｖrmp よりも１／２レンジ（１２８ＩＲ）分だけ低下した参照信号Ｖslop_3（＝Ｖrmp −１２８ＩＲ）として出力ノード３８０_3（抵抗素子３３８とシンク電流源３２８との接続点）から出力される。参照信号Ｖslop_1の電圧値Ｖrmp よりも１／２レンジ分＋１ＬＳＢだけ低下した参照信号Ｖslop_4（＝Ｖrmp −１２９ＩＲ）として出力ノード３８０_4（抵抗素子３４１とシンク電流源３２９との接続点）から出力される。
第３実施形態のＤＡ変換回路２７ａは４種類の参照信号Ｖslop_1，Ｖslop_2Ｖslop_3，Ｖslop_4を用意するので、図９に示した第１実施形態（第３例）と同様に、ＤＡ変換回路２７ａと参照信号制御部２５とを繋ぐ参照信号Ｖslop用の配線数は４本になる。また、参照信号制御部２５は、図２１に示すように、参照信号選択部３００を、２種類の参照信号Ｖslop_1，Ｖslop_2もしくは参照信号Ｖslop_3，Ｖslop_4を切り替える２入力−１出力型のスイッチ３１０を各系統に備えるとともに、各スイッチ３１０の出力をさらに切り替えて比較部２５２に供給する２入力−１出力型のスイッチ３１４およびスイッチ３１３を制御する切替制御部３１４を有するものとする。各スイッチ３１０の制御入力と切替制御部３１４には電圧比較部２５２からの比較パルスCOMPを供給する。
第３実施形態の切替制御部３１４は、画素信号電圧Ｖｘと２種類の参照信号Ｖslop_2，Ｖslop_4の各初期値との初回の比較処理における判定結果に基づき、その後に使用する参照信号Ｖslopが電圧レベルの高い参照信号Ｖslop_1，Ｖslop_2の系統と，電圧レベルの低い参照信号Ｖslop_3，Ｖslop_4の系統とを特定する。その後、電圧比較部２５２は、画素信号電圧Ｖｘの属するレンジに適合した参照信号Ｖslop_2（もしくはＶslop_4）と画素信号電圧Ｖｘとの前段比較処理を開始し、比較パルスCOMPがＬに反転したら参照信号Ｖslop_1（もしくはＶslop_3）に切り替え、画素信号電圧Ｖｘとの後段比較処理を行なう。
＜第３実施形態の処理手順＞
図２０を参照して、第３実施形態の参照信号比較型ＡＤ変換処理手順の基本例を説明する。一例としてＡＤ変換のフルレンジが８ビットで説明する。
先ず、第２実施形態（第１例）の処理手順を適用して、それぞれレンジを代表する参照信号を使用して、画素信号電圧Ｖｘがフルレンジを２等分する何れの領域に属するかを特定する。先ず、比較処理の開始前では、電圧比較部２５２は比較パルスCOMPをＨレベルにしている。このため、参照信号制御部２５において、各画素列のスイッチ３１０は、ＤＡ変換回路２７ａから出力される２種類の参照信号Ｖslop_1，Ｖslop_2および参照信号Ｖslop_3，Ｖslop_4の内のそれぞれ電圧レベルの低い参照信号Ｖslop_2および参照信号Ｖslop_4の方を、レンジを代表する参照信号として選択して各出力をスイッチ３１３に渡す。切替制御部３１４は、比較パルスCOMPがＨレベルのときには電圧レベルの低い参照信号Ｖslop_4の方を選択して電圧比較部２５２に供給する。電圧比較部２５２は、参照信号Ｖslop_4の初期値（つまりフルレンジの１／２＋１ＬＳＢのレベル）と画素信号電圧Ｖｘとを比較する。これにより、画素列ごとに、画素信号電圧Ｖｘが０〜１２９ＬＳＢ，１２９〜２５６ＬＳＢの各領域の何れに属しているかが特定される。
なお、参照信号選択部３００の回路構成を変更すれば、それぞれ電圧レベルの高い参照信号Ｖslop_1および参照信号Ｖslop_3の方を、レンジを代表する参照信号として選択でき、画素列ごとに、画素信号電圧Ｖｘが０〜１２８ＬＳＢ，１２８〜２５６ＬＳＢの各領域の何れに属しているかが特定される。
参照信号制御部２５において、画素列ごとのスイッチ３１４は、それぞれ画素信号電圧Ｖｘ≧参照信号Ｖslop_4（初期値）（＝１２９ＬＳＢ）となる画素列については参照信号Ｖslop_2、参照信号Ｖslop_4（初期値）（＝１２９ＬＳＢ）＞画素信号電圧Ｖｘとなる画素列については参照信号Ｖslop_4を選択して電圧比較部２５２に供給する。その結果、全列の電圧比較部２５２は比較パルスCOMPをＨレベルに初期設定し次の比較処理に備える。
次に、第１実施形態（第１例）の処理手順を適用して、比較処理の当初は、参照信号Ｖslop_2（もしくはＶslop_4）（各領域で電圧レベルの低い方）と対応する自列の垂直信号線１９から供給される画素信号電圧Ｖｘを比較し、画素信号電圧Ｖｘ（アナログ値）と参照信号Ｖslop_2（もしくはＶslop_4）とが一致する時点になると、電圧比較部２５２は比較パルスCOMPをＨレベルからＬレベルに切り替える。
参照信号制御部２５において、各画素列のスイッチ３１０は、自列の電圧比較部２５２からの比較パルスCOMPがＬレベルに切り替ると、参照信号Ｖslop_2（もしくはＶslop_4）から参照信号Ｖslop_1（もしくはＶslop_3）（つまり１ＬＳＢだけレベルの高い方）に切り替える。電圧比較部２５２は、直ちに、画素信号電圧Ｖｘを参照信号Ｖslop_1（もしくはＶslop_3）と再度比較する。カウンタ部２５４は、このときのカウント値Ｔを保持しておく。つまり、カウンタ部２５４は、画素信号電圧Ｖｘと参照信号Ｖslop_1（もしくはＶslop_3）の大小関係が反転するタイミングのカウント値Ｔを保持する。
カウンタ部２５４は、画素信号電圧Ｖｘがフルレンジを略２等分した何れの領域に対応するものであるのかと、後段比較処理結果とに基づき、画素信号電圧Ｖｘの画素データを確定する。たとえば、“画素信号電圧Ｖｘａ＞参照信号Ｖslop_1”の場合は、最終的なカウント値として“２Ｔａ−１”を出力する。“画素参照信号Ｖslop_1＞信号電圧Ｖｘｂ＞参照信号Ｖslop_2”の場合は、最終的なカウント値として２Ｔｂを出力する。“画素信号電圧Ｖｘｃ＞参照信号Ｖslop_3”の場合は、最終的なカウント値として“２Ｔｃ−１”に１／２レンジ分を嵩上げした“２Ｔｃ−１＋１２８”を出力する。“画素参照信号Ｖslop_3＞信号電圧Ｖｘｄ＞参照信号Ｖslop_4”の場合は、最終的なカウント値として２Ｔｄに１／２レンジ分を嵩上げした“２Ｔｄ＋１２８”を出力する。
これにより、第１実施形態（第３例）や第２実施形態（第２例）と同様に、ＡＤ変換期間は実質的に１／４となる。また、第２実施形態（第２例）では、ＡＤ変換期間を１／４とするため３／４レンジ分の電流セルを用意しなければならず、このため消費電流が増加してしまうデメリットがあるのに対して、第３実施形態では、３／４レンジ分の電流セルを用意する必要がないため、消費電力低減の効果が期待できる。
また、ＡＤ変換用の後段比較処理時に、第１実施形態（第３例）では参照信号Ｖslop_3，Ｖslop_2，Ｖslop_1の３種類を切り替えて処理しなければならないのに対して、第３実施形態では参照信号Ｖslop_1（もしくはＶslop_3）の１種類で処理すればよく、第１実施形態（第２例）で説明したような「スイッチ３１０の切替えや電圧比較部２５２での比較動作などに付随する処理遅延」対して有利になる。
＜第４実施形態（第１例）＞
図２２〜図２４は、第４実施形態（第１例）の参照信号比較型ＡＤ変換処理を説明する図である。ここで、図２２は、第４実施形態（第１例）の参照信号比較型ＡＤ変換処理に適用される読出電流制御部２４周辺の構成例を説明する回路ブロック図である。図２３は、第４実施形態（第１例）の参照信号比較型ＡＤ変換処理に適用されるＤＡ変換回路２７ａの詳細を説明する機能ブロック図である。図２４は、第４実施形態（第１例）の参照信号比較型ＡＤ変換処理の動作原理を説明する図であって、参照信号Ｖslopと２種類の画素信号電圧Ｖｘとの関係を示している。
前述の第１〜第３実施形態では、画素列ごとに設けられたスイッチ３１０を具備する参照信号制御部２５に対して電圧レベルの異なる複数種類の参照信号Ｖslopを供給し、参照信号制御部２５（スイッチ３１０）により画素列ごとに使用すべき参照信号Ｖslopを切り替えて電圧比較部２５２にて画素信号電圧Ｖｘとの比較を行なうことで、画素信号電圧Ｖｘをデジタルデータに変換（ＡＤ変換）していた。これに対して、第４実施形態では、全ての画素列が１種類の参照信号Ｖslopを共通に使用しつつ、画素信号電圧Ｖｘの電圧レベルを各画素列独立に制御するようにした点に特徴を有する。
図２２に示すように、回路構成としては、先ず読出電流制御部２４は、画素アレイ部１０の各垂直信号線１９に対して、画素信号読出用の２種類の動作電流（読出電流）Ｉｄ_1，Ｉｄ_2を切り替える２入力−１出力型のスイッチ４１０を画素列ごとに有する動作電流切替制御部４００を備える。動作電流切替制御部４００は、垂直信号線１９にそれぞれ異なる動作電流を供給して画素信号電圧Ｖｘのレベルを相対的に変化させることで一定のレベル差を有する複数種類の画素信号電圧Ｖｘに分ける手段の一例であり、スイッチ４１０は、複数（ここでは２）種類の画素信号電圧Ｖｘを選択する画素信号選択部の一例である。これに対応するべく、基準電流源部２４４には、２種類の動作電流（読出電流）Ｉｄ_1，Ｉｄ_2を生成する２種類の電流生成部２４５_1，２４５_2および各電流生成部２４５_1，２４５_2と接続されるＮＭＯＳ型のトランジスタ２４６_1，２４６_2を有する。
各画素列の垂直信号線１９には負荷ＭＯＳトランジスタ２４２のドレインが接続され、そのソースが接地線であるソース線に共通に接続される。各垂直列の負荷ＭＯＳトランジスタ２４２は基準電流源部２４４のトランジスタ２４６_1，２４６_2との間でゲート同士が接続されカレントミラー回路を構成し、垂直信号線１９に対し電流源として機能するように接続されている。
各電流生成部２４５_1，２４５_2には、必要時にのみ所定電流を出力するようにするための負荷制御信号が、図示しない負荷制御部から供給されるようになっている。電流生成部２４５は、信号読出し時には、負荷制御信号のアクティブ状態が入力されることで、各増幅用トランジスタ４２に接続された負荷ＭＯＳトランジスタ２４２によって、予め決められた定電流を流し続けるようになっている。つまり、負荷ＭＯＳトランジスタ２４２は、選択行の増幅用トランジスタ４２とソースフォロアを組んで読出電流を増幅用トランジスタ４２に供給することで垂直信号線１９への信号出力をさせる。
また、このような構成の読出電流制御部２４に対応する第４実施形態（第１例）のＤＡ変換回路２７ａは、図２３に示すように、図５（Ｂ）に示した比較例のＤＡ変換回路２７ａに対して、ＬＳＢの電流セルを構成するシンク電流源３２２および出力スイッチ３５０を取り外す。これにより、第４実施形態（第１例）のＤＡ変換回路２７ａの出力ノード３８０から出力される参照信号Ｖslopは、Ｒ×２Ｉ（２ＬＳＢ）のステップ電圧で変化する。なお、全ての画素列が１種類の参照信号Ｖslopを共通に使用するので、参照信号制御部２５を設けずに参照信号生成部２７からの参照信号Ｖslopを直接にカラム処理部２６に供給する。
図２２に示すように、ＮＭＯＳ型のトランジスタ２４６_1のゲート・ドレインは電流生成部２４５_1の出力と接続されるとともに、ゲート線２４３_1として各画素列のスイッチ４１０の一方の入力端に共通に接続され、ＮＭＯＳ型のトランジスタ２４６_2のゲート・ドレインは電流生成部２４５_2の出力と接続されるとともに、ゲート線２４３_2として各画素列のスイッチ４１０の他方の入力端に共通に接続される。
電流生成部２４５_1が生成する動作電流Ｉｄ_1と電流生成部２４５_2が生成する動作電流Ｉｄ_2（＞Ｉｄ_1とする）との電流差は、図２４に示すように、垂直信号線１９における画素信号電圧ＶｘをＡＤ変換における１ＬＳＢ分だけ異ならせることのできるものとする。動作電流Ｉｄが大きいほど画素信号電圧Ｖｘの電位が低下するので、動作電流Ｉｄ_1時の画素信号電圧Ｖｘ_1と動作電流Ｉｄ_2時の画素信号電圧Ｖｘ_2との間には、画素信号電圧Ｖｘ_2＝画素信号電圧Ｖｘ_1−１ＬＳＢの関係がある。
たとえば、第１の手法として、ＤＡ変換回路２７ａの構成例に準じてビット別の電流源の組合せで各電流生成部２４５_1，２４５_2を構成することとし、最小となるＬＳＢの電流源に関しては、動作電流の多い動作電流Ｉｄ_1用の電流生成部２４５_1については設けるが、動作電流の少ない動作電流Ｉｄ_2用の電流生成部２４５_2については省略するとよい。
あるいは、第２の手法として、電流生成部２４５_1，２４５_2を、各カレントミラー比ｍ／ｎをトランジスタのフィンガー数またはトランジスタの個数で調整するカレントミラー構成のものとし、そのフィンガー数またはトランジスタ数の調整で画素信号電圧Ｖｘに対して１ＬＳＢの差を持たせるようにするとよい。本例の場合であれば、動作電流の多い動作電流Ｉｄ_1用の電流生成部２４５_1についてはＮビット分のフィンガーもしくはトランジスタを用意し、動作電流の少ない動作電流Ｉｄ_2用の電流生成部２４５_2についてはそのフィンガーやトランジスタを１つ少なくするとよい。
スイッチ４１０の制御入力端には、自列の電圧比較部２５２から比較パルスCOMPが供給されるようになっている。スイッチ４１０は、比較パルスCOMPがＨレベルのとき（つまり比較処理の開示時点）には動作電流Ｉｄ_1に対応するゲート線２４３_1を選択してその列の負荷ＭＯＳトランジスタ２４２のゲートに接続することで動作電流Ｉｄ_1の情報を負荷ＭＯＳトランジスタ２４２に伝達する。これにより、その画素列の垂直信号線１９の画素信号電圧Ｖｘは動作電流Ｉｄ_2時に比べて１ＬＳＢ分高い画素信号電圧Ｖｘ_1となる。一方、比較パルスCOMPがＬレベルに切り替った時点（つまり動作電流Ｉｄ_1における画素信号電圧Ｖｘ_1と参照信号Ｖslopとが一致した時点）で、動作電流Ｉｄ_2に対応するゲート線２４３_2を選択してその列の負荷ＭＯＳトランジスタ２４２のゲートに接続することで動作電流Ｉｄ_2の情報を負荷ＭＯＳトランジスタ２４２に伝達する。これにより、その画素列の垂直信号線１９の画素信号電圧Ｖｘは動作電流Ｉｄ_1時に比べて１ＬＳＢ分低い画素信号電圧Ｖｘ_2となる。
つまり、第４実施形態（第１例）の読出電流制御部２４は、スイッチ４１０も画素列ごとに設けることで、各画素列のカラムＡＤ回路２５０内の電圧比較部２５２の出力（比較パルスCOMP）が対応する画素列のスイッチ４１０にフィードバックされており、電圧比較部２５２の出力が反転するタイミングでスイッチ４１０が切り替わり、電圧比較部２５２が参照信号Ｖslopと比較する画素信号電圧Ｖｘを各画素列独立に１ＬＳＢの差を持って制御するようになっている。
＜第４実施形態の処理原理＞
図２５は、第４実施形態（第１例に限らず後述の他の例も含む）の参照信号比較型ＡＤ変換処理の原理を説明する図である。画素信号電圧Ｖｘ_@のＡＤ変換結果である画素データＤとの関係で言えば、γＬＳＢステップで変化する参照信号Ｖslopとの比較において、カウントクロックＣＫ０がタイミングＴ時点で比較パルスCOMPが反転したときの画素データＤを特定することになる。本例の場合、画素信号電圧Ｖｘ_@よりも参照信号Ｖslop（Ｔ）が下回ったときに比較パルスCOMPが反転し、その時点のカウント値を保持する点と、Ｖｘ_@＞Ｖｘ_@+1でかつその差が１ＬＳＢ分である点を考慮する。
すなわち、画素信号電圧Ｖｘ_@に対してＶslop（Ｔ）で比較パルスCOMPが反転すると言うことは、Ｖslop（Ｔ−１）≧Ｖｘ_@＞Ｖslop（Ｔ）でありその間がγＬＳＢ分であるが、参照信号Ｖslopが電圧比較部２５２の入力部においても階段状であるようにしておくことで、１ＬＳＢ分の電圧差を持つＶｘ__@との各比較結果を参照すれば、そのγＬＳＢ内を１ＬＳＢで区分けできる。Ｖｘ_@＞Ｖｘ_@+1である点を加味すれば、電圧レベルの最も高い画素信号電圧Ｖｘ_1と参照信号Ｖslopとの比較で比較パルスCOMPが反転したときのカウント値Ｔを保持するとともに、画素信号電圧Ｖｘ_1に対して１ＬＳＢステップで電圧が減少する残りの画素信号電圧Ｖｘ_2，…，Ｖｘ_γ と参照信号Ｖslop（Ｔ）とを比較すれば、図２５（γ＝４の例）に示すように、画素信号電圧Ｖｘ_1がγＬＳＢ内のどのレベルにあるのかによって、画素信号電圧Ｖｘ_2，…，Ｖｘ_γ と参照信号Ｖslop（Ｔ）との比較結果に差が生じる。よって、その比較結果を参照すれば、画素信号電圧Ｖｘ_1がγＬＳＢ内のどのレベルにあるのかを特定できる。
図２５では、γ＝４の場合において、画素信号電圧Ｖｘ_1が、Ｖslop（Ｔ−１）〜Ｖslop（Ｔ）内で最も電圧レベルの高い範囲内にあるとき（Ｖslop（Ｔ）＋４ＬＳＢ〜Ｖslop（Ｔ）−３ＬＳＢ）と、最も電圧レベルの低い範囲内にあるとき（Ｖslop（Ｔ）＋１ＬＳＢ〜Ｖslop（Ｔ）とを示している。この図と図示を割愛したその他の電圧レベル範囲での比較結果を類推することで、画素信号電圧Ｖｘ_@と参照信号Ｖslop（Ｔ）との比較による比較結果を比較パルスCOMP_@としたとき、以下の点が特定される。
画素信号電圧ＶｘがＶslop（Ｔ）＋４ＬＳＢ〜Ｖslop（Ｔ）−３ＬＳＢの範囲内にあるときには、COMP_1＝Ｌ，COMP_2＝Ｌ，COMP_3＝Ｌ，COMP_4＝Ｌである。画素信号電圧ＶｘがＶslop（Ｔ）＋３ＬＳＢ〜Ｖslop（Ｔ）−２ＬＳＢの範囲内にあるときには、COMP_1＝Ｌ，COMP_2＝Ｌ，COMP_3＝Ｌ，COMP_4＝Ｈである。画素信号電圧ＶｘがＶslop（Ｔ）＋２ＬＳＢ〜Ｖslop（Ｔ）−１ＬＳＢの範囲内にあるときには、COMP_1＝Ｌ，COMP_2＝Ｌ，COMP_3＝Ｈ，COMP_4＝Ｈである。画素信号電圧ＶｘがＶslop（Ｔ）＋１ＬＳＢ〜Ｖslop（Ｔ）の範囲内にあるときには、COMP_1＝Ｌ，COMP_2＝Ｈ，COMP_3＝Ｈ，COMP_4＝Ｈである。
これにより、参照信号ＶslopをγＬＳＢの変化率でかつ電圧比較部２５２の入力部においても階段状であるように変化させつつ、１ＬＳＢ分の電圧差を持つγ種類の画素信号電圧Ｖｘ_@との比較結果を参照することで、画素信号電圧Ｖｘの画素データＤを１ＬＳＢの分解能で確定することができる。以下、その処理手順を具体的に説明する。
＜第４実施形態（第１例）の処理手順＞
図２４を参照して、第４実施形態（第１例）の参照信号比較型ＡＤ変換処理の手順例を説明する。第１例においては、読出電流制御部２４の動作電流切替制御部４００におけるスイッチ４１０の切替えおよび電圧比較部２５２における比較動作に要する時間が十分短く、参照信号Ｖslopの電位が２ＬＳＢ変化する時間（ＡＤ単位Ｔad）と比較しても十分に短いものと仮定する。つまり、画素信号電圧Ｖｘ_1での比較処理後にさらに画素信号電圧Ｖｘ_2での比較処理を完了するまで期間（遅延分）が、カウントクロックＣＫ０（本例では＝ＣＫdac ）の１クロック分未満である。たとえば、図２４では、その遅延分が約半クロック分である状態で示している。
比較処理の開始前では、電圧比較部２５２は比較パルスCOMPをＨレベルにしている。このため、読出電流制御部２４の動作電流切替制御部４００において、各画素列のスイッチ４１０は、初期状態では動作電流Ｉｄ_1に対応するゲート線２４３_1を選択する。これにより、１ＬＳＢ分の電圧差を持つ２種類の画素信号電圧Ｖｘ_1，Ｖｘ_2の内、１ＬＳＢ分だけ電圧が高い画素信号電圧Ｖｘ_1が電圧比較部２５２に供給されるようになる。
つまり、ｋ（本例ではｋ＝２）種類の画素信号電圧Ｖｘの内の、同一カウント値での各値と参照信号Ｖslopとの比較において最初に参照信号Ｖslopと一致することになる画素信号電圧Ｖｘ_1を前段画素信号として選択する。
画素信号電圧Ｖｘ_1を前段画素信号とするＡＤ変換用の比較処理が開始すると、各画素列の電圧比較部２５２は、自列の画素信号電圧Ｖｘ_1とＤＡ変換回路２７ａからの２ＬＳＢステップで変化する参照信号Ｖslopと比較し、図２４に示すように、画素信号電圧Ｖｘ_1（アナログ値）と参照信号Ｖslopとが一致する時点Ｔになると、電圧比較部２５２は比較パルスCOMPをＨレベルからＬレベルに切り替える。この比較処理をＡＤ変換用の前段比較処理と称する。
読出電流制御部２４の動作電流切替制御部４００において、各画素列のスイッチ４１０は、自列の電圧比較部２５２からの比較パルスCOMPがＬレベルに切り替ると、動作電流Ｉｄ_2に対応するゲート線２４３_2を選択する。これにより、図２４に示すように、１ＬＳＢ分の電圧差を持つ２種類の画素信号電圧Ｖｘ_1，Ｖｘ_2の内、１ＬＳＢ分だけ電圧が低い画素信号電圧Ｖｘ_2が電圧比較部２５２に供給されるようになる。
各画素列の電圧比較部２５２は、直ちに、自列の画素信号電圧Ｖｘ_2とＤＡ変換回路２７ａからの２ＬＳＢステップで変化する参照信号Ｖslop（Ｔ）と再度比較する。この比較処理をＡＤ変換用の後段比較処理と称する。カウンタ部２５４は、このときのカウント値Ｔを保持しておく。つまり、カウンタ部２５４は、画素信号電圧Ｖｘ_1，Ｖｘ_2と参照信号Ｖslop（Ｔ）の大小関係が反転するタイミングのカウント値Ｔを保持する。
図２４（Ａ）に示すように、“画素信号電圧Ｖｘ_2＞参照信号Ｖslop（Ｔ）”であれば比較パルスCOMPはＬレベルが維持されるが、“画素信号電圧Ｖｘ_2＜参照信号Ｖslop_1（Ｔ）”であれば比較パルスCOMPはＨレベルに切り替る。このときの比較結果（比較パルスCOMP）がカウンタ部２５４に通知されており、カウンタ部２５４は、“画素信号電圧Ｖｘ_2＞参照信号Ｖslop（Ｔ）”の場合は、最終的なカウント値として“２Ｔ−１”を出力する。
図２４（Ａ）に示すように、２ＬＳＢステップでのＡＤ変換処理時に、参照信号Ｖslop（Ｔ）の“２Ｔ”に相当する電圧値よりも画素信号電圧Ｖｘ_2（＝Ｖｘ_1−１ＬＳＢ）の方が高く、実際には、前段比較処理時の画素信号電圧Ｖｘ_1としては２Ｔレベル（２Ｔ＋１〜２Ｔの範囲）には達しておらず“２Ｔ−２”〜“２Ｔ−１”の範囲にあるからである。一方、“画素信号電圧Ｖｘ_2＜参照信号Ｖslop（Ｔ）”の場合は、最終的なカウント値として２Ｔを出力する。図２４（Ｂ）に示すように、２ＬＳＢステップでのＡＤ変換処理時に、参照信号Ｖslop（Ｔ）の２Ｔに相当する電圧値よりも画素信号電圧Ｖｘ_2が低く、実際に、前段比較処理時の画素信号電圧Ｖｘ_1としては２Ｔレベルに達しているからである。
これにより、第４実施形態（第１例）においては、比較例のＤＡ変換回路２７ａを用いた参照信号比較型ＡＤ変換処理に場合に比べて、参照信号Ｖslopを２ＬＳＢステップで制御しながら、１ＬＳＢの電圧差を持つ２種類の画素信号電圧Ｖｘ_1，Ｖｘ_2との比較を順に行なうことで、１ＬＳＢ単位でのＡＤ変換処理が実現されることになる。カウントクロックＣＫ０やカウントクロックＣＫdac の周波数を高速にしなくても、実質的にＡＤ変換に必要な時間が１／２になるといった利点が得られる。ＡＤ変換に必要な時間を１／２にできるので、ビット分解能を維持しつつカウンタ部２５４での消費電力増大を抑えながらＡＤ変換処理を２倍に高速化することができる。
＜第４実施形態（第２例）の処理手順＞
図２６は、第４実施形態（第２例）の参照信号比較型ＡＤ変換処理手順を説明する図である。前述の第１例では、読出電流制御部２４の動作電流切替制御部４００におけるスイッチ４１０の切替えおよび電圧比較部２５２における比較動作に要する時間が十分短く、参照信号Ｖslopの電位が２ＬＳＢ変化する時間（ＡＤ単位Ｔad）と比較しても十分に短いものと仮定していた。しかしながら、実際にはこのようにならない場合も考えられる。
たとえば、図２６（Ａ）に示すように、画素信号電圧Ｖｘ_1での比較処理後にさらに画素信号電圧Ｖｘ_2での比較処理を完了するまでにカウントクロックＣＫdac のβクロック分以上“β＋１”クロック分未満（βを処理遅延クロック幅と称する）だけ要する場合、前述の第１例での処理においてはカウンタ部２５４は、カウント値“Ｔ＋β”を保持することになり、画素データを決定する処理においては、“２（Ｔ＋β）−１”もしくは２（Ｔ＋β）を最終的なカウント値として出力することになり誤差が生じる。この点は、第１実施形態（第１例）における問題と似通っている。
この問題を解消するには、第１実施形態（第２例）における対処方法に準じて、処理遅延クロック数βに合わせて、画素信号電圧Ｖｘ_2を画素信号電圧Ｖｘ_1と比較して“１＋２β”ＬＳＢ分だけ低く設定しておき、次に示すようにカウンタ部２５４におけるカウント動作と同期させてＡＤ変換動作を行なえばよい。
具体的には、第１例と同様に、各画素列の電圧比較部２５２は、比較処理の当初は、対応する自列の垂直信号線１９から供給される画素信号電圧Ｖｘ_1と参照信号Ｖslopを比較し、画素信号電圧Ｖｘ_1（アナログ値）と参照信号Ｖslopとが一致する時点になると、電圧比較部２５２は比較パルスCOMPをＨレベルからＬレベルに切り替える。カウンタ部２５４は、このときのカウント値Ｔを保持しておく。
読出電流制御部２４の動作電流切替制御部４００において、各画素列のスイッチ４１０は、自列の電圧比較部２５２からの比較パルスCOMPがＬレベルに切り替ると、負荷ＭＯＳトランジスタ２４２へのゲート線の接続を動作電流Ｉｄ_1に対応するゲート線２４３_1から動作電流Ｉｄ_2に対応するゲート線２４３_2に切り替える。
この後、電圧比較部２５２は参照信号Ｖslopと画素信号電圧Ｖｘ_2との比較処理を開始するのであるが、回路応答の問題から、読出電流制御部２４におけるスイッチ４１０の切替えおよび電圧比較部２５２における比較動作に要する時間が遅くなり、電圧比較部２５２にての実際の比較が行なわれる（完了する）のは、カウントクロックＣＫdac がβクロック分増えたタイミングになってしまう。
図２６（Ｂ），図２６（Ｃ）には、その処理遅延の状態を模式的に示している。前段比較処理における画素信号電圧Ｖｘの切替指示から後段比較処理が完了するまでの期間Ｔdelay は、β＊Ｔdac ≦Ｔdelay ＜β＊Ｔdacとなっている（図２６（Ｂ）ではβ＝１、図２６（Ｃ）ではβ＝３）。概念的には、βクロック分増えたタイミング（Ｔ＋β）で電圧比較部２５２による画素信号電圧Ｖｘ_2を用いた比較結果が得られると見なすことができるので、図２６（Ｂ），図２６（Ｃ）に示すように、電圧比較部２５２は、事実上、画素信号電圧Ｖｘ_1よりも（１＋β＊２）ＬＳＢ分だけ電位が低い画素信号電圧Ｖｘ_2と参照信号Ｖslop（Ｔ＋β）との比較を行なうものと見なすことができる。これにより、比較対象となる参照信号Ｖslop（Ｔ＋β）は参照信号Ｖslop（Ｔ）より（β＊２）ＬＳＢ分だけ電位が低下するので、第４実施形態（第１例）と同じ電圧関係での比較が行なわれると見なすことができる。
図２６（Ｂ），図２６（Ｃ）に示すように、“画素信号電圧Ｖｘα_2＞参照信号Ｖslop（Ｔ＋β）”（αはａ，ｂ）であれば比較パルスCOMPはＬレベルが維持されるが、“画素信号電圧Ｖｘα_2＜参照信号Ｖslop（Ｔ＋β）”であれば比較パルスCOMPはＨレベルに切り替る。このときの比較結果（比較パルスCOMP）がカウンタ部２５４に通知されており、カウンタ部２５４は、“画素信号電圧Ｖｘα_2＞参照信号Ｖslop（Ｔ＋β）”の場合は、最終的なカウント値として“２Ｔ−１”を出力する一方、“画素信号電圧Ｖｘα_2＜参照信号Ｖslop（Ｔ＋β）”の場合は、最終的なカウント値として２Ｔを出力する。
スイッチ４１０の切替えや電圧比較部２５２での比較動作などに付随する処理遅延があっても、画素信号電圧Ｖｘ_1に対してその処理遅延を勘案して電圧レベルを嵩下げした画素信号電圧Ｖｘ_2を使用した処理を行なうことで、読出電流制御部２４におけるスイッチ４１０の切替え時間や電圧比較部２５２における動作時間マージンを稼ぐことができる。これにより、画素信号電圧Ｖｘ_1での比較処理後にさらに画素信号電圧Ｖｘ_2での比較処理を完了するまでにカウントクロックＣＫdac のβクロック分以上“β＋１”クロック分未満だけ要する場合においても、誤差を生じることなく処理できる。
＜第４実施形態（第３例）＞
図２７〜図２９は、第４実施形態（第３例）の参照信号比較型ＡＤ変換処理を説明する図である。ここで、図２７は、第４実施形態（第３例）の参照信号比較型ＡＤ変換処理に適用される読出電流制御部２４周辺の構成例を説明する回路ブロック図である。図２８は、第４実施形態（第３例）の参照信号比較型ＡＤ変換処理に適用されるＤＡ変換回路２７ａの詳細を説明する機能ブロック図である。図２９は、第４実施形態（第３例）の参照信号比較型ＡＤ変換処理の動作原理を説明する図であって、参照信号Ｖslopと４種類の画素信号電圧Ｖｘとの関係を示している。
第１例では、１ＬＳＢ分の電圧差のある２種類の画素信号電圧Ｖｘ_1，Ｖｘ_2を切り替えて処理することで、ＡＤ変換に要する時間を比較例と比較して実質的に１／２とする事例であるのに対して、この第３例は、１ＬＳＢ分の電圧差のある４種類の画素信号電圧Ｖｘ_1，Ｖｘ_2，Ｖｘ_3，Ｖｘ_4を使用し、最初は最も電圧レベルの高い画素信号電圧Ｖｘ_1で比較処理を行ない、画素信号電圧Ｖｘ_1と参照信号Ｖslopとが一致した後には、画素信号電圧Ｖｘ_2，Ｖｘ_3，Ｖｘ_4を切り替えながら、参照信号Ｖslopとの大小関係を順次判定することで、ＡＤ変換に要する時間を比較例と比較して実質的に１／４とする事例である。これは、第１実施形態における第１例と第３例との相違と同じような関係である。
図２７に示すように、第４実施形態（第３例）の参照信号比較型ＡＤ変換処理が適用される固体撮像装置１においては、読出電流制御部２４の動作電流切替制御部４００は、１ＬＳＢずつの電圧差を持った４種類の画素信号電圧Ｖｘ_1，Ｖｘ_2，Ｖｘ_3，Ｖｘ_4（Ｖｘ_1＞Ｖｘ_2＞Ｖｘ_3＞Ｖｘ_4とする）を電圧比較部２５２に供給可能に構成されている。
このための回路構成としては、先ず読出電流制御部２４の動作電流切替制御部４００は、画素アレイ部１０の各垂直信号線１９に対して、画素信号読出用の４種類の動作電流（読出電流）Ｉｄ_1，Ｉｄ_2，Ｉｄ_3，Ｉｄ_4を切り替える４入力−１出力型のスイッチ４１０を画素列ごとに有する。これに対応するべく、基準電流源部２４４には、４種類の動作電流（読出電流）Ｉｄ_1，Ｉｄ_2，Ｉｄ_3，Ｉｄ_4を生成する４種類の電流生成部２４５_1，２４５_2，２４５_3，２４５_4および各電流生成部２４５_1，２４５_2，２４５_3，２４５_4と接続されるＮＭＯＳ型のトランジスタ２４６_1，２４６_2，２４６_3，２４６_4を有する。
また、このような構成の読出電流制御部２４に対応する第４実施形態（第３例）のＤＡ変換回路２７ａは、図２８に示すように、図５（Ｂ）に示した比較例のＤＡ変換回路２７ａに対して、下位２ビット分（ＬＳＢおよびもう１段上位）の電流セルを構成するシンク電流源３２２および出力スイッチ３５０を取り外す。これにより、第４実施形態（３例）のＤＡ変換回路２７ａの出力ノード３８０から出力される参照信号Ｖslopは、Ｒ×４Ｉ（４ＬＳＢ）のステップ電圧で変化する。なお、全ての画素列が１種類の参照信号Ｖslopを共通に使用するので、参照信号制御部２５を設けずに参照信号生成部２７からの参照信号Ｖslopを直接にカラム処理部２６に供給する。
図２７に示すように、各ＮＭＯＳ型のトランジスタ２４６_1，２４６_2，２４６_3，２４６_4のゲート・ドレインは対応する電流生成部２４５_1，２４５_2，２４５_3，２４５_4の出力と接続されるとともに、対応するゲート線２４３_1，２４３_2，２４３_3，２４３_4として各画素列のスイッチ４１０の対応する入力端に共通に接続される。
各電流生成部２４５_1，２４５_2，２４５_3，２４５_4が生成する動作電流Ｉｄ_1，Ｉｄ_2，Ｉｄ_3，Ｉｄ_4（Ｉｄ_1＜Ｉｄ_2＜Ｉｄ_3＜Ｉｄ_4）の電流差は、図２９に示すように、垂直信号線１９における画素信号電圧ＶｘをＡＤ変換における１ＬＳＢ分ずつ異ならせることのできるものとする。動作電流Ｉｄが大きいほど画素信号電圧Ｖｘの電位が低下するので、各動作電流Ｉｄ_1，Ｉｄ_2，Ｉｄ_3，Ｉｄ_4時の画素信号電圧Ｖｘ_1，Ｖｘ_2，Ｖｘ_3，Ｖｘ_4には、Ｖｘ_2＝Ｖｘ_1−１ＬＳＢ，Ｖｘ_3＝Ｖｘ_1−２ＬＳＢ，Ｖｘ_4＝Ｖｘ_1−３ＬＳＢの関係がある。
スイッチ４１０の制御入力端には、自列の電圧比較部２５２から比較パルスCOMPが供給されるようになっている。スイッチ４１０は、比較パルスCOMPがＨレベルのとき（つまり比較処理の開示時点）には動作電流Ｉｄ_1に対応するゲート線２４３_1を選択してその列の負荷ＭＯＳトランジスタ２４２のゲートに接続することで動作電流Ｉｄ_1の情報を負荷ＭＯＳトランジスタ２４２に伝達する。
これにより、第４実施形態（第３例）の読出電流制御部２４は、スイッチ４１０も画素列ごとに設けることで、各画素列のカラムＡＤ回路２５０内の電圧比較部２５２の出力（比較パルスCOMP）が対応する画素列のスイッチ４１０にフィードバックされており、電圧比較部２５２の出力が反転するタイミングでスイッチ４１０が切り替わり、電圧比較部２５２が参照信号Ｖslopと比較する４種類の画素信号電圧Ｖｘ_1，Ｖｘ_2，Ｖｘ_3，Ｖｘ_4を各画素列独立に１ＬＳＢの差を持って制御するようになる。
＜第４実施形態（第３例）の処理手順＞
図２９は、第３実施形態（第３例）の参照信号比較型ＡＤ変換処理手順を説明する図である。第３例においても、読出電流制御部２４の動作電流切替制御部４００におけるスイッチ４１０の切替えおよび電圧比較部２５２における比較動作に要する時間が十分短く、参照信号Ｖslopの電位が２ＬＳＢ変化する時間（ＡＤ単位Ｔad）と比較しても十分に短いものと仮定し、第１例との相違を中心に説明する。
最も動作電流Ｉｄが低い動作電流Ｉｄ_1時の最も電圧レベルの高い画素信号電圧Ｖｘ_1を用いた前段比較処理によって比較パルスCOMPがＬレベルに切り替ると、その画素列のスイッチ４１０は、動作電流Ｉｄ_1を除く残りの各動作電流Ｉｄ_2，Ｉｄ_3，Ｉｄ_4に対応するゲート線２４３_2，２４３_3，２４３_4を順次（順序は不問）選択する。これにより、図２９（Ｂ）〜図２９（Ｄ）に示すように、それぞれ画素信号電圧Ｖｘ_1に対して、１ＬＳＢ分、２ＬＳＢ分、３ＬＳＢだけ低下した３種類の画素信号電圧Ｖｘ_2，Ｖｘ_3，Ｖｘ_4が電圧比較部２５２に順に供給されるようになる。
ＡＤ変換用の後段比較処理において、各画素列の電圧比較部２５２は、各画素信号電圧Ｖｘ_2，Ｖｘ_3，Ｖｘ_4とＤＡ変換回路２７ａからの４ＬＳＢステップで変化する参照信号Ｖslop（Ｔ）と再度順に比較していく。カウンタ部２５４は、このときのカウント値Ｔを保持しておく。つまり、カウンタ部２５４は、画素信号電圧Ｖｘ_1，Ｖｘ_2，Ｖｘ_3，Ｖｘ_4と参照信号Ｖslop（Ｔ）の大小関係が反転するタイミングのカウント値Ｔを保持する。
図２９（Ｂ）〜図２９（Ｄ）に示すように、各画素信号電圧Ｖｘα_2，Ｖｘα_3，Ｖｘα_4（αはａ，ｂ，ｃ，ｄ）での比較時に“参照信号Ｖslop（Ｔ）＜画素信号電圧Ｖｘα_@：＠は２〜４”であれば比較パルスCOMPはＬレベルであるが、“参照信号Ｖslop（Ｔ）＞画素信号電圧Ｖｘα_@”であれば比較パルスCOMPはＨレベルである。このときの各比較結果（比較パルスCOMP）がカウンタ部２５４に通知されており、各比較結果に基づき、以下のようにして画素データＤを確定する。
たとえば、“参照信号Ｖslop（Ｔ）＞画素信号電圧Ｖｘα_2，Ｖｘα_3，Ｖｘα_4”を満たす画素信号電圧Ｖｘｄの場合には、カウンタ部２５４は、最終的なカウント値として“４Ｔ”を出力する。“参照信号Ｖslop（Ｔ）≦画素信号電圧Ｖｘα_2”かつ“参照信号Ｖslop（Ｔ）＞画素信号電圧Ｖｘα_3，Ｖｘα_4”を満たす画素信号電圧Ｖｘｃの場合には、カウンタ部２５４は、最終的なカウント値として“４Ｔ−１”を出力する。
“参照信号Ｖslop（Ｔ）≦画素信号電圧Ｖｘα_2，Ｖｘα_3”かつ“参照信号Ｖslop（Ｔ）＞画素信号電圧Ｖｘα_4”を満たす画素信号電圧Ｖｘｂの場合には、カウンタ部２５４は、最終的なカウント値として“４Ｔ−２”を出力する。“参照信号Ｖslop（Ｔ）≦画素信号電圧Ｖｘα_2，Ｖｘα_3，Ｖｘα_4”を満たす画素信号電圧Ｖｘａの場合には、カウンタ部２５４は、最終的なカウント値として“４Ｔ−３”を出力する。
＜第４実施形態（第４例）：一般化＞
第１例では２ＬＳＢステップで参照信号Ｖslopを変化させつつ１ＬＳＢ分の電圧差を持つ２種類の画素信号電圧Ｖｘと比較することでＡＤ変換期間を１／２に短縮し、第３例では４ＬＳＢステップで参照信号Ｖslopを変化させつつ１ＬＳＢ分の電圧差を持つ４種類の画素信号電圧Ｖｘと比較することでＡＤ変換期間を１／４に短縮する事例を示したが、これを発展させることで、結局、第４実施形態の処理態様としては、参照信号Ｖslopの最小ステップ幅を２＾ｎＬＳＢ（ｎは正の整数）としつつ１ＬＳＢ分の電圧差を持ち階段状（ステップ状）に変化する２＾ｎ種類の画素信号電圧Ｖｘと比較することでＡＤ変換期間を１／２＾ｎに短縮することができる。
“２＾ｎ”とするのは、デジタルデータのビットの重付けとの整合性から、最小ステップ幅の設定が容易でかつ回路構成もコンパクトになるからである。ただし、“２＾ｎ”とすることは必須ではなく、最小ステップ幅をｋＬＳＢ（ｋは正の整数）とすることにより、ＡＤ変換期間を１／ｋに短縮することができる。これに対応して、読出電流制御部２４は、１ＬＳＢの電圧差を持つｋ種類の画素信号電圧Ｖｘを電圧比較部２５２に切替供給可能に構成する。
ただし、ｋ種類の各画素信号電圧Ｖｘのレベル差を１ＬＳＢとするとｋ種類の全ての画素信号電圧Ｖｘと参照信号Ｖslopとの比較をＡＤ単位Ｔad内で完結させる必要があるので、画素信号電圧Ｖｘの数を増やすほど処理遅延が問題となる。処理遅延が問題となるときには、第２例のように、処理遅延クロック数βに合わせて、ｋ種類の各画素信号電圧Ｖｘのレベル差が１ＬＳＢではなく“１＋２β”ＬＳＢとなるように嵩上げ（嵩下げ）しておき、カウンタ部２５４におけるカウント動作と同期させてＡＤ変換動作を行なえばよい。
各画素信号電圧Ｖｘの比較処理時には、カウンタ部２５４のカウントステップのタイミング差を持たせて各画素信号電圧Ｖｘを切り替える。
＜撮像装置＞
図３０は、前述の固体撮像装置１と同様の仕組みを利用した物理情報取得装置の一例である撮像装置の概略構成を示す図である。この撮像装置８は、可視光カラー画像を得る撮像装置になっている。
前述した固体撮像装置１の仕組みは固体撮像装置のみではなく、撮像装置にも適用可能である。この場合、撮像装置としても、参照信号比較型ＡＤ変換方式を採用する場合に、回路面積の増大を抑えつつ、比較部における比較処理に要する時間を短縮することで、ＡＤ変換処理の高速化や消費電力低減を図ることのできる仕組みを実現できるようになる。
この際、参照信号比較型ＡＤ変換を実行するための参照信号Ｖslopもしくは画素信号電圧Ｖｘの生成数の制御、あるいは参照信号Ｖslopの傾き（１カウント当たりのＬＳＢステップ数）の制御は、外部の主制御部において、モード切替指示を通信・タイミング制御部２０に対するデータ設定で任意に指定できるようにする。
具体的には、撮像装置８は、蛍光灯などの照明装置８０１の下にある被写体Ｚの像を担持する光Ｌを撮像装置側に導光して結像させる撮影レンズ８０２と、光学ローパスフィルタ８０４と、たとえばＲ，Ｇ，Ｂの色フィルタがベイヤー配列とされている色フィルタ群８１２と、画素アレイ部１０と、画素アレイ部１０を駆動する駆動制御部７と、画素アレイ部１０から出力される画素信号の動作電流を制御する読出電流制御部２４と、画素アレイ部１０から出力された画素信号に対してＣＤＳ処理やＡＤ変換処理などを施すカラム処理部２６と、カラム処理部２６に参照信号Ｖslopを供給する参照信号生成部２７と、カラム処理部２６から出力された撮像信号を処理するカメラ信号処理部８１０を備えている。
光学ローパスフィルタ８０４は、折返し歪みを防ぐために、ナイキスト周波数以上の高周波成分を遮断するためのものである。また、図中に点線で示しように、光学ローパスフィルタ８０４と合わせて、赤外光成分を低減させる赤外光カットフィルタ８０５を設けることもできる。この点は、一般的な撮像装置と同様である。
カラム処理部２６の後段に設けられたカメラ信号処理部８１０は、撮像信号処理部８２０と、撮像装置８の全体を制御する主制御部として機能するカメラ制御部９００とを有する。
撮像信号処理部８２０は、色フィルタとして原色フィルタ以外のものが使用されているときにカラム処理部２６のＡＤ変換機能部から供給されるデジタル撮像信号をＲ（赤），Ｇ（緑），Ｂ（青）の原色信号に分離する原色分離機能を具備した信号分離部８２２と、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて色信号Ｃに関しての信号処理を行なう色信号処理部８３０とを有する。
また撮像信号処理部８２０は、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて輝度信号Ｙに関しての信号処理を行なう輝度信号処理部８４０と、輝度信号Ｙ／色信号Ｃに基づいて映像信号ＶＤを生成するエンコーダ部８６０とを有する。
色信号処理部８３０は、図示を割愛するが、たとえば、ホワイトバランスアンプ、ガンマ補正部、色差マトリクス部などを有する。ホワイトバランスアンプは、図示しないホワイトバランスコントローラから供給されるゲイン信号に基づき、信号分離部８２２の原色分離機能部から供給される原色信号のゲインを調整（ホワイトバランス調整）し、ガンマ補正部および輝度信号処理部８４０に供給する。
ガンマ補正部は、ホワイトバランスが調整された原色信号に基づいて、忠実な色再現のためのガンマ（γ）補正を行ない、ガンマ補正された各色用の出力信号Ｒ，Ｇ，Ｂを色差マトリクス部に入力する。色差マトリクス部は、色差マトリクス処理を行なって得た色差信号Ｒ−Ｙ，Ｂ−Ｙをエンコーダ部８６０に入力する。
輝度信号処理部８４０は、図示を割愛するが、たとえば、信号分離部８２２の原色分離機能部から供給される原色信号に基づいて比較的周波数が高い成分までをも含む輝度信号ＹＨを生成する高周波輝度信号生成部と、ホワイトバランスアンプから供給されるホワイトバランスが調整された原色信号に基づいて比較的周波数が低い成分のみを含む輝度信号ＹＬを生成する低周波輝度信号生成部と、２種類の輝度信号ＹＨ，ＹＬに基づいて輝度信号Ｙを生成しエンコーダ部８６０に供給する輝度信号生成部とを有する。
エンコーダ部８６０は、色信号副搬送波に対応するデジタル信号で色差信号Ｒ−Ｙ，Ｂ−Ｙをデジタル変調した後、輝度信号処理部８４０にて生成された輝度信号Ｙと合成して、デジタル映像信号ＶＤ（＝Ｙ＋Ｓ＋Ｃ；Ｓは同期信号、Ｃはクロマ信号）に変換する。
エンコーダ部８６０から出力されたデジタル映像信号ＶＤは、さらに後段の図示を割愛したカメラ信号出力部に供給され、モニター出力や記録メディアへのデータ記録などに供される。この際、必要に応じて、ＤＡ変換によってデジタル映像信号ＶＤがアナログ映像信号Ｖに変換される。
本実施形態のカメラ制御部９００は、コンピュータが行なう演算と制御の機能を超小型の集積回路に集約させたＣＰＵ（Central Processing Unit ）を代表例とする電子計算機の中枢をなすマイクロプロセッサ（microprocessor）９０２と、読出専用の記憶部であるＲＯＭ（Read Only Memory）９０４、随時書込みおよび読出しが可能であるとともに揮発性の記憶部の一例であるＲＡＭ（Random Access Memory）９０６と、図示を割愛したその他の周辺部材を有している。マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６を纏めて、マイクロコンピュータ（microcomputer ）とも称する。
なお、上記において“揮発性の記憶部”とは、装置の電源がオフされた場合には、記憶内容を消滅してしまう形態の記憶部を意味する。一方、“不揮発性の記憶部”とは、装置のメイン電源がオフされた場合でも、記憶内容を保持し続ける形態の記憶部を意味する。記憶内容を保持し続けることができるものであればよく、半導体製のメモリ素子自体が不揮発性を有するものに限らず、バックアップ電源を備えることで、揮発性のメモリ素子を“不揮発性”を呈するように構成するものであってもよい。
また、半導体製のメモリ素子により構成することに限らず、磁気ディスクや光ディスクなどの媒体を利用して構成してもよい。たとえば、ハードディスク装置を不揮発性の記憶部として利用できる。また、ＣＤ−ＲＯＭなどの記録媒体から情報を読み出す構成を採ることでも不揮発性の記憶部として利用できる。
カメラ制御部９００は、システム全体を制御するものであり、特に前述の参照信号比較型ＡＤ変換方式を採用する場合の比較処理時間の短縮化との関係においては、参照信号Ｖslopもしくは画素信号電圧Ｖｘの生成数の制御、あるいは参照信号Ｖslopの傾き（１カウント当たりのＬＳＢステップ数）の制御のための各種の制御パルスのオン／オフタイミングや設定値を調整する機能を有している。
ＲＯＭ９０４にはカメラ制御部９００の制御プログラムなどが格納されているが、特に本例では、カメラ制御部９００によって、各種の制御パルスのオン／オフタイミングを設定するためのプログラムが格納されている。
ＲＡＭ９０６にはカメラ制御部９００が各種処理を行なうためのデータなどが格納されている。
また、カメラ制御部９００は、メモリカードなどの記録媒体９２４を挿脱可能に構成し、またインターネットなどの通信網との接続が可能に構成している。たとえば、カメラ制御部９００は、マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６の他に、メモリ読出部９０７および通信Ｉ／Ｆ（インタフェース）９０８を備える。
記録媒体９２４は、たとえば、マイクロプロセッサ９０２にソフトウェア処理をさせるためのプログラムデータや、輝度信号処理部８４０からの輝度系信号に基づく測光データＤＬの収束範囲や露光制御処理（電子シャッタ制御を含む）、並びに参照信号比較型ＡＤ変換方式を採用する場合の比較処理時間の短縮化のための各種の制御パルスのオン／オフタイミングや設定値など様々な設定値などのデータを登録するなどのために利用される。
メモリ読出部９０７は、記録媒体９２４から読み出したデータをＲＡＭ９０６に格納（インストール）する。通信Ｉ／Ｆ９０８は、インターネットなどの通信網との間の通信データの受け渡しを仲介する。
なお、このような撮像装置８は、駆動制御部７およびカラム処理部２６を、画素アレイ部１０と別体にしてモジュール状のもので示しているが、固体撮像装置１について述べたように、これらが画素アレイ部１０と同一の半導体基板上に一体的に形成されたワンチップものの固体撮像装置１を利用してもよいのは言うまでもない。
また、図では、画素アレイ部１０や駆動制御部７やカラム処理部２６や参照信号生成部２７やカメラ信号処理部８１０の他に、撮影レンズ８０２、光学ローパスフィルタ８０４、あるいは赤外光カットフィルタ８０５などの光学系をも含む状態で、撮像装置８を示しており、この態様は、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態とする場合に好適である。
ここで、前述の固体撮像装置１におけるモジュールとの関係においては、図示のように、画素アレイ部１０（撮像部）と、ＡＤ変換機能や差分（ＣＤＳ）処理機能を具備したカラム処理部２６などの画素アレイ部１０側と密接に関連した信号処理部（カラム処理部２６の後段のカメラ信号処理部は除く）が纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１の後段に、残りの信号処理部であるカメラ信号処理部８１０を設けて撮像装置８の全体を構成するようにしてもよい。
または、図示を割愛するが、画素アレイ部１０と撮影レンズ８０２などの光学系とが纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１に加えて、カメラ信号処理部８１０をもモジュール内に設けて、撮像装置８の全体を構成するようにしてもよい。
また、固体撮像装置１におけるモジュールの形態として、カメラ信号処理部２００に相当するカメラ信号処理部８１０を含めてもよく、この場合には、事実上、固体撮像装置１と撮像装置８とが同一のものと見なすこともできる。
このような撮像装置８は、「撮像」を行なうための、たとえば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。
このような構成の撮像装置８においては、前述の固体撮像装置１の全ての機能を包含して構成されており、前述の固体撮像装置１の基本的な構成および動作と同様とすることができ、参照信号比較型ＡＤ変換方式を採用する場合に、回路面積の増大を抑えつつ、比較部における比較処理に要する時間を短縮することで、ＡＤ変換処理の高速化や消費電力低減を図ることのできる仕組みを実現できるようになる。
たとえば、上述した処理をコンピュータに実行させるプログラムは、フラッシュメモリ、ＩＣカード、あるいはミニチュアーカードなどの不揮発性の半導体メモリカードなどの記録媒体９２４を通じて配布される。さらに、サーバなどからインターネットなどの通信網を経由して前記プログラムをダウンロードして取得したり、あるいは更新したりしてもよい。
記録媒体９２４の一例としてのＩＣカードやミニチュアーカードなどの半導体メモリには、上記実施形態で説明した固体撮像装置１（特に参照信号比較型ＡＤ変換方式を採用する場合の比較処理時間の短縮化に関わる機能）における処理の一部または全ての機能を格納することができる。したがって、プログラムや当該プログラムを格納した記憶媒体を提供することができる。たとえば、参照信号Ｖslopもしくは画素信号電圧Ｖｘの生成数あるいは参照信号Ｖslopの傾き設定（１カウント当たりのＬＳＢステップ数）を連動させた制御を行なうＡＤ変換高速化処理用のプログラム、すなわちＲＡＭ９０６などにインストールされるソフトウェアは、固体撮像装置１について説明したＡＤ変換高速化処理と同様に、ＡＤ変換処理の高速化を実現するための制御パルスやその他の設定値の設定機能をソフトウェアとして備える。
ソフトウェアは、ＲＡＭ９０６に読み出された後にマイクロプロセッサ９０２により実行される。たとえばマイクロプロセッサ９０２は、記録媒体の一例であるＲＯＭ９０４およびＲＡＭ９０６に格納されたプログラムに基づいて設定処理を実行して、参照信号Ｖslopもしくは画素信号電圧Ｖｘの生成数あるいは参照信号Ｖslopの傾き設定（１カウント当たりのＬＳＢステップ数）を連動させた制御を行なうことで、参照信号比較型ＡＤ変換方式を採用する場合に、回路面積の増大を抑えつつ、比較部における比較処理に要する時間を短縮し、ＡＤ変換処理の高速化や消費電力低減を図る機能をソフトウェア的に実現することができる。
以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
また、前記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
たとえば、前述の各実施形態では、信号レベルＳsig が大きいほど画素信号電圧Ｖｘが低下するタイプの単位画素３に適合するように参照信号Ｖslopも漸次低下するタイプの例で説明したが、これらはそれぞれの極性を逆転させ、信号レベルＳsig が大きいほど画素信号電圧Ｖｘが上昇するタイプの単位画素もでき、それに適合するように参照信号も漸次上昇するタイプにすればよい。この場合、たとえばシンク電流源はソース電流源に変更するなどすればよい。
本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置の概略構成図である。 図１に示した固体撮像装置のカラムＡＤ回路における基本動作である信号取得差分処理を説明するためのタイミングチャートである。 参照信号比較型ＡＤ変換処理における比較処理完了時点の電圧比較部とカウンタ部の動作の概要を説明する図である。 第１実施形態（第１例）の参照信号比較型ＡＤ変換処理に適用される参照信号制御部周辺の構成例を説明する回路ブロック図である。 第１実施形態（第１例）および比較例の各参照信号比較型ＡＤ変換処理に適用されるＤＡ変換回路の詳細を説明する機能ブロック図である。 第１実施形態（第１例）の参照信号比較型ＡＤ変換処理の動作原理を説明する図であって２種類の参照信号と画素信号電圧との関係を示す。 第１実施形態（第１例）の参照信号比較型ＡＤ変換処理手順を説明する図であって、電圧比較部による比較処理後のカウンタ部における画素信号電圧に対応する画素データの確定手法を説明する図である。 第１実施形態（第２例）の参照信号比較型ＡＤ変換処理手順を説明する図であって、第１例の問題点と第２例の効果を説明する図である。 第１実施形態（第３例）の参照信号比較型ＡＤ変換処理に適用される参照信号制御部周辺の構成例を説明する回路ブロック図である。 第１実施形態（第３例）の参照信号比較型ＡＤ変換処理に適用されるＤＡ変換回路の詳細を説明する機能ブロック図である。 第１実施形態（第３例）の参照信号比較型ＡＤ変換処理の動作原理を説明する図であって、４種類の参照信号と画素信号電圧との関係を示す。 第１実施形態（第４例）の参照信号比較型ＡＤ変換処理を説明する図であって、Ｍ種類の参照信号を示す。 第２実施形態（第１例）の参照信号比較型ＡＤ変換処理に適用されるＤＡ変換回路の詳細を説明する機能ブロック図である。 第２実施形態（第１例）の参照信号比較型ＡＤ変換処理の動作原理を説明する図であって、２種類の参照信号と画素信号電圧との関係を示す。 第２実施形態（第２例）の参照信号比較型ＡＤ変換処理に適用されるＤＡ変換回路の詳細（その１）を説明する機能ブロック図である。 第２実施形態（第２例）の参照信号比較型ＡＤ変換処理に適用されるＤＡ変換回路の詳細（その２）を説明する機能ブロック図である。 第２実施形態（第２例）の参照信号比較型ＡＤ変換処理の動作原理を説明する図であって、４種類の参照信号と画素信号電圧との関係を示す。 第２実施形態（第３例）の参照信号比較型ＡＤ変換処理を説明する図であって、Ｍ種類の参照信号と画素信号電圧との関係を示す。 第３実施形態の参照信号比較型ＡＤ変換処理に適用されるＤＡ変換回路の詳細を説明する機能ブロック図である。 第３実施形態の参照信号比較型ＡＤ変換処理の動作原理を説明する図であって、４種類の参照信号と画素信号電圧との関係を示す。 第３実施形態の参照信号比較型ＡＤ変換処理に適用される参照信号制御部の１画素列分を示す図である。 第４実施形態（第１例）の参照信号比較型ＡＤ変換処理に適用される読出電流制御部周辺の構成例を説明する回路ブロック図である。 第４実施形態（第１例）の参照信号比較型ＡＤ変換処理に適用されるＤＡ変換回路の詳細を説明する機能ブロック図である。 第４実施形態（第１例）の参照信号比較型ＡＤ変換処理の動作原理を説明する図であって、参照信号と２種類の画素信号電圧との関係を示す。 第４実施形態（第１例に限らず後述の他の例も含む）の参照信号比較型ＡＤ変換処理の原理を説明する図である。 第４実施形態（第２例）の参照信号比較型ＡＤ変換処理手順を説明する図である。 第４実施形態（第３例）の参照信号比較型ＡＤ変換処理に適用される読出電流制御部周辺の構成例を説明する回路ブロック図である。 第４実施形態（第３例）の参照信号比較型ＡＤ変換処理に適用されるＤＡ変換回路の詳細を説明する機能ブロック図である。 第４実施形態（第３例）の参照信号比較型ＡＤ変換処理の動作原理を説明する図であって、参照信号と４種類の画素信号電圧との関係を示す。 前述の固体撮像装置１と同様の仕組みを利用した物理情報取得装置の一例である撮像装置の概略構成を示す図である。
符号の説明
１…固体撮像装置、１０…画素アレイ部、１２…水平走査部、１４…垂直走査部、２０…通信・タイミング制御部、２３…クロック変換部、２４…読出電流制御部、２５…参照信号制御部、２５０…カラムＡＤ回路、２５２…電圧比較部、２５４…カウンタ部、２６…カラム処理部、２７…参照信号生成部、２７ａ…ＤＡ変換回路、２８…出力回路、３…単位画素、３００…参照信号選択部、４００…動作電流切替制御部、７…駆動制御部、８…撮像装置、９００…カメラ制御部

Claims (6)

  1. 画素から得られるアナログの画像信号をデジタルデータに変換するための漸次変化する参照信号であって、１ＬＳＢに対してＭ倍の変化率で階段状に変化し、１ＬＳＢずつのレベル差を持つＭ種類の参照信号を生成する参照信号生成部と、
    前記Ｍ種類の参照信号の何れかを選択する参照信号選択部と、
    前記画素信号と前記参照信号選択部で選択された参照信号を比較する比較部と、
    前記比較部での比較処理と並行してカウント処理を行い、比較処理が完了した時点のカウント値を保持するカウント部と
    を備え、
    前記参照信号生成部は、前記Ｍ種類の参照信号の内の、同一カウント値での各値と前記画素信号との比較において最初に前記画素信号と一致することになる前段参照信号と、残りの参照信号のそれぞれとの関係において、”１＋２β”ＬＳＢのレベル差を持たせ、
    前記参照信号選択部は、前記前段参照信号と前記画素信号との前記比較部による前段比較処理が完了すると、残りの参照信号の何れか１つに切り替え、以後は、前記カウント部のカウントステップのタイミング差を持たせて順次残りに切り替え、
    前記カウント部は、前記前段比較処理が完了した時点のカウント値を保持するとともに、前記参照信号選択部により選択された前記Ｍ種類の参照信号の残りの選択に応じた、当該残りの参照信号のそれぞれと前記画素信号との前記比較部による後段比較処理の結果に基づき、保持しておいた前記カウント値を修正することで、前記画素信号のデジタルデータを１ＬＳＢステップで確定する
    固体撮像装置。
  2. 画素から得られるアナログの画素信号をデジタルデータに変換するための漸次変化する参照信号であって、デジタルデータのフルレンジをｋ個の領域に分け、このｋ個の領域別に、１ＬＳＢの変化率で変化する参照信号を生成することで、フルレンジに対して１／ｋレンジ幅のｋ種類の参照信号を生成する参照信号生成部と、
    前記参照信号生成部で生成される前記ｋ種類の参照信号の何れかを選択する参照信号選択部と、
    前記画素信号と前記参照信号選択部で選択された参照信号を比較する比較部と、
    前記比較部での比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値を保持するカウント部と
    を備え、
    前記参照信号選択部は、前記比較部と前記カウント部とで比較処理と並行してカウント処理を行なうことにより前記画像信号をデジタルデータに変換する処理を行なうのに先立って、前記ｋ種類の参照信号の各初期値と画素信号との前記比較部による比較結果に基づいて、前記画素信号が属するレンジに対応する参照信号を特定し、
    前記カウント部は、前記特定されたレンジに対応する参照信号を使用した前記比較部による比較処理が完了した時点のカウント値を保持するとともに、前記画素信号が属するレンジに基づいて、保持しておいた前記カウント値を修正することで、前記画素信号のデジタルデータを１ＬＳＢステップで確定する
    固体撮像装置。
  3. 前記参照信号生成部は、レンジごとの前記ｋ種類のそれぞれについてさらに１ＬＳＢに対してＭ倍の変化率で階段状に変化し１ＬＳＢずつのレベル差を持つ、全体でｋ＊Ｍ種類の参照信号を生成し、
    前記参照信号選択部で各レンジを代表する前記ｋ種類の参照信号を切り替えつつ前記比較部で各レンジを代表する各参照信号の初期値と画素信号とを比較することで、前記画素信号が属するレンジに対応する参照信号を特定し、
    前記カウント部は、前記参照信号選択部により選択された前記Ｍ種類の参照信号の内の何れかの選択によるものを前段参照信号とする前記画素信号との前記比較部による前段比較処理が完了した時点のカウント値を保持するとともに、前記参照信号選択部により選択されたレンジ内の前記Ｍ種類の参照信号の残りのそれぞれの選択に応じた、当該残りの参照信号のそれぞれと前記画素信号との前記比較部による後段比較処理の結果と前記画素信号が属するレンジとに基づいて、保持しておいた前記カウント値を修正することで、前記画素信号のデジタルデータを１ＬＳＢステップで確定する
    請求項２に記載の固体撮像装置。
  4. 画素から得られるアナログの画像信号をデジタルデータに変換するための漸次変化する参照信号であって、１ＬＳＢに対してＭ倍の変化率で階段状に変化し、１ＬＳＢずつのレベル差を持つＭ種類の参照信号を生成する参照信号生成部と、
    前記Ｍ種類の参照信号の何れかを選択する参照信号選択部と、
    前記画素信号と前記参照信号選択部で選択された参照信号を比較する比較部と、
    前記比較部での比較処理と並行してカウント処理を行い、比較処理が完了した時点のカウント値を保持するカウント部と、
    前記画素信号をデジタルデータに変換するため制御信号の生成を制御する制御部と
    を備え、
    前記参照信号生成部は、前記Ｍ種類の参照信号の内の、同一カウント値での各値と前記画素信号との比較において最初に前記画素信号と一致することになる前段参照信号と、残りの参照信号のそれぞれとの関係において、”１＋２β”ＬＳＢのレベル差を持たせ、
    前記参照信号選択部は、前記前段参照信号と前記画素信号との前記比較部による前段比較処理が完了すると、残りの参照信号の何れか１つに切り替え、以後は、前記カウント部のカウントステップのタイミング差を持たせて順次残りに切り替え、
    前記カウント部は、前記前段比較処理が完了した時点のカウント値を保持するとともに、前記参照信号選択部により選択された前記Ｍ種類の参照信号の残りの選択に応じた、当該残りの参照信号のそれぞれと前記画素信号との前記比較部による後段比較処理の結果に基づき、保持しておいた前記カウント値を修正することで、前記画素信号のデジタルデータを１ＬＳＢステップで確定する
    撮像装置。
  5. 画素から得られるアナログの画素信号をデジタルデータに変換するための漸次変化する参照信号であって、デジタルデータのフルレンジをｋ個の領域に分け、このｋ個の領域別に、１ＬＳＢの変化率で変化する参照信号を生成することで、フルレンジに対して１／ｋレンジ幅のｋ種類の参照信号を生成する参照信号生成部と、
    前記参照信号生成部で生成される前記ｋ種類の参照信号の何れかを選択する参照信号選択部と、
    前記画素信号と前記参照信号選択部で選択された参照信号を比較する比較部と、
    前記比較部での比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値を保持するカウント部と、
    前記画素信号をデジタルデータに変換するため制御信号の生成を制御する制御部と
    を備え、
    前記参照信号選択部は、前記比較部と前記カウント部とで比較処理と並行してカウント処理を行なうことにより前記画像信号をデジタルデータに変換する処理を行なうのに先立って、前記ｋ種類の参照信号の各初期値と画素信号との前記比較部による比較結果に基づいて、前記画素信号が属するレンジに対応する参照信号を特定し、
    前記カウント部は、前記特定されたレンジに対応する参照信号を使用した前記比較部による比較処理が完了した時点のカウント値を保持するとともに、前記画素信号が属するレンジに基づいて、保持しておいた前記カウント値を修正することで、前記画素信号のデジタルデータを１ＬＳＢステップで確定する
    撮像装置。
  6. 画素から得られるアナログの画素信号をデジタルデータに変換するための漸次変化する参照信号であって、デジタルデータの最下位ビットの分解能である１ＬＳＢに対してｋ倍の変化率で階段状に変化する参照信号を生成する参照信号生成部と、
    前記画素信号のレベルを相対的に変化させることで１ＬＳＢのレベル差を有するｋ種類の画素信号を生成可能な手段と、
    前記ｋ種類の画素信号の何れかを選択する画素信号選択部と、
    前記画素信号選択部で選択された前記画素信号と前記参照信号生成部で生成された参照信号を比較する比較部と、
    前記比較部での比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値を保持するカウント部と、
    前記画素信号をデジタルデータに変換するため制御信号の生成を制御する制御部と
    を備え、
    前記カウント部は、前記画素信号選択により選択された前記ｋ種類の画素信号の何れかについての前記比較部による比較処理が完了した時点のカウント値を保持するとともに、前記画素信号選択により選択された前記ｋ種類の画素信号の残りのそれぞれについての前記比較部による比較処理の結果に基づき、保持しておいた前記カウント値を修正することで、前記画素信号のデジタルデータを１ＬＳＢステップで確定する
    ことを特徴とする撮像装置。
JP2007031889A 2007-02-13 2007-02-13 固体撮像装置、撮像装置 Expired - Fee Related JP4325681B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007031889A JP4325681B2 (ja) 2007-02-13 2007-02-13 固体撮像装置、撮像装置
US12/029,035 US8063960B2 (en) 2007-02-13 2008-02-11 Solid-state imaging device and apparatus with an increased speed of analog to digital conversion

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007031889A JP4325681B2 (ja) 2007-02-13 2007-02-13 固体撮像装置、撮像装置

Publications (2)

Publication Number Publication Date
JP2008199270A JP2008199270A (ja) 2008-08-28
JP4325681B2 true JP4325681B2 (ja) 2009-09-02

Family

ID=39685479

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007031889A Expired - Fee Related JP4325681B2 (ja) 2007-02-13 2007-02-13 固体撮像装置、撮像装置

Country Status (2)

Country Link
US (1) US8063960B2 (ja)
JP (1) JP4325681B2 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100878785B1 (ko) * 2004-05-26 2009-01-14 어큐트로직 가부시키가이샤 촬상 장치
JP5094498B2 (ja) * 2008-03-27 2012-12-12 キヤノン株式会社 固体撮像装置及び撮像システム
US8253809B2 (en) * 2008-08-27 2012-08-28 Sony Corporation Analog-digital converter, analog-digital conversion method, image pickup device, method of driving the same, and camera
JP2010251957A (ja) * 2009-04-14 2010-11-04 Sony Corp Ａｄ変換装置、固体撮像素子、およびカメラシステム
JP2010268080A (ja) * 2009-05-12 2010-11-25 Canon Inc 固体撮像装置
US8310580B2 (en) * 2009-07-27 2012-11-13 Sony Corporation Solid-state imaging device and camera system for suppressing occurrence of quantization vertical streaks
JP5251778B2 (ja) * 2009-08-03 2013-07-31 ソニー株式会社 固体撮像装置、固体撮像装置のアナログ−デジタル変換方法および電子機器
GB2483236B (en) 2010-08-31 2017-08-30 Gigle Networks Ltd Analogue-to-digital conversion
EP2424114B1 (en) * 2010-08-31 2016-04-20 Broadcom Europe Ltd. Analogue-to-digital conversion
JP5808162B2 (ja) * 2011-06-23 2015-11-10 キヤノン株式会社 撮像素子、撮像装置及び撮像素子の駆動方法
JP5847737B2 (ja) * 2012-03-30 2016-01-27 キヤノン株式会社 光電変換装置および撮像システム
JP5865272B2 (ja) * 2012-03-30 2016-02-17 キヤノン株式会社 光電変換装置および撮像システム
JP5687664B2 (ja) * 2012-08-03 2015-03-18 オリンパス株式会社 Ａｄ変換回路および固体撮像装置
JP6486001B2 (ja) * 2013-12-25 2019-03-20 キヤノン株式会社 Ａｄ変換器、ａｄ変換装置、光電変換装置、撮像システム、およびａｄ変換方法
WO2016014860A1 (en) 2014-07-25 2016-01-28 Rambus Inc. Low-noise, high dynamic-range image sensor
JP6529352B2 (ja) * 2015-06-17 2019-06-12 キヤノン株式会社 撮像装置及び撮像システム
KR102577251B1 (ko) * 2016-03-17 2023-09-11 삼성전자주식회사 지문 감지 센서 및 이를 포함하는 전자 장치
US9967496B2 (en) * 2016-06-30 2018-05-08 Sony Corporation Active reset circuit for reset spread reduction in single-slope ADC
JP7277431B2 (ja) 2017-07-11 2023-05-19 バーテックス ファーマシューティカルズ インコーポレイテッド ナトリウムチャネルのモジュレーターとしてのカルボキサミド
WO2019130963A1 (ja) * 2017-12-26 2019-07-04 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、コンパレータ、及び、電子機器
JP7286431B2 (ja) 2019-06-20 2023-06-05 キヤノン株式会社 光電変換装置、光電変換システム、および移動体
JP7419013B2 (ja) * 2019-10-11 2024-01-22 キヤノン株式会社 光電変換装置及び撮像システム
JP2022119681A (ja) * 2021-02-04 2022-08-17 グディックス テクノロジー（エイチケー）カンパニー リミテッド 固体撮像装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6518910B2 (en) * 2000-02-14 2003-02-11 Canon Kabushiki Kaisha Signal processing apparatus having an analog/digital conversion function
JP4107269B2 (ja) * 2004-02-23 2008-06-25 ソニー株式会社 固体撮像装置
JP4423112B2 (ja) 2004-06-01 2010-03-03 キヤノン株式会社 固体撮像装置および撮像システム
JP2006197393A (ja) * 2005-01-14 2006-07-27 Canon Inc 固体撮像装置、カメラ、及び固体撮像装置の駆動方法
JP4855704B2 (ja) * 2005-03-31 2012-01-18 株式会社東芝 固体撮像装置
JP2008054256A (ja) 2006-08-28 2008-03-06 Sanyo Electric Co Ltd アナログデジタル変換器およびそれを用いた撮像回路

Also Published As

Publication number Publication date
US8063960B2 (en) 2011-11-22
JP2008199270A (ja) 2008-08-28
US20080192127A1 (en) 2008-08-14

Similar Documents

Publication Publication Date Title
JP4325681B2 (ja) 固体撮像装置、撮像装置
JP5076568B2 (ja) データ処理方法、データ処理装置、固体撮像装置、撮像装置、電子機器
JP4952301B2 (ja) 撮像装置およびカメラ
JP4786631B2 (ja) 固体撮像装置、撮像装置
JP4449565B2 (ja) 物理量分布検知の半導体装置
JP4524652B2 (ja) Ａｄ変換装置並びに半導体装置
JP4682750B2 (ja) Ｄａ変換装置
JP4281822B2 (ja) 固体撮像装置、撮像装置
US9374097B2 (en) Data processor, solid-state imaging device, imaging device, and electronic apparatus
JP5347341B2 (ja) 固体撮像装置、撮像装置、電子機器、ａｄ変換装置、ａｄ変換方法
JP5067011B2 (ja) 固体撮像装置、撮像装置、電子機器
JP4952498B2 (ja) データ処理装置、固体撮像装置、撮像装置、電子機器
JP2008136043A (ja) 固体撮像装置、撮像装置
JP2008136042A (ja) 固体撮像装置、撮像装置
JP2010154562A (ja) Ａｄ変換装置、固体撮像装置、半導体装置
JP2008172608A (ja) 固体撮像装置、撮像装置
JP4403402B2 (ja) Ａｄ変換方法およびａｄ変換装置並びに物理情報取得方法および物理情報取得装置
JP2013051497A (ja) 固体撮像装置、撮像装置および撮像方法
JP5263272B2 (ja) Ｄａ変換装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090406

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090519

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090601

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120619

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120619

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120619

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130619

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees