JP2010114550A - 撮像素子、撮像素子の駆動方法およびカメラ - Google Patents

Abstract

【課題】画素の高解像度化および高フレームレート化を実現することができる撮像素子、撮像素子の駆動方法およびカメラを提供する。
【解決手段】ＣＭＯＳイメージセンサ１は、画素部１０と、信号線ＬＶＳＬと、信号線に読み出し信号が伝搬されると、ホールド期間に読み出し信号をホールドするホールド回路部１６とを有する。ＣＭＯＳイメージセンサは、ホールド後の読み出し信号に対して信号処理を行うカラム処理回路１７と、信号線に伝搬された読み出し信号のホールド回路部への供給状態を制御する制御部１８とを有する。制御部は、ホールド期間には、信号線に伝搬された読み出し信号をホールド回路部に供給してホールド回路部に読み出し信号をホールドさせ、ホールド後には、信号線とホールド回路部との接続を切り離してカラム処理回路に読み出し信号に対する信号処理を行わせ、かつ、画素回路から信号が読み出される。
【選択図】図５

Description

本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等の撮像素子、撮像素子の駆動方法およびカメラに関するものである。

ＣＭＯＳイメージセンサ等の撮像素子を搭載したカメラが広く市場に流通している（特許文献１参照）。近年では、更なる画素の高解像度化および高フレームレート化が要望されている。
特開２００５−２７８１３５号公報

撮像素子では、カラム処理回路が、画素回路からアナログ信号を読み出し、このアナログ信号をデジタル信号に変換する。このとき、画素回路が出力したアナログ信号は、垂直信号線を介してカラム処理回路に入力される。
カラム処理回路によるアナログ信号の読み出し時には、垂直信号線にアナログ信号が伝搬されることによる信号の遅延が発生する。この信号遅延は、画素の高解像度化や高フレームレート化を阻害する要因となる。
特許文献１が開示する技術では、上述した信号遅延の問題により、更なる画素の高解像度化および高フレームレート化を達成することが困難である。

本発明は、画素の高解像度化および高フレームレート化を実現することができる撮像素子、撮像素子の駆動方法およびカメラを提供することにある。

本発明の撮像素子は、光電変換素子を有する複数の画素が行列状に配列された画素部と、上記画素の読み出し信号が伝搬される信号線と、ホールド期間に上記信号線の上記読み出し信号をホールドするホールド部と、上記ホールド部によるホールド後の上記読み出し信号に対して信号処理を行う処理部と、上記信号線に伝搬された上記読み出し信号の上記ホールド部への供給状態を制御する制御部とを有し、上記制御部は、上記ホールド期間には、上記信号線に伝搬された上記読み出し信号を上記ホールド部に供給して当該ホールド部に当該読み出し信号をホールドさせ、当該ホールド後には、上記信号線の上記読み出し信号の上記ホールド部への供給を停止して上記処理部に上記読み出し信号に対する上記信号処理を行わせ、かつ、上記画素から上記信号線に信号を読み出す。

本発明の撮像素子の駆動方法は、行列状に配列され、光電変換素子を有する画素部の画素から信号を読み出す第１のステップと、信号線に伝搬された上記画素の上記読み出し信号を、ホールド期間に当該読み出し信号をホールドするホールド部に供給する第２のステップと、上記ホールド期間に上記読み出し信号をホールドする第３のステップと、上記信号線の上記読み出し信号の上記ホールド部への供給を停止する第４のステップと、上記ホールド部による上記ホールド後の上記読み出し信号に対して信号処理を行い、かつ、上記画素から信号を読み出す第５のステップとを有する。

本発明のカメラは、撮像素子と、上記撮像素子の画素領域に入射光を導く光学系と、上記撮像素子の出力信号を処理する信号処理部とを有し、上記撮像素子は、光電変換素子を有する複数の画素が行列状に配列された画素部と、上記画素の読み出し信号が伝搬される信号線と、ホールド期間に上記信号線の上記読み出し信号をホールドするホールド部と、上記ホールド部によるホールド後の上記読み出し信号に対して信号処理を行う処理部と、上記信号線に伝搬された上記読み出し信号の上記ホールド部への供給状態を制御する制御部とを有し、上記制御部は、上記ホールド期間には、上記信号線に伝搬された上記読み出し信号を上記ホールド部に供給して当該ホールド部に当該読み出し信号をホールドさせ、当該ホールド後には、上記信号線の上記読み出し信号の上記ホールド部への供給を停止して上記処理部に上記読み出し信号に対する上記信号処理を行わせ、かつ、上記画素から上記信号線に信号を読み出す。

本発明によれば、行列状に配列され、光電変換素子を有する画素部の画素から信号線へ信号が読み出される。
このとき、制御部は、信号線に伝搬された画素の読み出し信号をホールド部へ供給する。そして、ホールド部は、ホールド期間に、信号線の読み出し信号をホールドする。
ホールド後、制御部は、信号線の読み出し信号のホールド部への供給を停止させる。そして、制御部は、処理部にホールド部によってホールドされた読み出し信号に対する信号処理を行わせ、かつ、画素から信号線へ信号を読み出す。

本発明によれば、画素の高解像度化および高フレームレート化を実現することができる。

以下、本発明の実施形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。
１．第１実施形態（ＣＭＯＳイメージセンサ）
２．第２実施形態（ＣＭＯＳイメージセンサの比較）
３．第３実施形態（カメラ）

〈１．第１実施形態〉
［ＣＭＯＳイメージセンサ１の構成例］
ＣＭＯＳイメージセンサの構成例を図１に関連付けて説明する。
図１は、本発明の第１実施形態に係るＣＭＯＳイメージセンサの構成例を示す概略ブロック図である。

図１に図示するＣＭＯＳイメージセンサ１は、画素部１０、画素回路（ＰＩＸ）１１、行選択回路１２、行駆動回路１３、定電流源回路１４、スイッチ部１５、ホールド回路部１６、カラム処理回路１７、制御部１８、水平転送回路１９、および出力回路２０を有する。

なお、ＣＭＯＳイメージセンサ１は、本発明の撮像素子に対応する。画素回路１１は、本発明の画素に対応する。行選択回路１２および行駆動回路１３は、本発明の駆動部に対応する。カラム処理回路１７は、本発明の処理部に対応する。行選択回路１２、行駆動回路１３、および制御部１８は、本発明の制御部に対応する。ホールド回路部１６は、本発明のホールド部に対応する。

画素部１０は、入射光を受光する画素領域であって、ｍ（行方向）×ｎ（列方向）個の画素回路１１がマトリクス状に配列されている。なお、図１には、ｍ（＝１，２，…）行ｎ（＝１，２，…）列目の画素回路１１のみが図示されている。
本発明によれば、画素の高解像度化および高フレームレート化を実現することができる。

各画素回路１１は、Ｒ（赤），Ｇ（緑），Ｂ（青）に対応したカラーフィルタが被され、たとえばベイヤ型の配列形態をもって配列されている。
同一行の画素回路１１には、転送信号線ＬＴＲＮ（ｍ）、リセット信号線ＬＲＳＴ（ｍ）、および選択信号線ＬＳＥＬ（ｍ）が共通に接続されている。
画素回路１１は、行駆動回路１３の制御の下、入射光を光電変換によって信号電荷（電子）に変換し、その電荷量に応じたアナログ信号（読み出し信号）を垂直信号線ＬＶＳＬ（ｎ）に出力する。

行選択回路１２は、画素部１０の行アドレスを選択するため行選択信号を行駆動回路１３に出力する。

行駆動回路１３は、行選択回路１２から行選択信号を受けて、選択行（ｍ行）の画素回路１１を駆動する。

定電流源回路１４は、垂直信号線ＬＶＳＬ（ｎ）に定電流を供給する。

スイッチ部１５は、接続スイッチを列アドレス毎に有する。スイッチ部１５の各接続スイッチは、制御部１８の制御信号Ｓ１によって、オンまたはオフに切り替えられる。スイッチ部１５の各接続スイッチがオンのとき、垂直信号線ＬＶＳＬ（ｎ）に伝搬されたアナログ信号は、ホールド回路部１６へ供給される。

ホールド回路部１６は、スイッチ部１５の各接続スイッチがオンのとき、垂直信号線ＬＶＳＬ（ｎ）に伝搬されたアナログ信号が入力され、このアナログ信号をホールドする。

カラム処理回路１７は、選択行の画素回路１１からアナログ信号をカラム（列アドレス）毎に読み出し、このアナログ信号をデジタル信号に変換する。このように、アナログ信号をデジタル信号に変換することを「ＡＤ変換」という。
このとき、カラム処理回路１７は、１水平走査期間（水平ブランキング期間）の１画素期間に、選択行の画素回路１１からアナログ信号を２回読み出す。そして、カラム処理回路１７は、このアナログ信号にＣＤＳ（Correlated Double Sampling；相関２重サンプリング）処理を施すことによって、リセットノイズ等を除去する。
その後、カラム処理回路１７は、水平転送回路１９を介して、デジタル信号を出力回路２０に出力する。

制御部１８は、参照電圧生成部１８１およびクロック生成部１８２を有する。
参照電圧生成部１８１は、たとえば、デジタル信号をアナログ信号に変換するＤＡＣ（Digital Analog Converter；不図示）等で構成されている。
制御部１８は、この参照電圧生成部１８１にてランプ（ＲＡＭＰ）波形状の参照電圧を生成し、この参照電圧をカラム処理回路１７に供給する。
制御部１８は、クロック生成部１８２にてクロック信号を生成し、このクロック信号をカラム処理回路１７に供給する。
制御部１８は、スイッチ部１５の各接続スイッチをオンまたはオフに制御する制御信号Ｓ１をスイッチ部１５の各接続スイッチに出力する。

水平転送回路１９は、列アドレスを順次選択し、カラム処理回路１７からデジタル信号を読み出す。そして、水平転送回路１９は、順次読み出したデジタル信号を出力回路２０に出力する。

出力回路２０は、水平転送回路１９から入力されたデジタル信号を増幅し、このデジタル信号を画像データとしてＣＭＯＳイメージセンサ１外部の画像処理装置に出力する。
出力回路２０が、たとえば、ゲイン調整、カラー補正、ホワイトバランス処理等の信号処理をデジタル信号に施すように構成してもよい。

［画素回路１１の回路構成例］
画素回路１１の回路構成例を図２に関連付けて説明する。
図２は、本発明の第１実施形態に係る画素回路の回路構成例を示す等価回路図である。
図２には、ｍ行ｎ列目の画素回路１１が例示されている。

図２に図示する画素回路１１は、たとえばフォトダイオードで形成された光電変換素子１１１、転送トランジスタ１１２、リセットトランジスタ１１３，増幅トランジスタ１１４，選択トランジスタ１１５、およびフローティングディフュージョンＦＤを有する。
なお、フローティングディフュージョンＦＤは、本発明の出力ノードに対応する。

［光電変換素子１１１］
光電変換素子１１１のアノード側は、接地（ＧＮＤ）されている。光電変換素子１１１のカソード側は、転送トランジスタ１１２のソースに接続されている。
光電変換素子１１１は、入射光をその光量に応じて電荷（電子）に光電変換し、その電荷を蓄積する。

各々のトランジスタには、ｎチャネルの絶縁ゲート型電界効果トランジスタが一例として採用されている。各々のトランジスタは、次のような接続形態を採っている。

［転送トランジスタ１１２］
転送トランジスタ１１２のソースは、光電変換素子１１１のカソード側に接続されている。転送トランジスタ１１２のドレインは、フローティングディフュージョンＦＤに接続されている。転送トランジスタ１１２のゲートは、転送信号線ＬＴＲＮ（ｍ）に接続されている。
転送トランジスタ１１２は、光電変換素子１１１が蓄積した電荷をフローティングディフュージョンＦＤに転送する。

［フローティングディフュージョンＦＤ］
フローティングディフュージョンＦＤは、転送トランジスタ１１２のドレイン、リセットトランジスタ１１３のソース、および増幅トランジスタ１１４のゲートが共通に接続されている。

［リセットトランジスタ１１３］
リセットトランジスタ１１３のソースは、フローティングディフュージョンＦＤに接続されている。リセットトランジスタ１１３のドレインは、電源電圧ＶＤＤに接続されている。リセットトランジスタ１１３のゲートは、リセット信号線ＬＲＳＴ（ｍ）が接続されている。
リセットトランジスタ１１３は、フローティングディフュージョンＦＤの電位を電源電圧ＶＤＤにリセットする。

［増幅トランジスタ１１４］
増幅トランジスタ１１４のソースは、選択トランジスタ１１５のドレインに接続されている。増幅トランジスタ１１４のドレインは、電源電圧ＶＤＤに接続されている。増幅トランジスタ１１４のゲートは、フローティングディフュージョンＦＤに接続されている。
増幅トランジスタ１１４は、フローティングディフュージョンＦＤの電位を増幅する。

詳細には、図２に図示するように、増幅トランジスタ１１４と、垂直信号線ＬＶＳＬ（ｎ）に接続された定電流源回路１４とによって、ソースフォロワ回路が形成されている。
このことから、垂直信号線ＬＶＳＬ（ｎ）の電位Ｖｓｌと、フローティングディフュージョンＦＤのポテンシャルＶｆｄとの間に、次の関係式が成立する。

（数１）
ｉｖ＝（１／２）・β・（Ｖｆｄ−Ｖｔｈ−Ｖｓｌ）^２ …（１）

（１）式において、ｉｖは定電流源回路１４が出力する電流ｉの電流値を、Ｖｔｈは増幅トランジスタ１１４の閾値を、βは所定の定数を表している。

（１）式によれば、電位Ｖｓｌ、ポテンシャルＶｆｄおよび閾値Ｖｔｈの間には、変動比が１に近い線形な関係が成立し、（Ｖｆｄ−Ｖｔｈ−Ｖｓｌ）は、一定の値となって、ポテンシャルＶｆｄの変動は、線形的に電位Ｖｓｌに反映される。

［選択トランジスタ１１５］
選択トランジスタ１１５のソースは、ノードＮＤ１にて垂直信号線ＬＶＳＬ（ｎ）に接続されている。選択トランジスタ１１５のドレインは、増幅トランジスタ１１４のソースに接続されている。選択トランジスタ１１５のゲートは、選択信号線ＬＳＥＬ（ｍ）に接続されている。
選択トランジスタ１１５は、画素回路１１の電荷の読み出し時に、オン状態となり、増幅トランジスタ１１４が増幅したアナログ信号電圧を垂直信号線ＬＶＳＬ（ｎ）に出力する。

［画素回路１１の駆動方法］
ここで、画素回路１１の駆動方法について説明する。ただし、説明の簡便化のため、スイッチ部１５の各接続スイッチがオンに保持され、画素回路１１から垂直信号線ＬＶＳＬ（ｎ）に読み出しされアナログ信号が、カラム処理回路１７に直接入力されるものとする。

図３は、本発明の第１実施形態に係る画素回路の駆動方法の例を示すタイミングチャートである。
図３（Ａ）は、リセット信号ＳＲＳＴを示す。図３（Ｂ）は、転送信号ＳＴＲＮを示す。図３（Ｃ）は、選択信号ＳＥＬを示す。図３（Ｄ）は、アナログ信号電圧ＶＳＬを示す。

時間ｔ１において、行選択回路１２が、ｍ行目のアドレスを選択したものとする。行駆動回路１３は、行選択回路１２から行選択信号を受けて、ｍ行目の画素回路１１の駆動を開始する。
このとき、行駆動回路１３は、図３（Ａ）に図示するように、パルス状のリセット信号をリセット信号線ＬＲＳＴ（ｍ）に供給する。同時に、行駆動回路１３は、図３（Ｂ）に図示するように、パルス状の転送信号ＳＴＲＮを転送信号線ＬＴＲＮ（ｍ）に供給する。

その結果、転送トランジスタ１１２およびリセットトランジスタ１１３は、パルス幅の期間、同時にオン状態となる。
これにより、光電変換素子１１１に蓄積されている電荷が、フローティングディフュージョンＦＤに転送される。
そして、光電変換素子１１１に蓄積された電荷が、電源電圧ＶＤＤに排出されると共に、フローティングディフュージョンＦＤの電位が、電源電圧ＶＤＤにリセットされる。
このように、フローティングディフュージョンＦＤの電位が電源電圧ＶＤＤにリセットされることを「リセット」あるいは「電子シャッタ」という。

リセットの実行後、光電変換素子１１１は、入射光を受けて電荷の蓄積を開始する。
時間ｔ２において、行駆動回路１３は、図３（Ｃ）に図示するように、ハイレベルの選択信号ＳＥＬを電荷の読み出し動作が終了する時間ｔ６まで選択信号線ＬＳＥＬ（ｍ）に供給する。
これにより、画素回路１１の選択トランジスタ１１５は、同一行の画素回路１１の電荷の読み出し動作が終了するまでオン状態が保持される。

時間ｔ２において、行駆動回路１３は、図３（Ａ）に図示するように、パルス状のリセット信号ＳＲＳＴをリセット信号線ＬＲＳＴ（ｍ）に供給する。
これにより、フローティングディフュージョンＦＤの電位が一旦、電源電圧ＶＤＤにリセットされる。選択トランジスタ１１５がオン状態であるため、フローティングディフュージョンＦＤの電位がアナログ信号電圧ＶＳＬとして垂直信号線ＬＶＳＬ（ｎ）に出力される。

このとき垂直信号線ＬＶＳＬ（ｎ）に伝搬されたアナログ信号ＶＳＬは、リセットによるリセットレベルでの信号であることから「リセット信号（第１の信号）」と呼ばれる。
このリセット信号、すなわちアナログ信号ＶＳＬは、図３（Ｄ）に図示するように、時間ｔ２から急激に上昇し、時間ｔ３にて一定の値に安定（セトリング）するものとする。

時間ｔ３において、１回目のアナログ信号ＶＳＬ、すなわち、リセット信号の読み出しが行われる。
このとき、カラム処理回路１７は、垂直信号線ＬＶＳＬ（ｎ）に伝搬されたアナログ信号ＶＳＬを読み出し、アナログ信号電圧ＶＳＬをＡＤ変換する。
なお、カラム処理回路１７がリセット信号をＡＤ変換する期間のことを、以下便宜的に「Ｐ相」と呼ぶ。

時間ｔ４において、行駆動回路１３は、図３（Ｂ）に図示するように、パルス状の転送信号ＳＴＲＮを転送信号線ＬＴＲＮ（ｍ）に供給する。
パルス幅の期間、転送トランジスタ１１２がオン状態となり、リセットトランジスタ１１３は、オフ状態に保持されている。
これにより、光電変換素子１１１に蓄積されている電荷は、フローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの電位は、増幅トランジスタ１１４によって増幅される。

図３（Ｂ）に図示する転送信号ＳＴＲＮにおいて、時間ｔ１におけるパルスの立ち下がりから時間ｔ４におけるパルスの立ち下がりまでの期間Δｔは、光電変換素子１１１に蓄積が電荷を蓄積する「電荷蓄積期間」と呼ばれる。

図２に図示するように、増幅トランジスタ１１４と垂直信号線ＬＶＳＬ（ｎ）に接続された定電流源回路１４とによって、ソースフォロワ回路が形成されていることから、定電流源回路１４と増幅トランジスタ１１４との間にバイアス電流が流れる。
これにより、増幅されたフローティングディフュージョンＦＤの電位は、選択トランジスタ１１５を介し、アナログ信号ＶＳＬとして垂直信号線ＬＶＳＬ（ｎ）に出力される。

このとき垂直信号線ＬＶＳＬ（ｎ）に伝搬されたアナログ信号ＶＳＬは、光電変換素子１１１が蓄積した信号電荷であることから「蓄積信号（第２の信号）」と呼ばれる。
この蓄積信号、すなわちアナログ信号ＶＳＬは、図３（Ｄ）に図示するように、時間ｔ４から下降し、時間ｔ５にて一定の値に安定するものとする。

時間ｔ５において、２回目のアナログ信号ＶＳＬ、すなわち、蓄積信号の読み出しが行われる。
このとき、カラム処理回路１７は、画素回路１１が垂直信号線ＬＶＳＬ（ｎ）に出力したアナログ信号ＶＳＬを読み出し、アナログ信号ＶＳＬをＡＤ変換する。
なお、カラム処理回路１７が蓄積信号をＡＤ変換する期間のことを、以下便宜的に「Ｄ相」と呼ぶ。

カラム処理回路１７は、１回目に読み出したリセット信号と２回目に読み出した蓄積信号との差分をデジタル化する。
この差分には、光電変換素子１１１による光電変換によって蓄積されたフローティングディフュージョンＦＤの電荷量が反映されている。

その後、水平転送回路１９は、列アドレスを順次選択し、カラム処理回路１７からデジタル信号を読み出す。そして、水平転送回路１９は、順次読み出したデジタル信号を出力回路２０に出力する。
出力回路２０は、水平転送回路１９から入力されたデジタル信号を増幅し、このデジタル信号を画像データとしてＣＭＯＳイメージセンサ１外部の画像処理装置に出力する。

［ローリングシャッタ］
図４は、本発明の第１実施形態に係るローリングシャッタの例を説明するための概念図である。
図４において、横軸は時間経過を示し、縦軸は選択行アドレスを示す。

上述した画素回路１１は、リセット信号線ＬＲＳＴ（ｍ）、転送信号線ＬＴＲＮ（ｍ）および選択信号線ＬＳＥＬ（ｍ）を行単位で共有していることから、リセットやリセット信号等の読み出しは、行単位で行われる。
このため、１フレーム期間に、全ての画素回路１１からアナログ信号（画素信号）の読み出しを行う際には、行選択回路１２は、行アドレスを１行目から最終行目まで順次選択する。
そして、行駆動回路１３は、行選択回路１２による行選択信号に基づき、図４に図示する破線Ａのように、画素回路１１を１行目から最終行目まで順次駆動してリセットを行う。
その後、行駆動回路１３は、図４に図示する実線Ｂのように、画素回路１１を１行目から最終行目まで順次駆動してリセット信号および蓄積信号の読み出しを行う。

ただし、全ての画素回路１１に対する電荷蓄積期間Δｔを等しくするために、破線Ａで示されるリセットと、実線Ｂで示されるリセット信号および蓄積信号の読み出しとが行毎に同じ順序で実行される。このような電子シャッタ（リセット）の機構は、「ローリングシャッタ」と呼ばれる。

図４に図示する電荷蓄積期間Δｔは、時間ｔ１におけるリセットのタイミングと、時間ｔ４において転送信号ＳＴＲＮがハイレベルとなるタイミングとの調整により決定される（図３参照）。
たとえば、動画では、リセット信号および蓄積信号の読み出し周期が１フレーム期間に固定されるため、リセットのタイミングを可変することによって、露光時間を任意に調整することができる。ただし、露光時間の調整は、１フレーム期間未満の範囲内で行われる。

電荷蓄積期間Δｔをより短期間に設定した場合には、図４に図示する任意の経過時間ｔにおいて、ｍ１行目でのリセット信号および蓄積信号の読み出しと（点α参照）、ｍ２行目でのリセットと（点β参照）が略同時に実行される場合がある。
この場合、時分割で、たとえば、ｍ１行目にてリセット信号および蓄積信号の読み出しが実行され、この直後に、ｍ２行目にてリセットが実行される。

［スイッチ部１５およびホールド回路部１６の構成例］
スイッチ部１５およびホールド回路部１６を図５に関連付けて説明する。
図５は、本発明の第１実施形態に係るスイッチ部およびホールド回路部の構成例を示すブロック図である。図５には、カラム処理回路１７や水平転送回路１９の構成例も併せて図示されている。

図５に図示するスイッチ部１５は、接続スイッチ１５１を列アドレス毎に有する。ホールド回路部１６は、ホールド回路１６１を列アドレス毎に有する。
図５では、ｎ列目の接続スイッチ１５１およびホールド回路１６１について説明する。

［接続スイッチ１５１］
接続スイッチ１５１の接続端子Ｃ１は、垂直信号線ＬＶＳＬ（ｎ）に接続されている。接続スイッチ１５１の接続端子Ｃ２は、ホールド回路１６１の入力端子に接続されている。
接続スイッチ１５１は、制御部１８から入力される制御信号Ｓ１によって、垂直信号線ＬＶＳＬ（ｎ）とホールド回路１６１との接続をオンまたはオフに切り替える。
詳細には、接続スイッチ１５１は、後述のＡＤＣ１７１によるリセット信号の読み出し時に、オフからオンに切り替わり、ホールド回路１６１によるリセット信号電圧のホールド後に、オンからオフに切り替わる。接続スイッチ１５１は、ＡＤＣ１７１による蓄積信号の読み出し時にも、同様の動作を行う。

［ホールド回路１６１］
ホールド回路１６１の入力端子は、接続スイッチ１５１の接続端子Ｃ２に接続されている。ホールド回路１６１の出力端子は、ＡＤＣ１７１の比較器１７１１の第１入力端子（図９参照）に接続されている。
ホールド回路１６１の入力端子には、接続スイッチ１５１がオンの場合に、垂直信号線ＬＶＳＬ（ｎ）に伝搬されたアナログ信号電圧ＶＳＬが入力される。
ホールド回路１６１は、このアナログ信号電圧ＶＳＬをホールド（保持）し、ホールドしているアナログ信号電圧ＶＳＬをＡＤＣ１７１に出力する。
なお、ホールド回路１６１がアナログ信号電圧ＶＳＬをホールドする期間をホールド期間という。
アナログ信号電圧ＶＳＬのホールド後、接続スイッチ１５１がオンからオフに切り替わっても、ホールド回路１６１は、ホールドしているアナログ信号電圧ＶＳＬをＡＤＣ１７１に出力することができる。

［カラム処理回路１７の構成例］
以下、カラム処理回路１７を図５に関連付けて説明する。
図５に図示するカラム処理回路１７は、ＡＤＣ（Analog Digital Converter）１７１およびラッチ回路１７２を列アドレス毎に有する。
図５では、ｎ列目のＡＤＣ１７１およびラッチ回路１７２について説明する。

カラム処理回路１７の各構成要素は、次のような接続形態を採っている。
ＡＤＣ１７１の入力側は、ホールド回路１６１の出力端子に接続されている。ＡＤＣ１７１の出力側は、ラッチ回路１７２の入力端子に接続されている。

ラッチ回路１７２の入力端子は、ＡＤＣ１７１の出力側に接続されている。ラッチ回路１７２の出力端子は、転送スイッチ１９１を介して転送バス１９２に接続されている。

水平転送回路１９は、列アドレス分（ｎ個）の転送スイッチ１９１および転送バス１９２を有する。
各転送スイッチ１９１は、ラッチ回路１７２の出力端子と転送バス１９２との間に接続されている。
転送バス１９２は、ビット数分の信号線で構成され、各信号線の一端が出力回路２０に共通に接続されている。

［ＡＤＣ１７１］
ＡＤＣ１７１は、選択列の画素回路１１からアナログ信号ＶＳＬを１画素期間に２回読み出すことによって、ＡＤ変換を行う。
具体的には、Ｐ相では、ＡＤＣ１７１は、リセット信号としてのアナログ信号ＶＳＬをデジタル信号に変換する。Ｄ相では、ＡＤＣ１７１は、蓄積信号としてのアナログ信号ＶＳＬをデジタル信号に変換する。

ところで、これらのデジタル信号は、リセット成分やオフセット成分等のノイズを含み、画素回路１１が取得した本来の画素信号をＡ／Ｄ変換したものではない。
そこで、ＡＤＣ１７１は、Ｐ相にてＡＤ変換したリセット信号とＤ相にてＡＤ変換した蓄積信号との差分のデジタル値（カウント値）を本来のデジタル値としてラッチ回路１７２に出力する。

［ラッチ回路１７２］
ラッチ回路１７２は、水平転送回路１９によって転送スイッチ１９１がオフに保持されている期間、ＡＤＣ１７１から入力されたデジタル値をラッチ（記憶）する。

［水平転送回路１９］
水平転送回路１９は、列アドレスを選択し、ラッチ回路１７２からデジタル値を読み出す場合に、たとえば、各列の転送スイッチ１９１を１列目から最終列目まで順次オフからオンに切り替え、各列のラッチ回路１７２からデジタル値を読み出す。
ｎ列目の転送スイッチ１９１がオフからオンに切り替わると、ラッチ回路１７２から読み出されたデジタル値は、転送バス１９２を介して出力回路２０に転送される。

［ホールド回路１６１の詳細］
ホールド回路１６１について、図６および図７を参照しながら詳細に説明する。
図６は、本発明の第１実施形態に係るホールド回路の構成例を示す等価回路図である。
図７は、本発明の第１実施形態に係るホールド回路の基本的な構成例を示す等価回路図である。

図６に図示するホールド回路１６１は、キャパシタ１６１１、および出力部ＯＵＮＩＴを有する。
出力部ＯＵＮＩＴは、ＯＰアンプ（operational amplifier；演算増幅器）１６１２によって、ボルテージフォロア回路が構成されている。
キャパシタ１６１１の第１電極は、接地（ＧＮＤ）されている。キャパシタ１６１１の第２電極は、ノードＮＤ２に接続されている。
ＯＰアンプ１６１２の非反転入力端子（＋）は、ノードＮＤ２に接続されている。ＯＰアンプ１６１２の反転入力端子（−）および出力端子は、ＯＰアンプ１６１２の出力が反転入力端子に負帰還されるように、ノードＮＤ３に共通に接続されている。
ノードＮＤ２は、接続スイッチ１５１の接続端子Ｃ２に接続されている。
ノードＮＤ３は、カラム処理回路１７の比較器１７１１の第１入力端子（図９参照）に接続されている。

図６に図示する構成のホールド回路１６１は、次のように動作する。
接続スイッチ１５１がオフからオンに切り替わると、選択行の画素回路１１から垂直信号線ＬＶＳＬ（ｎ）を介してアナログ信号電圧ＶＳＬがノードＮＤ２に供給される。
キャパシタ１６１１は、このアナログ信号電圧ＶＳＬのチャージ（蓄積）を開始し、ホールド電圧がアナログ信号電圧ＶＳＬに達するまでチャージを行う。
このホールド電圧は、キャパシタ１６１１の第１電極および第２電極間の電圧を指す。ホールド電圧がアナログ信号電圧ＶＳＬに達するまでの期間を充電期間という。
ただし、チャージの開始時には、キャパシタ１６１１が放電しているものとする。

ＯＰアンプ１６１２の非反転入力端子にノードＮＤ２の電位が入力されると、ＯＰアンプ１６１２の出力がそのまま反転入力端子に負帰還されるため、ＯＰアンプ１６１２は、ノードＮＤ２の電位をノードＮＤ３にそのまま出力する。

キャパシタ１６１１のチャージが完了すると、接続スイッチ１５１がオンからオフに切り替わる。
このとき、キャパシタ１６１１がアナログ信号電圧ＶＳＬをホールドしているため、ＯＰアンプ１６１２は、ノードＮＤ２の電位、すなわちアナログ信号電圧ＶＳＬをノードＮＤ３にそのまま出力する。このアナログ信号電圧ＶＳＬは、キャパシタ１６１１が放電を開始するまでホールドされる。

上述したように、ホールド回路１６１はアナログ信号電圧ＶＳＬをホールドすることができればよいため、図７に図示するように、キャパシタ１６１１のみを使用して、ホールド回路１６１ａを構成することもできる。
しかし、図７に図示するホールド回路１６１ａは、出力部ＯＵＮＩＴが設けられていないため、キャパシタ１６１１のホールド電圧が比較器１７１１にそのまま出力され、ホールド電圧を低インピーダンスで出力することができない。

このため、アナログ信号電圧ＶＳＬは、後段のＡＤＣ１７１にてＡＤ変換を行う際に、比較器１７１１の反転出力に伴う反転ノイズの影響を受けやすい。この影響を防止するためには、キャパシタ１６１１のキャパシタサイズ（静電容量）を大きくする必要がある。
キャパシタサイズを大きくした場合、アナログ信号電圧ＶＳＬのチャージに要する時間が増大し、リセット信号や蓄積信号の読み出しの高速化が阻害される。
したがって、ホールド回路１６１には、図６に図示するように、低インピーダンス出力が可能な出力部ＯＵＮＩＴを設けることが望ましい。
なお、ホールド回路１６１は、低インピーダンス出力が可能であるため、固定したゲインが掛かっていてもよい。
［ホールド回路１６１の変形例］
ホールド回路１６１は、図８に図示するように構成することもできる。
図８は、本発明の第１実施形態に係るホールド回路の変形例を示す等価回路図である。

図８に図示するホールド回路１６１ｂの出力部ＯＵＮＩＴは、トランジスタ１６１３およびトランジスタ１６１４によって、ソースフォロア回路が構成されている。
トランジスタ１６１３および１６１４には、ｎチャネルの絶縁ゲート型電界効果トランジスタが一例として採用されている。
トランジスタ１６１３のドレインは、電源電圧ＶＤＤに接続されている。トランジスタ１６１３のゲートは、ノードＮＤ２に接続されている。
トランジスタ１６１３のソースおよびトランジスタ１６１４のドレインは、ノードＮＤ３に共通に接続されている。
トランジスタ１６１４のソースは、接地されている。トランジスタ１６１４のゲートには、たとえば、トランジスタ１６１４が電流源として動作する所定の電圧が印加される。

出力部ＯＵＮＩＴは、ソースフォロア回路であるため、ノードＮＤ２の電位はノードＮＤ３の電位に線形に反映されて、低インピーダンスで出力される。
図８に図示するホールド回路１６１ｂをホールド回路１６１の代わりに採用しても、先に述べたホールド回路１６１と同様の効果を得ることができる。

［ＡＤＣ１７１の構成例］
図５に図示するＡＤＣ１７１の詳細な構成例について説明する。
図９は、本発明の第１実施形態に係るＡＤＣの構成例を示す概略ブロック図である。
図９には、ｎ行目のＡＤＣ１７１が図示されている。

図９に図示するＡＤＣ１７１は、比較器１７１１、ゲート回路１７１２、およびカウンタ（ＣＮＴ）１７１３を有する。なお、比較器１７１１は、本発明の比較部に対応する。

ＡＤＣ１７１の各構成要素は、次のような接続形態を採っている。
比較器１７１１の第１入力端子は、ホールド回路１６１の出力端子（ノードＮＤ３）に接続されている。比較器１７１１の第２入力端子は、第１信号線Ｌ１に接続されている。比較器１７１１の出力端子は、ゲート回路１７１２の第１入力端子に接続されている。

ゲート回路１７１２の第１入力端子は、比較器１７１１の出力端子に接続されている。ゲート回路１７１２の第２入力端子は、第２信号線Ｌ２に接続されている。ゲート回路１７１２の出力端子は、カウンタ１７１３の入力端子に接続されている。

カウンタ１７１３の入力端子は、ゲート回路１７１２の出力端子に接続されている。カウンタ１７１３の出力端子は、ラッチ回路１７２（図５参照）に接続されている。

第１信号線Ｌ１は、一端が制御部１８の参照電圧生成部１８１に接続されている。
第２信号線Ｌ２は、一端が制御部１８のクロック生成部１８２に接続されている。

［比較器１７１１］
比較器１７１１の第１入力端子には、ホールド回路１６１によってホールドされたアナログ信号電圧ＶＳＬが入力される。比較器１７１１の第２入力端子には、制御部１８から参照電圧Ｖｒｅｆが第１信号線Ｌ１を介して入力される。

この参照電圧Ｖｒｅｆは、図９に図示するように、制御部１８が生成するクロック信号ＣＫに同期して、初期電圧から一定のステップ幅で減少するランプ波形状の信号電圧である。この初期電圧は、たとえば、黒電位（黒基準）である。

比較器１７１１は、アナログ信号電圧ＶＳＬと参照電圧Ｖｒｅｆとが入力されると、アナログ信号電圧ＶＳＬと参照電圧Ｖｒｅｆとの大小の比較を開始する。参照電圧Ｖｒｅｆがアナログ信号電圧ＶＳＬよりも小さくなったとき、比較器１７１１の出力は反転する。

たとえば、参照電圧Ｖｒｅｆがアナログ信号電圧ＶＳＬよりも大きい場合には（Ｖｒｅｆ＞ＶＳＬ）、比較器１７１１は、ハイレベルの出力信号ＳＣＯをゲート回路１７１２の第１入力端子に出力する。
逆に、参照電圧Ｖｒｅｆがアナログ信号電圧ＶＳＬよりも小さい場合には（Ｖｒｅｆ＜ＶＳＬ）、比較器１７１１は、反転出力としてローレベルの出力信号ＳＣＯをゲート回路１７１２の第１入力端子に出力する。

［ゲート回路１７１２］
ゲート回路１７１２の第１入力端子には、比較器１７１１から出力信号ＳＣＯが入力される。ゲート回路１７１２の第２入力端子には、制御部１８からクロック信号ＣＫが第２信号線を介して入力される。

ゲート回路１７１２は、比較器１７１１が双方の電圧の比較を開始し、比較器１７１１の出力が反転するまでの期間、クロック信号ＣＫをカウンタ１７１３の入力端子に出力する。比較器１７１１の出力が反転したとき、ゲート回路１７１２は、カウンタ１７１３のカウントを停止させる。

たとえば、出力信号ＳＣＯがハイレベルのとき、ゲート回路１７１２は、クロック信号ＣＫをカウンタ１７１３に出力する。
出力信号ＳＣＯがハイレベルからローレベルに反転したとき、ゲート回路１７１２は、カウンタ１７１３へのクロック信号ＣＫの出力を停止する。

［カウンタ１７１３］
カウンタ１７１３の入力端子には、比較器１７１１が双方の電圧の比較を開始し、比較器１７１１の出力が反転するまでの期間、ゲート回路１７１２からクロック信号ＣＫが入力される。
カウンタ１７１３は、クロック信号ＣＫの入力開始と共にカウントを開始し、クロック信号ＣＫの停止と共にカウントを停止する。

詳細には、カウンタ１７１３は、Ｐ相ではクロック信号ＣＫをダウンカウントとし、Ｄ相ではクロック信号ＣＫをＰ相でのダウンカウント終了後のカウント値からアップカウントする。
ここで、Ｐ相でのカウント値をカウント値ＣＮＰ（第１のカウント値）と表し、Ｄ相でのカウント値をカウント値ＣＮＤ（第２のカウント値）と表すものとする。

Ｐ相でのカウント値ＣＮＰは、リセット信号に対するカウント値であり、Ｄ相でのカウント値ＣＮＤは、蓄積信号に対するカウント値である。
したがって、本来の画素信号によるカウント値ΔＣＮは、Ｄ相でのカウント値ＣＮＤとＰ相でのカウント値ＣＮＰとの差分ΔＣＮ（＝ＣＮＤ−ＣＮＰ）を算出することによって、求めることができる。

あるいは、カウンタ１７１３を次のように動作させることもできる。
たとえば、カウンタ１７１３が、Ｐ相ではクロック信号ＣＫをアップカウントする。Ｐ相でのアップカウント終了後に、カウンタ１７１３が、カウント値ＣＮＰの符号を反転させ、この符号が反転したカウント値ＣＮＰからアップカウントを開始してもよい。
この場合も、本来のカウント値ΔＣＮは、Ｄ相でのカウント値ＣＮＤとＰ相でのカウント値ＣＮＰとの差分ΔＣＮ（＝ＣＮＤ−ＣＮＰ）を算出することによって、求めることができる。

カウンタ１７１３は、Ｄ相でのカウント終了後、上述した本来のカウント値ΔＣＮを算出し、カウント値ΔＣＮをラッチ回路１７２（図５参照）に出力する。

［ＣＭＯＳイメージセンサの動作例］
ＣＭＯＳイメージセンサの動作例を図１０に関連付けて説明する。
図１０は、本発明の第１実施形態に係るＣＭＯＳイメージセンサの動作例を示すフローチャートである。

［ステップＳＴ１１；リセット信号の読み出し］
ｍ行目の画素回路１１が駆動されるものとする。このとき、行選択回路１２は、ｍ行目の行アドレスを選択し、行駆動回路１３は、ｍ行目の画素回路１１を駆動する。

図３に図示する時間ｔ３（Ｐ相）において、カラム処理回路１７の各ＡＤＣ１７１は、ｍ行目の画素回路１１からリセット信号を読み出す。
ただし、この時点では、スイッチ部１５の各接続スイッチ１５１がオフに保持されており、ホールド回路１６１と垂直信号線ＬＶＳＬ（ｎ）とは、切断されている。
したがって、ｍ行目の画素回路１１が、リセット信号としてのアナログ信号ＶＳＬを垂直信号線ＬＶＳＬ（ｎ）に出力するが、ホールド回路１６１には、このアナログ信号ＶＳＬがまだ入力されていない。

［ステップＳＴ１２；信号電位のホールド］
制御部１８は、制御信号Ｓ１をスイッチ部１５に出力し、各接続スイッチ１５１をオフからオンに切り替える。
これにより、垂直信号線ＬＶＳＬ（ｎ）とホールド回路１６１とが接続されて、ホールド回路１６１には、リセット信号としてのアナログ信号電圧ＶＳＬが入力される。そして、ホールド回路１６１は、このアナログ信号電圧ＶＳＬのホールドを開始する。

キャパシタ１６１１のホールド電圧がアナログ信号電圧ＶＳＬに達し、チャージが完了すると、制御部１８は、制御信号Ｓ１をスイッチ部１５に出力し、各接続スイッチ１５１をオンからオフに切り替える。これにより、垂直信号線ＬＶＳＬ（ｎ）とホールド回路１６１との接続が切断される。

［ステップＳＴ１３；リセット信号のＡＤ変換］
比較器１７１１は、アナログ信号電圧（リセット信号電圧）ＶＳＬと参照電圧Ｖｒｅｆとが入力されると、アナログ信号電圧ＶＳＬと参照電圧Ｖｒｅｆとの大小の比較（第１の比較）を開始する。
参照電圧Ｖｒｅｆがアナログ信号電圧ＶＳＬよりも大きい場合には（Ｖｒｅｆ＞ＶＳＬ）、比較器１７１１は、ハイレベルの出力信号ＳＣＯをゲート回路１７１２の第１入力端子に出力する。
そして、参照電圧Ｖｒｅｆがアナログ信号電圧ＶＳＬよりも小さくなったとき（Ｖｒｅｆ＜ＶＳＬ）、比較器１７１１は、反転出力としてローレベルの出力信号ＳＣＯをゲート回路１７１２の第１入力端子に出力する。

その後、ゲート回路１７１２は、比較器１７１１が双方の電圧の比較を開始し、比較器１７１１の出力が反転するまでの期間、クロック信号ＣＫをカウンタ１７１３の入力端子に出力する。
そして、カウンタ１７１３は、比較器１７１１が双方の電圧の比較を開始し、比較器１７１１の出力が反転するまでの期間、クロック信号ＣＫをダウンカウントする。

［ステップＳＴ１４；蓄積信号の読み出し］
図３に図示する時間ｔ５（Ｄ相）において、カラム処理回路１７の各ＡＤＣ１７１は、ｍ行目の画素回路１１から蓄積信号を読み出す。
ただし、この時点では、スイッチ部１５の各接続スイッチ１５１がオフに保持されており、ホールド回路１６１と垂直信号線ＬＶＳＬ（ｎ）とは、切断されている。
したがって、ｍ行目の画素回路１１が、蓄積信号としてのアナログ信号ＶＳＬを垂直信号線ＬＶＳＬ（ｎ）に出力するが、ホールド回路１６１には、このアナログ信号電圧ＶＳＬがまだ入力されていない。

［ステップＳＴ１５；信号電位のホールド］
ステップＳＴ１２の処理と同様に、制御部１８は、制御信号Ｓ１をスイッチ部１５に出力し、各接続スイッチ１５１をオフからオンに切り替える。
これにより、垂直信号線ＬＶＳＬ（ｎ）とホールド回路１６１とが接続されて、ホールド回路１６１には、蓄積信号としてのアナログ信号電圧ＶＳＬが入力される。そして、ホールド回路１６１は、このアナログ信号電圧ＶＳＬのホールドを開始する。

キャパシタ１６１１のホールド電圧がアナログ信号電圧ＶＳＬに達し、チャージが完了すると、制御部１８は、制御信号Ｓ１をスイッチ部１５に出力し、各接続スイッチ１５１をオンからオフに切り替える。これにより、垂直信号線ＬＶＳＬ（ｎ）とホールド回路１６１との接続が切断される。

［ステップＳＴ１６；蓄積信号のＡＤ変換］
比較器１７１１は、アナログ信号電圧（蓄積信号電圧）ＶＳＬと参照電圧Ｖｒｅｆとが入力されると、アナログ信号電圧ＶＳＬと参照電圧Ｖｒｅｆとの大小の比較（第２の比較）を開始する。
そして、参照電圧Ｖｒｅｆがアナログ信号電圧ＶＳＬよりも小さくなったとき、比較器１７１１は、反転出力としてローレベルの出力信号ＳＣＯをゲート回路１７１２の第１入力端子に出力する。

その後、ゲート回路１７１２は、比較器１７１１が双方の電圧の比較を開始し、比較器１７１１の出力が反転するまでの期間、クロック信号ＣＫをカウンタ１７１３の入力端子に出力する。
そして、カウンタ１７１３は、クロック信号ＣＫをＰ相でのダウンカウント終了後のダウンカウント値からアップカウントする。カウンタ１７１３は、Ｄ相でのカウント終了後、上述した本来のカウント値ΔＣＮを算出し、カウント値ΔＣＮをラッチ回路１７２に出力する。

これにより、各列のラッチ回路１７２は、水平転送回路１９によって転送スイッチ１９１がオンに切り替わるまでの期間、カウンタ１７１３から入力されたカウント値ΔＣＮをラッチする。

［ステップＳＴ１７；電子シャッタ操作］
ローリングシャッタにて説明したように、時分割にて一定アドレス間隔を経た他行の画素回路１１をリセットする必要がある場合には、ｍ行目または他行の画素回路１１に対して電子シャッタ（リセット）が実行される。
したがって、時分割操作にてリセットを実行しない場合には、ステップＳＴ１７の処理は実行されず、ステップＳＴ１５の処理の次に、ステップＳＴ１８の処理が実行される。

［ステップＳＴ１８；行アドレスのインクリメント］
水平転送回路１９は、各列の転送スイッチ１９１を１列目から最終列目まで順次オンに切り替え、各列のラッチ回路１７２からカウント値ΔＣＮを読み出す。
ｎ列目の転送スイッチ１９１がオンに切り替わると、ラッチ回路１７２から読み出されたカウント値ΔＣＮは、転送バス１９２を介して出力回路２０に転送される。

行アドレスをインクリメントするため、行選択回路１２は、（ｍ＋１）行目の行アドレスを選択し、行駆動回路１３は、（ｍ＋１）行目の画素回路１１を駆動する。
逆に、行アドレスをデクリメントし、行駆動回路１３が、（ｍ−１）行目の画素回路１１を駆動することもできる。
その後、カラム処理回路１７は、（ｍ＋１）行目の画素回路１１に対して、ステップＳＴ１１の処理を行う。

［ＣＭＯＳイメージセンサ１の並列動作］
画素部１０からのアナログ信号の読み出し、カラム処理回路１７によるＡＤ変換、およびデジタル信号の外部出力に関する動作は、適宜並列に行われる。この並列動作を図１０に関連づけて説明する。

図１１は、本発明の第１実施形態に係るＣＭＯＳイメージセンサの並列動作の例を示すシーケンス図である。
図１１には、ｍ行および（ｍ＋１）行目の画素回路１１に対する並列動作が例示されている。

［期間Ｔａ］
図１１に図示する期間Ｔａにおいて、ｍ行目の画素回路１１に対するリセット信号の読み出しが行われる（ステップＳＴ１１参照）。

［期間Ｔｂ］
期間Ｔｂにおいて、ｍ行目の画素回路１１に対する蓄積信号の読み出し（ステップＳＴ１４参照）とリセット信号のＡＤ変換（ステップＳＴ１３参照）とが並列して行われる。

［期間Ｔｃ］
期間Ｔｃにおいて、ｍ行目の画素回路１１に対する電子シャッタ操作（ステップＳＴ１７参照）と蓄積信号のＡＤ変換（ステップＳＴ１６参照）とが並列して行われる。
（ｍ＋１）行目の画素回路１１に対するリセット信号の読み出し（ステップＳＴ１１参照）と蓄積信号のＡＤ変換（ステップＳＴ１６参照）とも並列して行われる。

［期間Ｔｄ］
期間Ｔｄにおいて、（ｍ＋１）行目の画素回路１１に対する蓄積信号の読み出し（ステップＳＴ１４）と、（ｍ＋１）行目の画素回路１１に対するリセット信号のＡＤ変換（ステップＳＴ１３）とが並列して行われる。
これに加え、期間Ｔｃにおいてｍ行目の画素回路１１に対して行われた蓄積信号のＡＤ変換によるデジタル信号が水平転送回路１９を介して出力回路２０に転送される。

以上、第１実施形態によれば、ホールド回路１６１がリセット信号をホールドすることにより、リセット信号のＡＤ変換と蓄積信号の読み出しとが並列して行われる。
さらに、ホールド回路１６１が蓄積信号をホールドすることにより、蓄積信号のＡＤ変換と電子シャッタ操作とが並列して行われる。
この他、蓄積信号のＡＤ変換と次の選択行の画素回路１１に対するリセット信号の読み出しとが並列して行われる。

このことから、画素部からのアナログ信号の読み出しに要する十分な時間的マージンを確保しつつ、いち早くアナログ信号に対してＡＤ変換を施すことができる。その結果、画素の高解像度化および高フレームレート化を実現することができる。

〈２．第２実施形態〉
第２実施形態では、図１に図示するスイッチ部１５およびホールド回路部１６が搭載されていない場合のＣＭＯＳイメージセンサを例に挙げ、このイメージセンサと第１実施形態に係るイメージセンサとの比較を行う。

［ＣＭＯＳイメージセンサ１ａの構成例］
上述したＣＭＯＳイメージセンサを図１２に関連付けて説明する。
図１２は、本発明の第２実施形態に係るＣＭＯＳイメージセンサの構成例を示す概略ブロック図である。
図１３は、本発明の第２実施形態に係るカラム処理回路の周辺部の構成例を示す概略ブロック図である。

図１２に図示するＣＭＯＳイメージセンサ１ａは、画素部１０、画素回路（ＰＩＸ）１１、行選択回路１２、行駆動回路１３、定電流源回路１４、カラム処理回路１７、制御部１８、水平転送回路１９、および出力回路２０を有する。

このように、ＣＭＯＳイメージセンサ１ａには、図１に図示するスイッチ部１５およびホールド回路部１６が搭載されていない。したがって、図１３に図示するように、画素回路１１から垂直信号線ＬＶＳＬ（ｎ）に伝搬されたアナログ信号電圧ＶＳＬが、カラム処理回路１７のＡＤＣ１７１に直接入力される。

［ＣＭＯＳイメージセンサ１ａの動作例］
図１２に図示するＣＭＯＳイメージセンサ１ａの動作例を図１４に関連付けて説明する。
図１４は、本発明の第２実施形態に係るＣＭＯＳイメージセンサの動作例を示すフローチャートである。

第２実施形態では、スイッチ部１５およびホールド回路部１６が搭載されていないため、画素回路１１から垂直信号線ＬＶＳＬ（ｎ）に伝搬されたリセット信号は、カラム処理回路１７のＡＤＣ１７１に直接入力される。
したがって、図１４に図示するように、信号電位のホールド（ステップＳＴ１２、ＳＴ１５）が実行されず、リセット信号の読み出し（ステップＳＴ１１）後、このリセット信号に対してＡＤ変換が行われる（ステップＳＴ１３）。蓄積信号についても同様である。

ところで、たとえば、画素の解像度が１０ビットから１２ビットに増加すると、図９に図示する参照電圧Ｖｒｅｆの刻み数（ステップ数）が１／４となると共に、ＡＤ変換に要するカウンタ１７１３のカウント数も４倍となる。

図９に図示するクロック信号ＣＫの周波数を上げ、ＡＤＣ１７１によるＡＤ変換を高速化したとしても、アナログ信号の読み出しに要する時間の短縮には限界がある。ＡＤＣ１７１がいち早くＡＤ変換を開始するためには、垂直信号線ＬＶＳＬ（ｎ）に伝搬されたアナログ信号電圧ＶＳＬが、迅速にセトリングする必要がある。しかし、実際には、信号遅延などの理由により、セトリングにはマイクロ秒オーダの時間を要する。

第２実施形態のＣＭＯＳイメージセンサ１ａは、ホールド回路部１６による信号電位のホールドを行わないため、上記セトリングを含むアナログ信号の読み出しに要する時間はＡＤ変換を含めたその他の処理時間にそのまま追加される。
これに対し、第１実施形態のＣＭＯＳイメージセンサ１は、信号電位のホールドを行うため、アナログ信号の読み出し、カラム処理回路１７によるＡＤ変換、およびデジタル信号の外部出力に関する動作を並列して行うことができる。

これにより、第１実施形態のＣＭＯＳイメージセンサ１では、アナログ信号の読み出しに要する十分な時間的マージンを確保しつつ、いち早くアナログ信号に対してＡＤ変換を施すことができるという利点がある。
したがって、スイッチ部１５およびホールド回路部１６を設け、図１１に図示するように、上述した各動作を並列して行うことが望ましい。

〈３．第３実施形態＞
［カメラ３０］
第１実施形態で述べたＣＭＯＳイメージセンサ１は、図１５に例示するカメラに搭載することができる。なお、このカメラに第２実施形態で述べたＣＭＯＳイメージセンサ１を搭載することもできる。

図１５は、本発明の第３実施形態に係るカメラの構成例を示す概略ブロック図である。
図１５には、カメラの主要部のみが図示されている。

図１５に図示するカメラ３０は、ＣＭＯＳイメージセンサ１、入射光を導く光学系３１、信号処理部としての画像処理装置（ＤＳＰ）３２、およびデータ出力部３３で構成されている。

光学系３１には、入射光（像光）を画素領域（画素部１０）に結像させるレンズ３１１，光量を調整するための絞り３１２、特定の周波数の入射光を通過させるローパスフィルタ３１３が配置されている。

画像処理装置３２は、たとえばＤＳＰ（Digital Signal Processor）やメモリで構成されている。
画像処理装置３２は、ＣＭＯＳイメージセンサ１の出力回路２０から入力されたデジタル信号に、カラー補間、γ補正、ＲＧＢ変換処理、ＹＵＶ変換処理等の所定の画像処理を施す。画像処理装置３２は、画像処理が施されたデジタル信号を画像データとしてデータ出力部３３に出力する。
この他、画像処理装置３２は、光学系３１の露出制御およびリセットのタイミングなどに応じたＣＭＯＳイメージセンサ１の制御を行う。

データ出力部３３は、画像処理装置３２から画像処理が施された画像データが入力され、この画像データをたとえばモニタやメモリに出力する。

カメラ３０の動作は、次の通りである。
レンズ３１１を通して結像された被写体ＯＢＪの入射光は、ＣＭＯＳイメージセンサ１の画素部１０に入射される。
このとき、入射光は、絞り３１２によって光量が調節され、所定周波数の光のみがローパスフィルタ３１３を通過する。
ＣＭＯＳイメージセンサ１は、入射光を信号電荷に変換し、アナログ信号をデジタル信号に変換した後、デジタル信号を画像処理装置３２に出力する。画像処理装置３２は、デジタル信号に所定の処理を施して、このデジタル信号を画像データとしてデータ出力部３３に出力する。

上述したカメラ３０においても、画素の高解像度化および高フレームレート化を実現することができる。

本発明の各実施形態は、上述した実施形態に拘泥せず、当業者であれば本発明の要旨を変更しない範囲内で様々な改変が可能である。
たとえば、カラム処理回路１７は、画素部１０から読み出したアナログ信号をデジタル信号に変換することが可能であれば、その構成は問わない。
たとえば、スイッチ部１５の接続スイッチ１５１は、アナログ信号のホールド回路１６１への入出力を制御可能であれば、ゲート回路等を用いて好適に構成することができる。

本発明の第１実施形態に係るＣＭＯＳイメージセンサの構成例を示す概略ブロック図である。 本発明の第１実施形態に係る画素回路の回路構成例を示す等価回路図である。 本発明の第１実施形態に係る画素回路の駆動方法の例を示すタイミングチャートである。 本発明の第１実施形態に係るローリングシャッタの例を説明するための概念図である。 本発明の第１実施形態に係るスイッチ部およびホールド回路部の構成例を示すブロック図である。 本発明の第１実施形態に係るホールド回路の構成例を示す等価回路図である。 本発明の第１実施形態に係るホールド回路の基本的な構成例を示す等価回路図である。 本発明の第１実施形態に係るホールド回路の変形例を示す等価回路図である。 本発明の第１実施形態に係るＡＤＣの構成例を示す概略ブロック図である。 本発明の第１実施形態に係るＣＭＯＳイメージセンサの動作例を示すフローチャートである。 本発明の第１実施形態に係るＣＭＯＳイメージセンサの並列動作の例を示すシーケンス図である。 本発明の第２実施形態に係るＣＭＯＳイメージセンサの構成例を示す概略ブロック図である。 本発明の第２実施形態に係るカラム処理回路の周辺部の構成例を示す概略ブロック図である。 本発明の第２実施形態に係るＣＭＯＳイメージセンサの動作例を示すフローチャートである。 本発明の第３実施形態に係るカメラの構成例を示す概略ブロック図である。

符号の説明

１…ＣＭＯＳイメージセンサ、１０…画素部、１１…画素回路、１２…行選択回路、１３…行駆動回路、１４…定電流源回路、１５…スイッチ部、１６…ホールド回路部、１７…カラム処理回路、１８…制御部、１９…水平転送回路、２０…出力回路、３０…カメラ、３１…光学系、３２…画像処理装置、３３…データ出力部、１１１…光電変換素子、１１２…転送トランジスタ、１１３…リセットトランジスタ、１１４…増幅トランジスタ、１１５…選択トランジスタ、１５１…接続スイッチ、１６１…ホールド回路、１６２…クロック生成部、１７１…ＡＤＣ、１７２…ラッチ回路、１８１…参照電圧生成部、１８２…クロック生成部、１９１…転送スイッチ、１９２…転送バス、３１１…レンズ、３１３…ローパスフィルタ、１６１１…キャパシタ、１６１２…ＯＰアンプ、１６１３…トランジスタ、１６１４…トランジスタ、１７１１…比較器、１７１２…ゲート回路、１７１３…カウンタ、ＦＤ…フローティングディフュージョン、ＬＲＳＴ…リセット信号線、ＬＳＥＬ…選択信号線、ＬＴＲＮ…転送信号線、ＬＶＳＬ…垂直信号線、ＯＵＮＩＴ…出力部

Claims (10)

1. 光電変換素子を有する複数の画素が行列状に配列された画素部と、
   上記画素の読み出し信号が伝搬される信号線と、
   ホールド期間に上記信号線の上記読み出し信号をホールドするホールド部と、
   上記ホールド部によるホールド後の上記読み出し信号に対して信号処理を行う処理部と、
   上記信号線に伝搬された上記読み出し信号の上記ホールド部への供給状態を制御する制御部と
   を有し、
   上記制御部は、
   上記ホールド期間には、上記信号線に伝搬された上記読み出し信号を上記ホールド部に供給して当該ホールド部に当該読み出し信号をホールドさせ、
   当該ホールド後には、上記信号線の上記読み出し信号の上記ホールド部への供給を停止して上記処理部に上記読み出し信号に対する上記信号処理を行わせ、かつ、上記画素から上記信号線に信号を読み出す
   撮像素子。
2. 上記画素は、
   上記光電変換素子によって光電変換された信号電荷が出力される出力ノードを有し、
   上記制御部は、
   上記出力ノードを所定電圧にリセットしたときの当該出力ノードの電圧に応じた第１の信号と、
   上記出力ノードに出力された上記光電変換素子の上記信号電荷に応じた第２の信号とを上記信号線に各々読み出し、
   上記ホールド期間に、上記信号線に伝搬された上記第１の読み出し信号を上記ホールド部に供給して当該ホールド部に当該第１の読み出し信号をホールドさせる第１の制御処理と、
   上記ホールド後に、上記信号線と上記ホールド部との接続を切り離して上記処理部に当該第１の読み出し信号に対する上記信号処理を行わせ、かつ、上記画素から上記信号線に上記第２の信号を読み出す第２制御処理とを同時並列的に行う
   請求項１に記載の撮像素子。
3. 上記制御部は、
   上記ホールド期間に、上記第２の制御処理によって上記信号線に伝搬された上記第２の読み出し信号を上記ホールド部に供給して当該ホールド部に当該第２の読み出し信号をホールドさせる第３の制御処理と、
   上記ホールド後に、上記信号線と上記ホールド部との接続を切り離して上記処理部に上記第２の読み出し信号に対する上記信号処理を行わせ、かつ、上記画素から上記信号線に上記第１の信号を読み出す第４の制御処理とを同時並列的に行う
   請求項２に記載の撮像素子。
4. 上記処理部は、
   上記第２の制御処理によって上記信号処理が施された上記第１の読み出し信号と、上記第４の制御処理によって上記信号処理が施された上記第２の読み出し信号との差分を求める
   請求項３記載の撮像素子。
5. 上記処理部は、
   参照信号と上記第１の読み出し信号とを比較する第１の比較と、当該参照信号と上記第２の読み出し信号とを比較する第２の比較とを行う比較部と、
   上記比較部の上記第１の比較結果に基づいてカウントした第１のカウント値と、当該比較部の上記第２の比較結果に基づいてカウントした第２のカウント値との差分を求めるカウンタと
   を有する
   請求項４記載の撮像素子。
6. 上記制御部は、
   上記第１の制御処理と上記第２の制御処理とを同時並列的に行い、かつ、上記第３の制御処理と上記第４の制御処理とを同時並列的に行う
   請求項５記載の撮像素子。
7. 上記画素部の上記各画素を行単位で駆動する駆動部を有する
   請求項１から６のいずれか一に記載の撮像素子。
8. 上記ホールド部は、
   上記ホールド期間には、ホールド中のホールド電圧が上記第１の読み出し信号電圧または上記第２の読み出し信号電圧に達するまで蓄積し、当該ホールド後には、当該蓄積後の電圧を上記第１の読み出し信号または上記第２の読み出し信号として上記処理部に出力する
   請求項１から７のいずれか一に記載の撮像素子。
9. 行列状に配列され、光電変換素子を有する画素部の画素から信号を読み出す第１のステップと、
   信号線に伝搬された上記画素の上記読み出し信号を、ホールド期間に当該読み出し信号をホールドするホールド部に供給する第２のステップと、
   上記ホールド期間に上記読み出し信号をホールドする第３のステップと、
   上記信号線の上記読み出し信号の上記ホールド部への供給を停止する第４のステップと、
   上記ホールド部による上記ホールド後の上記読み出し信号に対して信号処理を行い、かつ、上記画素から信号を読み出す第５のステップと
   を有する撮像素子の駆動方法。
10. 撮像素子と、
    上記撮像素子の画素領域に入射光を導く光学系と、
    上記撮像素子の出力信号を処理する信号処理部とを有し、
    上記撮像素子は、
    光電変換素子を有する複数の画素が行列状に配列された画素部と、
    上記画素の読み出し信号が伝搬される信号線と、
    ホールド期間に上記信号線の上記読み出し信号をホールドするホールド部と、
    上記ホールド部によるホールド後の上記読み出し信号に対して信号処理を行う処理部と、
    上記信号線に伝搬された上記読み出し信号の上記ホールド部への供給状態を制御する制御部と
    を有し、
    上記制御部は、
    上記ホールド期間には、上記信号線に伝搬された上記読み出し信号を上記ホールド部に供給して当該ホールド部に当該読み出し信号をホールドさせ、当該ホールド後には、上記信号線の上記読み出し信号の上記ホールド部への供給を停止して上記処理部に上記読み出し信号に対する上記信号処理を行わせ、かつ、上記画素から上記信号線に信号を読み出す
    カメラ。

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