JP2009049740A - 撮像装置 - Google Patents

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Abstract

【課題】CMOSセンサの小型化に伴う画質の劣化を抑制する。
【解決手段】フォトダイオード７１ａ乃至７１ｄは、入射光を光電変換して電荷を蓄積し、転送トランジスタ７２ａ乃至７２ｄは、フォトダイオード７１ａ乃至７１ｄに蓄積された電荷を転送する。また、フローティングディフュージョン７６は、転送トランジスタ７２ａ乃至７２ｄを介して転送されるフォトダイオード７１ａ乃至７１ｄの電荷を、電圧に変換する。リセットトランジスタ７３は、フローティングディフュージョン７６の電位をリセットする。増幅トランジスタ７４は、フローティングディフュージョン７６により変換された電圧を増幅し、電圧を増幅した信号である画素信号を出力する。そして、フォトダイオード７１ａ乃至７１ｄおよび転送トランジスタ７２ａ乃至７２ｄが、増幅トランジスタ７４および垂直信号線６３を共有する。本発明は、例えば、CMOSセンサに適用できる。
【選択図】図７

Description

本発明は、撮像装置に関し、特に、小型化に伴う画質の劣化を抑制することができるようにした撮像装置に関する。
従来、撮像素子として、CCD（Charge Coupled Device）や、CMOS(Complementary Metal Oxide Semiconductor)センサなどがあり、近年、撮像素子の多画素化および小型化が進んでいる。
また、撮像素子の多画素化および小型化に伴い、画素のユニットセルサイズが小さくなり、画素に占めるトランジスタの面積の割合が増加するとともに、フォトダイオードの面積が小さくなるので、画素の飽和電荷量および感度が低下し、画質が劣化することがあった。
ここで、特許文献１には、行列状（マトリックス状）に配置された画素の列ごとにＡＤＣ（Analog Digital Converter：アナログ−ディジタル変換器）を設け、それらのＡＤＣが並列に配置されているCMOSセンサ（以下、適宜、列並列ＡＤＣ搭載のCMOSセンサと称する）が開示されている。
図１は、列並列ＡＤＣ搭載のCMOSセンサの構成例を示すブロック図である。
図１において、CMOSセンサ１１は、タイミング制御回路１２、行走査回路１３、画素アレイ１４，ｍ個の負荷MOS１５1乃至１５m，ＤＡＣ（Digital Analog Converter）１６、カラム処理部１７、列走査回路１８、および水平出力線１９から構成される。
タイミング制御回路１２は、所定の周波数のマスタクロックに基づいて、行走査回路１３、ＤＡＣ１６、カラム処理部１７、および列走査回路１８に、それぞれの動作に必要なクロック信号やタイミング信号などを供給する。
行走査回路１３は、画素アレイ１４の垂直方向に並ぶ画素に、順次、所定のタイミングで、画素信号の出力を制御する信号を供給する。
画素アレイ１４は、列×行の個数がｍ×ｎ個である画素２１1,1乃至２１m,n，ｎ本の水平信号線２２1乃至２２n、およびｍ本の垂直信号線２３1乃至２３mを有している。
画素２１1,1乃至２１m,nは、図示しないフォトダイオードをそれぞれ有しており、水平信号線２２1乃至２２nを介して、行走査回路１３からそれぞれ供給される信号に従って、フォトダイオードに蓄積された電荷に応じた画素信号を、垂直信号線２３1乃至２３mにそれぞれ出力する。
水平信号線２２1乃至２２nは、画素２１1,1乃至２１m,nの水平方向の画素と、行走査回路１３とをそれぞれ接続する。即ち、水平信号線２２1には、画素２１1,1乃至２１m,1が接続され、水平信号線２２2には、画素２１1,2乃至２１m,2が接続され、以下同様に、水平信号線２２nには、画素２１1,n乃至２１m,nが接続されている。
垂直信号線２３1乃至２３mは、画素２１1,1乃至２１m,nの垂直方向の画素と、カラム処理部１７とをそれぞれ接続する。即ち、垂直信号線２３1には、画素２１1,1乃至２１1,nが接続され、垂直信号線２３2には、画素２１2,1乃至２１2,nが接続され、以下同様に、垂直信号線２３mには、画素２１m,1乃至２１m,nが接続されている。
負荷MOS１５1乃至１５mは、ドレインが垂直信号線２３1乃至２３mにそれぞれ接続され、ゲートにバイアス電圧が印加され、ソースが接地されており、画素２１1,1乃至２１m,nが有する増幅トランジスタ（図示せず）とソースフォロワ回路を構成する。
ＤＡＣ１６は、タイミング制御回路１２からのタイミング信号などに応じて、ランプ信号（後述する図２に示される波形のランプ信号）を生成し、カラム処理部１７に供給する。
カラム処理部１７には、ｍ個のＡＤＣ２４1乃至２４mが並列に配置されている。
ＡＤＣ２４1乃至２４mには、垂直信号線２３1乃至２３mがそれぞれ接続されており、ＡＤＣ２４1乃至２４mは、ＤＡＣ１６から供給されるランプ信号を用いて、垂直信号線２３1乃至２３mを介して供給される画素信号をA/D変換する。
また、ＡＤＣ２４1乃至２４mは、比較器、カウンタ、スイッチ、およびメモリをそれぞれ有している。即ち、ＡＤＣ２４1は、比較器２５1、カウンタ（CNT）２６1、スイッチ２７1、およびメモリ２８1を有しており、ＡＤＣ２４2は、比較器２５2、カウンタ２６2、スイッチ２７2、およびメモリ２８2を有しており、以下、同様に、ＡＤＣ２４mは、比較器２５m、カウンタ２６m、スイッチ２７m、およびメモリ２８mを有している
比較器２５1乃至２５mには、垂直信号線２３1乃至２３mを介して、画素２１m,1乃至２１m,nから画素信号がそれぞれ供給されるとともに、ＤＡＣ１６からランプ信号がそれぞれ供給される。
比較器２５1乃至２５mは、垂直信号線２３1乃至２３mを介して供給される画素信号と、ＤＡＣ１６からのランプ信号とを比較し、その結果を表す比較信号を、カウンタ２６1乃至２６mにそれぞれ供給する。即ち、比較器２５1は、垂直信号線２３1を介して供給される画素２１1,1乃至２１1,nからの画素信号と、ＤＡＣ１６からのランプ信号との比較信号を、カウンタ２６1に供給する。比較器２５2は、垂直信号線２３2を介して供給される画素２１2,1乃至２１2,nからの画素信号と、ＤＡＣ１６からのランプ信号との比較信号を、カウンタ２６2に供給する。以下同様に、比較器２５mは、垂直信号線２３mを介して供給される画素２１m,1乃至２１m,nからの画素信号と、ＤＡＣ１６からのランプ信号との比較信号を、カウンタ２６mに供給する。
カウンタ２６1乃至２６mには、タイミング制御回路１２からクロック信号が供給され、カウンタ２６1乃至２６mは、比較器２５1乃至２５mからの比較信号に基づいて、そのクロック信号をカウントする。そして、カウンタ２６1乃至２６mがクロック信号をカウントした結果得られるカウント値が、画素信号をA/D変換した画素データとして、スイッチ２７1乃至２７mを介して、メモリ２８1乃至２８mにそれぞれ供給する。
スイッチ２７1乃至２７mは、タイミング制御回路１２からのタイミング信号に応じて、カウンタ２６1乃至２６mとメモリ２８1乃至２８mとをそれぞれ接続する。
メモリ２８1乃至２８mは、カウンタ２６1乃至２６mから供給される画素データをそれぞれ一時的に記憶し、列走査回路１８の制御に従って、水平出力線１９に出力する。
列走査回路１８は、メモリ２８1乃至２８mに記憶されている画素データを、順次、所定のタイミングで水平出力線１９に出力させる。
水平出力線１９は、後段の画像処理回路などに接続され、メモリ２８1乃至２８mから出力される画素データを画像処理回路などに供給する。
次に、図２は、図１のCMOSセンサ１１の動作を説明するタイミングチャートである。
例えば、図２の上から１番目に示されているように、ある１Ｈ期間（１回の水平走査期間）において、Ｎ行目の画素２１Nから画素信号が読み出され、カラム処理部１７においてA/D変換される。そして、その次の１Ｈ期間において、Ｎ＋１行目の画素２１N+1から画素信号が読み出されるのと並行して、図２の上から２番目に示されているように、Ｎ行目の画素信号がA/D変換された画素データが出力される。
また、画素２１から読み出される画素信号は、図２の上から３番目に示されているように示されているような波形をしているとともに、ＤＡＣ１６から出力されるランプ信号は、図２の上から４番目（一番下）に示されているような波形をしおり、図１の比較器２５は、このような波形の画素信号とランプ信号とを比較する。
このように、CMOSセンサ１１では、画素２１1,1乃至２１m,nの水平方向のピッチと同様のピッチでＡＤＣ２４1乃至２４mが配置されており、ＡＤＣ２４1乃至２４mにおいて、画素信号が並列的にA/D変換される。そして、上述したように、近年、列並列ＡＤＣ搭載のCMOSセンサ１１が小型化されるのに伴い、画素アレイ１４が小さくなり、これにより、画素２１1,1乃至２１m,nの水平方向のピッチが狭くなるので、このピッチと同様のピッチでＡＤＣ２４1乃至２４mを配置することが困難となってきている。
そこで、例えば、カラム処理部１７を２箇所に設けることで、画素２１1,1乃至２１m,nの水平方向のピッチよりも広いピッチでＡＤＣ２４1乃至２４mを配置することができる。
図３は、２個のカラム処理部１７Ａおよび１７Ｂを備えたCMOSセンサ１１’の構成例を示すブロック図である。
図３において、CMOSセンサ１１’は、タイミング制御回路１２、行走査回路１３、画素アレイ１４，ｍ個の負荷MOS１５1乃至１５m，２個のＤＡＣ１６Ａおよび１６Ｂ、２個のカラム処理部１７Ａおよび１７Ｂ、２個の列走査回路１８Ａおよび１８Ｂ、並びに、２個の水平出力線１９Ａおよび１９Ｂから構成される。
図３に示すように、列並列ＡＤＣ搭載のCMOSセンサ１１’では、カラム処理部１７Ａおよび１７Ｂが、画素アレイ１４を垂直方向（上下）から挟み込むように配置されている。
図１のカラム処理部１７は、ｍ個のＡＤＣ２４1乃至２４mを有していたが、カラム処理部１７Ａおよび１７Ｂは、それぞれ、ｍ／２個のＡＤＣ（図示せず）を有している。即ち、カラム処理部１７Ａには、画素２１1,1乃至２１m,nから読み出される画素信号のうちの偶数列の画素信号をA/D変換するためのＡＤＣが設けられている。また、カラム処理部１７Bには、画素２１1,1乃至２１m,nから読み出される画素信号のうちの奇数列の画素信号をA/D変換するためのＡＤＣが設けられている。
従って、カラム処理部１７Ａおよび１７Ｂは、画素２１1,1乃至２１m,nの水平方向のピッチの２倍のピッチで、ＡＤＣをそれぞれ設けることができる。
なお、２個のカラム処理部１７Ａおよび１７Ｂは、画素アレイ１４を水平方向から挟み込むように配置する他、例えば、画素アレイ１４に対して同じ側に、２段に配置してもよい。
しかしながら、CMOSセンサ１１’のように、２個のカラム処理部１７Ａおよび１７Ｂを設けた場合には、カラム処理部１７Ａと１７Ｂとで、特性がそれぞれ異なることがあるため、撮像される画像に縦筋などが発生して、画質が劣化することがあった。
また、例えば、特許文献２には、複数列の画素信号を１個のＡＤＣでA/D変換することで、画素の水平方向のピッチよりも広いピッチでＡＤＣを配置することができるCMOSセンサが開示されている。
図４は、２列の画素信号を１個のＡＤＣでA/D変換するCMOSセンサ１１’’の構成例を示すブロック図である。
図４において、CMOSセンサ１１’’は、タイミング制御回路１２、行走査回路１３、画素アレイ１４、カラム処理部１７’、列走査回路１８、および水平出力線１９から構成される。
図４のCMOSセンサ１１’’は、カラム処理部１７’の構成が、図１のCMOSセンサ１１のカラム処理部１７と異なっている。
即ち、カラム処理部１７’は、ｍ個のキャパシタ３１1乃至３１m、ｍ個のスイッチ３２1乃至３２m、ｍ／２個のＡＤＣ３３1乃至３３m/2、ｍ個のスイッチ３４1乃至３４m、およびｍ個のメモリ３５1乃至３５mから構成される。
キャパシタ３１1乃至３１mには、垂直信号線２３1乃至２３mがそれぞれ接続されており、キャパシタ３１1乃至３１mは、垂直信号線２３1乃至２３mを介して供給される画素信号を保持する。
スイッチ３２1乃至３２mは、キャパシタ３１1乃至３１mと、ＡＤＣ３３1乃至３３m/2との接続をそれぞれ切り替える。例えば、スイッチ３２1は、キャパシタ３１1とＡＤＣ３３1との接続、およびキャパシタ３１2とＡＤＣ３３1との接続を切り替える。そして、キャパシタ３１1とＡＤＣ３３1とが接続されると、キャパシタ３１1に保持されている画素信号がＡＤＣ３３1に供給され、キャパシタ３１2とＡＤＣ３３1とが接続されると、キャパシタ３１2に保持されている画素信号がＡＤＣ３３1に供給される。
ＡＤＣ３３1乃至３３m/2は、キャパシタ３１1乃至３１mからそれぞれ供給される画素信号をA/D変換する。即ち、ＡＤＣ３３1は、キャパシタ３１1と３１2から供給される画素信号をA/D変換し、ＡＤＣ３３2は、キャパシタ３１3と３１4から供給される画素信号をA/D変換し、以下同様に、ＡＤＣ３３m/2は、キャパシタ３１m-1と３１mから供給される画素信号をA/D変換する。
スイッチ３４1乃至３４mは、ＡＤＣ３３1乃至３３m/2と、メモリ３５1乃至３５mとの接続をそれぞれ切り替える。例えば、ＡＤＣ３３1が、垂直信号線２３1を介して供給される画素信号をA/D変換するタイミングに応じて、スイッチ３４1が、ＡＤＣ３３1とメモリ３５1とを接続する。また、ＡＤＣ３３1が、垂直信号線２３2を介して供給される画素信号をA/D変換するタイミングに応じて、スイッチ３４2が、ＡＤＣ３３1とメモリ３５2とを接続する。
メモリ３５1乃至３５mは、ＡＤＣ３３1乃至３３m/2から出力される画素データをそれぞれ一時的に記憶し、列走査回路１８の制御に従って、水平出力線１９に出力する。
このように構成されているCMOSセンサ１１’’では、画素２１1,1乃至２１m,nの水平方向のピッチの２倍のピッチで、ＡＤＣ３３1乃至３３m/2を配置することができる。
しかしながら、CMOSセンサ１１’’では、キャパシタ３１1乃至３１mが、画素２１1,1乃至２１m,nから読み出されたアナログの画素信号を保持する。このため、キャパシタ３１1乃至３１mのそれぞれの容量のばらつきや、画素信号を保持してからＡＤＣ３３1乃至３３m/2に供給するまでの時間差によって、キャパシタ３１1乃至３１mにおける画素信号のリークがばらつくことがある。これにより、CMOSセンサ１１’’により撮像される画像の画質が劣化することがあった。
ところで、上述したように、画素のユニットセルサイズが小さくなることにより、フォトダイオードの面積が小さくなり、画素の飽和電荷量および感度が低下することによっても、画質が劣化していた。
このような、画素の飽和電荷量および感度の低下を回避する方法として、垂直方向の画素で、フローティングディフュージョンを共有する方法がある。
図５を参照して、フローティングディフュージョンの共有について説明する。
図５の上側には、フローティングディフュージョンを共有しない構成の画素２１Nおよび２１N+1が示されており、図５の下側には、フローティングディフュージョンを共有する構成の画素２１N’が示されている。
図５に示すように、画素２１Nは、フォトダイオード４１1、転送トランジスタ４２1、リセットトランジスタ４３1、増幅トランジスタ４４1、選択トランジスタ４５1、およびフローティングディフュージョン４６1から構成される。
フローティングディフュージョン４６1には、フォトダイオード４１1の受光量に応じた電荷が、転送トランジスタ４２1を介して転送され、蓄積される。フローティングディフュージョン４６1は、リセットトランジスタ４３1を介して所定の基準電位にクランプされるように構成されており、リセットトランジスタ４３1に蓄積された電荷は、増幅トランジスタ４４1により増幅され、選択トランジスタ４５1を介して垂直信号線２３に出力される。
また、画素２１N+1は、画素２１Nと同様に、フォトダイオード４１2、転送トランジスタ４２2、リセットトランジスタ４３2、増幅トランジスタ４４2、選択トランジスタ４５2、およびフローティングディフュージョン４６2から構成される。
画素２１N’は、フォトダイオード４１1および４１2、転送トランジスタ４２1および４２2、リセットトランジスタ４３、増幅トランジスタ４４、選択トランジスタ４５、およびフローティングディフュージョン４６から構成される。画素２１N’では、フォトダイオード４１1の受光量に応じた電荷と、フォトダイオード４１2の受光量に応じた電荷とが、フローティングディフュージョン４６に交互に蓄積される。
このように、画素２１N’は、フローティングディフュージョン４６を共有することにより、画素の飽和電荷量および感度の低下を回避することができる。
しかしながら、フローティングディフュージョンを共有した画素により構成される画素アレイを有するCMOSセンサは、画素のピッチと同様のピッチでＡＤＣが配置される。
特開２００６−３４００４４号公報 特開２００６−８０８６１号公報
上述したように、CMOSセンサが小型化されるのに伴い、画素のピッチに応じたピッチでＡＤＣをレイアウトすることが困難であった。また、画素の飽和電荷量および感度が低下することにより、画質が劣化していた。
本発明は、このような状況に鑑みてなされたものであり、CMOSセンサの小型化に伴う画質の劣化を抑制することができるようにするものである。
本発明の一側面の撮像装置は、画像を撮像する撮像装置であって、入射光を光電変換して電荷を蓄積する光電変換手段と、前記光電変換手段に蓄積された電荷を転送する転送手段と、前記転送手段を介して転送される前記光電変換手段の電荷を、電圧に変換する変換手段と、前記変換手段の電位をリセットするリセット手段と、前記変換手段により変換された電圧を増幅し、前記電圧を増幅した信号である画素信号を、前記画素信号を読み出すための読み出し信号線に出力する増幅手段とを備え、少なくとも水平方向に配置される複数の前記光電変換手段および前記転送手段が、前記増幅手段および前記読み出し信号線を共有する。
本発明の一側面においては、光電変換手段は、入射光を光電変換して電荷を蓄積し、転送手段は、光電変換手段に蓄積された電荷を転送する。また、変換手段は、転送手段を介して転送される光電変換手段の電荷を、電圧に変換し、リセット手段は、変換手段の電位をリセットし、増幅手段は、変換手段により変換された電圧を増幅し、電圧を増幅した信号である画素信号を、画素信号を読み出すための読み出し信号線に出力する。そして、少なくとも水平方向に配置される複数の光電変換手段および転送手段により、増幅手段および読み出し信号線が共有されている。
本発明の一側面によれば、小型化に伴う画質の劣化を抑制することができる。
以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書又は図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書又は図面に記載されていることを確認するためのものである。従って、明細書又は図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
本発明の一側面の撮像装置は、画像を撮像する撮像装置であって、
入射光を光電変換して電荷を蓄積する光電変換手段（例えば、図７のフォトダイオード７１）と、
前記光電変換手段に蓄積された電荷を転送する転送手段（例えば、図７の転送トランジスタ７２）と、
前記転送手段を介して転送される前記光電変換手段の電荷を、電圧に変換する変換手段（例えば、図７のフローティングディフュージョン７６）と、
前記変換手段の電位をリセットするリセット手段（例えば、図７のリセットトランジスタ７３）と、
前記変換手段により変換された電圧を増幅し、前記電圧を増幅した信号である画素信号を、前記画素信号を読み出すための読み出し信号線に出力する増幅手段（例えば、図７の増幅トランジスタ７４）と
を備え、
少なくとも水平方向に配置される複数の前記光電変換手段および前記転送手段が、前記増幅手段および前記読み出し信号線を共有する
また、本発明の一側面の撮像装置は、
前記転送手段による電荷の転送を制御する信号を伝送する制御線（例えば、図６の水平信号線６２1乃至６２n）をさらに備えることができ、
前記増幅手段および前記読み出し信号線を共有する複数の前記転送手段のそれぞれに対する前記制御線が独立である。
また、本発明の一側面の撮像装置は、
前記読み出し信号線に接続され、前記増幅手段とソースフォロワ回路を構成する負荷MOS（例えば、図６の負荷MOS５５1乃至５５m/2）
をさらに備えることができる。
また、本発明の一側面の撮像装置は、
前記読み出し信号線を介して読み出された前記画素信号を、ディジタル信号に変換するAD（Analog Digital）変換手段（例えば、図６のＡＤＣ６４1乃至６４m/2）
をさらに備えることができる。
また、本発明の一側面の撮像装置は、
前記A/D変換手段が、
前記画素信号が入力される第１の入力端子と、所定の基準電位から一定の傾斜で降下する参照電圧が入力される第２の入力端子を有し、前記第１の入力端子と前記第２の入力端子との電位をリセットした後、前記第１の入力端子に入力される画素信号と前記第２の入力端子に入力される参照電圧と比較する比較手段（例えば、図６の比較器６５1乃至６５m/2）と、
前記参照電圧が、所定の基準電位から一定の傾斜での降下を開始する時刻から、前記比較手段により前記画素信号よりも前記参照電圧が低くなったとされる時刻までの時間を計測する計測手段（例えば、図６のカウンタ６６1乃至６６m/2）と
をさらに備えることができる。
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
図６は、本発明を適用したCMOSセンサの一実施の形態の構成例を示すブロック図である。
図６において、CMOSセンサ５１は、タイミング制御回路５２、行走査回路５３、画素アレイ５４，ｍ／２個の負荷MOS５５1乃至５５m/2，ＤＡＣ５６、カラム処理部５７、列走査回路５８、および水平出力線５９から構成される。
タイミング制御回路５２は、所定の周波数のマスタクロックに基づいて、行走査回路５３、ＤＡＣ５６、カラム処理部５７、および列走査回路５８に、それぞれの動作に必要なクロック信号やタイミング信号などを供給する。
行走査回路５３は、画素アレイ５４の垂直方向に並ぶ画素に、順次、所定のタイミングで、画素信号の出力を制御する信号を供給する。
画素アレイ５４は、列×行の個数がｍ×ｎ個である画素６１1,1乃至６１m,n，ｎ本の水平信号線６２1乃至６２n、およびｍ／２本の垂直信号線６３1乃至６３m/2を有している。
画素６１1,1乃至６１m,nは、図７を参照して後述するように、フォトダイオード７１と転送トランジスタ７２をそれぞれ有しており、縦２個×横２個の４個の画素が、リセットトランジスタ７３、増幅トランジスタ７４、選択トランジスタ７５、およびフローティングディフュージョン７６を共有している。
なお、ここでは、CMOSセンサ５１により撮像される画像の構成単位である画素に対応するものとして、光電変換を行うフォトダイオード７１と、電荷を転送する転送トランジスタ７２とを有するものを画素６１とするが、ハードウェア的な画素は、フォトダイオードと転送トランジスタだけを有するものではなく、リセットトランジスタ、増幅トランジスタ、選択トランジスタ、およびフローティングディフュージョンも有するものである。そこで、例えば、縦２個×横２個の４個の画素と、リセットトランジスタ、増幅トランジスタ、選択トランジスタ、およびフローティングディフュージョンとを有して構成されるものを、以下、適宜、２×２共有画素と称する。
即ち、例えば、図６において破線で囲われている画素６１1,1、画素６１2,1、画素６１1,2、および画素６１2,2が１つの２×２共有画素を構成する。また、画素６１3,1、画素６１4,1、画素６１3,2、および画素６１4,2が１つの２×２共有画素を構成し、以下同様に、画素６１m-1,n-1、画素６１m,n-1、画素６１m-1,n、および画素６１m,nが１つの２×２共有画素を構成している。
そして、画素６１1,1乃至６１m,nは、２列ずつ、１本の垂直信号線６３に、フォトダイオード６１に蓄積された電荷に応じた画素信号をそれぞれ出力する。即ち、１列目の画素６１1,1乃至６１1,nと２列目の画素６１2,1乃至６１2,nとが、垂直信号線６３1に画素信号を出力する。３列目の画素６１3,1乃至６１3,nと４列目の画素６１4,1乃至６１4,nとが、垂直信号線６３2に画素信号を出力する。以下、同様に、ｍ−１列目の画素６１m-1,1乃至６１m-1,nとｍ列目の画素６１m,1乃至６１m,nとが、垂直信号線６３m/2に画素信号を出力する。
水平信号線６２1乃至６２nは、画素６１1,1乃至６１m,nの水平方向の画素と、行走査回路５３とをそれぞれ接続する。即ち、水平信号線６２1には、画素６１1,1乃至６１m,1が接続され、水平信号線６２2には、画素６１1,2乃至６１m,2が接続され、以下同様に、水平信号線６２nには、画素６１1,n乃至６１m,nが接続されている。
垂直信号線６３1乃至６３m/2は、画素６１1,1乃至６１m,nの垂直方向の画素と、カラム処理部１７とを、２列ずつ、それぞれ接続する。即ち、垂直信号線６３1には、画素６１1,1乃至６１1,nと画素６１2,1乃至６１2,nとが接続され、垂直信号線６３2には、画素６１3,1乃至６１3,nと画素６１4,1乃至６１4,nとが接続され、以下同様に、垂直信号線６３m/2には、画素６１m-1,1乃至６１m-1,nと画素６１m,1乃至６１m,nとが接続されている。
負荷MOS５５1乃至５５m/2は、ドレインが垂直信号線６３1乃至６３m/2にそれぞれ接続され、ゲートにバイアス電圧が印加され、ソースが接地されており、画素６１1,1乃至６１m,nが有する増幅トランジスタ７４（図７）とソースフォロワ回路を構成する。
ＤＡＣ５６は、タイミング制御回路５２からのタイミング信号などに応じて、ランプ信号を生成し、カラム処理部５７に供給する。
カラム処理部５７には、ｍ／２個のＡＤＣ６４1乃至６４m/2が並列に配置されている。
ＡＤＣ６４1乃至６４m/2には、垂直信号線６３1乃至６３m/2がそれぞれ接続されており、ＡＤＣ６４1乃至６４m/2は、ＤＡＣ５６から供給されるランプ信号を用いて、垂直信号線６３1乃至６３m/2を介して供給される画素信号をA/D変換する。
また、ＡＤＣ６４1乃至６４m/2は、比較器、カウンタ、スイッチ、およびメモリをそれぞれ有している。即ち、ＡＤＣ６４1は、比較器６５1、カウンタ（CNT）６６1、スイッチ６７1、およびメモリ６８1を有しており、ＡＤＣ６４2は、比較器６５2、カウンタ６６2、スイッチ６７2、およびメモリ６８2を有しており、以下、同様に、ＡＤＣ６４m/2は、比較器６５m/2、カウンタ６６m/2、スイッチ６７m/2、およびメモリ６８m/2を有している
比較器６５1乃至６５m/2には、垂直信号線６３1乃至６３m/2を介して、画素６１m,1乃至６１m,nから画素信号がそれぞれ供給されるとともに、ＤＡＣ５６からランプ信号がそれぞれ供給される。
比較器６５1乃至６５m/2は、垂直信号線６３1乃至６３m/2を介して供給される画素信号と、ＤＡＣ５６からのランプ信号とを比較し、その結果を表す比較信号を、カウンタ６６1乃至６６m/2にそれぞれ供給する。即ち、比較器６５1は、垂直信号線６３1を介して供給される画素６１1,1乃至６１1,nおよび画素６１2,1乃至６１2,nからの画素信号と、ＤＡＣ５６からのランプ信号との比較信号を、カウンタ６６1に供給する。
比較器６５2は、垂直信号線６３2を介して供給される画素６１3,1乃至６１3,nおよび画素６１4,1乃至６１4,nからの画素信号と、ＤＡＣ５６からのランプ信号との比較信号を、カウンタ６６2に供給する。以下、同様に、比較器６５m/2は、垂直信号線６３m/2を介して供給される画素６１m-1,1乃至６１m-1,nおよび画素６１m,1乃至６１m,nからの画素信号と、ＤＡＣ５６からのランプ信号との比較信号を、カウンタ６６m/2に供給する。
カウンタ６６1乃至６６m/2には、タイミング制御回路５２からクロック信号が供給され、カウンタ６６1乃至６６m/2は、比較器６５1乃至６５m/2からの比較信号に基づいて、そのクロック信号をカウントする。そして、カウンタ６６1乃至６６m/2がクロック信号をカウントした結果得られるカウント値が、画素信号をA/D変換した画素データとして、スイッチ６７1乃至６７m/2を介して、メモリ６８1乃至６８m/2にそれぞれ供給する。
スイッチ６７1乃至６７m/2は、タイミング制御回路５２からのタイミング信号に応じて、カウンタ６６1乃至６６m/2とメモリ６８1乃至６８m/2とをそれぞれ接続する。
メモリ６８1乃至６８m/2は、カウンタ６６1乃至６６m/2から供給される画素データをそれぞれ一時的に記憶し、列走査回路５８の制御に従って、水平出力線５９に出力する。
列走査回路５８は、メモリ６８1乃至６８m/2に記憶されている画素データを、順次、所定のタイミングで水平出力線５９に出力させる。
水平出力線５９は、後段の画像処理回路などに接続され、メモリ６８1乃至６８m/2から出力される画素データを画像処理回路などに供給する。
このように、CMOSセンサ５１では、画素６１1,1乃至６１m,nが、２列ずつ、１本の垂直信号線６３に接続され、２列の画素信号が、１つのＡＤＣ６４でA/D変換される。
次に、図７を参照して、４つの画素で構成される２×２共有画素について説明する。
図７に示すように、２×２共有画素は、４つの画素６１ａ乃至６１ｄによりが構成されている。ここで、以下、適宜、Ｎ行目の奇数列の画素を画素６１ａとし、Ｎ行目の偶数列の画素を画素６１ｂとし、Ｎ＋１行目の奇数列の画素を画素６１ｃとし、Ｎ＋１行目の奇数列の画素を画素６１ｄとする。
画素６１ａは、フォトダイオード７１ａおよび転送トランジスタ７２ａを有し、画素６１ｂは、フォトダイオード７１ｂおよび転送トランジスタ７２ｂを有している。画素６１ｃは、フォトダイオード７１ｃおよび転送トランジスタ７２ｃを有し、画素６１ｄは、フォトダイオード７１ｄおよび転送トランジスタ７２ｄを有している。
また、２×２共有画素では、４つの画素６１ａ乃至６１ｄにより、リセットトランジスタ７３、増幅トランジスタ７４、選択トランジスタ７５、およびフローティングディフュージョン７６が共有されている。即ち、フォトダイオード７１ａ乃至７１ｄは、転送トランジスタ７２ａ乃至７２ｄをそれぞれ介して、フローティングディフュージョン７６に接続されている。
フローティングディフュージョン７６が、リセットトランジスタ７３を制御するリセット信号RST（N）に応じて、所定の基準電位にクランプされた後、転送トランジスタ７２ａを制御する転送信号TR1（N）に応じて、フォトダイオード７１ａが発生した電荷が、フローティングディフュージョン７６に転送されて、蓄積される。フローティングディフュージョン７６に蓄積された電荷は、電圧に変換され、その電圧が、増幅トランジスタ７４により増幅されて、選択トランジスタ７５を介して、画素６１ａの画素信号として、垂直信号線６３に出力される。
画素６１ａの画素信号の出力に続いて、フローティングディフュージョン７６が、リセットトランジスタ７３を制御するリセット信号RST（N）に応じて、所定の基準電位にクランプされた後、転送トランジスタ７２ｂを制御する転送信号TR2（N）に応じて、フォトダイオード７１ｂが発生した電荷が、フローティングディフュージョン７６に転送され、画素６１ａと同様に、画素６１ｂの画素信号が、垂直信号線６３に出力される。以下、同様に、フォトダイオード７１ｃが発生した電荷が、フローティングディフュージョン７６に転送され、画素６１ｃの画素信号が垂直信号線６３に出力され、フォトダイオード７１ｄが発生した電荷が、フローティングディフュージョン７６に転送され、画素６１ｄの画素信号が垂直信号線６３に出力される。
このように、４つの画素６１ａ乃至６１ｄからなる２×２共有画素では、フローティングディフュージョン７６や垂直信号線６３が、画素６１ａ乃至６１ｄで供給されている。
次に、図８は、CMOSセンサ５１の動作の一例を説明するタイミングチャートである。
Ｎ行目の画素信号を読み出す１Ｈ期間が開始されると、図７の選択トランジスタ７５を制御する選択信号SEL（N）が、ＬレベルからＨレベルに遷移し、図７の画素６１ａ乃至６１ｄからなる２×２共有画素からの画素信号の読み出しが開始される。
選択信号SEL（N）のＬレベルからＨレベルに遷移した後、リセットトランジスタ７３を制御するリセット信号RST（N）が、パルス状にＨレベルになり、このリセット信号RST（N）に応じて、フローティングディフュージョン７６が、所定の基準電位にクランプされ、リセットレベル（Ｐ相）のA/D変換が行われる。
その後、転送トランジスタ７２ａを制御する転送信号TR1（N）が、パルス状にＨレベルになり、この転送信号TR1（N）に応じて、画素６１ａのフォトダイオード７１ａが発生した電荷が、フローティングディフュージョン７６に転送され、データレベル（Ｄ相）のA/D変換が行われる。
ここで、リセットレベルのA/D変換、およびデータレベルのA/D変換について説明する。
図８の下から２番目に示されるように、フローティングディフュージョン７６が、所定の基準電位にクランプされると、基準電位に応じた画素信号が出力される。その後、フォトダイオード７１ａが発生した電荷が、フローティングディフュージョン７６に転送されると、その電荷に応じた画素信号が出力される。
画素信号は、選択トランジスタ７５および垂直信号線６３を介して、比較器６５（図６）の一端に入力される。また、比較器６５の他端には、図８の下から１番目（一番下）に示されるようなランプ信号が供給される。
比較器６５は、両方の入力端子をその内部でショートさせ、入力端子間の電位をリセットした後、画素信号とランプ信号とを比較する。そして、比較器６５は、その比較した結果を表す比較結果信号をカウンタ６６に供給する。例えば、比較器６５は、画素信号がランプ信号以上であるときには、Ｌレベルの比較結果信号を出力し、画素信号がランプ信号未満であるときには、Ｈレベルの比較結果信号を出力する。即ち、コンパレータ３１は、ランプ信号の電圧が一定の傾きで降下する場合に、ランプ信号と画素信号とが一致したときに、ＨレベルからＬレベルに遷移する比較結果信号を出力する。
カウンタ６６は、リセットレベルの画素信号が出力されているときに、ランプ信号が一定の傾斜での降下を開始した時刻から、比較結果信号がＨレベルからＬレベルに遷移する時刻までのカウント値（時間）を、リセットレベルの画素信号をA/D変換した値とする。また、カウンタ６６は、データレベルの画素信号が出力されているときに、ランプ信号が一定の傾斜での降下を開始した時刻から、比較結果信号がＨレベルからＬレベルに遷移する時刻までのカウント値を、データレベルの画素信号をA/D変換した値とする。
そして、リセットレベルの画素信号をA/D変換した値と、データレベルの画素信号をA/D変換した値との差分値が、画素データとして、メモリ６８（図６）に記憶される。
このようにして、画素６１ａから読み出された画素信号がA/D変換され、画素６１ａの画素データがメモリ６８に記憶される。その後、リセットトランジスタ７３を制御するリセット信号RST（N）が、パルス状にＨレベルになり、このリセット信号RST（N）に応じて、フローティングディフュージョン７６が、所定の基準電位にクランプされる。即ち、フローティングディフュージョン７６に蓄積されていた画素６１ａのフォトダイオード７１ａが発生した電荷がリセットされる。
そして、転送トランジスタ７２ｂを制御する転送信号TR2（N）が、パルス状にＨレベルになり、この転送信号TR2（N）に応じて、画素６１ｂのフォトダイオード７１ｂが発生した電荷が、フローティングディフュージョン７６に転送される。その後、画素６１ａから読み出された画素信号のA/D変換と同様に、画素６１ｂから読み出された画素信号が、A/D変換される。ここで、画素６１ｂの画素信号がA/D変換されるのと並行して、メモリ６８に記憶されている画素６１ａの画素データが、列走査回路５８の制御に応じて、水平出力線５９に出力される。
このように、Ｎ行目の画素信号を読み出す１Ｈ期間が終了すると、Ｎ＋１行目の画素信号を読み出す１Ｈ期間が開始され、リセットトランジスタ７３を制御するリセット信号RST（N）が、パルス状にＨレベルになり、フローティングディフュージョン７６に蓄積されていた画素６１ｂのフォトダイオード７１ｂが発生した電荷がリセットされる。
そして、転送トランジスタ７２ｃを制御する転送信号TR3（N）が、パルス状にＨレベルになり、この転送信号TR3（N）に応じて、画素６１ｃのフォトダイオード７１ｃが発生した電荷が、フローティングディフュージョン７６に転送される。その後、画素６１ｃから読み出された画素信号が、A/D変換されるのと並行して、メモリ６８に記憶されている画素６１ｂの画素データが、列走査回路５８の制御に応じて、水平出力線５９に出力される。
その後、リセットトランジスタ７３を制御するリセット信号RST（N）が、パルス状にＨレベルになり、フローティングディフュージョン７６に蓄積されていた画素６１ｃのフォトダイオード７１ｃが発生した電荷がリセットされる。
そして、転送トランジスタ７２ｄを制御する転送信号TR4（N）が、パルス状にＨレベルになり、この転送信号TR4（N）に応じて、画素６１ｄのフォトダイオード７１ｄが発生した電荷が、フローティングディフュージョン７６に転送される。その後、画素６１ｄから読み出された画素信号が、A/D変換されるのと並行して、メモリ６８に記憶されている画素６１ｃの画素データが、列走査回路５８の制御に応じて、水平出力線５９に出力される。また、メモリ６８に記憶されている画素６１ｄの画素データは、次の１Ｈ期間において、水平出力線５９に出力される。
このように、CMOSセンサ５１では、１Ｈ期間内に、ＡＤＣ６４が２回のA/D変換を行うことで、１行分の画素データが出力される。
また、CMOSセンサ５１では、図８の上から１番目に示されているように、Ｎ行目の奇数列の画素６１ａ、Ｎ行目の偶数列の画素６１ｂ、Ｎ＋１行目の奇数列の画素６１ｃ、そして、Ｎ＋１行目の偶数列の画素６１ｄの順で、画像信号が読み出されてA/D変換される。また、Ｎ行目の奇数列の画素６１ａ、Ｎ行目の偶数列の画素６１ｂ、Ｎ＋１行目の奇数列の画素６１ｃ、そして、Ｎ＋１行目の偶数列の画素６１ｄの順で、画素データが水平出力線５９に出力される。即ち、CMOSセンサ５１では、奇数列の画素データが出力され、その次に、偶数列の画素データが出力されるので、それぞれの画素データが、画素の並びの順になるように、後段の処理回路で、画素データを並べ替える処理が行われて、画像が形成される。
また、１つのＡＤＣ６４が、２列の画素信号をA/D変換することができるので、画素６１1,1乃至６１m,nのピッチの２倍のピッチでＡＤＣ６４1乃至６４m/2を並列に配置することができ、画素６１1,1乃至６１m,nのピッチが狭くなっても、容易にＡＤＣ６４1乃至６４m/2をレイアウトすることができる。また、ＡＤＣ６４が２列の画素で共有されていない場合よりも、ＡＤＣ６４の数を半分にすることができ、カラム処理部５７の面積も縮小することができ、これにより、CMOSセンサ５１を小型化することができる。また、ＡＤＣ６４の数の削減により、画像に筋などが現れるストリーキング特性に対しても有利になる。
また、図７を参照して説明したように、４つの画素６１ａ乃至６１ｄが、リセットトランジスタ７３、増幅トランジスタ７４、選択トランジスタ７５を共有することで、これらの共有が行われていない場合よりも、トランジスタの数を削減することができる。これにより、飽和電荷量や感度などの撮像特性を改善することができる。また、CMOSセンサ５１を小型化しても、画素の開口率を大きくすることにより、画質の劣化を抑制することができる。
さらに、CMOSセンサ５１では、図３を参照して説明したように、カラム処理部が２箇所に設けられることにより生じるような画質の劣化の問題や、図４を参照して説明したような、アナログの画素信号を保持することなどによる問題なども発生しない。
また、CMOSセンサ５１では、上述したように、各画素から画素値を順次読み出す他、複数の画素から出力される電荷を、フローティングディフュージョン７６で加算し、その加算された電荷に応じた画素信号を読み出すことができる。
次に、図９は、CMOSセンサ５１の動作の他の例を説明するタイミングチャートである。
図９では、水平方向に並ぶ２つの画素、例えば、図７の画素６１ａおよび６１ｂの電荷を加算し、画素６１ｃおよび６１ｄの電荷を加算する例について説明する。
選択信号SEL（N）が、ＬレベルからＨレベルに遷移した後、リセット信号RST（N）が、パルス状にＨレベルになり、フローティングディフュージョン７６が、所定の基準電位にクランプされ、リセットレベルのA/D変換が行われる。
その後、転送信号TR1（N）と転送信号TR2（N）とが、同時に、パルス状にＨレベルになり、この転送信号TR1（N）と転送信号TR2（N）とに応じて、フォトダイオード７１ａと７１ｂとが発生した電荷が、フローティングディフュージョン７６に同時に転送される。
これにより、フローティングディフュージョン７６において、フォトダイオード７１ａと７１ｂとが発生した電荷が加算され、その加算された電荷に応じた画素信号により、データレベルのA/D変換が行われる。そして、リセットレベルのA/D変換値と、データレベルのA/D変換値との差分値が、画素データとしてメモリ６８に保持される。
そして、Ｎ行目の画素信号を読み出す１Ｈ期間が経過した後、リセット信号RST（N）が、パルス状にＨレベルになり、フローティングディフュージョン７６が、所定の基準電位にクランプされ、即ち、蓄積されていた電荷がリセットされ、リセットレベルのA/D変換が行われる。
その後、フォトダイオード７１ａと７１ｂとを加算した画素信号がA/D変換された場合と同様に、フォトダイオード７１ｃと７１ｄとが発生した電荷が加算され、その加算された電荷に応じた画素信号により、データレベルのA/D変換が行われる。
ここで、フォトダイオード７１ｃと７１ｄとを加算した画素信号がA/D変換されるのと並行して、フォトダイオード７１ａと７１ｂとを加算した画素信号がA/D変換された画素データがメモリ６８から水平出力線５９に出力される。また、フォトダイオード７１ｃと７１ｄとを加算した画素信号がA/D変換された画素データは、次の１Ｈ期間で出力される。
このように、２つの画素からの電荷をフローティングディフュージョン７６で加算し、その加算された電荷に応じた画素信号を読み出すようにすることで、画像を撮像するフレームレートを２倍にすることができる。
また、例えば、２つの画素からの画素信号をA/D変換した後に、ディジタル処理により画素データを加算した場合よりも、フローティングディフュージョン７６で電荷を加算した場合には、A/D変換処理が行われる回数が減り、ノイズを低減することができる。具体的には、A/D変換処理においては、画像信号に含まれているノイズは、２乗で増えるので、A/D変換処理が行われる回数が減る分に応じて、増幅トランジスタ７４によるノイズ、およびＡＤＣ６４によるノイズを１／√２にすることができる。
次に、図１０は、CMOSセンサの他の実施の形態の構成例を示すブロック図である。
図１０において、CMOSセンサ５１’は、タイミング制御回路５２、行走査回路５３、画素アレイ５４，ｍ／２個の負荷MOS５５1乃至５５m/2，ＤＡＣ５６、カラム処理部５７’、列走査回路５８、および水平出力線５９から構成される。なお、図１０では、図６のCMOSセンサ５１と共通する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
即ち、図１０のCMOSセンサ５１’は、タイミング制御回路５２、行走査回路５３、画素アレイ５４，ｍ／２個の負荷MOS５５1乃至５５m/2，ＤＡＣ５６、列走査回路５８、および水平出力線５９を備える点で、図６のCMOSセンサ５１と共通する。但し、CMOSセンサ５１’は、カラム処理部５７’を備える点で、CMOSセンサ５１と異なっている。
カラム処理部５７’には、ｍ／２個のＡＤＣ６４1’乃至６４m/2’が並列に配置されている。ＡＤＣ６４1’乃至６４m/2’は、比較器、カウンタ、２つのスイッチ、および２つのメモリをそれぞれ有している。
即ち、ＡＤＣ６４1’は、比較器６５1、カウンタ（CNT）６６1、２つのスイッチ６７1’および６７2’、並びに、２つのメモリ６８1’および６８2’を有している。また、ＡＤＣ６４2は、比較器６５2、カウンタ６６2、２つのスイッチ６７3’および６７4’、並びに、２つのメモリ６８3’および６８4’を有している。以下、同様に、ＡＤＣ６４m/2’は、比較器６５m/2、カウンタ６６m/2、２つのスイッチ６７m-1’および６７m’、並びに、２つのメモリ６８m-1’および６８m’を有している。
このように構成されているCMOSセンサ５１’では、例えば、画素６１1,1乃至６１m,nのうちの、奇数列の画素の画素データと、偶数列の画素の画素データとを、異なるメモリに記憶させることができる。
例えば、Ｎ行目の画素６１1,N乃至６１m,Nが読み出される１Ｈ期間において、ＡＤＣ６４1’では、カウンタ６６1が、１列目の画素６１1,Nの画素信号をA/D変換すると、スイッチ６７1’がメモリ６８1’に接続されて、１列目の画素６１1,Nの画素データが、メモリ６８1’に記憶される。また、カウンタ６６1が、２列目の画素６１2,Nの画素信号をA/D変換すると、スイッチ６７2’がメモリ６８2’に接続されて、２列目の画素６１2,Nの画素データが、メモリ６８2’に記憶される。
同様に、ＡＤＣ６４2’では、３列目の画素６１3,Nの画素データが、メモリ６８3’に記憶され、４列目の画素６１4,Nの画素データが、メモリ６８4’に記憶される。また、ＡＤＣ６４m’では、ｍ−１列目の画素６１m-1,Nの画素データが、メモリ６８m-1’に記憶され、ｍ列目の画素６１m,Nの画素データが、メモリ６８m’に記憶される。
このように、奇数列の画素の画素データと、偶数列の画素の画素データとを、異なるメモリに記憶させることで、列走査回路５８の制御に従って、１列目の画素６１1,Nの画素データから、ｍ列目の画素６１m,Nの画素データまで、順に水平出力線５９に出力することができる。
即ち、CMOSセンサ５１においては、図８を参照して説明したように、画素の並びの順になるように、後段の処理回路で、画素データを並べ替える処理が行われていたが、CMOSセンサ５１’では、画素の並びの順で画素データが出力されるので、画素データを並べ替える処理が不要となる。
図１１は、CMOSセンサ５１’の動作の一例を説明するタイミングチャートである。
図１１に示すように、Ｎ行目の画素信号を読み出す１Ｈ期間において、Ｎ行目の奇数列の画素６１ａの画素信号が読み出された後、Ｎ行目の偶数列の画素６１ｂの画素信号が読み出される。その後、Ｎ＋１行目の画素信号を読み出す１Ｈ期間において、Ｎ＋１行目の奇数列の画素６１ｃの画素信号が読み出された後、Ｎ＋１行目の偶数列の画素６１ｄの画素信号が読み出されるのと並行して、Ｎ行目の画素データが、画素の並びの順で出力される。また、Ｎ＋１行目の画素データは、次の１Ｈ期間において、画素の並びの順で出力される。なお、図１１において、選択信号SEL（N）、リセット信号RST（N）、転送信号TR1（N）乃至TR4（N）、画素信号、およびランプ信号は、図８のタイミングチャートと同一である。
なお、本発明の実施の形態においては、縦２個×横２個の４個の画素６１ａ乃至６１ｄが増幅トランジスタ７４などを共有する２×２共有画素について説明したが、例えば、ＡＤＣのピッチを画素のピッチよりも広くするためには、少なくとも水平方向の複数の画素が増幅トランジスタなどを共有していればよい。即ち、例えば、水平方向の２個の画素が増幅トランジスタなどを共有するように構成された共有画素でも、２×２共有画素と同様に、ＡＤＣを容易にレイアウトすることができる。
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
列並列ＡＤＣ搭載のCMOSセンサの構成例を示すブロック図である。 CMOSセンサ１１の動作を説明するタイミングチャートである。 CMOSセンサ１１’の構成例を示すブロック図である。 CMOSセンサ１１’’の構成例を示すブロック図である。 フローティングディフュージョンの共有について説明する図である。 本発明を適用したCMOSセンサの一実施の形態の構成例を示すブロック図である。 ４つの画素で構成される２×２共有画素について説明する図である。 CMOSセンサ５１の動作の一例を説明するタイミングチャートである。 CMOSセンサ５１の動作の他の例を説明するタイミングチャートである。 CMOSセンサの他の実施の形態の構成例を示すブロック図である。 CMOSセンサ５１’の動作の一例を説明するタイミングチャートである。
符号の説明
５１ CMOSセンサ， ５２ タイミング制御回路， ５３ 行走査回路， ５４ 画素アレイ， ５５1乃至５５m/2 負荷MOS， ５６ ＤＡＣ， ５７ カラム処理部， ５８ 列走査回路， ５９ 水平出力線， ６１1,1乃至６１m,n 画素， ６２1乃至６２n 水平信号線， ６３1乃至６３m/2 垂直信号線， ６４1乃至６４m/2 ＡＤＣ， ６５1乃至６５m/2 比較器， ６６1乃至６６m/2 カウンタ， ６７1乃至６７m/2 スイッチ， ６８1乃至６８m/2 メモリ， ７１ａ乃至７１ｄ フォトダイオード， ７２ａ乃至７２ｄ 転送トランジスタ， ７３ リセットトランジスタ， ７４ 増幅トランジスタ， ７５ 選択トランジスタ， ７６ フローティングディフュージョン

Claims (7)

  1. 画像を撮像する撮像装置において、
    入射光を光電変換して電荷を蓄積する光電変換手段と、
    前記光電変換手段に蓄積された電荷を転送する転送手段と、
    前記転送手段を介して転送される前記光電変換手段の電荷を、電圧に変換する変換手段と、
    前記変換手段の電位をリセットするリセット手段と、
    前記変換手段により変換された電圧を増幅し、前記電圧を増幅した信号である画素信号を、前記画素信号を読み出すための読み出し信号線に出力する増幅手段と
    を備え、
    少なくとも水平方向に配置される複数の前記光電変換手段および前記転送手段が、前記増幅手段および前記読み出し信号線を共有する
    撮像装置。
  2. 前記転送手段による電荷の転送を制御する信号を伝送する制御線をさらに備え、
    前記増幅手段および前記読み出し信号線を共有する複数の前記転送手段のそれぞれに対する前記制御線が独立である
    請求項１に記載の撮像装置。
  3. 前記読み出し信号線に接続され、前記増幅手段とソースフォロワ回路を構成する負荷MOS（Metal Oxide Semiconductor）を
    さらに備える請求項１に記載の撮像装置。
  4. 前記読み出し信号線を介して読み出された前記画素信号を、ディジタル信号に変換するAD（Analog Digital）変換手段
    をさらに備える請求項３に記載の撮像装置。
  5. 前記AD変換手段は、
    前記画素信号が入力される第１の入力端子と、所定の基準電位から一定の傾斜で降下する参照電圧が入力される第２の入力端子を有し、前記第１の入力端子と前記第２の入力端子との電位をリセットした後、前記第１の入力端子に入力される画素信号と前記第２の入力端子に入力される参照電圧とを比較する比較手段と、
    前記参照電圧が、所定の基準電位から一定の傾斜での降下を開始する時刻から、前記比較手段により前記画素信号よりも前記参照電圧が低くなったとされる時刻までの時間を計測する計測手段と
    をさらに備える請求項４に記載の撮像装置。
  6. 前記AD変換手段は、前記計測手段により計測された値を、前記画素信号がディジタル信号に変換された信号として保持する保持手段を１つ以上有する
    請求項５に記載の撮像装置。
  7. １つの前記AD変換手段が、前記画素信号の読み出しが水平方向に走査される１回の走査期間内に、複数回のAD変換を行い、前記光電変換手段の水平方向の並びの順で、前記画素信号がディジタル信号に変換された信号を出力する
    請求項６に記載の撮像装置。
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