TWI395475B - 影像拾取設備 - Google Patents

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TWI395475B TW097130079A TW97130079A TWI395475B TW I395475 B TWI395475 B TW I395475B TW 097130079 A TW097130079 A TW 097130079A TW 97130079 A TW97130079 A TW 97130079A TW I395475 B TWI395475 B TW I395475B
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Yoshikazu Nitta
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Description

影像拾取設備 相關申請案之相互對照
本申請案主張2007年8月21日向日本專利局提出申請之日本專利申請案No. 2007-214484的優先權，並以提及其整個內容的方式併入本文。
本發明關於影像拾取設備。
電荷耦合裝置(CCD)、互補金屬氧化物半導體(CMOS)感應器等已被用做影像拾取裝置，而使用複數畫素及使影像拾取裝置精巧則正進行中。
畫素的數量增加及影像拾取裝置的小型化使得畫素的單元格尺寸變小，提昇了電晶體區域對畫素區域的比例，並使發光二極體的區域變小。結果，飽和電荷量及每一畫素的感光度下降且影像品質惡化。
日本未審核專利申請案文件No. 2006-340044揭露具有配置於以矩陣形狀形成之每行畫素的類比數位轉換器(ADC)之CMOS感應器(以下適當時稱為安裝行平行之ADC的CMOS感應器)，ADC係平行配置。
圖1為一方塊圖顯示安裝行平行ADC之CMOS感應器之結構的範例。
在圖1中，CMOS感應器11包括時序控制電路12、列掃描器13、畫素陣列14、m個負載MOS 151 至15m 、數位類比轉換器(DAC)16、行處理單元17、行掃描器18及水平輸出線19。
依據具有預定頻率之主要時脈，時序控制電路12供應各組件作業所需之時脈信號、時序信號等予列掃描器13、DAC 16、行處理單元17及行掃描器18。
列掃描器13相繼地以預定時序供應用以控制畫素信號之輸出的信號予以畫素陣列14之垂直方向配置的畫素。
畫素陣列14具有m行、n列之畫素211,1 至21m,n ：n條水平信號線221 至22n 及m條垂直信號線231 至23m 。
每一畫素211,1 至21m,n 包括一發光二極體(未顯示)。相應於累積在每一發光二極體中之電荷的畫素信號被輸出至每一垂直信號線231 至23m ，以回應列掃描器13經由每一水平信號線221 至22n 而供應之信號。
水平線221 至22n 以水平方向連接列掃描器13至畫素211,1 至21m,n 。即，畫素211,1 至21m,1 被連接至水平信號線221 ，畫素211,2 至21m,2 被連接至水平信號線222 ，並以此類推，畫素211,n 至21m,n 被連接至水平信號線22n 。
垂直信號線231 至23m 以垂直方向連接行處理單元17至畫素211,1 至21m,n 。即，畫素211,1 至211,n 被連接至垂直信號線231 ，畫素212,1 至212,n 被連接至垂直信號線232 ，並以此類推，畫素21m,1 至21m,n 被連接至垂直信號線23m 。
負載MOS 151 至15m 之汲極被連接至垂直信號線231 至23m ，偏壓施予閘極，且源極接地。每一畫素211,1 至21m,n 中負載MOS及放大電晶體(未顯示)構成源極隨耦電路。
依據時序控制電路12之時序信號等，DAC 16產生斜波信號(具有之後將描述之圖2中所示波形)並供應該斜波信號予行處理單元17。
行處理單元17包括平行配置之ADC 241 至24m ，其中ADC之數量為m。
ADC 241 至24m 分別連接至垂直信號線231 至23m ，並使用DAC 16所供應之斜波信號實施經由垂直信號線231 至23m 所供應之畫素信號的類比/數位(A/D)轉換。
ADC 241 至24m 各包括比較器、計數器、開關及記憶體。即，ADC 241 包括比較器251 、計數器(CNT)261 、開關271 及記憶體281 。ADC 242 包括比較器252 、計數器262 、開關272 及記憶體282 ，並以此類推，ADC 24m 包括比較器25m 、計數器26m 、開關27m 及記憶體28m 。
畫素信號經由垂直信號線231 至23m 而分別從畫素21m,1 至21m,n 供應予比較器251 至25m 。斜波信號分別從DAC 16供應予比較器251 至25m 。
比較器251 至25m 比較DAC 16所供應之斜波信號與經由垂直信號線231 至23m 所供應之畫素信號，並將代表比較結果之比較信號供應予計數器261 至26m 。即，比較器251 供應來自DAC 16之斜波信號與經由垂直信號線231 而自畫素211,1 至211,n 供應之畫素信號之間的比較信號予計數器261 。比較器252 供應來自DAC 16之斜波信號與經由垂直信號線232 而自畫素212,1 至212,n 供應之畫素信號之間的比較信號予計數器262 ，並以此類推，比較器25m 供應來自DAC 16之斜波信號與經由垂直信號線23m 而自畫素21m,1 至21m,n 供應之畫素信號之間的比較信號予計數器26m 。
計數器261 至26m 被供應予來自時序控制電路12之時脈信號，並依據來自比較器251 至25m 之比較信號來計數時脈信號。代表計數器261 至26m 之時脈信號之計數結果的計數值經由開關271 至27m 而被供應予記憶體281 至28m ，做為經由畫素信號之A/D轉換而獲得之畫素資料。
為回應來自時序控制電路12之時序信號，開關271 至27m 連接計數器261 至26m 及記憶體281 至28m 。
記憶體281 至28m 暫時儲存計數器261 至26m 所供應之畫素資料，並在行掃描器18的控制下將該畫素資料輸出予水平輸出線19。
行掃描器18以預定時序相繼地輸出儲存於記憶體281 至28m 之畫素資料予水平輸出線19。
水平輸出線19於後續級被連接至影像處理電路等，並供應記憶體281 至28m 輸出之畫素資料予影像處理電路等。
圖2為一時序圖，描繪圖1中所示CMOS感應器11之作業。
例如，如圖2中最高欄位中所示，在1H週期期間(一水平掃瞄週期)，自第N列畫素21N 讀取畫素信號，並經由行處理單元17實施A/D轉換。在下一1H週期期間，當自第(N+1)列畫素21N+1 讀取畫素信號時，輸出如圖2中第二高欄位中所示之經由第N列畫素信號之A/D轉換所獲得之畫素資料。
自畫素21讀取之畫素信號具有圖2之第三欄位中所示之波形，且自DAC 16輸出之斜波信號具有圖2之第四(最低)欄位中所示之波形。圖1中比較器25比較斜波信號與具有該些波形之畫素信號。
如上述，在CMOS感應器11中，ADC 241 至24m 係沿水平方向以類似於畫素211,1 至21m,n 之間距而配置。結果，ADC 241 至24m 平行實施畫素信號之A/D轉換。如上述，隨著安裝行平行ADC之CMOS感應器11近年來精巧地製造，畫素陣列14亦趨小。因此，水平方向之畫素211,1 至21m,n 的間距變窄，使其難以以畫素的相同間距來配置ADC 241 至24m 。
因此，例如，行處理單元17被配置於兩區域。結果，ADC 241 至24m 可沿水平方向以較畫素211,1 至21m,n 為寬的間距加以配置。
圖3為一方塊圖，顯示具有兩行處理單元17A及17B之CMOS感應器11'之結構的範例。
在圖3中，CMOS感應器11'包括時序控制電路12、列掃描器13、畫素陣列14、m個負載MOS151 至15m 、兩個DAC 16A和16B、兩個行處理單元17A和17B、兩個行掃描器18A和18B、及兩條水平輸出線19A和19B。
如圖3中所示，在安裝行平行ADC的CMOS感應器11'中，行處理單元17A和17B係以垂直方向(上/下)配置以包夾畫素陣列14。
儘管圖1中所示之行處理單元17包括m個ADC 241 至24m ，行處理單元17A和17B具有每一m/2個ADC(未顯示)。即，行處理單元17A被配置ADC以於自畫素211,1 至21m,n 讀取之畫素信號之間的偶數行實施畫素信號之A/D轉換。行處理單元17B被配置ADC以於自畫素211,1 至21m,n 讀取之畫素信號之間的奇數行實施畫素信號之A/D轉換。
在行處理單元17A和17B中，ADC因而可沿水平方向以畫素211,1 至21m,n 兩倍之間距加以配置。
兩行處理單元17A和17B可沿水平方向配置而包夾畫素陣列14，或可以兩級配置於畫素陣列14的同一側。
CMOS感應器11'的兩行處理單元17A和17B可具有不同之特性。在此狀況下，所拍攝之影像可能顯示垂直條紋，此降低了影像品質。
例如日本未審查專利申請案文件No. 2006-80861揭露一種CMOS感應器，其中一個ADC實施複數行之畫素的A/D轉換，使得ADC可沿水平方向以較畫素更寬的間距加以配置。
圖4為一方塊圖，顯示CMOS感應器11"之結構的範例，其中一個ADC實施兩行之畫素信號的A/D轉換。
在圖4中，CMOS感應器11"包括時序控制電路12、列掃描器13、畫素陣列14、行處理單元17'、行掃描器18及水平輸出線19。
圖4中所示之CMOS感應器11"之行處理單元17'的結構與圖1中所示之CMOS感應器11之行處理單元17的結構不同。
即，行處理單元17'包括m個電容器311 至31m 、m個開關321 至32m 、m/2個ADC 331 至33m/2 、m個開關341 至34m 及m個記憶體351 至35m 。
電容器311 至31m 分別連接至垂直信號線231 至23m ，並保持經由垂直信號線231 至23m 所供應之畫素信號。
開關321 至32m 切換電容器311 至31m 和ADC 331 至33m/2 之間之連接。例如，開關321 切換電容器311 和ADC 331 之間及電容器312 和ADC 332 之間之連接。當電容器311 耦合至ADC 331 時，電容器311 中所保持之畫素信號便供應予ADC 331 。當電容器312 耦合至ADC 331 時，電容器312 中所保持之畫素信號便供應予ADC 331 。
ADC 331 至33m/2 實施自電容器311 至31m 所供應之畫素信號的A/D轉換。即，ADC 331 實施自電容器311 和312 所供應之畫素信號的A/D轉換。ADC 332 實施自電容器313 和314 所供應之畫素信號的A/D轉換，且以此類推，ADC 33m/2 實施自電容器31m-1 和31m 所供應之畫素信號的A/D轉換。
開關341 至34m 切換ADC 331 至33m/2 和記憶體351 至35m 之間之連接。例如，在ADC 331 實施經由垂直信號線231 供應之畫素信號的A/D轉換時，開關341 便連接ADC 331 和記憶體351 。在ADC 331 實施經由垂直信號線232 供應之畫素信號的A/D轉換時，開關342 便連接ADC 332 和記憶體352 。
記憶體351 至35m 暫時儲存自ADC 331 至33m/2 輸出之畫素資料，並在行掃描器18的控制下將畫素資料輸出至水平輸出線19。
在如上述結構之CMOS感應器11"中，ADC 331 至33m/2 可沿水平方向而以畫素211,1 至21m,n 的兩倍間距加以配置。
在CMOS感應器11"中，電容器311 至31m 保持自畫素211,1 至21m,n 讀取之類比畫素信號。若電容器311 至31m 中電容有變化或從畫素信號被保持到畫素信號被供應予ADC 331 至33m/2 之時間差有變化，便可能有電容器311 至31m 中畫素信號洩漏的變化。以CMOS感應器11"拍攝之影像的品質便因而下降。
如上述，隨著畫素之單元格尺寸變小，發光二極體之區域便變小，且若畫素之飽和電荷量和感光度減少，影像品質便下降。
有關避免飽和電荷量和感光度減少之方法，有一種藉由使用垂直方向畫素而共用浮動傳播之方法。
參照圖5，將描述共用浮動傳播。
圖5之上部區域顯示具有未共用浮動傳播之結構的畫素21N 和21N+1 。圖5之下部區域顯示具有共用浮動傳播之結構的畫素21N' 。
如圖5中所示，畫素21N 包括發光二極體411 、轉移電晶體421 、重置電晶體431 、放大電晶體441 、選擇電晶體451 及浮動傳播461 。
相應於發光二極體411 之光接收量的電荷經由轉移電晶體421 而被轉移至浮動傳播461 ，並累積於其中。浮動傳播461 經由重置電晶體431 而被固定在預定參考電位，且累積於重置電晶體431 中之電荷被放大電晶體441 放大，並經由選擇電晶體451 而被輸出至垂直信號線23。
類似於畫素21N ，畫素21N+1 包括發光二極體412 、轉移電晶體422 、重置電晶體432 、放大電晶體442 、選擇電晶體452 及浮動傳播462 。
畫素21N' 包括發光二極體411 和412 、轉移電晶體421 和422 、重置電晶體43、放大電晶體44、選擇電晶體45及浮動傳播46。在畫素21N' 中，相應於發光二極體411 之光接收量的電荷及相應於發光二極體412 之光接收量的電荷替代地累積於浮動傳播46中。
因而，畫素21N' 共用浮動傳播46使其可避免畫素之飽和電荷量和感光度的降低。
然而，在具有由共用浮動傳播之畫素構成之畫素陣列的CMOS感應器中，ADC係以與畫素相同之間距加以配置。
如上述，隨著CMOS感應器精巧地製造，便難以以與畫素相同之間距配置ADC。因為畫素之飽和電荷量和感光度下降，所以影像品質下降。
因此，希望經由精巧的CMOS感應器來抑制影像品質下降。
依據本發明之一觀點，提供一種影像拾取設備，其包括光電轉換器、轉移元件、轉換器、重置元件及放大器。光電轉換器將入射光轉換為電信號並累積該電信號。轉移元件轉移累積於光電轉換器中之電荷。轉換器將經由轉移元件轉移之光電轉換器中之電荷轉換為電壓。重置元件重置轉換器之電位。放大器放大轉換器所轉換之電壓，以產生畫素信號並將畫素信號輸出至讀取信號線以讀取畫素信號。至少以水平方向配置之複數個光電轉換器及轉移元件共用放大器及讀取信號線。
依據本發明之實施例，可經由精巧的CMOS感應器來抑制影像品質下降。
本發明之上述概論不希望描述本發明的每一所描繪之實施例或每一體現。下列圖式及詳細說明將具體例示該些實施例。
在本發明之實施例的下列描述中，所揭露之發明與各實施例之間之關連性如下。本描述係用以確認支援本說明書中所描述之發明的實施例係於本說明書中描述。因而，本說明書中所描述之實施例未相應於一些發明，不希望便表示該實施例未相應於本發明。相反地，本說明書中所描述之實施例相應於一些發明，不希望便表示該實施例除了一些發明外未相應於本發明。
依據本發明之一實施例，提供一種拍攝影像之影像拾取設備，其包括：光電轉換器(例如圖7中之發光二極體71a、71b、71c、71d)，用以將入射光轉換為電信號並累積該電荷；轉移元件(例如圖7中之轉移電晶體72a、72b、72c、72d)，用以轉移光電轉換器中所累積之電荷；轉換器(例如圖7中之浮動傳播76)，用以將經由轉移元件轉移之光電轉換器中之電荷轉換為電壓；重置元件(例如圖7中之重置電晶體73)，用以重置轉換器之電位；及放大器(例如圖7中之放大電晶體74)，用以放大經由轉換器轉換之電壓，並將經由放大電壓所獲得之畫素信號輸出至讀取信號線，以讀取畫素信號，其中至少以水平方向配置之複數個光電轉換器及轉移元件共用放大器及讀取信號線。
依據本發明之實施例之影像拾取設備可進一步包括控制線(例如圖6中之水平信號線621 至62n )，用以傳輸信號而控制經由轉移元件之電荷的轉移，其中該控制線針對共用放大器及讀取信號線之複數個轉移元件的每一個是獨立的。
依據本發明之實施例之影像拾取設備可進一步包括連接至讀取信號線之負載金屬氧化物半導體(MOS)(例如圖6中之負載MOS 551 至55m/2 )，且負載MOS及放大器構成源極隨耦電路。
依據本發明之實施例之影像拾取設備可進一步包括類比數位(A/D)轉換器(例如圖6中之ADC 641 至64m/2 )，用以將經由讀取信號線讀取之畫素信號轉換為數位信號。
在依據本發明之實施例之影像拾取設備中，A/D轉換器可進一步包括：比較元件(例如圖6中之比較器651 至65m/2 )，其具有用以接收畫素信號之第一輸入端子及用以接收以固定斜率從預定參考電位下降之參考電壓的第二輸入端子，其中在第一和第二輸入端子之電位被重置之後，比較元件便比較輸入至第一輸入端子之畫素信號與輸入至第二輸入端子之參考電壓；及測量元件(例如圖6中之計數器661 至66m/2 )，用以測量從參考電壓以固定斜率自預定參考電位開始下降時至比較元件判斷參考電壓變成低於畫素信號時之時間。
參照圖式，將詳細描述採用本發明之特定實施例。
圖6為一方塊圖，顯示依據使用本發明之實施例之CMOS感應器之結構的範例。
在圖6中，CMOS感應器51包括時序控制電路52、列掃描器53、畫素陣列54、m/2個負載MOS 551 至55m/2 、DAC 56、行處理單元57、行掃描器58及水平輸出線59。
依據具有預定頻率之主要時脈，時序控制電路52供應各組件作業所需之時脈信號、時序信號等予列掃描器53、DAC 56、行處理單元57及行掃描器58。
列掃描器53相繼地以預定時序供應用以控制畫素信號之輸出的信號予以畫素陣列54之垂直方向配置的畫素。
畫素陣列54具有m行、n列之畫素611,1 至61m,n ：n條水平信號線621 至62n 及m/2條垂直信號線631 至63m/2 。
每一畫素611,1 至61m,n 包括發光二極體71及轉移電晶體72，之後將參照圖7予以描述。兩水平畫素及兩垂直畫素之四畫素共用重置電晶體73、放大電晶體74、選擇電晶體75及浮動傳播76。
在本範例中，做為以CMOS感應器51拍攝之影像之構成元件的畫素被定義為具有實施光電轉換之發光二極體71及轉移電荷之轉移電晶體72的畫素61。然而，硬體畫素不僅包括發光二極體和轉移電晶體，亦包括重置電晶體、放大電晶體、選擇電晶體和浮動傳播。由例如兩水平畫素及兩垂直畫素之四畫素、重置電晶體、放大電晶體、選擇電晶體及浮動傳播構成之組件在下列適當時稱為"2 x 2共用畫素"。
即，例如，由圖6中虛線所圍繞之畫素611,1 、612,1 、611,2 和612,2 構成一2 x 2共用畫素，畫素613,1 、614,1 、613,2 和614,2 構成一2 x 2共用畫素，及以下類推，畫素61m-1,n-1 、61m,n-1 、61m-1,n 和61m,n 構成一2 x 2共用畫素。
畫素611,1 至61m,n 一次輸出兩行相應於發光二極體71中所累積之電荷的畫素信號予一垂直信號線63。即，第一行畫素611,1 至611,n 及第二行畫素612,1 至612,n 輸出畫素信號予垂直信號線631 ，第三行畫素613,1 至613,n 及第四行畫素614,1 至614,n 輸出畫素信號予垂直信號線632 ，並以此類推，第m-1行畫素61m-1,1 至61m-1,n 及第m行畫素61m,1 至61m,n 輸出畫素信號予垂直信號線63m/2 。
水平線621 至62n 以水平方向連接列掃描器53至畫素611,1 至61m,n 。即，畫素611,1 至61m,1 被連接至水平信號線621 ，畫素611,2 至61m,2 被連接至水平信號線622 ，並以此類推，畫素611,n 至61m,n 被連接至水平信號線62n 。
垂直信號線631 至63m/2 以垂直方向連接行處理單元57至兩行的畫素611,1 至61m,n 。即，畫素611,1 至611,n 和畫素612,1 至612,n 被連接至垂直信號線631 ，畫素613,1 至613,n 和畫素614,1 至614,n 被連接至垂直信號線632 ，並以此類推，畫素61m-1,1 至61m-1,n 和畫素61m,1 至61m,n 被連接至垂直信號線63m/2 。
負載MOS 551 至55m/2 之汲極被連接至垂直信號線631 至63m/2 ，偏壓施予閘極，且源極接地。每一畫素61m,1 至61m,n 中負載MOS及放大電晶體74(圖7)構成源極隨耦電路。
依據時序控制電路52之時序信號等，DAC 56產生斜波信號並供應該斜波信號予行處理單元57。
在行處理單元57中，m/2個ADC 641 至64m/2 係平行配置。
ADC 641 至64m/2 分別被連接至垂直信號線631 至63m/2 ，並使用DAC 56供應之斜波信號實施經由垂直信號線631 至63m/2 供應之畫素信號的A/D轉換。
每一ADC 641 至64m/2 具有比較器、計數器、開關及記憶體。即，ADC 641 包括比較器651 、計數器(CNT)661 、開關671 及記憶體681 。ADC 642 包括比較器652 、計數器662 、開關672 及記憶體682 ，並以此類推，ADC 64m/2 包括比較器65m/2 、計數器66m/2 、開關67m/2 及記憶體68m/2 。
畫素信號經由垂直信號線631 至63m/2 而從畫素611,1 至61m,n 供應予比較器651 至65m/2 ，並從DAC 56供應斜波信號。
比較器651 至65m/2 比較DAC 56所供應之斜波信號與經由垂直信號線631 至63m/2 所供應之畫素信號，並將代表比較結果之比較信號供應予661 至66m/2 。即，比較器651 將來自DAC 56之斜波信號與畫素611,1 至611,n 和畫素612,1 至612,n 經由垂直信號線631 所供應之畫素信號之間的比較信號供應予計數器661 。
比較器652 將來自DAC 56之斜波信號與畫素613,1 至613,n 和畫素614,1 至614,n 經由垂直信號線632 所供應之畫素信號之間的比較信號供應予計數器662 ，並以此類推，比較器65m/2 將來自DAC 56之斜波信號與畫素61m-1,1 至61m-1,n 和畫素61m,1 至61m,n 經由垂直信號線63m/2 所供應之畫素信號之間的比較信號供應予計數器66m/2 。
計數器661 至66m/2 被供應予來自時序控制電路52之時脈信號，並依據來自比較器651 至65m/2 之比較信號來計數時脈信號。代表計數器661 至66m/2 之時脈信號之計數結果的計數值經由開關671 至67m/2 而被供應予記憶體681 至68m/2 ，做為經由畫素信號之A/D轉換而獲得之畫素資料。
為回應來自時序控制電路52之時序信號，開關671 至67m/2 分別耦合計數器661 至66m/2 及記憶體681 至68m/2 。
記憶體681 至68m/2 暫時儲存計數器661 至66m/2 所供應之畫素資料，並在行掃描器58的控制下將該畫素資料輸出予水平輸出線59。
行掃描器58以預定時序相繼地輸出儲存於記憶體681 至68m/2 之畫素資料予水平輸出線59。
水平輸出線59於後續級被連接至影像處理電路等，並供應記憶體681 至68m/2 輸出之畫素資料予影像處理電路等。
如上述，在CMOS感應器51中，兩行之畫素611,1 至61m,n 同時被連接至一垂直信號線63，並經由一ADC 64實施兩行之畫素信號的A/D轉換。
其次，參照圖7，將描述由四畫素構成之2x2共用畫素。
如圖7中所示，2x2共用畫素係由四畫素61a至61d構成。畫素61a為奇數行第N列之畫素，畫素61b為偶數行第N列之畫素，畫素61c為奇數行第(N+1)列之畫素，及畫素61d為偶數行第(N+1)列之畫素。
畫素61a包括發光二極體71a和轉移電晶體72a，畫素61b包括發光二極體71b和轉移電晶體72b。畫素61c包括發光二極體71c和轉移電晶體72c，畫素61d包括發光二極體71d和轉移電晶體72d。
在2x2共用畫素中，四畫素61a至61d共用重置電晶體73、放大電晶體74、選擇電晶體75和浮動傳播76。即，發光二極體71a至71d經由轉移電晶體72a至72d而耦合至浮動傳播76。
在浮動傳播76被固定於預定參考電位以回應用以控制重置電晶體73之重置信號RST(N)之後，發光二極體71a所產生之電荷便被轉移至浮動傳播76以回應用以控制轉移電晶體72a之轉移信號TR1(N)，並累積於其中。浮動傳播中所累積之電荷經由選擇電晶體75而被輸出至垂直信號線63，做為畫素61a之畫素信號。
繼畫素61a之畫素信號的輸出後，在浮動傳播76被固定於預定參考電位以回應用以控制重置電晶體73之重置信號RST(N)之後，發光二極體71b所產生之電荷便被轉移至浮動傳播76以回應用以控制轉移電晶體72b之轉移信號TR2(N)，且畫素61b之畫素信號類似於畫素61a而被輸出至垂直信號線63。以此類推，發光二極體71c所產生之電荷被轉移至浮動傳播76，且畫素61c之畫素信號被輸出至垂直信號線63，發光二極體71d所產生之電荷被轉移至浮動傳播76，且畫素61d之畫素信號被輸出至垂直信號線63。
如上述，在四畫素61a至61d構成之2x2共用畫素中，浮動傳播76和垂直信號線63被配賦予畫素61a至61d。
圖8為一時序圖，描繪CMOS感應器51之作業。
當用以讀取第N列之畫素信號的1H週期開始時，用以控制圖7中所示選擇電晶體75之選擇信號SEL(N)便從低(L)位準轉變為高(H)位準，而開始從圖7中所示四畫素61a至61d構成之2x2共用畫素讀取畫素信號。
在選擇信號SEL(N)便從L位準轉變為H位準之後，用以控制重置電晶體73之重置信號RST(N)便成為具脈衝形式之H位準，且為回應重置信號RST(N)，浮動傳播76便被固定在預定參考電位，而以重置位準(P相位)實施A/D轉換。
之後，用以控制轉移電晶體72a之轉移信號TR1(N)便成為具脈衝形式之H位準，且為回應轉移信號TR1(N)，畫素61a之發光二極體71a所產生之電荷便被轉移至浮動傳播76，而以資料位準(D相位)實施A/D轉換。
以下將描述重置位準之A/D轉換及資料位準之A/D轉換。
如圖8之第二低的欄位中所示，當浮動傳播76被固定於預定參考電位時，便輸出相應於該參考電位之畫素信號。之後，當發光二極體71a所產生之電荷被轉移至浮動傳播76時，便輸出相應於該電荷之畫素信號。
畫素信號經由選擇電晶體75及垂直信號線63而被輸入至比較器65之一端子(圖6)。圖8之最低欄位中所示之斜波信號被供應予比較器65的另一端子。
在輸入端子之電位經由輸入端子內部短路而予重置之後，比較器65便比較畫素信號與斜波信號。比較器65將代表比較結果之比較結果信號供應予計數器66。例如，若畫素信號不小於斜波信號，比較器65便輸出L位準比較結果信號，若畫素信號小於斜波信號，比較器65便輸出H位準比較結果信號。即，當斜波信號變成與畫素信號相等時，比較器65輸出比較結果信號從H位準變成L位準，同時斜波信號之電壓以固定斜率下降。
當輸出重置位準之畫素信號時，計數器66使用斜波信號以固定斜率開始下降時及比較結果信號從H位準變成L位準時之計數值(時間)，做為重置位準之畫素信號的A/D轉換值。當輸出資料位準之畫素信號時，計數器66使用斜波信號以固定斜率開始下降時及比較結果信號從H位準變成L位準時之計數值，做為資料位準之畫素信號的A/D轉換值。
重置位準之畫素信號的A/D轉換值與資料位準之畫素信號的A/D轉換值之間之差異被儲存於記憶體68中做為畫素資料(圖6)。
以上述方式，從畫素61a讀取之畫素資料實施A/D轉換，並將畫素61a之畫素資料儲存於記憶體68中。之後，用以控制重置電晶體73之重置信號RST(N)成為具脈衝形式之H位準，且為回應重置信號RST(N)，浮動傳播76被固定於預定參考電位。即，畫素之發光二極體71a所產生並累積於浮動傳播76中之電荷被重置。
之後，用以控制轉移電晶體72b之轉移信號TR2(N)成為具脈衝形式之H位準，且為回應轉移信號TR2(N)，畫素61b之發光二極體71b所產生之電荷被轉移至浮動傳播76。之後，類似於自畫素61a讀取之畫素信號的A/D轉換，自畫素61b讀取之畫素信號實施A/D轉換。與畫素61b之畫素信號的A/D轉換平行，儲存於記憶體68之畫素61a的畫素資料在行掃描器58的控制下被輸出予水平輸出線59。
在讀取第N線之畫素信號的1H週期結束之後，讀取第(N+1)線之畫素信號的另一1H週期使展開。用以控制重置電晶體73之重置信號RST(N)變成具脈衝形式之H位準，以重置畫素61b之發光二極體71b所產生並累積於浮動傳播76中之電荷。
之後，用以控制轉移電晶體72c之轉移信號TR3(N)變成具脈衝形式之H位準，且為回應轉移信號TR3(N)，畫素61c之發光二極體71c所產生之電荷被轉移至浮動傳播76。與畫素61c之畫素信號的A/D轉換平行，儲存於記憶體68中之畫素61b的畫素資料在行掃描器58的控制下被輸出予水平輸出線59。
之後，用以控制重置電晶體73之重置信號RST(N)變成具脈衝形式之H位準，以重置畫素61c之發光二極體71c所產生並累積於浮動傳播76中之電荷。
之後，用以控制轉移電晶體72d之轉移信號TR4(N)變成具脈衝形式之H位準，且為回應轉移信號TR4(N)，畫素61d之發光二極體71d所產生之電荷被轉移至浮動傳播76。與畫素61d之畫素信號的A/D轉換平行，儲存於記憶體68中之畫素61c的畫素資料在行掃描器58的控制下被輸出予水平輸出線59。儲存於記憶體68中之畫素61d的畫素資料於下一1H週期期間被輸出予水平輸出線59。
如上述，在CMOS感應器51中，ADC 64於1H週期期間實施A/D轉換兩次以輸出一列畫素資料。
如圖8之最高欄位中所示，CMOS感應器51依照奇數行第N列之畫素61a、偶數行第N列之畫素61b、奇數行第(N+1)列之畫素61c和偶數行第(N+1)列之畫素61d之順序，讀取畫素信號並實施A/D轉換。依照奇數行第N列之畫素61a、偶數行第N列之畫素61b、奇數行第(N+1)列之畫素61c和偶數行第(N+1)列之畫素61d之順序，畫素資料被輸出予水平輸出線。即，在CMOS感應器51中，由於奇數行中畫素資料被輸出，接著偶數行中畫素資料被輸出，後續級之處理電路重新配置畫素資料之順序，以使畫素資料具有與畫素相同之順序而藉以形成影像。
由於一個ADC 64實施兩行之畫素信號的A/D轉換，ADC 641 至64m/2 可平行地以畫素611,1 至61m,n 之兩倍間距加以配置。儘管畫素611,1 至61m,n 之間距窄，ADC 641 至64m/2 仍可輕易配置。ADC 64之數量可為ADC 64未為兩行畫素所共用之狀況下的一半。由於行處理單元57之區域減少，CMOS感應器51可精巧地製造。由於ADC 64之數量減少，便有利於形成條紋之特性，例如影像上出現條紋。
此外，如同參照圖7之描述，由於四畫素61a至61d共用重置電晶體73、放大電晶體74及選擇電晶體75，相較於未共用該些電晶體的狀況，電晶體的數量可予減少。因而可改進拍攝特性，例如飽和電荷量和感光度。儘管CMOS感應器51係精巧地製造，仍可抑制因每一畫素之孔徑比例增加所造成之影像品質下降。
再者，在CMOS感應器51中，如同參照圖3之描述，經由於兩區域中配置行處理單元所造成之影像品質惡化不會發生。此外，如同參照圖4之描述，經由於電容器中保持類比畫素信號所造成之問題不會發生。
如上述，在CMOS感應器51中，畫素值係相繼地自每一畫素讀取，且此外，自複數畫素輸出之電荷經由浮動傳播76而加總在一起，使得可讀取相應於加總之電荷的畫素信號。
圖9為一時序圖，描繪CMOS感應器51之作業的另一範例。
參照圖9，將描述以水平方向配置之兩畫素之電荷加總的範例，例如圖7中所示之畫素61a和61b之電荷的加總及畫素61c和61d之電荷的加總。
在選擇信號SEL(N)從L位準轉變為H位準之後，重置信號RST(N)成為具脈衝形式之H位準，且浮動傳播76被固定為預定參考電位，而以重置位準實施A/D轉換。
之後，轉移信號TR1(N)和轉移信號TR2(N)同時成為具脈衝形式之H位準，且為回應轉移信號TR1(N)及轉移信號TR2(N)，發光二極體71a和71b所產生之電荷同時被轉移至浮動傳播76。
結果，在浮動傳播76中，發光二極體71a和71b所產生之電荷被加總，且經由使用相應於被加總之電荷的畫素信號，而以資料位準實施A/D轉換。重置位準之A/D轉換值與資料位準之A/D轉換值之間的差異被儲存於記憶體68中做為畫素資料。
在讀取第N列之畫素信號的1H週期結束之後，重置信號RST(N)成為具脈衝形式之H位準，且浮動傳播76被固定為預定參考電位，即累積之電荷被重置，而以重置位準實施A/D轉換。
之後，類似於經由加總發光二極體71a和71b所獲得之畫素信號的A/D轉換，經由發光二極體71c和71d所產生之電荷被加總，且經由使用相應於所加總之電荷的畫素信號，而以資料位準實施A/D轉換。
與經由加總發光二極體71c和71d所獲得之畫素信號的A/D轉換平行，經由加總發光二極體71a和71b所獲得之畫素信號的A/D轉換而獲得之畫素資料從記憶體68輸出予水平輸出線59。經由加總發光二極體71c和71d所獲得之畫素信號的A/D轉換而獲得之畫素資料係於下一1H週期輸出。
如上述，來自兩畫素之電荷於浮動傳播76被加總，並讀取相應於被加總之電荷的畫素信號。因而可使拍攝影像之框率加倍。
由於電荷於浮動傳播76被加總，例如相較於來自兩畫素之畫素信號被A/D轉換及接著畫素資料被數位地加總之狀況，可減少AD轉換處理的次數並可減少雜訊。更具體地，由於影像信號中所包含之雜訊經由於A/D轉換處理中平方而被增加，可將放大電晶體74之雜訊及ADC 64之雜訊降低，以符A/D轉換處理次數之減少。
圖10為一方塊圖，顯示依據另一實施例之CMOS感應器之結構的範例。
在圖10中，CMOS感應器51'包括時序控制電路52、列掃描器53、畫素陣列54、m/2個負載MOS551 至55m/2 、DAC 56、行處理單元57'、行掃描器58和水平輸出線59。在圖10中，類似於圖6中所示之CMOS感應器51的組件係以相同參考符號代表，且其描述在下列適當時予以省略。
即，圖10中所示之CMOS感應器51'與圖6中所示之CMOS感應器51類似，其中CMOS感應器51'包括時序控制電路52、列掃描器53、畫素陣列54、m/2個負載MOS551 至55m/2 、DAC 56、行掃描器58和水平輸出線59。CMOS感應器51'包括行處理單元57'，其與CMOS感應器51中不同。
行處理單元57'包括m/2個平行配置之ADC 641 至64m/2 。每一ADC 641 至64m/2 包括比較器、計數器、二開關和二記憶體。
即，ADC 641 包括比較器651 、計數器(CNT)661 、二開關671 '和672 '及二記憶體681 '和682 '。ADC 642 包括比較器652 、計數器662 、二開關673 '和674 '及二記憶體683 '和684 '，並以此類推，ADC 64m/2 包括比較器65m/2 、計數器66m/2 、二開關67m-1 '和67m '及二記憶體68m-1 '和68m '。
在如上述結構之CMOS感應器51'中，例如畫素611,1 至61m,n 之中，奇數行中畫素之畫素資料及偶數行中畫素之畫素資料可儲存於不同記憶體中。
例如，於讀取第N列畫素611,N 至61m,N 之1H週期期間，當ADC 641 '之計數器661 實施第一行中畫素611,N 之畫素信號的A/D轉換時，開關671 '便耦合至記憶體681 '，並將第一行中畫素611,N 之畫素資料儲存於記憶體681 '中。當計數器661 實施第二行中畫素612,N 之畫素信號的A/D轉換時，開關672 '便耦合至記憶體682 '，並將第二行中畫素612,N 之畫素資料儲存於記憶體682 '中。
同樣地，在ADC 642 '中，第三行中畫素613,N 之畫素資料儲存於記憶體683 '中，及第四行中畫素614,N 之畫素資料儲存於記憶體684 '中。在ADC 64m '中，第(m-1)行中畫素61m-1,N 之畫素資料儲存於記憶體68m-1 '中，及第m行中畫素61m,N 之畫素資料儲存於記憶體68m '中。
如上述，經由將奇數行中畫素之畫素資料及偶數行中畫素之畫素資料儲存於不同記憶體中，在行掃描器58的控制下，第一行中畫素611,N 之畫素資料至第m行中畫素61m,N 之畫素資料可相繼地輸出予水平輸出線59。
即，如參照圖8之描述，在CMOS感應器51中，經由後續級之處理電路實施畫素資料順序重新配置處理，以重新配置畫素之順序。在CMOS感應器51'中，畫素資料係依據畫素之順序而輸出。結果，不需實施畫素資料順序之重新配置處理。
圖11為一時序圖，描繪CMOS感應器51'之作業的範例。
如圖11中所示，於讀取第N列之畫素信號的1H週期期間，讀取奇數行中第N列之畫素61a的畫素信號，且之後讀取偶數行中第N列之畫素61b的畫素信號。之後，於讀取第(N+1)列之畫素信號的1H週期期間，讀取讀取奇數行中第(N+1)列之畫素61c的畫素信號，且之後與讀取偶數行中第(N+1)列之畫素61d的畫素信號平行，第N列之畫素資料依照畫素之順序被輸出。第(N+1)列之畫素資料係於下一1H週期期間依照畫素之順序被輸出。在圖11中，選擇信號SEL(N)、重置信號RST(N)、轉移信號TR1至TR4、畫素信號和斜波信號係與圖8之時序圖中所示者相同。
在本發明之實施例中，已描述2x2共用畫素，其中垂直二畫素x水平二畫素61a至61d共用放大電晶體等。例如，為使ADC之間距較畫素之間距寬，若至少水平方向的複數畫素共用放大電晶體等，便足以達成目標。即，儘管僅具有水平方向二畫素之共用畫素共用放大電晶體等，ADC即可類似於2x2共用畫素而輕易地配置。
本發明之實施例並不僅限於上述實施例，而是在不偏離本發明之要點下可進行各式修改。
11、11'、11"、51、51'．．．CMOS感應器
12、52．．．時序控制電路
13、53．．．列掃描器
14、54．．．畫素陣列
151 至15m 、551 至55m/2 ．．．負載MOS
16、16A、16B、56．．．數位類比轉換器
17、17'、17A、17B、57、57'．．．行處理單元
18、18A、18B、58．．．行掃描器
19、19A、19B、59．．．水平輸出線
21、211,1 至21m,n 、21N 、21N' 、21N+1 、61、61a至61d、611,1 至61m,n ．．．畫素
221 至22n 、621 至62n ．．．水平信號線
23、231 至23m 、63、631 至63m/2 ．．．垂直信號線
241 至24m 、331 至33m/2 、64、641 至64m/2 、641 '至64m '．．．類比數位轉換器
25、251 至25m 、65、651 至65m/2 ．．．比較器
261 至26m 、66、661 至66m/2 ．．．計數器
271 至27m 、321 至32m 、341 至34m 、671 至67m/2 、671 '至67m '．．．開關
281 至28m 、351 至35m 、68、681 至68m/2 、681 '至68m '．．．記憶體
311 至31m ．．．電容器
411 、412 、71、71a至71d．．．發光二極體
421 、422 、72、72a至72d．．．轉移電晶體
43、431 、432 、73．．．重置電晶體
44、441 、442 、74．．．放大電晶體
45、451 、452 、75．．．選擇電晶體
46、461 、462 、76．．．浮動傳播
RST(N)．．．重置信號
SEL(N)．．．選擇信號
TR1(N)、TR2(N)、TR3(N)、TR4(N)．．．轉移信號
圖1為一方塊圖，顯示安裝行平行ADC之CMOS感應器之結構的範例。
圖2為一時序圖，說明CMOS感應器11之作業。
圖3為一時序圖，說明CMOS感應器11'之作業。
圖4為一時序圖，說明CMOS感應器11"之作業。
圖5說明共用之浮動傳播。
圖6為一方塊圖，顯示依據本發明之實施例之CMOS感應器之結構的範例。
圖7說明由四個畫素構成之2 x 2共用畫素。
圖8為一時序圖，描繪CMOS感應器51之作業的範例。
圖9為一時序圖，描繪CMOS感應器51之作業的另一範例。
圖10為一方塊圖，顯示依據另一實施例之CMOS感應器之結構的範例。
圖11為一時序圖，描繪CMOS感應器51'之作業的範例。
11"．．．CMOS感應器
12．．．時序控制電路
13．．．列掃描器
14．．．畫素陣列
17'．．．行處理單元
18．．．行掃描器
19．．．水平輸出線
211,1 至21m,n ．．．畫素
221 至22n ．．．水平信號線
231 至23m ．．．垂直信號線
331 至33m/2 ．．．類比數位轉換器
321 至32m 、341 至34m ．．．開關
351 至35m ．．．記憶體
311 至31m ．．．電容器

Claims (8)

  1. 一種影像拾取設備，包含：光電轉換機構，用以將入射光轉換為電荷，並累積該電荷；轉移機構，用以轉移累積於該光電轉換機構中之該電荷；轉換機構，用以將經由該轉移機構轉移之該光電轉換機構中之該電荷轉換為電壓；重置機構，用以重置該轉換機構之電位；放大機構，用以放大經該轉換機構轉換之電壓以產生畫素信號；選擇機構，用以選擇性地輸出該畫素信號至讀取信號線以讀取該畫素信號；類比數位(A/D)轉換機構，以將經由該讀取信號線讀取之該畫素信號轉換為數位信號，該A/D轉換機構係共用於該光電轉換機構的兩行之間；金屬氧化物半導體(MOS)電晶體，其連接至介於該選擇機構與該A/D轉換機構之間的該讀取信號線，該MOS電晶體係共用於該光電轉換機構的該兩行之間；其中，複數個該光電轉換機構及複數個轉移機構共用該放大機構及該讀取信號線。
  2. 如申請專利範圍第1項之影像拾取設備，進一步包含控制線以傳輸信號而控制該轉移機構之該電荷的轉移，其中該控制線對於每一共用該放大機構及該讀取信號線之該複數個轉移機構而言是獨立的。
  3. 如申請專利範圍第1項之影像拾取設備，其中該金屬氧化物半導體電晶體及該放大機構構成源極隨耦電路。
  4. 如申請專利範圍第3項之影像拾取設備，其中該A/D轉換機構之間距為水平方向上該光電轉換機構之寬度的兩倍。
  5. 如申請專利範圍第3項之影像拾取設備，其中該A/D轉換機構進一步包含：比較機構，其具有接收該畫素信號之第一輸入端子及接收從預定參考電位以固定斜率下降之參考電壓之第二輸入端子，該比較機構於該第一及第二輸入端子之電位被重置之後，比較輸入至該第一輸入端子之該畫素信號與輸入至該第二輸入端子之該參考電壓；及測量機構，用以測量當該參考電壓開始從該預定參考電位以該固定斜率下降時至當該比較機構判斷該參考電壓變得低於該畫素信號時之時間。
  6. 如申請專利範圍第5項之影像拾取設備，其中該A/D轉換機構包括一或多個保持機構，以保持該測量機構所測量之值，做為被轉換為該數位信號之該畫素信號。
  7. 如申請專利範圍第6項之影像拾取設備，其中該 A/D轉換機構之一個A/D轉換機構於以水平方向讀取該畫素信號之一掃瞄期間實施複數個A/D轉換，並依照水平方向之該光電轉換機構的順序而輸出被轉換為該數位信號之該畫素信號。
  8. 一種用以拍攝影像之影像拾取設備，包含：光電轉換器，將入射光轉換為電荷，並累積該電荷；轉移元件，轉移累積於該光電轉換器中之該電荷；轉換器，將經由該轉移元件轉移之該光電轉換器中之該電荷轉換為電壓；重置元件，重置該轉換器之電位；放大器，放大經該轉換器轉換之電壓以產生畫素信號；選擇電晶體，用以選擇性地輸出該畫素信號至讀取信號線以讀取該畫素信號；類比數位(A/D)轉換機構，以將經由該讀取信號線讀取之該畫素信號轉換為數位信號，該A/D轉換機構係共用於該光電轉換器的兩行之間；及金屬氧化物半導體(MOS)電晶體，其連接至介於該選擇電晶體與該A/D轉換機構之間的該讀取信號線，該MOS電晶體係共用於該光電轉換器的該兩行之間，其中，複數個該光電轉換器及複數個轉移元件共用該放大器及該讀取信號線。
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