JP4611296B2 - 電荷ビニング型イメージセンサ - Google Patents

Description

本発明は、能動画素イメージセンサ（Active Pixel image sensor：ＡＰＳ）、受動画素イメージセンサ（Passive Pixel image sensor：ＰＰＳ）等、半導体をベースとしたイメージセンサに関し、特に、電荷ビニング（charge domain binning）機能、高感度特性、低雑音特性及び並列チャネル読出機能を有するＡＰＳやＰＰＳに関する。

ＡＰＳ及びＰＰＳはｘｙアドレス指定可能な固体イメージャである。この種のイメージャは光検知素子及び選択素子を有する画素から構成されている。ＡＰＳを構成する画素は、それらの他にそれぞれ能動回路要素を少なくとも１個有している。ＡＰＳ及びＰＰＳの何れにおいても、入射光は、画素上の光検知領域内への入射光量を表す電圧信号又は電流信号へと変換される。通常、イメージセンサからはこの信号が画素１ロー分ずつ読み出され、各画素から読み出された信号は読出元の画素カラム毎に対応する回路（カラム回路）内に一時格納される。このカラム回路は、通常、画素のサイズ又はピッチに収まるように構成される。

大抵のディジタルイメージングアプリケーションにおいては、高解像度イメージセンサを実現するため、限られたサイズのイメージセンサ内に多数の画素を詰め込むことが望まれる。この手法で解像度を高めるには画素サイズを小さくする必要があるが、画素サイズを小さくするとイメージセンサの設計及び性能上の不具合が幾つか発生する。第１に、画素サイズを小さくしていくにつれ、格納読出用の各カラム回路を低雑音な構成とすることがどんどん難しくなっていく。第２に、画素サイズが小さいと感度が低くなるため、入射光レベルが低いときに出力信号レベルが不十分になりかねない。第３に、画素の個数が多いと読出に長い時間がかかる。

カメラに対しては、動画も静止画も同様に撮影できる性能が求められることが多い。通常望ましいとされる動画レートは３０フレーム／秒である。既存のＡＰＳやＰＰＳにおいては、このレートを有する動画データを高解像度センサから得るため、ｘｙアドレス指定可能というその特徴を利用して画素出力アレイを窓処理乃至サブサンプリングしている。この手法を用いることによって上記レートの動画データを得ることができるものの、これは上述の小サイズ画素群からの選択的読出によって実現されるものであるから、低レベル入射光環境における画質が貧弱であるという問題がなお残り、また偽像も発生し得る。

ＡＰＳやＰＰＳの中には、オンセンサ白バランス（White Balance：ＷＢ）調整機能を有しているものもある。この白バランス調整機能は、プログラマブルゲイン増幅器（programmable gain amplifier：ＰＧＡ）を読出経路上に配置し、画素データレートにおける読出経路ゲインをこのＰＧＡによって可変とすることで、実現される。高解像度センサにてこの機能を実現するには、不都合なことに、より高性能のＰＧＡが必要になる。

従来技術に関する以上の説明から明らかなように、解像度が高く画素サイズが小さなデバイスにおける読出レートを高めまた解像度を可変とすること、それも低雑音特性及び高感度特性を保持しつつそれを実現することが、今なお求められている。

本発明は従来技術の問題点を解消するものである。本発明に係るＡＰＳデバイスは、チャネル選択的な読出が可能な構成とすることによって、画素サイズの縮小、センサの高解像度化、格納読出用カラム回路の低雑音化、並びに隣接同色標本平均化による低解像度読出時性能向上を、実現可能としたものである。

本発明の他の実施形態は、上述のチャネル選択的読出機能を画素間増幅器共有と併用することによって領域選択的な電荷ビニングを可能にし、それによって感度及び低レベル入射時信号対雑音比性能を更に向上させるものである。

以下、別紙図面を参照しながら本発明の好適な実施形態及び別紙特許請求の範囲記載の事項について説明する。この説明を参照検討することにより、上述のものもそれ以外のものも含め、本発明の実施形態、目的、特徴及び利点がより明らかに理解及び認識されるであろう。

本発明には次の利点がある。即ち、本発明によれば、低雑音且つ高感度で、また単一のイメージセンサによって、複数通りの解像度によるイメージングを実行できる。

以下の説明における例示及び図示は、本発明の好適な実施形態のうち一つを示すためのものであり、これ以外にも本発明の技術的範囲を逸脱せずに実施できる実施形態は数多くある。

図１に、本発明に係るイメージセンサ１０の全体ブロック構成を示す。このセンサ１０はｘｙアドレス指定可能な複数個の画素２０を備えている。画素２０はＡＰＳ型であるかＰＰＳ型であるかを問わず既知のどのような構成でもよい。２個設けられているカラム回路バンク（記憶部）８０はそれぞれ複数個のカラムサンプルアンドホールド（sample and hold：Ｓ／Ｈ）回路（図１には示さず）を備えており、またそれぞれこのセンサアレイ２０の出力信号線９０に電気接続されている。並列に２個設けられているアナログ信号処理（analog signal processing：ＡＳＰ）チェーン（読出部）１１０は、それぞれ対応するカラム回路バンク８０に接続されている。各ＡＳＰチェーン１１０に電気接続されているアナログディジタル変換器（analog to digital converter：ＡＤＣ）２０は、ＡＳＰチェーン１１０からの信号をディジタル化する。ディジタル２：１マルチプレクサ（multiplexer：ＭＵＸ）１３０は両ＡＤＣ１２０に接続されており、それらＡＤＣ１２０からの出力を随意選択する。ディジタル信号処理（digital signal processing：ＤＳＰ）ブロック１４０は、このＭＵＸ１３０からの信号を受け取って更に処理する。そして、センサに対し各種パラメータ及び各種モードを指令及び設定するためのインタフェースが設けられている。

ブロック図たる図２に示す如く、複数個の画素２０は複数ロー及び複数カラムに亘り配置されており、また文字Ｒ（赤），Ｇ（緑），Ｂ（青）によって表される色フィルタと対をなしている。従って、各画素２０が受光できるのは、対応する色フィルタの通過域により決まる特定色の光のみである。この図における色フィルタの配置パターンはＲ，Ｇ，Ｂ各色のバンドパスフィルタによるベイヤパターンであり、各画素２０に付されているＲ，Ｇ，Ｂの文字はその画素２０に対応する色フィルタの種類を表している。加えて、各画素に付されている文字Ｅ，Ｏはその画素の所属先ロー，カラムが偶数番目（Ｅ）か奇数番目（Ｏ）かを表している。文字列ＥＯが付されている画素は偶数番ロー及び奇数番カラムに属する、といった具合である。なお、詳細な検討をより容易に行えるようにするためこの図には４個のロー及び６個のカラムのみを示してあるが、これはイメージングアレイ及びその関連回路の一部に過ぎないと見なされたい。２個設けられているカラム回路バンク８０は複数個のカラムＳ／Ｈ回路１５０を備えており、各カラムＳ／Ｈ回路１５０は画素２０よりなる何個かのカラムに電気接続されている。より詳細には、各カラム回路バンク８０はカラムＳ／Ｈ回路１５０をそれぞれ３個ずつ備えており、各カラムＳ／Ｈ回路１５０は、対応する画素出力用（pixel output：ＰＯ）アナログ２：１ＭＵＸ１６０を介して画素２０によるカラム２個に電気接続されている。このＰＯＭＵＸ１６０の働きによって、対応するカラムＳ／Ｈ回路１５０は、対応する２個のカラムに属する画素２０からの信号を何れもＳ／Ｈすることができる。各カラム回路バンク８０は、先に図１に示したように対応するＡＳＰチェーン１１０及びＡＤＣ１２０に接続されており、また、この例においては画素ピッチの２倍以内のサイズとなるよう構成されている。このような構成は、小さなサイズの画素２０に適し且つ低雑音のカラムＳ／Ｈ回路１５０を実現可能であるという点で有益である。即ち、信号アイソレーション及びレイアウトマッチングに使用できるスペースが広いため固定パターン雑音を抑制でき、また比較的大容量のキャパシタ及びスイッチを使用できるためカラムＳ／Ｈ回路１５０における単発的乃至経時的雑音も低減できる。これらのカラム回路バンク８０は、そのうち１個をアレイ２０上方にまたもう１個を下方に配置するというパターンに従い実体配置することも、また両方共アレイ２０の同じ側に並べて又は重ねて実体配置することもできる。

先に述べたように、従来型２チャネルセンサにおける問題点の一つとして２個のチャネル間のオフセット乃至ゲインミスマッチングがある。これは、しばしば、Ｇ不均一性（green non-uniformity：ＧＮＵ）偽像の原因となっていた。

本発明の第１実施形態においては、図２に示す構成中、各カラム内に矢印付破線で示されている向きに従い、各画素２０の出力値が何れかのカラム回路バンク８０によりＳ／Ｈされる。この第１実施形態においては、同じローに属する何個かの同色画素２０の出力が皆、同じカラム回路バンク８０に送られる。例えば、下から偶数番目のロー内の画素２０のうちＲ画素の出力は皆第２カラム回路バンク８０へと送られＧ画素の出力は皆第１カラム回路バンク８０へと送られる。また、奇数番目のロー内の画素２０のうちＢ画素の出力は皆第２カラム回路バンク８０へと送られまたＧ画素の出力は皆第１カラム回路バンク８０へと送られる。従って、Ｇプレーンは第１ＡＳＰチェーン１１０及び第１ＡＤＣ１２０のみを通り、Ｒプレーン及びＢプレーンは第２ＡＳＰチェーン１１０及び第２ＡＤＣ１２０のみを通ることから、Ｒ画素を含むロー内のＧ画素即ちＧｒとＢ画素を含むロー内のＧ画素即ちＧｂとの間でオフセット乃至ゲインミスマッチングが生じることはない。これを実現するには、ＰＯＭＵＸ１６０の動作タイミングを例えば図６ａ及び図６ｂに示すタイミングとすればよい。図中の信号ＢＡＮＫ１＿ｅはあるロー内の偶数番画素２０の出力を第１カラム回路バンク８０に送るかどうかを決める信号であり、ＢＡＮＫ１＿ｏは同じロー内にある奇数番画素２０の出力を第１カラム回路バンク８０に送るかどうかを決める信号である。ＢＡＮＫ２＿ｅ及びＢＡＮＫ２＿ｏは、第２カラム回路バンク８０について同様の役目を有する信号である。信号ＢＡＮＫ１＿ｅ、ＢＡＮＫ１＿ｏ、ＢＡＮＫ２＿ｅ及びＢＡＮＫ２＿ｏの値は、奇数番目のローにあっては順にハイ、ロー、ロー、ハイとなり、偶数番目のローにあっては順にロー、ハイ、ハイ、ローとなる。本発明にて採用している手法は、このようにして色プレーンを分離する手法であるため、ＧＮＵ問題を緩和することができる。総じて、ＰＯＭＵＸ１６０の動作タイミングを適宜設定すれば、各画素２０の出力をどちらかのカラムＳ／Ｈ回路１５０へと送ることも、また両方に送ることもできる。

このように選択的２チャネル出力型センサとすることにより色プレーン分離を実現しているため、各カラム回路バンク８０及びＡＳＰチェーン１１０に対象ロー内の同色画素２０に係る標本値が流れることとなり、従ってパイプライン方式による同色信号平均化が可能となっている。更に、このような動作下においては、どのローを処理しているときでも各ＡＳＰチェーン１１０にはそのロー内の特定の色の画素２０からの信号しか流れ込まないため、ＷＢ調整用ＰＧＡを画素レートで動作させる必要がない。この場合におけるＷＢ調整用ＰＧＡはラインレートで動作させればよい。即ち、第１ＡＳＰチェーン１１０に入る信号がＧｒ画素からの信号とＧｂ画素からの信号との間で、また第２ＡＳＰチェーン１１０に入る信号がＲ画素からの信号とＢ画素からの信号との間で、それぞれ交番的に切り替わるように動作させればよいため、動作レートはラインレートでよい。第１及び第２ＡＳＰチェーン１１０は例えば互いに同じ構成とし、その動作レートは最終的な画素出力データレートの１／２のレートとする。

また、この構成をまた別のやり方で利用することによって、色差読出も実現できる。次に、この色差読出動作の実現手法について、センサブロック図たる図３ａ及びタイミング図たる図３ｂを参照しつつ説明する。なお、ここでは図４に示すように４個のトランジスタを含む能動型の画素２０を用い色差読出を実行する例を示すこととするが、本発明の技術的範囲内で他種構造の画素を用いることも可能である。図３ａ、図３ｂ及び図４に示すように、第１ロー（図示の例ではＧ画素とＲ画素を含むロー）からの読出は、積分終了後にこのロー内の各画素２０のフローティングディフュージョン（floating diffusion：ＦＤ）１９０をリセットする動作から始まる。このリセットによって、Ｇ画素内ＦＤ１９０における電荷レベルはあるレベルＲｅｓｅｔｇとなり、同じくＲ画素内ＦＤ１９０における電荷レベルはあるレベルＲｅｓｅｔｒとなる。第１カラム回路バンク８０は前者即ちＲｅｓｅｔｇを基準レベルとして記憶する。次に、そのロー内の画素２０全てについて、フォトダイオード／フォトディテクタ（photodiode/photodetector：ＰＤ）１７０からＦＤ１９０への信号電荷の転送を実行する。これにより、Ｒ画素内ＦＤ１９０における電荷レベルは信号電荷分の増加Ｒを含めたＲ＋Ｒｅｓｅｔｒというレベルになり、第２カラム回路バンク８０はこのレベルを基準レベルとして記憶する。次いで、Ｇ画素内ＦＤ１９０における電荷レベル即ち信号電荷分の増加Ｇを含めたＧ＋Ｒｅｓｅｔｇを、両カラム回路バンク８０が信号レベルとして記憶する。その上で記憶済信号の読出を行うと、基準レベル標本値と信号レベル標本値との正確な重ね合わせを通じ、第１カラムバンク８０からは次の式
（１） （Ｇ＋Ｒｅｓｅｔｇ）−Ｒｅｓｅｔｇ＝Ｇ
によって表されるようにＧ信号レベルが得られ、第２カラムバンク８０からは次の式
（２） （Ｇ＋Ｒｅｓｅｔｇ）−（Ｒ＋Ｒｅｓｅｔｒ）＝（Ｇ−Ｒ）−（Ｒｅｓｅｔｇ−Ｒｅｓｅｔｒ）によって表されるように色差信号が得られる。以上の手順はセンサ内全ローについて繰り返し実行される。

本発明に係る選択的２チャネル出力型センサの他の実施形態を図６ｃ及び図６ｄに示す。本実施形態においては、ＰＯアナログＭＵＸ（先の実施形態における１６０）をなくしてカラム回路バンク８０毎の個別的Ｓ／Ｈ信号制御を導入している。図６ｃ及び図６ｄにおいては、この制御用のＳ／Ｈ信号のうち、基準レベルをＳ／Ｈするための信号にはＳＨＲという符号を、また信号レベルをＳ／Ｈするための信号にはＳＨＳという符号を付してある。また、偶数番ロー用のものにはｅ、奇数番ロー用のものにはｏ、第１カラム回路バンク８０用のものには１、第２カラム回路バンク８０用のものには２という添え字を付してある。このことから分かるように、第１カラム回路バンク８０に与える信号と第２カラム回路バンク８０に与える信号は個々別々のものである。図６ｃ及び図６ｄに示すタイミングは、図６ａ及び図６ｂに示したものに相当するものである。総じて、各カラム回路バンク８０に供給するＳ／Ｈ信号のタイミングを適宜設定すれば、各画素２０の出力をどちら側のカラムＳ／Ｈ回路１５０に取り込ませることも、また両方に取り込ませることもできる。

図５ａ及び図５ｂにまた別のセンサ構成を示す。まず、図５ａに示す構成においては、２個のカラム回路バンク８０内にあるカラムＳ／Ｈ回路１５０が、画素ピッチ内に収まるサイズとなるよう構成されており、またＰＯＭＵＸ１６０が、対応する２個のカラムＳ／Ｈ回路１５０のうち一方又は双方へと対象ロー内奇数番画素又は偶数番画素の出力を送る２：２ＭＵＸとして構成されている。図示していないが、ＰＯＭＵＸ１６０の仔細な構成は本件技術分野において知られているどのような構成としてもよい。また、図５ｂに示した構成は図５ａのそれと電気回路上は等価であるが、各カラム回路バンク８０が２個のサブバンクに分割されており、各カラムＳ／Ｈ回路１５０が画素ピッチの２倍のサイズ内に収まるよう構成されている点で、図５ａに示したそれとは異なっている。図５ｂに示したこの構成、即ちカラムＳ／Ｈ回路１５０同士が重なり合っており或いは互い違いになっている構成によれば、図２に示した構成について述べた通りカラムＳ／Ｈ回路１５０が幅広であることによる利点がある。

図５ａ及び図５ｂに示した２チャネル出力型センサは、図２、図３ａ及び図３ｂに示した２チャネル出力型センサで実行される色プレーン分離と同様の色プレーン分離を実現できるのに加え、既述のものにない格別な利点も有している。即ち、この２チャネル出力型センサにおいては、カラムＳ／Ｈ回路１５０が１画素ピッチ当たり１個設けられているため、好都合なことに、単一の画像データロー内にある画素２０毎に２個の標本値を格納及び読出することができる。ＰＯＭＵＸ１６０の動作タイミングを適宜制御すれば、各ローセンサデータ内の画素標本値を、それらが別々の色プレーン上に含まれることとなるよう格納して、隣接標本平均化を効率的に実行することができる。この動作の流れについて、図４に示した構成の画素２０をローリングシャッタモードで使用する場合を例として図６ｅに基づき説明すると、次のようになる（なお本発明の技術的範囲内で他種構造の画素２０や他種動作モードを使用することもできる）。まず、積分が終了したら第０ロー（一般には偶数番ロー）を対象としたＳ／Ｈ動作を開始し、各Ｇｒ画素出力を信号レベルとして２個の第１カラム回路バンク８０内隣接カラムＳ／Ｈ回路１５０内に格納する。この格納は、ＰＯＭＵＸ１６０を用い、Ｇｒ画素出力を第１カラム回路バンク８０内の対応するカラムＳ／Ｈ回路１５０双方に接続することにより、行う。図中、これらカラムＳ／Ｈ回路１５０内に格納済のＧ画素出力にはＧ０Ｘ形式の符号を付してある。この符号の添え字のうち、０は第０ロー内の画素２０からの出力であることを、Ｘは同ロー内の画素２０のうち第Ｘカラム内の画素２０からの出力であることを、それぞれ表している。この図から読み取れるように、このローからの各Ｇ画素出力は、２個の第１カラム回路バンク８０内隣接カラムＳ／Ｈ回路１５０内に格納されている。同様に、第０ロー内各Ｒ画素出力を、２個の第２カラム回路バンク８０内隣接カラムＳ／Ｈ回路１５０によりＳ／Ｈする。その上で、これら２個のカラム回路バンク８０からの読出を並列的に実行する。こうして記憶部から読み出される同一画素出力信号（隣り合わせに記憶されていたもの）を平均化すれば、低雑音信号が得られる。この平均化は、ＡＤ変換後即ちディジタル部にて実行するのが最も容易である。以上の手順を実行した後は、同様の手順を次のロー即ち奇数番ローについて実行する。今度は、同一ロー内各Ｇｂ画素標本値がそれぞれ２個の第１カラム回路バンク８０内隣接カラムＳ／Ｈ回路１５０内に格納される一方、同ロー内各Ｂ画素標本値がそれぞれ２個の第２カラム回路バンク８０内隣接カラムＳ／Ｈ回路１５０内に格納される。なお、この方法を応用すれば、一般に、各画素２０にｎ個のカラムＳ／Ｈ回路１５０が接続されている構成にてｎ個の標本値間での平均化を実行させることができる。

図５ａ及び図５ｂに示した２チャネル出力型センサにおいては、図２、図６ｃ及び図６ｄに示した２チャネル出力型センサで実行される色プレーン分離と同様の色プレーン分離も、２ロー並列格納読出によって実行することができる。即ち、図６ｆに示すように、積分が終了したら第０ロー（一般には偶数番ロー）に係る画素出力のＳ／Ｈを開始し、各Ｇｒ画素出力を信号レベルとして第１カラム回路バンク８０内偶数番カラムＳ／Ｈ回路１５０に格納する。この格納は、ＰＯＭＵＸ１６０を用いＧｒ画素出力を対応する第１カラム回路バンク８０内偶数番カラムＳ／Ｈ回路１５０に接続することにより行う。同様に、各Ｒ画素出力を信号レベルとして第２カラム回路バンク８０内奇数番カラムＳ／Ｈ回路１５０がＳ／Ｈする。続く第１ロー（一般には奇数番ロー）に係る画素出力をＳ／Ｈする際には、各Ｇｂ画素出力を信号レベルとして第１カラム回路バンク８０内奇数番カラムＳ／Ｈ回路１５０に格納させる。この格納は、ＰＯＭＵＸ１６０を用いＧｂ画素出力を対応する第１カラム回路バンク８０内奇数番カラムＳ／Ｈ回路１５０に接続することにより行う。同様に、各Ｂ画素出力を信号レベルとして第２カラム回路バンク８０内偶数番カラムＳ／Ｈ回路１５０がＳ／Ｈする。その上で、各カラム回路バンク８０からの並列読出を行う。この手順を図６ｆに示す。図中、各カラムＳ／Ｈ回路１５０内の画素標本値にはＣｘｙ形式の符号が付されている。Ｃは色、ｘはロー番号、ｙはカラム番号である。例えばＢ１０は第１ローと第０カラムに属するＢ画素を表している。以上の手順による格納読出は、アレイ２０内のロー２個ずつを単位として繰り返し実行する。従って、ディジタル部にて常に、アレイ内２画素×２画素領域のデータを処理できる。例えば、オンチップパイプライン色処理に供することができる。

注記すべきことに、本願中で述べているこうした選択的２チャネル格納読出型センサは、本発明の技術的範囲を逸脱しない限りにおいて、どのような構造の画素２０とも併用することができる。更に、チャネル数を２個とするという考え方を一般に複数チャネルという考え方に拡張することが可能であり、そのように拡張した場合でも各画素の出力を各カラム回路バンク８０に随意に格納しまた各カラム回路バンク８０から随意に読み出すことが引き続き可能である。

こうした選択的多チャネル出力型センサは、ある種の画素構造と併用することによって更に有益なものになる。例えば、選択的多チャネル出力型センサと併せ、複数個の画素２０が増幅器を共用する構造を採用すれば、低解像度の静止画や低光レベル且つ低解像度の動画を得たい場合に、電荷ビニング及び隣接標本平均化による感度向上及び雑音低減を達成することができる。図７に、こうした増幅器共有型画素の一例構成を示す。

図７は、本発明における増幅器共用型画素を示す模式図である。この図に示す構成の画素を用いれば、同色画素間電荷ビニングや同一増幅器共用全画素間電荷ビニングを実現できる。本発明を好適に実施するにはこの構成の画素を用いるのが望ましいが、その他の構成の画素を用い同色画素間電荷ビニングや同一増幅器共用全画素間電荷ビニングを共に実行することも可能であるし、また当該その他の構成の画素を選択的２チャネル格納読出型センサにて使用することも可能である。図中、４個示されている画素２０は同一カラムに属し且つ互いに別のローに属する画素であり、これら一組の画素２０によってセンサアレイの単位セルが構成されている。各画素２０はＰＤ１７０（ＰＤ１〜ＰＤ４）及びトランスファゲート（transfer gate：ＴＧ）１８０（ＴＧ１〜ＴＧ４）を有しており、ＦＤ１９０、リセットトランジスタ２００とそのリセットゲート（reset gate：ＲＧ）２１０、ソースフォロア入力トランジスタ２２０、ローセレクト（row select：ＲＳＥＬ）トランジスタ２３０及び出力信号線２４０は、これら４個の画素２０によって共用されている。センサアレイは、こうした単位セル複数個によって形成される。勿論、他種の構成も採用可能であるが、そうした構成は、本件技術分野における習熟者（いわゆる当業者）であれば本願による開示に基づき即座に想到できるであろう。

この図に示す構成は、そのＲＳＥＬライン１本に付き四種類のＴＧ信号及び一種類のＲＧ信号を要する四共有画素（four-shared pixel）である。四共有画素における共用化とは、各ＰＤ１７０に対応するＦＤ１９０の出力ノードが共通になっていることを指している。ベイヤパターンでは単一カラム内での色変化がＧとＲ又はＧとＢの繰り返しパターンとなるから、４個のＰＤ１７０の中から適当なＰＤ１７０を複数個選んでそれらのＰＤ１７０から共通のＦＤ１９０上へと電荷を転送するようにすれば、同一色ＰＤ１７０により収集された光電子がそのＦＤ１９０上で総和即ちビニングされることとなる。こうしてＦＤ１７０上で電荷を総和乃至ビニングすることで、所与の光レベル乃至積分時間のもとで収集可能な光電子の個数が何倍かになるため、センサとしての応答性や感度が実質向上する。加えて、光レベルが極めて低い場合のように光の色がさほど重要でない状況下では、４個のＰＤ１７０からの信号を全て同一のＦＤ上でビニングすることによって、感度を更に向上させることができる。

ここでは、第１の例として、その最高解像度の１／１６の解像度まで画像の解像度を低減する例を掲げることとする。例えば、１６３２画素×１２２４画素という最高解像度を有する２メガ画素のセンサから、４０８画素×３０６画素の低解像度画像を得る例である。この１／１６解像度は、４画素×４画素のエリア３００から得られる信号群を相互結合してそのエリア３００を１個の画像構成要素として扱うことにより、実現できる。このエリアのことをパクセル（paxel）と呼ぶ。図８ａにこのパクセル３００を示す。図２、図７、図８ａ及び図８ｃに示す例においては、このパクセル３００内の４個のローから取り出した偶数番ローと奇数番ローとの対に対して、ローリングシャッタスタートを適用する。こうすることによって、そのパクセル３００内の偶数番ローと奇数番ローとが、同一の積分時間に亘り積分されることとなる。この所望の積分時間が経過したら偶数番ロー読出を開始する。この読出は、ＲＧ２１０にパルスを印加してＦＤ１９０をリセットすると共に、リセット時電荷レベルをカラムＳ／Ｈ回路１５０内に記憶させることによって行う。その上で、第０ローに係るＴＧ１８０及び第２ローに係るＴＧ１８０にパルスを印加してそれらのローのＰＤ１７０から対応するＦＤ１９０へと電荷を転送させ、続いて信号レベルとリセット時レベルの合計レベルをカラムＳ／Ｈ回路１５０内に記憶させる。この転送格納動作は、第０ローと第２ローと（より一般には同色ロー同士）について同時に実行できる。これは、この四共有画素のＲＳＥＬをオンさせ、ＲＧ２１０にパルスを印加し、リセット時レベルをＳ／Ｈし、ＴＧ０（３１０）とＴＧ２（３２０）に同時にパルスを印加し、その信号レベルをＳ／Ｈすることによって、行えばよい。第０ローと第２ローの同時転送格納が済んだ時点では、偶数番カラムのＦＤ１７０上で２個のＧ画素電荷がビニングされており、奇数番カラムのＦＤ１７０上で２個のＲ画素電荷がビニングされている。図８ｃにおいては、これを２個の画素出力の和という形式で各カラムＳ／Ｈ回路１５０内に記してある。ビニング結果の標本値については、前述した２チャネル出力型センサの動作と同様にして、第１ＡＳＰチャネル１１０経由でのＧ信号パイプライン処理及び第２ＡＳＰチャネル１１０経由でのＲ信号パイプライン処理が施される。

このようにしているため、本実施形態においては、カラム別２チャネル出力型センサの本質的効果を発揮させることができる。即ち、各カラム回路バンク８０内に格納される色が各一色であるため、各カラム回路バンク８０内で２個の隣接カラムＳ／Ｈ回路１５０内の信号標本値同士をパイプライン方式に従い直接的且つ単純に平均化することによって、それら二通りの信号標本値から４画素×４画素パクセル毎に一通りの出力値を得ることができる。例えば、カラム回路バンク８０内で隣同士に格納されていた同色の２個の標本値をＡＤＣ１２０通過後ディジタル的に平均化すること、例えば二通りのＧｒ’を平均してＧｒ’を更新し且つ二通りのＲ’を平均してＲ’を更新することにより、ＧｒとＲの各色について各単一の１０ビット出力値を得ることができる。図８ｃにおいては、隣接画素平均化後のＧｒ’及びＲ’を４個の個別画素２０に係るＧ及びＲ画素値から導出する式を示してあるが、この式には、電荷ビニングによる２画素間電荷加算と、このビニング後の値に対するディジタル部による平均化とが、表されている。こうした動作により、感度が上昇しまた雑音が少なくなる。

偶数番ローに係る読出の次は、同じ要領でパクセル３００内奇数番ロー読出を実行する（偶数番ロー読出との相違点は同時パルス印加対象がＴＧ１（３１５）及びＴＧ３（３２５）であることのみである）。この読出の際には、奇数番ロー内Ｂ画素同士での電荷ビニング及び奇数番ロー内Ｇｂ画素同士での電荷ビニングを実行し、その結果たるＢ値をＳ／Ｈして先のＲ経路と同じ経路によりパイプライン処理する一方同じくビニング結果たるＧｂをＳ／Ｈして先のＧｒ経路と同じ経路によりパイプライン処理し、２個の隣接Ｂ値同士及び２個の隣接Ｇｂ値同士それぞれについてディジタル的平均化を実行し、単一１０ビットＢ値及び単一１０ビットＧｂ値をセンサから出力する。もし更に雑音を減らしたいなら、チップ外でＧｒ値とＧｂ値とを平均すればよい。

このやり方は、従来技術のＡＰＳデバイスにおけるサブサンプリング法と比較して幾つかの点で有益である。第１に感度がより高い。第２に雑音がより少ないためダイナミックレンジが広い。加えて、サブサンプリングに伴う偽像が生じない。

こうした電荷ビニング及び電圧的乃至ディジタル的隣接標本平均化は、図５ａに示した構造のセンサや図５ｂに示した構成のセンサにおいても同様に実行可能であり、図５ａ又は図５ｂに示した構成のセンサであれば上述の効果に加え更なる効果が生じる。まず、カラムＳ／Ｈ回路１５０がカラム毎に設けられているため、都合のよいことに、この２チャネル出力型センサにおいては２ロー分の画像データを同時に保存格納することができる。そのため、ＰＯＭＵＸ１６０に対し適当な動作タイミングを与えることによって、２ロー分のセンサ出力データを色プレーン毎に分離して保存格納することができ、隣接標本平均化を効率的に実行できる。同一パクセル内各四共有画素内での電荷ビニングを経た各色画素値をそれぞれＲ’、Ｂ’、Ｇｒ’及びＧｂ’と表すこととすると、図５ａ、図７及び図６ｅの記載から理解できるように、ビニング後各色画素値Ｒ’、Ｂ’、Ｇｒ’及びＧｂ’は、Ｇｒ’及びＧｂ’は第１カラム回路バンク８０内、Ｒ’及びＢ’は第２カラム回路バンク８０内というように、先の例の如く図９中の対応するカラム回路バンク８０内に保存格納されることとなり（図９においてはビニング後各色画素値をカラムＳ／Ｈ回路１５０内に２個の画素値の和という形式で表記してある）、更にはパイプライン方式に従い各色隣接値同士が平均化されてセンサ出力として読み出される。

加えて、本実施形態においては、全ての色の信号を同時取得することができるため、内挿（インタポレーション）を行わなくても４画素×４画素パクセル単位のＲＧＢ信号を得ることができ、そうして得られるパクセル３００単位のＲＧＢ信号はＹＵＶ信号へ或いはＹＣＣ信号へとオンチップディジタル処理で随意に且つ容易に変換することができ、そして白バランス調整や色補正はパクセル毎にディジタル的に実行することができる。こうしたことは、カメラプリビューモード等の映像モードにおける直接映像出力に際して有利に働く。

図１０及び図８ｂに、解像度を１／４に低減する例を示す。この例においては、Ｂ１０がパクセル４００におけるＢ値、Ｒ０１がパクセル４００におけるＲ値、Ｇ００とＧ０１の平均値がパクセル４００におけるＧ値になり、その読出は最高解像度での読出と同様にして行われる。即ち、第０ロー内Ｇｒ値は第１ＡＳＰチェーン１１０をまたＲ値は第２ＡＳＰチェーン１１０を介して読み出され、第１ロー内Ｇｂ値は第１ＡＳＰチェーン１１０をまたＢ値は第２ＡＳＰチェーン１１０を介して読み出される。Ｇ値の平均化はＤＳＰブロック１４０により実行される。

図１１に、上述した本発明の実施形態を実施するのに適したカメラ５００を示す。

以上の説明は、発明者が最も好適だと考える何個かの実施形態についてのものである。いわゆる当業者であれば即座に理解できるように、これらに対しては様々な変形を施すことが可能である。従って、本発明の技術的範囲は実施形態に関する開示事項によって認定されるべきではなく、別紙特許請求の範囲による記載によって認定されるべきである。

また、本発明についてその実施形態を参照しながら説明したが、ご理解頂けるように、いわゆる当業者であれば本発明の技術的範囲を逸脱することなく様々な変形乃至修正を施すことができる。

本発明の第１実施形態に係るセンサの全体構成を示すブロック図である。 本発明の第１実施形態に係るセンサの構成を示すブロック図である。 色差読出を説明するためのブロック図である。 図３ａにおけるタイミング図である。 ４個のトランジスタを含む能動画素の構造を模式的に示す図である。 本発明の第３実施形態に係るセンサの構造を示すブロック図である。 カラムＳ／Ｈ回路のサイズが画素ピッチの２倍になるよう図５ａの実施形態を変形した例を示すブロック図である。 図２に示したセンサの動作を示すブロック図である。 図６ａにおけるタイミング図である。 本発明の第２実施形態に係るセンサの構造を示すブロック図である。 図６ｃにおけるタイミング図である。 図５ａに示したセンサによる隣接標本平均化動作を示すブロック図である。 図５ａに示したセンサによる２ロー読出動作を示すブロック図である。 本発明における画素構造を示す模式図である。 本発明における低解像度読出動作の第１例を説明するためのブロック図である。 本発明における低解像度読出動作の第２例を説明するためのブロック図である。 本発明における低解像度読出動作を説明するためのブロック図である。 本発明の第３実施形態における低解像度読出動作の第１例を示すブロック図である。 本発明の第３実施形態における低解像度読出動作の第２例を示すブロック図である。 本発明の上記各実施形態を実施するのに適したカメラを示す図である。

符号の説明

１０ イメージセンサ（乃至センサアレイ）、２０ 画素群、８０ カラム回路バンク（記憶部）、９０ 出力信号線、１１０ アナログ信号処理（ＡＳＰ）チェーン（読出部）、１２０ アナログディジタル変換器（ＡＤＣ）、１３０ ディジタル２：１マルチプレクサ（ＭＵＸ）、１４０ ディジタル信号処理（ＤＳＰ）ブロック、１５０ カラムサンプルアンドホールド（Ｓ／Ｈ）回路、１６０ 画素出力用（ＰＯ）アナログ２：１又は２：２ＭＵＸ、１７０ フォトダイオード／フォトディテクタ（ＰＤ）、１８０，３１０，３１５，３２０，３２５ トランスファゲート（ＴＧ）、１９０ フローティングディフュージョン（ＦＤ）、２００ リセットトランジスタ、２１０ リセットゲート（ＲＧ）、２２０ ソースフォロア入力トランジスタ、２３０ ローセレクト（ＲＳＥＬ）トランジスタ、２４０ 出力信号線、３００，４００ パクセル。

Claims (3)

1. イメージセンサを備えるカメラにおいて、
   （ａ）イメージセンサは、
   （ａ１）アレイ状に配置された複数の受光素子であって、少なくとも素子の一部に、受光素子と対をなし、受光素子による選択的な色の受光を可能にする色フィルタを有する受光素子と、
   （ａ２）それぞれ複数個の受光素子のうち何れかと対をなす複数個のフローティングディフュージョンと、
   （ａ３）受光素子からの信号を一度に１ローずつ保存格納するための複数のカラムサンプルアンドホールド回路を有するカラム回路と、
   （ａ４）同色を受光する少なくとも２個の受光素子からの信号が、実質的に同時に出力転送される出力構造であって、複数個のフローティングディフュージョンに電気的に接続される出力構造と、
   を有し、
   １つの受光素子からの同じ信号を、複数のサンプルとしてカラム回路内で隣接するカラムサンプルアンドホールド回路に格納した各カラム回路内隣接標本値同士を平均化することを特徴とするカメラ。
2. イメージセンサを備えるカメラにおいて、
   （ａ）イメージセンサは、
   （ａ１）一部に受光素子と対をなす光フィルタを有し、アレイ状に配置された複数個の受光素子と、
   （ａ２）それぞれ複数個の受光素子のうち何れかと対をなす複数個のフローティングディフュージョンと、
   （ａ３）受光素子からの信号を一度に１ローずつ保存格納するための複数のカラムサンプルアンドホールド回路を有するカラム回路と、
   （ａ４）任意の受光素子からの信号をどちらのカラム回路に保存格納するかを制御するために用いられる選択スイッチと、
   を有し、
   １つの受光素子からの同じ信号を、複数のサンプルとしてカラム回路内で隣接するカラムサンプルアンドホールド回路に格納した各カラム回路内隣接標本値同士を平均化することを特徴とするカメラ。
3. イメージセンサを備えるカメラにおいて、そのイメージセンサは、
   （ａ）ロー及びカラムよりなるアレイ状に配置され光を信号に変換する複数個の受光素子と、
   （ｂ）アレイ内の受光素子における少なくとも１ローからの信号を格納するのに十分な個別信号格納素子を有する少なくとも２個の信号格納バンクと、
   （ｃ）複数個の受光素子からの信号を何れの信号格納バンク又はバンク群へと渡すかを切り替えられる少なくとも２個の選択機構と、を有し、
   （ｄ）さらに、複数個の受光素子と対をなす複数個の色フィルタを備え、各信号格納バンクがロー毎に一色の信号を受け取ることとなるよう、選択機構は色フィルタの種類に応じた受光素子群からの同じ信号の複数のサンプルを所望の信号格納バンクへと送るｘｙアドレス指定可能なイメージセンサであり、
   １つの受光素子からの同じ信号を、複数のサンプルとしてカラム回路内で隣接する複数のカラムサンプルアンドホールド回路に格納した各カラム回路内隣接標本値同士を平均化することを特徴とするカメラ。

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