KR101761558B1 - 입력 회로를 구동하는 방법 및 입출력 장치를 구동하는 방법 - Google Patents
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Abstract
전력 소비를 감소시키기 위하여, 선택 신호 출력 회로, 리셋 신호 출력 회로, 및 광검출 회로가 포함된다. 선택 신호 출력 회로는 선택 신호를 출력하기 위한 것이다. 리셋 신호 출력 회로는 리셋 신호를 출력하기 위한 것이다. 광검출 회로에 리셋 신호와 선택 신호가 공급되며, 입력된 리셋 신호에 따라 리셋 상태로 되고, 광이 광검출 회로로 들어갈 때 입사광의 조도에 대응하는 전압을 생성하고, 생성된 전압을 입력된 선택 신호에 따라 데이터 신호로서 출력한다. 제 1 기간에, 리셋 신호 출력 회로와 선택 신호 출력 회로는 리셋 신호와 선택 신호를 각각 출력한다. 제 2 기간에, 리셋 신호 출력 회로로부터의 리셋 신호의 출력과 선택 신호 출력 회로로부터의 선택 신호의 출력이 정지된다.
Description
본 발명의 실시형태는 입력 회로를 구동하는 방법에 관한 것이다. 본 발명의 다른 실시형태는 입출력 장치를 구동하는 방법에 관한 것이다.
최근, 다음의 기술 개발이 진행되고 있다: 광이 입사할 때 데이터를 입력할 수 있는 입력 회로들, 광이 입사할 때 데이터를 입력할 수 있고 입력된 데이터에 따라 출력을 수행할 수 있는 입출력 장치들, 등.
입력 회로들의 예들은 이미지 센서들 또는 광센서들을 내장하는 터치 패널들을 포함한다. 이미지 센서들은 일반적으로 CCD 센서들과 CMOS 센서들을 포함한다. CCD 센서들은 수직 CCD와 수평 CCD에 의해 전하의 전송을 수행하는 이미지 센서들이다. CMOS 센서들은 CMOS 공정을 통해 제작된 이미지 센서들이다. CMOS 센서들은 MOS 트랜지스터들의 스위치들의 이용으로 각 화소에 대한 전하 판독을 제어할 수 있다(예를 들면, 특허문헌 1).
입출력 장치들의 예들은 광센서들을 내장하는 입출력 장치들을 포함한다(예를 들면, 특허문헌 2). 광센서들을 내장하는 입출력 장치들은 화소부들에 표시 회로들과 광검출 회로들(또한 광센서들이라고도 함)이 제공되고 광검출 회로들이 화소부들로 입사하는 광의 조도를 검출할 때 터치 패널들로서 기능할 수 있다. 또한, 광센서들을 내장하는 입출력 장치들은 또한 광검출 회로들에 의해 얻어진 검출 결과들에 따라 표시 상태들을 변화시킬 수 있으며, 예를 들면, 입력된 텍스트 데이터를 표시할 수 있다.
종래의 입력 회로들과 입출력 장치들은 광의 조도의 데이터가 몇 밀리초 내지 몇십 밀리초마다 반복적으로 광검출 회로들로 판독되기 때문에 대량의 전력을 소비한다. 또한, 종래의 입력 회로들과 입출력 장치들에서, 광검출 회로들로 입사하는 광의 조도에 변화가 없는 경우에도 판독 동작들이 광검출 회로들에서 수행되고, 따라서 과도한 전력이 소비된다.
본 발명의 한 실시형태의 목적은 전력 소비를 감소시키는 것이다.
본 발명의 한 실시형태는 선택 신호 출력 회로, 리셋 신호 출력 회로, 및 광검출 회로를 포함한다. 선택 신호 출력 회로는 선택 신호를 출력하기 위한 것이다. 리셋 신호 출력 회로는 리셋 신호를 출력하기 위한 것이다. 광검출 회로에 리셋 신호와 선택 신호가 공급되고, 입력된 리셋 신호에 따라 리셋 상태로 되며, 광이 광검출 회로로 들어갈 때 입사광의 조도에 대응하는 전압을 생성하고, 생성된 전압을 입력된 선택 신호에 따라 데이터 신호로서 출력한다. 제 1 기간에, 리셋 신호 출력 회로와 선택 신호 출력 회로는 리셋 신호와 선택 신호를 각각 출력한다. 제 2 기간에, 리셋 신호 출력 회로로부터의 리셋 신호의 출력과 선택 신호 출력 회로로부터의 선택 신호의 출력이 정지된다.
본 발명의 한 실시형태는 입력 회로를 구동하는 방법이다. 입력 회로는 선택 신호 출력 회로, 리셋 신호 출력 회로, 및 광검출 회로를 포함한다. 선택 신호 출력 회로는 선택 신호를 출력하기 위한 것이다. 리셋 신호 출력 회로는 리셋 신호를 출력하기 위한 것이다. 광검출 회로에 리셋 신호와 선택 신호가 공급되고, 입력된 리셋 신호에 따라 리셋 상태로 되며, 광이 광검출 회로로 들어갈 때 입사광의 조도에 대응하는 전압을 생성하고, 생성된 전압을 입력된 선택 신호에 따라 데이터 신호로서 출력한다. 입력 회로를 구동하는 방법은 다음과 같다. 제 1 기간에, 리셋 신호 출력 회로와 선택 신호 출력 회로가 리셋 신호와 선택 신호를 각각 출력하고, 따라서 광검출 회로가 데이터 신호를 출력한다. 제 2 기간에, 리셋 신호 출력 회로로부터의 리셋 신호의 출력과 선택 신호 출력 회로로부터의 선택 신호의 출력이 정지된다.
본 발명의 한 실시형태는 입력 회로를 구동하는 방법이다. 입력 회로는 선택 신호 출력 회로, 리셋 신호 출력 회로, 및 광검출 회로를 포함한다. 선택 신호 출력 회로는 제 1 시작 신호, 제 1 클록 신호, 및 전원 전압이 입력되는 제 1 시프트 레지스터를 포함하며, 제 1 시프트 레지스터가 신호를 출력할 때 선택 신호를 출력한다. 리셋 신호 출력 회로는 제 2 시작 신호, 제 2 클록 신호, 및 전원 전압이 입력되는 제 2 시프트 레지스터를 포함하며, 제 2 시프트 레지스터가 신호를 출력할 때 리셋 신호를 출력한다. 광검출 회로에 리셋 신호와 선택 신호가 공급되고, 입력된 리셋 신호에 따라 리셋 상태로 되며, 광이 광검출 회로로 들어갈 때 입사광의 조도에 대응하는 전압을 생성하고, 생성된 전압을 입력된 선택 신호에 따라 데이터 신호로서 출력한다. 입력 회로를 구동하는 방법은 다음과 같다. 제 1 기간에, 제 2 시작 신호와 제 2 클록 신호가 제 2 시프트 레지스터로 출력되고, 제 1 시작 신호와 제 1 클록 신호가 제 1 시프트 레지스터로 출력된다. 제 2 기간에, 제 2 시프트 레지스터로의 제 2 시작 신호와 제 2 클록 신호의 출력과 제 1 시프트 레지스터로의 제 1 시작 신호와 제 1 클록 신호의 출력이 정지된다.
본 발명의 한 실시형태는 입력 회로를 구동하는 방법이다. 입력 회로는 선택 신호 출력 회로, 리셋 신호 출력 회로, 및 광검출 회로를 포함한다. 선택 신호 출력 회로는 제 1 시작 신호, 제 1 클록 신호, 및 전원 전압이 입력되는 제 1 시프트 레지스터를 포함하며, 제 1 시프트 레지스터가 신호를 출력할 때 선택 신호를 출력한다. 리셋 신호 출력 회로는 제 2 시작 신호, 제 2 클록 신호, 및 전원 전압이 입력되는 제 2 시프트 레지스터를 포함하며, 제 2 시프트 레지스터가 신호를 출력할 때 리셋 신호를 출력한다. 광검출 회로에 리셋 신호와 선택 신호가 공급되고, 입력된 리셋 신호에 따라 리셋 상태로 되며, 광이 광검출 회로로 들어갈 때 입사광의 조도에 대응하는 전압을 생성하고, 생성된 전압을 입력된 선택 신호에 따라 데이터 신호로서 출력한다. 입력 회로를 구동하는 방법은 다음과 같다. 제 1 기간에, 제 2 시작 신호, 제 2 클록 신호, 및 전원 전압이 제 2 시프트 레지스터로 출력되고, 제 1 시작 신호, 제 1 클록 신호, 및 전원 전압이 제 1 시프트 레지스터로 출력된다. 제 2 기간에, 제 2 시프트 레지스터로의 제 2 시작 신호, 제 2 클록 신호, 및 전원 전압의 출력과 제 1 시프트 레지스터로의 제 1 시작 신호, 제 1 클록 신호, 및 전원 전압의 출력이 정지된다.
본 발명의 한 실시형태는 입출력 장치를 구동하는 방법이다. 입출력 장치는 표시 회로, 선택 신호 출력 회로, 리셋 신호 출력 회로, 및 광검출 회로를 포함한다. 표시 회로에 주사 신호가 공급되며 주사 신호에 따라 화상 신호가 공급되고 화상 신호에 따른 표시 상태에 있게 된다. 선택 신호 출력 회로는 제 1 시작 신호, 제 1 클록 신호, 및 전원 전압이 입력되는 제 1 시프트 레지스터를 포함하며, 제 1 시프트 레지스터가 신호를 출력할 때 선택 신호를 출력한다. 리셋 신호 출력 회로는 제 2 시작 신호, 제 2 클록 신호, 및 전원 전압이 입력되는 제 2 시프트 레지스터를 포함하며, 제 2 시프트 레지스터가 신호를 출력할 때 리셋 신호를 출력한다. 광검출 회로에 리셋 신호와 선택 신호가 공급되고, 입력된 리셋 신호에 따라 리셋 상태로 되며, 광이 광검출 회로로 들어갈 때 입사광의 조도에 대응하는 전압을 생성하고, 생성된 전압을 입력된 선택 신호에 따라 데이터 신호로서 출력한다. 입출력 장치에서, 표시 회로는 표시 동작을 수행하고, 광검출 회로는 판독 동작을 수행한다. 입출력 장치를 구동하는 방법은 다음과 같다. 판독 동작에서, 제 1 기간에, 제 2 시작 신호와 제 2 클록 신호가 제 2 시프트 레지스터로 출력되고, 제 1 시작 신호와 제 1 클록 신호가 제 1 시프트 레지스터로 출력된다. 제 2 기간에, 제 2 시프트 레지스터로의 제 2 시작 신호와 제 2 클록 신호의 출력과 제 1 시프트 레지스터로의 제 1 시작 신호와 제 1 클록 신호의 출력이 정지된다.
본 발명의 한 실시형태는 입출력 장치를 구동하는 방법이다. 입출력 장치는 표시 회로, 선택 신호 출력 회로, 리셋 신호 출력 회로, 및 광검출 회로를 포함한다. 표시 회로에 주사 신호가 공급되며 주사 신호에 따라 화상 신호가 공급되고 화상 신호에 따른 표시 상태에 있게 된다. 선택 신호 출력 회로는 제 1 시작 신호, 제 1 클록 신호, 및 전원 전압이 입력되는 제 1 시프트 레지스터를 포함하며, 제 1 시프트 레지스터가 신호를 출력할 때 선택 신호를 출력한다. 리셋 신호 출력 회로는 제 2 시작 신호, 제 2 클록 신호, 및 전원 전압이 입력되는 제 2 시프트 레지스터를 포함하며, 제 2 시프트 레지스터가 신호를 출력할 때 리셋 신호를 출력한다. 광검출 회로에 리셋 신호와 선택 신호가 공급되고, 입력된 리셋 신호에 따라 리셋 상태로 되며, 광이 광검출 회로로 들어갈 때 입사광의 조도에 대응하는 전압을 생성하고, 생성된 전압을 입력된 선택 신호에 따라 데이터 신호로서 출력한다. 입출력 장치에서, 표시 회로는 표시 동작을 수행하고, 광검출 회로는 판독 동작을 수행한다. 입출력 장치를 구동하는 방법은 다음과 같다. 판독 동작에서, 제 1 기간에, 제 2 시작 신호, 제 2 클록 신호, 및 전원 전압이 제 2 시프트 레지스터로 출력되고, 제 1 시작 신호, 제 1 클록 신호, 및 전원 전압이 제 1 시프트 레지스터로 출력된다. 제 2 기간에, 제 2 시프트 레지스터로의 제 2 시작 신호, 제 2 클록 신호, 및 전원 전압의 출력과 제 1 시프트 레지스터로의 제 1 시작 신호, 제 1 클록 신호, 및 전원 전압의 출력이 정지된다.
본 명세서에서, "제 1"과 "제 2"와 같은, 서수들을 갖는 용어들은 구성성분들 사이의 혼란을 피하기 위해 이용되며, 용어들이 구성성분들을 수적으로 제한하는 것이 아님에 주의한다.
본 발명의 한 실시형태에 따라, 신호를 광검출 회로로 출력하는 동작이 선택적으로 정지될 수 있으며; 따라서, 전력 소비가 감소될 수 있다.
도 1a 및 도 1b는 실시형태 1의 입력 회로의 예를 도시한 도면.
도 2a 및 도 2b는 시프트 레지스터의 구성 예를 도시한 도면.
도 3a 및 도 3b는 도 2a의 시프트 레지스터를 구동하는 방법의 예를 도시한 도면.
도 4a 내지 도 4c는 시프트 레지스터의 구성 예를 도시한 도면.
도 5는 도 4a의 시프트 레지스터를 구동하는 방법의 예를 도시한 도면.
도 6a 내지 도 6f는 광검출 회로들 및 그의 타이밍도들을 도시한 도면.
도 7a 및 도 7b는 실시형태 5의 입출력 장치의 예를 도시한 도면.
도 8은 표시 회로의 회로 구성의 예를 도시한 도면.
도 9a 내지 도 9d는 각각 트랜지스터의 구성 예를 도시하는 개략적인 단면도.
도 10a 내지 도 10c는 도 9a의 트랜지스터를 제작하는 방법을 도시하는 개략적인 단면도.
도 11a 및 도 11b는 도 9a의 트랜지스터를 제작하는 방법을 도시하는 개략적인 단면도.
도 12a 내지 도 12f는 실시형태 8의 전자기기들의 구성 예들을 도시한 도면.
도 2a 및 도 2b는 시프트 레지스터의 구성 예를 도시한 도면.
도 3a 및 도 3b는 도 2a의 시프트 레지스터를 구동하는 방법의 예를 도시한 도면.
도 4a 내지 도 4c는 시프트 레지스터의 구성 예를 도시한 도면.
도 5는 도 4a의 시프트 레지스터를 구동하는 방법의 예를 도시한 도면.
도 6a 내지 도 6f는 광검출 회로들 및 그의 타이밍도들을 도시한 도면.
도 7a 및 도 7b는 실시형태 5의 입출력 장치의 예를 도시한 도면.
도 8은 표시 회로의 회로 구성의 예를 도시한 도면.
도 9a 내지 도 9d는 각각 트랜지스터의 구성 예를 도시하는 개략적인 단면도.
도 10a 내지 도 10c는 도 9a의 트랜지스터를 제작하는 방법을 도시하는 개략적인 단면도.
도 11a 및 도 11b는 도 9a의 트랜지스터를 제작하는 방법을 도시하는 개략적인 단면도.
도 12a 내지 도 12f는 실시형태 8의 전자기기들의 구성 예들을 도시한 도면.
이후로, 본 발명의 실시형태들이 도면들을 참조하여 설명될 것이다. 본 발명은 다음 설명에 제한되지 않으며, 다양한 변화들 및 변경들이 본 발명의 정신과 범주로부터 벗어나지 않고 행해 질 수 있다는 것이 당업자에 의해 쉽게 이해될 것임에 주의한다. 따라서, 본 발명은 실시형태들의 다음 설명으로 제한되는 것으로 해석되어서는 안된다.
다음 실시형태들에서 설명된 내용들은 적절하게 서로 조합되거나 대체될 수 있다는 것에 주의한다.
(실시형태 1)
본 실시형태에서, 광이 입력 회로로 들어갈 때 데이터를 입력할 수 있는 입력 회로가 설명된다.
본 실시형태의 입력 회로의 예가 도 1a 및 도 1b를 참조하여 설명된다. 도 1a 및 도 1b는 본 실시형태의 입력 회로의 예를 설명하는 도면들이다.
먼저, 본 실시형태의 입력 회로의 구성의 예가 도 1a를 참조하여 설명된다. 도 1a는 본 실시형태의 입력 회로의 구성의 예를 도시하는 블록도이다.
도 1a의 입력 회로는 선택 신호 출력 회로(또한 SELOUT라고도 함)(101), 리셋 신호 출력 회로(또한 RSTOUT라고도 함)(102), 광검출 회로(또한 PS라고도 함)(103p), 및 판독 회로(또한 READ라고도 함)(104)를 포함한다.
선택 신호 출력 회로(101)는 시프트 레지스터를 포함하고, 시작 신호, 클록 신호, 및 전원 전압이 시프트 레지스터로 입력된다. 시프트 레지스터가 신호를 출력할 때, 선택 신호 출력 회로(101)는 선택 신호(SEL)를 출력한다. 선택 신호(SEL)는 광검출 회로(103p)가 신호를 출력하는지 여부를 제어하기 위한 것이다. 예를 들어, 시프트 레지스터로부터 출력된 신호가 선택 신호(SEL)로서 출력될 수 있다. 대안적으로, 신호가 시프트 레지스터로부터 논리 회로로 출력될 수 있으며 논리 회로의 출력 신호가 선택 신호(SEL)로서 출력될 수 있다.
전압은 일반적으로 두 점들의 전위들 사이의 차이(또한 전위차라고도 함)를 나타낸다는 것에 주의한다. 그러나, 일부 경우들에서 전압과 전위 모두의 값들이 회로도 등에서 전압(V)을 이용하여 표현되고, 따라서 그들 사이를 식별하는 것은 어렵다. 이것이 본 명세서에서, 특별히 지정된 경우를 제외하고, 일부 경우들에서 한 점의 전위와 기준이 되는 전위(또한 기준 전위라고도 함) 사이의 전위 차이가 상기 점에서의 전압으로 이용되는 이유이다.
리셋 신호 출력 회로(102)는 시프트 레지스터를 포함하고, 시작 신호, 클록 신호, 및 전원 전압이 시프트 레지스터로 입력된다. 시프트 레지스터가 신호를 출력할 때, 리셋 신호 출력 회로(102)는 리셋 신호(RST)를 출력한다. 리셋 신호 출력 회로(102)가 제공될 때, 광검출 회로(103p)가 리셋 상태로 될 수 있다. 리셋 신호(RST)는 광검출 회로(103p)가 리셋되는지 여부를 제어하기 위한 것이다. 예를 들어, 시프트 레지스터로부터 출력된 신호가 리셋 신호(RST)로서 출력될 수 있다. 대안적으로, 신호가 시프트 레지스터로부터 논리 회로로 출력될 수 있으며 논리 회로의 출력 신호가 리셋 신호(RST)일 수 있다.
선택 신호 출력 회로(101)의 시프트 레지스터로부터 출력된 신호들의 수는 리셋 신호 출력 회로(102)의 시프트 레지스터로부터 출력된 신호들의 수와 같을 수 있거나 다를 수 있다는 것에 주의한다. 또한, 선택 신호 출력 회로(101)로부터 출력된 선택 신호들(SEL)의 수는 리셋 신호 출력 회로(102)로부터 출력된 리셋 신호들(RST)의 수와 같을 수 있거나 다를 수 있다.
광검출 회로(103p)는 광이 광검출 회로(103p)로 들어갈 때 입사광의 조도에 대응하는 전압을 생성한다. 입사광의 조도에 대응하는 전압이 또한 광 데이터 전압으로 불린다는 것에 주의한다. 광검출 회로(103p)는 광이 검출될 때 데이터가 외부로부터 입력되는 광검출부(103)가 제공된다.
리셋 신호(RST)가 공급되어, 광검출 회로(103p)가, 공급된 리셋 신호(RST)에 따라 리셋 상태로 된다. 광검출 회로(103p)가 리셋 상태에 있을 때, 광 데이터 전압이 기준 값이 된다는 것에 주의한다.
또한, 선택 신호(SEL)가 공급되어, 광검출 회로(103p)는, 공급된 선택 신호(SEL)에 따라 데이터 신호로서 광 데이터 전압을 출력한다.
예를 들어, 광검출 회로(103p)는 증폭 트랜지스터와 광전 변환 소자(또한 PCE라고도 함)를 포함할 수 있다.
광이 광전 변환 소자로 들어갈 때, 입사광의 조도에 대응하는 전류(또한 광전류라고도 함)가 광전 변환 소자를 통해 흐른다.
증폭 트랜지스터는 두개의 단자들과, 상기 두개의 단자들 사이의 도통 상태를 제어하기 위한 제어 단자를 갖는다. 제어 단자의 전압은 입사광의 조도에 대응하는 광전류에 따라 변화하며, 따라서 증폭 트랜지스터는 광검출 회로(103p)의 출력 신호의 전압을 설정한다. 따라서, 광검출 회로(103p)로부터 출력된 광 데이터 전압은 광검출 회로(103p)에 입사하는 광의 조도에 의존한다.
광검출 회로(103p)에는 또한 출력 선택 트랜지스터가 제공되어, 트랜지스터가 선택 신호(SEL)에 따라 턴온될 때 광 데이터 전압이 광검출 회로(103p)로부터 데이터 신호로서 출력된다.
판독 회로(104)는 선택된 광검출 회로(103p)로부터 출력된 광 데이터 전압을 데이터 신호로서 판독하는 기능을 갖는다.
예를 들어, 선택 회로가 판독 회로(104)로 이용될 수 있다. 판독 선택 신호가 공급되어, 입력된 판독 선택 신호에 따라, 판독 회로(104)로 이용된 선택 회로가 광 데이터 전압이 판독되는 광검출 회로(103p)를 선택한다. 선택 회로는 광 데이터 전압들이 판독되는 복수의 광검출 회로들(103p)을 한번에 선택할 수 있다는 것에 주의한다. 선택 회로는, 예를 들어, 복수의 트랜지스터들을 포함할 수 있고, 따라서 복수의 트랜지스터들이 턴온되거나 턴오프될 때 광 데이터 전압이 판독되는 광검출 회로(103p)가 선택될 수 있다.
예를 들어, 제어 회로를 이용하는 것에 의해, 선택 신호 출력 회로(101), 리셋 신호 출력 회로(102), 및 판독 회로(104)의 동작들이 제어될 수 있다는 것에 주의한다.
제어 회로는 펄스 신호인 제어 신호를 출력하는 기능을 갖는다. 제어 신호가 선택 신호 출력 회로(101), 리셋 신호 출력 회로(102), 및 판독 회로(104)로 출력되고, 따라서 선택 신호 출력 회로(101), 리셋 신호 출력 회로(102), 및 판독 회로(104)의 동작들이 제어 신호의 펄스에 따라 제어될 수 있다. 예를 들어, 선택 신호 출력 회로(101)와 리셋 신호 출력 회로(102)의 시프트 레지스터들로의 시작 신호, 클록 신호, 또는 전원 전압의 출력이 제어 신호의 펄스에 따라 시작되거나 정지될 수 있다. 제어 회로는 예를 들면, CPU를 이용하여 제어될 수 있다. 예를 들어, 제어 회로에 의해 생성된 제어 신호들의 펄스들 사이의 간격이 CPU를 이용하여 설정될 수 있다.
선택 신호 출력 회로(101), 리셋 신호 출력 회로(102), 및 판독 회로(104)의 동작들은 제어 회로뿐만 아니라 조작 신호에 따라 제어될 수 있다. 조작 신호는 사용자가 입력 회로의 입력 조작을 수행했는지 여부를 나타내는 신호이다. 입력 동작으로서, 광검출부(103)를 터치하는 사용자의 조작, 등이 주어질 수 있다. 예를 들어, 조작 신호가 인터페이스를 통해 제어 회로로 입력될 때, 제어 회로는 입력된 조작 신호에 따라 제어 신호들의 펄스들 사이의 그의 간격이 설정되는 제어 신호를 생성하고, 생성된 제어 신호는 선택 신호 출력 회로(101) 또는 리셋 신호 출력 회로(102)로 출력된다.
다음, 도 1a의 입력 회로를 구동하는 방법의 예가 본 실시형태의 입력 회로를 구동하는 방법의 예로서 설명된다.
도 1a의 입력 회로를 구동하는 방법의 예에서, 광검출 회로로 선택 신호의 출력을 정지시키기 위하여 적어도 선택 신호 출력 회로의 동작이 정지되는 기간이 있다. 도 1a의 입력 회로를 구동하는 방법의 예가 도 1b를 참조하여 설명된다. 도 1b는 도 1a의 입력 회로를 구동하는 방법의 예를 도시한다. 여기서, 예를 들어, 선택 신호들(SEL)의 수와 리셋 신호들(RST)의 수는 각각 A(A는 3 이상의 자연수)이다.
먼저, 기간(151)에서, 리셋 신호 출력 회로(102)가 리셋 신호들(RST)을 출력한다. 시간(T11)에서, 리셋 신호 출력 회로(102)는 제 1 리셋 신호(RST_1)의 펄스를 출력하고, 이후 제 2 내지 제 A 리셋 신호들(RST_2 내지 RST_A)의 펄스들을 순차적으로 출력한다. 또한, 기간(151)에서, 선택 신호 출력 회로(101)는 선택 신호들(SEL)을 출력한다. 시간(T12)에서, 선택 신호 출력 회로(101)는 제 1 선택 신호(SEL_1)의 펄스를 출력하고, 이후 제 2 내지 제 A 선택 신호들(SEL_2 내지 SEL_A)의 펄스들을 순차적으로 출력한다. 제 1 선택 신호(SEL_1)의 펄스가 출력되는 타이밍은 시간(T12)으로 제한되지 않으며 타이밍이 제 1 리셋 신호(RST_1)의 펄스의 출력 후인 한 허용될 수 있다는 것에 주의한다.
광검출 회로(103p)는 입력된 리셋 신호(RST)에 따라 리셋 상태로 되며 이후 광 데이터 전압을 생성한다. 선택 신호(SEL)의 펄스가 공급되어, 광검출 회로(103p)는 생성된 광 데이터 전압을 데이터 신호로서 출력한다.
이후, 판독 회로(104)가 광검출 회로(103p)로부터 출력된 광 데이터 전압들을 순차적으로 판독한다. 모든 광 데이터 전압들이 판독될 때, 판독 동작이 완료된다. 판독된 광 데이터 전압들은 미리 정해진 처리를 수행하기 위해 데이터 신호들로서 이용된다. 이상이 기간(151)의 동작이다.
다음, 기간(152)에서, 리셋 신호 출력 회로(102)로부터의 리셋 신호들(RST)의 출력과 선택 신호 출력 회로(101)로부터의 선택 신호들(SEL)의 출력이 정지된다. 그때, 제 1 내지 제 A 리셋 신호들(RST_1 내지 RST_A)의 펄스들이 출력되지 않으며, 제 1 내지 제 A 선택 신호들(SEL_1 내지 SEL_A)의 펄스들이 출력되지 않는다. 신호의 정지는, 예를 들어, 신호의 펄스의 정지 또는 신호를 출력하는 배선으로 신호로서 기능하지 않는 전압을 입력하는 것을 의미한다는 것에 주의한다. 노이즈 등으로 인해 생성된 펄스가 반드시 정지될 필요가 없다.
또한, 광 데이터 전압은 선택 신호(SEL)의 펄스가 입력되지 않는 광검출 회로(103p)로부터 출력되지 않는다. 이상이 기간(152)의 동작이다.
리셋 신호 출력 회로(102)로부터의 리셋 신호들(RST)의 출력이 재개될 때, 기간(153)에 도시된 바와 같이, 리셋 신호 출력 회로(102)는 리셋 신호들(RST)을 출력한다. 시간(T13)에서, 리셋 신호 출력 회로(102)는 제 1 리셋 신호(RST_1)의 펄스를 출력하고 이후 제 2 내지 제 A 리셋 신호들(RST_2 내지 RST_A)의 펄스들을 순차적으로 출력한다. 선택 신호 출력 회로(101)로부터 선택 신호들(SEL)의 출력이 재개될 때, 기간(153)에 도시된 바와 같이, 선택 신호 출력 회로(101)는 선택 신호들(SEL)을 출력한다. 시간(T14)에서, 선택 신호 출력 회로(101)는 제 1 선택 신호(SEL_1)의 펄스를 출력하고, 이후 제 2 내지 제 A 선택 신호들(SEL_2 내지 SEL_A)의 펄스들을 순차적으로 출력한다. 제 1 선택 신호(SEL_1)의 펄스가 출력되는 타이밍은 시간(T14)으로 제한되지 않으며 타이밍이 제 1 리셋 신호(RST_1)의 펄스의 출력 후인 한 허용될 수 있다는 것에 주의한다. 이상이 도 1a의 입력 회로를 구동하는 방법의 예이다.
기간(151), 기간(152), 및 기간(153)의 동작들이 복수회 수행될 수 있다.
기간이 기간(151)으로부터 기간(152)으로 시프트하는 타이밍은 조작 신호에 따라 생성된 제어 신호의 펄스로 설정될 수 있다. 예를 들어, 입력 회로의 동작은 제어 신호의 펄스가 입력 회로로 입력될 때 기간(151)의 동작으로부터 기간(152)의 동작으로 스위치될 수 있다. 일정한 시간의 기간이 경과한 후, 동작이 기간(152)의 동작으로부터 기간(153)의 동작으로 스위치될 수 있다. 그때, 기간(152)의 동작으로부터 기간(153)의 동작으로의 스위칭은 제어 신호의 펄스에 따라 수행될 수 있다.
도 1a 및 도 1b를 참조하여 설명된 바와 같이, 본 실시형태의 입력 회로에서, 선택 신호 출력 회로는 제 1 기간에서 선택 신호들을 출력하고, 적어도 선택 신호들의 출력이 제 2 기간에서 정지된다. 따라서, 광검출 회로의 동작이 기간들의 일부에서 정지될 수 있고, 이는 전력 소비를 감소시킬 수 있다.
또한, 본 실시형태의 입력 회로의 경우에, 기간이 제 1 기간으로부터 제 2 기간으로 시프트될 수 있고; 따라서, 실질적인 동작을 방해하지 않고 전력 소비가 감소될 수 있다. 예를 들어, 사용자가 입력 회로의 입력 동작을 수행하지 않을 때, 광검출 회로로부터의 신호의 출력이 정지되고, 사용자가 입력 회로의 입력 동작을 수행할 때에만, 선택 신호 출력 회로로부터의 선택 신호의 출력과 리셋 신호 출력 회로로부터의 리셋 신호의 출력이 시작된다. 따라서, 전력 소비가 감소될 수 있다.
또한, 본 실시형태의 입력 회로에서, 선택 신호들의 출력뿐만 아니라 리셋 신호들의 출력도 정지될 수 있다. 따라서, 선택 신호들의 펄스들의 출력만이 정지되는 경우와 비교하여 전력 소비가 더욱 감소될 수 있다.
(실시형태 2)
본 실시형태에서, 상기 실시형태의 입력 회로의 선택 신호 출력 회로와 리셋 신호 출력 회로의 시프트 레지스터가 더 설명된다.
상기 실시형태의 입력 회로의 선택 신호 출력 회로와 리셋 신호 출력 회로의 시프트 레지스터가 도 2a 및 도 2b를 참조하여 설명된다. 도 2a 및 도 2b는 시프트 레지스터를 설명하기 위한 도면들이다.
먼저, 상기 실시형태의 입력 회로의 선택 신호 출력 회로와 리셋 신호 출력 회로의 시프트 레지스터의 구성의 예가 도 2a를 참조하여 설명된다. 도 2a는 시프트 레지스터의 구성 예를 도시하는 도면이다.
도 2a의 시프트 레지스터는 P 단계(P는 3 이상의 자연수)의 순차 회로들(또한 FF들이라고도 함)을 포함한다.
도 2a의 시프트 레지스터로, 시작 신호(SP)가 시작 신호로서 입력되고 클록 신호(CLK1), 클록 신호(CLK2), 클록 신호(CLK3), 및 클록 신호(CLK4)가 클록 신호들로서 입력된다. 복수의 클록 신호들을 이용하는 것에 의해, 시프트 레지스터의 신호 출력 동작의 속도가 증가될 수 있다.
순차 회로들이 다음에 설명된다.
순차 회로들(10_1 내지 10_P)의 각각에 세트 신호(ST), 리셋 신호(RE), 클록 신호(CK1), 클록 신호(CK2), 및 클록 신호(CK3)가 공급되고, 신호(OUT1)와 신호(OUT2)를 출력한다. 클록 신호(CK1), 클록 신호(CK2), 및 클록 신호(CK3)는 1/4 사이클만큼 순차적으로 지연된다. 클록 신호들(CLK1 내지 CLK4) 중 임의의 세개가 클록 신호(CK1), 클록 신호(CK2), 및 클록 신호(CK3)로 이용될 수 있다는 것에 주의한다. 동일한 조합의 클록 신호들이 서로 인접한 순차 회로들로 입력되지 않는다.
또한, 도 2a의 순차 회로의 회로 구성이 도 2b를 참조하여 설명된다. 도 2b는 도 2a의 순차 회로의 회로 구성을 도시하는 회로도이다.
도 2b의 순차 회로는 트랜지스터(31), 트랜지스터(32), 트랜지스터(33), 트랜지스터(34), 트랜지스터(35), 트랜지스터(36), 트랜지스터(37), 트랜지스터(38), 트랜지스터(39), 트랜지스터(40), 및 트랜지스터(41)를 포함한다.
도 2b의 시프트 레지스터의 트랜지스터들은 달리 지정되지 않는 한 각각이 적어도 소스, 드레인, 및 게이트를 갖는 전계 효과 트랜지스터들이다.
소스는 소스 영역, 소스 전극, 및 소스 배선의 전부 또는 일부를 말한다. 소스 전극과 소스 배선 모두의 기능을 갖는 도전층은 소스 전극과 소스 배선 사이의 차이가 없는 일부 경우들에서 소스로 불린다.
드레인은 드레인 영역, 드레인 전극, 및 드레인 배선의 전부 또는 일부를 말한다. 드레인 전극과 드레인 배선 모두의 기능을 갖는 도전층은 드레인 전극과 드레인 배선 사이의 차이가 없는 일부 경우들에서 드레인으로 불린다.
게이트는 게이트 전극의 전부 또는 일부 또는 게이트 배선의 전부 또는 일부를 말한다. 게이트 전극과 게이트 배선 모두의 기능을 갖는 도전층은 게이트 전극과 게이트 배선 사이의 차이가 없는 일부 경우들에서 게이트로 불린다.
또한, 트랜지스터의 소스와 드레인은 트랜지스터의 구조, 동작 조건, 등에 의존하여, 일부 경우들에서 상호교환될 수 있다.
전압(Va)이 트랜지스터(31)의 소스 및 드레인 중 하나로 입력되고, 세트 신호(ST)가 트랜지스터(31)의 게이트로 입력된다.
트랜지스터(32)의 소스 및 드레인 중 하나가 트랜지스터(31)의 소스 및 드레인 중 다른 하나와 전기적으로 접속되고, 전압(Vb)이 트랜지스터(32)의 소스 및 드레인 중 다른 하나로 입력된다.
트랜지스터(33)의 소스 및 드레인 중 하나가 트랜지스터(31)의 소스 및 드레인 중 다른 하나와 전기적으로 접속되고, 전압(Va)이 트랜지스터(33)의 게이트로 입력된다.
전압(Va)이 트랜지스터(34)의 소스 및 드레인 중 하나로 입력되고, 클록 신호(CK3)가 트랜지스터(34)의 게이트로 입력된다.
트랜지스터(35)의 소스 및 드레인 중 하나가 트랜지스터(34)의 소스 및 드레인 중 다른 하나와 전기적으로 접속되고, 트랜지스터(35)의 소스 및 드레인 중 다른 하나가 트랜지스터(32)의 게이트로 전기적으로 접속되며, 클록 신호(CK2)가 트랜지스터(35)의 게이트로 입력된다.
전압(Va)이 트랜지스터(36)의 소스 및 드레인 중 하나로 입력되고, 리셋 신호(RE)가 트랜지스터(36)의 게이트로 입력된다.
트랜지스터(37)의 소스 및 드레인 중 하나가 트랜지스터(32)의 게이트와 트랜지스터(36)의 소스 및 드레인 중 다른 하나와 전기적으로 접속되고, 전압(Vb)이 트랜지스터(37)의 소스 및 드레인 중 다른 하나로 입력되며, 세트 신호(ST)가 트랜지스터(37)의 게이트로 입력된다.
클록 신호(CK1)가 트랜지스터(38)의 소스 및 드레인 중 하나로 입력되고, 트랜지스터(38)의 게이트가 트랜지스터(33)의 소스 및 드레인 중 다른 하나와 전기적으로 접속된다.
트랜지스터(39)의 소스 및 드레인 중 하나가 트랜지스터(38)의 소스 및 드레인 중 다른 하나와 전기적으로 접속되고, 전압(Vb)이 트랜지스터(39)의 소스 및 드레인 중 다른 하나로 입력되며, 트랜지스터(39)의 게이트가 트랜지스터(32)의 게이트로 전기적으로 접속된다.
클록 신호(CK1)가 트랜지스터(40)의 소스 및 드레인 중 하나로 입력되고, 트랜지스터(40)의 게이트가 트랜지스터(33)의 소스 및 드레인 중 다른 하나와 전기적으로 접속된다.
트랜지스터(41)의 소스 및 드레인 중 하나가 트랜지스터(40)의 소스 및 드레인 중 다른 하나와 전기적으로 접속되고, 전압(Vb)이 트랜지스터(41)의 소스 및 드레인 중 다른 하나로 입력되며, 트랜지스터(41)의 게이트가 트랜지스터(32)의 게이트로 전기적으로 접속된다.
전압(Va)과 전압(Vb) 중 하나는 높은 전원 전압(Vdd)이며, 다른 하나는 낮은 전원 전압(Vss)이라는 것에 주의한다. 높은 전원 전압(Vdd)은 낮은 전원 전압(Vss)보다 상대적으로 높은 전압이다. 낮은 전원 전압(Vss)은 높은 전원 전압(Vdd)보다 상대적으로 낮은 전압이다. 전압(Va)과 전압(Vb)의 값들은 트랜지스터의 극성, 등에 의존하여, 일부 경우들에서 상호교환될 수 있다. 전압(Va)과 전압(Vb) 사이의 차이가 전원 전압이다.
도 2b에서, 트랜지스터(33)의 소스 및 드레인 중 다른 하나, 트랜지스터(38)의 게이트, 및 트랜지스터(40)의 게이트가 서로 전기적으로 접속되는 부분이 노드(NA)로 불린다. 트랜지스터(32)의 게이트, 트랜지스터(35)의 소스 및 드레인 중 다른 하나, 트랜지스터(36)의 소스 및 드레인 중 다른 하나, 트랜지스터(37)의 소스 및 드레인 중 하나, 트랜지스터(39)의 게이트, 및 트랜지스터(41)의 게이트가 서로 전기적으로 접속되는 부분이 노드(NB)로 불린다. 트랜지스터(38)의 소스 및 드레인 중 다른 하나와 트랜지스터(39)의 소스 및 드레인 중 하나가 서로 전기적으로 접속되는 부분이 노드(NC)로 불린다. 트랜지스터(40)의 소스 및 드레인 중 다른 하나와 트랜지스터(41)의 소스 및 드레인 중 하나가 서로 전기적으로 접속되는 부분이 노드(ND)로 불린다.
도 2b의 순차 회로는 노드(NC)의 전압과 노드(ND)의 전압을 각각 신호(OUT1)와 신호(OUT2)로서 출력한다.
또한, 시작 신호(SP)가 제 1 순차 회로(10_1)의 트랜지스터(31)의 게이트와 트랜지스터(37)의 게이트로 세트 신호(ST)로서 입력된다.
제 (Q+2)(Q는 1 이상 (P-2) 이하의 자연수) 순차 회로(10_Q+2)의 트랜지스터(31)의 게이트와 트랜지스터(37)의 게이트는 제 (Q+1) 순차 회로(10_Q+1)의 트랜지스터(38)의 소스 및 드레인 중 다른 하나에 전기적으로 접속된다. 그때, 순차 회로(10_Q+1)의 신호(OUT1)는 순차 회로(10_Q+2)의 세트 신호(ST)이다.
제 U(U는 3 이상 P 이하의 자연수) 순차 회로(10_U)의 트랜지스터(38)의 소스 및 드레인 중 다른 하나는 제 (U-2) 순차 회로(10_U-2)의 트랜지스터(36)의 게이트와 전기적으로 접속된다. 그때, 순차 회로(10_U)의 신호(OUT1)는 순차 회로(10_U-2)의 리셋 신호(RE)이다.
또한, 신호(RP1)가 제 (P-1) 순차 회로(10_P-1)의 트랜지스터(36)의 게이트로 리셋 신호로서 입력된다. 제 (P-1) 순차 회로(10_P-1)로부터 출력된 신호(OUT2)는 다른 회로들을 동작시키는데 반드시 이용될 필요는 없다.
신호(RP2)가 제 P 순차 회로(10_P)의 트랜지스터(36)의 게이트로 리셋 신호로서 입력된다. 제 P 순차 회로(10_P)로부터 출력된 신호(OUT2)는 다른 회로들을 동작시키는데 반드시 이용될 필요는 없다.
트랜지스터들(31 내지 41)은 동일한 도전형을 가질 수 있다.
본 실시형태의 시프트 레지스터에서, 제 1 내지 제 (P-2) 순차 회로들(10_1 내지 10_P-2)의 각각의 높은 전원 전압(Vdd)이 제공될 단자에 전기적으로 접속되도록 보호 회로가 제공될 수 있다. 보호 회로를 제공하는 것에 의해, 높은 전원 전압(Vdd)의 값이 노이즈 등으로 인해 소자를 파손시키기에 충분히 큰 때에라도, 시프트 레지스터의 소자의 파손이 억제될 수 있다.
본 실시형태의 시프트 레지스터에서, 제 1 내지 제 (P-2) 순차 회로들(10_1 내지 10_P-2)의 각각의 트랜지스터(38)의 소스 및 드레인 중 다른 하나와 전기적으로 접속되도록 보호 회로가 제공될 수 있다. 보호 회로를 제공하는 것에 의해, 신호(OUT1)의 전압의 값이 노이즈 등으로 인해 소자를 파손시키기에 충분히 큰 때에라도, 신호(OUT1)가 입력되는 회로의 소자의 파손이 억제될 수 있다.
또한, 도 2b의 순차 회로의 동작의 예가 도 3a를 참조하여 설명된다. 도 3a는 도 2b의 순차 회로의 동작의 예를 설명하기 위한 타이밍도이다. 예를 들어, 도 2b의 순차 회로의 트랜지스터들(31 내지 41)은 모두 n-채널 트랜지스터들이고, 높은 전원 전압(Vdd)과 낮은 전원 전압(Vss)이 각각 전압(Va)과 전압(Vb)으로서 입력된다.
먼저, 시간(T61)에서, 클록 신호(CK1)가 로우 레벨에 있고, 클록 신호(CK2)가 로우 레벨로 변화되며, 클록 신호(CK3)는 하이 레벨에 있고, 세트 신호(ST)는 하이 레벨로 변화되며, 리셋 신호(RE)는 로우 레벨에 있다.
그때, 순차 회로가 세트 상태로 설정된다. 트랜지스터(31)와 트랜지스터(33)가 턴온되고, 따라서 노드(NA)의 전압(또한 VNA라고도 함)이 변화하기 시작한다. 노드(NA)의 전압이 트랜지스터(38)의 임계 전압보다 높게 되도록 상승될 때, 트랜지스터(38)가 턴온되고, 노드(NA)의 전압이 트랜지스터(40)의 임계 전압보다 높게 되도록 상승될 때, 트랜지스터(40)가 턴온된다. 또한, 노드(NA)의 전압이 전압(Va)과 동등하게 되도록 변화한다. 노드(NA)의 전압이 전압(Va)과 동등하게 되도록 변화할 때, 트랜지스터(33)가 턴오프된다. 트랜지스터(34)가 온 상태에 있고, 트랜지스터(35)는 오프 상태에 있고, 트랜지스터(36)는 오프 상태에 있고, 트랜지스터(37)는 온 상태에 있기 때문에, 노드(NB)의 전압(또한 VNB라고도 함)이 전압(Vb)과 동등하게 되도록 변화한다. 노드(NB)의 전압이 변화할 때, 트랜지스터(32), 트랜지스터(39), 및 트랜지스터(41)가 턴오프된다. 그때, 신호(OUT1)와 신호(OUT2)가 로우 레벨에 있다.
다음, 시간(T62)에서, 클록 신호(CK1)가 하이 레벨로 변화되고, 클록 신호(CK2)는 로우 레벨로 남아 있고, 클록 신호(CK3)는 로우 레벨로 변화되고, 세트 신호(ST)는 하이 레벨로 남아 있고, 리셋 신호(RE)는 로우 레벨로 남아 있다.
그때, 트랜지스터(31)가 턴오프되고 트랜지스터(33)는 오프 상태로 남아 있으며, 따라서 노드(NA)는 플로팅 상태가 된다. 그때, 트랜지스터(38)와 트랜지스터(40)는 온 상태로 남아 있고; 따라서, 트랜지스터(38)의 소스 및 드레인 중 다른 하나와 트랜지스터(40)의 소스 및 드레인 중 다른 하나의 전압들이 상승된다. 이후, 소위 부트스트랩 동작(bootstrap operation)인, 트랜지스터(38)와 트랜지스터(40)의 각각의 게이트와 소스 및 드레인 중 다른 하나 사이에서 유발된 기생 용량으로 인한 용량 결합(capacitive coupling)으로 인해 노드(NA)의 전압이 상승된다. 노드(NA)의 전압은 전압(Va)과 트랜지스터(38)의 임계 전압(또한 Vth38라고도 함) 또는 트랜지스터(40)의 임계 전압(Vth40)의 합보다 훨씬 큰 값까지 상승되며, 즉, (Va + Vth38 + Vx) 또는 (Va + Vth40 + Vx)까지 상승된다. 그때, 트랜지스터(38)와 트랜지스터(40)는 온 상태로 남아 있다. 트랜지스터(34)가 턴오프되고, 트랜지스터(35)는 오프 상태로 남아 있고, 트랜지스터(36)는 오프 상태로 남아 있고, 트랜지스터(37)는 온 상태로 남아 있기 때문에, 트랜지스터(32), 트랜지스터(39), 및 트랜지스터(41)는 오프 상태로 남아 있다. 또한, 그때, 신호(OUT1)와 신호(OUT2)는 하이 레벨로 설정된다.
다음, 시간(T63)에서, 클록 신호(CK1)는 하이 레벨로 남아 있고, 클록 신호(CK2)는 하이 레벨로 변화되며, 클록 신호(CK3)는 로우 레벨로 남아 있고, 세트 신호(ST)는 로우 레벨로 변화되며, 리셋 신호(RE)는 로우 레벨로 남아 있다.
그때, 트랜지스터(31)가 턴오프되고, 따라서 노드(NA)의 전압이 전압(Va)과 트랜지스터(38)의 임계 전압 또는 트랜지스터(40)의 임계 전압의 합보다 훨씬 크게 되도록 유지된다. 트랜지스터(33)가 오프 상태로 남아 있기 때문에, 트랜지스터(38)와 트랜지스터(40)는 온 상태로 남아 있다. 또한, 트랜지스터(34)가 오프 상태로 남아 있고, 트랜지스터(35)는 오프 상태로 남아 있고, 트랜지스터(36)는 오프 상태로 남아 있고, 트랜지스터(37)는 턴오프되어, 노드(NB)의 전압이 전압(Vb)과 동등하게 되도록 유지된다. 따라서, 트랜지스터(32), 트랜지스터(39), 및 트랜지스터(41)가 오프 상태로 남아 있다. 또한, 그때, 신호(OUT1)와 신호(OUT2)가 하이 레벨로 남아 있다.
다음, 시간(T64)에서, 클록 신호(CK1)는 로우 레벨로 변화되고, 클록 신호(CK2)는 하이 레벨로 남아 있고, 클록 신호(CK3)는 하이 레벨로 변화되고, 세트 신호(ST)는 로우 레벨로 남아 있고, 리셋 신호(RE)는 하이 레벨로 변화된다.
그때, 순차 회로가 리셋 상태로 설정된다. 트랜지스터(34), 트랜지스터(35), 및 트랜지스터(36)가 턴온되고 트랜지스터(37)는 오프 상태로 남아 있어서; 따라서, 노드(NB)의 전압이 변화하기 시작한다. 노드(NB)의 전압이 트랜지스터(32)의 임계 전압보다 높게 되도록 상승될 때, 트랜지스터(32)가 턴온된다. 노드(NB)의 전압이 트랜지스터(39)의 임계 전압보다 높게 되도록 상승될 때, 트랜지스터(39)가 턴온된다. 노드(NB)의 전압이 트랜지스터(41)의 임계 전압보다 높게 되도록 상승될 때, 트랜지스터(41)가 턴온된다. 그때, 노드(NB)의 전압이 전압(Vb)과 동등하게 되도록 변화한다. 또한, 트랜지스터(33)의 소스 및 드레인 중 하나의 전압이 전압(Vb)과 동등하게 되도록 변화하여, 트랜지스터(33)가 턴온되고 노드(NA)의 전압은 변화하기 시작한다. 노드(NA)의 전압이 트랜지스터(38)의 임계 전압보다 낮게 되도록 변화할 때, 트랜지스터(38)가 턴오프되고, 노드(NA)의 전압이 트랜지스터(40)의 임계 전압보다 낮게 되도록 변화할 때, 트랜지스터(40)가 턴오프된다. 노드(NA)의 전압이 전압(Vb)과 동등하게 되도록 변화한다. 그때, 신호(OUT1)와 신호(OUT2)는 로우 레벨에 있다.
다음, 시간(T65)에서, 클록 신호(CK1)는 로우 레벨로 남아 있고, 클록 신호(CK2)는 로우 레벨로 변화되고, 클록 신호(CK3)는 하이 레벨로 남아 있고, 세트 신호(ST)는 로우 레벨로 남아 있고, 리셋 신호(RE)는 하이 레벨로 남아 있다.
그때, 트랜지스터(34)가 온 상태로 남아 있고, 트랜지스터(35)가 턴오프되며, 트랜지스터(36)는 온 상태로 남아 있고, 트랜지스터(37)는 오프 상태로 남아 있어서; 따라서, 노드(NB)의 전압이 전압(Va)과 동등하게 되도록 유지되며, 트랜지스터(32), 트랜지스터(39), 및 트랜지스터(41)는 온 상태로 남아 있다. 그때, 트랜지스터(31)는 오프 상태로 남아 있고, 트랜지스터(33)는 온 상태로 남아 있으며, 노드(NA)의 전압은 전압(Vb)과 동등하게 되도록 유지되고; 따라서, 트랜지스터(38)와 트랜지스터(40)가 오프 상태로 남아 있다. 또한, 그때, 신호(OUT1)와 신호(OUT2)가 로우 레벨로 남아 있다.
상술된 바와 같이, 순차 회로는 신호(OUT1)와 신호(OUT2)를 출력할 수 있다. 이상이 도 2b의 순차 회로의 동작의 예이다.
다음으로, 도 2a의 시프트 레지스터의 동작의 예가 설명된다.
도 2a의 시프트 레지스터의 경우에, 신호 출력이 정지되는 기간이 있다. 신호 출력이 정지되는 기간이 설정되는 도 2a의 시프트 레지스터를 구동하는 방법의 예가 도 3b를 참조하여 설명된다. 도 3b는 도 2a의 시프트 레지스터를 구동하는 방법의 예를 도시하는 타이밍도이다.
먼저, 도 2a의 시프트 레지스터가 신호 출력을 수행하는 기간의 동작이 설명된다. 도 3b의 기간(311)에 도시된 바와 같이, 시작 신호(SP), 전원 전압(Vp), 및 클록 신호들(CLK1 내지 CLK4)이 입력된다. 시작 신호(SP)의 펄스가 제 1 순차 회로(10_1)로 입력될 때, 신호들(OUT1)과 신호들(OUT2)의 펄스들이 클록 신호들(CLK1 내지 CLK4)에 따라 제 1 내지 제 P 순차 회로들(10_1 내지 10_P)로부터 순차적으로 출력된다. 이상이 도 2a의 시프트 레지스터가 신호 출력을 수행하는 기간의 동작이다.
다음, 도 2a의 시프트 레지스터의 신호 출력이 정지되는 기간의 동작이 설명된다. 도 3b의 기간(312)에 도시된 바와 같이, 시프트 레지스터로의 전원 전압(Vp), 클록 신호들(CLK1 내지 CLK4), 및 시작 신호(SP)의 출력이 정지된다.
그때, 시프트 레지스터로의 시작 신호(SP)의 출력이 먼저 정지된다. 이후, 시프트 레지스터로의 클록 신호(CLK1)의 출력이 정지되고, 시프트 레지스터로의 클록 신호(CLK2)의 출력이 정지되고, 시프트 레지스터로의 클록 신호(CLK3)의 출력이 정지되고, 시프트 레지스터로의 클록 신호(CLK4)의 출력이 정지되고, 시프트 레지스터로의 전원 전압(Vp)의 출력이 정지된다. 따라서, 시프트 레지스터의 신호 출력 정지시 시프트 레지스터의 오작동들이 억제될 수 있다.
시프트 레지스터로의 전원 전압(Vp), 클록 신호들(CLK1 내지 CLK4), 및 시작 신호(SP)의 출력이 정지될 때, 제 1 내지 제 P 순차 회로들(10_1 내지 10_P)로부터의 신호들(OUT1) 및 신호들(OUT2)의 펄스들의 출력이 정지된다. 이상이 도 2a의 시프트 레지스터의 신호 출력이 정지되는 기간의 동작이다.
또한, 도 2a의 시프트 레지스터의 신호 출력이 재개되는 경우의 동작이 설명된다. 도 3b의 기간(313)에 도시된 바와 같이, 시프트 레지스터로의 시작 신호(SP), 클록 신호들(CLK1 내지 CLK4), 및 전원 전압(Vp)의 출력이 재개된다.
그때, 시프트 레지스터로의 전원 전압(Vp)의 출력이 먼저 재개된다. 이후, 시프트 레지스터로의 클록 신호(CLK1)의 출력이 재개되고, 시프트 레지스터로의 클록 신호(CLK2)의 출력이 재개되고, 시프트 레지스터로의 클록 신호(CLK3)의 출력이 재개되고, 시프트 레지스터로의 클록 신호(CLK4)의 출력이 재개되고, 시프트 레지스터로의 시작 신호(SP)의 출력이 재개된다. 그때, 클록 신호들(CLK1 내지 CLK4)이 출력되는 배선으로의 높은 전원 전압(Vdd)의 인가 후에 클록 신호들(CLK1 내지 CLK4)을 출력하는 것이 바람직하다는 것에 주의한다.
시작 신호(SP), 클록 신호들(CLK1 내지 CLK4), 및 전원 전압(Vp)의 출력이 재개되는 경우에, 시작 신호(SP)의 펄스가 제 1 순차 회로(10_1)로 입력될 때, 신호들(OUT1)과 신호들(OUT2)의 펄스들이 클록 신호들(CLK1 내지 CLK4)에 따라 제 1 내지 제 P 순차 회로들(10_1 내지 10_P)로부터 순차적으로 출력된다. 이상이 도 2a의 시프트 레지스터의 신호 출력이 재개되는 기간의 동작이다.
도 2a 및 도 2b와 도 3a 및 도 3b를 참조하여 설명된 바와 같이, 본 실시형태의 시프트 레지스터는 복수의 단계들의 순차 회로들을 포함한다. 복수의 순차 회로들의 각각은 제 1 트랜지스터, 제 2 트랜지스터, 및 제 3 트랜지스터를 포함한다. 제 1 트랜지스터는 세트 신호가 입력되는 게이트를 가지며, 세트 신호에 따라 제 2 트랜지스터를 턴온하는지 여부를 제어한다. 제 2 트랜지스터는 그 중 하나로 클록 신호가 공급되는 소스 및 드레인을 가지며, 클록 신호의 전압에 대응하는 값으로 순차 회로로부터의 출력 신호의 전압을 설정하는지 여부를 제어한다. 제 3 트랜지스터는 리셋 신호가 입력되는 게이트를 가지며, 리셋 신호에 따라 제 2 트랜지스터를 턴오프하는지 여부를 제어한다. 이러한 구성으로, 시프트 레지스터의 신호 출력이 쉽게 정지될 수 있다.
예를 들어, 본 실시형태의 시프트 레지스터는 상기 실시형태의 리셋 신호 출력 회로로 이용될 수 있다. 따라서, 리셋 신호 출력이 정지되는 기간이 제공될 수 있다. 또한, 상기 구조로, 시프트 레지스터로의 시작 신호, 클록 신호들, 및 전원 전압의 출력이 정지될 때, 시프트 레지스터의 신호 출력이 정지되는 기간이 제공될 수 있다.
또한, 본 실시형태의 시프트 레지스터는 상기 실시형태의 선택 신호 출력 회로로 이용될 수 있다. 따라서, 선택 신호 출력이 정지되는 기간이 제공될 수 있다. 또한, 상기 구조로, 시프트 레지스터로의 시작 신호, 클록 신호들, 및 전원 전압의 출력이 정지될 때, 시프트 레지스터의 신호 출력이 정지되는 기간이 제공될 수 있다.
(실시형태 3)
본 실시형태에서, 상기 실시형태의 입력 회로의 선택 신호 출력 회로와 리셋 신호 출력 회로의 시프트 레지스터가 더 설명된다.
상기 실시형태의 입력 회로의 선택 신호 출력 회로와 리셋 신호 출력 회로의 시프트 레지스터는 실시형태 2와 상이한 구조를 가질 수 있다. 상기 실시형태의 입력 회로의 선택 신호 출력 회로와 리셋 신호 출력 회로의 시프트 레지스터의 구성 예가 도 4a 내지 도 4c를 참조하여 설명된다. 도 4a 내지 도 4c는 시프트 레지스터의 구성 예를 설명하기 위한 도면들이다.
먼저, 상기 실시형태의 입력 회로의 선택 신호 출력 회로와 리셋 신호 출력 회로의 시프트 레지스터의 구성 예가 도 4a를 참조하여 설명된다. 도 4a는 시프트 레지스터의 구성 예를 도시하는 도면이다.
도 4a의 시프트 레지스터는 O 단계들의 O개의 (O는 자연수) 순차 회로들을 포함한다.
도 4a의 시프트 레지스터로, 시작 신호(SP)가 시작 신호로서 입력되고 클록 신호(CLK11)와 클록 신호(CLK12)가 클록 신호들로서 입력된다.
순차 회로들(20_1 내지 20_O)의 각각에 세트 신호(ST), 클록 신호(CK1), 및 클록 신호(CK2)가 공급되고, 신호(OUT11)를 출력한다. 클록 신호(CK1)로서, 클록 신호(CLK11)와 클록 신호(CLK12) 중 하나가 이용될 수 있다. 클록 신호(CK2)로서, 클록 신호(CLK11)와 클록 신호(CLK12) 중 다른 하나가 이용될 수 있다. 클록 신호(CLK12)로서, 예를 들면, 클록 신호(CLK11)의 반전된(inverted) 클록 신호가 이용될 수 있다. 클록 신호(CK1)와 클록 신호(CK2)로서 기능하는 클록 신호들이 서로 인접한 순차 회로들로 교번적으로 입력된다.
또한, 도 4a의 순차 회로의 회로 구성이 도 4b를 참조하여 설명된다. 도 4b는 도 4a의 순차 회로의 회로 구성을 도시하는 회로도이다.
도 4b의 순차 회로는 클록드 인버터(clocked inverter;51), 인버터(52), 및 클록드 인버터(53)를 포함한다.
클록드 인버터(51)는 데이터 신호 입력 단자와 데이터 신호 출력 단자를 갖는다. 클록드 인버터(51)에 데이터 신호 입력 단자를 통해 세트 신호(ST)가 공급되고 이후 데이터 신호 입력 단자를 통해 클록 신호(CK1)와 클록 신호(CK2)가 공급된다.
인버터(52)는 데이터 신호 입력 단자와 데이터 신호 출력 단자를 갖는다. 인버터(52)의 데이터 신호 입력 단자는 클록드 인버터(51)의 데이터 신호 출력 단자와 전기적으로 접속된다. 인버터(52)는 데이터 신호 입력 단자를 통해 입력된 전압에 의존하여 데이터 신호 출력 단자를 통해 전압을 신호(OUT11)로서 출력한다.
클록드 인버터(53)는 데이터 신호 입력 단자와 데이터 신호 출력 단자를 갖는다. 클록드 인버터(53)의 데이터 신호 입력 단자는 인버터(52)의 데이터 신호 출력 단자와 전기적으로 접속된다. 클록드 인버터(53)의 데이터 신호 출력 단자는 클록드 인버터(51)의 데이터 신호 출력 단자와 전기적으로 접속된다.
또한, 도 4b의 순차 회로의 클록드 인버터의 회로 구성의 예가 도 4c를 참조하여 설명된다. 도 4c는 클록드 인버터의 회로 구성의 예를 도시하는 회로도이다.
도 4c의 클록드 인버터는 트랜지스터(54a), 트랜지스터(54b), 트랜지스터(54c), 및 트랜지스터(54d)를 포함한다.
도 4c의 클록드 인버터의 트랜지스터들은 달리 지정되지 않는 한 각각이 적어도 소스, 드레인, 및 게이트를 갖는 전계 효과 트랜지스터들이다.
클록 신호(CK1)가 트랜지스터(54a)의 게이트로 입력되고, 전압(Va)이 트랜지스터(54a)의 소스 및 드레인 중 하나로 입력된다. 트랜지스터(54a)는 p-채널 트랜지스터이다.
트랜지스터(54b)의 소스 및 드레인 중 하나가 트랜지스터(54a)의 소스 및 드레인 중 다른 하나와 전기적으로 접속된다. 트랜지스터(54b)는 p-채널 트랜지스터이다.
트랜지스터(54c)의 소스 및 드레인 중 하나가 트랜지스터(54b)의 소스 및 드레인 중 다른 하나와 전기적으로 접속된다. 트랜지스터(54c)는 n-채널 트랜지스터이다.
클록 신호(CK2)가 트랜지스터(54d)의 게이트로 입력된다. 트랜지스터(54d)의 소스 및 드레인 중 하나가 트랜지스터(54c)의 소스 및 드레인 중 다른 하나와 전기적으로 접속된다. 전압(Vb)이 트랜지스터(54d)의 소스 및 드레인 중 다른 하나로 입력된다. 트랜지스터(54d)는 n-채널 트랜지스터이다.
도 4c의 클록드 인버터에서, 트랜지스터(54b)의 게이트와 트랜지스터(54c)의 게이트는 데이터 신호 입력 단자들로서 기능하며, 트랜지스터(54b)의 소스 및 드레인 중 다른 하나와 트랜지스터(54c)의 소스 및 드레인 중 하나는 데이터 신호 출력 단자들로서 기능한다.
또한, 도 4a의 시프트 레지스터의 동작의 예가 설명된다. 여기서 높은 전원 전압(Vdd)과 낮은 전원 전압(Vss)이 각각 전압(Va)과 전압(Vb)으로서 입력된다고 가정된다.
도 4a의 시프트 레지스터의 경우에, 신호 출력이 정지되는 기간이 있다. 기간이 설정되는 도 4a의 시프트 레지스터를 구동하는 방법의 예가 이하에 설명된다.
먼저, 도 4a의 시프트 레지스터가 신호 출력을 수행하는 기간의 동작이 설명된다. 도 5의 기간(321)에 도시된 바와 같이, 시작 신호(SP)와 클록 신호들(CLK11 및 CLK12)이 시프트 레지스터로 입력된다. 시작 신호(SP)의 펄스가 제 1 순차 회로(20_1)로 입력될 때, 신호들(OUT11)의 펄스들이 클록 신호들(CLK11 및 CLK12)에 따라 제 1 내지 제 O 순차 회로들(20_1 내지 20_O)로부터 순차적으로 출력된다. 이상이 도 4a의 시프트 레지스터가 신호 출력을 수행하는 기간의 동작이다.
다음, 도 4a의 시프트 레지스터의 신호 출력이 정지되는 기간의 동작이 설명된다. 도 5의 기간(322)에 도시된 바와 같이, 시프트 레지스터로의 클록 신호들(CLK11 및 CLK12)과 시작 신호(SP)의 출력이 정지된다.
그때, 시프트 레지스터로의 시작 신호(SP)의 출력이 먼저 정지된다. 이후, 모든 순차 회로들로부터의 신호들(OUT11)의 펄스들의 출력 후에, 시프트 레지스터로의 클록 신호들(CLK11 및 CLK12)의 출력이 정지된다. 따라서, 시프트 레지스터의 신호 출력 정지시 시프트 레지스터의 오작동들이 억제될 수 있다. 또한, 시프트 레지스터로의 클록 신호들(CLK11 및 CLK12)의 출력이 정지된 후에, 전력 소비를 더 감소시키기 위해 시프트 레지스터로의 전원 전압(Vp)의 출력이 정지될 수 있다.
시프트 레지스터로의 클록 신호들(CLK11 및 CLK12)과 시작 신호(SP)의 출력이 정지될 때, 제 1 내지 제 O 순차 회로들(20_1 내지 20_O)로부터의 신호들(OUT11)의 펄스들의 출력이 정지된다. 이상이 도 4a의 시프트 레지스터의 신호 출력이 정지되는 기간의 동작이다.
또한, 정지되었던, 시프트 레지스터의 신호 출력이 재개되는 기간의 동작이 설명된다. 도 5의 기간(323)에 도시된 바와 같이, 시프트 레지스터로의 시작 신호(SP)와 클록 신호들(CLK11 및 CLK12)의 출력이 재개된다.
그때, 시프트 레지스터로의 클록 신호들(CLK11 및 CLK12)의 출력이 재개되고, 시프트 레지스터로의 시작 신호(SP)의 출력이 재개된다. 그때, 클록 신호들(CLK11 및 CLK12)이 출력되는 배선으로의 높은 전원 전압(Vdd)의 인가 후에 클록 신호들(CLK11 및 CLK12)을 출력하는 것이 바람직하다는 것에 주의한다. 기간(322)에서 시프트 레지스터로의 전원 전압(Vp)의 출력이 정지되는 경우에, 클록 신호들(CLK11 및 CLK12)의 출력의 재개 전에 시프트 레지스터로의 전원 전압(Vp)의 출력이 재개된다.
시작 신호(SP)와 클록 신호들(CLK11 및 CLK12)의 출력이 재개되는 경우에, 시작 신호(SP)의 펄스가 제 1 순차 회로(20_1)로 입력될 때, 신호들(OUT11)의 펄스들이 클록 신호들(CLK11 및 CLK12)에 따라 제 1 내지 제 O 순차 회로들(20_1 내지 20_O)로부터 순차적으로 출력된다. 이상이 도 4a의 시프트 레지스터의 신호 출력이 재개되는 기간의 동작이다.
도 4a 내지 도 4c와 도 5를 참조하여 설명된 바와 같이, 본 실시형태의 시프트 레지스터는 클록드 인버터들을 포함한다. 이러한 구성으로, 출력 신호의 출력을 정지시키기 위해 순차 회로로의 전원 전압과 클록 신호의 출력이 쉽게 정지될 수 있다.
예를 들어, 본 실시형태의 시프트 레지스터는 상기 실시형태의 리셋 신호 출력 회로로 이용될 수 있다. 따라서, 리셋 신호 출력이 정지되는 기간이 제공될 수 있다. 또한, 상기 구조로, 시프트 레지스터로의 시작 신호, 클록 신호들, 및 전원 전압의 출력이 정지될 때, 시프트 레지스터의 신호 출력이 정지되는 기간이 제공될 수 있다.
또한, 본 실시형태의 시프트 레지스터는 상기 실시형태의 선택 신호 출력 회로로 이용될 수 있다. 따라서, 선택 신호 출력이 정지되는 기간이 제공될 수 있다. 또한, 상기 구조로, 시프트 레지스터로의 시작 신호, 클록 신호들, 및 전원 전압의 출력이 정지될 때, 시프트 레지스터의 신호 출력이 정지되는 기간이 제공될 수 있다.
(실시형태 4)
본 실시형태에서, 상기 실시형태의 입력 회로의 광검출 회로가 더 설명된다.
상기 실시형태의 입력 회로의 광검출 회로가 도 6a 내지 도 6f를 참조하여 설명된다. 도 6a 내지 도 6f는 광검출 회로를 설명하기 위한 도면들이다.
먼저, 본 실시형태의 광검출 회로의 구성 예들이 도 6a 내지 도 6c를 참조하여 설명된다. 도 6a 내지 도 6c는 각각이 본 실시형태의 광검출 회로의 구성 예를 도시하는 도면들이다.
도 6a의 광검출 회로는 광전 변환 소자(121a), 트랜지스터(122a), 및 트랜지스터(123a)를 포함한다.
도 6a의 광검출 회로의 트랜지스터들은 달리 지정되지 않는 한 각각이 적어도 소스, 드레인, 및 게이트를 갖는 전계 효과 트랜지스터들이다.
광전 변환 소자(121a)는 제 1 단자와 제 2 단자를 갖는다. 리셋 신호(RST)가 광전 변환 소자(121a)의 제 1 단자로 입력된다.
트랜지스터(122a)의 게이트는 광전 변환 소자(121a)의 제 2 단자와 전기적으로 접속된다.
트랜지스터(123a)의 소스 및 드레인 중 하나가 트랜지스터(122a)의 소스 및 드레인 중 하나와 전기적으로 접속된다. 선택 신호(SEL)가 트랜지스터(123a)의 게이트로 입력된다.
전압(Va)이, 트랜지스터(122a)의 소스 및 드레인 중 다른 하나와, 트랜지스터(123a)의 소스 및 드레인 중 다른 하나, 중 하나로 입력된다.
또한, 도 6a의 광검출 회로는, 트랜지스터(122a)의 소스 및 드레인 중 다른 하나와, 트랜지스터(123a)의 소스 및 드레인 중 다른 하나, 중 다른 하나의 전압을 데이터 신호로서 출력한다. 그때, 트랜지스터(122a)의 소스 및 드레인 중 다른 하나와, 트랜지스터(123a)의 소스 및 드레인 중 다른 하나, 중 다른 하나의 전압은 광 데이터 전압이다.
도 6b의 광검출 회로는 광전 변환 소자(121b), 트랜지스터(122b), 트랜지스터(123b), 트랜지스터(124), 및 트랜지스터(125)를 포함한다.
도 6b의 광검출 회로의 트랜지스터들은 달리 지정되지 않는 한 각각이 적어도 소스, 드레인, 및 게이트를 갖는 전계 효과 트랜지스터들이다.
광전 변환 소자(121b)는 제 1 단자와 제 2 단자를 갖는다. 전압(Vb)이 광전 변환 소자(121b)의 제 1 단자로 입력된다.
전하 축적 제어 신호(TX)가 트랜지스터(124)의 게이트로 입력된다. 트랜지스터(124)의 소스 및 드레인 중 하나가 광전 변환 소자(121b)의 제 2 단자와 전기적으로 접속된다.
트랜지스터(122b)의 게이트는 트랜지스터(124)의 소스 및 드레인 중 다른 하나와 전기적으로 접속된다.
리셋 신호(RST)가 트랜지스터(125)의 게이트로 입력된다. 전압(Va)이 트랜지스터(125)의 소스 및 드레인 중 하나로 입력된다. 트랜지스터(125)의 소스 및 드레인 중 다른 하나는 트랜지스터(124)의 소스 및 드레인 중 다른 하나와 전기적으로 접속된다.
선택 신호(SEL)가 트랜지스터(123b)의 게이트로 입력된다. 트랜지스터(123b)의 소스 및 드레인 중 하나가 트랜지스터(122b)의 소스 및 드레인 중 하나와 전기적으로 접속된다.
전압(Va)이, 트랜지스터(122b)의 소스 및 드레인 중 다른 하나와, 트랜지스터(123b)의 소스 및 드레인 중 다른 하나, 중 하나에 입력된다.
또한, 도 6b의 광검출 회로는, 트랜지스터(122b)의 소스 및 드레인 중 다른 하나와, 트랜지스터(123b)의 소스 및 드레인 중 다른 하나, 중 다른 하나의 전압을 데이터 신호로서 출력한다. 그때, 트랜지스터(122b)의 소스 및 드레인 중 다른 하나와, 트랜지스터(123b)의 소스 및 드레인 중 다른 하나, 중 다른 하나의 전압은 광 데이터 전압이다.
도 6c의 광검출 회로는 광전 변환 소자(121c), 트랜지스터(122c), 및 용량소자(126)를 포함한다.
도 6c의 광검출 회로의 트랜지스터는 달리 지정되지 않는 한 적어도 소스, 드레인, 및 게이트를 갖는 전계 효과 트랜지스터이다.
광전 변환 소자(121c)는 제 1 단자와 제 2 단자를 갖는다. 리셋 신호(RST)가 광전 변환 소자(121c)의 제 1 단자로 입력된다.
용량소자(126)는 제 1 단자와 제 2 단자를 갖는다. 선택 신호(SEL)는 용량소자(126)의 제 1 단자에 입력된다. 용량소자(126)의 제 2 단자는 광전 변환 소자(121c)의 제 2 단자에 전기적으로 접속된다.
트랜지스터(122c)의 게이트는 광전 변환 소자(121c)의 제 2 단자에 전기적으로 접속된다. 전압(Va)이 트랜지스터(122c)의 소스 및 드레인 중 하나로 입력된다.
도 6c의 광검출 회로는 트랜지스터(122c)의 소스 및 드레인 중 다른 하나의 전압을 데이터 신호로서 출력한다. 그때, 트랜지스터(122c)의 소스 및 드레인 중 다른 하나의 전압은 광 데이터 전압이다.
광전 변환 소자들(121a 내지 121c)은 각각 광이 광전 변환 소자로 들어갈 때 입사광의 조도에 대응하는 전류를 생성하는 기능을 갖는다. 광전 변환 소자들(121a 내지 121c)로서, 포토다이오드들, 포토트랜지스터들, 등이 이용될 수 있다. 광전 변환 소자들(121a 내지 121c)이 포토다이오드들일 때, 포토다이오드의 애노드와 캐소드 중 하나가 광전 변환 소자의 제 1 단자에 대응하고, 포토다이오드의 애노드와 캐소드 중 다른 하나가 광전 변환 소자의 제 2 단자에 대응한다. 광전 변환 소자들(121a 내지 121c)이 포토트랜지스터들일 때, 포토트랜지스터의 소스 및 드레인 중 하나가 광전 변환 소자의 제 1 단자에 대응하고, 포토트랜지스터의 소스 및 드레인 중 다른 하나가 광전 변환 소자의 제 2 단자에 대응한다. 포토다이오드에서, 도통 상태(또한 상태(C)라고도 함)는 순방향 전압이 인가되어 전류가 제 1 단자와 제 2 단자 사이에서 흐르는 상태이며, 비도통 상태(또한 상태(NC)라고도 함)는 역방향 전압이 인가되어, 순방향 전류가 흐르지 않는 상태라는 것에 주의한다. 또한, 포토다이오드가 비도통 상태에 있을 때, 그로의 광입사가 제 1 단자와 제 2 단자 사이에서 전류가 흐르도록 할 수 있다. 포토트랜지스터에서, 도통 상태는 온 상태(또한 상태(ON)라고도 함)를 말하며, 비도통 상태는 오프 상태(또한 상태(OFF)라고도 함)를 말한다. 또한, 포토트랜지스터가 비도통 상태에 있을 때, 그로의 광입사가 제 1 단자와 제 2 단자 사이에서 전류가 흐르도록 할 수 있다.
트랜지스터들(122a 내지 122c)은 각각 광검출 회로의 출력 신호(광 데이터 전압)를 설정하기 위한 증폭 트랜지스터의 기능을 갖는다. 트랜지스터들(122a 내지 122c)로서, 각각이 채널 형성층, 예를 들면, 주기율표의 14족에 속하는 반도체층(예를 들면, 실리콘) 또는 산화물 반도체층을 포함하는 트랜지스터들을 이용하는 것이 가능하다. 채널 형성층의 기능을 갖는 트랜지스터의 산화물 반도체층은 진성(또한 I-형이라고도 함) 또는 실질적으로 진성이 되도록 매우 고순도화된 반도체층이다. 고순도화는 다음 개념들: 산화물 반도체층으로부터 가능한 한 많이 수소를 제거하는 것; 및 산화물 반도체층으로 산소를 공급하는 것에 의해, 산화물 반도체층의 산소 결핍에 의해 야기되는, 결함들을 감소시키는 것 중 적어도 하나를 의미한다는 것에 주의한다.
트랜지스터(124)는 전하 축적 제어 신호(TX)에 따라 턴온되거나 턴오프되는 것에 의해 광전 변환 소자(121b)에 의해 생성된 광전류에 대응하는 전압으로 트랜지스터(122b)의 게이트의 전압을 설정하는지 여부를 제어한다. 전하 축적 제어 신호(TX)는 예를 들면, 시프트 레지스터에 의해 생성될 수 있다. 본 실시형태의 광검출 회로에서, 트랜지스터(124)가 반드시 제공될 필요는 없으나; 그러나, 트랜지스터(124)를 제공하는 경우에, 트랜지스터(122b)의 게이트의 전압이 트랜지스터(122b)의 게이트가 플로팅 상태에 있는 시간의 일정 기간 동안 유지될 수 있다는 것에 주의한다.
트랜지스터(125)는 리셋 신호(RST)에 따라 턴온되거나 턴오프되는 것에 의해 트랜지스터(122b)의 게이트의 전압을 전압(Va)으로 리셋하는지 여부를 제어한다. 본 실시형태의 광검출 회로에서, 트랜지스터(125)가 반드시 제공될 필요는 없으나; 그러나, 트랜지스터(125)를 제공하는 경우에, 트랜지스터(122b)의 게이트의 전압은 원하는 전압으로 리셋될 수 있다는 것에 주의한다.
트랜지스터(124)와 트랜지스터(125)의 오프 상태 전류는 낮은 것이 바람직하며, 예를 들면, 채널 폭의 마이크로미터 당 오프 상태 전류는 10 aA(1 × 10-17 A) 이하인 것이 바람직하고, 1 aA(1 ×1× 10-18 A) 이하인 것이 더욱 바람직하며, 10 zA(1 × 10-20 A) 이하인 것이 보다 더욱 바람직하고, 또한 1 zA(1 × 10-21 A) 이하인 것이 더욱 바람직하다. 트랜지스터(124)와 트랜지스터(125)의 각각에 낮은 오프 상태 전류를 갖는 트랜지스터를 사용하여 트랜지스터(124)와 트랜지스터(125)의 누설 전류로 인한 트랜지스터(122b)의 게이트의 전압의 변동을 억제할 수 있다. 낮은 오프 상태 전류를 갖는 트랜지스터로서, 예를 들면, 채널 형성층으로서 산화물 반도체층을 포함하는 트랜지스터가 이용될 수 있다. 채널 형성층의 기능을 갖는 트랜지스터의 산화물 반도체층은 진성(또한 I-형이라고도 함) 또는 실질적으로 진성이 되도록 매우 고순도화된 반도체층이다.
트랜지스터들(123a 및 123b)은 각각 선택 신호(SEL)에 따라 턴온되거나 턴오프되는 것에 의해 광검출 회로로부터 데이터 신호로서 광 데이터 전압을 출력하는지 여부를 제어한다. 트랜지스터들(123a 및 123b)로서, 각각 채널 형성층으로서, 예를 들면, 주기율표의 14족에 속하는 반도체(예를 들면, 실리콘 또는 게르마늄)를 포함하는 반도체층 또는 산화물 반도체층을 포함하는 트랜지스터들을 이용하는 것이 가능하다. 채널 형성층의 기능을 갖는, 트랜지스터의 산화물 반도체층은 진성(또한 I-형이라고도 함) 또는 실질적으로 진성이 되도록 매우 고순도화된 반도체층이다.
다음으로, 도 6a 내지 도 6c에 광검출 회로들을 구동하는 방법들의 예들이 설명된다.
먼저, 도 6a의 광검출 회로를 구동하는 방법의 예가 도 6d를 참조하여 설명된다. 도 6d는 도 6a의 광검출 회로를 구동하는 방법의 예를 설명하기 위한 도면이며 리셋 신호(RST), 선택 신호(SEL), 광전 변환 소자(121a), 및 트랜지스터(123a)의 상태들을 도시한다.
도 6a의 광검출 회로를 구동하는 방법의 예에서, 먼저, 기간(T31)에서, 리셋 신호(RST)의 펄스가 입력된다.
그때, 광전 변환 소자(121a)가 도통 상태로 되고 트랜지스터(123a)가 턴오프된다.
그때, 트랜지스터(122a)의 게이트의 전압이 일정한 값으로 리셋된다.
이후, 리셋 신호(RST)의 펄스의 입력 후의 기간(T32)에서, 광전 변환 소자(121a)가 비도통 상태로 되고 트랜지스터(123a)는 오프 상태로 남아 있다.
그때, 광전 변환 소자(121a)에 입사하는 광의 조도에 따라 광전 변환 소자(121a)의 제 1 단자와 제 2 단자 사이에 광전류가 흐른다. 또한, 트랜지스터(122a)의 게이트의 전압 값이 광전류에 의존하여 변화한다.
이후, 기간(T33)에서, 선택 신호(SEL)의 펄스가 입력된다.
그때, 광전 변환 소자(121a)는 비도통 상태로 남아 있고, 트랜지스터(123a)는 턴온되고, 트랜지스터(122a)의 소스 및 드레인과 트랜지스터(123a)의 소스 및 드레인을 통해 전류가 흐르고, 도 6a의 광검출 회로는, 트랜지스터(122a)의 소스 및 드레인 중 다른 하나와, 트랜지스터(123a)의 소스 및 드레인 중 다른 하나, 중 다른 하나의 전압을 데이터 신호로서 출력한다. 이상이 도 6a의 광검출 회로를 구동하는 방법의 예이다.
다음, 도 6b의 광검출 회로를 구동하는 방법의 예가 도 6e를 참조하여 설명된다. 도 6e는 도 6b의 광검출 회로를 구동하는 방법의 예를 설명하기 위한 도면이다.
도 6b의 광검출 회로를 구동하는 방법의 예에서, 먼저, 기간(T41)에서, 리셋 신호(RST)의 펄스가 입력된다. 또한, 기간(T41)과 기간(T42)에서, 전하 축적 제어 신호(TX)의 펄스가 입력된다. 기간(T41)에서, 리셋 신호의 펄스의 입력을 시작하는 타이밍은 전하 축적 제어 신호(TX)의 펄스의 입력을 시작하는 타이밍보다 빠를 수 있다는 것에 주의한다.
그때, 먼저, 기간(T41)에서, 광전 변환 소자(121b)가 도통 상태로 되어 트랜지스터(124)가 턴온되고, 따라서 트랜지스터(122b)의 게이트의 전압이 전압(Va)과 동등한 값으로 리셋된다.
이후, 리셋 신호(RST)의 펄스의 입력 후의 기간(T42)에서, 광전 변환 소자(121b)가 비도통 상태로 되고, 트랜지스터(124)는 온 상태로 남아 있으며, 트랜지스터(125)는 턴오프된다.
그때, 광전 변환 소자(121b)에 입사하는 광의 조도에 따라 광전 변환 소자(121b)의 제 1 단자와 제 2 단자 사이에서 광전류가 흐른다. 또한, 트랜지스터(122b)의 게이트의 전압 값이 광전류에 의존하여 변화한다.
다음, 전하 축적 제어 신호(TX)의 펄스의 입력 후의 기간(T43)에서, 트랜지스터(124)가 턴오프된다.
그때, 트랜지스터(122b)의 게이트의 전압이 기간(T42)의 광전 변환 소자(121b)의 광전류에 대응하는 값이 되도록 유지된다. 기간(T43)은 필수적이지 않지만; 그러나, 기간(T43)이 있는 경우에, 광검출 회로에 대하여 데이터 신호로서 광 데이터 전압을 출력하는 타이밍이 적절하게 설정될 수 있다는 것에 주의한다.
이후, 기간(T44)에서, 선택 신호(SEL)의 펄스가 입력된다.
그때, 광전 변환 소자(121b)는 비도통 상태로 남아 있고 트랜지스터(123b)는 턴온된다.
또한, 그때, 전류가 트랜지스터(122b)의 소스 및 드레인과 트랜지스터(123b)의 소스 및 드레인을 통해 흐르며, 도 6b의 광검출 회로가, 트랜지스터(122b)의 소스 및 드레인 중 다른 하나와, 트랜지스터(123b)의 소스 및 드레인 중 다른 하나, 중 다른 하나의 전압을 데이터 신호로서 출력한다. 이상이 도 6b의 광검출 회로를 구동하는 방법의 예이다.
다음, 도 6c의 광검출 회로를 구동하는 방법의 예가 도 6f를 참조하여 설명된다. 도 6f는 도 6c의 광검출 회로를 구동하는 방법의 예를 설명하기 위한 도면이다.
도 6c의 광검출 회로를 구동하는 방법의 예에서, 먼저, 기간(T51)에서, 리셋 신호(RST)의 펄스가 입력된다.
그때, 광전 변환 소자(121c)가 도통 상태로 되고 트랜지스터(122c)의 게이트의 전압이 일정한 값으로 리셋된다.
이후, 리셋 신호(RST)의 펄스의 입력 후의 기간(T52)에서, 광전 변환 소자(121c)가 비도통 상태로 된다.
그때, 광전 변환 소자(121c)에 입사하는 광의 조도에 따라 광전 변환 소자(121c)의 제 1 단자와 제 2 단자 사이에서 광전류가 흐른다. 또한, 트랜지스터(122c)의 게이트의 전압이 광전류에 의존하여 변화한다.
이후, 기간(T53)에서, 선택 신호(SEL)의 펄스가 입력된다.
그때, 광전 변환 소자(121c)는 비도통 상태로 남아 있고, 전류가 트랜지스터(122c)의 소스 및 드레인 사이에서 흐르며, 도 6c의 광검출 회로는 데이터 신호로서 트랜지스터(122c)의 소스 및 드레인 중 다른 하나의 전압을 출력한다. 이상이 도 6c의 광검출 회로를 구동하는 방법의 예이다.
도 6a 내지 도 6f를 참조하여 설명된 바와 같이, 상기 실시형태의 광검출 회로는 광전 변환 소자와 트랜지스터를 포함한다. 광검출 회로는 선택 신호에 따라 광 데이터 전압을 데이터 신호로서 출력한다. 이러한 구성으로, 예를 들어, 광검출 회로로부터 광 데이터 전압의 출력을 정지시키기 위해 선택 신호의 입력이 정지될 수 있으며; 따라서, 광검출 회로의 광 데이터 전압의 출력이 정지되는 기간이 제공될 수 있다.
(실시형태 5)
본 실시형태에서, 광이 입출력 장치로 들어갈 때 데이터를 출력할 수 있고 데이터를 입력할 수 있는 입출력 장치가 설명된다.
본 실시형태의 입출력 장치의 예가 도 7a 및 도 7b를 참조하여 설명된다. 도 7a 및 도 7b는 본 실시형태의 입출력 장치의 예를 설명하는 도면들이다.
먼저, 본 실시형태의 입출력 장치의 구성의 예가 도 7a를 참조하여 설명된다. 도 7a는 본 실시형태의 입출력 장치의 구성 예를 도시하는 블록도이다.
도 7a의 입출력 장치는 주사 신호 출력 회로(또한 SCNOUT라고도 함)(201), 화상 신호 출력 회로(또한 IMGOUT라고도 함)(202), 선택 신호 출력 회로(203), 리셋 신호 출력 회로(204), 복수의 표시 회로들(또한 DISP라고도 함)(205k), 광검출 회로(205p), 및 판독 회로(206)를 포함한다.
주사 신호 출력 회로(201)는 주사 신호(SCN)를 출력하는 기능을 갖는다. 주사 신호 출력 회로(201)는 주사 신호(SCN)에 따라 화상 신호(IMG)가 입력될 표시 회로(205k)를 선택한다. 주사 신호 출력 회로(201)는, 예를 들면, 시프트 레지스터를 포함한다. 시작 신호, 클록 신호, 및 전원 전압이 시프트 레지스터로 입력되고 시프트 레지스터는 신호를 출력하며, 따라서 주사 신호 출력 회로(201)가 주사 신호(SCN)를 출력할 수 있다. 시프트 레지스터로서, 예를 들면, 상기 실시형태의 선택 신호 출력 회로 또는 리셋 신호 출력 회로로 적용가능한 시프트 레지스터가 이용될 수 있다.
화상 신호 출력 회로(202)는 화상 신호(IMG)를 출력하는 기능을 갖는다. 화상 신호 출력 회로(202)는 화상 신호(IMG)를 주사 신호 출력 회로(201)에 의해 선택된 표시 회로(205k)로 출력한다. 화상 신호 출력 회로(202)는, 예를 들어, 시프트 레지스터와 아날로그 스위치를 포함한다. 시작 신호, 클록 신호, 및 전원 전압이 시프트 레지스터로 입력되며, 시프트 레지스터는 신호를 아날로그 스위치로 출력한다. 시프트 레지스터의 출력 신호에 따라 아날로그 스위치가 턴온될 때, 화상 신호 출력 회로(202)는 화상 신호(IMG)를 출력할 수 있다. 시프트 레지스터로서, 예를 들면, 상기 실시형태의 선택 신호 출력 회로 또는 리셋 신호 출력 회로로 적용가능한 시프트 레지스터가 이용될 수 있다.
선택 신호 출력 회로(203)는 시프트 레지스터를 포함하며, 시작 신호, 클록 신호, 및 전원 전압이 시프트 레지스터로 입력된다. 시프트 레지스터가 신호를 출력할 때, 선택 신호 출력 회로(203)가 선택 신호(SEL)를 출력한다. 선택 신호(SEL)는 광검출 회로(205p)가 신호를 출력하는지 여부를 제어하기 위한 것이다. 예를 들어, 시프트 레지스터로부터 출력된 복수의 신호들이 선택 신호들(SEL)로서 출력될 수 있다. 대안적으로, 복수의 신호들이 시프트 레지스터로부터 논리 회로로 출력될 수 있으며 논리 회로의 출력 신호들이 선택 신호들(SEL)일 수 있다.
리셋 신호 출력 회로(204)는 시프트 레지스터를 포함하며, 시작 신호, 클록 신호, 및 전원 전압이 시프트 레지스터로 입력된다. 시프트 레지스터가 신호를 출력할 때, 리셋 신호 출력 회로(204)가 리셋 신호(RST)를 출력한다. 리셋 신호 출력 회로(204)가 반드시 제공될 필요는 없으나; 그러나, 리셋 신호 출력 회로(204)가 제공될 때, 광검출 회로(205p)가 리셋 상태로 될 수 있다. 리셋 신호(RST)는 광검출 회로(205p)가 리셋되는지 여부를 제어하기 위한 것이다. 예를 들어, 시프트 레지스터로부터 출력된 복수의 신호들이 리셋 신호들(RST)로서 출력될 수 있다. 대안적으로, 복수의 신호들이 시프트 레지스터로부터 논리 회로로 출력될 수 있고 논리 회로의 출력 신호들이 리셋 신호들(RST)일 수 있다.
주사 신호(SCN)가 표시 회로(205k)로 입력되고 이후 입력된 주사 신호(SCN)에 따라 화상 신호(IMG)가 표시 회로(205k)로 입력된다. 입력된 화상 신호(IMG)에 따라 표시 회로(205k)가 표시 상태를 변화시킨다.
표시 회로는, 예를 들면, 선택 트랜지스터와 표시 소자를 포함한다. 선택 트랜지스터는 주사 신호(SCN)에 따라 턴온되거나 턴오프되는 것에 의해 화상 신호(IMG)를 표시 소자로 출력하는지 여부를 제어한다. 표시 소자는 입력된 화상 신호(IMG)에 따라 표시 상태를 변화시킨다.
표시 회로의 표시 소자로서, 액정 소자, 발광 소자, 등이 이용될 수 있다. 액정 소자는 그의 투광율(light transmittance)이 전압 인가에 의해 변화되는 소자이며, 발광 소자는 그의 휘도가 전류 또는 전압으로 제어되는 소자이다. 발광 소자로서, 전장발광 소자(또한 EL 소자라고도 함) 등이 이용될 수 있다.
광검출 회로(205p)는 광이 광검출 회로(205p)로 들어갈 때 입사광의 조도에 대응하는 전압을 생성한다.
리셋 신호(RST) 중 하나가 공급되어, 광검출 회로(205p)가 공급된 리셋 신호(RST)에 따라 리셋 상태로 된다.
또한, 선택 신호들(SEL) 중 하나가 공급되어, 광검출 회로(205p)가 공급된 선택 신호(SEL)에 따라 데이터 신호로서 광 데이터 전압을 출력한다.
광검출 회로(205p)로서, 예를 들면, 상기 실시형태의 입력 회로로 적용가능한 광검출 회로가 이용될 수 있다.
화소부(205)는 데이터가 출력되고, 광의 검출에 의해 데이터가 외부로부터 입력되는 영역이라는 것에 주의한다. 예를 들어, 화소부(205)는 각각이 하나 이상의 표시 회로들(205k)과 하나 이상의 광검출 회로들(205p)을 포함하는 화소들이 매트릭스로 배열되는 방식으로 형성될 수 있다. 대안적으로, 매트릭스로 배열된 복수의 표시 회로들(205k)을 포함하는 표시 회로부와 매트릭스로 배열된 복수의 광검출 회로들(205p)을 포함하는 광검출부가 화소부에 개별적으로 제공될 수 있다.
판독 회로(206)는 선택된 광검출 회로(205p)로부터 출력된 광 데이터 전압을 데이터 신호로서 판독하는 기능을 갖는다.
예를 들어, 선택 회로가 판독 회로(206)로 이용될 수 있다. 판독 선택 신호가 공급되어, 선택 회로가 입력된 판독 선택 신호에 따라 광 데이터 신호가 판독될 광검출 회로(205p)를 선택한다. 선택 회로는 광 데이터 전압들이 판독되는 복수의 광검출 회로들(205p)을 한번에 선택할 수 있다는 것에 주의한다. 예를 들어, 선택 회로는 복수의 트랜지스터들을 포함할 수 있으며 따라서 복수의 트랜지스터들이 턴온되거나 턴오프될 때 광 데이터 전압이 판독될 광검출 회로(205p)가 선택될 수 있다.
예를 들어, 제어 회로는 주사 신호 출력 회로(201), 화상 신호 출력 회로(202), 선택 신호 출력 회로(203), 리셋 신호 출력 회로(204), 및 판독 회로(206)의 동작들의 제어가 가능하다는 것에 주의한다.
제어 회로는 펄스 신호인 제어 신호를 출력하는 기능을 갖는다. 제어 신호는 주사 신호 출력 회로(201), 화상 신호 출력 회로(202), 선택 신호 출력 회로(203), 및 리셋 신호 출력 회로(204)로 출력되고, 따라서, 주사 신호 출력 회로(201), 화상 신호 출력 회로(202), 선택 신호 출력 회로(203), 및 리셋 신호 출력 회로(204)의 동작들이 제어 신호의 펄스에 따라 제어될 수 있다. 예를 들어, 선택 신호 출력 회로(203) 또는 리셋 신호 출력 회로(204)의 시프트 레지스터로의 시작 신호, 클록 신호, 또는 전원 전압의 출력이 제어 신호의 펄스에 따라 시작되거나 정지될 수 있다. 제어 회로는 예를 들면, CPU를 이용하여 제어될 수 있다. 예를 들어, 제어 회로에 의해 생성된 제어 신호들의 펄스들 사이의 간격이 CPU를 이용하여 설정될 수 있다. 또한, 판독 회로(206)가 제어 신호의 펄스에 따라 제어될 수 있다.
주사 신호 출력 회로(201), 화상 신호 출력 회로(202), 선택 신호 출력 회로(203), 및 리셋 신호 출력 회로(204)가 제어 회로뿐만 아니라 조작 신호에 따라 제어될 수 있다. 예를 들어, 조작 신호가 인터페이스를 통해 제어 회로로 입력될 때, 제어 회로는 입력된 조작 신호에 따라 제어 신호들의 펄스들 사이의 그의 간격이 설정되는 제어 신호를 생성시키고, 생성된 제어 신호는 주사 신호 출력 회로(201), 화상 신호 출력 회로(202), 선택 신호 출력 회로(203), 및 리셋 신호 출력 회로(204)로 출력된다. 또한, 판독 회로(206)가 조작 신호의 펄스에 따라 제어될 수 있다.
다음, 도 7a의 입출력 장치를 구동하는 방법의 예가 본 실시형태의 입출력 장치를 구동하는 방법의 예로써 설명된다.
도 7a의 입출력 장치를 구동하는 방법의 예에서, 표시 동작과 판독 동작이 수행된다.
도 7a의 입출력 장치를 구동하는 방법의 예에서, 광검출 회로로의 선택 신호의 출력을 정지시키기 위하여 적어도 선택 신호 출력 회로의 동작이 정지되는 기간이 있다. 기간이 설정되는, 도 7a의 입출력 장치를 구동하는 방법의 예가 도 7b를 참조하여 설명된다. 도 7b는 도 7a의 입출력 장치를 구동하는 방법의 예를 도시한다. 여기서, 예를 들어, 선택 신호들(SEL)의 수와 리셋 신호들(RST)의 수는 각각 A(A는 3 이상의 자연수)이다.
먼저, 기간(211)에서, 주사 신호 출력 회로(201)가 주사 신호들(SCN)을 출력하고, 리셋 신호 출력 회로(204)가 리셋 신호들(RST)을 출력한다. 시간(T21)에서, 주사 신호 출력 회로(201)는 제 1 주사 신호(SCN_1)의 펄스를 출력하고 이후 순차적으로 제 2 내지 제 A 주사 신호(SCN_2 내지 SCN_A)의 펄스들을 출력하며, 리셋 신호 출력 회로(204)는 제 1 리셋 신호(RST_1)의 펄스를 출력하고 이후 순차적으로 제 2 내지 제 A 리셋 신호들(RST_2 내지 RST_A)의 펄스들을 출력한다. 또한, 기간(211)에서, 선택 신호 출력 회로(203)는 선택 신호들(SEL)을 출력한다. 시간(T22)에서, 선택 신호 출력 회로(203)는 제 1 선택 신호(SEL_1)의 펄스를 출력하고 이후 순차적으로 제 2 내지 제 A 선택 신호들(SEL_2 내지 SEL_A)의 펄스들을 출력한다. 제 1 선택 신호(SEL_1)의 펄스가 출력되는 타이밍은 시간(T22)으로 제한되지 않으며 타이밍이 제 1 리셋 신호(RST_1)의 펄스 출력 후인 한 허용될 수 있다는 것에 주의한다. 제 1 리셋 신호(RST_1)의 펄스가 출력되는 타이밍은 제 1 주사 신호(SCN_1)의 펄스가 출력되는 타이밍과 다를 수 있다는 것에 주의한다.
또한, 주사 신호(SCN)의 펄스가 공급되어, 표시 회로(205k)에 화상 신호(IMG)가 공급된다.
화상 신호(IMG)가 입력된 표시 회로(205k)의 표시 소자는 화상 신호(IMG)의 전압에 의존하여 표시 상태로 된다.
리셋 신호(RST)의 펄스가 그에게 입력될 때 광검출 회로(205p)는 리셋 상태로 되고 이후 광 데이터 전압을 생성한다. 선택 신호(SEL)의 펄스가 공급되어, 광검출 회로(205p)가 생성된 광 데이터 전압을 데이터 신호로서 출력한다.
이후, 판독 회로(206)가 광검출 회로들(205p)로부터 출력된 광 데이터 전압들을 순차적으로 판독한다. 모든 광 데이터 전압들이 판독될 때, 판독 동작이 완료된다. 판독된 광 데이터 전압들은 미리 정해진 공정을 수행하기 위한 데이터 신호들로서 이용된다. 이상이 기간(211)의 동작이다.
다음, 기간(212)에서, 주사 신호 출력 회로(201)는 주사 신호들(SCN)을 출력하고, 리셋 신호 출력 회로(204)로부터의 리셋 신호들(RST)의 출력과 선택 신호 출력 회로(203)로부터의 선택 신호들(SEL)의 출력이 정지된다. 그때, 제 1 내지 제 A 리셋 신호들(RST_1 내지 RST_A)의 펄스들은 출력되지 않으며, 제 1 내지 제 A 선택 신호들(SEL_1 내지 SEL_A)의 펄스들은 출력되지 않는다. 신호의 정지는, 예를 들어, 신호의 펄스의 정지 또는 신호가 출력되는 배선으로 신호로서 기능하지 않는 전압을 입력하는 것을 의미한다는 것에 주의한다. 노이즈 등으로 인해 생성된 펄스는 정지될 필요가 없다.
주사 신호(SCN)의 펄스가 공급되어, 표시 회로(205k)에 화상 신호(IMG)가 공급된다.
화상 신호(IMG)가 입력된 표시 회로(205k)의 표시 소자가 화상 신호(IMG)의 전압에 의존하여 표시 상태로 된다.
그때, 주사 신호 출력 회로(201)로부터의 주사 신호들(SCN)의 출력이 정지될 수 있다는 것에 주의한다.
또한, 광 데이터 전압은 선택 신호(SEL)의 펄스가 입력되지 않는 광검출 회로(205p)로부터 출력되지 않는다. 이상이 기간(212)의 동작이다.
리셋 신호 출력 회로(204)로부터의 리셋 신호들(RST)의 출력이 재개될 때, 기간(213)에서 도시된 바와 같이, 리셋 신호 출력 회로(204)는 리셋 신호들(RST)을 다시 출력한다. 시간(T23)에서, 리셋 신호 출력 회로(204)는 제 1 리셋 신호(RST_1)의 펄스를 출력하고 이후 제 2 내지 제 A 리셋 신호들(RST_2 내지 RST_A)의 펄스들을 순차적으로 출력한다. 선택 신호 출력 회로(203)로부터의 선택 신호들(SEL)의 출력이 재개될 때, 기간(213)에서 도시된 바와 같이, 선택 신호 출력 회로(203)는 선택 신호들(SEL)을 다시 출력한다. 시간(T24)에서, 선택 신호 출력 회로(203)는 제 1 선택 신호(SEL_1)의 펄스를 출력하고 이후 제 2 내지 제 A 선택 신호들(SEL_2 내지 SEL_A)의 펄스들을 순차적으로 출력한다. 제 1 선택 신호(SEL_1)의 펄스가 출력되는 타이밍은 시간(T24)으로 제한되지 않으며 타이밍이 제 1 리셋 신호(RST_1)의 펄스의 출력 후인 한 허용될 수 있다는 것에 주의한다.
주사 신호 출력 회로(201)로부터의 주사 신호들(SCN)의 출력이 정지되는 경우에, 주사 신호 출력 회로(201)로부터의 주사 신호들(SCN)의 출력이 그 후에 재개될 수 있다는 것에 주의한다. 이상이 도 7a의 입출력 장치를 구동하는 방법의 예이다.
기간(211), 기간(212), 및 기간(213)의 동작들이 복수회 수행될 수 있다.
기간이 기간(211)에서 기간(212)으로 시프트하는 타이밍은 조작 신호에 따라 생성된 제어 신호의 펄스에 의해 설정될 수 있다. 예를 들어, 제어 신호의 펄스가 입출력 장치로 입력될 때 입출력 장치의 동작이 기간(211)의 동작으로부터 기간(212)의 동작으로 스위치될 수 있다. 시간의 일정 기간이 경과한 후, 동작이 기간(212)의 동작으로부터 기간(213)의 동작으로 스위치될 수 있다. 그때, 기간(212)의 동작으로부터 기간(213)의 동작으로의 스위칭은 제어 신호의 펄스가 입출력 장치로 입력될 때 수행될 수 있다.
도 7a 및 도 7b를 참조하여 설명된 바와 같이, 본 실시형태의 입출력 장치에서, 선택 신호 출력 회로는 제 1 기간에서 선택 신호들을 출력하고, 이후 제 2 기간에서 선택 신호들의 출력이 중단된다. 따라서, 광검출 회로의 동작이 기간들의 일부에서 중단될 수 있고, 전력 소비를 감소시킬 수 있다. 예를 들어, 사용자가 화소부를 이용하여 데이터를 입력하는 경우에(예를 들어, 키보드가 화소부에 표시되고 데이터가 키보드로 입력되는 경우에) 판독 동작이 수행되고, 사용자가 데이터를 입력하지 않는 경우에(예를 들어, 사용자가 화소부를 바라보는 경우에) 광검출 회로의 동작이 정지된다. 결과적으로, 전력 소비가 감소될 수 있다.
또한, 본 실시형태의 입출력 장치에서, 선택 신호들의 출력뿐만 아니라 리셋 신호들의 출력도 정지될 수 있다. 따라서, 단지 선택 신호들의 펄스들의 출력만이 정지되는 경우에 비교하여 전력 소비가 더욱 감소될 수 있다.
(실시형태 6)
본 실시형태에서, 상기 실시형태의 입출력 장치의 표시 회로가 더 설명된다.
상기 실시형태의 입출력 장치의 표시 회로의 회로 구성의 예가 도 8을 참조하여 설명된다. 도 8은 표시 회로의 회로 구성을 설명하기 위한 회로도이다.
도 8의 표시 회로는 트랜지스터(241), 액정 소자(242), 및 용량소자(243)를 포함한다.
트랜지스터는 달리 지정되지 않는 한 적어도 소스, 드레인, 및 게이트를 갖는 전계 효과 트랜지스터이다.
주사 신호(SCN)가 트랜지스터(241)의 게이트로 입력된다. 화상 신호(IMG)가 트랜지스터(241)의 소스 및 드레인 중 하나로 입력된다.
트랜지스터(241)의 오프 상태 전류는 낮은 것이 바람직하고, 예를 들어, 채널 폭의 마이크로미터 당 오프 상태 전류는 10 aA(1 × 10-17 A) 이하인 것이 바람직하고, 1 aA(1 × 10-18 A) 이하인 것이 더욱 바람직하며, 10 zA(1 × 10-20 A) 이하인 것이 보다 더욱 바람직하고, 1 zA(1 × 10-21 A) 이하인 것이 또한 바람직하다. 트랜지스터(241)로서 낮은 오프 상태 전류를 갖는 트랜지스터의 사용은 트랜지스터(241)의 소스 및 드레인 사이의 누설 전류로 인한 액정 소자(242)에 인가된 전압의 변동을 억제할 수 있다. 낮은 오프 상태 전류를 갖는 트랜지스터로서, 예를 들면, 채널 형성층으로서 산화물 반도체층을 포함하는 트랜지스터가 이용될 수 있다. 채널 형성층의 기능을 갖는 트랜지스터의 산화물 반도체층은 진성(또한 I-형이라고도 함) 또는 실질적으로 진성이 되도록 매우 고순도화된 반도체층이다.
액정 소자(242)는 제 1 단자와 제 2 단자를 갖는다. 액정 소자(242)의 제 1 단자는 트랜지스터(241)의 소스 및 드레인 중 다른 하나와 전기적으로 접속된다. 일정한 전압이 액정 소자(242)의 제 2 단자로 선택적으로 입력된다.
액정 소자(242)는 제 1 단자의 일부 또는 전부로서 기능하는 화소 전극, 제 2 단자의 일부 또는 전부로서 기능하는 공통 전극, 및 화소 전극과 공통 전극 사이에 인가된 전압에 의존하여 그의 투광율이 변화하는 액정층을 포함할 수 있다.
화소 전극은 가시광을 투과시키는 영역과 가시광을 반사시키는 영역을 포함할 수 있다는 것에 주의한다. 화소 전극의 가시광을 투과시키는 영역은 백라이트(backlight)로부터 광을 투과시키고, 화소 전극의 가시광을 반사하는 영역은 액정층을 통하여 입사한 광을 반사시킨다.
액정층으로 이용될 수 있는 액정의 예들은 네마틱(nematic) 액정, 콜레스테릭(cholesteric) 액정, 스맥틱(smectic) 액정, 디스코틱(discotic) 액정, 서모트로픽(thermotropic) 액정, 리오트로픽(lyotropic) 액정, 저분자 액정, 고분자 분산형 액정(PDLC), 강유전성 액정, 반-강유전성 액정, 주쇄형(main-chain) 액정, 측쇄형(side-chain) 고분자 액정, 바나나형 액정, 등이다.
액정층로 이용된 액정 재료의 저항은 1 × 1012Ω·cm 이상, 바람직하게는 1 × 1013Ω·cm 이상, 더욱 바람직하게는 1 × 1014Ω·cm 이상이다. 본 명세서에서 저항은 20℃에서 측정된다는 것에 주의한다. 액정 소자가 액정 재료를 이용하여 형성되는 경우에, 배향막, 씰재, 등으로부터 액정층으로 혼합된 불순물로 인해 일부 경우들에서 액정 소자의 저항은 1 × 1011Ω·cm 이상일 수 있고, 또한 1 × 1012Ω·cm 이상일 수 있다.
액정 재료의 저항이 높아질수록, 액정층의 누설 전류가 감소될 수 있으며 표시 기간에서 액정 소자로 인가된 전압의 시간에 따른 감소가 억제될 수 있다. 결과적으로, 화상 데이터의 1회의 기록이 반영되는 표시 회로의 표시 기간이 연장될 수 있고, 따라서 표시 회로로의 화상 데이터의 기록의 빈도가 감소될 수 있으며, 이는 입출력 장치의 전력 소비를 감소시킨다.
다음 모드들은 액정 소자를 구동하는 방법의 예들이다: TN(twisted nematic) 모드, STN(super twisted nematic) 모드, OCB(optically compensated birefringence) 모드, ECB(electrically controlled birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, AFLC(anti-ferroelectric liquid crystal) 모드, PDLC(polymer dispersed liquid crystal) 모드, PNLC(polymer network liquid crystal) 모드, 게스트-호스트(guest-host) 모드, 등.
용량소자(243)는 제 1 단자와 제 2 단자를 갖는다. 용량소자(243)의 제 1 단자는 트랜지스터(241)의 소스 및 드레인 중 다른 하나와 전기적으로 접속된다. 일정한 전압이 용량소자(243)의 제 2 단자로 선택적으로 입력된다.
용량소자(243)는 유지 용량소자의 기능을 가지며, 제 1 단자의 일부 또는 전부로서 기능하는 제 1 전극, 제 2 단자의 일부 또는 전부로서 기능하는 제 2 전극, 및 유전층을 포함할 수 있다. 용량소자(243)의 용량은 트랜지스터(241)의 오프 상태 전류를 고려하여 설정될 수 있다. 본 실시형태에서, 각 표시 회로의 액정 소자의 용량(또한 액정 용량이라고도 함)의 1/3 이하, 바람직하게는 1/5 이하의 용량을 갖는 유지 용량소자를 제공할 필요가 있을 뿐이다. 용량소자(243)가 반드시 제공될 필요는 없다. 용량소자(243)가 표시 회로에 제공되지 않을 때, 화소부의 개구비(aperture ratio)가 증가될 수 있다.
다음, 도 8의 표시 회로를 구동하는 방법의 예가 설명된다.
먼저, 트랜지스터(241)가 주사 신호(SCN)의 펄스에 따라 턴온되고, 액정 소자(242)의 제 1 단자의 전압이 화상 신호(IMG)의 전압과 동등한 값으로 설정되며, 화상 신호(IMG)에 의존하는 전압이 액정 소자(242)의 제 1 단자와 제 2 단자 사이에 인가된다. 액정 소자(242)는 제 1 단자와 제 2 단자 사이에 인가된 전압에 따라 설정된 투광율을 가지며, 전압에 따라 미리 정해진 표시 상태로 된다. 그때, 표시 회로의 표시 상태가 시간의 일정한 기간동안 유지된다. 상기 동작들은 다른 표시 회로들 상에서 또한 수행되며, 따라서 모든 표시 회로들의 표시 상태들이 설정된다. 따라서, 화상 신호(IMG)의 전압이 표시 회로들의 각각으로 데이터 신호로서 기록된다. 그러므로, 화상 신호(IMG)의 데이터에 기초한 화상이 화소부에 표시된다. 이상이 도 8의 표시 회로를 구동하는 방법의 예이다.
도 8을 참조하여 설명된 바와 같이, 상기 실시형태의 입출력 회로의 표시 회로는 트랜지스터와 액정 소자를 포함할 수 있다. 액정 소자는 인가된 전압에 의존하여 광을 투과시킬 수 있기 때문에, 표시 회로와 광검출 회로가 화소부에 제공될 때, 표시 동작과 판독 동작이 수행될 수 있다.
(실시형태 7)
본 실시형태에서, 상기 실시형태에서 설명된 입력 회로 및 입출력 장치에 적용가능한 산화물 반도체층을 포함하는 트랜지스터가 설명된다.
상기 실시형태에서 설명된 입력 회로와 입출력 장치에 적용가능한 산화물 반도체층을 포함하는 트랜지스터는 진성(또한 I-형이라고도 함) 또는 실질적으로 진성이 되도록 매우 고순도화된 반도체층을 포함하는 트랜지스터이다.
산화물 반도체층으로 이용된 산화물 반도체로서, 예를 들면, 4원계 금속 산화물, 3원계 금속 산화물, 또는 2원계 금속 산화물이 이용될 수 있다. 4원계 금속 산화물로서, In-Sn-Ga-Zn-O계 금속 산화물 등이 이용될 수 있다. 3원계 금속 산화물로서, In-Ga-Zn-O계 금속 산화물, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물, 등이 이용될 수 있다. 2원계 금속 산화물로서, In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물, Al-Zn-O계 금속 산화물, Zn-Mg-O계 금속 산화물, Sn-Mg-O계 금속 산화물, In-Mg-O계 금속 산화물, In-Sn-O계 금속 산화물, 등이 이용될 수 있다. 대안적으로, 산화물 반도체로서, In-O계 금속 산화물, Sn-O계 금속 산화물, Zn-O계 금속 산화물, 등이 이용될 수 있다. 산화물 반도체로서 이용될 수 있는 금속 산화물은 SiO2를 함유할 수 있다.
산화물 반도체로서, InMO3(ZnO)m(m은 0보다 크다)에 의해 표현된 재료가 이용될 수 있다. 여기서, M은 Ga, Al, Mn, 및 Co로부터 선택된 하나 이상의 금속 원소들을 나타낸다. 예를 들어, Ga, Ga 및 Al, Ga 및 Mn, Ga 및 Co, 등이 M으로 주어질 수 있다.
산화물 반도체층의 밴드 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다. 따라서, 열 여기(thermal excitation)에 의해 생성된 캐리어들의 수는 무시할 만 하다. 또한, 도너(donor)로서 기능할 수 있는 수소와 같은 불순물의 양이 일정량 이하로 감소되어 캐리어 농도가 1 × 1014 /cm3 미만, 바람직하게는 1 × 1012 /cm3 이하가 된다. 즉, 산화물 반도체층의 캐리어 농도는 0 또는 실질적으로 0으로 감소된다.
산화물 반도체층에서, 애벌란시 항복(avalanche breakdown)은 발생하기 쉽지 않으며, 내전압은 높다. 예를 들어, 실리콘의 밴드 갭은 1.12eV만큼 좁고; 따라서, 전자들이 애벌란시 항복으로 인해 생성되기 쉽고, 게이트 절연층으로의 배리어를 넘어갈 만큼 빠르게 가속되는 전자들이 수적으로 증가된다. 반대로, 앞서 언급된 산화물 반도체층으로 이용된 산화물 반도체는 실리콘보다 넓은 2eV 이상의 밴드 갭을 가지기 때문에, 애벌란시 항복이 발생하기 쉽지 않으며 핫-캐리어 열화로의 내성이 실리콘보다 높고, 따라서 내전압이 높다.
핫-캐리어 열화(hot-carrier degradation)란, 예를 들면, 매우 가속된 전자들이 드레인 근처의 채널로부터 게이트 절연층으로 주입될 때 생성되는 고정된 전하에 의해 유발된 트랜지스터 특성들의 열화; 또는 매우 가속된 전자들에 의해 게이트 절연층의 계면에서 형성되는 트랩 준위(trap level)에 의해 유발된 트랜지스터 특성들의 열화를 의미한다. 트랜지스터 특성들의 열화는, 예를 들면, 게이트 누설 또는 임계 전압의 변동이다. 핫-캐리어 열화의 요인들은 채널-핫-전자 주입(또한 CHE 주입이라고도 함)과 드레인-애벌란시-핫-캐리어 주입(또한 DAHC 주입이라고도 함)이다.
높은 내전압을 갖는 재료들 중 하나인 실리콘 카바이드의 밴드 갭은 산화물 반도체층으로 이용된 산화물 반도체와 실질적으로 동일하지만, 산화물 반도체의 이동도가 실리콘 카바이드보다 약 두자릿수만큼 낮기 때문에 전자들은 산화물 반도체에서 가속될 가능성이 더 적다는 것에 주의한다. 또한, 산화물 반도체와 게이트 절연층 사이의 배리어가 실리콘 카바이드, 질화 갈륨, 또는 실리콘과 게이트 절연층 사이의 배리어보다 크고, 게이트 절연층으로 주입된 전자들의 수가 극히 작기 때문에, 따라서 실리콘 카바이드, 질화 갈륨, 또는 실리콘의 경우에 비해 핫-캐리어 열화가 유발될 가능성이 더 작으며 내전압이 높다. 산화물 반도체는 비정질 상태에서도 높은 내전압을 갖는다.
산화물 반도체층을 포함하는 트랜지스터에서, 채널 폭의 마이크로미터 당 오프 상태 전류는 10 aA(1 × 10-17 A) 이하, 바람직하게는 1 aA(1 × 10-18 A) 이하, 더욱 바람직하게는 10 zA(1 × 10-20 A) 이하, 보다 더욱 바람직하게는 1 zA(1 × 10-21 A) 이하일 수 있다.
산화물 반도체를 포함하는 트랜지스터에서, 광으로 인한 열화(예를 들면, 임계 전압의 변동)가 유발될 가능성이 더 작다.
상기 실시형태에서 설명된 입력 회로와 입출력 장치에 적용가능한, 산화물 반도체층을 포함하는 트랜지스터의 구성 예들이 도 9a 내지 도 9d를 참조하여 설명된다. 도 9a 내지 도 9d는 트랜지스터의 구성 예들을 도시하는 개략적인 단면도들이다.
도 9a에 도시된 트랜지스터는 보텀-게이트 트랜지스터들 중 하나이며 또한 역스태거드(inverted staggered) 트랜지스터이다.
도 9a에 도시된 트랜지스터는 게이트 전극으로 기능하는 도전층(401a), 게이트 절연층으로 기능하는 절연층(402a), 채널 형성층으로 기능하는 산화물 반도체층(403a), 및 소스 및 드레인 전극들로 기능하는 도전층(405a)과 도전층(406a)을 포함한다.
도전층(401a)은 기판(400a) 위에 제공되고, 절연층(402a)이 도전층(401a) 위에 제공되며, 산화물 반도체층(403a)이 그 사이에 절연층(402a)을 개재하여 도전층(401a) 위에 제공되고, 도전층(405a)과 도전층(406a)이 각각 산화물 반도체층(403a)의 일부 위에 제공된다.
도 9a에 도시된 트랜지스터에서, 산화물 절연층(407a)이 산화물 반도체층(403a)의 상면의 일부(도전층(405a) 또는 도전층(406a)이 제공되지 않은 상면의 일부)와 접하여 제공된다. 또한, 보호 절연층(409a)이 산화물 절연층(407a) 위에 제공된다.
도 9b에 도시된 트랜지스터는 채널-보호형(채널-스톱형) 트랜지스터로 불리는 보텀-게이트 트랜지스터들 중 하나이며 또한 역스태거드 트랜지스터이다.
도 9b에 도시된 트랜지스터는 게이트 전극으로 기능하는 도전층(401b), 게이트 절연층으로 기능하는 절연층(402b), 채널 형성층으로 기능하는 산화물 반도체층(403b), 채널 보호층으로 기능하는 절연층(427), 및 소스 및 드레인 전극들로 기능하는 도전층(405b)과 도전층(406b)을 포함한다.
도전층(401b)이 기판(400b) 위에 제공되고, 절연층(402b)이 도전층(401b) 위에 제공되며, 산화물 반도체층(403b)이 그 사이에 절연층(402b)을 개재하여 도전층(401b) 위에 제공되고, 절연층(427)이 그 사이에 절연층(402b)과 산화물 반도체층(403b)을 개재하여 도전층(401b) 위에 제공되고, 도전층(405b)과 도전층(406b)이 그 사이에 절연층(427)을 개재하여 산화물 반도체층(403b)의 일부 위에 제공된다. 도전층(401b)은 전체적인 산화물 반도체층(403b)과 중첩할 수 있다. 도전층(401b)이 전체적인 산화물 반도체층(403b)과 중첩할 때, 산화물 반도체층(403b)으로의 광의 입사가 억제될 수 있다. 그러한 구조를 채용하는 것이 항상 필요한 것은 아니며, 도전층(401b)은 산화물 반도체층(403b)의 일부와 중첩할 수 있다.
또한, 도 9b에서 보호 절연층(409b)이 트랜지스터의 상부와 접한다.
도 9c에 도시된 트랜지스터는 보텀-게이트 트랜지스터들 중 하나이다.
도 9c에 도시된 트랜지스터는 게이트 전극으로 기능하는 도전층(401c), 게이트 절연층으로 기능하는 절연층(402c), 채널 형성층으로 기능하는 산화물 반도체층(403c), 및 소스 및 드레인 전극들로 기능하는 도전층(405c)과 도전층(406c)을 포함한다.
도전층(401c)이 기판(400c) 위에 제공되고, 절연층(402c)이 도전층(401c) 위에 제공되며, 도전층(405c)과 도전층(406c)이 절연층(402c)의 일부 위에 제공되고, 산화물 반도체층(403c)이 그 사이에 절연층(402c), 도전층(405c), 및 도전층(406c)을 개재하여 도전층(401c) 위에 제공된다. 도전층(401c)은 전체적인 산화물 반도체층(403c)과 중첩할 수 있다. 도전층(401c)이 전체적인 산화물 반도체층(403c)과 중첩할 때, 산화물 반도체층(403c)으로의 광의 입사가 억제될 수 있다. 그러한 구조를 채용하는 것이 항상 필요한 것은 아니며, 도전층(401c)은 산화물 반도체층(403c)의 일부와 중첩할 수 있다.
또한, 도 9c에 도시된 트랜지스터에서, 산화물 절연층(407c)은 산화물 반도체층(403c)의 상면 및 측면과 접한다. 또한, 보호 절연층(409c)이 산화물 절연층(407c)의 위에 제공된다.
도 9d에 도시된 트랜지스터는 톱-게이트 트랜지스터들 중 하나이다.
도 9d에 도시된 트랜지스터는 게이트 전극으로 기능하는 도전층(401d), 게이트 절연층으로 기능하는 절연층(402d), 채널 형성층으로 기능하는 산화물 반도체층(403d), 및 소스 및 드레인 전극들로 기능하는 도전층(405d)과 도전층(406d)을 포함한다.
산화물 반도체층(403d)이 그 사이에 절연층(447)을 개재하여 기판(400d) 위에 제공되고, 도전층(405d)과 도전층(406d)이 각각 산화물 반도체층(403d)의 일부 위에 제공되며, 절연층(402d)이 산화물 반도체층(403d), 도전층(405d), 및 도전층(406d) 위에 제공되고, 도전층(401d)이 그 사이에 절연층(402d)을 개재하여 산화물 반도체층(403d) 위에 제공된다.
또한, 도 9a 내지 도 9d에 도시된 트랜지스터들의 구성성분들이 이하에 설명된다.
기판들(400a 내지 400d)로서, 예를 들면, 바륨 보로실리케이트(barium borosilicate) 유리, 알루미노보로실리케이트(aluminoborosilicate) 유리, 등의 유리 기판이 이용될 수 있다.
대안적으로, 세라믹 기판, 석영 기판, 또는 사파이어 기판과 같은, 절연체로 형성된 기판이 기판들(400a 내지 400d)로 이용될 수 있다. 또한 대안적으로, 결정화된 유리 기판, 플라스틱 기판, 또는 실리콘 등의 반도체 기판이 기판들(400a 내지 400d)로 이용될 수 있다.
절연층(447)은 기판(400d)으로부터 불순물 원소의 확산을 방지하는 하지층으로 기능한다. 절연층(447)으로서, 예를 들면, 질화 실리콘층, 산화 실리콘층, 질화산화 실리콘층, 산화질화 실리콘층, 산화 알루미늄층, 또는 산화질화 알루미늄층이 이용될 수 있다. 절연층(447)으로 적용될 수 있는 재료들의 층들을 적층하는 것에 의해 절연층(447)이 형성될 수 있다. 대안적으로, 절연층(447)은 차광 재료를 포함하는 층과 절연층(447)으로 적용가능한 상기 재료들 중 어느 것을 포함하는 층의 적층일 수 있다. 절연층(447)이 차광 재료를 포함하는 층을 이용하여 형성될 때, 광이 산화물 반도체층(403d)으로 들어가는 것이 방지될 수 있다.
도 9a 내지 도 9c에 도시된 트랜지스터들에서, 도 9d에 도시된 트랜지스터에서와 같이, 절연층이 기판과, 게이트 전극으로 기능하는 도전층 사이에 제공될 수 있다는 것에 주의한다.
도전층들(401a 내지 401d)로서, 예를 들면, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 금속 재료, 또는 주요 구성성분으로서 이러한 재료들 중 어느 것을 함유하는 합금 재료의 층이 이용될 수 있다. 도전층들(401a 내지 401d)은 도전층들(401a 내지 401d)로 적용될 수 있는 재료들의 층들을 적층하는 것에 의해 형성될 수 있다.
절연층들(402a 내지 402d)로서, 예를 들면, 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층, 질화산화 실리콘층, 산화 알루미늄층, 질화 알루미늄층, 산화질화 알루미늄층, 질화산화 알루미늄층, 또는 산화 하프늄층이 이용될 수 있다. 절연층들(402a 내지 402d)로 적용될 수 있는 재료들의 층들을 적층하는 것에 의해 절연층들(402a 내지 402d)이 형성될 수 있다. 절연층들(402a 내지 402d)로 적용될 수 있는 재료들의 층들은 플라즈마 CVD 방법, 스퍼터링 방법, 등에 의해 형성될 수 있다. 예를 들어, 절연층들(402a 내지 402d)은 질화 실리콘층이 플라즈마 CVD 방법에 의해 형성되고 산화 실리콘층이 플라즈마 CVD 방법에 의해 질화 실리콘층 위에 형성되는 방식으로 형성될 수 있다.
산화물 반도체층들(403a 내지 403d)로 이용될 수 있는 산화물 반도체로서, 예를 들면, 4원계 금속 산화물, 3원계 금속 산화물, 및 2원계 금속 산화물이 주어질 수 있다. 4원계 금속 산화물로서, In-Sn-Ga-Zn-O계 금속 산화물 등이 주어질 수 있다. 3원계 금속 산화물로서, In-Ga-Zn-O계 금속 산화물, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물, 등이 주어질 수 있다. 2원계 금속 산화물로서, In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물, Al-Zn-O계 금속 산화물, Zn-Mg-O계 금속 산화물, Sn-Mg-O계 금속 산화물, In-Mg-O계 금속 산화물, In-Sn-O계 금속 산화물, 등이 주어질 수 있다. 대안적으로, 산화물 반도체로서, In-O계 금속 산화물, Sn-O계 금속 산화물, Zn-O계 금속 산화물, 등이 이용될 수 있다. 산화물 반도체로 이용될 수 있는 금속 산화물은 SiO2를 함유할 수 있다. 여기서, 예를 들면, In-Ga-Zn-O계 금속 산화물은 적어도 In, Ga, 및 Zn을 함유하는 산화물을 의미하며, 원소들의 조성비는 특별히 제한되지 않는다. In-Ga-Zn-O계 금속 산화물은 In, Ga, 및 Zn 이외의 원소를 함유할 수 있다.
또한, 산화물 반도체층들(403a 내지 403d)로 이용될 수 있는 산화물 반도체로서, InMO3(ZnO)m(m은 0보다 크다)에 의해 표현된 금속 산화물이 주어질 수 있다. 여기서, M은 Ga, Al, Mn, 및 Co로부터 선택된 하나 이상의 금속 원소들을 나타낸다. 예를 들어, Ga, Ga 및 Al, Ga 및 Mn, Ga 및 Co, 등이 M으로 주어질 수 있다.
도전층들(405a 내지 405d)과 도전층들(406a 내지 406d)로서, 예를 들면, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐과 같은 금속 재료 또는 주요 구성성분으로서 금속 재료들 중 어느 것을 함유하는 합금 재료의 층이 이용될 수 있다. 도전층들(405a 내지 405d) 및 도전층들(406a 내지 406d)은 도전층들(405a 내지 405d)과 도전층들(406a 내지 406d)로 적용될 수 있는 재료들의 층들을 적층하는 것에 의해 형성될 수 있다.
예를 들어, 도전층들(405a 내지 405d)과 도전층들(406a 내지 406d)은 알루미늄 또는 구리의 금속층과 티타늄, 몰리브덴, 텅스텐, 등의 고융점의 금속층을 적층하는 것에 의해 형성될 수 있다. 도전층들(405a 내지 405d)과 도전층들(406a 내지 406d)은 알루미늄 또는 구리의 금속층이 복수의 고융점의 금속층들 사이에 제공되는 구조를 가질 수 있다. 또한, 도전층들(405a 내지 405d)과 도전층들(406a 내지 406d)이 힐록들(hillocks) 또는 위스커들(whiskers)의 생성을 방지하는 원소(예를 들면, Si, Nd, 또는 Sc)가 첨가되는 알루미늄층을 이용하여 형성될 때, 내열성이 증가될 수 있다.
대안적으로, 도전층들(405a 내지 405d)과 도전층들(406a 내지 406d)이 도전성 금속 산화물을 함유하는 층을 이용하여 형성될 수 있다. 도전성 금속 산화물로서, 예를 들면, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐과 산화 주석의 합금(In2O3-SnO2, ITO로 줄임), 산화 인듐과 산화 아연의 합금(In2O3-ZnO), 또는 산화 실리콘을 함유하는 이러한 금속 산화물 재료가 이용될 수 있다.
또한, 다른 배선이 도전층들(405a 내지 405d)과 도전층들(406a 내지 406d)을 형성하기 위해 이용된 재료를 이용하여 형성될 수 있다.
절연층(427)으로서, 예를 들면, 하지층(447)으로 적용될 수 있는 층이 이용될 수 있다. 절연층(427)은 절연층(427)으로 적용될 수 있는 재료들의 층들을 적층하는 것에 의해 형성될 수 있다.
산화물 절연층(407a)과 산화물 절연층(407c)으로서, 산화물 절연층이 이용될 수 있고, 예를 들면, 산화 실리콘층 등이 이용될 수 있다. 산화물 절연층(407a)과 산화물 절연층(407c)으로 적용될 수 있는 재료들의 층들을 적층하는 것에 의해 산화물 절연층(407a)과 산화물 절연층(407c)이 형성될 수 있다.
보호 절연층들(409a 내지 409c)로서, 무기 절연층이 이용될 수 있고, 예를 들면, 질화 실리콘층, 질화 알루미늄층, 질화산화 실리콘층, 질화산화 알루미늄층, 등이 이용될 수 있다. 보호 절연층들(409a 내지 409c)로 적용될 수 있는 재료들의 층들을 적층하는 것에 의해 보호 절연층들(409a 내지 409c)이 형성될 수 있다.
본 실시형태의 트랜지스터로 인한 표면의 비평탄성을 감소시키기 위하여, 트랜지스터 위에(트랜지스터가 산화물 절연층 또는 보호 절연층을 포함하는 경우에, 그 사이에 산화물 절연층 또는 보호 절연층을 개재한 트랜지스터 위에) 평탄화 절연층이 제공될 수 있다. 평탄화 절연층으로서, 폴리이미드, 아크릴, 또는 벤조사이클로부텐과 같은 유기 재료의 층이 이용될 수 있다. 대안적으로, 저유전율 재료(또한 low-k 재료라고도 함)의 층이 평탄화 절연층으로 이용될 수 있다. 평탄화 절연층으로 적용될 수 있는 재료들의 층들을 적층하는 것에 의해 평탄화 절연층이 형성될 수 있다.
도 9a의 트랜지스터의 제작 방법의 예가 상기 실시형태의 입력 회로 또는 입출력 회로에 적용가능한, 산화물 반도체층을 포함하는 트랜지스터의 제작 방법의 예로써 도 10a 내지 도 10c와 도 11a 및 도 11b를 참조하여 설명된다. 도 10a 내지 도 10c와 도 11a 및 도 11b는 도 9a의 트랜지스터의 제작 방법의 예를 도시하는 개략적인 단면도들이다.
먼저, 기판(400a)이 준비되고, 제 1 도전막이 기판(400a) 위에 형성된다.
예를 들어, 유리 기판이 기판(400a)으로 이용된다.
제 1 도전막으로서, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 금속 재료, 또는 주요 구성성분으로서 금속 재료들 중 어느 것을 함유하는 합금 재료의 막이 이용될 수 있다. 제 1 도전막으로 적용될 수 있는 재료들의 층들을 적층하는 것에 의해 제 1 도전막이 형성될 수 있다.
다음, 제 1 포토리소그래피 공정이 수행된다: 제 1 레지스트 마스크가 제 1 도전막 위에 형성되고, 도전층(401a)을 형성하기 위해 제 1 도전막이 제 1 레지스트 마스크를 이용하여 선택적으로 에칭되고, 제 1 레지스트 마스크가 제거된다.
본 실시형태에서, 레지스트 마스크는 잉크젯 방법에 의해 형성될 수 있다. 잉크젯 방법에 의한 레지스트 마스크의 형성은 포토마스크를 필요로 하지 않으며; 따라서, 제조 비용이 감소될 수 있다.
포토리소그래피 공정에서 포토마스크들과 단계들의 수를 감소시키기 위하여, 다계조(multi-tone) 마스크의 이용으로 형성된 레지스트 마스크를 이용하여 에칭이 수행될 수 있다. 다계조 마스크는 광이 복수의 강도들을 갖도록 투과되는 마스크이다. 다계조 마스크의 이용으로 형성된 레지스트 마스크는 복수의 두께들을 갖고 또한 에칭에 의해 모양이 변화될 수 있으며; 따라서, 상이한 패턴들로 처리하기 위한 복수의 에칭 단계들에서 레지스트 마스크가 이용될 수 있다. 따라서, 적어도 둘 이상의 종류들의 상이한 패턴들에 대응하는 레지스트 마스크가 하나의 다계조 마스크로 형성될 수 있다. 그러므로, 노광 마스크들의 수가 감소될 수 있고 대응하는 포토리소그래피 공정들의 수가 또한 감소될 수 있으며, 따라서 제작 공정이 간단화될 수 있다.
다음, 절연층(402a)이 도전층(401a) 위에 형성된다.
예를 들어, 절연층(402a)이 고밀도 플라즈마 CVD 방법에 의해 형성될 수 있다. 예를 들어, 조밀하고 높은 내전압을 갖는 고품질의 절연층이 형성될 수 있기 때문에, 마이크로파들(예를 들면, 2.45 GHz의 주파수를 갖는 마이크로파들)을 이용하는 고밀도 플라즈마 CVD 방법이 바람직하다. 산화물 반도체층이 고밀도 플라즈마 CVD 방법에 의해 형성된 고품질 절연층과 접할 때, 계면 준위가 감소될 수 있고 계면 특성들이 양호해질 수 있다.
스퍼터링 방법 또는 플라즈마 CVD 방법과 같은 임의의 다른 방법이 절연층(402a)을 형성하기 위해 채용될 수 있다. 또한, 절연층(402a)의 형성 후에 열 처리가 수행될 수 있다. 열 처리는 절연층(402a)의 막의 품질과 절연층(402a)과 산화물 반도체 사이의 계면 특성들을 향상시킬 수 있다.
다음, 2nm 내지 200nm, 바람직하게는 5nm 내지 30nm의 두께를 갖는 산화물 반도체막(530)이 절연층(402a) 위에 형성된다. 예를 들어, 산화물 반도체막(530)이 스퍼터링 방법에 의해 형성될 수 있다.
산화물 반도체막(530)이 형성되기 전에, 절연층(402a)의 표면 상에 부착된 가루 물질들(또한 입자들 또는 먼지라고도 함)이 아르곤 가스가 도입되고 플라즈마가 생성되는 역 스퍼터링(reverse sputtering)에 의해 제거되는 것이 바람직하다는 것에 주의한다. 역 스퍼터링은 타겟 측으로의 전압의 인가 없이, 표면을 개질하기 위해 기판의 근처에서 플라즈마를 생성시키도록 아르곤 분위기에서 기판 측으로 전압을 인가하기 위해 RF 전원이 이용되는 방법을 말한다. 아르곤 분위기 대신, 질소 분위기, 헬륨 분위기, 산소 분위기, 등이 이용될 수 있다는 것에 주의한다.
예를 들어, 산화물 반도체막(530)은 산화물 반도체층(403a)으로 적용될 수 있는 산화물 반도체 재료를 이용하여 형성될 수 있다. 본 실시형태에서, 산화물 반도체막(530)이 예를 들면, In-Ga-Zn-O계 산화물 타겟을 이용하여 스퍼터링 방법에 의해 형성된다. 도 10a는 본 단계의 개략적인 단면도이다. 산화물 반도체막(530)이 희가스(전형적으로, 아르곤) 분위기, 산소 분위기, 또는 희가스와 산소의 혼합 분위기에서 스퍼터링 방법에 의해 형성될 수 있다.
스퍼터링 방법에 의해 산화물 반도체막(530)을 형성하기 위한 타겟으로서, 예를 들면, 다음 조성비: In2O3:Ga2O3:ZnO는 1:1:1[몰비]의 조성비를 갖는 산화물 타겟이 이용될 수 있다. 상기 타겟으로 제한하지 않고, 예를 들면, 다음 조성비: In2O3:Ga2O3:ZnO는 1:1:2[몰비]의 조성비를 갖는 산화물 타겟이 이용될 수 있다. 형성된 산화물 타겟의 총 부피에 대하여 공극(space) 등에 의해 점유된 영역을 제외한 부분의 부피의 비율(또한 충전율이라고도 함)은 90% 내지 100%이며, 바람직하게는 95% 내지 99.9%이다. 높은 충전율을 갖는 금속 산화물 타겟을 이용하여, 조밀한 산화물 반도체막이 형성된다.
수소, 물, 수산기, 및 수소화물과 같은 불순물들이 제거되는 고순도 가스가, 예를 들어, 산화물 반도체막(530)의 형성을 위한 스퍼터링 가스로서 이용되는 것이 바람직하다.
산화물 반도체막(530)의 형성 전에, 도전층(401a)이 형성되는 기판(400a) 또는 도전층(401a)과 절연층(402a)이 형성되는 기판(400a)이 스퍼터링 장치의 예열실에서 가열되어 기판(400a)으로 흡수된 수소와 습기와 같은 불순물들이 제거되는 것이 바람직하다. 예열실에서의 예열은 수소, 수산기, 및 습기가 절연층(402a)과 산화물 반도체막(530)으로 들어가는 것을 방지할 수 있다. 예열실에 제공된 배기 수단으로서 크라이오펌프가 바람직하다는 것에 주의한다. 예열 처리는 생략될 수 있다. 예열실에서의 예열 처리는 산화물 절연층(407a)의 형성 전의, 도전층(405a)과 도전층(406a)까지 형성된 기판(400a)에 유사하게 수행될 수 있다.
스퍼터링 방법에 의해 산화물 반도체막(530)이 형성될 때, 기판(400a)은 감소된 압력 하에서 유지된 성막실(deposition chamber)에 위치되고, 기판(400a)의 온도는 100℃ 내지 600℃, 바람직하게는 200℃ 내지 400℃으로 설정된다. 기판(400a)을 가열하는 것에 의해, 산화물 반도체막(530)에 함유된 불순물의 농도가 감소될 수 있다. 또한, 스퍼터링으로 인한 산화물 반도체막(530)의 손상이 감소된다. 이후, 수소와 습기가 제거된 스퍼터링 가스가, 남아 있는 습기가 제거되는 성막실로 도입되고, 산화물 반도체막(530)이 상기 타겟의 이용으로 절연층(402a) 위에 형성된다.
본 실시형태에서, 예를 들면, 흡착 진공 펌프가 스퍼터링이 수행되는 성막실에 남아 있는 습기를 제거하기 위한 수단으로서 이용될 수 있다는 것에 주의한다. 흡착 진공 펌프로서, 예를 들면, 크라이오펌프, 이온 펌프, 또는 티타늄 승화 펌프가 이용되는 것이 바람직하다. 크라이오펌프가 예로써 이용될 때, 수소 원자 또는/및 탄소 원자 중 하나 또는 모두를 포함하는 화합물, 등이 제거될 수 있으며, 따라서 성막실에서 형성된 막에 포함된 불순물의 농도가 감소될 수 있다. 또한, 본 실시형태에서, 콜드트랩이 제공된 터보 펌프가 스퍼터링이 수행되는 성막실에 남아 있는 습기를 제거하기 위한 수단으로서 이용될 수 있다.
성막 조건의 예는 다음과 같다: 기판과 타겟 사이의 거리는 100 mm, 압력은 0.6 Pa, 직류(DC) 전원은 0.5 kW, 및 분위기는 산소 분위기(산소의 유량비 100%). 펄스 직류 전원이 이용될 때, 성막시 생성된 가루 물질들이 감소될 수 있고 막의 두께가 균일해질 수 있다는 것에 주의한다.
다음, 제 2 포토리소그래피 공정이 수행된다: 제 2 레지스트 마스크가 산화물 반도체막(530) 위에 형성되고, 산화물 반도체막(530)을 섬형상 산화물 반도체층으로 가공하기 위해 제 2 레지스트 마스크의 이용으로 산화물 반도체막(530)이 선택적으로 에칭되고, 제 2 레지스트 마스크가 제거된다.
절연층(402a)에 콘택트 홀을 형성하는 경우에, 콘택트 홀은 산화물 반도체막(530)을 섬형상 산화물 반도체층으로 가공하는 시간에 형성될 수 있다.
예를 들어, 건식 에칭, 습식 에칭, 또는 건식 에칭과 습식 에칭 모두가 산화물 반도체막(530)을 에칭하는데 채용될 수 있다. 습식 에칭에 이용된 에천트로서, 예를 들면, 인산, 아세트산, 및 초산의 혼합 용액이 이용될 수 있다. 또한, ITO07N(Kanto Chemical Co., Inc.에 의해 제작된)이 이용될 수 있다.
다음, 산화물 반도체층에 열 처리가 수행된다. 열 처리를 통해 산화물 반도체층이 탈수화 또는 탈수소화될 수 있다. 열 처리의 온도는 400℃ 내지 750℃이거나 또는 400℃ 이상 기판의 변형점보다 낮다. 여기서, 기판이 열 처리 장치의 한 종류인 전기노(electric furnace)로 들어가고, 질소 분위기의 450℃에서 한 시간 동안 산화물 반도체층에 열 처리가 수행되어, 이후, 산화물 반도체층이 대기에 노출되지 않아서 산화물 반도체층으로의 물과 수소의 혼입이 방지되고; 따라서, 산화물 반도체층(403a)이 얻어진다(도 10b 참조).
열 처리 장치는 전기노로 제한되지 않으며, 저항 발열체와 같은 발열체로부터 열 복사 또는 열 전도에 의해 피처리물을 가열하는 장치를 포함할 수 있다는 것에 주의한다. 예를 들어, GRTA(gas rapid thermal anneal) 장치 또는 LRTA(lamp rapid thermal anneal) 장치와 같은 RTA(rapid thermal anneal) 장치가 이용될 수 있다. LRTA 장치는 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 방출된 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용한 열 처리를 위한 장치이다. 고온의 가스로서, 질소 또는 아르곤과 같은 희가스와 같은, 열 처리시 피처리물과 반응하지 않는 불활성 가스가 이용된다.
예를 들어, 열 처리로서, 기판이 650℃ 내지 700℃의 고온으로 가열된 불활성 가스로 이동되고, 몇분간 가열되며, 가열된 불활성 가스의 밖으로 이동되는 GRTA가 수행될 수 있다.
열 처리 장치의 열 처리에서, 물, 수소, 등이 질소 또는 헬륨, 네온, 또는 아르곤과 같은 희가스의 분위기에 함유되지 않는 것이 바람직하다는 것에 주의한다. 열 처리 장치로 도입되는 질소 또는 헬륨, 네온, 또는 아르곤과 같은 희가스의 순도는 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상으로 설정되는 것이 바람직하다. 즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하로 설정되는 것이 바람직하다.
또한, 산화물 반도체층이 열 처리 장치의 열 처리를 통해 가열된 후, 고순도 산소 가스, 고순도 N2O 가스, 또는 초건조 공기(-40℃ 이하, 바람직하게는 -60℃ 이하의 이슬점을 갖는)가 열 처리가 수행된 노로 도입될 수 있다. 물, 수소, 등이 산소 가스 또는 N2O 가스에 함유되지 않는 것이 바람직하다. 열 처리 장치로 도입되는 산소 가스 또는 N2O 가스의 순도는 바람직하게는 6N 이상, 더욱 바람직하게는 7N 이상이다. 즉, 산소 가스 또는 N2O 가스의 불순물들의 농도는 1ppm 이하로 설정되는 것이 바람직하며, 더욱 바람직하게는 0.1ppm 이하로 설정된다. 산소 가스 또는 N2O 가스의 반응에 의해, 탈수화 또는 탈수소화에 의한 불순물들의 제거 단계와 동시에 감소된 산소가 공급되고, 따라서 산화물 반도체층(403a)이 매우 고순도화될 수 있다.
열 처리 장치의 열 처리는 아직 섬형상 산화물 반도체층으로 가공되지 않은 산화물 반도체막(530)에 수행될 수 있다. 그러한 경우에, 열 처리 장치의 열 처리 후에 기판(400a)이 열 처리 장치로부터 꺼내지고, 이후 산화물 반도체막(530)이 섬형상 산화물 반도체층으로 가공된다.
열 처리 장치의 열 처리는 그것이 산화물 반도체층의 형성 후인 한, 상기 타이밍 대신 다음 타이밍들 중 임의의 타이밍에서 수행될 수 있다는 것에 주의한다:도전층(405a)과 도전층(406a)이 산화물 반도체층(403a) 위에 형성된 후; 그리고 산화물 절연층(407a)이 도전층(405a)과 도전층(406a) 위에 형성된 후.
절연층(402a)에 콘택트 홀을 형성하는 경우에, 콘택트 홀은 열 처리 장치에서의 열 처리가 산화물 반도체막(530)에 수행되기 전에 형성될 수 있다.
또한, 성막을 두번 수행하고 열 처리를 두번 수행하는 것에 의해, 산화물, 질화물, 또는 금속과 같은, 이용된 하지 부재의 재료에 상관없이, 큰 두께를 갖는 결정 영역(단결정 영역), 즉, 그의 c-축들이 막의 표면에 수직하게 배향되는 결정 영역을 갖도록 형성된 산화물 반도체막을 이용하여 산화물 반도체층이 형성될 수 있다. 예를 들어, 3 nm 내지 15 nm의 두께를 갖는 제 1 산화물 반도체막이 형성되고, 열 처리가 450℃ 내지 850℃, 바람직하게는 550℃ 내지 750℃의 온도의 질소, 산소, 희가스, 또는 건조 공기 분위기에서 수행되어, 표면을 포함하는 영역에 결정 영역(판형 결정을 포함)을 갖는 제 1 산화물 반도체막이 형성된다. 이후, 제 1 산화물 반도체막보다 더 큰 두께를 갖는 제 2 산화물 반도체막이 형성되고, 450℃ 내지 850℃, 바람직하게는 600℃ 내지 700℃의 온도에서 열 처리가 수행되어, 제 1 산화물 반도체막을 결정 성장의 시드(seed)로 이용하여 결정 성장이 제 1 산화물 반도체막으로부터 제 2 산화물 반도체막으로 윗방향으로 진행하고, 따라서 전체적인 제 2 산화물 반도체막이 결정화된다. 이러한 방식으로, 산화물 반도체층(403a)이 큰 두께를 갖는 결정 영역을 갖는 산화물 반도체막을 이용하여 형성될 수 있다.
다음, 제 2 도전막이 절연층(402a)과 산화물 반도체층(403a) 위에 형성된다.
제 2 도전막으로서, 예를 들면, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐과 같은 금속 재료, 또는 주요 구성성분으로서 금속 재료들 중 어느 것을 함유하는 합금 재료의 막이 이용될 수 있다. 제 2 도전막으로 적용될 수 있는 재료들의 막들을 적층하는 것에 의해 제 2 도전막이 형성될 수 있다.
다음, 제 3 포토리소그래피 공정이 수행된다: 제 3 레지스트 마스크가 제 2 도전막 위에 형성되고, 도전층(405a)과 도전층(406a)을 형성하기 위해 제 3 레지스트 마스크를 이용하여 제 2 도전막이 선택적으로 에칭되고, 제 3 레지스트 마스크가 제거된다(도 10c 참조).
또한, 도전층(405a)과 도전층(406a)의 형성시 제 2 도전막을 이용하여 다른 배선이 형성될 수 있다.
제 3 레지스트 마스크의 형성시 노광이 수행될 때, 자외선 광, KrF 레이저 빔, 또는 ArF 레이저 빔이 이용되는 것이 바람직하다. 나중에 완성되는 트랜지스터의 채널 길이(L)는 산화물 반도체층(403a) 위에서 서로 인접한 도전층(405a)과 도전층(406a)의 하부 에지들 사이의 거리에 의해 결정된다. 제 3 레지스트 마스크의 형성시, 25 nm 미만의 채널 길이(L)에 대하여 노광이 수행되는 경우에, 노광은 몇 나노미터 내지 몇십 나노미터의 극히 짧은 파장을 갖는 초자외선광을 이용하여 수행될 수 있다. 초자외선광으로의 노광은 고해상도와 큰 초점심도(depth of focus)를 갖는다. 따라서, 나중에 완성되는 트랜지스터의 채널 길이(L)가 10 nm 내지 1000 nm가 될 수 있고 노광을 통해 형성된 이러한 트랜지스터의 이용은 회로의 더 높은 속도의 동작을 가능하게 한다. 또한, 트랜지스터의 오프 상태 전류가 상당히 낮아지며; 따라서, 전력 소비가 감소될 수 있다.
제 2 도전막을 에칭하는 경우에, 산화물 반도체층(403a)이 에칭에 의해 분할되는 것을 방지하기 위하여 에칭 조건들이 최적화되는 것이 바람직하다. 그러나, 단지 제 2 도전막만 에칭될 수 있고 산화물 반도체층(403a)은 에칭되지 않는 조건들을 설정하는 것은 어렵다. 일부 경우들에서, 제 2 도전막이 에칭될 때 산화물 반도체층(403a)의 일부만이 홈부(오목부)를 갖는 산화물 반도체층(403a)이 되도록 에칭된다.
본 실시형태에서, 티타늄막이 제 2 도전막으로 이용되고 In-Ga-Zn-O계 산화물 반도체가 산화물 반도체층(403a)으로 이용되기 때문에, 암모니아과수(암모니아, 물, 및 과산화수소수의 혼합물)가 에천트로 이용된다.
다음, 산화물 절연층(407a)이 산화물 반도체층(403a), 도전층(405a), 및 도전층(406a) 위에 형성된다. 그때, 산화물 절연층(407a)이 산화물 반도체층(403a)의 상면의 일부와 접촉한다.
스퍼터링 방법과 같은, 물과 수소와 같은 불순물들이 산화물 절연층(407a)으로 들어가지 않는 방법을 적절하게 이용하여 적어도 1nm의 두께로 산화물 절연층(407a)이 형성될 수 있다. 수소가 절연층(407a)에 함유될 때, 수소의 산화물 반도체층으로의 혼입, 또는 수소에 의한 산화물 반도체층에서의 산소의 추출이 발생할 수 있으며, 따라서 산화물 반도체층의 백채널(backchannel)이 더 낮은 저항을 갖게 될 수 있고(n-형이 될 수 있고), 따라서 기생 채널이 형성될 수 있다. 그러므로, 가능한 한 적은 수소를 함유하는 절연층(407a)을 형성하기 위하여 수소가 이용되지 않는 방법이 채용되는 것이 중요하다.
본 실시형태에서, 스퍼터링 방법에 의해 산화물 절연층(407a)으로서 산화 실리콘막이 200 nm의 두께로 형성된다. 성막시 기판의 온도는 실온 이상 300℃ 이하일 수 있으며, 본 실시형태에서는 100℃이다. 산화 실리콘막이 희가스(전형적으로, 아르곤) 분위기, 산소 분위기, 또는 희가스와 산소를 함유하는 혼합 분위기에서 스퍼터링 방법에 의해 형성될 수 있다.
타겟으로서, 산화 실리콘 타겟 또는 실리콘 타겟이 이용될 수 있다. 또한, 산화 실리콘 타겟, 실리콘 타겟, 등이 산화물 절연층(407a)을 형성하는 타겟으로 이용될 수 있다. 예를 들어, 산화 실리콘막이 산소를 함유하는 분위기에서 스퍼터링 방법에 의해 실리콘 타겟을 이용하여 형성될 수 있다.
수소, 물, 수산기, 및 수소화물과 같은 불순물들이 제거되는 고순도 가스가 산화물 절연층(407a)의 형성을 위한 스퍼터링 가스로 이용되는 것이 바람직하다.
산화물 절연층(407a)의 형성 전에, 산화물 반도체층(403a)의 노출된 표면으로 흡수된 물 등을 제거하기 위하여 N2O, N2, 또는 Ar과 같은 가스의 이용으로 플라즈마 처리가 수행될 수 있다. 플라즈마 처리가 수행되는 경우에, 대기에 노출되지 않고 산화물 반도체층(403a)의 상면의 일부와 접하는 산화물 절연층(407a)이 형성되는 것이 바람직하다.
또한, 제 2 열 처리가 불활성 가스 분위기 또는 산소 가스 분위기에서 (바람직하게는 200℃ 내지 400℃, 예를 들면, 250℃ 내지 350℃의 온도에서) 수행될 수 있다. 예를 들어, 제 2 열 처리가 250℃의 질소 분위기에서 한 시간동안 수행된다. 제 2 열 처리는 산화물 반도체층(403a)의 상면의 일부가 산화물 절연층(407a)과 접하는 동안 수행된다.
상기 단계들을 통하여, 수소, 습기, 수산기, 및 수소화물(또한 수소 화합물이라고도 함)과 같은 불순물들이 산화물 반도체층으로부터 의도적으로 제거된다. 부가적으로, 산소가 공급될 수 있다. 따라서, 산화물 반도체층이 매우 고순도화된다.
상기 단계들을 통하여, 트랜지스터가 형성된다(도 11a 참조).
많은 결점들을 갖는 산화 실리콘층이 산화물 절연층(407a)으로 이용될 때, 산화 실리콘층의 형성 후에 수행된 열 처리는 산화물 반도체층(403a)에 함유된 수소, 습기, 수산기, 또는 수소화물과 같은 불순물을 산화물 절연층(407a)으로 확산시키는 효과를 가지며 따라서 산화물 반도체층(403a)에 함유된 불순물이 더욱 감소될 수 있다.
보호 절연층(409a)이 산화물 절연층(407a) 위에 형성될 수 있다. 예를 들어, 질화 실리콘막이 RF 스퍼터링 방법에 의해 형성된다. RF 스퍼터링 방법으로 고 생산성이 성취될 수 있기 때문에, 보호 절연층(409a)의 형성 방법으로 RF 스퍼터링 방법이 채용되는 것이 바람직하다. 본 실시형태에서, 질화 실리콘막이 보호 절연층(409a)으로서 형성된다(도 11b 참조).
본 실시형태에서, 보호 절연층(409a)으로서, 산화물 절연층(407a)까지 형성된 기판(400a)을 100℃ 내지 400℃의 온도로 가열하고, 수소와 습기가 제거되는 고순도 질소를 함유하는 스퍼터링 가스를 도입하는 것에 의해, 실리콘 반도체의 타겟의 이용으로 질화 실리콘막이 형성된다. 그러한 경우에, 산화물 절연층(407a)과 유사하게, 처리실에 남아 있는 습기가 제거되는 동안 보호 절연층(409a)이 형성되는 것이 바람직하다.
보호 절연층(409a)의 형성 후에, 대기중에서 100℃ 내지 200℃의 온도에서 한시간 내지 30시간 동안 열 처리가 또한 수행될 수 있다. 이러한 열 처리는 일정한 가열 온도에서 수행될 수 있다. 대안적으로, 가열 온도의 다음 변화가 복수회 반복적으로 수행될 수 있다: 가열 온도가 실온에서 100℃ 내지 200℃의 온도로 증가되고 이후 실온으로 감소된다. 이상이 도 9a의 트랜지스터를 제작하는 방법의 예이다.
도 9a의 트랜지스터의 제작 방법의 예가 설명되었으나, 본 발명은 이러한 예로 제한되지 않는다. 예를 들어, 도 9a의 구성성분들과 동일한 명칭들을 갖고 그의 기능이 적어도 부분적으로 도 9a의 구성성분들과 동일한 도 9b 내지 도 9d의 구성성분들에 대하여, 도 9a의 트랜지스터의 제작 방법의 예의 설명이 적절하게 참조될 수 있다.
상술된 바와 같이, 상기 실시형태의 입력 회로 또는 입출력 회로에 적용가능한 산화물 반도체층을 포함하는 트랜지스터는 채널 형성층으로서 산화물 반도체층을 포함하는 트랜지스터이다. 트랜지스터로 이용된 산화물 반도체층은 열 처리에 의해 i-형 또는 실질적으로 i-형이 되도록 매우 고순도화된다.
매우 고순도화된 산화물 반도체층은 극히 적은 캐리어들(0에 가까운)을 포함한다. 산화물 반도체층의 캐리어 농도는 1 × 1014 /cm3 미만, 바람직하게는 1 × 1012 /cm3 미만, 더욱 바람직하게는 1 × 1011 /cm3 미만이다. 따라서, 채널 폭의 마이크로미터 당 오프 상태 전류는 10 aA(1 × 10-17 A) 이하, 바람직하게는 1 aA(1 × 10-18 A) 이하, 더욱 바람직하게는 10 zA(1 × 10-20 A) 이하, 보다 더욱 바람직하게는 1 zA(1 × 10-21 A) 이하일 수 있다.
예를 들어, 트랜지스터가 상기 실시형태의 입출력 장치의 표시 회로에 이용될 때, 정지 화상를 표시할 때의 화상 데이터에 기초한 화상이 유지되는 기간이 더 길게 될 수 있고, 따라서 입출력 장치의 전력 소비가 감소될 수 있다.
또한, 예를 들어, 트랜지스터를 이용하는 것에 의해, 선택 신호 출력 회로, 리셋 신호 출력 회로, 및 광검출 회로가 동일한 공정으로 형성될 수 있고; 따라서, 입출력 장치의 제조 비용이 감소될 수 있다.
또한, 예를 들어, 트랜지스터를 이용하는 것에 의해, 주사 신호 출력 회로, 화상 신호 출력 회로, 선택 신호 출력 회로, 리셋 신호 출력 회로, 표시 회로, 및 광검출 회로가 동일한 공정으로 형성될 수 있고; 따라서, 입출력 장치의 제조 비용이 감소될 수 있다.
(실시형태 8)
본 실시형태에서, 상기 실시형태의 입출력 장치가 각각 제공된 전자기기들이 설명된다.
본 실시형태의 전자기기들의 구성 예들이 도 12a 내지 도 12f를 참조하여 설명된다. 도 12a 내지 도 12f는 본 실시형태의 전자기기들의 구성 예들을 도시한다.
도 12a의 전자기기는 휴대형 정보 통신 단말(personal digital assistant)이다. 도 12a의 휴대형 정보 통신 단말은 적어도 입출력부(1001)를 갖는다. 도 12a의 휴대형 정보 통신 단말은 예를 들어, 입출력부(1001)에 조작부(1002)가 제공될 때 휴대 전화로 이용될 수 있다. 입출력부(1001)에 조작부(1002)가 반드시 제공될 필요는 없고, 도 12a의 휴대형 정보 통신 단말에는 조작 버튼이 부가적으로 제공될 수 있다. 또한, 도 12a의 휴대형 정보 통신 단말은 스크래치 패드(scratch pad) 또는 핸디 스캐너(handy scanner)로서 사용될 수 있다.
도 12b의 전자기기는 자동차의 네비게이션 시스템과 같은 정보 가이드 단말이다. 도 12b의 정보 가이드 단말은 적어도 입출력부(1101)를 가지며, 또한 조작 버튼들(1102), 외부 입력 단자(1103), 등을 가질 수 있다. 상기 실시형태의 입출력 장치가 입출력부(1101)에 제공될 때, 데이터가 광의 이용으로 입출력부(1101)로 입력될 수 있다. 예를 들어, 입출력부(1101) 상에서 손가락 등에 의해 만들어진 그림자가 입출력부(1101)의 그림자 영역에 입사하는 광의 조도를 변화시킨다. 변화를 검출하는 것에 의해, 데이터가 입출력 장치로 입력될 수 있다.
도 12c의 전자기기는 랩탑 개인용 컴퓨터이다. 도 12c의 랩탑 개인용 컴퓨터는 하우징(1201), 입출력부(1202), 스피커(1203), LED 램프(1204), 포인팅 장치(1205), 접속 단자(1206), 및 키보드(1207)를 갖는다. 도 12c의 랩탑 컴퓨터는 하우징(1201), 표시부(1202), 스피커(1203), LED 램프(1204), 포인팅 장치(1205), 접속 단자(1206), 및 키보드(1207)를 갖는다. 상기 실시형태의 입출력 장치가 입출력부(1202)에 제공된다. 상기 실시형태의 입출력 장치가 입출력부(1202)에 제공될 때, 텍스트가 입출력부(1202) 상에 직접 기록되는 방식으로 입력 동작이 수행될 수 있다. 또한, 상기 실시형태의 입출력 장치가 입출력부(1202)에 제공될 때, 키보드(1207)를 대체하는 입력부가 입출력부(1202)에 제공될 수 있다.
도 12d에 도시된 전자기기는 휴대용 게임기이다. 도 12d의 휴대용 게임기는 입출력부(1301), 입출력부(1302), 스피커(1303), 접속 단자(1304), LED 램프(1305), 마이크로폰(1306), 기록 매체 판독부(1307), 조작 버튼들(1308), 및 센서(1309)를 갖는다. 상기 실시형태의 입출력 장치가 입출력부(1301) 및/또는 입출력부(1302) 모두 또는 둘 중 하나에 제공된다. 상기 실시형태의 입출력 장치가 입출력부(1301)에 제공될 때, 데이터가 광의 이용으로 입출력부(1301)로 입력될 수 있다.
도 12e의 전자기기는 전자서적(e-book reader)이다. 도 12e의 전자서적은 적어도 하우징(1401), 하우징(1403), 입출력부(1405), 입출력부(1407), 및 힌지(1411)를 갖는다.
하우징들(1401 및 1403)이 힌지(1411)에 의해 접속되어 도 12e의 전자서적이 힌지(1411)를 따라 개폐될 수 있다. 이러한 구성으로, 전자서적은 페이퍼 북과 같이 조작될 수 있다. 입출력부(1405)와 입출력부(1407)는 하우징(1401)과 하우징(1403)에 각각 내장된다. 입출력부(1405)와 입출력부(1407)는 상이한 화상들을 표시할 수 있다. 예를 들어, 하나의 화상이 입출력부들 모두를 가로질러 표시될 수 있다. 상이한 화상들이 입출력부(1405)와 입출력부(1407) 상에 표시되는 경우에, 예를 들어, 텍스트가 우측의 입출력부(도 12e의 입출력부(1405)) 상에 표시될 수 있고 그래픽들이 좌측의 입출력부(도 12e의 입출력부(1407)) 상에 표시될 수 있다.
도 12e의 전자서적에서, 하우징(1401) 또는 하우징(1403)에 조작부 등이 제공될 수 있다. 예를 들어, 도 12e의 전자서적은 전원 스위치(1421), 조작 키들(1423), 및 스피커(1425)를 가질 수 있다. 도 12e의 전자서적의 경우에, 복수의 페이지들을 갖는 화상의 페이지들이 조작 키들(1423)로 넘겨질 수 있다. 또한, 도 12e의 전자서적에서, 키보드, 포인팅 장치, 등이 입출력부(1405) 또는/및 입출력부(1407) 중 하나 또는 모두에 제공될 수 있다. 또한, 외부 접속 단자(이어폰 단자, USB 단자, AC 어댑터 및 USB 케이블과 같은 다양한 케이블들에 접속가능한 단자, 등), 기록 매체 삽입부, 등이 도 12e의 하우징(1401) 및 하우징(1403)의 후면 또는 측면 상에 제공될 수 있다. 또한, 도 12e의 전자서적은 전자 사전의 기능을 가질 수 있다.
또한, 상기 실시형태의 입출력 장치가 입출력부(1405) 및/또는 입출력부(1407) 모두에 또는 그 중 하나에 제공될 수 있다. 상기 실시형태의 입출력 장치가 입출력부(1405) 및/또는 입출력부(1407) 모두 또는 그 중 하나에 제공될 때, 데이터가 광의 이용으로 입출력부(1405) 및/또는 입출력부(1407) 모두 또는 그 중 하나로 입력될 수 있다.
도 12e의 전자서적은 무선으로 데이터를 송신하고 수신할 수 있다. 이러한 구성으로, 원하는 서적 데이터 등이 전자 서적 서버로부터 구매되거나 다운로드될 수 있다.
도 12f의 전자기기는 디스플레이다. 도 12f의 디스플레이는 하우징(1501), 입출력부(1502), 스피커(1503), LED 램프(1504), 조작 버튼들(1505), 접속 단자(1506), 센서(1507), 마이크로폰(1508), 및 지지대(1509)를 갖는다. 상기 실시형태의 입출력 장치가 입출력부(1502)에 제공될 수 있다. 상기 실시형태의 입출력 장치가 입출력부(1502)에 제공될 때, 데이터가 광의 이용으로 입출력부(1502)로 입력될 수 있다.
본 실시형태의 전자기기는 태양 전지 셀을 포함하는 전원 회로, 태양 전지 셀로부터 출력된 전압을 충전하기 위한 축전 장치, 및 축전 장치에 충전된 전압을 회로들에 필요한 전압들로 변환하기 위한 DC 변환 회로를 가질 수 있다. 이러한 구성으로, 상기 실시형태의 입출력 장치의 전력 소비가 낮기 때문에 외부 전원이 필요하지 않고, 따라서 외부 전원이 없는 장소에서도 긴 시간 기간 동안 전자기기가 이용될 수 있다.
상기 실시형태에서 설명된 입출력 장치를 전자기기의 입출력부에 적용하는 것에 의해, 저전력 소비의 전자기기가 제공될 수 있다.
본 출원은 그의 전체적인 내용물들이 본 명세서에 참조로 포함되는 2010년 3월 12일 일본 특허청에 제출된 일본 특허 출원 일련 번호 2010-056728에 기초한다.
10:순차 회로, 20:순차 회로, 31:트랜지스터, 32:트랜지스터, 33:트랜지스터, 34:트랜지스터, 35:트랜지스터, 36:트랜지스터, 37:트랜지스터, 38:트랜지스터, 39:트랜지스터, 40:트랜지스터, 41:트랜지스터, 51:클록드 인버터, 52:인버터, 53:클록드 인버터, 54a:트랜지스터, 54b:트랜지스터, 54c:트랜지스터, 54d:트랜지스터, 101:선택 신호 출력 회로, 102:리셋 신호 출력 회로, 103:광검출부, 103p:광검출 회로, 104:판독 회로, 121:광전 변환 소자, 121a:광전 변환 소자, 121b:광전 변환 소자, 121c:광전 변환 소자, 122a:트랜지스터, 122b:트랜지스터, 122c:트랜지스터, 123a:트랜지스터, 123b:트랜지스터, 123c:트랜지스터, 124:트랜지스터, 125:트랜지스터, 126:용량소자, 201:주사 신호 출력 회로, 202:화상 신호 출력 회로, 203:선택 신호 출력 회로, 204:리셋 신호 출력 회로, 205:화소부, 205k:표시 회로, 205p:광검출 회로, 206:판독 회로, 241:트랜지스터, 242:액정 소자, 243:용량소자, 400a:기판, 400b:기판, 400c:기판, 400d:기판, 401a:도전층, 401b:도전층, 401c:도전층, 401d:도전층, 402a:절연층, 402b:절연층, 402c:절연층, 402d:절연층, 403a:산화물 반도체층, 403b:산화물 반도체층, 403c:산화물 반도체층, 403d:산화물 반도체층, 405a:도전층, 405b:도전층, 405c:도전층, 405d:도전층, 406a:도전층, 406b:도전층, 406c:도전층, 406d:도전층, 407a:산화물 절연층, 407c:산화물 절연층, 409a:보호 절연층, 409b:보호 절연층, 409c:보호 절연층, 427:절연층, 447:절연층, 530:산화물 반도체막, 1001:입출력부, 1002:조작부, 1101:입출력부, 1102:조작 버튼, 1103:외부 입력 단자, 1201:하우징, 1202:입출력부, 1203:스피커, 1204:LED 램프, 1205:포인팅 장치, 1206:접속 단자, 1207:키보드, 1301:입출력부, 1302:입출력부, 1303:스피커, 1304:접속 단자, 1305:LED 램프, 1306:마이크로폰, 1307:기록 매체 판독부, 1308:조작 버튼, 1309:센서, 1401:하우징, 1403:하우징, 1405:입출력부, 1407:입출력부, 1411:힌지, 1421:전원 스위치, 1423:조작 키, 1425:스피커, 1501:하우징, 1502:입출력부, 1503:스피커, 1504:LED 램프, 1505:조작 버튼, 1506:접속 단자, 1507:센서, 1508:마이크로폰, 1509:지지대.
Claims (9)
- 삭제
- 삭제
- 선택 신호 출력 회로, 리셋 신호 출력 회로, 및 광검출 회로를 포함하는 입력 회로를 구동하는 방법에 있어서,
상기 선택 신호 출력 회로는 제 1 시작 신호, 제 1 클록 신호, 및 전원 전압이 입력되는 제 1 시프트 레지스터를 포함하며, 상기 제 1 시프트 레지스터가 신호를 출력할 때 선택 신호를 출력하고,
상기 리셋 신호 출력 회로는 제 2 시작 신호, 제 2 클록 신호, 및 전원 전압이 입력되는 제 2 시프트 레지스터를 포함하며, 상기 제 2 시프트 레지스터가 신호를 출력할 때 리셋 신호를 출력하고,
상기 광검출 회로에 상기 리셋 신호와 상기 선택 신호가 공급되고,
상기 방법은:
제 1 기간에, 상기 제 2 시작 신호, 상기 제 2 클록 신호, 및 상기 전원 전압을 상기 제 2 시프트 레지스터로 출력하고, 상기 제 1 시작 신호, 상기 제 1 클록 신호, 및 상기 전원 전압을 상기 제 1 시프트 레지스터로 출력하는 단계와;
제 2 기간에, 상기 제 2 시프트 레지스터로의 상기 제 2 시작 신호, 상기 제 2 클록 신호, 및 상기 전원 전압의 출력을 이 순서로 정지하고, 상기 제 1 시프트 레지스터로의 상기 제 1 시작 신호, 상기 제 1 클록 신호, 및 상기 전원 전압의 출력을 이 순서로 정지하는 단계를 포함하는, 입력 회로를 구동하는 방법. - 삭제
- 삭제
- 표시 회로, 선택 신호 출력 회로, 리셋 신호 출력 회로, 및 광검출 회로를 포함하는 입출력 장치를 구동하는 방법에 있어서,
상기 표시 회로에 주사 신호가 공급되고 상기 주사 신호에 따라 화상 신호가 공급되어 상기 화상 신호에 따른 표시 상태가 되고,
상기 선택 신호 출력 회로는 제 1 시작 신호, 제 1 클록 신호, 및 전원 전압이 입력되는 제 1 시프트 레지스터를 포함하며, 상기 제 1 시프트 레지스터가 신호를 출력할 때 선택 신호를 출력하고,
상기 리셋 신호 출력 회로는 제 2 시작 신호, 제 2 클록 신호, 및 전원 전압이 입력되는 제 2 시프트 레지스터를 포함하며, 상기 제 2 시프트 레지스터가 신호를 출력할 때 리셋 신호를 출력하고,
상기 광검출 회로에 상기 리셋 신호와 상기 선택 신호가 공급되어, 판독 동작을 수행하고,
상기 판독 동작에서, 상기 방법은:
제 1 기간에, 상기 제 2 시작 신호, 상기 제 2 클록 신호, 및 상기 전원 전압을 상기 제 2 시프트 레지스터로 출력하고, 상기 제 1 시작 신호, 상기 제 1 클록 신호, 및 상기 전원 전압을 상기 제 1 시프트 레지스터로 출력하는 단계와;
제 2 기간에, 상기 제 2 시프트 레지스터로의 상기 제 2 시작 신호, 상기 제 2 클록 신호, 및 상기 전원 전압의 출력을 이 순서로 정지하고, 상기 제 1 시프트 레지스터로의 상기 제 1 시작 신호, 상기 제 1 클록 신호, 및 상기 전원 전압의 출력을 이 순서로 정지하는 단계를 포함하는, 입출력 장치를 구동하는 방법. - 삭제
- 제 3 항에 있어서,
상기 제 1 클록 신호의 출력을 재개한 후 상기 제 1 시작 신호의 출력을 재개하는 단계, 및 상기 전원 전압의 출력을 재개한 후 상기 제 1 클록 신호의 출력을 재개하는 단계를 더 포함하는, 입력 회로를 구동하는 방법. - 제 6 항에 있어서,
상기 제 1 클록 신호의 출력을 재개한 후 상기 제 1 시작 신호의 출력을 재개하는 단계, 및 상기 전원 전압의 출력을 재개한 후 상기 제 1 클록 신호의 출력을 재개하는 단계를 더 포함하는, 입출력 장치를 구동하는 방법.
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