JP3385301B2 - データ信号線駆動回路および画像表示装置 - Google Patents

データ信号線駆動回路および画像表示装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、クロック信号に同
期してパルス信号を転送するシフトレジスタ回路を有す
るデータ信号線駆動回路および画像表示装置に関するも
のである。
【０００２】
【従来の技術】従来より、画像表示装置である液晶表示
装置として、例えばアクティブ・マトリクス駆動方式の
ものが知られている。このような駆動方式の液晶表示装
置は、本発明の説明に使用する図１１に示すように、画
素アレイ２１と、データ信号線駆動回路２２と、走査信
号線駆動回路２３とからなっている。
【０００３】画素アレイ２１には、互いに交差する多数
の走査信号線ＧＬと多数のデータ信号線ＳＬとが配され
ており、隣接する２本の走査信号線ＧＬと隣接する２本
のデータ信号線ＳＬとで包囲された部分に、画素２４が
マトリクス状に配置されている。
【０００４】画素２４は、例えば本発明の説明に使用す
る図１２に示すように、スイッチング素子としての電界
効果トランジスタ２５と、液晶容量２６と、補助容量２
７とによって構成されている。よって、画素２４では、
走査信号線ＧＬに供給される信号のタイミングによっ
て、電界効果トランジスタ２５がＯＮ・ＯＦＦされると
共に、データ信号線ＳＬに供給される信号によって、液
晶容量２６および補助容量２７に電圧が印加されること
で、液晶の透過率等が変化され、表示が行われる。
【０００５】ところで、従来のアクティブ・マトリクス
型液晶表示装置は、画素トランジスタの基板材料として
透明基板上に形成された非晶質シリコン薄膜が用いら
れ、データ信号線駆動回路や走査信号線駆動回路はそれ
ぞれ外付けＩＣで構成されるのが一般であった。
【０００６】これに対して、近年、大画面化に伴う画素
トランジスタの駆動力向上や、駆動ＩＣの実装コストの
低減、或いは、実装における信頼性等の要求から、多結
晶シリコン薄膜を用いて、モノリシックに画素アレイと
各駆動回路とを形成することが提案されている。更に、
より大画面化および低コスト化を図るために、ガラスの
歪み点（約６００℃）以下のプロセス温度で、各素子を
ガラス基板上の多結晶シリコン薄膜で形成されることも
提案されている。
【０００７】このようなモノリシック構造の液晶表示装
置として、例えば本発明の説明に使用する図１３に示す
ように、絶縁基板５１上に、画素アレイ２１とデータ信
号線駆動回路２２および走査信号線駆動回路２３とを形
成したものがある。
【０００８】ところで、上記データ信号線駆動回路２２
の駆動方式には、映像信号をデータ信号線ＳＬに書き込
む方式の違いから、点順次駆動方式と線順次駆動方式と
がある。
【０００９】点順次駆動方式のデータ信号線駆動回路２
２は、例えば図１５に示すように、直列接続された複数
のラッチ回路ＬＴｉ（ｉ＝１，２，…，ｍ）と、各ラッ
チ回路ＬＴｉの出力端子に接続されたバッファ回路ＢＦ
ｉ（ｉ＝１，２，…，ｍ）と、映像信号線からのデータ
信号ＤＡＴをサンプリングするアナログスイッチＡＳｉ
（ｉ＝１，２，…，ｍ）とからなっている。
【００１０】上記構成のデータ信号線駆動回路２２で
は、映像信号線に入力された映像信号であるデータ信号
ＤＡＴを、クロック信号ＣＫおよびスタート信号ＳＰに
同期してラッチ回路ＬＴｉからバッファ回路ＢＦｉを介
して出力されるパルス信号に同期させてアナログスイッ
チＡＳｉを開閉することにより、映像信号線から供給さ
れるデータ信号ＤＡＴをサンプリングし、このデータ信
号ＤＡＴをデータ信号線ＳＬｉ（ｉ＝１，２，…，ｍ）
に書き込むようになっている。
【００１１】また、走査信号線駆動回路２３は、例えば
図１６に示すように、ラッチ回路ＬＴｊ（ｊ＝１，２，
…，ｎ）の出力端子にバッファ回路ＢＦｊ（ｊ＝１，
２，…，ｎ）が接続され、バッファ回路ＢＦｊの出力端
子には論理回路ＬＧｊが接続され、さらに、論理回路Ｌ
Ｇｊの出力端子にはバッファ回路ＢＦｊが接続された構
成となっている。
【００１２】上記論理回路ＬＧｊには、パルス信号線か
らパルス信号ＧＰＳと、バッファ回路ＢＦｊを介してラ
ッチ回路ＬＴｊから出力されたパルス信号とが入力さ
れ、これらの２つの信号を論理演算するようになってい
る。そして、演算結果をデータ信号線駆動回路２２から
のデータ信号ＤＡＴをサンプリングするか否かの制御信
号として走査信号線ＧＬｊ（ｊ＝１，２，…，ｎ）に出
力するようになっている。
【００１３】以上のように、データ信号線駆動回路２２
および走査信号線駆動回路２３においては、何れもクロ
ック信号に同期してパルス信号を順次転送する走査回路
が使用されている。この走査回路には、シフトレジスタ
やデコーダ等が用いられているが、入力端子数が少ない
ことや回路規模（構成トランジスタ数）が小さいことか
ら、シフトレジスタが用いられることが多い。
【００１４】上記シフトレジスタとしては、例えば本発
明の説明に使用する図３に示すように、２個のクロック
ドインバータと、１個のインバータとからなるものがあ
る。上記の２個のクロックドインバータは、互いに逆位
相となるクロック信号が入力されている。
【００１５】ところで、前述の各駆動回路に用いられる
走査回路では、通常、１つのパルス信号が走査されてい
るだけなので、パルス信号の転送に伴う消費電力はそれ
ほど大きくない。
【００１６】しかしながら、走査回路を構成するシフト
レジスタの段数が非常に多い画像表示装置の場合、例え
ば、ＶＧＡ（video graphics array）パネルを使用した
画像表示装置の場合では、データ信号線駆動回路におい
て６４０段必要であり、走査信号線駆動回路においては
４８０段必要である。更に、ＸＧＡ（extended videogr
aphics array ）パネルを使用した画像表示装置の場合
では、データ信号線駆動回路において１０２４段必要で
あり、走査信号線駆動回路においては７６８段必要であ
る。
【００１７】したがって、上記のようなＶＧＡパネルや
ＸＧＡパネルを駆動する駆動回路に走査回路が使用され
る場合には、シフトレジスタにおける各クロックドイン
バータのクロック信号線からの入力容量の総和は非常に
大きくなり、消費電力の大半を占めることになる。
【００１８】特に、前述のように、多結晶シリコン薄膜
トランジスタで走査回路を構成した場合、同一素子サイ
ズでは、上記のトランジスタの性能（キャリア移動度、
閾値電圧、素子耐圧等）が単結晶シリコン基板上のトラ
ンジスタに比べて劣るため、同等の性能を発揮させるた
めには、単結晶シリコン基板上のトランジスタよりも素
子サイズ（チャネル長、チャネル幅）を大きくし、且つ
高い駆動電圧を供給する必要がある。このため、クロッ
ク信号線で消費される電力は、大幅に増加することにな
る。
【００１９】そこで、上記点順次駆動方式の液晶表示装
置として、図１７に示すように、データ信号線駆動回路
のシフトレジスタ回路が複数のブロックに分割され、一
定の時間毎に順次１つのブロックを選択して、その選択
したブロック内のラッチ回路にのみクロック信号ＣＬＫ
を供給する構成が、例えば特公昭６３−５０７１７号公
報に開示されている。
【００２０】上記公報の構成では、各ブロックの間での
パルス信号の転送を正常に行うための方策が施されてい
れば、クロック信号線での消費電力を削減するという点
で効果があると考えられる。これは、パルス信号が転送
されている近傍のラッチ回路を含むブロックにのみ選択
的にクロック信号が供給されるので、同時にクロック信
号が入力されるラッチ回路の個数が削減され、クロック
信号線（シフトレジスタの各ブロック内部に入力接続さ
れている内部クロック信号線）の寄生容量（シフトレジ
スタの入力ゲート容量や配線容量等）を駆動するのに消
費される電力が大幅に削減される為である。
【００２１】
【発明が解決しようとする課題】ところが、上記公報に
開示されている構成では、映像信号とクロック信号との
タイミングがずれる虞がある。
【００２２】つまり、上記構成のデータ信号線駆動回路
では、シフトレジスタ回路が一定数のラッチ回路からな
る複数のブロックに分割され、一定の時間毎に順次１つ
のブロックを選択してそのブロックにのみクロック信号
が供給されるものである。このため、外部から入力され
るクロック信号線の負荷は小さくなり、最初のブロック
（信号入力部に近いブロック）と最後のブロック（信号
入力部から遠いブロック）との間でクロック信号線の遅
延が殆ど見られない。
【００２３】これに対して、映像信号は分割されておら
ず、多数のサンプリングスイッチであるアナログスイッ
チＡＳＷ…に接続されているので、負荷が大きくなり、
信号入力部に近い最初の映像信号と信号入力部から遠い
最後の映像信号との間で遅延が生じる。
【００２４】ここで、図１７に示すデータ信号線駆動回
路において、初段のクロック信号制御回路ＣＲＬ１およ
び最終段のクロック信号制御回路ＣＲＬｎに対応する外
部クロック信号線上の点Ｇ１，Ｇｎ、内部クロック信号
線上の点Ｉ１，Ｉｎ、映像信号線上の点Ｖ１，Ｖｎにお
ける各信号の波形を図１８に示す。即ち、外部クロック
信号ＣＬＫの波形、クロック信号制御回路ＣＲＬから出
力される内部クロック信号ＣＫＩの波形、データ信号で
ある映像信号ＶＩＤＥＯの波形とを比較した結果を図１
８に示す。
【００２５】図１８において、ＣＫＧ１は、外部クロッ
ク信号線上の点Ｇ１での波形を示し、ＣＫＩ１は、内部
クロック信号線上の点Ｉ１での波形を示し、ＣＫＧｎ
は、外部クロック信号線上の点Ｇｎでの波形を示し、Ｃ
ＫＩｎは、内部クロック信号線上の点Ｉｎでの波形を示
し、Ｖ１は、映像信号線上の点Ｖ１での波形を示し、Ｖ
ｎは、映像信号線上の点Ｖｎでの波形を示している。
【００２６】図１８から明らかなように、信号入力部か
ら遠いブロックでは、クロック信号よりも映像信号の方
が遅延が大きく、内部クロック信号線上の点Ｉｎでの波
形と、映像信号線上の点Ｖｎでの波形とを比較すると、
その立ち上がりのタイミングがずれている。したがっ
て、信号入力部から遠いブロックでは、クロック信号に
基づいて映像信号をサンプリングすると、映像に滲みや
ゴースト等の不具合が生じ、正常な映像が得られなくな
る虞があるという問題が生じている。
【００２７】本発明は、上記の問題点を解決するために
なされたもので、その目的は、クロック信号線での消費
電力を削減し、且つ、クロック信号と映像信号とのタイ
ミングのずれを防止することで、良好な画像の表示を可
能にするデータ信号線駆動回路およびこのデータ信号線
駆動回路を用いた画像表示装置を提供することにある。
【００２８】
【課題を解決するための手段】請求項１のデータ信号線
駆動回路は、上記の課題を解決するために、直列接続さ
れた複数のラッチ回路からなり、クロック信号の立ち上
がりおよび立ち下がりに同期してパルス信号を順次転送
するシフトレジスタ回路と、上記シフトレジスタ回路か
ら出力されるパルス信号に同期してデータ信号をデータ
信号線に順次出力する出力回路とを備え、上記シフトレ
ジスタ回路は、複数のブロックに分割され、各ブロック
に含まれるラッチ回路の段数は、各ブロックから出力さ
れるパルス信号と、このパルス信号に同期して出力され
るデータ信号とのタイミングとのずれが最小となるよう
に設定されていることを特徴としている。
【００２９】上記の構成によれば、シフトレジスタ回路
が、複数のブロックに分割されていることで、パルス信
号が転送されている近傍のラッチ回路を含むブロックに
のみ選択的にクロック信号が供給されるので、同時にク
ロック信号が入力されるラッチ回路の個数が削減され
る。これにより、シフトレジスタ回路内部に入力接続さ
れている内部クロック信号線を駆動するのに消費される
電力が大幅に削減されるので、データ信号線駆動回路に
おける消費電力低減が実現できる。
【００３０】しかも、各ブロック内に含まれるラッチ回
路の段数が、各ブロックから出力されるパルス信号と、
このパルス信号に同期して出力されるデータ信号とのタ
イミングとのずれが最小となるように設定されているの
で、パルス信号とデータ信号線とのタイミングのずれに
より発生する映像の滲みやゴースト等の不具合を無く
し、良好な映像表示が実現できる。
【００３１】請求項２のデータ信号線駆動回路は、上記
の課題を解決するために、請求項１の構成に加えて、出
力回路は、外部より入力されたデータ信号を出力するた
めのアナログスイッチを備えると共に、シフトレジスタ
回路は、各ブロックに含まれるラッチ回路の段数が信号
入力側から遠ざかるにつれて単調に増加していることを
特徴としている。
【００３２】上記の構成によれば、各ブロックに含まれ
るラッチ回路の段数が、信号入力側から遠ざかるにつれ
て単調に増加していることで、信号入力部から遠ざかる
ブロックでのクロック信号線の負荷を大きくすることが
できる。
【００３３】これにより、信号入力部から遠ざかるにつ
れて、クロック信号の遅延を徐々に大きくすることがで
きるので、信号入力部から遠い最終ブロックでのクロッ
ク信号の遅延とデータ信号の遅延との差を小さくするこ
とができる。
【００３４】したがって、出力回路が、外部より入力さ
れたデータ信号を出力するためのアナログスイッチを備
えた点順次駆動方式において、パルス信号とデータ信号
線とのタイミングのずれにより発生する映像の滲みやゴ
ースト等の不具合を無くし、良好な映像表示が実現でき
る。
【００３５】請求項３のデータ信号線駆動回路は、上記
の課題を解決するために、請求項１の構成に加えて、パ
ルス信号が転送されている近傍のラッチ回路を含むブロ
ックにのみ選択的にクロック信号を供給し、且つ隣接す
るブロックのラッチ回路に入力されるクロック信号が１
クロック分以上の重なりを有するようにクロック信号の
供給を制御することを特徴としている。
【００３６】上記の構成によれば、制御回路によって、
パルス信号が転送されている近傍のラッチ回路を含むブ
ロックにのみ選択的にクロック信号を供給し、且つ隣接
するブロックのラッチ回路に入力されるクロック信号が
１クロック分以上の重なりを有するようにクロック信号
の供給をするようにクロック信号の各ブロックへの供給
を制御しているので、隣接するブロック間でのパルス信
号の転送が正常に行われる。この結果、ラッチ回路への
パルス信号の誤転送等を無くすことができるので、シフ
トレジスタ回路は、全て正常に動作することができ、良
好な映像表示が可能となる。
【００３７】請求項４のデータ信号線駆動回路は、上記
の課題を解決するために、請求項３の構成に加えて、シ
フトレジスタ回路の各ブロックには、所定の期間のみ当
該ブロックのラッチ回路にクロック信号を出力するため
のクロック信号制御回路が設けられると共に、上記クロ
ック信号制御回路は、前ブロックおよび次ブロック内の
ラッチ回路の出力信号に基づいてクロック信号の出力を
制御することを特徴としている。
【００３８】上記の構成によれば、選択されたブロック
の前のブロック内のラッチ回路の出力信号を用いてクロ
ック信号の出力を開始し、選択されたブロックの次のブ
ロック内のラッチ回路の出力信号を用いてクロック信号
の出力を停止しているので、上記クロック信号の開始お
よび停止を制御するための回路を別に設ける必要がなく
なる。例えば、特公昭６３−５０７１７号公報に開示さ
れているような、新たなシフトレジスタ回路や、カウン
タ回路やデコーダ回路等の複雑な回路を必要としない。
【００３９】これにより、データ信号線駆動回路に、付
加される回路が非常に小規模になるという効果を奏す
る。
【００４０】しかも、各ブロックを選択するための制御
信号をデータ信号線駆動回路内部で生成するようになっ
ているので、ブロックを選択するための制御信号を入力
するための外部端子が必要なくなり、回路構成を簡略化
することができる。
【００４１】請求項５のデータ信号線駆動回路は、上記
の課題を解決するために、請求項４の構成に加えて、ク
ロック信号制御回路は、少なくとも前ブロックの最終段
以前のラッチ回路の出力信号に基づいてクロック信号の
出力を開始し、少なくとも次ブロックの第２段以降のラ
ッチ回路の出力信号に基づいてクロック信号の出力を停
止することを特徴としている。
【００４２】上記の構成によれば、クロック信号制御回
路は、少なくとも前ブロックの最終段以前のラッチ回路
の出力信号に基づいてクロック信号の出力を開始し、少
なくとも次ブロックの第２段以降のラッチ回路の出力信
号に基づいてクロック信号の出力を停止することで、誤
動作を起こすことのない範囲で、クロック信号を供給す
るラッチ回路の個数を必要最小限にすることができる。
【００４３】請求項６のデータ信号線駆動回路は、上記
の課題を解決するために、請求項４の構成に加えて、ク
ロック信号制御回路は、ラッチ回路にクロック信号を供
給していない期間には、一定バイアスを上記ラッチ回路
に出力することを特徴としている。
【００４４】上記の構成によれば、クロック信号が供給
されていないクロック信号線には、一定バイアスが印加
された状態となっているので、雑音などにより内部ノー
ドの電位レベルが変化しない。これにより、各ラッチ回
路は安定状態で保持されるので、ラッチ回路の誤動作を
防止し、誤信号の出力をなくすことができる。
【００４５】請求項７のデータ信号線駆動回路は、上記
の課題を解決するために、請求項１ないし６の何れかの
構成に加えて、データ信号線駆動回路が多結晶シリコン
薄膜トランジスタにより構成されていることを特徴とし
ている。
【００４６】上記の構成によれば、データ信号線駆動回
路が、多結晶シリコン薄膜トランジスタにより構成され
ていることで、素子の信頼性が高く、消費電力の削減効
果がより大きくなる回路素子とすることができる。
【００４７】これは、一般に、多結晶シリコン薄膜トラ
ンジスタにより構成されたデータ信号線駆動回路は、同
等の性能を有する単結晶シリコン薄膜トランジスタによ
り構成されたデータ信号線駆動回路に比べて素子サイズ
が大きく、高い駆動電圧を必要とされるが、上記のよう
に、高駆動電圧が必要とされる場合でも、請求項１ない
し６記載のいずれかのデータ信号線駆動回路では消費電
力が小さいので、データ信号線駆動回路全体の消費電力
の増大を抑えることができるからである。
【００４８】請求項８の画像表示装置は、上記の課題を
解決するために、マトリクス状に設けられた複数の画素
と、該画素に書き込む映像信号を供給する複数のデータ
信号線と、映像データの画素への書き込みを制御する制
御信号を供給する複数の走査信号線とを備え、クロック
信号に同期して上記データ信号線に映像信号を出力する
データ信号線駆動回路として、請求項１〜７の何れかに
記載のデータ信号線駆動回路が使用されていることを特
徴としている。
【００４９】上記の構成によれば、クロック信号に同期
して上記データ信号線に映像信号を出力するデータ信号
線駆動回路として、請求項１〜７の何れかに記載のデー
タ信号線駆動回路が使用されていることで、データ信号
線駆動回路内のシフトレジスタ回路から出力されるクロ
ック信号と出力回路に入力されるデータ信号とのタイミ
ングのずれを小さくすることができる。
【００５０】これにより、クロック信号とデータ信号線
とのタイミングのずれにより発生する映像の滲みやゴー
スト等の不具合を無くし、良好な映像表示が実現でき
る。また、上記のデータ信号線駆動回路では、ブロック
単位でクロック信号が供給されるようになっているの
で、各クロック信号線で消費される電力を極力抑えるこ
とができる。したがって、画像表示装置全体の消費電力
を削減することが可能となる。
【００５１】請求項９の画像表示装置は、上記の課題を
解決するために、請求項８の構成に加えて、少なくとも
上記データ信号線駆動回路が、上記画素と同一基板上に
形成されていることを特徴としている。
【００５２】上記の構成によれば、少なくともデータ信
号線駆動回路が上記画素と共に同一基板上に形成されて
いることで、画素と同一プロセスで一度に上記の各駆動
回路を形成することが可能となる。
【００５３】これにより、駆動回路の実装コストの低減
や信頼性の向上を図ることができる。つまり、駆動回路
と画素とを別々に形成した場合では、駆動回路と画素と
を接続するプロセスが必要であり、このプロセスにて接
続不良等が生じ回路の信頼性の低下を招く。ところが、
データ信号線駆動回路と画素とを同一プロセスで一度に
形成することで、余分なプロセスを省略することができ
るので、データ信号線駆動回路と画素との接続プロセス
による接続不良を無くすことができ、回路の信頼性を向
上させることができる。
【００５４】しかも、データ信号線駆動回路を画素と同
一基板上に同一プロセスで形成することが可能となり、
駆動回路の実装コストの低減や信頼性の向上を図ること
ができる。
【００５５】請求項１０の画像表示装置は、上記の課題
を解決するために、請求項８または９の構成に加えて、
画像表示装置が、６００℃以下のプロセス温度でガラス
基板上に形成された多結晶シリコン薄膜トランジスタに
より構成されていることを特徴としている。
【００５６】上記の構成によれば、多結晶シリコン薄膜
トランジスタが、ガラスの歪み点である６００℃以下の
プロセス温度で形成されるので、大面積で安価なガラス
基板上に多結晶シリコン薄膜トランジスタを形成するこ
とができる。これにより、低コストの基板上に大面積の
画像表示装置を実現することが可能となるので、大画面
の画像表示装置を安価に提供することができる。
【００５７】
【発明の実施の形態】
〔実施の形態１〕本発明の実施の一形態について図１な
いし図１０に基づいて説明すれば、以下の通りである。
尚、本実施の形態では、データ信号をデータ信号線に書
き込む方式として、点順次駆動方式を採用したデータ信
号線駆動回路について説明する。
【００５８】本実施の形態に係るデータ信号線駆動回路
は、図１に示すように、複数のクロック信号制御回路Ｃ
ＲＬと複数のラッチ回路ＬＡＴとからなるシフトレジス
タ回路１と、複数のバッファ回路ＢＵＦと複数のアナロ
グスイッチＡＳＷとからなる出力回路（制御回路）２と
で構成されている。
【００５９】したがって、上記データ信号線駆動回路
は、ラッチ回路ＬＡＴからの出力パルスに同期して、ア
ナログスイッチＡＳＷによってデータ信号である映像信
号ＶＩＤＥＯをサンプリングし、データ信号線ＳＬに出
力するようになっている。
【００６０】尚、説明の便宜上、クロック信号制御回路
ＣＲＬ、ラッチ回路ＬＡＴ、バッファ回路ＢＵＦ、アナ
ログスイッチＡＳＷには、ブロックあるいは段を特定す
るときには、参照符号に参照番号を付記して説明し、ブ
ロックあるいは段を特定しないときには、参照符号に参
照番号を付記せずに説明する。但し、本実施の形態で
は、各図面の各回路において、参照符号に参照番号を付
記している。
【００６１】上記各ラッチ回路ＬＡＴは、図２に示すよ
うに、直列接続されており、それぞれ異なる段数毎に分
割され、ｎ個のラッチ回路群（ブロック）Ｓを構成して
いる。これにより、クロック信号制御回路ＣＲＬもｎ個
設けられ、参照番号ｉ（ｉ＝１，２，…，ｎ）が付記さ
れ、このクロック信号制御回路ＣＲＬの参照番号ｉは、
ラッチ回路群Ｓｉ（ｉ＝１，２，…，ｎ）の参照番号ｉ
に対応するようになっている。
【００６２】また、上記クロック信号制御回路ＣＲＬ
は、外部クロック信号ＣＬＫと、外部クロック信号を供
給するラッチ回路群Ｓを選択制御するブロック選択信号
ＢＬＫとが入力され、上記ブロック選択信号ＢＬＫに基
づいて上記外部クロック信号ＣＬＫを、上記各ラッチ回
路群Ｓに対応する内部クロック信号ＣＫＩとして選択的
に出力するようになっている。
【００６３】したがって、上記クロック信号制御回路Ｃ
ＲＬは、上記の各ラッチ回路群Ｓの個数に対応してｎ個
設けられている。
【００６４】上記したように、各ラッチ回路群Ｓには、
該ラッチ回路群Ｓに対応する内部クロック信号ＣＫＩが
入力されるようになっている。つまり、ラッチ回路群Ｓ
１には、クロック信号制御回路ＣＲＬ１によって内部ク
ロック信号ＣＫＩ１が、ラッチ回路群Ｓ２には、クロッ
ク信号制御回路ＣＲＬ２によって内部クロック信号ＣＫ
Ｉ２が、ラッチ回路群Ｓｎには、クロック信号制御回路
ＣＲＬｎによって内部クロック信号ＣＫＩｎが入力され
るようになっている。
【００６５】また、初段のラッチ回路群Ｓ１の初段のラ
ッチ回路ＬＡＴ１1 には、パルス状のスタート信号ＳＴ
が入力されるようになっている。これにより、上記各ラ
ッチ回路群Ｓｉは、上述した内部クロック信号ＣＫＩｉ
（ｉ＝１，２，…，ｎ）が入力されることで、この内部
クロック信号ＣＫＩｉに同期してパルス信号であるスタ
ート信号ＳＴを出力回路２（図１）に転送出力するよう
になっている。
【００６６】上記ラッチ回路ＬＡＴの具体的な回路構成
について、図３を参照しながら以下に説明する。尚、図
３は、同一ラッチ回路群Ｓｉ内の２段分のラッチ回路Ｌ
ＡＴを示している。
【００６７】上記ラッチ回路ＬＡＴＩは、２個のクロッ
クドインバータと、１個のインバータとからなってい
る。上記の２個のクロックドインバータは、クロック信
号制御回路ＣＲＬｉ（図２）で生成された互いに逆位相
となる内部クロック信号ＣＫＩｉが入力されている。
【００６８】即ち、信号入力端子（ＩＮ）側のラッチ回
路ＬＡＴＩi は、入力される内部クロック信号ＣＫＩ１
および反転信号ＣＫＩ１バー（以下、反転信号には
“／”を付記する）に同期して、ＩＮ端子から入力され
る信号をＯＵＴｉ端子に転送出力するようになってい
る。また、次段のラッチ回路ＬＡＴＩi+1 は、入力され
る内部クロック信号ＣＫＩi および反転信号／ＣＫＩi
に同期して、前段のラッチ回路ＬＡＴＩi のインバータ
から出力される信号をＯＵＴi+1 端子に転送出力するよ
うになっている。
【００６９】ここで、各ラッチ回路群Ｓに含まれている
ラッチ回路ＬＡＴの段数は、データ信号等の出力回路２
で出力されるべき他の信号とのタイミングのずれが最小
となるように設定されている。即ち、各ラッチ回路群Ｓ
に含まれるラッチ回路ＬＡＴの段数は、それぞれのラッ
チ回路群Ｓで異なるように設定されている。
【００７０】本実施の形態では、ラッチ回路群Ｓのラッ
チ回路ＬＡＴの段数は、出力回路２において入力される
データ信号である映像信号ＶＩＤＥＯの入力側から遠ざ
かる方向に向かって単調に増加するように設定されてい
る。具体的には、ラッチ回路群Ｓ１の段数はａ、ラッチ
回路群Ｓ２の段数はｂ、ラッチ回路群Ｓｎの段数はｍに
設定されている。但し、ａ＜ｂ＜…＜ｍの関係を満たす
ものとする。尚、図１および図２では、外部クロック信
号ＣＬＫおよび内部クロック信号ＣＫＩの反転信号を省
略している。
【００７１】上記出力回路２は、図１に示すように、シ
フトレジスタ回路１の各ラッチ回路群Ｓのラッチ回路Ｌ
ＡＴに対応してバッファ回路ＢＵＦおよびアナログスイ
ッチＡＳＷが設けられている。つまり、一つのラッチ回
路ＬＡＴに、一つのバッファ回路ＢＵＦと一つのアナロ
グスイッチＡＳＷとが対応するようになっている。
【００７２】上記構成のデータ信号線駆動回路におい
て、初段のクロック信号制御回路ＣＲＬ１および最終段
のクロック信号制御回路ＣＲＬｎに対応する外部クロッ
ク信号線上の点Ｇ１，Ｇｎ、内部クロック信号線上の点
Ｉ１，Ｉｎ、映像信号線上の点Ｖ１，Ｖｎにおける各信
号の波形を図４に示す。即ち、外部クロック信号ＣＬＫ
の波形、クロック信号制御回路ＣＲＬから出力される内
部クロック信号ＣＫＩの波形、データ信号である映像信
号ＶＩＤＥＯの波形とを比較した結果を図４に示す。
【００７３】図４において、ＣＫＧ１は、外部クロック
信号線上の点Ｇ１での波形を示し、ＣＫＩ１は、内部ク
ロック信号線上の点Ｉ１での波形を示し、ＣＫＧｎは、
外部クロック信号線上の点Ｇｎでの波形を示し、ＣＫＩ
ｎは、内部クロック信号線上の点Ｉｎでの波形を示し、
Ｖ１は、映像信号線上の点Ｖ１での波形を示し、Ｖｎ
は、映像信号線上の点Ｖｎでの波形を示している。
【００７４】図４から明らかなように、内部クロック信
号線上の点Ｉｎでの波形と、映像信号線上の点Ｖｎでの
波形とを比較すると、その立ち上がりのタイミングがほ
ぼ同じとなっている。これは、データ信号線駆動回路に
おける各ラッチ回路群Ｓに含まれるラッチ回路ＬＡＴの
段数を調整することによって実現されている。
【００７５】尚、本実施の形態では、各ラッチ回路群Ｓ
に含まれるラッチ回路ＬＡＴの段数を、映像信号ＶＩＤ
ＥＯの入力方向から遠ざかる方向で単調に増加させるこ
とで、上記内部クロック信号線上の点Ｉｎでの波形と、
映像信号線上の点Ｖｎでの波形との立ち上がりのタイミ
ングをほぼ同じにしている。
【００７６】ここで、シフトレジスタ回路１を構成する
各ラッチ回路群Ｓｉに含まれるラッチ回路ＬＡＴの数、
即ち段数を映像信号の入力側から次第に多くなるように
設定することで、内部クロック信号線上の点Ｉｎでの波
形と、映像信号線上の点Ｖｎでの波形との立ち上がりの
タイミングをほぼ同じにできる理由について、以下に説
明する。
【００７７】図１に示すデータ信号線駆動回路におい
て、先ず、クロック信号の遅延について説明する。
【００７８】外部クロック信号ＣＬＫはｎ個のクロック
信号制御回路ＣＲＬにのみ入力されているので、その負
荷は比較的小さい。したがって、外部クロック信号線に
おける信号遅延も少ない。具体的には、図４に示すよう
に、外部クロック信号ＣＬＫに対するＣＫＧ１およびＣ
ＫＧｎの遅延が非常に少なくなっている。
【００７９】一方、内部クロック信号ＣＫＩを供給する
ための信号線は、分割された複数のラッチ回路ＬＡＴに
接続されているので、その負荷は外部クロック信号線に
比べると大きくなる。したがって、内部クロック信号の
遅延もラッチ回路群Ｓ内のラッチ回路ＬＡＴ数に応じて
大きくなる。つまり、図４に示すように、ラッチ回路群
Ｓ１に入力される信号ＣＫＧ１に対する内部クロック信
号ＣＫＩ１、ラッチ回路群Ｓｎに入力される信号ＣＫＧ
ｎに対する内部クロック信号ＣＫＩｎの遅延が大きくな
っている。
【００８０】但し、一般に、内部クロック信号ＣＫＩを
転送する信号線の配線抵抗に比べて、クロック信号制御
回路ＣＲＬの出力抵抗の方が大きいので、ラッチ回路群
Ｓ内での内部クロック信号ＣＫＩの遅延差は小さい。
【００８１】次に、図１に示すデータ信号線駆動回路に
おいて、データ信号である映像信号ＶＩＤＥＯの遅延に
ついて説明する。
【００８２】上記映像信号線は、分割されておらず、直
接多数のアナログスイッチＡＳＷに接続されているの
で、負荷が非常に大きくなり、映像信号の遅延も大きく
なる。つまり、図４に示すように、初段のラッチ回路群
Ｓ１における映像信号Ｖｉに対する最終段のラッチ回路
群Ｓｎにおける映像信号Ｖｎの遅延が非常に大きくなっ
ている。
【００８３】一般に、入力側から離れるにしたがって、
内部クロック信号の遅延よりも、映像信号の遅延の方が
大きくなる傾向にある。つまり、入力側から離れるにし
たがって、各ラッチ回路群Ｓのラッチ回路ＬＡＴの数、
即ち段数を大きくしていくことにより、内部クロック信
号ＣＫＩの遅延を徐々に大きくし、映像信号の遅延と同
等にすることが可能となる。
【００８４】したがって、上記ラッチ回路群Ｓ内の段数
を上記のように設定すれば、内部クロック信号ＣＫＩと
映像信号の立ち上がりあるいは立ち下がりのタイミング
（図４における、ＣＫＩ１とＶ１、ＣＫＩｎとＶｎのタ
イミング）を揃えることができる。
【００８５】これにより、映像信号のサンプリングが正
常なタイミングで行われるので、内部クロック信号と映
像信号の立ち上がりあるいは立ち下がりのタイミングの
ずれによって生じる映像の滲みやゴーストのない良好な
映像表示を実現することができる。
【００８６】上記の構成のデータ信号線駆動回路におい
て、外部クロック信号ＣＬＫ、ブロック選択信号ＢＬＫ
ｉ（ｉ＝１，２，…，ｎ）、内部クロック信号ＣＫＩｉ
（ｉ＝１，２，…，ｎ）の波形との関係について図５の
波形図を参照しながら以下に説明する。
【００８７】ブロック選択信号ＢＬＫｉは、ハイレベル
の期間（以下、アクティブ状態と称する）が、少なくと
も各ラッチ回路群Ｓｉの走査時間（ラッチ回路ＬＡＴの
段数）に対応した長さとなるように出力される。これに
より、クロック信号制御回路ＣＲＬｉは、ブロック選択
信号ＢＬＫｉがアクティブ状態のときに、このブロック
選択信号ＢＬＫｉに対応するラッチ回路群Ｓｉに、外部
クロック信号ＣＬＫを内部クロック信号ＣＫＩｉとして
供給するようになっている。
【００８８】また、上記ブロック選択信号ＢＬＫｉは、
該当するラッチ回路群Ｓｉに供給する内部クロック信号
ＣＫＩｉを、該ラッチ回路群Ｓｉに隣接するブロックＢ
ｉ＋１に供給される内部クロック信号ＣＫＩｉ＋１に対
して少なくとも１クロック分の重なりを有するようにし
て、クロック信号制御回路ＣＲＬｉに入力される。例え
ば、図５に示すように、ブロック選択信号ＢＬＫ１は、
ブロック選択信号ＢＬＫ２に対して外部クロック信号Ｃ
ＬＫの１クロック分の重なりを有するようになってい
る。これに伴い、内部クロック信号ＣＫＩ１と内部クロ
ック信号ＣＫＩ２との重なりも１クロック分となってい
る。
【００８９】上記の内部クロック信号ＣＫＩｉの重なり
幅は、シフトレジスタ１におけるパルス信号の転送を正
常に行うために、少なくとも、転送される信号のパルス
幅以上が必要であり、通常のラッチ回路ＬＡＴでは１ク
ロック分以上の重なりがあれば良い。但し、より長いパ
ルス幅の信号を転送する必要がある時には、それに合わ
せた重なり幅が必要となる。例えば、３クロック分のパ
ルス幅の信号を転送する必要がある場合には、３クロッ
ク分以上の重なり幅が必要となる。
【００９０】これに対して、内部クロック信号ＣＫＩｉ
に重なりが無い場合では、転送する信号の立ち上がりあ
るいは立ち下がりの何れか一方だけしか転送できないよ
うな事態が生じる。
【００９１】しかしながら、上記のように、クロック信
号制御回路ＣＲＬｉからラッチ回路群Ｓｉに供給される
内部クロック信号ＣＫＩｉは、該ラッチ回路群Ｓｉに隣
接するラッチ回路群Ｓｉ＋１に供給される内部クロック
信号ＣＫＩｉ＋１に対して少なくとも１クロック分の重
なりを有することで、シフトレジスタ１におけるパルス
信号の立ち上がりおよび立ち下がりの両方を転送するこ
とができる。
【００９２】これにより、内部クロック信号ＣＫＩｉに
重なりが無い場合のように、転送する信号の立ち上がり
あるいは立ち下がりの何れか一方だけしか転送できない
ような事態を回避することができる。
【００９３】上記構成のデータ信号線駆動回路では、外
部からのブロック選択信号ＢＬＫによってシフトレジス
タ回路１に含まれるラッチ回路群Ｓｉを選択している
が、外部からのブロック選択信号ＢＬＫを用いないでラ
ッチ回路群Ｓｉの選択を実現し得るシフトレジスタ回路
について、図６ないし図９を参照しながら以下に説明す
る。
【００９４】図６に示すように、シフトレジスタ回路１
１は、複数のラッチ回路群Ｌｉ（ｉ＝１，２，…，ｎ）
と、各ラッチ回路群Ｌｉに内部クロック信号ＣＫＩｉ
（ｉ＝１，２，…，ｎ）を供給するクロック信号制御回
路ＣＬｉ（ｉ＝１，２，…，ｎ）とを備えている。
【００９５】上記クロック信号制御回路ＣＬには、外部
クロック信号ＣＬＫと、この外部クロック信号ＣＬＫを
供給するラッチ回路群Ｌを選択制御するセット信号ＳＥ
Ｔおよびリセット信号ＲＥＳＥＴとが入力され、上記外
部クロック信号ＣＬＫを、上記各ラッチ回路群Ｌに対応
する内部クロック信号ＣＫＩとして選択的に出力するよ
うになっている。尚、図示しないが、内部クロック信号
ＣＫＩの反転信号である内部クロック信号／ＣＫＩｉ
が、内部クロック信号ＣＫＩと同時に出力されている。
【００９６】したがって、上記クロック信号制御回路Ｃ
Ｌは、上記の各ラッチ回路群Ｌの個数に対応してｎ個設
けられている。尚、上記各ラッチ回路群Ｌには、図２に
示すように、直列接続された複数のラッチ回路ＬＡＴが
含まれる。そして、ラッチ回路群Ｌに含まれるラッチ回
路ＬＡＴ数は、入力側から単調に増加するように設定さ
れている。
【００９７】ここで、セット信号ＳＥＴとしては、ラッ
チ回路群Ｌｉの前段のラッチ回路群Ｌｉ−１に含まれる
何れかのラッチ回路ＬＡＴからの出力信号が用いられ
る。但し、初段のラッチ回路群Ｌ１には、セット信号Ｓ
ＥＴとしてスタート信号ＳＴが用いられる。
【００９８】また、リセット信号ＲＥＳＥＴとしは、ラ
ッチ回路群Ｌｉの次段のラッチ回路群Ｌｉ＋１に含まれ
る何れかのラッチ回路ＬＡＴからの出力信号が用いられ
る。但し、最終段のラッチ回路群Ｌｎには、リセット信
号ＲＥＳＥＴとしてスタート信号ＳＴが用いられる。
【００９９】一方、各ラッチ回路群Ｌには、ラッチ回路
群Ｌに対応する内部クロック信号が入力されると共に、
初段のラッチ回路群ＳＬ１にはパルス信号であるスター
ト信号ＳＴが入力されるようになっている。
【０１００】上記構成のシフトレジスタ回路１１につい
て、図７を参照しながら具体的に説明する。
【０１０１】クロック信号制御回路ＣＬに入力されるセ
ット信号ＳＥＴおよびリセット信号ＲＥＳＥＴは、以下
のようにして生成される。
【０１０２】即ち、セット信号ＳＥＴとしては、前述し
たように、ラッチ回路群Ｌｉの前段のラッチ回路群Ｌｉ
−１に含まれる最終段のラッチ回路ＬＡＴi-1z（ｚ＝
ａ，ｂ，…，ｍ：ａ＜ｂ＜…＜ｍ）の出力信号を用い
る。但し、初段のラッチ回路群Ｌ１については、前段の
ラッチ回路群がないのでスタート信号ＳＴをセット信号
ＳＥＴとして用いる。
【０１０３】一方、リセット信号ＲＥＳＥＴとしては、
前述したように、ラッチ回路群Ｌｉの次段のラッチ回路
群Ｌｉ＋１に含まれる第２段目のラッチ回路ＬＡＴＬｉ
＋１2 からの出力信号を用いる。但し、最終段のラッチ
回路群Ｌｎについては、次段のラッチ回路群がないので
スタート信号ＳＴをリセット信号ＲＥＳＥＴとして用い
る。
【０１０４】上記クロック信号制御回路ＣＬの具体的な
回路構成について、図８を参照しながら以下に説明す
る。
【０１０５】クロック信号制御回路ＣＬは、図８に示す
ようにに、２個のＮＯＲ（否定論理和）回路１２ａ・１
２ｂと１個のインバータ１２ｃとからなるブロック選択
信号生成部１２と、１個のＮＡＮＤ（否定論理積）回路
１３ａと１個のインバータ１３ｂからなる内部クロック
信号生成部１３とで構成されている。
【０１０６】上記ブロック選択信号生成部１２の一方の
ＮＯＲ回路１２ａには、セット信号ＳＥＴが入力される
と共に、他方のＮＯＲ回路１２ｂには、リセット信号Ｒ
ＥＳＥＴが入力される。そして、上記ＮＯＲ回路１２ａ
には、リセット信号としてＮＯＲ回路１２ｂの出力信号
が用いられ、このＮＯＲ回路１２ｃのセット信号として
ＮＯＲ回路１２ａの出力信号が用いられている。
【０１０７】また、ブロック選択信号生成部１２のイン
バータ１２ｃは、ＮＯＲ回路１２ａの出力信号が入力さ
れ、ブロック選択信号ＢＬＫｊが内部クロック信号生成
部１３に出力されるようになっている。
【０１０８】上記内部クロック信号生成部１３のＮＡＮ
Ｄ回路１３ａは、外部クロック信号ＣＬＫと、ブロック
選択信号生成部１２からのブロック選択信号ＢＬＫｊと
が入力され、上記ブロック選択信号ＢＬＫｊがアクティ
ブのとき、外部クロック信号ＣＬＫを内部クロック信号
／ＣＫＩｊとして出力するようになっている。
【０１０９】また、内部クロック信号生成部１３は、Ｎ
ＡＮＤ回路１３ａから出力されたこの内部クロック信号
／ＣＫＩｊを、インバータ１３ｂにより反転されて内部
クロック信号ＣＫＩｊとして出力される。
【０１１０】つまり、上記構成のクロック信号制御回路
ＣＬにおいて、ブロック選択信号生成部１２では、セッ
ト信号ＳＥＴがＮＯＲ回路１２ａに入力されると、次に
リセット信号ＲＥＳＥＴがＮＯＲ回路１２ｂに入力され
るまでの間、インバータ１２ｃから出力されるブロック
選択信号ＢＬＫｊがハイレベル（アクティブ）となり、
内部クロック信号生成部１３では、外部クロック信号Ｃ
ＬＫを取り込んで、内部クロック信号ＣＫＩｊ，／ＣＫ
Ｉｊが生成される。
【０１１１】一方、リセット信号ＲＥＳＥＴがＮＯＲ回
路１２ｂに入力されると、次にセット信号ＳＥＴがＮＯ
Ｒ回路ａに入力されるまでの間、ブロック選択信号ＢＬ
Ｋｊがローレベルとなり、内部クロック信号ＣＫＩｊ，
／ＣＫＩｊは生成されず、内部クロック信号生成部１３
からの出力は、一定バイアスに固定される。
【０１１２】このようにして、上記構成のクロック信号
制御回路ＣＬでは、図２に示したクロック信号制御回路
ＣＲＬのように、外部からのブロック選択信号ＢＬＫを
使用せずに、内部の各ラッチ回路群Ｌから出力される信
号に基づいて各ラッチ回路群Ｌに対して内部クロック信
号ＣＫＩを選択的に供給するようになる。
【０１１３】したがって、例えばラッチ回路群Ｌｊが選
択されている期間、即ち選択状態にあるときには、内部
クロック信号ＣＫＩｊ，／ＣＫＩｊが、該ラッチ回路群
Ｌｊの各ラッチ回路ＬＡＴｊに入力されるので、パルス
信号の正常なシフトが実現できる。
【０１１４】また、上記ラッチ回路群Ｌｊが選択されて
いない期間、即ち非選択状態にあるときには、内部クロ
ック信号線に一定バイアスが供給される。これにより、
各ラッチ回路ＬＡＴは、非選択状態であっても常に安定
した状態を保持できるので、雑音などにより内部ノード
の電位レベルが変化してパルスが出力される等の誤動作
が生じないようになる。
【０１１５】ここで、図７に示すシフトレジスタ回路１
１の動作について、図８および図９を参照しながら以下
に説明する。尚、図９は、上記シフトレジスタ回路１１
の各信号波形を図示したものである。この例では、各ラ
ッチ回路群Ｌは、それぞれ１０，１２，…，１６段のラ
ッチ回路ＬＡＴで構成されているものとする。
【０１１６】シフトレジスタ回路１１では、先ず、スタ
ート信号ＳＴによりクロック信号制御回路ＣＬ１のブロ
ック選択信号生成部１２で生成されるブロック選択信号
ＢＬＫ１がアクティブとなり、内部クロック信号ＣＫＩ
１が出力される。
【０１１７】この内部クロック信号ＣＫＩ１より、パル
ス信号がラッチ回路群Ｌ１に順次転送され、このラッチ
回路群Ｌ１の最終段のラッチ回路ＬＡＴ１a から信号Ｏ
ＵＴ１a が出力されると、次段のクロック信号制御回路
ＣＬ２のブロック選択信号ＢＬＫ２がアクティブとな
り、内部クロック信号ＣＫＩ２が出力される。
【０１１８】そして、この内部クロック信号ＣＫＩ２に
より、パルス信号がラッチ回路群Ｌ２に順次転送され、
このラッチ回路群Ｌ２の第２段のラッチ回路ＬＡＴ２2
から信号ＯＵＴ２2 が出力されると、この信号ＯＵＴ２
2 が前段のクロック信号制御回路ＣＬ１のブロック選択
信号生成部１２のリセット信号ＲＥＳＥＴとして入力さ
る。これにより、クロック信号制御回路ＣＬ１内のクロ
ック選択信号ＢＬＫ１が非アクティブ状態となり、内部
クロック信号ＣＫＩ１が出力されないようになる。
【０１１９】つまり、クロック信号制御回路ＣＬ１で
は、次段のラッチ回路群Ｌ２の第２段目のラッチ回路Ｌ
ＡＴ２2 が転送されるまで内部クロック信号ＣＫＩ１を
出力し続けることになるので、パルス信号の立ち下がり
までを正確に転送できるようになる。
【０１２０】このようにして、最終段のラッチ回路群Ｌ
ｎの最終段のラッチ回路ＬＡＴｎmからパルス信号ＯＵ
Ｔｎm が転送された後、次シーケンスのスタート信号Ｓ
Ｔが最終段のリセット信号ＲＥＳＥＴとなり、クロック
信号制御回路ＣＬｎのブロック選択信号ＢＬＫｎが非ア
クティブ状態となる。このとき、２段分のラッチ回路Ｌ
ＡＴからなる付加ブロックが動作し、最終段のラッチ回
路群Ｌｎのリセット信号ＲＥＳＥＴを生成するようにな
っている。
【０１２１】上記の構成のシフトレジスタ回路１１で
は、パルス信号が転送されているノード近傍のラッチ回
路ＬＡＴにのみクロック信号を入力することができるの
で、比較的小規模の回路を付加するだけで、該シフトレ
ジスタ回路１１の低消費電力化を実現できる。
【０１２２】また、ブロック選択信号をシフトレジスタ
回路１１内部で生成するようになっているので、ブロッ
ク選択信号を外部から入力する場合のように、新たにブ
ロック選択信号を入力するための端子を必要としない。
このため、シフトレジスタ回路１１周りの入力端子を簡
素なものにできるので、コントローラ等の周辺回路のパ
ネルへの実装が容易にしかも確実に行うことができる。
【０１２３】さらに、各ラッチ回路群Ｌを制御するクロ
ック信号制御回路ＣＬのセット信号ＳＥＴやリセット信
号ＲＥＳＥＴとして、シフトレジスタ回路１１自身の出
力信号の一部を用いているので、クロック信号制御回路
ＣＬ自身の構成が全く同じものであっても、ラッチ回路
群Ｌの段数を任意に設定できる。但し、クロック信号制
御回路ＣＬとしてカウンタ回路などで制御する場合に
は、ラッチ回路群Ｌの段数に応じてカウンタ回路の構成
を変更する必要がある。
【０１２４】尚、上記構成のシフトレジスタ回路１１で
は、ラッチ回路群Ｌｉのブロック選択信号ＢＬＫｉのセ
ットを、前段のラッチ回路群Ｌｉ−１の最終段のラッチ
回路ＬＡＴの出力で行っているが、これに限定するもの
ではなく、このラッチ回路群Ｌｉ−１内の最終段のラッ
チ回路ＬＡＴよりも前のラッチ回路ＬＡＴの出力であれ
ば良い。また、クロック信号制御回路ＣＬ内の信号遅延
が、外部クロック信号ＣＬＫのクロック周期に比べて十
分に小さくないときには、より前のラッチ回路ＬＡＴの
出力をセット信号ＳＥＴとして用いれば良い。
【０１２５】また、同様に、上記構成のシフトレジスタ
回路１１では、ラッチ回路群Ｌｉのブロック選択信号Ｂ
ＬＫのリセットを、次段のラッチ回路群Ｌｉ＋１の第２
段のラッチ回路ＬＡＴの出力で行っているが、これに限
定するものではなく、このラッチ回路群Ｌｉ＋１内の最
終段のラッチ回路ＬＡＴよりも後のラッチ回路ＬＡＴの
出力であればよい。
【０１２６】また、本発明のデータ信号線駆動回路は、
多結晶シリコン薄膜トランジスタで構成されている。こ
こで、多結晶シリコン薄膜トランジスタについて図１０
を参照しながら以下に説明する。
【０１２７】多結晶シリコン薄膜トランジスタは、図１
０に示すように、絶縁性の透明基板３１の上にシリコン
酸化膜３２を介して成膜された多結晶シリコン薄膜３３
によって形成される。この多結晶シリコン薄膜３３の上
方には、ゲート酸化膜となるシリコン酸化膜３４を介し
てゲート電極３５が形成されると共に、これらの表面全
体が保護膜となるシリコン酸化膜３６で覆われる。そし
て、多結晶シリコン薄膜３３のソース領域３３ａとドレ
イン領域３３ｂには、シリコン酸化膜３６、３４を貫通
してソース電極３７とドレイン電極３８とが接続されて
いる。
【０１２８】上記構成の多結晶シリコン薄膜トランジス
タは、絶縁性基板上に形成された多結晶シリコン薄膜を
活性層とするトランジスタであり、その断面構造は、Ｌ
ＳＩで用いられている単結晶シリコンＭＯＳ型電界効果
トランジスタと似た構造となっている。
【０１２９】したがって、データ信号線駆動回路を上記
のようなシリコン薄膜トランジスタによって構成する場
合には、素子サイズが大きく駆動電圧も高くなるので消
費電力が大きくなる。このため、本構成のように、部分
的に動作させることにより消費電力の削減効果を向上で
きる。
【０１３０】また、データ信号線駆動回路を上記のよう
なシリコン薄膜トランジスタによって構成する場合、素
子の駆動力が小さくなる一方で、素子のサイズは大きく
なるため、各信号線の遅延も大きくなり、この結果、ク
ロック信号線と映像信号線とのタイミングのずれが大き
くなる虞がある。
【０１３１】しかしながら、本願のデータ信号線駆動回
路のように、各ラッチ回路群Ｓ内のラッチ回路ＬＡＴの
段数を変化させることで、クロック信号線と映像信号線
との遅延の差を最小に抑えることができる。これによ
り、クロック信号とこのクロック信号に同期する映像信
号とのタイミングのずれによる映像の滲みやゴーストの
ない良好な映像を表示することができる。
【０１３２】以下の実施の形態２において、本実施の形
態１の構成のデータ信号線駆動回路を搭載した画像表示
装置としての液晶表示装置について説明する。
【０１３３】〔実施の形態２〕本発明の他の実施の形態
について、図１１ないし図１４に基づいて説明すれば、
以下の通りである。尚、説明の便宜上、前記の実施の形
態１で使用された部材と同一の機能を有するものには、
同一の記号を付記し、その説明は省略する。また、本実
施の形態では、画像表示装置である液晶表示装置とし
て、特にアクティブ・マトリクス駆動方式のものについ
て説明する。
【０１３４】本実施の形態に係る液晶表示装置は、図１
１に示すように、画素アレイ２１と、データ信号線駆動
回路２２と、走査信号線駆動回路２３とからなってい
る。
【０１３５】画素アレイ２１には、互いに交差する多数
の走査信号線ＧＬｉ（ｉ＝１、２、・・、ｘ）と多数の
データ信号線ＳＬｉ（ｉ＝１、２、・・、ｙ）とが配さ
れており、隣接する２本の走査信号線ＧＬと隣接する２
本のデータ信号線ＳＬとで包囲された部分に、画素２４
が配置されている。即ち、画素アレイ２１では、複数の
画素２４がマトリクス状に配置されている。尚、上記画
素２４の数は、ｘ×ｙ個となり、ＶＧＡパネルでは、６
４０×４８０個となり、ＸＧＡパネルでは、１０２４×
７６８個となる。
【０１３６】画素２４は、図１２に示すように、スイッ
チング素子としての電界効果トランジスタ２５と、液晶
容量２６と、補助容量２７とによって構成されている。
尚、上記液晶容量２６と補助容量２７とで画素容量を形
成するが、補助容量２７に関しては必要に応じて設けれ
ば良い。
【０１３７】電界効果トランジスタ２５のソース電極に
は、データ信号線ＳＬが接続されると共に、ゲート電極
には、走査信号線ＧＬが接続されている。また、電界効
果トランジスタ２５のドレイン電極には、液晶容量２６
の一方の電極と、補助容量２７の一方の電極とが並列に
接続されている。
【０１３８】液晶容量２６の他方の電極および補助容量
２７の他方の電極、即ち電界効果トランジスタ２５のド
レイン電極に接続されていない電極には、各画素２４に
共通な共通電極線（図示せず）に接続されている。そし
て、液晶容量２６は、印加される電圧によって液晶の透
過率または反射率が変調されることで、表示に供するよ
うになっている。
【０１３９】以上のように、画素２４では、データ信号
線ＳＬに供給される信号を、走査信号線ＧＬに供給され
る信号のタイミングによって、電界効果トランジスタ２
５をＯＮ・ＯＦＦし、液晶容量２６および補助容量２７
に電圧を印加するようになっている。
【０１４０】データ信号線駆動回路２２は、図１１に示
すように、上記の複数のデータ信号線ＳＬが接続される
と共に、クロック信号ＣＫＳ、スタート信号ＳＰＳ、お
よび映像信号であるデータ信号ＤＡＴが入力され、入力
されたクロック信号ＣＫＳおよびスタート信号ＳＰＳに
同期してデータ信号ＤＡＴをサンプリングして、必要に
応じて増幅し、各データ信号線ＳＬに書き込むようにな
っている。
【０１４１】一方、走査信号線駆動回路２３は、上記の
複数の走査信号線ＧＬが接続されると共に、クロック信
号ＣＫＧ、スタート信号ＳＰＧ、パルス信号ＧＰＳが入
力され、入力されたクロック信号ＣＫＧおよびスタート
信号ＳＰＧに同期して、走査信号線ＧＬを順次選択し、
画素２４内にあるスイッチング素子の開閉を制御するこ
とにより、各データ信号線ＳＬに書き込まれた映像信号
（データ信号ＤＡＴ）を各画素２４に書き込み、各画素
２４に書き込まれたデータ信号ＤＡＴを保持するように
なっている。
【０１４２】ここで、上記のデータ信号線駆動回路２２
は、前記実施の形態１で示したデータ信号線駆動回路を
用いる。また、走査信号線駆動回路２３は、従来と同様
の走査信号線駆動回路を用いる。
【０１４３】以上のように、データ信号線駆動回路２２
では、前記実施の形態１で述べたように、該データ信号
線駆動回路２２に含まれるシフトレジスタ回路を駆動す
るためのクロック信号に係る消費電力を削減することが
可能となると共に、クロック信号と映像信号のタイミン
グのずれを最小限に抑えることが可能となり、良好な画
質と低消費電力とを併せ持つ液晶表示装置を実現するこ
とができる。
【０１４４】また、上記の画素アレイ２１と、データ信
号線駆動回路２２および走査信号線駆動回路２３の何れ
か一方を同一基板上に形成しても良い。この場合、デー
タ信号線駆動回路２２および走査信号線駆動回路２３の
製造が同一工程で可能となり、また、各駆動回路と画素
アレイ２１との接続プロセス（実装工程）を省略するこ
とができるため、画像表示装置の低コスト化および高信
頼性を図ることが可能となる。
【０１４５】つまり、データ信号線駆動回路２２あるい
は走査信号線駆動回路２３と画素アレイ２１とを別々に
形成した場合では、駆動回路と画素とを接続するプロセ
スが必要であり、このプロセスにて接続不良等が生じ回
路の信頼性の低下を招くが、本願のように、駆動回路と
画素とを同一プロセスで一度に形成することで、余分な
プロセスを省略することができる。したがって、駆動回
路と画素との接続プロセスによる不良を無くすことがで
きるので、走査回路を備えた駆動回路を有する画像表示
装置の信頼性を向上させることができる。
【０１４６】以下に、画素アレイ２１と、データ信号線
駆動回路２２および走査信号線駆動回路２３とが同一基
板上に形成された液晶表示装置について説明する。
【０１４７】上記液晶表示装置は、図１３に示すよう
に、データ信号線駆動回路２２および走査信号線駆動回
路２３を画素アレイ２１と同一の絶縁基板５１上で多結
晶シリコン薄膜トランジスタで形成されている。
【０１４８】上記のデータ信号線駆動回路２２および走
査信号線駆動回路２３には、タイミング信号生成回路５
２が接続されている。このタイミング信号生成回路５２
では、タイミング信号として、データ信号線駆動回路２
２に出力されるデータ信号ＤＡＴ、クロック信号ＣＫ
Ｓ、スタート信号ＳＰＳ、および走査信号線駆動回路２
３に出力されるクロック信号ＣＫＧ、スタート信号ＳＰ
Ｇ、パルス信号ＧＰＳが生成されるようになっている。
【０１４９】このように、データ信号線駆動回路２２お
よび走査信号線駆動回路２３が画素アレイ２１と同一絶
縁基板５１上で多結晶シリコン薄膜トランジスタで形成
すれば、データ信号線駆動回路２２および走査信号線駆
動回路２３の製造が同一工程で可能となり、また、各駆
動回路と画素アレイ２１との接続プロセス（実装工程）
を省略することができるため、画像表示装置の製造に係
る費用を低減することができ、上記の接続プロセスにお
いて生じる不良を無くすことができるので、画像表示装
置の信頼性を向上させることができる。
【０１５０】さらに、データ信号線駆動回路２２および
走査信号線駆動回路２３には、電源電圧発生回路５３が
接続されている。この電源電圧発生回路５３は、データ
信号線駆動回路２２および走査信号線駆動回路２３に供
給する低電源電圧ＶＳＬ・ＶＧＬおよび高電源電圧ＶＳ
Ｈ・ＶＧＬを生成すると共に、画素アレイ２１の各画素
２４…に共通に接続された共通電極に供給するＣＯＭ電
圧を生成している。
【０１５１】つまり、図１３に示す液晶表示装置では、
電源電圧発生回路５３によって、データ信号線駆動回路
２２および走査信号線駆動回路２３に低電源電圧ＶＳＬ
・ＶＧＬおよび高電源電圧ＶＳＨ・ＶＧＬが印加される
構成となっている。このため、データ信号線駆動回路２
２および走査信号線駆動回路２３に使用される走査回路
としては、選択しないブロックに固定バイアスを印加す
るようにして構成された実施の形態１で説明した図６に
示す走査回路を使用することが望ましい。
【０１５２】尚、上記各実施の形態では、クロック信号
線およびブロック選択信号線に対して、一方の信号線の
みを記載している箇所もあるが、それぞれの反転信号が
供給される反転信号線が上記のクロック信号線およびブ
ロック選択信号線と同様な構成で配置・配線されている
ものとする。
【０１５３】多結晶シリコン薄膜トランジスタは、摂氏
６００℃以下で形成することで、安価で大面積のガラス
基板を用いることができる。つまり、前記実施の形態１
の図１０に示したような多結晶シリコン薄膜トランジス
タを本液晶表示装置に使用すれば、画像表示装置の低価
格化と大画面化とを実現することができる。
【０１５４】また、このような低温でアクティブ素子を
形成すると、素子の駆動力がさらに小さくなる一方、素
子のサイズはさらに大きくなる。このため、各信号線の
遅延もより大きくなり、この結果、クロック信号線と映
像信号線とのタイミングのずれも大きくなる可能性があ
る。
【０１５５】しかしながら、本願のデータ信号線駆動回
路のように、各ラッチ回路群Ｓ内のラッチ回路ＬＡＴの
段数を変化させることで、クロック信号線と映像信号線
との遅延の差を最小に抑えることができる。これによ
り、クロック信号とこのクロック信号に同期する映像信
号とのタイミングのずれによる映像の滲みやゴーストの
ない良好な映像を表示することができる。
【０１５６】ここで、上記の多結晶シリコン薄膜トラン
ジスタを摂氏６００℃以下で形成するときの製造プロセ
スについて図１４を参照しながら以下に説明する。
【０１５７】先ず、図１４（ａ）（ｂ）（ｃ）に示すよ
うに、ガラス基板６１上に非晶質シリコン薄膜６２を堆
積させて、この非晶質シリコン６２にエキシマレーザを
照射して、多結晶シリコン薄膜６３を形成する。
【０１５８】次に、図１４（ｄ）（ｅ）に示すように、
上記多結晶シリコン薄膜６３を所望の形状にパターニン
グし、アクティブ領域６４を形成し、その上からゲート
絶縁膜６５を形成する。
【０１５９】次いで、図１４（ｆ）に示すように、薄膜
トランジスタのゲート電極６６をアルミニウム等で形成
する。
【０１６０】続いて、図１４（ｇ）に示すように、一方
の薄膜トランジスタのゲート電極６６をレジスト材６７
で覆った後、Ｐ+ イオンドーピングを行う。これによ
り、上記レジスト材６７で覆われていないゲート電極６
６側のアクティブ領域６４のうち、該ゲート電極６６で
マスクされた領域以外がｎ+ 領域６８となる。
【０１６１】さらに、図１４（ｈ）に示すように、図１
４（ｇ）で形成したレジスト材６７を除去した後、他方
の薄膜トランジスタのゲート電極６６をレジスト材６９
で覆った後、Ｂ+ イオンドーピングを行う。これによ
り、上記レジスト材６９で覆われていないゲート電極６
６側のアクティブ領域６４のうち、該ゲート電極６６で
マスクされた領域以外がｐ+ 領域７０となる。
【０１６２】即ち、図１４（ｇ）（ｈ）において、薄膜
トランジスタのソース・ドレイン領域に不純物（ｎ型領
域には燐、ｐ型領域には硼素）が注入される。
【０１６３】その後、図１４（ｉ）に示すように、ｎ+
領域６８およびｐ+ 領域７０が形成された薄膜トランジ
スタ上に、二酸化シリコンまたは窒化シリコン等からな
る層間絶縁膜７１を堆積する。
【０１６４】そして、図１４（ｊ）（ｋ）に示すよう
に、層間絶縁膜７１上にコンタクトホール７２を形成し
た後、アルミニウム等の金属配線７３を形成する。
【０１６５】上記の工程において、プロセスの最高温度
は、ゲート絶縁膜形成時の６００℃であるので、米国コ
ーニング社製の１７３７ガラス等の高耐熱性ガラスが使
用できる。
【０１６６】尚、上記液晶表示装置においては、この多
結晶シリコン薄膜トランジスタの形成後に、さらに、別
の層間絶縁膜を介して、透明電極（透過型液晶表示装置
の場合）や反射電極（反射型液晶表示装置の場合）を形
成することになる。
【０１６７】
【発明の効果】請求項１の発明のデータ信号線駆動回路
は、以上のように、直列接続された複数のラッチ回路か
らなり、クロック信号の立ち上がりおよび立ち下がりに
同期してパルス信号を順次転送するシフトレジスタ回路
と、上記シフトレジスタ回路から出力されるパルス信号
に同期してデータ信号をデータ信号線に順次出力する出
力回路とを備え、上記シフトレジスタ回路は、複数のブ
ロックに分割され、各ブロックに含まれるラッチ回路の
段数は、各ブロックから出力されるパルス信号と、この
パルス信号に同期して出力されるデータ信号とのタイミ
ングとのずれが最小となるように設定されている構成で
ある。
【０１６８】それゆえ、シフトレジスタ回路内部に入力
接続されている内部クロック信号線を駆動するのに消費
される電力が大幅に削減されるので、データ信号線駆動
回路における消費電力低減が実現できる。
【０１６９】しかも、各ブロック内に含まれるラッチ回
路の段数が、各ブロックから出力されるパルス信号と、
このパルス信号に同期して出力されるデータ信号とのタ
イミングとのずれが最小となるように設定されているの
で、パルス信号とデータ信号とのタイミングのずれによ
り発生する映像の滲みやゴースト等の不具合を無くし、
良好な映像表示が実現できるという効果を奏する。
【０１７０】請求項２の発明のデータ信号線駆動回路
は、以上のように、請求項１の構成に加えて、出力回路
は、外部より入力されたデータ信号を出力するためのア
ナログスイッチを備えると共に、シフトレジスタ回路
は、各ブロックに含まれるラッチ回路の段数が信号入力
側から遠ざかるにつれて単調に増加している構成であ
る。
【０１７１】それゆえ、請求項１の構成による効果に加
えて、信号入力部から遠ざかるにつれて、クロック信号
の遅延を徐々に大きくすることができるので、信号入力
部から遠い最終ブロックでのクロック信号の遅延とデー
タ信号の遅延との差を小さくすることができる。
【０１７２】したがって、出力回路が、外部より入力さ
れたデータ信号を出力するためのアナログスイッチを備
えた点順次駆動方式において、パルス信号とデータ信号
線とのタイミングのずれにより発生する映像の滲みやゴ
ースト等の不具合を無くし、良好な映像表示が実現でき
るという効果を奏する。
【０１７３】請求項３の発明のデータ信号線駆動回路
は、以上のように、請求項１の構成に加えて、パルス信
号が転送されている近傍のラッチ回路を含むブロックに
のみ選択的にクロック信号を供給し、且つ隣接するブロ
ックのラッチ回路に入力されるクロック信号が１クロッ
ク分以上の重なりを有するようにクロック信号の供給を
制御する構成である。
【０１７４】それゆえ、請求項１の構成による効果に加
えて、隣接するブロック間でのパルス信号の転送が正常
に行われ、この結果、ラッチ回路へのパルス信号の誤転
送等を無くすことができるので、シフトレジスタ回路
は、全て正常に動作することができ、良好な映像を表示
することができるという効果を奏する。
【０１７５】請求項４の発明のデータ信号線駆動回路
は、以上のように、請求項３の構成に加えて、シフトレ
ジスタ回路の各ブロックには、所定の期間のみ当該ブロ
ックのラッチ回路にクロック信号を入力するためのクロ
ック信号制御回路が設けられると共に、上記クロック信
号制御回路は、前ブロックおよび次ブロック内のラッチ
回路の出力信号に基づいてクロック信号の出力を制御す
る構成である。
【０１７６】それゆえ、選択されたブロックの前のブロ
ック内のラッチ回路の出力信号を用いてクロック信号の
出力を開始し、選択されたブロックの次のブロック内の
ラッチ回路の出力信号を用いてクロック信号の出力を停
止しているので、上記クロック信号の開始および停止を
制御するための回路を別に設ける必要がなくなり、デー
タ信号線駆動回路に、付加される回路が非常に小規模に
なるという効果を奏する。
【０１７７】さらに、各ブロックを選択するための制御
信号をデータ信号線駆動回路内部で生成するようになっ
ているので、ブロックを選択するための制御信号を入力
するための外部端子が必要なくなり、回路構成を簡略化
することができるという効果を奏する。
【０１７８】請求項５の発明のデータ信号線駆動回路
は、上記の課題を解決するために、請求項４の構成に加
えて、クロック信号制御回路は、少なくとも前ブロック
の最終段以前のラッチ回路の出力信号に基づいてクロッ
ク信号の出力を開始し、少なくとも次ブロックの第２段
以降のラッチ回路の出力信号に基づいてクロック信号の
出力を停止する構成である。
【０１７９】それゆえ、クロック信号制御回路は、少な
くとも前ブロックの最終段以前のラッチ回路の出力信号
に基づいてクロック信号の出力を開始し、少なくとも次
ブロックの第２段以降のラッチ回路の出力信号に基づい
てクロック信号の出力を停止することで、誤動作を起こ
すことのない範囲で、クロック信号を供給するラッチ回
路の個数を必要最小限にすることができるという効果を
奏する。
【０１８０】請求項６の発明のデータ信号線駆動回路
は、以上のように、請求項４の構成に加えて、クロック
信号制御回路は、クロック信号をラッチ回路にクロック
信号を供給していない期間には、一定バイアスを上記ラ
ッチ回路に出力する構成である。
【０１８１】それゆえ、クロック信号が供給されていな
いクロック信号線には、一定バイアスが印加された状態
となっているので、雑音などにより内部ノードの電位レ
ベルが変化しない。これにより、各ラッチ回路は安定状
態で保持することができるので、ラッチ回路の誤動作を
防止し、誤信号の出力をなくすことができるという効果
を奏する。
【０１８２】請求項７の発明のデータ信号線駆動回路
は、以上のように、請求項１ないし６の何れかの構成に
加えて、データ信号線駆動回路が多結晶シリコン薄膜ト
ランジスタにより構成されている。
【０１８３】それゆえ、データ信号線駆動回路が、多結
晶シリコン薄膜トランジスタにより構成されていること
で、素子の信頼性が高く、消費電力の削減効果がより大
きくなる回路素子とすることができるという効果を奏す
る。
【０１８４】請求項８の発明の画像表示装置は、以上の
ように、マトリクス状に設けられた複数の画素と、該画
素に書き込む映像信号を供給する複数のデータ信号線
と、映像データの画素への書き込みを制御する制御信号
を供給する複数の走査信号線とを備え、クロック信号に
同期して上記データ信号線に映像信号を出力するデータ
信号線駆動回路が、請求項１〜７の何れかに記載のデー
タ信号線駆動回路が使用されている構成である。
【０１８５】それゆえ、クロック信号とデータ信号線と
のタイミングのずれにより発生する映像の滲みやゴース
ト等の不具合を無くし、良好な映像表示が実現できる。
また、上記のデータ信号線駆動回路では、ブロック単位
でクロック信号が供給されるようになっているので、各
クロック信号線で消費される電力を極力抑えることがで
きる。したがって、画像表示装置全体の消費電力を削減
することができるという効果を奏する。
【０１８６】請求項９の発明の画像表示装置は、以上の
ように、請求項８の構成に加えて、少なくとも上記デー
タ信号線駆動回路が、上記画素と同一基板上に形成され
ている。
【０１８７】それゆえデータ信号線駆動回路と画素とを
同一プロセスで一度に形成することで、余分なプロセス
を省略することができるので、データ信号線駆動回路と
画素との接続プロセスによる不良を無くすことができ、
回路の信頼性を向上させることができる。
【０１８８】しかも、データ信号線駆動回路を画素と同
一基板上に同一プロセスで形成することが可能となり、
駆動回路の実装コストの低減や信頼性の向上を図ること
ができるという効果を奏する。
【０１８９】請求項１０の発明の画像表示装置は、以上
のように、請求項８または９の構成に加えて、画像表示
装置が、６００℃以下のプロセス温度でガラス基板上に
形成された多結晶シリコン薄膜トランジスタにより構成
されている。
【０１９０】それゆえ、多結晶シリコン薄膜トランジス
タが、ガラスの歪み点である６００℃以下のプロセス温
度で形成されるので、大面積で安価なガラス基板上に多
結晶シリコン薄膜トランジスタを形成することができ
る。これにより、低コストの基板上に大面積の画像表示
装置を実現することが可能となるので、大画面の画像表
示装置を安価に提供することができるという効果を奏す
る。
【図面の簡単な説明】
【図１】本発明のデータ信号線駆動回路の概略構成ブロ
ック図である。
【図２】図１に示すデータ信号線駆動回路に備えられた
シフトレジスタ回路の概略構成ブロック図である。
【図３】図２に示すシフトレジスタ回路を構成するラッ
チ回路の概略構成ブロック図である。
【図４】図１に示すデータ信号線駆動回路の任意の点で
の各信号の波形図である。
【図５】図１に示すデータ信号線駆動回路内の各信号の
波形図である。
【図６】本発明の他のデータ信号線駆動回路のシフトレ
ジスタ回路の概略構成ブロック図である。
【図７】図６で示したシフトレジスタ回路の詳細な概略
構成ブロック図である。
【図８】図６で示したデータ信号線駆動回路のクロック
信号制御回路の概略構成ブロック図である。
【図９】図６に示すデータ信号線駆動回路の各信号の波
形図である。
【図１０】本発明のデータ信号線駆動回路を構成する薄
膜トランジスタの概略断面図である。
【図１１】本発明の画像表示装置の概略構成図である。
【図１２】図１１に示す画像表示装置に備えられている
画素の内部を示す概略構成図である。
【図１３】本発明の他の画像表示装置の概略構成図であ
る。
【図１４】図１３に示す画像表示装置を構成する薄膜ト
ランジスタの製造プロセスを示す説明図である。
【図１５】従来のデータ信号線駆動回路の概略構成ブロ
ック図である。
【図１６】従来の走査信号線駆動回路の概略構成ブロッ
ク図である。
【図１７】従来の他のデータ信号線駆動回路の概略構成
ブロック図である。
【図１８】図１７に示すデータ信号線駆動回路の任意の
点での信号の波形図である。
【符号の説明】
１ シフトレジスタ回路 ２ 出力回路 １１ シフトレジスタ回路 ２１ 画素アレイ ２２ データ信号線駆動回路 ２３ 走査信号線駆動回路 ２４ 画素 ５１ 絶縁基板（基板） Ｌ ラッチ回路群（ブロック） Ｓ ラッチ回路群（ブロック） ＧＬ 走査信号線 ＳＬ データ信号線 ＳＴ スタート信号 ＡＳＷ アナログスイッチ ＢＬＫ ブロック選択信号 ＢＵＦ バッファ回路 ＣＫＩ 内部クロック信号（クロック信号） ＣＬＫ 外部クロック信号（クロック信号） ＣＲＬ クロック信号制御回路（制御回路） ＬＡＴ ラッチ回路 ＶＩＤＥＯ 映像信号（データ信号）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−72827（ＪＰ，Ａ) 特開 平３−147598（ＪＰ，Ａ) 特開 昭58−75196（ＪＰ，Ａ) 特開 昭57−158095（ＪＰ，Ａ) 特開 平７−261151（ＪＰ，Ａ) 特開 平９−182004（ＪＰ，Ａ) 特開 平10−49102（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133 H04N 5/66 - 5/74

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】直列接続された複数のラッチ回路からな
    り、クロック信号の立ち上がりおよび立ち下がりに同期
    してパルス信号を順次転送するシフトレジスタ回路と、
    上記シフトレジスタ回路から出力されるパルス信号に同
    期してデータ信号をデータ信号線に順次出力する出力回
    路とを備え、 上記シフトレジスタ回路は、複数のブロックに分割さ
    れ、 上記各ブロックに含まれるラッチ回路の段数は、各ブロ
    ックから出力されるパルス信号と、このパルス信号に同
    期して出力されるデータ信号とのタイミングとのずれが
    最小となるように設定されていることを特徴とするデー
    タ信号線駆動回路。
  2. 【請求項２】上記出力回路は、外部より入力されたデー
    タ信号を出力するためのアナログスイッチを備えると共
    に、 上記シフトレジスタ回路は、各ブロックに含まれるラッ
    チ回路の段数が信号入力側から遠ざかるにつれて単調に
    増加していることを特徴とする請求項１記載のデータ信
    号線駆動回路。
  3. 【請求項３】上記パルス信号が転送されている近傍のラ
    ッチ回路を含むブロックにのみ選択的にクロック信号を
    供給し、且つ隣接するブロックのラッチ回路に入力され
    るクロック信号が１クロック分以上の重なりを有するよ
    うにクロック信号の出力を制御する制御回路が設けられ
    ていることを特徴とする請求項１記載のデータ信号線駆
    動回路。
  4. 【請求項４】上記シフトレジスタ回路の各ブロックに
    は、所定の期間のみ当該ブロックのラッチ回路にクロッ
    ク信号を出力するためのクロック信号制御回路が設けら
    れると共に、 上記クロック信号制御回路は、前ブロックおよび次ブロ
    ック内のラッチ回路の出力信号に基づいてクロック信号
    の出力を制御することを特徴とする請求項３記載のデー
    タ信号線駆動回路。
  5. 【請求項５】上記クロック信号制御回路は、少なくとも
    前ブロックの最終段以前のラッチ回路の出力信号に基づ
    いてクロック信号の出力を開始し、 少なくとも次ブロックの第２段以降のラッチ回路の出力
    信号に基づいてクロック信号の出力を停止することを特
    徴とする請求項４記載のデータ信号線駆動回路。
  6. 【請求項６】上記クロック信号制御回路は、ラッチ回路
    にクロック信号を供給していない期間には、一定バイア
    スを上記ラッチ回路に出力することを特徴とする請求項
    ４記載のデータ信号線駆動回路。
  7. 【請求項７】上記データ信号線駆動回路は、多結晶シリ
    コン薄膜トランジスタにより構成されていることを特徴
    とする請求項１ないし６の何れかに記載のデータ信号線
    駆動回路。
  8. 【請求項８】マトリクス状に設けられた複数の画素と、 該画素に書き込む映像信号を供給する複数のデータ信号
    線と、 映像データの画素への書き込みを制御する制御信号を供
    給する複数の走査信号線とを備え、 クロック信号に同期して上記データ信号線に映像信号を
    出力するデータ信号線駆動回路として、請求項１〜７の
    何れかに記載のデータ信号線駆動回路が使用されている
    ことを特徴とする画像表示装置。
  9. 【請求項９】少なくとも上記データ信号線駆動回路が、
    上記画素と同一基板上に形成されていることを特徴とす
    る請求項８記載の画像表示装置。
  10. 【請求項１０】上記画像表示装置が、６００℃以下のプ
    ロセスでガラス基板上に形成された多結晶シリコン薄膜
    トランジスタにより構成されていることを特徴とする請
    求項９記載の画像表示装置。
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Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW482912B (en) * 1998-03-02 2002-04-11 Advanced Display Kk Liquid crystal display device, integrated circuit therefor, method for driving a liquid crystal display device, and apparatus therefor
JPH11296140A (ja) * 1998-04-15 1999-10-29 Mitsubishi Electric Corp プラズマディスプレイパネルの駆動装置及び駆動方法
US7196699B1 (en) * 1998-04-28 2007-03-27 Sharp Kabushiki Kaisha Latch circuit, shift register circuit, logical circuit and image display device operated with a low consumption of power
US6563482B1 (en) * 1999-07-21 2003-05-13 Semiconductor Energy Laboratory Co., Ltd. Display device
JP3409768B2 (ja) * 2000-02-14 2003-05-26 Ｎｅｃエレクトロニクス株式会社 表示装置の回路
JP3827917B2 (ja) 2000-05-18 2006-09-27 株式会社日立製作所 液晶表示装置および半導体集積回路装置
JP2001331152A (ja) * 2000-05-22 2001-11-30 Nec Corp 液晶表示装置の駆動回路及び該回路で駆動される液晶表示装置
US6927753B2 (en) 2000-11-07 2005-08-09 Semiconductor Energy Laboratory Co., Ltd. Display device
JP4132654B2 (ja) * 2000-12-18 2008-08-13 株式会社ルネサステクノロジ 表示制御装置および携帯用電子機器
US20050280623A1 (en) * 2000-12-18 2005-12-22 Renesas Technology Corp. Display control device and mobile electronic apparatus
JP3618687B2 (ja) 2001-01-10 2005-02-09 シャープ株式会社 表示装置
GB0105148D0 (en) * 2001-03-02 2001-04-18 Koninkl Philips Electronics Nv Active Matrix Display Device
US7009590B2 (en) 2001-05-15 2006-03-07 Sharp Kabushiki Kaisha Display apparatus and display method
JP4576237B2 (ja) * 2003-04-23 2010-11-04 富士通セミコンダクター株式会社 半導体記憶装置
TWI220255B (en) * 2003-04-29 2004-08-11 Ind Tech Res Inst Shifter register unit and shift register circuit comprising the shift register units
US20040221312A1 (en) * 2003-05-01 2004-11-04 Genesis Microchip Inc. Techniques for reducing multimedia data packet overhead
US7567592B2 (en) * 2003-05-01 2009-07-28 Genesis Microchip Inc. Packet based video display interface enumeration method
US20040218599A1 (en) * 2003-05-01 2004-11-04 Genesis Microchip Inc. Packet based video display interface and methods of use thereof
US8059673B2 (en) 2003-05-01 2011-11-15 Genesis Microchip Inc. Dynamic resource re-allocation in a packet based video display interface
US7620062B2 (en) * 2003-05-01 2009-11-17 Genesis Microchips Inc. Method of real time optimizing multimedia packet transmission rate
US7405719B2 (en) * 2003-05-01 2008-07-29 Genesis Microchip Inc. Using packet transfer for driving LCD panel driver electronics
US8204076B2 (en) 2003-05-01 2012-06-19 Genesis Microchip Inc. Compact packet based multimedia interface
US7424558B2 (en) 2003-05-01 2008-09-09 Genesis Microchip Inc. Method of adaptively connecting a video source and a video display
US7839860B2 (en) 2003-05-01 2010-11-23 Genesis Microchip Inc. Packet based video display interface
US20040221315A1 (en) * 2003-05-01 2004-11-04 Genesis Microchip Inc. Video interface arranged to provide pixel data independent of a link character clock
US8068485B2 (en) * 2003-05-01 2011-11-29 Genesis Microchip Inc. Multimedia interface
KR100547450B1 (ko) * 2003-06-23 2006-01-31 신코엠 주식회사 디스플레이 패널 구동용 메모리 장치 및 그 구동방법
US20050057464A1 (en) * 2003-09-15 2005-03-17 Ching-Tung Wang Method of driving a liquid crystal display device
US7800623B2 (en) * 2003-09-18 2010-09-21 Genesis Microchip Inc. Bypassing pixel clock generation and CRTC circuits in a graphics controller chip
US7487273B2 (en) * 2003-09-18 2009-02-03 Genesis Microchip Inc. Data packet based stream transport scheduler wherein transport data link does not include a clock line
US7634090B2 (en) * 2003-09-26 2009-12-15 Genesis Microchip Inc. Packet based high definition high-bandwidth digital content protection
US7613300B2 (en) * 2003-09-26 2009-11-03 Genesis Microchip Inc. Content-protected digital link over a single signal line
JP4894218B2 (ja) * 2005-10-07 2012-03-14 セイコーエプソン株式会社 半導体集積回路
EP1804308B1 (en) * 2005-12-23 2012-04-04 Novaled AG An organic light emitting device with a plurality of organic electroluminescent units stacked upon each other
JP5019427B2 (ja) * 2006-12-07 2012-09-05 ルネサスエレクトロニクス株式会社 駆動ドライバ、シフトレジスタ及び表示装置
US20090094658A1 (en) * 2007-10-09 2009-04-09 Genesis Microchip Inc. Methods and systems for driving multiple displays
US20090262667A1 (en) * 2008-04-21 2009-10-22 Stmicroelectronics, Inc. System and method for enabling topology mapping and communication between devices in a network
US20100183004A1 (en) * 2009-01-16 2010-07-22 Stmicroelectronics, Inc. System and method for dual mode communication between devices in a network
US8429440B2 (en) 2009-05-13 2013-04-23 Stmicroelectronics, Inc. Flat panel display driver method and system
US8760461B2 (en) 2009-05-13 2014-06-24 Stmicroelectronics, Inc. Device, system, and method for wide gamut color space support
US8156238B2 (en) 2009-05-13 2012-04-10 Stmicroelectronics, Inc. Wireless multimedia transport method and apparatus
US8860888B2 (en) * 2009-05-13 2014-10-14 Stmicroelectronics, Inc. Method and apparatus for power saving during video blanking periods
US8468285B2 (en) * 2009-05-18 2013-06-18 Stmicroelectronics, Inc. Operation of video source and sink with toggled hot plug detection
US8582452B2 (en) 2009-05-18 2013-11-12 Stmicroelectronics, Inc. Data link configuration by a receiver in the absence of link training data
US8291207B2 (en) * 2009-05-18 2012-10-16 Stmicroelectronics, Inc. Frequency and symbol locking using signal generated clock frequency and symbol identification
US8370554B2 (en) * 2009-05-18 2013-02-05 Stmicroelectronics, Inc. Operation of video source and sink with hot plug detection not asserted
JP5410848B2 (ja) * 2009-06-11 2014-02-05 ルネサスエレクトロニクス株式会社 表示装置
KR101761558B1 (ko) * 2010-03-12 2017-07-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 입력 회로를 구동하는 방법 및 입출력 장치를 구동하는 방법
WO2011111506A1 (en) 2010-03-12 2011-09-15 Semiconductor Energy Laboratory Co., Ltd. Method for driving circuit and method for driving display device
US8671234B2 (en) 2010-05-27 2014-03-11 Stmicroelectronics, Inc. Level shifting cable adaptor and chip system for use with dual-mode multi-media device
US10163385B2 (en) * 2015-04-10 2018-12-25 Apple Inc. Display driver circuitry with selectively enabled clock distribution
CN104810004A (zh) * 2015-05-25 2015-07-29 合肥京东方光电科技有限公司 时钟信号生成电路、栅极驱动电路、显示面板及显示装置
CN108665930A (zh) * 2017-04-01 2018-10-16 北京兆易创新科技股份有限公司 一种nand闪存芯片
KR102513173B1 (ko) * 2017-11-15 2023-03-24 삼성전자주식회사 픽셀 그룹별 독립적 제어가 가능한 디스플레이 장치 및 방법
CN113257165B (zh) * 2021-04-16 2022-09-20 深圳天德钰科技股份有限公司 数据驱动电路以及显示装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6350717A (ja) 1986-08-20 1988-03-03 Mitsubishi Chem Ind Ltd 移動量計測装置
JPH0654421B2 (ja) * 1987-12-07 1994-07-20 シャープ株式会社 マトリクス型液晶表示装置の列電極駆動回路
GB9219836D0 (en) * 1992-09-18 1992-10-28 Philips Electronics Uk Ltd Electronic drive circuits for active matrix devices,and a method of self-tasting and programming such circuits
JPH0850465A (ja) * 1994-05-30 1996-02-20 Sanyo Electric Co Ltd シフトレジスタ及び表示装置の駆動回路
US5949397A (en) * 1994-08-16 1999-09-07 Semiconductor Energy Laboratory Co., Ltd. Peripheral driver circuit of Liquid crystal electro-optical device
JPH08212793A (ja) * 1994-11-29 1996-08-20 Sanyo Electric Co Ltd シフトレジスタおよび表示装置
JP3272209B2 (ja) * 1995-09-07 2002-04-08 アルプス電気株式会社 Ｌｃｄ駆動回路
JP3647523B2 (ja) * 1995-10-14 2005-05-11 株式会社半導体エネルギー研究所 マトリクス型液晶表示装置
WO1997015041A1 (en) * 1995-10-16 1997-04-24 Kabushiki Kaisha Toshiba Display
JPH09182004A (ja) 1995-12-21 1997-07-11 Sharp Corp 走査回路および画像表示装置
JP3294114B2 (ja) * 1996-08-29 2002-06-24 シャープ株式会社 データ信号出力回路および画像表示装置
TW440742B (en) * 1997-03-03 2001-06-16 Toshiba Corp Flat panel display device

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Publication number Publication date
US6437768B1 (en) 2002-08-20
JPH10301536A (ja) 1998-11-13

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