JP2005234077A - データ信号線駆動回路およびそれを備えた表示装置 - Google Patents

Abstract

【課題】ソースドライバ回路において生成されるサンプリングパルスの重なり等による表示品位の悪化が抑制される表示装置を提供する。
【解決手段】ソースドライバ１０１のシフトレジスタ回路２２に含まれる初段のＤラッチ３０１の出力信号Ｑ１は、クロック信号ＳＣＫの立ち上がりに合わせて立ち上がり、次段のＤラッチ３０２の出力信号Ｑ２は、反転クロック信号ＳＣＫＢの立ち上がりに合わせて立ち上がる。ＮＡＮＤゲート３１１は、これらの出力信号Ｑ１，Ｑ２の否定論理積を示すサンプリングパルスＮ１を生成する。このようにソースドライバ１０１は、クロック信号ＳＣＫＢの立ち上がりでサンプリングパルスを立ち上げ、クロック信号ＳＣＫの立ち上がりでサンプリングパルスを立ち下げるので、サンプリングパルスの重なりが防止されることにより、表示映像にざらつきや縞模様を生じることがなく、高画質な映像を表示できる。
【選択図】図３

Description

本発明は、アナログ映像信号が入力されるデータ信号線駆動回路を備えたアクティブマトリックス型液晶表示装置等の表示装置に関するものであり、より詳しくは、そのような表示装置において使用されるアナログ方式のデータ信号線駆動回路に関する。

まず、図８等を参照して一般的な従来のアナログ点順次駆動方式の液晶表示装置について説明する。図８は、従来の液晶表示装置の一例を示すブロック図である。この液晶表示装置は、データ信号線駆動回路としてのソースドライバ１０１と、走査信号線駆動回路としてのゲートドライバ１０２と、複数の画素形成部がマトリクス状に配列された画素アレイからなる表示部１０３と、表示制御回路としての液晶コントローラ６００とを備えており、表示部１０３とソースドライバ１０１とゲートドライバ１０２とにより本体部１００が構成される。

表示部１０３は、外部の信号源から液晶コントローラ６００が受け取る画像データの表す画像における水平走査線にそれぞれが対応する複数本（ｍ本）の走査信号線であるゲートバスラインＧＬ１〜ＧＬｍと、それらのゲートバスラインＧＬ１〜ＧＬｍのそれぞれと交差する複数本（ｎ本）のデータ信号線であるソースバスラインＳＬ１〜ＳＬｎと、それらのゲートバスラインＧＬ１〜ＧＬｍとソースバスラインＳＬ１〜ＳＬｎとの交差点にそれぞれ対応して設けられた複数個（ｍ×ｎ個）の画素形成部とを含む。これらの画素形成部はマトリクス状に配置されて上記画素アレイを構成し、各画素形成部は、対応する交差点を通過するソースバスラインにソース端子が接続される共に当該交差点を通過するゲートバスラインにゲート端子が接続されたスイッチング素子であるＴＦＴ（Thin Film Transistor：薄膜トランジスタ）１０と、そのＴＦＴのドレイン端子に接続された画素電極と、上記複数の画素形成部に共通に設けられた対向電極である共通電極と、上記複数の画素形成部に共通に設けられ画素電極と共通電極との間に挟持された液晶層とからなり、必要に応じ、画素電極と共通電極とによって形成される容量に並列に補助容量が付加される。そして、画素電極と共通電極とにより形成される容量（補助容量が付加されている場合にはこれに補助容量を加えた容量）により、画素容量が構成される。

液晶コントローラ６００は、外部の信号源から画像データを示すビデオ信号を受け取り、そのビデオ信号の表す画像を表示部１０３に表示させるための信号として、ソースドライバ用スタートパルスＳＳＰと、ソースドライバ用クロック信号ＳＣＫおよびその論理反転信号ＳＣＫＢと、ソースバスラインＳＬ１〜ＳＬｎに印加すべきアナログ電圧を示すアナログビデオ信号ＤＡＴと、ゲートドライバ用スタートパルスＧＳＰと、ゲートドライバ用クロック信号ＧＣＫおよびその論理反転信号ＧＣＫＢと、上記クロック信号ＧＣＫの２倍の周波数を有するクロック信号ＧＰＳとを生成する。なお、これらの信号については公知であるため詳しい説明は省略する。

ソースドライバ１０１は、ソースドライバ用スタートパルスＳＳＰと、ソースドライバ用クロック信号ＳＣＫおよびその論理反転信号ＳＣＫＢと、アナログビデオ信号ＤＡＴとを液晶コントローラ６００から受け取り、これらの信号に基づき表示部１０３に対して点順次駆動を行う。すなわち、ソースドライバ１０１は、これらの信号に基づき、各水平走査期間においてアナログビデオ信号ＤＡＴの示す電圧を所定期間ずつソースバスラインＳＬ１〜ＳＬｎに順次印加していく。

ゲートドライバ１０２は、ゲートドライバ用スタートパルスＧＳＰと、ゲートドライバ用クロック信号ＧＣＫおよびその論理反転信号ＧＣＫＢと、クロック信号ＧＰＳとを液晶コントローラ６００から受け取り、これらの信号に基づき、各垂直走査期間において、ゲートバスラインＧＬ１〜ＧＬｍを１水平走査期間ずつ順次に選択し、選択したゲートバスラインにアクティブな走査信号（ＴＦＴをオンさせる電圧）を印加する。

上記のようにして表示部１０３において、ソースバスラインＳＬ１〜ＳＬｎには、ソースドライバ１０１からアナログビデオ信号ＤＡＴがデータ信号Ｓ１〜Ｓｎとしてそれぞれ印加され、ゲートバスラインＧＬ１〜ＧＬｍには、ゲートドライバ１０２から走査信号Ｇ１〜Ｇｍがそれぞれ印加される。これにより、表示部１０３における各画素容量には、アナログビデオ信号ＤＡＴに応じた電圧が保持され、液晶層には、アナログビデオ信号ＤＡＴに応じて画素電極と共通電極との電位差に相当する電圧が印加される。表示部１０３は、この印加電圧によって液晶層の光透過率を制御することにより、外部の信号源から受け取ったビデオ信号の示す画像を表示する。

なお、上記液晶表示装置では、多結晶シリコンまたは連続粒界結晶シリコン（Continuous Grain Silicon）（以下「ＣＧシリコン」という）等によって、ソースドライバ１０１およびゲートドライバ１０２を表示部１０３と同一の基板上（ガラスまたは石英等からなる基板上）に形成することができる。このように同一基板上に表示部と駆動回路部とが一体的に形成された液晶表示装置は、「ドライバーモノリシック型液晶表示装置」と呼ばれている。この場合、上記液晶表示装置における本体部１００が、駆動回路を含む表示パネルとなる。

図９は、上記ソースドライバ１０１の構成を示す回路図である。このソースドライバ１０１には、１水平走査期間毎にＨレベルとなるスタートパルスＳＳＰと、ソースドライバ用クロック信号ＳＣＫ，ＳＣＫＢと、アナログビデオ信号ＤＡＴとが、それぞれ与えられる。このソースドライバ１０１は、図９に示すように、シフトレジスタとして機能するＤラッチ３０１〜３０５を含む複数のＤラッチと、これらのうち隣接する各２つの出力信号の否定論理積を示す信号を生成するＮＡＮＤゲート３１１〜３１３を含む複数のＮＡＮＤゲートと、受け取った信号を論理反転させる複数のインバータと、互いに並列に接続されたＮチャネルトランジスタおよびＰチャネルトランジスタからなるアナログスイッチとを備えている。

このような構成のソースドライバ１０１に図１０（ａ）〜（ｃ）に示すスタートパルス信号ＳＳＰ、クロック信号ＳＣＫ，ＳＣＫＢが入力されると、各Ｄラッチ３０１〜３０４の出力信号Ｑ１，Ｑ２，Ｑ３，Ｑ４として、図１０（ｄ）〜（ｇ）に示すような信号が生成される。これらの出力信号Ｑ１，Ｑ２がＮＡＮＤゲート３１１に、出力信号Ｑ２，Ｑ３がＮＡＮＤゲート３１２に、出力信号Ｑ３，Ｑ４がＮＡＮＤゲート３１３にそれぞれ入力されると、否定論理積を示すサンプリングパルスＮ１，Ｎ２，Ｎ３が生成される。なお、説明の便宜のため、図１０（ｈ）〜（ｊ）においては、これらのサンプリングパルスＮ１，Ｎ２，Ｎ３に代えて、論理反転されたサンプリングパルスである反転サンプリングパルスＮ１Ｂ，Ｎ２Ｂ，Ｎ３Ｂが示されている。これらのサンプリングパルスＮ１，Ｎ２，Ｎ３は対応するアナログスイッチに与えられ、これらのサンプリングパルスＮ１，Ｎ２，Ｎ３がアクティブのとき、すなわち図１０（ｈ）〜（ｊ）においてハイの論理レベル（Ｈレベル）である期間にアナログスイッチはオンするので、そのときの図１０（ｋ）に示すアナログビデオ信号ＤＡＴのアナログ電圧が映像データとして、当該アナログスイッチに接続されるソースバスラインに与えられる。

ここで、図１０（ｈ）〜（ｊ）に示すような反転サンプリングパルスのＨレベルである期間は、互いに重複していない。しかし、或る反転サンプリングパルスの立ち下がり期間とその次の反転サンプリングパルスの立ち上がり期間とは重複している（以下、この期間を「重複期間」という）。この重複期間は、従来のソースドライバ１０１では、或る反転サンプリングパルスの立ち下がりのタイミングとその次の反転サンプリングパルスの立ち上がりのタイミングとが、それぞれ同一のクロック信号のタイミングに合わせられていることにより生じる。また、ソースドライバ１０１を構成する回路に含まれるトランジスタの特性ばらつき等により、一部のサンプリングパルスのタイミングが他とずれることがある。このときには或る反転サンプリングパルスのＨレベル期間とその次（またはその前）の反転サンプリングパルスの立ち上がり期間（または立ち下がり期間）とが部分的に重複することがある。

このように、隣り合うサンプリングパルスに上記重複期間がある場合、関連するソースバスラインに書き込まれるアナログビデオ信号ＤＡＴの電位に変動を生じることがある。例えば、図１０（ｉ）に示す反転サンプリングパルスＮ２Ｂが完全に非アクティブになる前、すなわちＨレベル期間中および立ち下がり期間中に、その次の反転サンプリングパルスＮ３が立ち上がることにより、対応するアナログスイッチがオンされることがある。これは、アナログスイッチのオン電圧がＨレベルの電圧よりも相当程度低いことによる。そのとき、アナログビデオ信号ＤＡＴは、反転サンプリングパルスＮ２に対応して設けられるソースバスラインＳＬ２だけでなく、反転サンプリングパルスＮ３に対応して設けられるソースバスラインＳＬ３にも引き込まれる（印加される）ことになる。その結果、ソースバスラインＳＬ２に印加されるべきアナログビデオ信号ＤＡＴの電位が低下する。図１１は、このような電位変化を概略的に示す波形図である。図１１に示すように、ソースバスラインＳＬ２の電位は、所定の電位差ΔＶだけ所望の値より低下することになる。このことにより、所望の画素電位が得られなくなるので、正常な表示が困難となる。特に、サンプリングパルスの上記重複期間にばらつきがあるときには、アナログビデオ信号ＤＡＴの電位変動量（低下量）にもばらつきが生じるので、このことにより表示される映像にざらつきや縞模様を生じる可能性がある。

そこで、従来より、シフトレジスタからの出力信号を受け取る所定の遅延回路を含むパルス幅制御用の回路を新たに設け、このパルス幅制御回路により各サンプリングパルスの立ち上がり期間と立ち下がり期間とが互いに重ならないよう、これらのパルス幅を適宜小さく設定するソースドライバがある。このことにより、サンプリングパルスの重なりに起因するアナログビデオ信号ＤＡＴの電位低下を抑制することができるので、表示映像にざらつきや縞模様が発生することを防止することができる。
特開平１１−２７２２２６号公報

しかしながら、上記従来のソースドライバにおけるパルス幅制御回路は、ソースドライバ用クロック信号ＳＣＫ，ＳＣＫＢの双方の立ち下がりまたは立ち上がりのタイミングを使用する。しかし、これらの信号は異なる信号であるため、それぞれの信号における上記タイミングがばらつくことがある。このときには、サンプリングパルスのタイミングにばらつきを生じる。また、これらの信号を伝送するための信号線は異なる配線であるため、レイアウトを決定する際にこれらの配線の容量および抵抗を慎重に考慮しなければならなくなる。

さらに、上記従来のソースドライバにおけるパルス幅制御回路では、ソースドライバ用クロック信号ＳＣＫの立ち下がりおよび立ち上がりのタイミングが使用されてもよいが、このときにもサンプリングパルスのタイミングにばらつきを生じることがある。このばらつきは、クロック信号ＳＣＫを生成するためのバッファ回路の構成により生じる。図１２は、このバッファ回路の構成を示す回路図である。図１２に示すように、このバッファ回路には、Ｎチャネル型およびＰチャネル型の２種類のトランジスタが使用されているので、このトランジスタの種類に基づく能力の違いにより、生成されるクロック信号ＳＣＫの立ち上がりタイミングと立ち下がりタイミングとにずれを生じることがある。

さらにまた、上記のようなタイミングのばらつきの他、パルス幅制御回路内のトランジスタ特性のばらつき等により、サンプリングパルスの幅にもばらつきを生じることがある。このことにより、ソースバスラインの充電時間（電圧印加時間）が異なることがあるので、その結果、表示映像にざらつきや縞模様が発生することにより、表示品位が悪化することがある。

そこで、本発明は、データ信号線駆動回路（ソースドライバ）において生成されるサンプリングパルスの重なりやサンプリングパルスの幅またはタイミングのばらつき等による表示品位の悪化が抑制される表示装置を提供することを目的とする。

第１の発明は、表示すべき画像を表すアナログ信号を所定のクロック信号に基づきサンプリングすることによって順次得られるアナログ電圧を、前記画像を形成するための複数の画素形成部に接続される複数のデータ信号線に順次印加するアナログ方式のデータ信号線駆動回路であって、
前記データ線の本数に応じた段数のシフトレジスタであって各段の出力信号が前記クロック信号に応じて順次アクティブとなるシフトレジスタを含み、当該シフトレジスタの出力信号に基づき、前記データ線の本数に応じた数のサンプリング信号であって前記クロック信号の立ち上がりから立ち下がりまでに応じた期間だけ順次アクティブとなる、または前記クロック信号の立ち下がりから立ち上がりまでに応じた期間だけ順次アクティブとなるサンプリング信号を出力するサンプリングパルス生成回路と、
前記サンプリング信号のそれぞれに対応して設けられ、対応するサンプリング信号がアクティブのときにオンされ非アクティブのときにオフされるスイッチ手段を含み、当該スイッチ手段がオン状態のとき、前記アナログ信号を伝達するアナログ映像信号線と対応するデータ信号線とを電気的に接続するアナログスイッチ回路と
を備えることを特徴とする。

第２の発明は、第１の発明において、
前記サンプリングパルス生成回路は、前記クロック信号の立ち上がりに応じて前記シフトレジスタから出力される出力信号と、前記クロック信号の論理反転信号の立ち上がりに応じて前記シフトレジスタから出力される出力信号との論理演算により、または前記クロック信号の立ち下がりに応じて前記シフトレジスタから出力される出力信号と、前記クロック信号の論理反転信号の立ち下がりに応じて前記シフトレジスタから出力される出力信号との論理演算により前記サンプリング信号を生成することを特徴とする。

第３の発明は、第２の発明において、
前記シフトレジスタは、段数に応じた数のラッチであって、それぞれ交互に順次配置される、前記クロック信号の立ち上がりに応じてアクティブな信号を出力するラッチと、前記クロック信号の論理反転信号の立ち上がりに応じてアクティブな信号を出力するラッチとを含み、
前記サンプリングパルス生成回路は、前記ラッチのうち奇数段のラッチおよび当該ラッチの次段のラッチからの２つの出力信号の論理積または否定論理積を示す信号を前記サンプリング信号として出力する論理回路を含むことを特徴とする。

第４の発明は、第１から第３までのいずれか１つの発明において、
前記クロック信号のデューティ比を任意の値に設定する調整部をさらに備えることを特徴とする。

第５の発明は、第１から第４までのいずれか１つの発明において、
前記サンプリングパルス生成回路および前記アナログスイッチ回路は、薄膜トランジスタにより構成されることを特徴とする。

第６の発明は、第１から第５でいずれか１つの発明のデータ信号線駆動回路を備えることを特徴とする表示装置である。

第７の発明は、第６の発明において、
前記データ信号線駆動回路は、前記複数の画素形成部が形成された基板と同一の基板上に形成されていることを特徴とする。

第８の発明は、第７の発明において、
前記データ信号線駆動回路は、非晶質シリコン、多結晶シリコン、または単結晶シリコンを使用した薄膜トランジスタにより構成されることを特徴とする。

第９の発明は、表示すべき画像を表すアナログ信号を所定のクロック信号に基づきサンプリングすることによって順次得られるアナログ電圧を、前記画像を形成するための複数の画素形成部に接続される複数のデータ信号線に順次印加するアナログ方式のデータ信号線駆動方法であって、
前記データ線の本数に応じた数のサンプリング信号であって前記クロック信号の立ち上がりから立ち下がりまでに応じた期間だけ順次アクティブとなる、または前記クロック信号の立ち下がりから立ち上がりまでに応じた期間だけ順次アクティブとなるサンプリング信号を出力するサンプリングパルス生成ステップと、
前記サンプリング信号がアクティブのとき、前記アナログ信号を伝達するアナログ映像信号線と対応するデータ信号線とを電気的に接続するアナログスイッチステップと
を含むことを特徴とする。

第１０の発明は、第９の発明において、
前記サンプリングパルス生成ステップでは、前記クロック信号の立ち上がりに応じて生成される信号と、前記クロック信号の論理反転信号の立ち上がりに応じて生成される信号との論理演算により、または前記クロック信号の立ち下がりに応じて生成される信号と、前記クロック信号の論理反転信号の立ち下がりに応じて生成される信号との論理演算により前記サンプリング信号が生成されることを特徴とする。

第１１の発明は、第９または第１０の発明において、
前記クロック信号のデューティ比を任意の値に設定する調整ステップをさらに含むことを特徴とする。

上記第１の発明によれば、所定のクロック信号の立ち上がりから立ち下がりまでに応じた期間だけ順次アクティブとなる、またはクロック信号の立ち下がりから立ち上がりまでに応じた期間だけ順次アクティブとなるサンプリング信号が使用されるので、サンプリング信号のアクティブな期間の重なりが防止されるとともに、サンプリング信号の立ち上がりのタイミングにばらつきを生じることが防止される。よって、本データ信号線駆動回路は、表示される映像にざらつきや縞模様を生じることがなく、高画質な映像を表示させることができる。

上記第２の発明によれば、クロック信号の立ち上がりに応じてシフトレジスタから出力される出力信号と、クロック信号の論理反転信号の立ち上がりに応じてシフトレジスタから出力される出力信号との論理演算等によりサンプリング信号が生成されるので、サンプリング信号のアクティブな期間の重なりが防止されるとともに、サンプリング信号の立ち上がりまたは立ち下がりのタイミングやパルス幅にばらつきを生じることが防止される。よって、本データ信号線駆動回路は、表示される映像にざらつきや縞模様を生じることがなく、高画質な映像を表示させることができる。

上記第３の発明によれば、クロック信号の立ち上がりに応じてアクティブな信号を出力するラッチと、クロック信号の論理反転信号の立ち上がりに応じてアクティブな信号を出力するラッチとが交互に順次配置される段数に応じた数のラッチと、奇数段のラッチおよび当該ラッチの次段のラッチからの２つの出力信号の論理積または否定論理積を示す信号をサンプリング信号として出力する論理回路を備えることにより、サンプリング信号の重なりが防止されるとともに、サンプリング信号の立ち上がりまたは立ち下がりのタイミングやパルス幅にばらつきを生じることが防止されるデータ信号線駆動回路を構成することができる。

上記第４の発明によれば、所定の調整部によりデューティ比を任意の値に設定することができるので、サンプリング信号が互いに重なることなく、そのパルス幅を任意に設定することができる。

上記第５の発明によれば、例えばガラス基板や石英基板等の透明基板の上にトランジスタが形成されるので、簡素な装置構成で配線容量が小さいデータ信号線駆動回路を形成することができる。

上記第６の発明によれば、低コストで小さなデータ信号線駆動回路を含む表示装置を実現することができる。

上記第７の発明によれば、いわゆるドライバモノリシック型の表示装置として、小型化および軽量化が実現され、さらに配線容量を小さくするとともに消費電力を低くした表示装置を実現することができる。

上記第８の発明によれば、非晶質シリコン、多結晶シリコン、または単結晶シリコンを使用した薄膜トランジスタにより、例えばガラス基板や石英基板等の透明基板の上にトランジスタが形成されるので、簡素な装置構成で配線容量が小さいデータ信号線駆動回路を含む表示装置を実現することができる。

上記第９の発明によれば、上記第１の発明と同様に、サンプリング信号のアクティブな期間の重なりが防止されるとともに、サンプリング信号の立ち上がりのタイミングにばらつきを生じることが防止されるので、表示される映像にざらつきや縞模様を生じることがなく、高画質な映像を表示させることができる。

上記第１０の発明によれば、上記第２の発明と同様に、サンプリング信号のアクティブな期間の重なりが防止されるとともに、サンプリング信号の立ち上がりのタイミングにばらつきを生じることが防止されるので、表示される映像にざらつきや縞模様を生じることがなく、高画質な映像を表示させることができる。

上記第１１の発明によれば、上記第４の発明と同様に、デューティ比を任意の値に設定することができるので、サンプリング信号が互いに重なることなく、そのパルス幅を任意に設定することができる。

以下、添付図面を参照しつつ本発明の一実施形態について説明する。

＜１．液晶表示装置の全体構成および動作＞
まず、本発明の一実施形態に係るソースドライバ（データ信号線駆動回路）を備えたアナログ点順次駆動方式の液晶表示装置における全体的な構成および動作について説明する。この液晶表示装置は、アクティブマトリクス形の表示部を備え、ガラス基板や石英基板等の透明基板の上にソースドライバ、ゲートドライバ、および表示部が形成された、いわゆるドライバモノリシック型の液晶表示装置である。なお、本液晶表示装置はこのようなドライバモノリシック型に限定されないが、この構成によれば、装置の小型化および軽量化が実現され、さらに配線容量を小さくするとともに消費電力を低くすることができるため、好適である。

さらに詳しく説明すると、この基板はポリシリコンの薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が形成される基板であって、６００℃以下のプロセス温度で、ガラス基板上に活性層となるポリシリコン薄膜を形成後、ゲート絶縁膜を挟んでゲート電極および層間絶縁膜を形成し、さらに配線層および透明導電膜等を形成することにより作製される。このプロセスにより、画素および関連する各回路を同一基板上に容易に形成することができる。また、上記ポリシリコンは、連続粒界結晶シリコン（ＣＧシリコン）であってもよいし、これに代えて、非晶質（アモルファス）シリコンや単結晶シリコンであってもよい。

そして、この液晶表示装置は、図８に示す従来の液晶表示装置と同様、液晶コントローラ６００を備え、ソースドライバ１０１、ゲートドライバ１０２、および表示部１０３からなる本体部１００に対し、液晶コントローラ６００から表示部１０３を駆動するための各種の信号が供給される。

＜２．本体部の構成例および動作＞
図１は、本実施形態に係るソースドライバを備えた上記液晶表示装置における本体部１００の構成例を示すブロック図である。

この構成例の場合、液晶コントローラ６００は、外部の所定の信号源から受け取った画像データを示すビデオ信号の表す画像を表示部１０３に表示させるための信号として、ソースドライバ用スタートパルスＳＳＰと、ソースドライバ用クロック信号ＳＣＫおよびその論理反転信号ＳＣＫＢと、表示されるべき画像を示すアナログビデオ信号ＤＡＴと、ゲートドライバ用スタートパルスＧＳＰと、ゲートドライバ用クロック信号ＧＣＫおよびその論理反転信号ＧＣＫＢと、上記クロック信号ＧＣＫの２倍の周波数を有するクロック信号ＧＰＳとを生成する。なお、これらの信号について公知であることは前述した。

以下、このような本体部１００の各構成要素について説明する。
表示部１０３は、図８に示す従来の液晶表示装置と同様であって、外部の信号源から液晶コントローラ６００が受け取る画像データの表す画像における水平走査線にそれぞれが対応する複数本（ｍ本）の走査信号線であるゲートバスラインＧＬ１〜ＧＬｍと、それらのゲートバスラインＧＬ１〜ＧＬｍのそれぞれと交差する複数本（ｎ本）のデータ信号線であるソースバスラインＳＬ１〜ＳＬｎと、それらのゲートバスラインＧＬ１〜ＧＬｍとソースバスラインＳＬ１〜ＳＬｎとの交差点にそれぞれ対応して設けられた複数個（ｍ×ｎ個）の画素形成部とを含む。これらの画素形成部はマトリクス状に配置されて上記画素アレイを構成し、各画素形成部は、対応する交差点を通過するソースバスラインにソース端子が接続される共に当該交差点を通過するゲートバスラインにゲート端子が接続されたスイッチング素子であるＴＦＴ１０と、そのＴＦＴのドレイン端子に接続された画素電極と、上記複数の画素形成部に共通に設けられた対向電極である共通電極と、上記複数の画素形成部に共通に設けられ画素電極と共通電極との間に挟持された液晶層とからなり、必要に応じ、画素電極と共通電極とによって形成される容量に並列に補助容量が付加される。そして、画素電極と共通電極とにより形成される容量（補助容量が付加されている場合にはこれに補助容量を加えた容量）により、画素容量が構成される。

ソースドライバ１０１は、ソースドライバ用スタートパルスＳＳＰと、ソースドライバ用クロック信号ＳＣＫおよびその論理反転信号ＳＣＫＢと、アナログビデオ信号ＤＡＴとを液晶コントローラ６００から受け取り、これらの信号に基づき表示部１０３に対して点順次駆動を行う。すなわち、ソースドライバ１０１は、これらの信号に基づき、各水平走査期間においてアナログビデオ信号ＤＡＴの示す電圧を所定期間ずつソースバスラインＳＬ１〜ＳＬｎに順次印加していく。

ゲートドライバ１０２は、ゲートドライバ用スタートパルスＧＳＰと、ゲートドライバ用クロック信号ＧＣＫおよびその論理反転信号ＧＣＫＢと、クロック信号ＧＰＳとを液晶コントローラ６００から受け取り、これらの信号に基づき、各垂直走査期間において、ゲートバスラインＧＬ１〜ＧＬｍを１水平走査期間ずつ順次に選択し、選択したゲートバスラインにアクティブな走査信号（ＴＦＴをオンさせる電圧）を印加する。なお、上記クロック信号ＧＰＳは、隣り合うゲートバスラインに与えられる走査信号が互いに重複する期間を含まないようにするために使用される。

上記のようにして表示部１０３において、ソースバスラインＳＬ１〜ＳＬｎには、ソースドライバ１０１からアナログビデオ信号ＤＡＴがデータ信号Ｓ１〜Ｓｎとしてそれぞれ印加され、ゲートバスラインＧＬ１〜ＧＬｍには、ゲートドライバ１０２から走査信号Ｇ１〜Ｇｍがそれぞれ印加される。これにより、表示部１０３における各画素容量には、アナログビデオ信号ＤＡＴに応じた電圧が保持され、液晶層には、アナログビデオ信号ＤＡＴに応じて画素電極と共通電極との電位差に相当する電圧が印加される。表示部１０３は、この印加電圧によって液晶層の光透過率を制御することにより、外部の信号源から受け取ったビデオ信号の示す画像を表示する。

＜３．ソースドライバの構成および動作＞
図２は、本実施形態に係るソースドライバ１０１の構成を示すブロック図である。このソースドライバ１０１は、サンプリングパルス生成部２１と、上記複数のソースバスラインＳＬ１〜ＳＬｎにそれぞれ接続される複数のアナログスイッチを含むアナログスイッチ部３１とを備えている。そして、サンプリングパルス生成部２１には、１水平走査期間毎にＨレベルとなるスタートパルスＳＳＰと、ソースドライバ用クロック信号ＳＣＫおよびその論理反転信号ＳＣＫＢとが入力され、アナログスイッチ部３１にはアナログビデオ信号ＤＡＴが入力される。

サンプリングパルス生成部２１は、スタートパルスＳＳＰをクロック信号ＳＣＫ，ＳＣＫＢに応じて１水平走査期間の間に入力端から出力端まで順次シフトさせるシフトレジスタ回路２２を含んでおり、このシフトレジスタ回路２２の各段の出力信号に基づき、所定時間ずつ順次アクティブとなる複数のサンプリングパルスＮ１，Ｎ２，Ｎ３，…，Ｎｎを出力する。

アナログスイッチ部３１は、複数のアナログスイッチを含んでおり、これら複数のアナログスイッチには、制御信号としてサンプリングパルスＮ１，Ｎ２，Ｎ３，…，Ｎｎがそれぞれ入力される。これにより、各アナログスイッチは、制御信号として入力されるサンプリングパルスがアクティブのときにはオン状態となり、非アクティブのときにはオフ状態となる。したがって、各ソースバスラインに対応するサンプリングパルスがアクティブのときに、当該ソースバスラインにはアナログビデオ信号ＤＡＴが与えられ、非アクティブのときには、当該ソースバスラインは、アナログビデオ信号ＤＡＴを伝送する信号線から電気的に切り離される。

上記のようなシフトレジスタ回路２２を含むサンプリングパルス生成部２１とアナログスイッチ部３１の詳細な構成について、図３を参照してさらに説明する。図３は、このようなソースドライバ１０１の構成を示す回路図である。シフトレジスタ回路２２は、Ｄラッチ３０１〜３０６を含む複数のＤラッチを備え、サンプリングパルス生成部２１は、これらの他、これらのうち隣接する各２つの出力信号の否定論理積を示す信号を生成するＮＡＮＤゲート３１１〜３１３を含む複数のＮＡＮＤゲートを備える。また、アナログスイッチ部３１は、受け取った信号を論理反転させる複数のインバータと、互いに並列に接続されたＮチャネルトランジスタおよびＰチャネルトランジスタからなるアナログスイッチ３２１〜３２３を含む複数のアナログスイッチとを備えている。

さらに、シフトレジスタ回路２２を構成する単位回路である上記Ｄラッチの構成について説明する。このＤラッチは、例えば２つのクロックドインバータと１つのインバータとからなる。図４は、このようなＤラッチの回路構成の一例を示す図である。図４に示すように、この回路はクロックドインバータ７０，７２とインバータ７１とを含み、クロックドインバータ７０に入力されたパルスは、クロック信号ＳＣＫ，ＳＣＫＢに応じてシフトされたパルスとしてインバータ７１から出力される。

なお、シフトレジスタ回路２２は、入力されたパルスを所定の方向切り替え信号により指定された方向へシフトするものであってもよい。図５は、このようなシフトレジスタ回路を構成する単位回路の構成例を示す図である。図５に示すように、この単位回路はクロックドインバータ７３〜７６を含み、この単位回路に入力されたパルス（すなわちクロックドインバータ７３またはクロックドインバータ７６に入力されたパルス）は、クロック信号ＳＣＫ，ＳＣＫＢに応じて、上記方向切り替え信号により指定される方向へシフトされたパルスとして（クロックドインバータ７４またはクロックドインバータ７５から）出力される。

なお、以上のようなシフトレジスタ回路２２を構成する単位回路は、クロック信号ＳＣＫ，ＳＣＫＢの立ち上がり（または立ち下がり）に入力されるパルスをラッチする回路（このような回路をハーフラッチ回路ともいう）であれば、その回路構成に限定はない。

このような図３に示す構成例では、シフトレジスタ回路２２に含まれる１段目および２段目のＤラッチ３０１，３０２の出力信号Ｑ１，Ｑ２は、対応するＮＡＮＤゲート３１１に入力され、３段目および４段目のＤラッチ３０３，３０４の出力信号Ｑ３，Ｑ４は、対応するＮＡＮＤゲート３１２に入力され、５段目および６段目のＤラッチ３０５，３０６の出力信号Ｑ５，Ｑ６は、対応するＮＡＮＤゲート３１３に入力される、というように、各ＮＡＮＤゲートは、対応する奇数段のＤラッチおよびその次の段の（偶数段の）Ｄラッチからの出力信号を受け取り、受け取ったこれらの信号の否定論理積を示すサンプリングパルスを出力する。すなわち、（ｐ／２）番目（ｐは２ｎ以下の偶数）のＮＡＮＤゲートは、（ｐ−１）段目のＤラッチおよびｐ段目のＤラッチからの出力信号を受け取り、上記サンプリングパルスを出力する。

そして、この構成例によるサンプリングパルス生成部２１には、クロック信号ＳＣＫおよびその論理反転信号ＳＣＫＢ（以下ではクロック信号ＳＣＫＢともいう）を伝達する２本のクロックラインが配設されており、シフトレジスタ回路２２におけるＤラッチ３０１，３０３，３０５を含む奇数段のＤラッチのクロック入力端子であるＣＫ端子には、クロック信号ＳＣＫを伝達するクロックラインが接続され、Ｄラッチ３０２，３０４，３０６を含む偶数段のＤラッチのＣＫ端子には、クロック信号ＳＣＫＢを伝達するクロックラインが接続される。また、Ｄラッチ３０１の出力端子Ｑ１はＤラッチ３０２のデータ入力端子であるＤ端子に接続される、というように、各段のＤラッチの出力端子は、次段のＤラッチのＤ端子に接続されている。

このような構成のソースドライバ１０１に図６（ａ）〜（ｃ）に示すスタートパルス信号ＳＳＰ、クロック信号ＳＣＫ，ＳＣＫＢが入力されると、各Ｄラッチ３０１〜３０６の出力端子Ｑ１〜Ｑ６からそれぞれ出力信号Ｑ１〜Ｑ６として、図６（ｄ）〜（ｉ）に示すような信号が生成される。なお、説明の便宜のため、上記出力端子および上記出力信号には同一の符号を付している。これらの出力信号Ｑ１〜Ｑ６が対応するＮＡＮＤゲートにそれぞれ入力されると、否定論理積を示すサンプリングパルスＮ１，Ｎ２，Ｎ３が生成される。なお、説明の便宜のため、図６（ｊ）〜（ｌ）においては、これらのサンプリングパルスＮ１，Ｎ２，Ｎ３に代えて、論理反転されたサンプリングパルスである反転サンプリングパルスＮ１Ｂ，Ｎ２Ｂ，Ｎ３Ｂが示されている。また、図６（ｍ）にはアナログビデオ信号ＤＡＴの波形が示されている。

ここで、シフトレジスタ回路２２における初段のＤラッチ３０１のＤ端子に図６（ａ）に示すようなスタートパルスＳＳＰが入力されるとともに、そのＣＫ端子に図６（ｂ）に示すようなクロック信号ＳＣＫが入力されると、当該Ｄラッチ３０１の出力信号Ｑ１は、図６（ｄ）に示すようにクロック信号ＳＣＫの立ち上がりに合わせて立ち上がることによりＨレベルとなる。また、シフトレジスタ回路２２における次段のＤラッチ３０２のＤ端子に上記出力信号Ｑ１が入力されるとともに、そのＣＫ端子に図６（ｃ）に示すようなクロック信号ＳＣＫＢが入力されると、当該Ｄラッチ３０２の出力信号Ｑ２は、図６（ｅ）に示すようにクロック信号ＳＣＫＢの立ち上がりに合わせて立ち上がることによりＨレベルとなる。ＮＡＮＤゲート３１１は、これらの出力信号Ｑ１，Ｑ２を受け取ることにより、これらの否定論理積を示すサンプリングパルスＮ１（図６（ｊ）ではこれらの論理積を示すサンプリングパルスＮ１Ｂが示されている）を出力する。

さらに、このサンプリングパルスＮ１は、アナログスイッチ部３１に含まれるアナログスイッチ３２１を構成する２つのトランジスタのうちのＰチャネルトランジスタのゲート端子には２つのインバータを介して入力され、Ｎチャネルトランジスタのゲート端子には１つのインバータを介して入力される。したがって、サンプリングパルスＮ１がＬレベルのとき（すなわち図６（ｊ）に示すサンプリングパルスＮ１ＢがＨレベルのとき）、アナログスイッチ３２１がオン状態となり、そのときの図６（ｍ）に示すアナログビデオ信号ＤＡＴのアナログ電圧が映像データとして、当該アナログスイッチ３２１に接続されるソースバスラインＳＬ１に与えられる。

次に、Ｄラッチ３０１，３０２と同様に、Ｄラッチ３０３，３０４もクロック信号ＳＣＫ，ＳＣＫＢに応じて出力信号Ｑ３，Ｑ４を出力する。そして、ＮＡＮＤゲート３１２は、これらの出力信号Ｑ３，Ｑ４をを受け取ることにより、これらの否定論理積を示すサンプリングパルスＮ２（図６（ｊ）ではこれらの論理積を示すサンプリングパルスＮ２Ｂが示されている）を出力する。以上のことから、上記サンプリングパルスＮ１がＬレベルのときに出力信号Ｑ４がＨレベルとなることはないので、サンプリングパルスＮ１がＬレベルの期間中に次のサンプリングパルスＮ２がＬレベルになることはない。同様に、サンプリングパルスＮ２がＬレベルのときに出力信号Ｑ６がＨレベルとなることはないので、サンプリングパルスＮ２がＬレベルの期間中にその次のサンプリングパルスＮ３がＬレベルになることはない。このように、隣り合うサンプリングパルスは互いに重複期間を持たないため、所定のソースバスラインに書き込まれるアナログビデオ信号ＤＡＴの電位がその隣のソースバスラインに引き込まれることにより低下し、所望の画素電位が得られなくなる状態にはならない。よって、表示される映像にざらつきや縞模様を生じることがないので、表示品位の悪化が抑制される。

また、すべてのサンプリングパルスは、クロック信号ＳＣＫＢの立ち上がりのタイミングで立ち下がり、クロック信号ＳＣＫの立ち上がりのタイミングで立ちあがるので、クロック信号ＳＣＫ，ＳＣＫＢの一方または双方の立ち上がりタイミングが理想的なタイミングからずれる（すなわち位相のずれが生じる）場合であっても、各サンプリングパルスの立ち上がりまたは立ち下がりのタイミングはほぼ一様にずれる。そのため、隣り合うサンプリングパルスの立ち上がりまたは立ち下がりのタイミングは、ほとんどずれを生じることがない。さらに、クロック信号ＳＣＫ，ＳＣＫＢ双方の立ち上がりまたは立ち下がりのタイミングにずれを生じる場合であっても、各サンプリングパルスの立ち下がりから立ち上がりまでの期間、すなわちサンプリングパルスの幅は、理想的な値から一様にずれる。そのため、各ソースバスラインの充電時間（電圧印加時間）にばらつきを生じることがないので、表示映像にざらつきや縞模様が発生することによる表示品位の悪化を抑制することができる。

＜４．効果＞
以上のように、本実施形態におけるソースドライバは、クロック信号ＳＣＫＢの立ち上がりタイミングでサンプリングパルスを立ち下げ、クロック信号ＳＣＫの立ち上がりタイミングでサンプリングパルスを立ち上げるので、サンプリングパルスの重なりが防止されるとともに、サンプリングパルスの立ち上がりまたは立ち下がりのタイミングやパルス幅にばらつきを生じることが防止される。よって、本液晶表示装置は、その表示映像にざらつきや縞模様を生じることがなく、高画質な映像を表示することができる。

＜５．変形例＞
上記一実施形態における液晶コントローラ６００は、クロック信号ＳＣＫ，ＳＣＫＢのデューティ比を図６（ａ），（ｂ）に示すように１／２に設定しているが、このデューティ比は任意の値に設定することができる。具体的には、液晶コントローラ６００（またはその他の制御装置）に含まれる所定のデューティ比調整部により、クロック信号ＳＣＫ，ＳＣＫＢのデューティ比を適宜の値に調整する。この調整は設計時に行われるが、装置製造時やその後の適宜の時点で行われてもよい。ここで、デューティ比とは１クロックサイクルの時間に対するＨレベルである時間（アクティブ期間）の割合を示すものである。なお、従来のデータ信号線駆動回路（例えば特許文献１を参照）では、クロック信号ＳＣＫ，ＳＣＫＢのデューティ比は１／２であることを前提とされており、そのデューティ比の調整は予定されていない。

ここで、液晶コントローラ６００（のデューティ比調整部）において、クロック信号ＳＣＫＢのデューティ比を図７（ｂ）に示すように１／２よりもに大きく設定すると（すなわちクロック信号ＳＣＫのデューティ比を図７（ａ）に示すように１／２より小さく設定すると）、図７（ｊ）に示すサンプリングパルスＮ１ＢがＨレベルとなる期間（すなわちサンプリングパルスＮ１がＬレベルとなる期間）であるサンプリングパルス幅を比較的大きく設定することができる。

具体的には、クロック信号ＳＣＫＢの立ち上がりタイミングでサンプリングパルスが立ち上げられ、クロック信号ＳＣＫの立ち上がりタイミングでサンプリングパルスが立ち下げられるので、サンプリングパルス幅はクロック信号ＳＣＫＢがＨレベルとなる期間（クロック信号ＳＣＫがＬレベルとなる期間）に等しくなる。また、或るサンプリングパルスの立ち下がりとその次のサンプリングパルスの立ち下がりとの間の期間は、クロック信号ＳＣＫＢがＬレベルとなる期間（クロック信号ＳＣＫがＨレベルとなる期間）に等しくなるので、上記デューティ比にかかわらず、隣り合うサンプリングパルスは常に重なり合う期間を有しない。よって、表示される映像にざらつきや縞模様を生じることがないので、表示品位の悪化が抑制される。

上記一実施形態におけるソースドライバ１０１のシフトレジスタ回路２２はＤラッチにより構成されるが、クロック信号の立ち上がりまたは立ち下がりのいずれかのタイミングでシフト動作するものであればどのような構成であってもよく、たとえばＪＫラッチやＲＳラッチにより構成されてもよい。また、このようなラッチは、２つのラッチからなるフリップフロップであってもよい。

上記一実施形態におけるソースドライバ１０１のサンプリングパルス生成部２１から出力されるサンプリングパルスは、クロック信号ＳＣＫＢがＨレベルとなる期間（クロック信号ＳＣＫがＬレベルとなる期間）に出力されるが、クロック信号ＳＣＫＢがＬレベルとなる期間（クロック信号ＳＣＫがＨレベルとなる期間）に出力されるよう、奇数段のＤラッチにクロック信号ＳＣＫＢが与えられ、偶数段のＤラッチにクロック信号ＳＣＫが与えられてもよい。

上記一実施形態に係る液晶表示装置は、液晶層を挟む画素電極と共通電極Ｅｃとの間にアナログビデオ信号ＤＡＴに相当する電圧を印加する構成であるが、点順次駆動されるアクティブマトリクス型の表示装置であれば液晶を使用した表示装置には限定されない。例えば、液晶に代えて、例えば無機ＥＬ（Electro Luminescence）素子や有機ＥＬ素子等の電気光学素子を使用した表示装置であってもよい。ここで電気光学素子とは、ＥＬ素子の他、ＦＥＤ（Field Emission Display）、ＬＥＤ、電荷駆動素子、Ｅインク（Electronic Ink）など、電気を与えることにより光学的な特性が変化する全ての素子をいうものとする。

本発明の一実施形態に係る液晶表示装置の構成を示す図である。 上記一実施形態におけるソースドライバの構成を示すブロック図である。 上記一実施形態におけるソースドライバの構成を示す回路図である。 上記一実施形態におけるＤラッチの回路構成の一例を示す図である。 上記一実施形態におけるシフトレジスタ回路を構成する所定の単位回路の構成例を示す図である。 上記一実施形態におけるソースドライバの各部における信号波形の例を示す図である。 上記一実施形態の変形例におけるソースドライバの各部における信号波形の例を示す図である。 従来の液晶表示装置の構成を示すブロック図である。 従来の液晶表示装置におけるソースドライバの構成を示す回路図である。 従来の液晶表示装置におけるソースドライバの各部における信号波形の例を示す図である。 従来の液晶表示装置において、隣り合うサンプリングパルスに重複期間がある場合、ソースバスラインに印加されるべきアナログビデオ信号に生じる電位低下を概略的に示す波形図である。 従来の液晶表示装置におけるバッファ回路の構成を示す回路図である。

符号の説明

２１ …サンプリングパルス生成部
２２ …シフトレジスタ回路
３１ …アナログスイッチ部
１０１…ソースドライバ
１０２…ゲートドライバ
１０３…表示部
３０１〜３０６…Ｄラッチ
３１１〜３１３…ＮＡＮＤゲート
３２１〜３２３…アナログスイッチ
ＤＡＴ…アナログビデオ信号
Ｎ１，Ｎ２，Ｎ３…サンプリングパルス
Ｎ１Ｂ，Ｎ２Ｂ，Ｎ３Ｂ…反転サンプリングパルス
ＳＣＫ，ＳＣＫＢ…クロック信号
ＳＬ１〜ＳＬｎ…ソースバスライン

Claims (11)

1. 表示すべき画像を表すアナログ信号を所定のクロック信号に基づきサンプリングすることによって順次得られるアナログ電圧を、前記画像を形成するための複数の画素形成部に接続される複数のデータ信号線に順次印加するアナログ方式のデータ信号線駆動回路であって、
   前記データ線の本数に応じた段数のシフトレジスタであって各段の出力信号が前記クロック信号に応じて順次アクティブとなるシフトレジスタを含み、当該シフトレジスタの出力信号に基づき、前記データ線の本数に応じた数のサンプリング信号であって前記クロック信号の立ち上がりから立ち下がりまでに応じた期間だけ順次アクティブとなる、または前記クロック信号の立ち下がりから立ち上がりまでに応じた期間だけ順次アクティブとなるサンプリング信号を出力するサンプリングパルス生成回路と、
   前記サンプリング信号のそれぞれに対応して設けられ、対応するサンプリング信号がアクティブのときにオンされ非アクティブのときにオフされるスイッチ手段を含み、当該スイッチ手段がオン状態のとき、前記アナログ信号を伝達するアナログ映像信号線と対応するデータ信号線とを電気的に接続するアナログスイッチ回路と
   を備えることを特徴とするデータ信号線駆動回路。
2. 前記サンプリングパルス生成回路は、前記クロック信号の立ち上がりに応じて前記シフトレジスタから出力される出力信号と、前記クロック信号の論理反転信号の立ち上がりに応じて前記シフトレジスタから出力される出力信号との論理演算により、または前記クロック信号の立ち下がりに応じて前記シフトレジスタから出力される出力信号と、前記クロック信号の論理反転信号の立ち下がりに応じて前記シフトレジスタから出力される出力信号との論理演算により前記サンプリング信号を生成することを特徴とする、請求項１に記載のデータ信号線駆動回路。
3. 前記シフトレジスタは、段数に応じた数のラッチであって、それぞれ交互に順次配置される、前記クロック信号の立ち上がりに応じてアクティブな信号を出力するラッチと、前記クロック信号の論理反転信号の立ち上がりに応じてアクティブな信号を出力するラッチとを含み、
   前記サンプリングパルス生成回路は、前記ラッチのうち奇数段のラッチおよび当該ラッチの次段のラッチからの２つの出力信号の論理積または否定論理積を示す信号を前記サンプリング信号として出力する論理回路を含むことを特徴とする、請求項２に記載のデータ信号線駆動回路。
4. 前記クロック信号のデューティ比を任意の値に設定する調整部をさらに備えることを特徴とする、請求項１から請求項３までのいずれか１項に記載のデータ信号線駆動回路。
5. 前記サンプリングパルス生成回路および前記アナログスイッチ回路は、薄膜トランジスタにより構成されることを特徴とする、請求項１から請求項４までのいずれか１項に記載のデータ信号線駆動回路。
6. 請求項１から請求項５までのいずれか１項に記載のデータ信号線駆動回路を備えることを特徴とする表示装置。
7. 前記データ信号線駆動回路は、前記複数の画素形成部が形成された基板と同一の基板上に形成されていることを特徴とする、請求項６に記載の表示装置。
8. 前記データ信号線駆動回路は、非晶質シリコン、多結晶シリコン、または単結晶シリコンを使用した薄膜トランジスタにより構成されることを特徴とする、請求項７に記載の表示装置。
9. 表示すべき画像を表すアナログ信号を所定のクロック信号に基づきサンプリングすることによって順次得られるアナログ電圧を、前記画像を形成するための複数の画素形成部に接続される複数のデータ信号線に順次印加するアナログ方式のデータ信号線駆動方法であって、
   前記データ線の本数に応じた数のサンプリング信号であって前記クロック信号の立ち上がりから立ち下がりまでに応じた期間だけ順次アクティブとなる、または前記クロック信号の立ち下がりから立ち上がりまでに応じた期間だけ順次アクティブとなるサンプリング信号を出力するサンプリングパルス生成ステップと、
   前記サンプリング信号がアクティブのとき、前記アナログ信号を伝達するアナログ映像信号線と対応するデータ信号線とを電気的に接続するアナログスイッチステップと
   を含むことを特徴とするデータ信号線駆動方法。
10. 前記サンプリングパルス生成ステップでは、前記クロック信号の立ち上がりに応じて生成される信号と、前記クロック信号の論理反転信号の立ち上がりに応じて生成される信号との論理演算により、または前記クロック信号の立ち下がりに応じて生成される信号と、前記クロック信号の論理反転信号の立ち下がりに応じて生成される信号との論理演算により前記サンプリング信号が生成されることを特徴とする、請求項９に記載のデータ信号線駆動方法。
11. 前記クロック信号のデューティ比を任意の値に設定する調整ステップをさらに含むことを特徴とする、請求項９または請求項１０に記載のデータ信号線駆動方法。

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