JP5404807B2 - シフトレジスタならびにそれを備えた走査信号線駆動回路および表示装置 - Google Patents

シフトレジスタならびにそれを備えた走査信号線駆動回路および表示装置 Download PDF

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Description

本発明は、アクティブマトリクス型表示装置の駆動回路に設けられるシフトレジスタに関し、特に、モノリシック化された走査信号線駆動回路内のシフトレジスタに関する。

近年、表示装置の小型化,低コスト化などを図るために、画素回路を含む表示部とゲートバスライン(走査信号線)を駆動するためのゲートドライバとを同一の基板上に形成する表示装置の開発が進められている。図27は、そのような従来の表示装置のゲートドライバの一構成例を示すブロック図である。また、図28は、ゲートドライバを構成するシフトレジスタの一段分の構成例を示す回路図である。

図27に示すように、ゲートドライバには複数段(ゲートバスラインの本数に等しい段)のシフトレジスタ90が含まれている。シフトレジスタ90の各段は、各時点において2つの状態(第1の状態および第2の状態)のうちのいずれか一方の状態となっていて当該状態を示す信号を走査信号として出力する双安定回路となっている。このように、シフトレジスタ90は複数個の双安定回路SRで構成されている。各双安定回路SRには、2相のクロック信号CKA(以下「第1クロック」という。),CKB(以下「第2クロック」という。)をそれぞれ受け取るための入力端子と、ローレベルの電源電圧VSSを受け取るための入力端子と、セット信号SETを受け取るための入力端子と、リセット信号RESETを受け取るための入力端子と、走査信号GOUTを出力するための出力端子とが設けられている。各段(双安定回路)から出力される走査信号GOUTは、セット信号として次段に与えられるとともに、リセット信号として前段に与えられる。

双安定回路は、図28に示すように、4個の薄膜トランジスタT91,T92,T93,およびT94と、キャパシタC9とを備えている。また、この双安定回路は、ローレベルの電源電圧VSS用の入力端子のほか、4個の入力端子91〜94と1個の出力端子95とを有している。薄膜トランジスタT91のソース端子,薄膜トランジスタT92のドレイン端子,および薄膜トランジスタT93のゲート端子は互いに接続されている。なお、これらが互いに接続されている領域(配線)のことを便宜上「netA」という。

薄膜トランジスタT91については、ゲート端子およびドレイン端子は入力端子91に接続され(すなわち、ダイオード接続となっている)、ソース端子はnetAに接続されている。薄膜トランジスタT92については、ゲート端子は入力端子92に接続され、ドレイン端子はnetAに接続され、ソース端子は電源電圧VSSに接続されている。薄膜トランジスタT93については、ゲート端子はnetAに接続され、ドレイン端子は入力端子93に接続され、ソース端子は出力端子95に接続されている。薄膜トランジスタT94については、ゲート端子は入力端子94に接続され、ドレイン端子は出力端子95に接続され、ソース端子は電源電圧VSSに接続されている。キャパシタC9については、一端はnetAに接続され、他端は出力端子95に接続されている。

以上のような構成において、シフトレジスタ90の各段(双安定回路)は、理想的には次のように動作する。なお、図29は、このシフトレジスタ90の各段の動作を説明するためのタイミングチャートである。入力端子93には、1水平走査期間おきにハイレベルとなる第1クロックCKAが与えられる。入力端子94には、第1クロックCKAとは位相が180度ずれた第2クロックCKBが与えられる。時点t0以前の期間には、netAの電位および走査信号GOUTの電位(出力端子95の電位)はローレベルとなっている。

時点t0になると、入力端子91にセット信号SETのパルスが与えられる。薄膜トランジスタT91は図28に示すようにダイオード接続となっているので、このセット信号SETのパルスによって薄膜トランジスタT91はオン状態となり、キャパシタC9が充電される。これにより、netAの電位はローレベルからハイレベルに変化し、薄膜トランジスタT93はオン状態となる。ここで、時点t0〜時点t1の期間中、第1クロックCKAはローレベルとなっている。このため、この期間中、走査信号GOUTはローレベルで維持される。また、この期間中、リセット信号RESETはローレベルとなっているので、薄膜トランジスタT92はオフ状態で維持される。このため、この期間中にnetAの電位が低下することはない。

時点t1になると、第1クロックCKAがローレベルからハイレベルに変化する。このとき、薄膜トランジスタT93はオン状態となっているので、入力端子93の電位の上昇とともに出力端子95の電位は上昇する。ここで、図28に示すようにnetA−出力端子95間にはキャパシタC9が設けられているので、出力端子95の電位の上昇とともにnetAの電位も上昇する(netAがブートストラップされる)。その結果、薄膜トランジスタT93には大きな電圧が印加され、走査信号GOUTの電位は、第1クロックCKAのハイレベルの電位にまで上昇する。これにより、この双安定回路の出力端子95に接続されているゲートバスラインが選択状態となる。なお、時点t1〜時点t2の期間中、第2クロックCKBはローレベルとなっている。このため、薄膜トランジスタT94はオフ状態で維持されるので、この期間中に走査信号GOUTの電位が低下することはない。

時点t2になると、第1クロックCKAはハイレベルからローレベルに変化する。これにより、入力端子93の電位の低下とともに出力端子95の電位は低下し、キャパシタC9を介してnetAの電位も低下する。また、時点t2には、入力端子92にリセット信号RESETのパルスが与えられる。これにより、薄膜トランジスタT92はオン状態となる。その結果、netAの電位はハイレベルからローレベルに変化する。また、時点t2には、第2クロックCKBがローレベルからハイレベルに変化する。これにより、薄膜トランジスタT94はオン状態となる。その結果、出力端子95の電位すなわち走査信号GOUTの電位はローレベルとなる。

以上のようにして各段(双安定回路)から出力された走査信号GOUTは、図27に示すように、セット信号SETとして次段に与えられる。これにより、表示装置に設けられている複数本のゲートバスラインが1水平走査期間ずつ順次に選択状態となり、1行ずつ画素回路内の画素容量への書き込みが行われる。

なお、本件発明に関連して、以下の先行技術文献が知られている。日本の特開2005−50502号公報には、k段目の双安定回路のリセット信号として(k+1)段目の双安定回路から出力される走査信号を用いる構成のシフトレジスタが記載されている。

日本の特開2005−50502号公報

ところで、上記においては、双安定回路の理想的な動作について説明しているので、或るクロックの立ち下がりから別のクロックの立ち上がりまでの期間(以下、「クロック立下がり−立上がり期間」という。)の長さを0と仮定しているが、実際には、図30で符号Tck1で示すように、クロック立下がり−立上がり期間として所定の期間が設けられている。ここで、1垂直走査期間の長さが一定であれば、クロック立下がり−立上がり期間が短いほど1回の水平走査における充電時間は長くなる。従って、充電不足に起因する表示不良の発生を抑制するためには、クロック立下がり−立上がり期間は短いほど好ましい。ところが、クロック立下がり−立上がり期間を短くすると、異常動作が生じることがある。これについて、以下に説明する。

図31は、クロック立下がり−立上がり期間を短くしたときの異常動作の発生について説明するためのタイミングチャートである。時点t0になると、セット信号SETのパルスに基づいて、キャパシタC9(図28参照)が充電され、netAの電位はローレベルからハイレベルに変化する。時点t1aに第2クロックCKBがハイレベルからローレベルに変化した後、時点t1bに第1クロックCKAがローレベルからハイレベルに変化し、netAの電位は上昇する。その結果、走査信号GOUTの電位は、第1クロックCKAのハイレベルの電位にまで上昇する。時点t2aになると、第1クロックCKAはハイレベルからローレベルに変化する。これにより、入力端子93の電位は低下する。これに伴い、走査信号GOUTの電位は徐々に低下し、キャパシタC9を介してnetAの電位も低下する。時点t2bになると、入力端子92にリセット信号RESETのパルスが与えられる。これにより、薄膜トランジスタT92はオン状態となり、netAの電位はハイレベルからローレベルに変化する。また、時点t2bには、第2クロックCKBがローレベルからハイレベルに変化する。これにより、薄膜トランジスタT94はオン状態となり、走査信号GOUTの電位は徐々に低下する。ここで、図31で符号96で示す部分に着目すると、時点t2aの後、走査信号GOUTの電位が充分に低下する前に時点t2bとなりnetAの電位が低下している。このため、第1クロックCKAがハイレベルからローレベルに変化することに基づく走査信号GOUTの電位低下の効果が充分に得られていない。従って、走査信号GOUTの電位は、速やかにはローレベルまで低下していない。また、時点t2bには薄膜トランジスタT94がオン状態となることにより走査信号GOUTの電位は低下するが、薄膜トランジスタT94よりも薄膜トランジスタT93の方がサイズが大きくされているので、薄膜トランジスタT94がオン状態となることによる走査信号GOUTの電位低下の効果は比較的小さい。以上より、クロック立下がり−立上がり期間を短くすると、各双安定回路から出力される走査信号GOUTの立下がりが緩やかとなり、画素容量への不必要な書き込み等が行われ、表示品位が低下する。

上述した日本の特開2005−50502号公報に開示されたシフトレジスタにおいては、走査信号の立下がりに要する時間を短くするためのトランジスタ(日本の特開2005−50502号公報の図3の符号Q3)が設けられている。これにより走査信号の立下がりに要する時間は短縮されているが、トランジスタを要するためにコスト増となっている。

そこで本発明は、モノリシック化されたゲートドライバ内のシフトレジスタにおいて、異常動作を引き起こすことなく、かつ、回路面積の増大,消費電流の増大,コスト増を抑制しつつ、クロック立下がり−立上がり期間を短くすることを目的とする。

本発明の第1の局面は、第1の状態と第2の状態とを有し互いに直列に接続された複数の双安定回路を含み、前記複数の双安定回路のうち奇数段目の双安定回路に第1のクロック信号および第2のクロック信号として与えられる2相のクロック信号と前記複数の双安定回路のうち偶数段目の双安定回路に前記第1のクロック信号および前記第2のクロック信号として与えられる2相のクロック信号とを含む少なくとも4相のクロック信号に基づいて前記複数の双安定回路が順次に第1の状態となるシフトレジスタであって、
各双安定回路は、
前記第1の状態または前記第2の状態のいずれかの状態を表す状態信号を出力する出力ノードと、
第2電極に前記第1のクロック信号が与えられ、前記出力ノードに第3電極が接続された出力制御用スイッチング素子と、
当該各双安定回路の前段または前段より前の段の双安定回路から出力される状態信号に基づいて前記出力制御用スイッチング素子の第1電極に接続された第1ノードを充電するための第1ノード充電部と、
当該各双安定回路の3段後の段の双安定回路から出力される状態信号に基づいて前記第1ノードを放電するための第1ノード放電部と
を備え
各双安定回路において、前記第1のクロック信号がハイレベルからローレベルに変化するタイミングから当該各双安定回路の3段後の段の双安定回路から出力される状態信号がローレベルからハイレベルに変化するタイミングまでの期間の長さは、前記4相のクロック信号のクロック周期の4分の1に相当する期間以上であることを特徴とする。

本発明の第2の局面は、本発明の第1の局面において、
前記第1のクロック信号と前記第2のクロック信号とは互いに位相が180度ずらされていることを特徴とする。

本発明の第3の局面は、本発明の第1の局面において、
前記奇数段目の双安定回路に与えられる2相のクロック信号と前記偶数段目の双安定回路に与えられる2相のクロック信号とはそれぞれ互いに位相が90度ずらされていることを特徴とする。

本発明の第4の局面は、本発明の第1の局面において、
前記第1のクロック信号がハイレベルからローレベルに変化するタイミングと前記第2のクロック信号がローレベルからハイレベルに変化するタイミングとが同じであって、かつ、前記第1のクロック信号がローレベルからハイレベルに変化するタイミングと前記第2のクロック信号がハイレベルからローレベルに変化するタイミングとが同じであることを特徴とする。

本発明の第5の局面は、本発明の第1の局面において、
前記4相のクロック信号のオンデューティはそれぞれ50%とされていることを特徴とする。

本発明の第6の局面は、本発明の第1の局面において、
各双安定回路において、
前記第1ノード充電部は、第1電極および第2電極に当該各双安定回路の前段の双安定回路から出力される状態信号が与えられ、前記第1ノードに第3電極が接続された第1のスイッチング素子を含み、
前記第1ノード放電部は、第1電極に当該各双安定回路の3段後の段の双安定回路から出力される状態信号が与えられ、前記第1ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第2のスイッチング素子を含むことを特徴とする。

本発明の第7の局面は、本発明の第1の局面において、
各双安定回路は、
前記第1ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第3のスイッチング素子と、
前記第3のスイッチング素子の第1電極に接続された第2ノードの電位を前記第2のクロック信号と前記第1ノードの電位とに基づいて制御する第2ノード制御部と
を更に有することを特徴とする。

本発明の第8の局面は、本発明の第7の局面において、
前記第2ノード制御部は、
第1電極および第2電極に前記第2のクロック信号が与えられ、前記第2ノードに第3電極が接続された第4のスイッチング素子と、
前記第1ノードに第1電極が接続され、前記第2ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第5のスイッチング素子とからなることを特徴とする。

本発明の第9の局面は、本発明の第1の局面において、
前記奇数段目の双安定回路は、前記偶数段目の双安定回路に与えられる2相のクロック信号の一方を第3のクロック信号として受け取り、
前記偶数段目の双安定回路は、前記奇数段目の双安定回路に与えられる2相のクロック信号の一方を前記第3のクロック信号として受け取り、
各双安定回路は、
前記第1ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第3のスイッチング素子と、
前記第3のスイッチング素子の第1電極に接続された第2ノードの電位を前記第3のクロック信号と前記第1ノードの電位とに基づいて制御する第2ノード制御部と
を更に有することを特徴とする。

本発明の第10の局面は、本発明の第9の局面において、
前記第2ノード制御部は、
第1電極および第2電極に前記第3のクロック信号が与えられ、前記第2ノードに第3電極が接続された第4のスイッチング素子と、
前記第1ノードに第1電極が接続され、前記第2ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第5のスイッチング素子とからなることを特徴とする。

本発明の第11の局面は、本発明の第7の局面において、
各双安定回路において、前記第2ノード制御部は、当該各双安定回路の次段の双安定回路から出力される状態信号が第1電極に与えられ、前記第2ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第6のスイッチング素子を更に含むことを特徴とする。

本発明の第12の局面は、本発明の第7の局面において、
各双安定回路は、当該各双安定回路の次段の双安定回路から出力される状態信号に基づいて前記第1ノードを充電するための第2の第1ノード充電部を更に備えることを特徴とする。

本発明の第13の局面は、本発明の第12の局面において、
各双安定回路において、前記第2の第1ノード充電部は、第1電極および第2電極に当該各双安定回路の次段の双安定回路から出力される状態信号が与えられ、前記第1ノードに第3電極が接続された第7のスイッチング素子を含むことを特徴とする。

本発明の第14の局面は、本発明の第1の局面において、
各双安定回路は、第1電極に前記第2のクロック信号が与えられ、前記出力ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第8のスイッチング素子を更に有することを特徴とする。

本発明の第15の局面は、本発明の第1の局面において、
各双安定回路は、前記第1ノードに一端が接続され、前記出力ノードに他端が接続されたキャパシタを更に有することを特徴とする。

本発明の第16の局面は、本発明の第1の局面において、
各双安定回路は、当該各双安定回路の2段後または3段後の段の双安定回路から出力される状態信号が第1電極に与えられ、前記出力ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第9のスイッチング素子を更に有することを特徴とする。

本発明の第17の局面は、本発明の第1の局面において、
前記複数の双安定回路のうちの最終段,最終段の前段,および最終段の前々段の双安定回路に含まれる前記第1ノードをそれぞれ前記第1ノード放電部によって放電させるための3つの走査終了用信号が外部から与えられることを特徴とする。

本発明の第18の局面は、本発明の第17の局面において、
前記3つの走査終了用信号のうち少なくとも2つの走査終了用信号が1つの信号によって実現されていることを特徴とする。

本発明の第19の局面は、本発明の第18の局面において、
前記複数の双安定回路のうちの最終段,最終段の前段,および最終段の前々段の双安定回路のそれぞれにおいて、前記第1ノード充電部によって前記第1ノードが充電された後、前記第1ノード放電部によって前記第1ノードが放電されるまでの期間、前記第1のクロック信号のローレベルからハイレベルへの変化が抑止されることを特徴とする。

本発明の第20の局面は、本発明の第17の局面において、
前記複数の双安定回路のうちの最終段,最終段の前段,および最終段の前々段の双安定回路のいずれかは、第1電極に前記走査終了用信号が与えられ、前記出力ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第10のスイッチング素子を含むことを特徴とする。

本発明の第21の局面は、本発明の第1の局面において、
アモルファスシリコンを用いて形成されていることを特徴とする。

本発明の第22の局面は、本発明の第1の局面において、
微結晶シリコンを用いて形成されていることを特徴とする。

本発明の第23の局面は、本発明の第1の局面において、
多結晶シリコンを用いて形成されていることを特徴とする。

本発明の第24の局面は、本発明の第1の局面において、
酸化物半導体を用いて形成されていることを特徴とする。

本発明の第25の局面は、表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
本発明の第1の局面に係るシフトレジスタを備え、
前記複数の双安定回路は、前記複数の走査信号線と1対1で対応するように設けられ、
各双安定回路は、前記出力ノードから出力される状態信号を当該各双安定回路に対応する走査信号線に走査信号として与えることを特徴とする。

本発明の第26の局面は、表示装置であって、
前記表示部を含み、本発明の第25の局面に係る走査信号線駆動回路を備えていることを特徴とする。

本発明の第27の局面は、本発明の第26の局面において、
前記複数の双安定回路からなるシフトレジスタが前記表示部の一端側および他端側の双方に設けられていることを特徴とする。

本発明の第28の局面は、本発明の第26の局面において、
前記奇数段目の双安定回路は前記表示部の一端側に設けられ、前記偶数段目の双安定回路は前記表示部の他端側に設けられていることを特徴とする。

本発明の第1の局面によれば、第1ノードに第1電極が接続され、第2電極に第1のクロック信号が与えられ、状態信号を出力する出力ノードに第3電極が接続された出力制御用スイッチング素子が、シフトレジスタの各段(双安定回路)に設けられている。また、シフトレジスタには奇数段目に与えられる2相のクロック信号と偶数段目に与えられる2相のクロック信号とからなる4相のクロック信号が与えられる。このような構成において、各段の第1ノードは、前段または前段より前の段から出力される状態信号に基づいて充電され、3段後の段から出力される状態信号に基づいて放電される。このため、第1ノードの電位がハイレベルで維持される期間が長くなり、クロック立下がり−立上がり期間を短くしても、第1のクロック信号がハイレベルからローレベルに変化することに基づく状態信号の電位低下の効果が充分に得られる。これにより、このシフトレジスタが表示装置に適用された場合において、各走査信号線についての選択期間の終了後、走査信号の電位は速やかにローレベルに低下する。従って、画素容量への不必要な書き込み等による異常動作が生じることはない。また、走査信号の立下がりに要する時間を短くするためのスイッチング素子を備える必要もない。以上より、異常動作を引き起こすことなく、かつ、回路面積の増大,消費電流の増大,コスト増を抑制しつつ、クロック立下がり−立上がり期間を短くすることができるシフトレジスタが実現される。

本発明の第2の局面によれば、本発明の第1の局面と同様の効果が得られる。

本発明の第3の局面によれば、奇数段目に与えられる2相のクロック信号と偶数段目に与えられる2相のクロック信号とはそれぞれ互いに位相が90度ずらされている。このため、画素容量への充電時間が均一化され、充電差に起因する表示不良の発生が抑制される。

本発明の第4の局面によれば、第1のクロック信号の変化タイミングと第2のクロック信号の変化タイミングとが同じになるので、双安定回路から出力される状態信号のノイズが低減される。また、画素容量への充電時間が長くなるので、充電不足に起因する表示不良の発生が効果的に抑制される。

本発明の第5の局面によれば、各クロック信号のオンデューティは50%とされている。このため、複数の走査信号線が同時に選択されている期間を設けることができる。このとき、各走査信号線が選択されている期間のうち前半の期間には画素容量への予備的な充電(プリチャージ)が行われ、後半の期間には画素容量への本充電が行われる。これにより、充分な充電時間が確保され、画素容量への充電不足に起因する表示品位の低下が抑制される。

本発明の第6の局面によれば、第1ノード充電部および第1ノード放電部にスイッチング素子を含めた構成において、本発明の第1の局面と同様の効果が得られる。

本発明の第7の局面によれば、第1ノードの電位がローレベルとなっている期間に、第1ノードの電位を制御するための第2ノードの電位を所定期間毎にハイレベルにすることができる。これにより、第1ノードの電位がローレベルとなっている期間中、所定期間毎に第3のスイッチング素子がオン状態となる。このため、例えば高温エージングによって出力制御用スイッチング素子の閾値電圧のシフトが生じ、当該スイッチング素子におけるリーク電流が大きくなった場合でも、所定期間毎に第1ノードの電位を確実にローレベルにすることができ、出力ノードからの異常パルスの出力が抑制される。

本発明の第8の局面によれば、第2ノード制御部にスイッチング素子を含めた構成において、本発明の第7の局面と同様の効果が得られる。

本発明の第9の局面によれば、本発明の第7の局面と同様、例えば高温エージングによって出力制御用スイッチング素子の閾値電圧のシフトが生じ、当該スイッチング素子におけるリーク電流が大きくなった場合でも、所定期間毎に第1ノードの電位を確実にローレベルにすることができ、出力ノードからの異常パルスの出力が抑制される。

本発明の第10の局面によれば、第2ノード制御部にスイッチング素子を含めた構成において、本発明の第9の局面と同様の効果が得られる。

本発明の第11の局面によれば、シフトレジスタの各段において、第1ノードの電位がハイレベルで維持されるべき期間中に、第2ノードの電位をローレベルにして第1ノードの電位の低下を抑止することができる。これにより、第1のクロック信号がハイレベルからローレベルに変化するのに応じて状態信号の電位を確実にローレベルにまで低下させることが可能となる。

本発明の第12の局面によれば、シフトレジスタの各段において、第1ノードの電位がハイレベルで維持されるべき期間中に、第2ノードがフローティング状態となっても、次段の双安定回路から出力される状態信号に基づいて第1ノードの電位を確実にハイレベルで維持することができる。これにより、第1のクロック信号がハイレベルからローレベルに変化するのに応じて状態信号の電位を確実にローレベルにまで低下させることが可能となる。

本発明の第13の局面によれば、第2の第1ノード充電部にスイッチング素子を含めた構成において、本発明の第9の局面と同様の効果が得られる。

本発明の第14の局面によれば、出力制御用スイッチング素子でオフリークが生じても、第2のクロック信号に基づいて出力ノードの電位がローレベルとなるので、出力ノードからの異常パルスの出力が効果的に抑制される。

本発明の第15の局面によれば、出力ノードの電位が上昇する際に、キャパシタを介して第1ノードの電位が上昇する(第1ノードがブートストラップされる)。このため、双安定回路が第1の状態で維持されるべき期間中に、第1ノードの電位の低下が抑制されるとともに、出力制御用スイッチング素子の第1電極には大きな電圧が印加される。これにより、出力ノードから出力される状態信号の波形が安定化する。

本発明の第16の局面によれば、各段の2段後の段または各段の3段後の段から出力される状態信号に基づいて出力ノードの電位がローレベルにされるので、状態信号の電位をより確実にローレベルにまで低下させることが可能となる。

本発明の第17の局面によれば、最終段,最終段の前段,および最終段の前々段の第1ノードは外部から与えられる走査終了用信号によって放電される。

本発明の第18の局面によれば、最終段,最終段の前段,および最終段の前々段のうちの少なくとも2つの段の第1ノードは同一の信号に基づいて放電される。このため、第1ノードを放電させるために必要な信号配線が削減され、回路面積の低減・消費電流の低減・コストの低減などの効果がより高められる。

本発明の第19の局面によれば、最終段,最終段の前段,および最終段の前々段において、第1ノードの電位の不必要な上昇が抑止され、表示品位の低下が抑制される。

本発明の第20の局面によれば、最終段,最終段の前段,および最終段の前々段において、走査終了用信号に基づき状態信号の電位をローレベルにすることが可能となる。

本発明の第21の局面によれば、アモルファスシリコンを用いて形成されたシフトレジスタにおいて、本発明の第1から第17までのいずれかの局面と同様の効果が得られる。

本発明の第22の局面によれば、微結晶シリコンを用いて形成されたシフトレジスタにおいて、本発明の第1の局面と同様の効果が得られる。

本発明の第23の局面によれば、多結晶シリコンを用いて形成されたシフトレジスタにおいて、本発明の第1の局面と同様の効果が得られる。

本発明の第24の局面によれば、酸化物半導体を用いて形成されたシフトレジスタにおいて、本発明の第1の局面と同様の効果が得られる。

本発明の第25の局面によれば、本発明の第1の局面と同様の効果が得られるシフトレジスタを備えた走査信号線駆動回路が実現される。

本発明の第26の局面によれば、本発明の第25の局面と同様の効果が得られる走査信号線駆動回路を備えた表示装置が実現される。

本発明の第27の局面によれば、1本の走査信号線に対して表示部の両側から充電が施される。このため、充電不足に起因する表示品位の低下が抑制される。

本発明の第28の局面によれば、シフトレジスタを構成する双安定回路が表示部の片側のみに設けられた構成と比較して、シフトレジスタ1段あたりのサイズをほぼ2分の1にすることができる。これにより、パネルの額縁として必要となる面積を小さくすることが可能となり、各種製品の小型化が実現される。

本発明の第1の実施形態に係るアクティブマトリクス型の液晶表示装置のゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第1の実施形態において、液晶表示装置の全体構成を示すブロック図である。 上記第1の実施形態において、ゲートドライバの構成を説明するためのブロック図である。 上記第1の実施形態において、シフトレジスタのk段目の双安定回路の入出力信号について説明するための図である。 上記第1の実施形態において、シフトレジスタに含まれる双安定回路の構成を示す回路図である。 上記第1の実施形態において、シフトレジスタの各段の動作を説明するためのタイミングチャートである。 上記第1の実施形態において、シフトレジスタの全体の動作を説明するためのタイミングチャートである。 本発明の第2の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 A−Cは、上記第2の実施形態における効果について説明するための図である。 本発明の第3の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 本発明の第4の実施形態において、シフトレジスタに含まれる双安定回路の構成を示す回路図である。 図11で符号60で示す部分の回路について説明するための図である。 上記第4の実施形態において、シフトレジスタの各段の動作を説明するためのタイミングチャートである。 本発明の第5の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第5の実施形態において、シフトレジスタのk段目の双安定回路の入出力信号について説明するための図である。 上記第5の実施形態において、シフトレジスタに含まれる双安定回路の構成を示す回路図である。 上記第5の実施形態において、シフトレジスタの各段の動作を説明するためのタイミングチャートである。 本発明の第6の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第6の実施形態において、シフトレジスタのk段目の双安定回路の入出力信号について説明するための図である。 上記第6の実施形態において、シフトレジスタに含まれる双安定回路の構成を示す回路図である。 上記第6の実施形態において、シフトレジスタの各段の動作を説明するためのタイミングチャートである。 本発明の第7の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第7の実施形態において、シフトレジスタに含まれる双安定回路の構成を示す回路図である。 上記第7の実施形態において、シフトレジスタの各段の動作を説明するためのタイミングチャートである。 本発明の第8の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第8の実施形態において、シフトレジスタの全体の動作を説明するためのタイミングチャートである。 従来の表示装置のゲートドライバの一構成例を示すブロック図である。 従来例において、ゲートドライバを構成するシフトレジスタの一段分の構成例を示す回路図である。 従来例において、シフトレジスタの各段の動作を説明するためのタイミングチャートである。 クロック立下がり−立上がり期間について説明するためのタイミングチャートである。 従来例において、クロック立下がり−立上がり期間を短くしたときの異常動作の発生について説明するためのタイミングチャートである。

以下、添付図面を参照しつつ、本発明の実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子(ゲート電極)は第1電極に相当し、ドレイン端子(ドレイン電極)は第2電極に相当し、ソース端子(ソース電極)は第3電極に相当する。

<1.第1の実施形態>
<1.1 全体構成および動作>
図2は、本発明の第1の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図2に示すように、この液晶表示装置は、表示部10と表示制御回路20とソースドライバ(映像信号線駆動回路)30とゲートドライバ(走査信号線駆動回路)40とを備えている。表示制御回路20は、コントロール基板2上に形成されている。ソースドライバ30は、フレキシブル基板3上に形成されている。ゲートドライバ40は、アモルファスシリコン,多結晶シリコン,微結晶シリコン,酸化物半導体(例えばIGZO)などを用いて、表示部10を含む表示パネル4上に形成されている。すなわち、本実施形態においては、ゲートドライバ40がモノリシック化された構成となっている。

表示部10には、複数本(m本)のソースバスライン(映像信号線)SL1〜SLmと、複数本(n本)のゲートバスライン(走査信号線)GL1〜GLnと、それらのソースバスラインSL1〜SLmとゲートバスラインGL1〜GLnとの交差点にそれぞれ対応して設けられた複数個(n×m個)の画素形成部とが含まれている。

上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されると共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ(TFT)11と、その薄膜トランジスタ11のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ecと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ecとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ecとにより形成される液晶容量により、画素容量Cpが構成される。なお通常、画素容量Cpに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。

表示制御回路20は、外部から送られる画像信号DATおよび水平同期信号や垂直同期信号などのタイミング信号群TGを受け取り、デジタル映像信号DVと、表示部10における画像表示を制御するためのソーススタートパルス信号SSP,ソースクロック信号SCK,ラッチストローブ信号LS,ゲートスタートパルス信号GSP,第1〜第3のゲートエンドパルス信号(走査終了用信号)GEP1〜GEP3,および第1〜第4のゲートクロック信号GCK1〜GCK4を出力する。

ソースドライバ30は、表示制御回路20から出力されるデジタル映像信号DV,ソーススタートパルス信号SSP,ソースクロック信号SCK,およびラッチストローブ信号LSを受け取り、各ソースバスラインSL1〜SLmに駆動用映像信号S(1)〜S(m)を印加する。

ゲートドライバ40は、表示制御回路20から出力されるゲートスタートパルス信号GSP,第1〜第3のゲートエンドパルス信号GEP1〜GEP3,および第1〜第4のゲートクロック信号GCK1〜GCK4に基づいて、アクティブな走査信号GOUT(1)〜GOUT(n)の各ゲートバスラインGL1〜GLnへの印加を1垂直走査期間を周期として繰り返す。なお、このゲートドライバ40についての詳しい説明は後述する。

以上のようにして、各ソースバスラインSL1〜SLmに駆動用映像信号S(1)〜S(m)が印加され、各ゲートバスラインGL1〜GLnに走査信号GOUT(1)〜GOUT(n)が印加されることにより、外部から送られた画像信号DATに基づく画像が表示部10に表示される。

<1.2 ゲートドライバの構成>
次に、図1,図3,および図4を参照しつつ、本実施形態におけるゲートドライバ40の構成について説明する。図3に示すように、ゲートドライバ40はn段のシフトレジスタ410によって構成されている。表示部10にはn行×m列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と1対1で対応するようにシフトレジスタ410の各段が設けられている。また、シフトレジスタ410の各段は、各時点において2つの状態(第1の状態および第2の状態)のうちのいずれか一方の状態となっていて当該状態を示す信号(状態信号)を走査信号として出力する双安定回路となっている。このように、このシフトレジスタ410はn個の双安定回路SR(1)〜SR(n)で構成されている。なお、本実施形態においては、双安定回路が第1の状態となっていれば、当該双安定回路からはハイレベル(Hレベル)の状態信号が走査信号として出力され、双安定回路が第2の状態となっていれば、当該双安定回路からはローレベル(Lレベル)の状態信号が走査信号として出力される。また、以下においては、シフトレジスタ410は8個の双安定回路SR(1)〜SR(8)で構成されているものと仮定して説明する。

図1は、ゲートドライバ40内のシフトレジスタ410の構成を示すブロック図である。また、図4は、シフトレジスタ410のk段目の双安定回路SR(k)の入出力信号について説明するための図である。図1に示すように、このシフトレジスタ410は8個の双安定回路SR(1)〜SR(8)によって構成されている。各双安定回路には、2相のクロック信号CKA(以下「第1クロック」という。),CKB(以下「第2クロック」という。)をそれぞれ受け取るための入力端子と、ローレベルの電源電圧VSSを受け取るための入力端子と、走査開始用の信号であるセット信号SETを受け取るための入力端子と、走査終了用の信号であるリセット信号RESETを受け取るための入力端子と、走査信号GOUTを出力するための出力端子とが設けられている。

以下、各段(各双安定回路)の入力端子に与えられる信号について説明する。なお、ローレベルの電源電圧VSSについては、図1に示すように、全ての段SR(1)〜SR(8)に共通的に与えられる。

第1クロックCKAおよび第2クロックCKBについては、次のようになっている(図1参照)。1段目SR(1)については、第1のゲートクロック信号GCK1が第1クロックCKAとして与えられ、第3のゲートクロック信号GCK3が第2クロックCKBとして与えられる。2段目SR(2)については、第2のゲートクロック信号GCK2が第1クロックCKAとして与えられ、第4のゲートクロック信号GCK4が第2クロックCKBとして与えられる。3段目SR(3)については、第3のゲートクロック信号GCK3が第1クロックCKAとして与えられ、第1のゲートクロック信号GCK1が第2クロックCKBとして与えられる。4段目SR(4)については、第4のゲートクロック信号GCK4が第1クロックCKAとして与えられ、第2のゲートクロック信号GCK2が第2クロックCKBとして与えられる。5段目SR(5)から8段目SR(8)については、上述した1段目SR(1)から4段目SR(4)までの構成と同様の構成となっている。

セット信号SETおよびリセット信号RESETについては、次のようになっている。k段目SR(k)に着目すると、前段の走査信号GOUT(k−1)がセット信号SETとして与えられ、3段後の段の走査信号GOUT(k+3)がリセット信号RESETとして与えられる(図4参照)。但し、1段目SR(1)についてはゲートスタートパルス信号GSPがセット信号SETとして与えられ、6段目SR(6)については第1のゲートエンドパルス信号GEP1がリセット信号RESETとして与えられ、7段目SR(7)については第2のゲートエンドパルス信号GEP2がリセット信号RESETとして与えられ、8段目(最終段目)SR(8)については第3のゲートエンドパルス信号GEP3がリセット信号RESETとして与えられる(図1参照)。

次に、各段(各双安定回路)の出力端子から出力される信号について説明する。k段目SR(k)の出力端子からは、k行目のゲートバスラインGLkを選択状態にするための走査信号GOUT(k)が出力される。当該走査信号GOUT(k)は、リセット信号RESETとして(k−3)段目に与えられ、セット信号SETとして(k+1)段目に与えられる(図4参照)。

<1.3 双安定回路の構成>
図5は、上述したシフトレジスタ410に含まれている双安定回路の構成(シフトレジスタ410の1段分の構成)を示す回路図である。この双安定回路は、図28に示した従来の双安定回路と同様の構成となっている。この双安定回路は、4個の薄膜トランジスタTS(出力制御用スイッチング素子),T1(第1のスイッチング素子),T2(第2のスイッチング素子),およびT8(第8のスイッチング素子)と、キャパシタC1とを備えている。また、この双安定回路は、ローレベルの電源電圧VSS用の入力端子のほか、4個の入力端子41〜44と1個の出力端子(出力ノード)51とを有している。なお、セット信号SETを受け取る入力端子には符号41を付し、リセット信号RESETを受け取る入力端子には符号42を付し、第1クロックCKAを受け取る入力端子には符号43を付し、第2クロックCKBを受け取る入力端子には符号44を付している。以下、この双安定回路内における構成要素間の接続関係について説明する。

薄膜トランジスタT1のソース端子,薄膜トランジスタT2のドレイン端子,および薄膜トランジスタTSのゲート端子は互いに接続されている。なお、これらが互いに接続されている領域(配線)のことを便宜上「netA」(第1ノード)という。

薄膜トランジスタT1については、ゲート端子およびドレイン端子は入力端子41に接続され(すなわち、ダイオード接続となっている)、ソース端子はnetAに接続されている。薄膜トランジスタT2については、ゲート端子は入力端子42に接続され、ドレイン端子はnetAに接続され、ソース端子は電源電圧VSSに接続されている。薄膜トランジスタTSについては、ゲート端子はnetAに接続され、ドレイン端子は入力端子43に接続され、ソース端子は出力端子51に接続されている。薄膜トランジスタT8については、ゲート端子は入力端子44に接続され、ドレイン端子は出力端子51に接続され、ソース端子は電源電圧VSSに接続されている。キャパシタC1については、一端はnetAに接続され、他端は出力端子51に接続されている。

次に、各構成要素のこの双安定回路における機能について説明する。薄膜トランジスタT1は、セット信号SETがハイレベルになっているときに、netAの電位をハイレベルにする。薄膜トランジスタT2は、リセット信号RESETがハイレベルになっているときに、netAの電位をローレベルにする。薄膜トランジスタTSは、netAの電位がハイレベルになっているときに、第1クロックCKAの電位を出力端子51に与える。薄膜トランジスタT8は、第2クロックCKBがハイレベルになっているときに、走査信号GOUTの電位(出力端子51の電位)をローレベルにする。キャパシタC1は、この双安定回路に接続されたゲートバスラインが選択状態となっている期間中にnetAの電位をハイレベルで維持するための補償容量として機能する。なお、本実施形態においては、薄膜トランジスタT1によって第1ノード充電部が実現され、薄膜トランジスタT2によって第1ノード放電部が実現されている。

<1.4 シフトレジスタの動作>
<1.4.1 各段(双安定回路)の動作>
図5および図6を参照しつつ、シフトレジスタ410の各段(双安定回路)の動作について説明する。なお、以下の説明では、図6の時点t1から時点t3までの期間が、双安定回路の出力端子51に接続されているゲートバスラインが選択状態とされるべき期間(選択期間)であるものと仮定する。但し、時点t1から時点t2までの期間は画素容量への予備的な充電(プリチャージ)のための期間であり、時点t2から時点t3までの期間が画素容量への本来的な充電(本充電)のための期間である。また、説明を簡便にするため、クロック立下がり−立上がり期間の長さを0としている。

図6に示すように、液晶表示装置の動作中、入力端子43には第1クロックCKAが与えられ、入力端子44には第2クロックCKBが与えられる。このように、本実施形態においては、互いに位相が180度ずれた2相のクロック信号が双安定回路に与えられている。

時点t0以前の期間には、netAの電位および走査信号GOUTの電位(出力端子51の電位)はローレベルとなっている。時点t0になると、入力端子41にセット信号SETのパルスが与えられる。薄膜トランジスタT1は図5に示すようにダイオード接続となっているので、このセット信号SETのパルスによって薄膜トランジスタT1はオン状態となり、キャパシタC1が充電される。これにより、netAの電位はローレベルからハイレベルに変化し、薄膜トランジスタTSはオン状態となる。ところで、時点t0〜時点t1の期間中、第1クロックCKAはローレベルとなっている。このため、この期間中、走査信号GOUTはローレベルで維持される。

時点t1になると、第1クロックCKAがローレベルからハイレベルに変化する。このとき、薄膜トランジスタTSはオン状態となっているので、入力端子43の電位の上昇とともに出力端子51の電位は上昇する。ここで、図5に示すようにnetA−出力端子51間にはキャパシタC1が設けられているので、出力端子51の電位の上昇とともにnetAの電位も上昇する(netAがブートストラップされる)。その結果、薄膜トランジスタTSには大きな電圧が印加され、走査信号GOUTの電位は、第1クロックCKAのハイレベルの電位にまで上昇する。これにより、この双安定回路の出力端子51に接続されているゲートバスラインが選択状態となる。

時点t2になると、セット信号SETがハイレベルからローレベルに変化する。これにより、薄膜トランジスタT1がオフ状態となる。このとき、netAの電位はキャパシタC1によって維持されているので、薄膜トランジスタT1がオフ状態となったことに起因してnetAの電位が変動することはない。

時点t3になると、第1クロックCKAがハイレベルからローレベルに変化する。これにより、入力端子43の電位の低下とともに出力端子51の電位は低下し、キャパシタC1を介してnetAの電位も低下する。但し、netAの電位は、ほぼ出力端子51の電位の低下分だけ低下するので、ローレベルまでは低下せずハイレベルで維持される。また、時点t3には、第2クロックCKBがローレベルからハイレベルに変化する。これにより、薄膜トランジスタT8はオン状態となる。以上より、出力端子51の電位すなわち走査信号GOUTの電位は速やかにローレベルとなる。

時点t4になると、入力端子42にリセット信号RESETのパルスが与えられる。これにより、薄膜トランジスタT2はオン状態となり、netAの電位はハイレベルからローレベルに変化する。

なお、時点t4以前の期間には、リセット信号RESETはローレベルとなっているので、薄膜トランジスタT2はオフ状態で維持される。このため、時点t0〜時点t4の期間中にnetAの電位がローレベルにまで低下することはない。また、時点t1〜時点t3の期間中、第2クロックCKBはローレベルとなっているので、薄膜トランジスタT8はオフ状態で維持される。このため、この期間中に走査信号GOUTの電位がローレベルにまで低下することはない。

<1.4.2 シフトレジスタ全体の動作>
次に、図1,図5,および図7を参照しつつ、上記各段(双安定回路)における動作に基づくシフトレジスタ410全体の動作について説明する。液晶表示装置の動作中、図7に示すように、第1〜第4のゲートクロック信号GCK1〜GCK4がシフトレジスタ410に与えられる。第1のゲートクロック信号GCK1を基準にすると、第2のゲートクロック信号GCK2については位相が90度遅れており、第3のゲートクロック信号GCK3については位相が180度遅れており、第4のゲートクロック信号GCK4については位相が270度遅れている。

時点ta以前の期間には、全ての段においてnetAの電位はローレベルとなっていて、また、全ての段から出力される走査信号GOUTの電位はローレベルとなっている。時点taになると、ゲートスタートパルス信号GSPのパルスがこのシフトレジスタ410に与えられる。そのゲートスタートパルス信号GSPは、図1に示すように、セット信号SETとして1段目SR(1)に与えられる。これにより、1段目SR(1)のnetAの電位は、ローレベルからハイレベルに変化する。

時点tbになると、第1のゲートクロック信号GCK1がローレベルからハイレベルに変化する。この時、1段目SR(1)においては入力端子43(図5参照)の電位がローレベルからハイレベルに変化することになるので、1段目SR(1)のnetAの電位は更に上昇する。その結果、1段目SR(1)から出力される走査信号GOUT(1)はハイレベルとなる。1段目SR(1)から出力される走査信号GOUT(1)は、図1に示すように、セット信号SETとして2段目SR(2)に与えられる。これにより、2段目SR(2)のnetAの電位は、ローレベルからハイレベルに変化する。

時点tcになると、第2のゲートクロック信号GCK2がローレベルからハイレベルに変化する。この時、2段目SR(2)においては入力端子43の電位がローレベルからハイレベルに変化することになるので、2段目SR(2)のnetAの電位は更に上昇する。その結果、2段目SR(2)から出力される走査信号GOUT(2)はハイレベルとなる。2段目SR(2)から出力される走査信号GOUT(2)は、図1に示すように、セット信号SETとして3段目SR(3)に与えられる。これにより、3段目SR(3)のnetAの電位は、ローレベルからハイレベルに変化する。なお、時点tcには、1段目SR(1)に与えられる第1のゲートクロック信号GCK1および第3のゲートクロック信号GCK3の電位は変化しない。このため、1段目SR(1)については、netAの電位および走査信号GOUTの電位は、時点tb〜時点tcにおける電位が維持される。

時点tdになると、第1のゲートクロック信号GCK1がハイレベルからローレベルに変化する。これにより、1段目SR(1)のnetAの電位は低下する。また、時点tdには、第3のゲートクロック信号GCK3がローレベルからハイレベルに変化する。これにより、3段目SR(3)のnetAの電位は更に上昇し、3段目SR(3)から出力される走査信号GOUT(3)はハイレベルとなる。3段目SR(3)から出力される走査信号GOUT(3)は、図1に示すように、セット信号SETとして4段目SR(4)に与えられる。これにより、4段目SR(4)のnetAの電位は、ローレベルからハイレベルに変化する。なお、2段目SR(2)については、netAの電位および走査信号GOUTの電位は、時点tc〜時点tdにおける電位が維持される。

時点teになると、第2のゲートクロック信号GCK2がハイレベルからローレベルに変化する。これにより、2段目SR(2)のnetAの電位は低下する。また、時点teには、第4のゲートクロック信号GCK4がローレベルからハイレベルに変化する。これにより、4段目SR(4)のnetAの電位は更に上昇し、4段目SR(4)から出力される走査信号GOUT(4)はハイレベルとなる。4段目SR(4)から出力される走査信号GOUT(4)は、図1に示すように、リセット信号として1段目SR(1)に与えられ、セット信号SETとして5段目SR(5)に与えられる。これにより、1段目SR(1)のnetAの電位はハイレベルからローレベルに変化し、5段目SR(5)のnetAの電位はローレベルからハイレベルに変化する。

以上のようにして、1段目SR(1)から8段目SR(8)へと走査信号GOUT(1)〜GOUT(8)が所定期間ずつ順次にハイレベルとなる。そして、時点tfになると、第1のゲートエンドパルス信号GEP1のパルスがこのシフトレジスタ410に与えられる。第1のゲートエンドパルス信号GEP1は、図1に示すように、リセット信号RESETとして6段目SR(6)に与えられる。これにより、6段目SR(6)のnetAの電位はハイレベルからローレベルに変化する。

時点tgになると、第2のゲートエンドパルス信号GEP2のパルスがこのシフトレジスタ410に与えられる。第2のゲートエンドパルス信号GEP2は、図1に示すように、リセット信号RESETとして7段目SR(7)に与えられる。これにより、7段目SR(7)のnetAの電位はハイレベルからローレベルに変化する。

時点thになると、第3のゲートエンドパルス信号GEP3のパルスがこのシフトレジスタ410に与えられる。第3のゲートエンドパルス信号GEP3は、図1に示すように、リセット信号RESETとして8段目SR(8)に与えられる。これにより、8段目SR(8)のnetAの電位はハイレベルからローレベルに変化する。

<1.5 効果>
本実施形態によれば、シフトレジスタ410の各段SR(k)には、図5に示すように、走査信号GOUT(k)の電位を制御するための出力制御用スイッチング素子として、netAにゲート端子が接続され、第1クロックCKAが与えられる入力端子43にドレイン端子が接続され、走査信号GOUT(k)を出力する出力端子51にソース端子が接続された薄膜トランジスタTSが設けられている。そして、netAの電位は、セット信号SETのパルスに基づいてハイレベルとされ、リセット信号RESET信号のパルスに基づいてローレベルとされる。このような構成において、シフトレジスタ410の各段SR(k)には、前段SR(k−1)から出力される走査信号GOUT(k−1)がセット信号SETとして与えられる。また、シフトレジスタ410には90度ずつ位相がずれた4相のクロック信号(第1〜第4のゲートクロック信号GCK1〜GCK4)が与えられ、各段SR(k)は、前段SR(k−1)に与えられるクロック信号よりも位相が90度遅れたクロック信号に基づいて動作する。ここで、シフトレジスタ410の各段SR(k)に2段後の段SR(k+2)から出力される走査信号GOUT(k+2)がリセット信号RESETとして与えられる構成にすると、クロック立下がり−立上がり期間を短くしたときに、走査信号GOUT(k)の電位が充分に低下する前にnetAの電位がローレベルにまで低下する。このため、第1クロックCKAがハイレベルからローレベルに変化することに基づく走査信号GOUT(k)の電位低下の効果が充分に得られず、走査信号GOUT(k)の電位は速やかにはローレベルまで低下しない。この点、本実施形態によれば、シフトレジスタ410の各段SR(k)には、3段後の段SR(k+3)から出力される走査信号GOUT(k+3)がリセット信号RESETとして与えられる。このため、netAの電位がハイレベルで維持される期間が長くなり、クロック立下がり−立上がり期間を短くしても、第1クロックCKAがハイレベルからローレベルに変化することに基づく走査信号GOUT(k)の電位低下の効果が充分に得られる。すなわち、選択期間の終了後、走査信号GOUT(k)の電位は速やかにローレベルに低下する。従って、画素容量への不必要な書き込み等による異常動作が生じることはない。また、上述した日本の特開2005−50502号公報に開示されたシフトレジスタとは異なり、走査信号GOUT(k)の立下がりに要する時間を短くするための薄膜トランジスタを備える必要はない。以上より、モノリシック化されたゲートドライバ内のシフトレジスタにおいて、異常動作を引き起こすことなく、かつ、回路面積の増大,消費電流の増大,コスト増を抑制しつつ、クロック立下がり−立上がり期間を短くすることができる。これにより、画素容量への充電時間を長くすることができ、充電不足に起因する表示不良の発生が抑制される。

また、本実施形態によれば、クロック立下がり−立上がり期間を0にすること、すなわち、第1クロックCKAが変化するタイミングと第2クロックCKBが変化するタイミングとを同じタイミングにすることができるので、走査信号のノイズを低減することが可能となる。なお、クロック立下がり−立上がり期間を0にした場合には、画素容量への充電時間が充分に長くなり、充電不足に起因する表示不良の発生が効果的に抑制される。

<1.6 変形例>
上記第1の実施形態においては、netAと出力端子51との間にキャパシタC1が設けられているが、本発明はこれに限定されない。このキャパシタC1は走査信号GOUTの波形の安定化のために設けられているものであって、このキャパシタC1を有さない構成であっても良い。また、上記第1の実施形態においては、第2クロックCKBによってオン/オフが制御される薄膜トランジスタT8が設けられているが、本発明はこれに限定されない。この薄膜トランジスタT8についても走査信号GOUTの波形の安定化のために設けられているものであって、この薄膜トランジスタT8を有さない構成であっても良い。

また、2段後の段SR(k+2)または3段後の段SR(k+3)から出力される走査信号GOUT(k+2)またはGOUT(k+3)がゲート端子に与えられ、ドレイン端子が出力端子51に接続され、ソース端子が電源電圧VSSに接続された薄膜トランジスタ(第9のスイッチング素子)を更に備えた構成にしても良い。これにより、走査信号GOUT(k)の電位をより確実にローレベルにまで低下させることが可能となる。

<2.第2の実施形態>
<2.1 シフトレジスタの構成>
図8は、本発明の第2の実施形態におけるゲートドライバ40内のシフトレジスタの構成を示すブロック図である。このシフトレジスタは、図8に示すように、表示部10の一側に設けられたゲートドライバ内の第1シフトレジスタ411aと表示部10の他側に設けられたゲートドライバ内の第2シフトレジスタ411bとによって構成される。第1シフトレジスタ411aについても第2シフトレジスタ411bについても、上記第1の実施形態におけるシフトレジスタ410(図1参照)と同様の構成となっている。また、第1シフトレジスタ411aおよび第2シフトレジスタ411b内の各双安定回路の構成についても、上記第1の実施形態における構成(図5参照)と同様となっている。さらに、シフトレジスタの各段(双安定回路)の動作およびシフトレジスタ全体の動作についても、上記第1の実施形態と同様であるので、説明を省略する。

<2.2 効果>
一般に、シフトレジスタから出力される走査信号については、ゲートバスラインの配線容量(負荷)の存在に起因して遅延が生じる。特に大型のパネルを採用する表示装置においてゲートドライバがパネルの片側のみに設けられている場合、シフトレジスタに近い位置とシフトレジスタから遠い位置とで走査信号の波形が大きく異なることがある。例えば、図9(A)で符号P1の矢印で示す位置における走査信号の波形が図9(B)に示すようなものとなり、図9(A)で符号P2の矢印で示す位置における走査信号の波形が図9(C)に示すようなものとなることがある。このような場合、シフトレジスタから遠い位置において画素容量への充電不足が生じ、表示品位が低下する。この点、本実施形態によると、1本のゲートバスラインに対して表示部10の両側から充電が施されることになり、大型パネルにおける充電不足に起因する表示品位の低下が抑制される。

<3.第3の実施形態>
<3.1 シフトレジスタの構成>
図10は、本発明の第3の実施形態におけるゲートドライバ40内のシフトレジスタの構成を示すブロック図である。このシフトレジスタは、図10に示すように、表示部10の一側に設けられたゲートドライバ内の第1シフトレジスタ412aと表示部10の他側に設けられたゲートドライバ内の第2シフトレジスタ412bとによって構成される。詳しくは、上記第1の実施形態におけるシフトレジスタ410(図1参照)内の双安定回路のうち奇数段目SR(1),SR(3),SR(5),およびSR(7)については表示部10の一側(図10では表示部10の左側)に設けられ、偶数段目SR(2),SR(4),SR(6),およびSR(8)については表示部10の他側(図10では表示部10の右側)に設けられている。なお、各双安定回路の構成や動作、シフトレジスタ全体の動作については、上記第1の実施形態と同様であるので、説明を省略する。

<3.2 効果>
本実施形態によれば、シフトレジスタ1段あたりのサイズ(ソースバスラインの延びる方向についてのサイズ)を上記第1の実施形態におけるサイズのほぼ2分の1にすることができる。このため、パネルの額縁として必要となる面積を小さくすることが可能となる。これにより、液晶パネルを用いた各種製品の小型化が実現される。

<4.第4の実施形態>
<4.1 全体構成およびゲートドライバの構成>
本実施形態においては、全体構成およびゲートドライバの概略構成については、図2および図3に示した上記第1の実施形態における構成とほぼ同様であるので、詳しい説明を省略する。

<4.2 双安定回路の構成>
図11は、本実施形態における双安定回路の構成を示す回路図である。本実施形態においては、図5に示した上記第1の実施形態における構成要素に加えて、3個の薄膜トランジスタT3(第3のスイッチング素子),T4(第4のスイッチング素子),およびT5(第5のスイッチング素子)が設けられている。薄膜トランジスタT3のゲート端子,薄膜トランジスタT4のソース端子,および薄膜トランジスタT5のドレイン端子は互いに接続されている。なお、これらが互いに接続されている領域(配線)のことを便宜上「netB」(第2ノード)という。

薄膜トランジスタT3については、ゲート端子はnetBに接続され、ドレイン端子はnetAに接続され、ソース端子は電源電圧VSSに接続されている。薄膜トランジスタT4については、ゲート端子およびドレイン端子は入力端子44に接続され(すなわち、ダイオード接続となっている)、ソース端子はnetBに接続されている。薄膜トランジスタT5については、ゲート端子はnetAに接続され、ドレイン端子はnetBに接続され、ソース端子は電源電圧VSSに接続されている。薄膜トランジスタT3は、netBの電位がハイレベルになっているときに、netAの電位をローレベルにする。薄膜トランジスタT4は、第2クロックCKBがハイレベルになっているときに、netBの電位をハイレベルにする。薄膜トランジスタT5は、netAの電位がハイレベルになっているときに、netBの電位をローレベルにする。以上の構成により、図11で符号60で示す部分の回路は、netAの電位を示す信号の論理反転信号の論理値と第2クロックCKBの論理値との論理積を出力するAND回路(図12に示す論理回路)となっている。従って、netAの電位がローレベルであって、かつ、第2クロックCKBがハイレベルになっているときに、薄膜トランジスタT3はオン状態となり、netAの電位が電源電圧VSSの電位へと引き込まれる。なお、本実施形態においては、このAND回路によって第2ノード制御部が実現されている。

<4.3 シフトレジスタの動作>
次に、図11および図13を参照しつつ、本実施形態におけるシフトレジスタ410の各段(双安定回路)の動作について説明する。図13に示すように、液晶表示装置の動作中、入力端子43には第1クロックCKAが与えられ、入力端子44には第2クロックCKBが与えられる。なお、シフトレジスタ410全体の動作については、上記第1の実施形態と同様であるので、説明を省略する。

時点t0以前の期間には、第2クロックCKBの電位の変化に応じてnetBの電位が所定期間毎にハイレベルとなって薄膜トランジスタT3がオン状態となるほかは、上記第1の実施形態と同様の動作が行われる。詳しくは、時点t0以前の期間には、netAの電位はローレベルで維持されているのに対し、第2クロックCKBの電位は所定期間毎にハイレベルとローレベルとが繰り返されている。上述したように、netAの電位がローレベルであって、かつ、第2クロックCKBがハイレベルになっているときに、薄膜トランジスタT3はオン状態となる。従って、時点t0以前の期間には、第2クロックCKBがハイレベルになっている期間に薄膜トランジスタT3がオン状態となる。

時点t0になると、入力端子41にセット信号SETのパルスが与えられる。これにより、上記第1の実施形態と同様、netAの電位がローレベルからハイレベルに変化し、薄膜トランジスタTSはオン状態となる。また、上記第1の実施形態と同様、時点t0〜時点t1の期間中、走査信号GOUTはローレベルで維持される。ところで、本実施形態においては、薄膜トランジスタT5のゲート端子がnetAに接続されている。このため、netAの電位がハイレベルになることによって、薄膜トランジスタT5がオン状態となる。これにより、netBの電位はローレベルとなるので、薄膜トランジスタT3はオフ状態となる。従って、時点t0〜時点t1の期間中に、「薄膜トランジスタT3がオン状態となってnetAの電位が低下する」ということはない。

時点t1になると、第1クロックCKAがローレベルからハイレベルに変化する。これにより、上記第1の実施形態と同様、netAの電位は上昇する。そして、走査信号GOUTの電位が第1クロックCKAのハイレベルの電位にまで上昇し、この双安定回路の出力端子51に接続されているゲートバスラインが選択状態となる。ところで、netAの電位は時点t0からハイレベルとなっているので薄膜トランジスタT5はオン状態で維持されている。また、時点t1〜時点t2の期間中、第2クロックCKBはローレベルとなっているので、薄膜トランジスタT4はオフ状態となっている。このため、時点t1〜時点t2の期間中、netBの電位はローレベルとなり、薄膜トランジスタT3はオフ状態となる。従って、時点t1〜時点t2の期間中に、「薄膜トランジスタT3がオン状態となってnetAの電位が低下する」ということはない。

時点t2になると、セット信号SETがハイレベルからローレベルに変化し、薄膜トランジスタT1はオフ状態となる。このとき、上記第1の実施形態と同様、netAの電位が変動することはない。時点t3になると、第1クロックCKAがハイレベルからローレベルに変化し、上記第1の実施形態と同様、netAの電位が低下する。このとき、netAの電位については、時点t1〜時点t3の期間よりは低下するものの、ハイレベルの状態で維持される。また、時点t3には、第2クロックCKBがローレベルからハイレベルに変化し、上記第1の実施形態と同様、走査信号GOUTの電位は速やかにローレベルとなる。netAの電位は上述のようにハイレベルで維持されるので、時点t3以降の期間においても、薄膜トランジスタT5はオン状態で維持される。これにより、netBの電位はローレベルとなるので、薄膜トランジスタT3はオフ状態となる。従って、時点t3〜時点t4の期間中に、「薄膜トランジスタT3がオン状態となってnetAの電位が低下する」ということはない。時点t4以降の期間には、第2クロックCKBの電位の変化に応じてnetBの電位が所定期間毎にハイレベルとなって薄膜トランジスタT3がオン状態となるほかは、上記第1の実施形態と同様の動作が行われる。

<4.4 効果>
本実施形態によれば、時点t0以前の期間および時点t4以降の期間には、netBの電位が第2クロックCKBの電位の変化に応じて所定期間毎にハイレベルとなる(図13参照)。このため、時点t0以前の期間および時点t4以降の期間には、所定期間毎に薄膜トランジスタT3がオン状態となる。これにより、例えば高温エージングによって薄膜トランジスタTSの閾値電圧のシフトが生じ、当該薄膜トランジスタTSにおけるリーク電流が大きくなった場合でも、所定期間毎にnetAの電位が確実にローレベルにされ、出力端子51からの異常パルスの出力が抑制される。また、そのような異常パルスが後段に順次に与えられることによるシフトレジスタの異常動作の発生が抑制される。

<5.第5の実施形態>
<5.1 シフトレジスタの構成>
図14は、本実施形態におけるゲートドライバ40内のシフトレジスタ413の構成を示すブロック図である。図14に示すように、このシフトレジスタ413は8個の双安定回路SR(1)〜SR(8)によって構成されている。各双安定回路には、図1に示した上記第1の実施形態における入出力端子に加えて、第2のリセット信号RESET2を受け取るための入力端子が設けられている。なお、本実施形態においては、上記第1の実施形態におけるリセット信号RESETに相当する信号のことを第1のリセット信号RESET1という。全体構成およびゲートドライバの概略構成については、図2および図3に示した上記第1の実施形態における構成とほぼ同様であるので、詳しい説明を省略する。

図14および図15に示すように、k段目SR(k)に着目すると、次段の走査信号GOUT(k+1)が第2のリセット信号RESET2として与えられる。但し、8段目(最終段目)SR(8)については、第1のゲートエンドパルス信号GEP1が第2のリセット信号RESET2として与えられる。第2のリセット信号RESET2以外の信号については、上記第1の実施形態と同様である。

<5.2 双安定回路の構成>
図16は、本実施形態における双安定回路の構成を示す回路図である。本実施形態においては、図11に示した上記第4の実施形態における構成要素に加えて、薄膜トランジスタT6(第6のスイッチング素子)と、第2のリセット信号RESET2を受け取る入力端子45とが設けられている。薄膜トランジスタT6については、ゲート端子は入力端子45に接続され、ドレイン端子はnetBに接続され、ソース端子は電源電圧VSSに接続されている。

<5.3 シフトレジスタの動作>
次に、図16および図17を参照しつつ、本実施形態におけるシフトレジスタ413の各段(双安定回路)の動作について説明する。なお、シフトレジスタ413全体の動作については、上記第1の実施形態と同様であるので、説明を省略する。時点t2以前の期間には、上記第4の実施形態と同様の動作が行われる。時点t2になると、第2のリセット信号RESET2がローレベルからハイレベルに変化する。これにより、薄膜トランジスタT6はオン状態となる。第2のリセット信号RESET2がハイレベルにされた状態は、時点t4まで維持される。その結果、時点t2〜時点t4の期間中、netBの電位は電源電圧VSSの電位に固定される。時点t3以降の期間には、時点t4に第2のリセット信号RESET2がハイレベルからローレベルに変化して薄膜トランジスタT6がオフ状態となるほかは、上記第4の実施形態と同様の動作が行われる。

<5.4 効果>
図11に示した上記第4の実施形態における構成によると、第2クロックCKBがハイレベルとなって、かつ、netAの電位がハイレベルとなっているとき、薄膜トランジスタT4,T5がオン状態となる。このとき、netBはフローティング状態となり、netBの電位は定まらない。このため、netAがハイレベルで維持されるべき期間中に薄膜トランジスタT3がオン状態となってnetAの電位が低下することが懸念される。この点、本実施形態によると、第2のクロックCKBの電位およびnetAの電位がともにハイレベルとなる時点t3〜時点t4の期間中、netBの電位は確実にローレベルで維持される。このため、時点t3〜時点t4の期間中、netAの電位は確実にハイレベルで維持され、薄膜トランジスタTSは確実にオン状態で維持される。これにより、時点t3に第1クロックCKAがハイレベルからローレベルに変化するのに応じて、走査信号GOUTの電位は確実にローレベルにまで低下する。

<6.第6の実施形態>
<6.1 シフトレジスタの構成>
図18は、本実施形態におけるゲートドライバ40内のシフトレジスタ414の構成を示すブロック図である。図18に示すように、このシフトレジスタ414は8個の双安定回路SR(1)〜SR(8)によって構成されている。各双安定回路には、図1に示した上記第1の実施形態における入出力端子に加えて、第2のセット信号SET2を受け取るための入力端子が設けられている。なお、本実施形態においては、上記第1の実施形態におけるセット信号SETに相当する信号のことを第1のセット信号SET1という。全体構成およびゲートドライバの概略構成については、図2および図3に示した上記第1の実施形態における構成とほぼ同様であるので、詳しい説明を省略する。

図18および図19に示すように、k段目SR(k)に着目すると、次段の走査信号GOUT(k+1)が第2のセット信号SET2として与えられる。但し、8段目(最終段目)SR(8)については、第1のゲートエンドパルス信号GEP1が第2のセット信号SET2として与えられる。第2のセット信号SET2以外の信号については、上記第1の実施形態と同様である。

<6.2 双安定回路の構成>
図20は、本実施形態における双安定回路の構成を示す回路図である。本実施形態においては、図11に示した上記第4の実施形態における構成要素に加えて、薄膜トランジスタT7(第7のスイッチング素子)と、第2のセット信号SET2を受け取る入力端子46とが設けられている。薄膜トランジスタT7については、ゲート端子およびドレイン端子は入力端子46に接続され(すなわち、ダイオード接続となっている)、ソース端子はnetAに接続されている。なお、本実施形態においては、薄膜トランジスタT7によって第2の第1ノード充電部が実現されている。

<6.3 シフトレジスタの動作>
次に、図20および図21を参照しつつ、本実施形態におけるシフトレジスタ414の各段(双安定回路)の動作について説明する。なお、シフトレジスタ414全体の動作については、上記第1の実施形態と同様であるので、説明を省略する。時点t2以前の期間には、上記第4の実施形態と同様の動作が行われる。時点t2になると、第2のセット信号SET2がローレベルからハイレベルに変化する。これにより、薄膜トランジスタT7はオン状態となる。第2のセット信号SET2がハイレベルにされた状態は、時点t4まで維持される。その結果、時点t2〜時点t4の期間中、netAの電位は確実にハイレベルで維持される。時点t3以降の期間には、時点t4に第2のセット信号SET2がハイレベルからローレベルに変化して薄膜トランジスタT7がオフ状態となるほかは、上記第4の実施形態と同様の動作が行われる。

<6.4 効果>
上述したように、図11に示した上記第4の実施形態における構成によると、第2クロックCKBがハイレベルとなって、かつ、netAの電位がハイレベルとなっているとき、netBの電位は定まらない。このため、netAがハイレベルで維持されるべき期間中に薄膜トランジスタT3がオン状態となってnetAの電位が低下することが懸念される。この点、本実施形態によると、第2のクロックCKBの電位およびnetAの電位がともにハイレベルとなる時点t3〜時点t4の期間中、netBがフローティング状態となっても、netAの電位は確実にハイレベルで維持される。これにより、時点t3に第1クロックCKAがハイレベルからローレベルに変化するのに応じて、走査信号GOUTの電位は確実にローレベルにまで低下する。

<7.第7の実施形態>
<7.1 シフトレジスタの構成>
図22は、本実施形態におけるゲートドライバ40内のシフトレジスタ415の構成を示すブロック図である。図22に示すように、このシフトレジスタ415は8個の双安定回路SR(1)〜SR(8)によって構成されている。各双安定回路には、図1に示した上記第1の実施形態における入出力端子に加えて、第3クロックCKCを受け取るための入力端子が設けられている。全体構成およびゲートドライバの概略構成については、図2および図3に示した上記第1の実施形態における構成とほぼ同様であるので、詳しい説明を省略する。

次に、各段に第3クロックCKCとして与えられる信号について説明する。第3クロックCKCとして、1段目SR(1)および5段目SR(5)については第4のゲートクロック信号GCK4が与えられ、2段目SR(2)および6段目SR(6)については第1のゲートクロック信号GCK1が与えられ、3段目SR(3)および7段目SR(7)については第2のゲートクロック信号GCK2が与えられ、4段目SR(4)および8段目SR(8)については第3のゲートクロック信号GCK3が与えられる。第3クロックCKC以外の信号については、上記第1の実施形態と同様である。

<7.2 双安定回路の構成>
図23は、本実施形態における双安定回路の構成を示す回路図である。本実施形態においては、図11に示した上記第4の実施形態における構成要素に加えて、第3クロックCKCを受け取る入力端子47が設けられている。薄膜トランジスタT4のゲート端子およびドレイン端子は、上記第4の実施形態においては入力端子44に接続されていたが、本実施形態においては入力端子47に接続されている。それ以外の構成については、上記第4の実施形態と同様である。

<7.3 シフトレジスタの動作>
次に、図23および図24を参照しつつ、本実施形態におけるシフトレジスタ415の各段(双安定回路)の動作について説明する。なお、シフトレジスタ415全体の動作については、上記第1の実施形態と同様であるので、説明を省略する。図24に示すように、液晶表示装置の動作中、入力端子43には第1クロックCKAが与えられ、入力端子44には第2クロックCKBが与えられ、入力端子47には第3クロックCKCが与えられる。

時点t0以前の期間には、第3クロックCKCの電位の変化に応じてnetBの電位が所定期間毎にハイレベルとなって薄膜トランジスタT3がオン状態となるほかは、上記第1の実施形態と同様の動作が行われる。詳しくは、時点t0以前の期間には、netAの電位はローレベルで維持されているのに対し、第3クロックCKCの電位は所定期間毎にハイレベルとローレベルとが繰り返されている。ここで、薄膜トランジスタT3は、netAの電位がローレベルであって、かつ、第3クロックCKCがハイレベルになっているときにオン状態となる。従って、時点t0以前の期間には、第3クロックCKCがハイレベルになっている期間に薄膜トランジスタT3がオン状態となる。

時点t0〜時点t4の期間には、薄膜トランジスタT4のオン/オフ状態の変化するタイミングが異なるほかは、上記第4の実施形態と同様の動作が行われる。なお、時点t0〜時点t4の期間には、netAの電位はハイレベルとなっているので、薄膜トランジスタT4のオン/オフ状態の変化に関わらずnetBの電位はローレベルで維持される。時点t4以降の期間には、第3クロックCKCの電位の変化に応じてnetBの電位が所定期間毎にハイレベルとなって薄膜トランジスタT3がオン状態となるほかは、上記第1の実施形態と同様の動作が行われる。

<7.4 効果>
本実施形態によれば、時点t0以前の期間および時点t4以降の期間には、netBの電位が第クロックCKCの電位の変化に応じて所定期間毎にハイレベルとなる(図24参照)。このため、時点t0以前の期間および時点t4以降の期間には、所定期間毎に薄膜トランジスタT3がオン状態となる。これにより、例えば高温エージングによって薄膜トランジスタTSの閾値電圧のシフトが生じ、当該薄膜トランジスタTSにおけるリーク電流が大きくなった場合でも、所定期間毎にnetAの電位が確実にローレベルにされ、出力端子51からの異常パルスの出力が抑制される。また、そのような異常パルスが後段に順次に与えられることによるシフトレジスタの異常動作の発生が抑制される。

<7.5 変形例>
図23に示した構成に加えて、第4クロックCKD(図24に示す第2クロックCKBとは位相が180度ずれた信号)がハイレベルになっているときにnetBの電位をローレベルにする薄膜トランジスタを備える構成にしても良い。これにより、第4クロックCKDがハイレベルになっている期間にはnetBの電位はローレベルにされるので、薄膜トランジスタT3の閾値電圧のシフトが抑制される。

<8.第8の実施形態>
<8.1 全体構成およびゲートドライバの構成>
本実施形態においては、全体構成およびゲートドライバの概略構成については、図2および図3に示した上記第1の実施形態における構成とほぼ同様であるので、詳しい説明を省略する。但し、上記第1の実施形態においては、ゲートバスラインGL1〜GL8の走査を終了する信号として第1〜第3のゲートエンドパルス信号GEP1〜GEP3が表示制御回路20からゲートドライバ40に送られていたのに対し、本実施形態においては、ゲートバスラインGL1〜GL8の走査を終了する信号として1つのゲートエンドパルス信号GEPのみが表示制御回路20からゲートドライバ40に送られる。

図25は、本実施形態におけるゲートドライバ40内のシフトレジスタ416の構成を示すブロック図である。図25に示すように、このシフトレジスタ416は8個の双安定回路SR(1)〜SR(8)によって構成されている。各双安定回路には、2相のクロック信号CKA,CKBをそれぞれ受け取るための入力端子と、ローレベルの電源電圧VSSを受け取るための入力端子と、セット信号SETを受け取るための入力端子と、リセット信号RESETを受け取るための入力端子と、走査信号GOUTを出力するための出力端子とが設けられている。なお、シフトレジスタ416の各段(双安定回路)の構成については、図5に示した上記第1の実施形態における構成と同様である。

上記第1の実施形態においては、図1に示したように、リセット信号RESETとして、6段目SR(6)には第1のゲートエンドパルス信号GEP1が与えられ、7段目SR(7)には第2のゲートエンドパルス信号GEP2が与えられ、8段目SR(8)には第3のゲートエンドパルス信号GEP3が与えられていた。これに対し、本実施形態においては、図25に示すように、6段目SR(6),7段目SR(7),および8段目SR(8)のいずれについても、上述したゲートエンドパルス信号GEPがリセット信号RESETとして与えられる。

<8.2 シフトレジスタの動作>
次に、図26を参照しつつ、本実施形態におけるシフトレジスタ416全体の動作について説明する。なお、シフトレジスタ416の各段(双安定回路)の動作については、上記第1の実施形態と同様であるので、説明を省略する。本実施形態では、時点tf以前の期間には、上記第1の実施形態と同様の動作が行われる。時点tfおよび時点tgには、いずれの段に与えられるリセット信号RESETについてもパルスは生じない。このため、いずれの段についても、時点tfまたは時点tgのタイミングでnetAの電位がハイレベルからローレベルに変化することはない。時点thになると、図26に示すように、ゲートエンドパルス信号GEPのパルスが発生する。このゲートエンドパルス信号GEPは、リセット信号RESETとして6段目SR(6)〜8段目SR(8)に与えられる。これにより、6段目SR(6)〜8段目SR(8)のnetAの電位はハイレベルからローレベルに変化する。

ところで、時点tgのタイミングで第2のゲートクロック信号GCK2がローレベルからハイレベルに変化すると、6段目SR(6)のnetAの電位が上述したブートストラップによって上昇することが懸念される。そこで、時点tg〜時点tiの期間には、第2のゲートクロック信号GCK2がハイレベルとならないようにすることが好ましい(図26で符号81の矢印で示す部分を参照)。同様に、時点thのタイミングで第3のゲートクロック信号GCK3がローレベルからハイレベルに変化すると、7段目SR(7)のnetAの電位が上述したブートストラップによって上昇することが懸念される。そこで、時点th〜時点tjの期間には、第3のゲートクロック信号GCK3がハイレベルとならないようにすることが好ましい(図26で符号82の矢印で示す部分を参照)。

<8.3 効果>
本実施形態によれば、ゲートバスラインGL1〜GL8の走査を終了するための信号として1つのゲートエンドパルス信号GEPのみが設けられている。このため、上記第1の実施形態と比較して、信号配線が削減され、また、表示制御回路20で生成されるべき信号が削減される。これにより、回路面積の低減,消費電流の低減,コストの低減などの効果がより高められる。

<8.4 変形例>
上記第8の実施形態においては、6段目SR(6)〜8段目SR(8)のリセット信号RESETとして与えられる信号が1つのゲートエンドパルス信号GEPで実現されているが、2つのゲートエンドパルス信号で実現される構成であっても良い。

また、第1〜第4のゲートクロック信号GCK1〜GCK4がローレベルになっている期間にゲートエンドパルス信号GEPのパルスを出力する構成とすることにより、6段目SR(6)〜8段目SR(8)のnetAの電位を確実にローレベルに低下させることが可能となる。

さらに、上記第8の実施形態においては、ゲートエンドパルス信号GEPが6段目SR(6)〜8段目SR(8)のリセット信号RESETとして与えられる構成となっているが、ゲートスタートパルス信号GSPが6段目SR(6)〜8段目SR(8)のリセット信号RESETとして与えられる構成であっても良い。

さらにまた、図26の時点tgのタイミングで6段目SR(6)のnetAの電位の上昇を抑止し、図26の時点thのタイミングで7段目SR(7)のnetAの電位の上昇を抑止するための構成として、シフトレジスタ416の各段(双安定回路)の内部においてクロック信号とリセット信号とに基づき第1クロックCKAのパルスの出力を抑止するようにしても良い。

また、ゲート端子にゲートエンドパルス信号GEPが与えられ、ドレイン端子が出力端子51に接続され、ソース端子が電源電圧VSSに接続された薄膜トランジスタ(第10のスイッチング素子)を6段目SR(6)〜8段目SR(8)のいずれかが備える構成にしても良い。

<9.その他>
上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機EL(Electro Luminescence)等の他の表示装置にも本発明を適用することができる。

10…表示部
20…表示制御回路
30…ソースドライバ(映像信号線駆動回路)
40…ゲートドライバ(走査信号線駆動回路)
41〜47…(双安定回路の)入力端子
51…(双安定回路の)出力端子
410〜416…シフトレジスタ
SR(1)〜SR(n)…双安定回路
TS,T1〜T8…薄膜トランジスタ
C1…キャパシタ
GL1〜GLn…ゲートバスライン
SL1〜SLm…ソースバスライン
GSP…ゲートスタートパルス信号
GEP1〜GEP3…第1〜第3のゲートエンドパルス信号
GCK1〜GCK4…第1〜第4のゲートクロック信号
CKA,CKB,CKC,CKD…第1クロック,第2クロック,第3クロック,第4クロック
GOUT(1)〜GOUT(n)…走査信号
SET…セット信号
RESET…リセット信号

Claims (28)

  1. 第1の状態と第2の状態とを有し互いに直列に接続された複数の双安定回路を含み、前記複数の双安定回路のうち奇数段目の双安定回路に第1のクロック信号および第2のクロック信号として与えられる2相のクロック信号と前記複数の双安定回路のうち偶数段目の双安定回路に前記第1のクロック信号および前記第2のクロック信号として与えられる2相のクロック信号とを含む少なくとも4相のクロック信号に基づいて前記複数の双安定回路が順次に第1の状態となるシフトレジスタであって、
    各双安定回路は、
    前記第1の状態または前記第2の状態のいずれかの状態を表す状態信号を出力する出力ノードと、
    第2電極に前記第1のクロック信号が与えられ、前記出力ノードに第3電極が接続された出力制御用スイッチング素子と、
    当該各双安定回路の前段または前段より前の段の双安定回路から出力される状態信号に基づいて前記出力制御用スイッチング素子の第1電極に接続された第1ノードを充電するための第1ノード充電部と、
    当該各双安定回路の3段後の段の双安定回路から出力される状態信号に基づいて前記第1ノードを放電するための第1ノード放電部と
    を備え
    各双安定回路において、前記第1のクロック信号がハイレベルからローレベルに変化するタイミングから当該各双安定回路の3段後の段の双安定回路から出力される状態信号がローレベルからハイレベルに変化するタイミングまでの期間の長さは、前記4相のクロック信号のクロック周期の4分の1に相当する期間以上であることを特徴とする、シフトレジスタ。
  2. 前記第1のクロック信号と前記第2のクロック信号とは互いに位相が180度ずらされていることを特徴とする、請求項1に記載のシフトレジスタ。
  3. 前記奇数段目の双安定回路に与えられる2相のクロック信号と前記偶数段目の双安定回路に与えられる2相のクロック信号とはそれぞれ互いに位相が90度ずらされていることを特徴とする、請求項1に記載のシフトレジスタ。
  4. 前記第1のクロック信号がハイレベルからローレベルに変化するタイミングと前記第2のクロック信号がローレベルからハイレベルに変化するタイミングとが同じであって、かつ、前記第1のクロック信号がローレベルからハイレベルに変化するタイミングと前記第2のクロック信号がハイレベルからローレベルに変化するタイミングとが同じであることを特徴とする、請求項1に記載のシフトレジスタ。
  5. 前記4相のクロック信号のオンデューティはそれぞれ50%とされていることを特徴とする、請求項1に記載のシフトレジスタ。
  6. 各双安定回路において、
    前記第1ノード充電部は、第1電極および第2電極に当該各双安定回路の前段の双安定回路から出力される状態信号が与えられ、前記第1ノードに第3電極が接続された第1のスイッチング素子を含み、
    前記第1ノード放電部は、第1電極に当該各双安定回路の3段後の段の双安定回路から出力される状態信号が与えられ、前記第1ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第2のスイッチング素子を含むことを特徴とする、請求項1に記載のシフトレジスタ。
  7. 各双安定回路は、
    前記第1ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第3のスイッチング素子と、
    前記第3のスイッチング素子の第1電極に接続された第2ノードの電位を前記第2のクロック信号と前記第1ノードの電位とに基づいて制御する第2ノード制御部と
    を更に有することを特徴とする、請求項1に記載のシフトレジスタ。
  8. 前記第2ノード制御部は、
    第1電極および第2電極に前記第2のクロック信号が与えられ、前記第2ノードに第3電極が接続された第4のスイッチング素子と、
    前記第1ノードに第1電極が接続され、前記第2ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第5のスイッチング素子とからなることを特徴とする、請求項7に記載のシフトレジスタ。
  9. 前記奇数段目の双安定回路は、前記偶数段目の双安定回路に与えられる2相のクロック信号の一方を第3のクロック信号として受け取り、
    前記偶数段目の双安定回路は、前記奇数段目の双安定回路に与えられる2相のクロック信号の一方を前記第3のクロック信号として受け取り、
    各双安定回路は、
    前記第1ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第3のスイッチング素子と、
    前記第3のスイッチング素子の第1電極に接続された第2ノードの電位を前記第3のクロック信号と前記第1ノードの電位とに基づいて制御する第2ノード制御部と
    を更に有することを特徴とする、請求項1に記載のシフトレジスタ。
  10. 前記第2ノード制御部は、
    第1電極および第2電極に前記第3のクロック信号が与えられ、前記第2ノードに第3電極が接続された第4のスイッチング素子と、
    前記第1ノードに第1電極が接続され、前記第2ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第5のスイッチング素子とからなることを特徴とする、請求項9に記載のシフトレジスタ。
  11. 各双安定回路において、前記第2ノード制御部は、当該各双安定回路の次段の双安定回路から出力される状態信号が第1電極に与えられ、前記第2ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第6のスイッチング素子を更に含むことを特徴とする、請求項7に記載のシフトレジスタ。
  12. 各双安定回路は、当該各双安定回路の次段の双安定回路から出力される状態信号に基づいて前記第1ノードを充電するための第2の第1ノード充電部を更に備えることを特徴とする、請求項7に記載のシフトレジスタ。
  13. 各双安定回路において、前記第2の第1ノード充電部は、第1電極および第2電極に当該各双安定回路の次段の双安定回路から出力される状態信号が与えられ、前記第1ノードに第3電極が接続された第7のスイッチング素子を含むことを特徴とする、請求項12に記載のシフトレジスタ。
  14. 各双安定回路は、第1電極に前記第2のクロック信号が与えられ、前記出力ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第8のスイッチング素子を更に有することを特徴とする、請求項1に記載のシフトレジスタ。
  15. 各双安定回路は、前記第1ノードに一端が接続され、前記出力ノードに他端が接続されたキャパシタを更に有することを特徴とする、請求項1に記載のシフトレジスタ。
  16. 各双安定回路は、当該各双安定回路の2段後または3段後の段の双安定回路から出力される状態信号が第1電極に与えられ、前記出力ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第9のスイッチング素子を更に有することを特徴とする、請求項1に記載のシフトレジスタ。
  17. 前記複数の双安定回路のうちの最終段,最終段の前段,および最終段の前々段の双安定回路に含まれる前記第1ノードをそれぞれ前記第1ノード放電部によって放電させるための3つの走査終了用信号が外部から与えられることを特徴とする、請求項1に記載のシフトレジスタ。
  18. 前記3つの走査終了用信号のうち少なくとも2つの走査終了用信号が1つの信号によって実現されていることを特徴とする、請求項17に記載のシフトレジスタ。
  19. 前記複数の双安定回路のうちの最終段,最終段の前段,および最終段の前々段の双安定回路のそれぞれにおいて、前記第1ノード充電部によって前記第1ノードが充電された後、前記第1ノード放電部によって前記第1ノードが放電されるまでの期間、前記第1のクロック信号のローレベルからハイレベルへの変化が抑止されることを特徴とする、請求項18に記載のシフトレジスタ。
  20. 前記複数の双安定回路のうちの最終段,最終段の前段,および最終段の前々段の双安定回路のいずれかは、第1電極に前記走査終了用信号が与えられ、前記出力ノードに第2電極が接続され、第3電極にローレベルの電位が与えられる第10のスイッチング素子を含むことを特徴とする、請求項17に記載のシフトレジスタ。
  21. アモルファスシリコンを用いて形成されていることを特徴とする、請求項1に記載のシフトレジスタ。
  22. 微結晶シリコンを用いて形成されていることを特徴とする、請求項1に記載のシフトレジスタ。
  23. 多結晶シリコンを用いて形成されていることを特徴とする、請求項1に記載のシフトレジスタ。
  24. 酸化物半導体を用いて形成されていることを特徴とする、請求項1に記載のシフトレジスタ。
  25. 表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
    請求項1に記載のシフトレジスタを備え、
    前記複数の双安定回路は、前記複数の走査信号線と1対1で対応するように設けられ、
    各双安定回路は、前記出力ノードから出力される状態信号を当該各双安定回路に対応する走査信号線に走査信号として与えることを特徴とする、走査信号線駆動回路。
  26. 前記表示部を含み、請求項25に記載の走査信号線駆動回路を備えていることを特徴とする、表示装置。
  27. 前記複数の双安定回路からなるシフトレジスタが前記表示部の一端側および他端側の双方に設けられていることを特徴とする、請求項26に記載の表示装置。
  28. 前記奇数段目の双安定回路は前記表示部の一端側に設けられ、前記偶数段目の双安定回路は前記表示部の他端側に設けられていることを特徴とする、請求項26に記載の表示装置。
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