JP5404807B2 - シフトレジスタならびにそれを備えた走査信号線駆動回路および表示装置 - Google Patents

Description

本発明は、アクティブマトリクス型表示装置の駆動回路に設けられるシフトレジスタに関し、特に、モノリシック化された走査信号線駆動回路内のシフトレジスタに関する。

近年、表示装置の小型化，低コスト化などを図るために、画素回路を含む表示部とゲートバスライン（走査信号線）を駆動するためのゲートドライバとを同一の基板上に形成する表示装置の開発が進められている。図２７は、そのような従来の表示装置のゲートドライバの一構成例を示すブロック図である。また、図２８は、ゲートドライバを構成するシフトレジスタの一段分の構成例を示す回路図である。

図２７に示すように、ゲートドライバには複数段（ゲートバスラインの本数に等しい段）のシフトレジスタ９０が含まれている。シフトレジスタ９０の各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号を走査信号として出力する双安定回路となっている。このように、シフトレジスタ９０は複数個の双安定回路ＳＲで構成されている。各双安定回路ＳＲには、２相のクロック信号ＣＫＡ（以下「第１クロック」という。），ＣＫＢ（以下「第２クロック」という。）をそれぞれ受け取るための入力端子と、ローレベルの電源電圧ＶＳＳを受け取るための入力端子と、セット信号ＳＥＴを受け取るための入力端子と、リセット信号ＲＥＳＥＴを受け取るための入力端子と、走査信号ＧＯＵＴを出力するための出力端子とが設けられている。各段（双安定回路）から出力される走査信号ＧＯＵＴは、セット信号として次段に与えられるとともに、リセット信号として前段に与えられる。

双安定回路は、図２８に示すように、４個の薄膜トランジスタＴ９１，Ｔ９２，Ｔ９３，およびＴ９４と、キャパシタＣ９とを備えている。また、この双安定回路は、ローレベルの電源電圧ＶＳＳ用の入力端子のほか、４個の入力端子９１〜９４と１個の出力端子９５とを有している。薄膜トランジスタＴ９１のソース端子，薄膜トランジスタＴ９２のドレイン端子，および薄膜トランジスタＴ９３のゲート端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＡ」という。

薄膜トランジスタＴ９１については、ゲート端子およびドレイン端子は入力端子９１に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＡに接続されている。薄膜トランジスタＴ９２については、ゲート端子は入力端子９２に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ９３については、ゲート端子はｎｅｔＡに接続され、ドレイン端子は入力端子９３に接続され、ソース端子は出力端子９５に接続されている。薄膜トランジスタＴ９４については、ゲート端子は入力端子９４に接続され、ドレイン端子は出力端子９５に接続され、ソース端子は電源電圧ＶＳＳに接続されている。キャパシタＣ９については、一端はｎｅｔＡに接続され、他端は出力端子９５に接続されている。

以上のような構成において、シフトレジスタ９０の各段（双安定回路）は、理想的には次のように動作する。なお、図２９は、このシフトレジスタ９０の各段の動作を説明するためのタイミングチャートである。入力端子９３には、１水平走査期間おきにハイレベルとなる第１クロックＣＫＡが与えられる。入力端子９４には、第１クロックＣＫＡとは位相が１８０度ずれた第２クロックＣＫＢが与えられる。時点ｔ０以前の期間には、ｎｅｔＡの電位および走査信号ＧＯＵＴの電位（出力端子９５の電位）はローレベルとなっている。

時点ｔ０になると、入力端子９１にセット信号ＳＥＴのパルスが与えられる。薄膜トランジスタＴ９１は図２８に示すようにダイオード接続となっているので、このセット信号ＳＥＴのパルスによって薄膜トランジスタＴ９１はオン状態となり、キャパシタＣ９が充電される。これにより、ｎｅｔＡの電位はローレベルからハイレベルに変化し、薄膜トランジスタＴ９３はオン状態となる。ここで、時点ｔ０〜時点ｔ１の期間中、第１クロックＣＫＡはローレベルとなっている。このため、この期間中、走査信号ＧＯＵＴはローレベルで維持される。また、この期間中、リセット信号ＲＥＳＥＴはローレベルとなっているので、薄膜トランジスタＴ９２はオフ状態で維持される。このため、この期間中にｎｅｔＡの電位が低下することはない。

時点ｔ１になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ９３はオン状態となっているので、入力端子９３の電位の上昇とともに出力端子９５の電位は上昇する。ここで、図２８に示すようにｎｅｔＡ−出力端子９５間にはキャパシタＣ９が設けられているので、出力端子９５の電位の上昇とともにｎｅｔＡの電位も上昇する（ｎｅｔＡがブートストラップされる）。その結果、薄膜トランジスタＴ９３には大きな電圧が印加され、走査信号ＧＯＵＴの電位は、第１クロックＣＫＡのハイレベルの電位にまで上昇する。これにより、この双安定回路の出力端子９５に接続されているゲートバスラインが選択状態となる。なお、時点ｔ１〜時点ｔ２の期間中、第２クロックＣＫＢはローレベルとなっている。このため、薄膜トランジスタＴ９４はオフ状態で維持されるので、この期間中に走査信号ＧＯＵＴの電位が低下することはない。

時点ｔ２になると、第１クロックＣＫＡはハイレベルからローレベルに変化する。これにより、入力端子９３の電位の低下とともに出力端子９５の電位は低下し、キャパシタＣ９を介してｎｅｔＡの電位も低下する。また、時点ｔ２には、入力端子９２にリセット信号ＲＥＳＥＴのパルスが与えられる。これにより、薄膜トランジスタＴ９２はオン状態となる。その結果、ｎｅｔＡの電位はハイレベルからローレベルに変化する。また、時点ｔ２には、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ９４はオン状態となる。その結果、出力端子９５の電位すなわち走査信号ＧＯＵＴの電位はローレベルとなる。

以上のようにして各段（双安定回路）から出力された走査信号ＧＯＵＴは、図２７に示すように、セット信号ＳＥＴとして次段に与えられる。これにより、表示装置に設けられている複数本のゲートバスラインが１水平走査期間ずつ順次に選択状態となり、１行ずつ画素回路内の画素容量への書き込みが行われる。

なお、本件発明に関連して、以下の先行技術文献が知られている。日本の特開２００５−５０５０２号公報には、ｋ段目の双安定回路のリセット信号として（ｋ＋１）段目の双安定回路から出力される走査信号を用いる構成のシフトレジスタが記載されている。

日本の特開２００５−５０５０２号公報

ところで、上記においては、双安定回路の理想的な動作について説明しているので、或るクロックの立ち下がりから別のクロックの立ち上がりまでの期間（以下、「クロック立下がり−立上がり期間」という。）の長さを０と仮定しているが、実際には、図３０で符号Ｔｃｋ１で示すように、クロック立下がり−立上がり期間として所定の期間が設けられている。ここで、１垂直走査期間の長さが一定であれば、クロック立下がり−立上がり期間が短いほど１回の水平走査における充電時間は長くなる。従って、充電不足に起因する表示不良の発生を抑制するためには、クロック立下がり−立上がり期間は短いほど好ましい。ところが、クロック立下がり−立上がり期間を短くすると、異常動作が生じることがある。これについて、以下に説明する。

図３１は、クロック立下がり−立上がり期間を短くしたときの異常動作の発生について説明するためのタイミングチャートである。時点ｔ０になると、セット信号ＳＥＴのパルスに基づいて、キャパシタＣ９（図２８参照）が充電され、ｎｅｔＡの電位はローレベルからハイレベルに変化する。時点ｔ１ａに第２クロックＣＫＢがハイレベルからローレベルに変化した後、時点ｔ１ｂに第１クロックＣＫＡがローレベルからハイレベルに変化し、ｎｅｔＡの電位は上昇する。その結果、走査信号ＧＯＵＴの電位は、第１クロックＣＫＡのハイレベルの電位にまで上昇する。時点ｔ２ａになると、第１クロックＣＫＡはハイレベルからローレベルに変化する。これにより、入力端子９３の電位は低下する。これに伴い、走査信号ＧＯＵＴの電位は徐々に低下し、キャパシタＣ９を介してｎｅｔＡの電位も低下する。時点ｔ２ｂになると、入力端子９２にリセット信号ＲＥＳＥＴのパルスが与えられる。これにより、薄膜トランジスタＴ９２はオン状態となり、ｎｅｔＡの電位はハイレベルからローレベルに変化する。また、時点ｔ２ｂには、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ９４はオン状態となり、走査信号ＧＯＵＴの電位は徐々に低下する。ここで、図３１で符号９６で示す部分に着目すると、時点ｔ２ａの後、走査信号ＧＯＵＴの電位が充分に低下する前に時点ｔ２ｂとなりｎｅｔＡの電位が低下している。このため、第１クロックＣＫＡがハイレベルからローレベルに変化することに基づく走査信号ＧＯＵＴの電位低下の効果が充分に得られていない。従って、走査信号ＧＯＵＴの電位は、速やかにはローレベルまで低下していない。また、時点ｔ２ｂには薄膜トランジスタＴ９４がオン状態となることにより走査信号ＧＯＵＴの電位は低下するが、薄膜トランジスタＴ９４よりも薄膜トランジスタＴ９３の方がサイズが大きくされているので、薄膜トランジスタＴ９４がオン状態となることによる走査信号ＧＯＵＴの電位低下の効果は比較的小さい。以上より、クロック立下がり−立上がり期間を短くすると、各双安定回路から出力される走査信号ＧＯＵＴの立下がりが緩やかとなり、画素容量への不必要な書き込み等が行われ、表示品位が低下する。

上述した日本の特開２００５−５０５０２号公報に開示されたシフトレジスタにおいては、走査信号の立下がりに要する時間を短くするためのトランジスタ（日本の特開２００５−５０５０２号公報の図３の符号Ｑ３）が設けられている。これにより走査信号の立下がりに要する時間は短縮されているが、トランジスタを要するためにコスト増となっている。

そこで本発明は、モノリシック化されたゲートドライバ内のシフトレジスタにおいて、異常動作を引き起こすことなく、かつ、回路面積の増大，消費電流の増大，コスト増を抑制しつつ、クロック立下がり−立上がり期間を短くすることを目的とする。

本発明の第１の局面は、第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路を含み、前記複数の双安定回路のうち奇数段目の双安定回路に第１のクロック信号および第２のクロック信号として与えられる２相のクロック信号と前記複数の双安定回路のうち偶数段目の双安定回路に前記第１のクロック信号および前記第２のクロック信号として与えられる２相のクロック信号とを含む少なくとも４相のクロック信号に基づいて前記複数の双安定回路が順次に第１の状態となるシフトレジスタであって、
各双安定回路は、
前記第１の状態または前記第２の状態のいずれかの状態を表す状態信号を出力する出力ノードと、
第２電極に前記第１のクロック信号が与えられ、前記出力ノードに第３電極が接続された出力制御用スイッチング素子と、
当該各双安定回路の前段または前段より前の段の双安定回路から出力される状態信号に基づいて前記出力制御用スイッチング素子の第１電極に接続された第１ノードを充電するための第１ノード充電部と、
当該各双安定回路の３段後の段の双安定回路から出力される状態信号に基づいて前記第１ノードを放電するための第１ノード放電部と
を備え、
各双安定回路において、前記第１のクロック信号がハイレベルからローレベルに変化するタイミングから当該各双安定回路の３段後の段の双安定回路から出力される状態信号がローレベルからハイレベルに変化するタイミングまでの期間の長さは、前記４相のクロック信号のクロック周期の４分の１に相当する期間以上であることを特徴とする。

本発明の第２の局面は、本発明の第１の局面において、
前記第１のクロック信号と前記第２のクロック信号とは互いに位相が１８０度ずらされていることを特徴とする。

本発明の第３の局面は、本発明の第１の局面において、
前記奇数段目の双安定回路に与えられる２相のクロック信号と前記偶数段目の双安定回路に与えられる２相のクロック信号とはそれぞれ互いに位相が９０度ずらされていることを特徴とする。

本発明の第４の局面は、本発明の第１の局面において、
前記第１のクロック信号がハイレベルからローレベルに変化するタイミングと前記第２のクロック信号がローレベルからハイレベルに変化するタイミングとが同じであって、かつ、前記第１のクロック信号がローレベルからハイレベルに変化するタイミングと前記第２のクロック信号がハイレベルからローレベルに変化するタイミングとが同じであることを特徴とする。

本発明の第５の局面は、本発明の第１の局面において、
前記４相のクロック信号のオンデューティはそれぞれ５０％とされていることを特徴とする。

本発明の第６の局面は、本発明の第１の局面において、
各双安定回路において、
前記第１ノード充電部は、第１電極および第２電極に当該各双安定回路の前段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第３電極が接続された第１のスイッチング素子を含み、
前記第１ノード放電部は、第１電極に当該各双安定回路の３段後の段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第２のスイッチング素子を含むことを特徴とする。

本発明の第７の局面は、本発明の第１の局面において、
各双安定回路は、
前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第３のスイッチング素子と、
前記第３のスイッチング素子の第１電極に接続された第２ノードの電位を前記第２のクロック信号と前記第１ノードの電位とに基づいて制御する第２ノード制御部と
を更に有することを特徴とする。

本発明の第８の局面は、本発明の第７の局面において、
前記第２ノード制御部は、
第１電極および第２電極に前記第２のクロック信号が与えられ、前記第２ノードに第３電極が接続された第４のスイッチング素子と、
前記第１ノードに第１電極が接続され、前記第２ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第５のスイッチング素子とからなることを特徴とする。

本発明の第９の局面は、本発明の第１の局面において、
前記奇数段目の双安定回路は、前記偶数段目の双安定回路に与えられる２相のクロック信号の一方を第３のクロック信号として受け取り、
前記偶数段目の双安定回路は、前記奇数段目の双安定回路に与えられる２相のクロック信号の一方を前記第３のクロック信号として受け取り、
各双安定回路は、
前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第３のスイッチング素子と、
前記第３のスイッチング素子の第１電極に接続された第２ノードの電位を前記第３のクロック信号と前記第１ノードの電位とに基づいて制御する第２ノード制御部と
を更に有することを特徴とする。

本発明の第１０の局面は、本発明の第９の局面において、
前記第２ノード制御部は、
第１電極および第２電極に前記第３のクロック信号が与えられ、前記第２ノードに第３電極が接続された第４のスイッチング素子と、
前記第１ノードに第１電極が接続され、前記第２ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第５のスイッチング素子とからなることを特徴とする。

本発明の第１１の局面は、本発明の第７の局面において、
各双安定回路において、前記第２ノード制御部は、当該各双安定回路の次段の双安定回路から出力される状態信号が第１電極に与えられ、前記第２ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第６のスイッチング素子を更に含むことを特徴とする。

本発明の第１２の局面は、本発明の第７の局面において、
各双安定回路は、当該各双安定回路の次段の双安定回路から出力される状態信号に基づいて前記第１ノードを充電するための第２の第１ノード充電部を更に備えることを特徴とする。

本発明の第１３の局面は、本発明の第１２の局面において、
各双安定回路において、前記第２の第１ノード充電部は、第１電極および第２電極に当該各双安定回路の次段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第３電極が接続された第７のスイッチング素子を含むことを特徴とする。

本発明の第１４の局面は、本発明の第１の局面において、
各双安定回路は、第１電極に前記第２のクロック信号が与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第８のスイッチング素子を更に有することを特徴とする。

本発明の第１５の局面は、本発明の第１の局面において、
各双安定回路は、前記第１ノードに一端が接続され、前記出力ノードに他端が接続されたキャパシタを更に有することを特徴とする。

本発明の第１６の局面は、本発明の第１の局面において、
各双安定回路は、当該各双安定回路の２段後または３段後の段の双安定回路から出力される状態信号が第１電極に与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第９のスイッチング素子を更に有することを特徴とする。

本発明の第１７の局面は、本発明の第１の局面において、
前記複数の双安定回路のうちの最終段，最終段の前段，および最終段の前々段の双安定回路に含まれる前記第１ノードをそれぞれ前記第１ノード放電部によって放電させるための３つの走査終了用信号が外部から与えられることを特徴とする。

本発明の第１８の局面は、本発明の第１７の局面において、
前記３つの走査終了用信号のうち少なくとも２つの走査終了用信号が１つの信号によって実現されていることを特徴とする。

本発明の第１９の局面は、本発明の第１８の局面において、
前記複数の双安定回路のうちの最終段，最終段の前段，および最終段の前々段の双安定回路のそれぞれにおいて、前記第１ノード充電部によって前記第１ノードが充電された後、前記第１ノード放電部によって前記第１ノードが放電されるまでの期間、前記第１のクロック信号のローレベルからハイレベルへの変化が抑止されることを特徴とする。

本発明の第２０の局面は、本発明の第１７の局面において、
前記複数の双安定回路のうちの最終段，最終段の前段，および最終段の前々段の双安定回路のいずれかは、第１電極に前記走査終了用信号が与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１０のスイッチング素子を含むことを特徴とする。

本発明の第２１の局面は、本発明の第１の局面において、
アモルファスシリコンを用いて形成されていることを特徴とする。

本発明の第２２の局面は、本発明の第１の局面において、
微結晶シリコンを用いて形成されていることを特徴とする。

本発明の第２３の局面は、本発明の第１の局面において、
多結晶シリコンを用いて形成されていることを特徴とする。

本発明の第２４の局面は、本発明の第１の局面において、
酸化物半導体を用いて形成されていることを特徴とする。

本発明の第２５の局面は、表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
本発明の第１の局面に係るシフトレジスタを備え、
前記複数の双安定回路は、前記複数の走査信号線と１対１で対応するように設けられ、
各双安定回路は、前記出力ノードから出力される状態信号を当該各双安定回路に対応する走査信号線に走査信号として与えることを特徴とする。

本発明の第２６の局面は、表示装置であって、
前記表示部を含み、本発明の第２５の局面に係る走査信号線駆動回路を備えていることを特徴とする。

本発明の第２７の局面は、本発明の第２６の局面において、
前記複数の双安定回路からなるシフトレジスタが前記表示部の一端側および他端側の双方に設けられていることを特徴とする。

本発明の第２８の局面は、本発明の第２６の局面において、
前記奇数段目の双安定回路は前記表示部の一端側に設けられ、前記偶数段目の双安定回路は前記表示部の他端側に設けられていることを特徴とする。

本発明の第１の局面によれば、第１ノードに第１電極が接続され、第２電極に第１のクロック信号が与えられ、状態信号を出力する出力ノードに第３電極が接続された出力制御用スイッチング素子が、シフトレジスタの各段（双安定回路）に設けられている。また、シフトレジスタには奇数段目に与えられる２相のクロック信号と偶数段目に与えられる２相のクロック信号とからなる４相のクロック信号が与えられる。このような構成において、各段の第１ノードは、前段または前段より前の段から出力される状態信号に基づいて充電され、３段後の段から出力される状態信号に基づいて放電される。このため、第１ノードの電位がハイレベルで維持される期間が長くなり、クロック立下がり−立上がり期間を短くしても、第１のクロック信号がハイレベルからローレベルに変化することに基づく状態信号の電位低下の効果が充分に得られる。これにより、このシフトレジスタが表示装置に適用された場合において、各走査信号線についての選択期間の終了後、走査信号の電位は速やかにローレベルに低下する。従って、画素容量への不必要な書き込み等による異常動作が生じることはない。また、走査信号の立下がりに要する時間を短くするためのスイッチング素子を備える必要もない。以上より、異常動作を引き起こすことなく、かつ、回路面積の増大，消費電流の増大，コスト増を抑制しつつ、クロック立下がり−立上がり期間を短くすることができるシフトレジスタが実現される。

本発明の第２の局面によれば、本発明の第１の局面と同様の効果が得られる。

本発明の第３の局面によれば、奇数段目に与えられる２相のクロック信号と偶数段目に与えられる２相のクロック信号とはそれぞれ互いに位相が９０度ずらされている。このため、画素容量への充電時間が均一化され、充電差に起因する表示不良の発生が抑制される。

本発明の第４の局面によれば、第１のクロック信号の変化タイミングと第２のクロック信号の変化タイミングとが同じになるので、双安定回路から出力される状態信号のノイズが低減される。また、画素容量への充電時間が長くなるので、充電不足に起因する表示不良の発生が効果的に抑制される。

本発明の第５の局面によれば、各クロック信号のオンデューティは５０％とされている。このため、複数の走査信号線が同時に選択されている期間を設けることができる。このとき、各走査信号線が選択されている期間のうち前半の期間には画素容量への予備的な充電（プリチャージ）が行われ、後半の期間には画素容量への本充電が行われる。これにより、充分な充電時間が確保され、画素容量への充電不足に起因する表示品位の低下が抑制される。

本発明の第６の局面によれば、第１ノード充電部および第１ノード放電部にスイッチング素子を含めた構成において、本発明の第１の局面と同様の効果が得られる。

本発明の第７の局面によれば、第１ノードの電位がローレベルとなっている期間に、第１ノードの電位を制御するための第２ノードの電位を所定期間毎にハイレベルにすることができる。これにより、第１ノードの電位がローレベルとなっている期間中、所定期間毎に第３のスイッチング素子がオン状態となる。このため、例えば高温エージングによって出力制御用スイッチング素子の閾値電圧のシフトが生じ、当該スイッチング素子におけるリーク電流が大きくなった場合でも、所定期間毎に第１ノードの電位を確実にローレベルにすることができ、出力ノードからの異常パルスの出力が抑制される。

本発明の第８の局面によれば、第２ノード制御部にスイッチング素子を含めた構成において、本発明の第７の局面と同様の効果が得られる。

本発明の第９の局面によれば、本発明の第７の局面と同様、例えば高温エージングによって出力制御用スイッチング素子の閾値電圧のシフトが生じ、当該スイッチング素子におけるリーク電流が大きくなった場合でも、所定期間毎に第１ノードの電位を確実にローレベルにすることができ、出力ノードからの異常パルスの出力が抑制される。

本発明の第１０の局面によれば、第２ノード制御部にスイッチング素子を含めた構成において、本発明の第９の局面と同様の効果が得られる。

本発明の第１１の局面によれば、シフトレジスタの各段において、第１ノードの電位がハイレベルで維持されるべき期間中に、第２ノードの電位をローレベルにして第１ノードの電位の低下を抑止することができる。これにより、第１のクロック信号がハイレベルからローレベルに変化するのに応じて状態信号の電位を確実にローレベルにまで低下させることが可能となる。

本発明の第１２の局面によれば、シフトレジスタの各段において、第１ノードの電位がハイレベルで維持されるべき期間中に、第２ノードがフローティング状態となっても、次段の双安定回路から出力される状態信号に基づいて第１ノードの電位を確実にハイレベルで維持することができる。これにより、第１のクロック信号がハイレベルからローレベルに変化するのに応じて状態信号の電位を確実にローレベルにまで低下させることが可能となる。

本発明の第１３の局面によれば、第２の第１ノード充電部にスイッチング素子を含めた構成において、本発明の第９の局面と同様の効果が得られる。

本発明の第１４の局面によれば、出力制御用スイッチング素子でオフリークが生じても、第２のクロック信号に基づいて出力ノードの電位がローレベルとなるので、出力ノードからの異常パルスの出力が効果的に抑制される。

本発明の第１５の局面によれば、出力ノードの電位が上昇する際に、キャパシタを介して第１ノードの電位が上昇する（第１ノードがブートストラップされる）。このため、双安定回路が第１の状態で維持されるべき期間中に、第１ノードの電位の低下が抑制されるとともに、出力制御用スイッチング素子の第１電極には大きな電圧が印加される。これにより、出力ノードから出力される状態信号の波形が安定化する。

本発明の第１６の局面によれば、各段の２段後の段または各段の３段後の段から出力される状態信号に基づいて出力ノードの電位がローレベルにされるので、状態信号の電位をより確実にローレベルにまで低下させることが可能となる。

本発明の第１７の局面によれば、最終段，最終段の前段，および最終段の前々段の第１ノードは外部から与えられる走査終了用信号によって放電される。

本発明の第１８の局面によれば、最終段，最終段の前段，および最終段の前々段のうちの少なくとも２つの段の第１ノードは同一の信号に基づいて放電される。このため、第１ノードを放電させるために必要な信号配線が削減され、回路面積の低減・消費電流の低減・コストの低減などの効果がより高められる。

本発明の第１９の局面によれば、最終段，最終段の前段，および最終段の前々段において、第１ノードの電位の不必要な上昇が抑止され、表示品位の低下が抑制される。

本発明の第２０の局面によれば、最終段，最終段の前段，および最終段の前々段において、走査終了用信号に基づき状態信号の電位をローレベルにすることが可能となる。

本発明の第２１の局面によれば、アモルファスシリコンを用いて形成されたシフトレジスタにおいて、本発明の第１から第１７までのいずれかの局面と同様の効果が得られる。

本発明の第２２の局面によれば、微結晶シリコンを用いて形成されたシフトレジスタにおいて、本発明の第１の局面と同様の効果が得られる。

本発明の第２３の局面によれば、多結晶シリコンを用いて形成されたシフトレジスタにおいて、本発明の第１の局面と同様の効果が得られる。

本発明の第２４の局面によれば、酸化物半導体を用いて形成されたシフトレジスタにおいて、本発明の第１の局面と同様の効果が得られる。

本発明の第２５の局面によれば、本発明の第１の局面と同様の効果が得られるシフトレジスタを備えた走査信号線駆動回路が実現される。

本発明の第２６の局面によれば、本発明の第２５の局面と同様の効果が得られる走査信号線駆動回路を備えた表示装置が実現される。

本発明の第２７の局面によれば、１本の走査信号線に対して表示部の両側から充電が施される。このため、充電不足に起因する表示品位の低下が抑制される。

本発明の第２８の局面によれば、シフトレジスタを構成する双安定回路が表示部の片側のみに設けられた構成と比較して、シフトレジスタ１段あたりのサイズをほぼ２分の１にすることができる。これにより、パネルの額縁として必要となる面積を小さくすることが可能となり、各種製品の小型化が実現される。

本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置のゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第１の実施形態において、液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態において、ゲートドライバの構成を説明するためのブロック図である。 上記第１の実施形態において、シフトレジスタのｋ段目の双安定回路の入出力信号について説明するための図である。 上記第１の実施形態において、シフトレジスタに含まれる双安定回路の構成を示す回路図である。 上記第１の実施形態において、シフトレジスタの各段の動作を説明するためのタイミングチャートである。 上記第１の実施形態において、シフトレジスタの全体の動作を説明するためのタイミングチャートである。 本発明の第２の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 Ａ−Ｃは、上記第２の実施形態における効果について説明するための図である。 本発明の第３の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 本発明の第４の実施形態において、シフトレジスタに含まれる双安定回路の構成を示す回路図である。 図１１で符号６０で示す部分の回路について説明するための図である。 上記第４の実施形態において、シフトレジスタの各段の動作を説明するためのタイミングチャートである。 本発明の第５の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第５の実施形態において、シフトレジスタのｋ段目の双安定回路の入出力信号について説明するための図である。 上記第５の実施形態において、シフトレジスタに含まれる双安定回路の構成を示す回路図である。 上記第５の実施形態において、シフトレジスタの各段の動作を説明するためのタイミングチャートである。 本発明の第６の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第６の実施形態において、シフトレジスタのｋ段目の双安定回路の入出力信号について説明するための図である。 上記第６の実施形態において、シフトレジスタに含まれる双安定回路の構成を示す回路図である。 上記第６の実施形態において、シフトレジスタの各段の動作を説明するためのタイミングチャートである。 本発明の第７の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第７の実施形態において、シフトレジスタに含まれる双安定回路の構成を示す回路図である。 上記第７の実施形態において、シフトレジスタの各段の動作を説明するためのタイミングチャートである。 本発明の第８の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第８の実施形態において、シフトレジスタの全体の動作を説明するためのタイミングチャートである。 従来の表示装置のゲートドライバの一構成例を示すブロック図である。 従来例において、ゲートドライバを構成するシフトレジスタの一段分の構成例を示す回路図である。 従来例において、シフトレジスタの各段の動作を説明するためのタイミングチャートである。 クロック立下がり−立上がり期間について説明するためのタイミングチャートである。 従来例において、クロック立下がり−立上がり期間を短くしたときの異常動作の発生について説明するためのタイミングチャートである。

以下、添付図面を参照しつつ、本発明の実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は第１電極に相当し、ドレイン端子（ドレイン電極）は第２電極に相当し、ソース端子（ソース電極）は第３電極に相当する。

＜１．第１の実施形態＞
＜１．１ 全体構成および動作＞
図２は、本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、表示部１０と表示制御回路２０とソースドライバ（映像信号線駆動回路）３０とゲートドライバ（走査信号線駆動回路）４０とを備えている。表示制御回路２０は、コントロール基板２上に形成されている。ソースドライバ３０は、フレキシブル基板３上に形成されている。ゲートドライバ４０は、アモルファスシリコン，多結晶シリコン，微結晶シリコン，酸化物半導体（例えばＩＧＺＯ）などを用いて、表示部１０を含む表示パネル４上に形成されている。すなわち、本実施形態においては、ゲートドライバ４０がモノリシック化された構成となっている。

表示部１０には、複数本（ｍ本）のソースバスライン（映像信号線）ＳＬ１〜ＳＬｍと、複数本（ｎ本）のゲートバスライン（走査信号線）ＧＬ１〜ＧＬｎと、それらのソースバスラインＳＬ１〜ＳＬｍとゲートバスラインＧＬ１〜ＧＬｎとの交差点にそれぞれ対応して設けられた複数個（ｎ×ｍ個）の画素形成部とが含まれている。

上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されると共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）１１と、その薄膜トランジスタ１１のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお通常、画素容量Ｃｐに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。

表示制御回路２０は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、表示部１０における画像表示を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ラッチストローブ信号ＬＳ，ゲートスタートパルス信号ＧＳＰ，第１〜第３のゲートエンドパルス信号（走査終了用信号）ＧＥＰ１〜ＧＥＰ３，および第１〜第４のゲートクロック信号ＧＣＫ１〜ＧＣＫ４を出力する。

ソースドライバ３０は、表示制御回路２０から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬ１〜ＳＬｍに駆動用映像信号Ｓ（１）〜Ｓ（ｍ）を印加する。

ゲートドライバ４０は、表示制御回路２０から出力されるゲートスタートパルス信号ＧＳＰ，第１〜第３のゲートエンドパルス信号ＧＥＰ１〜ＧＥＰ３，および第１〜第４のゲートクロック信号ＧＣＫ１〜ＧＣＫ４に基づいて、アクティブな走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｎ）の各ゲートバスラインＧＬ１〜ＧＬｎへの印加を１垂直走査期間を周期として繰り返す。なお、このゲートドライバ４０についての詳しい説明は後述する。

以上のようにして、各ソースバスラインＳＬ１〜ＳＬｍに駆動用映像信号Ｓ（１）〜Ｓ（ｍ）が印加され、各ゲートバスラインＧＬ１〜ＧＬｎに走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｎ）が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部１０に表示される。

＜１．２ ゲートドライバの構成＞
次に、図１，図３，および図４を参照しつつ、本実施形態におけるゲートドライバ４０の構成について説明する。図３に示すように、ゲートドライバ４０はｎ段のシフトレジスタ４１０によって構成されている。表示部１０にはｎ行×ｍ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ４１０の各段が設けられている。また、シフトレジスタ４１０の各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号（状態信号）を走査信号として出力する双安定回路となっている。このように、このシフトレジスタ４１０はｎ個の双安定回路ＳＲ（１）〜ＳＲ（ｎ）で構成されている。なお、本実施形態においては、双安定回路が第１の状態となっていれば、当該双安定回路からはハイレベル（Ｈレベル）の状態信号が走査信号として出力され、双安定回路が第２の状態となっていれば、当該双安定回路からはローレベル（Ｌレベル）の状態信号が走査信号として出力される。また、以下においては、シフトレジスタ４１０は８個の双安定回路ＳＲ（１）〜ＳＲ（８）で構成されているものと仮定して説明する。

図１は、ゲートドライバ４０内のシフトレジスタ４１０の構成を示すブロック図である。また、図４は、シフトレジスタ４１０のｋ段目の双安定回路ＳＲ（ｋ）の入出力信号について説明するための図である。図１に示すように、このシフトレジスタ４１０は８個の双安定回路ＳＲ（１）〜ＳＲ（８）によって構成されている。各双安定回路には、２相のクロック信号ＣＫＡ（以下「第１クロック」という。），ＣＫＢ（以下「第２クロック」という。）をそれぞれ受け取るための入力端子と、ローレベルの電源電圧ＶＳＳを受け取るための入力端子と、走査開始用の信号であるセット信号ＳＥＴを受け取るための入力端子と、走査終了用の信号であるリセット信号ＲＥＳＥＴを受け取るための入力端子と、走査信号ＧＯＵＴを出力するための出力端子とが設けられている。

以下、各段（各双安定回路）の入力端子に与えられる信号について説明する。なお、ローレベルの電源電圧ＶＳＳについては、図１に示すように、全ての段ＳＲ（１）〜ＳＲ（８）に共通的に与えられる。

第１クロックＣＫＡおよび第２クロックＣＫＢについては、次のようになっている（図１参照）。１段目ＳＲ（１）については、第１のゲートクロック信号ＧＣＫ１が第１クロックＣＫＡとして与えられ、第３のゲートクロック信号ＧＣＫ３が第２クロックＣＫＢとして与えられる。２段目ＳＲ（２）については、第２のゲートクロック信号ＧＣＫ２が第１クロックＣＫＡとして与えられ、第４のゲートクロック信号ＧＣＫ４が第２クロックＣＫＢとして与えられる。３段目ＳＲ（３）については、第３のゲートクロック信号ＧＣＫ３が第１クロックＣＫＡとして与えられ、第１のゲートクロック信号ＧＣＫ１が第２クロックＣＫＢとして与えられる。４段目ＳＲ（４）については、第４のゲートクロック信号ＧＣＫ４が第１クロックＣＫＡとして与えられ、第２のゲートクロック信号ＧＣＫ２が第２クロックＣＫＢとして与えられる。５段目ＳＲ（５）から８段目ＳＲ（８）については、上述した１段目ＳＲ（１）から４段目ＳＲ（４）までの構成と同様の構成となっている。

セット信号ＳＥＴおよびリセット信号ＲＥＳＥＴについては、次のようになっている。ｋ段目ＳＲ（ｋ）に着目すると、前段の走査信号ＧＯＵＴ（ｋ−１）がセット信号ＳＥＴとして与えられ、３段後の段の走査信号ＧＯＵＴ（ｋ＋３）がリセット信号ＲＥＳＥＴとして与えられる（図４参照）。但し、１段目ＳＲ（１）についてはゲートスタートパルス信号ＧＳＰがセット信号ＳＥＴとして与えられ、６段目ＳＲ（６）については第１のゲートエンドパルス信号ＧＥＰ１がリセット信号ＲＥＳＥＴとして与えられ、７段目ＳＲ（７）については第２のゲートエンドパルス信号ＧＥＰ２がリセット信号ＲＥＳＥＴとして与えられ、８段目（最終段目）ＳＲ（８）については第３のゲートエンドパルス信号ＧＥＰ３がリセット信号ＲＥＳＥＴとして与えられる（図１参照）。

次に、各段（各双安定回路）の出力端子から出力される信号について説明する。ｋ段目ＳＲ（ｋ）の出力端子からは、ｋ行目のゲートバスラインＧＬｋを選択状態にするための走査信号ＧＯＵＴ（ｋ）が出力される。当該走査信号ＧＯＵＴ（ｋ）は、リセット信号ＲＥＳＥＴとして（ｋ−３）段目に与えられ、セット信号ＳＥＴとして（ｋ＋１）段目に与えられる（図４参照）。

＜１．３ 双安定回路の構成＞
図５は、上述したシフトレジスタ４１０に含まれている双安定回路の構成（シフトレジスタ４１０の１段分の構成）を示す回路図である。この双安定回路は、図２８に示した従来の双安定回路と同様の構成となっている。この双安定回路は、４個の薄膜トランジスタＴＳ（出力制御用スイッチング素子），Ｔ１（第１のスイッチング素子），Ｔ２（第２のスイッチング素子），およびＴ８（第８のスイッチング素子）と、キャパシタＣ１とを備えている。また、この双安定回路は、ローレベルの電源電圧ＶＳＳ用の入力端子のほか、４個の入力端子４１〜４４と１個の出力端子（出力ノード）５１とを有している。なお、セット信号ＳＥＴを受け取る入力端子には符号４１を付し、リセット信号ＲＥＳＥＴを受け取る入力端子には符号４２を付し、第１クロックＣＫＡを受け取る入力端子には符号４３を付し、第２クロックＣＫＢを受け取る入力端子には符号４４を付している。以下、この双安定回路内における構成要素間の接続関係について説明する。

薄膜トランジスタＴ１のソース端子，薄膜トランジスタＴ２のドレイン端子，および薄膜トランジスタＴＳのゲート端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＡ」（第１ノード）という。

薄膜トランジスタＴ１については、ゲート端子およびドレイン端子は入力端子４１に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＡに接続されている。薄膜トランジスタＴ２については、ゲート端子は入力端子４２に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴＳについては、ゲート端子はｎｅｔＡに接続され、ドレイン端子は入力端子４３に接続され、ソース端子は出力端子５１に接続されている。薄膜トランジスタＴ８については、ゲート端子は入力端子４４に接続され、ドレイン端子は出力端子５１に接続され、ソース端子は電源電圧ＶＳＳに接続されている。キャパシタＣ１については、一端はｎｅｔＡに接続され、他端は出力端子５１に接続されている。

次に、各構成要素のこの双安定回路における機能について説明する。薄膜トランジスタＴ１は、セット信号ＳＥＴがハイレベルになっているときに、ｎｅｔＡの電位をハイレベルにする。薄膜トランジスタＴ２は、リセット信号ＲＥＳＥＴがハイレベルになっているときに、ｎｅｔＡの電位をローレベルにする。薄膜トランジスタＴＳは、ｎｅｔＡの電位がハイレベルになっているときに、第１クロックＣＫＡの電位を出力端子５１に与える。薄膜トランジスタＴ８は、第２クロックＣＫＢがハイレベルになっているときに、走査信号ＧＯＵＴの電位（出力端子５１の電位）をローレベルにする。キャパシタＣ１は、この双安定回路に接続されたゲートバスラインが選択状態となっている期間中にｎｅｔＡの電位をハイレベルで維持するための補償容量として機能する。なお、本実施形態においては、薄膜トランジスタＴ１によって第１ノード充電部が実現され、薄膜トランジスタＴ２によって第１ノード放電部が実現されている。

＜１．４ シフトレジスタの動作＞
＜１．４．１ 各段（双安定回路）の動作＞
図５および図６を参照しつつ、シフトレジスタ４１０の各段（双安定回路）の動作について説明する。なお、以下の説明では、図６の時点ｔ１から時点ｔ３までの期間が、双安定回路の出力端子５１に接続されているゲートバスラインが選択状態とされるべき期間（選択期間）であるものと仮定する。但し、時点ｔ１から時点ｔ２までの期間は画素容量への予備的な充電（プリチャージ）のための期間であり、時点ｔ２から時点ｔ３までの期間が画素容量への本来的な充電（本充電）のための期間である。また、説明を簡便にするため、クロック立下がり−立上がり期間の長さを０としている。

図６に示すように、液晶表示装置の動作中、入力端子４３には第１クロックＣＫＡが与えられ、入力端子４４には第２クロックＣＫＢが与えられる。このように、本実施形態においては、互いに位相が１８０度ずれた２相のクロック信号が双安定回路に与えられている。

時点ｔ０以前の期間には、ｎｅｔＡの電位および走査信号ＧＯＵＴの電位（出力端子５１の電位）はローレベルとなっている。時点ｔ０になると、入力端子４１にセット信号ＳＥＴのパルスが与えられる。薄膜トランジスタＴ１は図５に示すようにダイオード接続となっているので、このセット信号ＳＥＴのパルスによって薄膜トランジスタＴ１はオン状態となり、キャパシタＣ１が充電される。これにより、ｎｅｔＡの電位はローレベルからハイレベルに変化し、薄膜トランジスタＴＳはオン状態となる。ところで、時点ｔ０〜時点ｔ１の期間中、第１クロックＣＫＡはローレベルとなっている。このため、この期間中、走査信号ＧＯＵＴはローレベルで維持される。

時点ｔ１になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴＳはオン状態となっているので、入力端子４３の電位の上昇とともに出力端子５１の電位は上昇する。ここで、図５に示すようにｎｅｔＡ−出力端子５１間にはキャパシタＣ１が設けられているので、出力端子５１の電位の上昇とともにｎｅｔＡの電位も上昇する（ｎｅｔＡがブートストラップされる）。その結果、薄膜トランジスタＴＳには大きな電圧が印加され、走査信号ＧＯＵＴの電位は、第１クロックＣＫＡのハイレベルの電位にまで上昇する。これにより、この双安定回路の出力端子５１に接続されているゲートバスラインが選択状態となる。

時点ｔ２になると、セット信号ＳＥＴがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ１がオフ状態となる。このとき、ｎｅｔＡの電位はキャパシタＣ１によって維持されているので、薄膜トランジスタＴ１がオフ状態となったことに起因してｎｅｔＡの電位が変動することはない。

時点ｔ３になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。これにより、入力端子４３の電位の低下とともに出力端子５１の電位は低下し、キャパシタＣ１を介してｎｅｔＡの電位も低下する。但し、ｎｅｔＡの電位は、ほぼ出力端子５１の電位の低下分だけ低下するので、ローレベルまでは低下せずハイレベルで維持される。また、時点ｔ３には、第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ８はオン状態となる。以上より、出力端子５１の電位すなわち走査信号ＧＯＵＴの電位は速やかにローレベルとなる。

時点ｔ４になると、入力端子４２にリセット信号ＲＥＳＥＴのパルスが与えられる。これにより、薄膜トランジスタＴ２はオン状態となり、ｎｅｔＡの電位はハイレベルからローレベルに変化する。

なお、時点ｔ４以前の期間には、リセット信号ＲＥＳＥＴはローレベルとなっているので、薄膜トランジスタＴ２はオフ状態で維持される。このため、時点ｔ０〜時点ｔ４の期間中にｎｅｔＡの電位がローレベルにまで低下することはない。また、時点ｔ１〜時点ｔ３の期間中、第２クロックＣＫＢはローレベルとなっているので、薄膜トランジスタＴ８はオフ状態で維持される。このため、この期間中に走査信号ＧＯＵＴの電位がローレベルにまで低下することはない。

＜１．４．２ シフトレジスタ全体の動作＞
次に、図１，図５，および図７を参照しつつ、上記各段（双安定回路）における動作に基づくシフトレジスタ４１０全体の動作について説明する。液晶表示装置の動作中、図７に示すように、第１〜第４のゲートクロック信号ＧＣＫ１〜ＧＣＫ４がシフトレジスタ４１０に与えられる。第１のゲートクロック信号ＧＣＫ１を基準にすると、第２のゲートクロック信号ＧＣＫ２については位相が９０度遅れており、第３のゲートクロック信号ＧＣＫ３については位相が１８０度遅れており、第４のゲートクロック信号ＧＣＫ４については位相が２７０度遅れている。

時点ｔａ以前の期間には、全ての段においてｎｅｔＡの電位はローレベルとなっていて、また、全ての段から出力される走査信号ＧＯＵＴの電位はローレベルとなっている。時点ｔａになると、ゲートスタートパルス信号ＧＳＰのパルスがこのシフトレジスタ４１０に与えられる。そのゲートスタートパルス信号ＧＳＰは、図１に示すように、セット信号ＳＥＴとして１段目ＳＲ（１）に与えられる。これにより、１段目ＳＲ（１）のｎｅｔＡの電位は、ローレベルからハイレベルに変化する。

時点ｔｂになると、第１のゲートクロック信号ＧＣＫ１がローレベルからハイレベルに変化する。この時、１段目ＳＲ（１）においては入力端子４３（図５参照）の電位がローレベルからハイレベルに変化することになるので、１段目ＳＲ（１）のｎｅｔＡの電位は更に上昇する。その結果、１段目ＳＲ（１）から出力される走査信号ＧＯＵＴ（１）はハイレベルとなる。１段目ＳＲ（１）から出力される走査信号ＧＯＵＴ（１）は、図１に示すように、セット信号ＳＥＴとして２段目ＳＲ（２）に与えられる。これにより、２段目ＳＲ（２）のｎｅｔＡの電位は、ローレベルからハイレベルに変化する。

時点ｔｃになると、第２のゲートクロック信号ＧＣＫ２がローレベルからハイレベルに変化する。この時、２段目ＳＲ（２）においては入力端子４３の電位がローレベルからハイレベルに変化することになるので、２段目ＳＲ（２）のｎｅｔＡの電位は更に上昇する。その結果、２段目ＳＲ（２）から出力される走査信号ＧＯＵＴ（２）はハイレベルとなる。２段目ＳＲ（２）から出力される走査信号ＧＯＵＴ（２）は、図１に示すように、セット信号ＳＥＴとして３段目ＳＲ（３）に与えられる。これにより、３段目ＳＲ（３）のｎｅｔＡの電位は、ローレベルからハイレベルに変化する。なお、時点ｔｃには、１段目ＳＲ（１）に与えられる第１のゲートクロック信号ＧＣＫ１および第３のゲートクロック信号ＧＣＫ３の電位は変化しない。このため、１段目ＳＲ（１）については、ｎｅｔＡの電位および走査信号ＧＯＵＴの電位は、時点ｔｂ〜時点ｔｃにおける電位が維持される。

時点ｔｄになると、第１のゲートクロック信号ＧＣＫ１がハイレベルからローレベルに変化する。これにより、１段目ＳＲ（１）のｎｅｔＡの電位は低下する。また、時点ｔｄには、第３のゲートクロック信号ＧＣＫ３がローレベルからハイレベルに変化する。これにより、３段目ＳＲ（３）のｎｅｔＡの電位は更に上昇し、３段目ＳＲ（３）から出力される走査信号ＧＯＵＴ（３）はハイレベルとなる。３段目ＳＲ（３）から出力される走査信号ＧＯＵＴ（３）は、図１に示すように、セット信号ＳＥＴとして４段目ＳＲ（４）に与えられる。これにより、４段目ＳＲ（４）のｎｅｔＡの電位は、ローレベルからハイレベルに変化する。なお、２段目ＳＲ（２）については、ｎｅｔＡの電位および走査信号ＧＯＵＴの電位は、時点ｔｃ〜時点ｔｄにおける電位が維持される。

時点ｔｅになると、第２のゲートクロック信号ＧＣＫ２がハイレベルからローレベルに変化する。これにより、２段目ＳＲ（２）のｎｅｔＡの電位は低下する。また、時点ｔｅには、第４のゲートクロック信号ＧＣＫ４がローレベルからハイレベルに変化する。これにより、４段目ＳＲ（４）のｎｅｔＡの電位は更に上昇し、４段目ＳＲ（４）から出力される走査信号ＧＯＵＴ（４）はハイレベルとなる。４段目ＳＲ（４）から出力される走査信号ＧＯＵＴ（４）は、図１に示すように、リセット信号として１段目ＳＲ（１）に与えられ、セット信号ＳＥＴとして５段目ＳＲ（５）に与えられる。これにより、１段目ＳＲ（１）のｎｅｔＡの電位はハイレベルからローレベルに変化し、５段目ＳＲ（５）のｎｅｔＡの電位はローレベルからハイレベルに変化する。

以上のようにして、１段目ＳＲ（１）から８段目ＳＲ（８）へと走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（８）が所定期間ずつ順次にハイレベルとなる。そして、時点ｔｆになると、第１のゲートエンドパルス信号ＧＥＰ１のパルスがこのシフトレジスタ４１０に与えられる。第１のゲートエンドパルス信号ＧＥＰ１は、図１に示すように、リセット信号ＲＥＳＥＴとして６段目ＳＲ（６）に与えられる。これにより、６段目ＳＲ（６）のｎｅｔＡの電位はハイレベルからローレベルに変化する。

時点ｔｇになると、第２のゲートエンドパルス信号ＧＥＰ２のパルスがこのシフトレジスタ４１０に与えられる。第２のゲートエンドパルス信号ＧＥＰ２は、図１に示すように、リセット信号ＲＥＳＥＴとして７段目ＳＲ（７）に与えられる。これにより、７段目ＳＲ（７）のｎｅｔＡの電位はハイレベルからローレベルに変化する。

時点ｔｈになると、第３のゲートエンドパルス信号ＧＥＰ３のパルスがこのシフトレジスタ４１０に与えられる。第３のゲートエンドパルス信号ＧＥＰ３は、図１に示すように、リセット信号ＲＥＳＥＴとして８段目ＳＲ（８）に与えられる。これにより、８段目ＳＲ（８）のｎｅｔＡの電位はハイレベルからローレベルに変化する。

＜１．５ 効果＞
本実施形態によれば、シフトレジスタ４１０の各段ＳＲ（ｋ）には、図５に示すように、走査信号ＧＯＵＴ（ｋ）の電位を制御するための出力制御用スイッチング素子として、ｎｅｔＡにゲート端子が接続され、第１クロックＣＫＡが与えられる入力端子４３にドレイン端子が接続され、走査信号ＧＯＵＴ（ｋ）を出力する出力端子５１にソース端子が接続された薄膜トランジスタＴＳが設けられている。そして、ｎｅｔＡの電位は、セット信号ＳＥＴのパルスに基づいてハイレベルとされ、リセット信号ＲＥＳＥＴ信号のパルスに基づいてローレベルとされる。このような構成において、シフトレジスタ４１０の各段ＳＲ（ｋ）には、前段ＳＲ（ｋ−１）から出力される走査信号ＧＯＵＴ（ｋ−１）がセット信号ＳＥＴとして与えられる。また、シフトレジスタ４１０には９０度ずつ位相がずれた４相のクロック信号（第１〜第４のゲートクロック信号ＧＣＫ１〜ＧＣＫ４）が与えられ、各段ＳＲ（ｋ）は、前段ＳＲ（ｋ−１）に与えられるクロック信号よりも位相が９０度遅れたクロック信号に基づいて動作する。ここで、シフトレジスタ４１０の各段ＳＲ（ｋ）に２段後の段ＳＲ（ｋ＋２）から出力される走査信号ＧＯＵＴ（ｋ＋２）がリセット信号ＲＥＳＥＴとして与えられる構成にすると、クロック立下がり−立上がり期間を短くしたときに、走査信号ＧＯＵＴ（ｋ）の電位が充分に低下する前にｎｅｔＡの電位がローレベルにまで低下する。このため、第１クロックＣＫＡがハイレベルからローレベルに変化することに基づく走査信号ＧＯＵＴ（ｋ）の電位低下の効果が充分に得られず、走査信号ＧＯＵＴ（ｋ）の電位は速やかにはローレベルまで低下しない。この点、本実施形態によれば、シフトレジスタ４１０の各段ＳＲ（ｋ）には、３段後の段ＳＲ（ｋ＋３）から出力される走査信号ＧＯＵＴ（ｋ＋３）がリセット信号ＲＥＳＥＴとして与えられる。このため、ｎｅｔＡの電位がハイレベルで維持される期間が長くなり、クロック立下がり−立上がり期間を短くしても、第１クロックＣＫＡがハイレベルからローレベルに変化することに基づく走査信号ＧＯＵＴ（ｋ）の電位低下の効果が充分に得られる。すなわち、選択期間の終了後、走査信号ＧＯＵＴ（ｋ）の電位は速やかにローレベルに低下する。従って、画素容量への不必要な書き込み等による異常動作が生じることはない。また、上述した日本の特開２００５−５０５０２号公報に開示されたシフトレジスタとは異なり、走査信号ＧＯＵＴ（ｋ）の立下がりに要する時間を短くするための薄膜トランジスタを備える必要はない。以上より、モノリシック化されたゲートドライバ内のシフトレジスタにおいて、異常動作を引き起こすことなく、かつ、回路面積の増大，消費電流の増大，コスト増を抑制しつつ、クロック立下がり−立上がり期間を短くすることができる。これにより、画素容量への充電時間を長くすることができ、充電不足に起因する表示不良の発生が抑制される。

また、本実施形態によれば、クロック立下がり−立上がり期間を０にすること、すなわち、第１クロックＣＫＡが変化するタイミングと第２クロックＣＫＢが変化するタイミングとを同じタイミングにすることができるので、走査信号のノイズを低減することが可能となる。なお、クロック立下がり−立上がり期間を０にした場合には、画素容量への充電時間が充分に長くなり、充電不足に起因する表示不良の発生が効果的に抑制される。

＜１．６ 変形例＞
上記第１の実施形態においては、ｎｅｔＡと出力端子５１との間にキャパシタＣ１が設けられているが、本発明はこれに限定されない。このキャパシタＣ１は走査信号ＧＯＵＴの波形の安定化のために設けられているものであって、このキャパシタＣ１を有さない構成であっても良い。また、上記第１の実施形態においては、第２クロックＣＫＢによってオン／オフが制御される薄膜トランジスタＴ８が設けられているが、本発明はこれに限定されない。この薄膜トランジスタＴ８についても走査信号ＧＯＵＴの波形の安定化のために設けられているものであって、この薄膜トランジスタＴ８を有さない構成であっても良い。

また、２段後の段ＳＲ（ｋ＋２）または３段後の段ＳＲ（ｋ＋３）から出力される走査信号ＧＯＵＴ（ｋ＋２）またはＧＯＵＴ（ｋ＋３）がゲート端子に与えられ、ドレイン端子が出力端子５１に接続され、ソース端子が電源電圧ＶＳＳに接続された薄膜トランジスタ（第９のスイッチング素子）を更に備えた構成にしても良い。これにより、走査信号ＧＯＵＴ（ｋ）の電位をより確実にローレベルにまで低下させることが可能となる。

＜２．第２の実施形態＞
＜２．１ シフトレジスタの構成＞
図８は、本発明の第２の実施形態におけるゲートドライバ４０内のシフトレジスタの構成を示すブロック図である。このシフトレジスタは、図８に示すように、表示部１０の一側に設けられたゲートドライバ内の第１シフトレジスタ４１１ａと表示部１０の他側に設けられたゲートドライバ内の第２シフトレジスタ４１１ｂとによって構成される。第１シフトレジスタ４１１ａについても第２シフトレジスタ４１１ｂについても、上記第１の実施形態におけるシフトレジスタ４１０（図１参照）と同様の構成となっている。また、第１シフトレジスタ４１１ａおよび第２シフトレジスタ４１１ｂ内の各双安定回路の構成についても、上記第１の実施形態における構成（図５参照）と同様となっている。さらに、シフトレジスタの各段（双安定回路）の動作およびシフトレジスタ全体の動作についても、上記第１の実施形態と同様であるので、説明を省略する。

＜２．２ 効果＞
一般に、シフトレジスタから出力される走査信号については、ゲートバスラインの配線容量（負荷）の存在に起因して遅延が生じる。特に大型のパネルを採用する表示装置においてゲートドライバがパネルの片側のみに設けられている場合、シフトレジスタに近い位置とシフトレジスタから遠い位置とで走査信号の波形が大きく異なることがある。例えば、図９（Ａ）で符号Ｐ１の矢印で示す位置における走査信号の波形が図９（Ｂ）に示すようなものとなり、図９（Ａ）で符号Ｐ２の矢印で示す位置における走査信号の波形が図９（Ｃ）に示すようなものとなることがある。このような場合、シフトレジスタから遠い位置において画素容量への充電不足が生じ、表示品位が低下する。この点、本実施形態によると、１本のゲートバスラインに対して表示部１０の両側から充電が施されることになり、大型パネルにおける充電不足に起因する表示品位の低下が抑制される。

＜３．第３の実施形態＞
＜３．１ シフトレジスタの構成＞
図１０は、本発明の第３の実施形態におけるゲートドライバ４０内のシフトレジスタの構成を示すブロック図である。このシフトレジスタは、図１０に示すように、表示部１０の一側に設けられたゲートドライバ内の第１シフトレジスタ４１２ａと表示部１０の他側に設けられたゲートドライバ内の第２シフトレジスタ４１２ｂとによって構成される。詳しくは、上記第１の実施形態におけるシフトレジスタ４１０（図１参照）内の双安定回路のうち奇数段目ＳＲ（１），ＳＲ（３），ＳＲ（５），およびＳＲ（７）については表示部１０の一側（図１０では表示部１０の左側）に設けられ、偶数段目ＳＲ（２），ＳＲ（４），ＳＲ（６），およびＳＲ（８）については表示部１０の他側（図１０では表示部１０の右側）に設けられている。なお、各双安定回路の構成や動作、シフトレジスタ全体の動作については、上記第１の実施形態と同様であるので、説明を省略する。

＜３．２ 効果＞
本実施形態によれば、シフトレジスタ１段あたりのサイズ（ソースバスラインの延びる方向についてのサイズ）を上記第１の実施形態におけるサイズのほぼ２分の１にすることができる。このため、パネルの額縁として必要となる面積を小さくすることが可能となる。これにより、液晶パネルを用いた各種製品の小型化が実現される。

＜４．第４の実施形態＞
＜４．１ 全体構成およびゲートドライバの構成＞
本実施形態においては、全体構成およびゲートドライバの概略構成については、図２および図３に示した上記第１の実施形態における構成とほぼ同様であるので、詳しい説明を省略する。

＜４．２ 双安定回路の構成＞
図１１は、本実施形態における双安定回路の構成を示す回路図である。本実施形態においては、図５に示した上記第１の実施形態における構成要素に加えて、３個の薄膜トランジスタＴ３（第３のスイッチング素子），Ｔ４（第４のスイッチング素子），およびＴ５（第５のスイッチング素子）が設けられている。薄膜トランジスタＴ３のゲート端子，薄膜トランジスタＴ４のソース端子，および薄膜トランジスタＴ５のドレイン端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＢ」（第２ノード）という。

薄膜トランジスタＴ３については、ゲート端子はｎｅｔＢに接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ４については、ゲート端子およびドレイン端子は入力端子４４に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＢに接続されている。薄膜トランジスタＴ５については、ゲート端子はｎｅｔＡに接続され、ドレイン端子はｎｅｔＢに接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ３は、ｎｅｔＢの電位がハイレベルになっているときに、ｎｅｔＡの電位をローレベルにする。薄膜トランジスタＴ４は、第２クロックＣＫＢがハイレベルになっているときに、ｎｅｔＢの電位をハイレベルにする。薄膜トランジスタＴ５は、ｎｅｔＡの電位がハイレベルになっているときに、ｎｅｔＢの電位をローレベルにする。以上の構成により、図１１で符号６０で示す部分の回路は、ｎｅｔＡの電位を示す信号の論理反転信号の論理値と第２クロックＣＫＢの論理値との論理積を出力するＡＮＤ回路（図１２に示す論理回路）となっている。従って、ｎｅｔＡの電位がローレベルであって、かつ、第２クロックＣＫＢがハイレベルになっているときに、薄膜トランジスタＴ３はオン状態となり、ｎｅｔＡの電位が電源電圧ＶＳＳの電位へと引き込まれる。なお、本実施形態においては、このＡＮＤ回路によって第２ノード制御部が実現されている。

＜４．３ シフトレジスタの動作＞
次に、図１１および図１３を参照しつつ、本実施形態におけるシフトレジスタ４１０の各段（双安定回路）の動作について説明する。図１３に示すように、液晶表示装置の動作中、入力端子４３には第１クロックＣＫＡが与えられ、入力端子４４には第２クロックＣＫＢが与えられる。なお、シフトレジスタ４１０全体の動作については、上記第１の実施形態と同様であるので、説明を省略する。

時点ｔ０以前の期間には、第２クロックＣＫＢの電位の変化に応じてｎｅｔＢの電位が所定期間毎にハイレベルとなって薄膜トランジスタＴ３がオン状態となるほかは、上記第１の実施形態と同様の動作が行われる。詳しくは、時点ｔ０以前の期間には、ｎｅｔＡの電位はローレベルで維持されているのに対し、第２クロックＣＫＢの電位は所定期間毎にハイレベルとローレベルとが繰り返されている。上述したように、ｎｅｔＡの電位がローレベルであって、かつ、第２クロックＣＫＢがハイレベルになっているときに、薄膜トランジスタＴ３はオン状態となる。従って、時点ｔ０以前の期間には、第２クロックＣＫＢがハイレベルになっている期間に薄膜トランジスタＴ３がオン状態となる。

時点ｔ０になると、入力端子４１にセット信号ＳＥＴのパルスが与えられる。これにより、上記第１の実施形態と同様、ｎｅｔＡの電位がローレベルからハイレベルに変化し、薄膜トランジスタＴＳはオン状態となる。また、上記第１の実施形態と同様、時点ｔ０〜時点ｔ１の期間中、走査信号ＧＯＵＴはローレベルで維持される。ところで、本実施形態においては、薄膜トランジスタＴ５のゲート端子がｎｅｔＡに接続されている。このため、ｎｅｔＡの電位がハイレベルになることによって、薄膜トランジスタＴ５がオン状態となる。これにより、ｎｅｔＢの電位はローレベルとなるので、薄膜トランジスタＴ３はオフ状態となる。従って、時点ｔ０〜時点ｔ１の期間中に、「薄膜トランジスタＴ３がオン状態となってｎｅｔＡの電位が低下する」ということはない。

時点ｔ１になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。これにより、上記第１の実施形態と同様、ｎｅｔＡの電位は上昇する。そして、走査信号ＧＯＵＴの電位が第１クロックＣＫＡのハイレベルの電位にまで上昇し、この双安定回路の出力端子５１に接続されているゲートバスラインが選択状態となる。ところで、ｎｅｔＡの電位は時点ｔ０からハイレベルとなっているので薄膜トランジスタＴ５はオン状態で維持されている。また、時点ｔ１〜時点ｔ２の期間中、第２クロックＣＫＢはローレベルとなっているので、薄膜トランジスタＴ４はオフ状態となっている。このため、時点ｔ１〜時点ｔ２の期間中、ｎｅｔＢの電位はローレベルとなり、薄膜トランジスタＴ３はオフ状態となる。従って、時点ｔ１〜時点ｔ２の期間中に、「薄膜トランジスタＴ３がオン状態となってｎｅｔＡの電位が低下する」ということはない。

時点ｔ２になると、セット信号ＳＥＴがハイレベルからローレベルに変化し、薄膜トランジスタＴ１はオフ状態となる。このとき、上記第１の実施形態と同様、ｎｅｔＡの電位が変動することはない。時点ｔ３になると、第１クロックＣＫＡがハイレベルからローレベルに変化し、上記第１の実施形態と同様、ｎｅｔＡの電位が低下する。このとき、ｎｅｔＡの電位については、時点ｔ１〜時点ｔ３の期間よりは低下するものの、ハイレベルの状態で維持される。また、時点ｔ３には、第２クロックＣＫＢがローレベルからハイレベルに変化し、上記第１の実施形態と同様、走査信号ＧＯＵＴの電位は速やかにローレベルとなる。ｎｅｔＡの電位は上述のようにハイレベルで維持されるので、時点ｔ３以降の期間においても、薄膜トランジスタＴ５はオン状態で維持される。これにより、ｎｅｔＢの電位はローレベルとなるので、薄膜トランジスタＴ３はオフ状態となる。従って、時点ｔ３〜時点ｔ４の期間中に、「薄膜トランジスタＴ３がオン状態となってｎｅｔＡの電位が低下する」ということはない。時点ｔ４以降の期間には、第２クロックＣＫＢの電位の変化に応じてｎｅｔＢの電位が所定期間毎にハイレベルとなって薄膜トランジスタＴ３がオン状態となるほかは、上記第１の実施形態と同様の動作が行われる。

＜４．４ 効果＞
本実施形態によれば、時点ｔ０以前の期間および時点ｔ４以降の期間には、ｎｅｔＢの電位が第２クロックＣＫＢの電位の変化に応じて所定期間毎にハイレベルとなる（図１３参照）。このため、時点ｔ０以前の期間および時点ｔ４以降の期間には、所定期間毎に薄膜トランジスタＴ３がオン状態となる。これにより、例えば高温エージングによって薄膜トランジスタＴＳの閾値電圧のシフトが生じ、当該薄膜トランジスタＴＳにおけるリーク電流が大きくなった場合でも、所定期間毎にｎｅｔＡの電位が確実にローレベルにされ、出力端子５１からの異常パルスの出力が抑制される。また、そのような異常パルスが後段に順次に与えられることによるシフトレジスタの異常動作の発生が抑制される。

＜５．第５の実施形態＞
＜５．１ シフトレジスタの構成＞
図１４は、本実施形態におけるゲートドライバ４０内のシフトレジスタ４１３の構成を示すブロック図である。図１４に示すように、このシフトレジスタ４１３は８個の双安定回路ＳＲ（１）〜ＳＲ（８）によって構成されている。各双安定回路には、図１に示した上記第１の実施形態における入出力端子に加えて、第２のリセット信号ＲＥＳＥＴ２を受け取るための入力端子が設けられている。なお、本実施形態においては、上記第１の実施形態におけるリセット信号ＲＥＳＥＴに相当する信号のことを第１のリセット信号ＲＥＳＥＴ１という。全体構成およびゲートドライバの概略構成については、図２および図３に示した上記第１の実施形態における構成とほぼ同様であるので、詳しい説明を省略する。

図１４および図１５に示すように、ｋ段目ＳＲ（ｋ）に着目すると、次段の走査信号ＧＯＵＴ（ｋ＋１）が第２のリセット信号ＲＥＳＥＴ２として与えられる。但し、８段目（最終段目）ＳＲ（８）については、第１のゲートエンドパルス信号ＧＥＰ１が第２のリセット信号ＲＥＳＥＴ２として与えられる。第２のリセット信号ＲＥＳＥＴ２以外の信号については、上記第１の実施形態と同様である。

＜５．２ 双安定回路の構成＞
図１６は、本実施形態における双安定回路の構成を示す回路図である。本実施形態においては、図１１に示した上記第４の実施形態における構成要素に加えて、薄膜トランジスタＴ６（第６のスイッチング素子）と、第２のリセット信号ＲＥＳＥＴ２を受け取る入力端子４５とが設けられている。薄膜トランジスタＴ６については、ゲート端子は入力端子４５に接続され、ドレイン端子はｎｅｔＢに接続され、ソース端子は電源電圧ＶＳＳに接続されている。

＜５．３ シフトレジスタの動作＞
次に、図１６および図１７を参照しつつ、本実施形態におけるシフトレジスタ４１３の各段（双安定回路）の動作について説明する。なお、シフトレジスタ４１３全体の動作については、上記第１の実施形態と同様であるので、説明を省略する。時点ｔ２以前の期間には、上記第４の実施形態と同様の動作が行われる。時点ｔ２になると、第２のリセット信号ＲＥＳＥＴ２がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ６はオン状態となる。第２のリセット信号ＲＥＳＥＴ２がハイレベルにされた状態は、時点ｔ４まで維持される。その結果、時点ｔ２〜時点ｔ４の期間中、ｎｅｔＢの電位は電源電圧ＶＳＳの電位に固定される。時点ｔ３以降の期間には、時点ｔ４に第２のリセット信号ＲＥＳＥＴ２がハイレベルからローレベルに変化して薄膜トランジスタＴ６がオフ状態となるほかは、上記第４の実施形態と同様の動作が行われる。

＜５．４ 効果＞
図１１に示した上記第４の実施形態における構成によると、第２クロックＣＫＢがハイレベルとなって、かつ、ｎｅｔＡの電位がハイレベルとなっているとき、薄膜トランジスタＴ４，Ｔ５がオン状態となる。このとき、ｎｅｔＢはフローティング状態となり、ｎｅｔＢの電位は定まらない。このため、ｎｅｔＡがハイレベルで維持されるべき期間中に薄膜トランジスタＴ３がオン状態となってｎｅｔＡの電位が低下することが懸念される。この点、本実施形態によると、第２のクロックＣＫＢの電位およびｎｅｔＡの電位がともにハイレベルとなる時点ｔ３〜時点ｔ４の期間中、ｎｅｔＢの電位は確実にローレベルで維持される。このため、時点ｔ３〜時点ｔ４の期間中、ｎｅｔＡの電位は確実にハイレベルで維持され、薄膜トランジスタＴＳは確実にオン状態で維持される。これにより、時点ｔ３に第１クロックＣＫＡがハイレベルからローレベルに変化するのに応じて、走査信号ＧＯＵＴの電位は確実にローレベルにまで低下する。

＜６．第６の実施形態＞
＜６．１ シフトレジスタの構成＞
図１８は、本実施形態におけるゲートドライバ４０内のシフトレジスタ４１４の構成を示すブロック図である。図１８に示すように、このシフトレジスタ４１４は８個の双安定回路ＳＲ（１）〜ＳＲ（８）によって構成されている。各双安定回路には、図１に示した上記第１の実施形態における入出力端子に加えて、第２のセット信号ＳＥＴ２を受け取るための入力端子が設けられている。なお、本実施形態においては、上記第１の実施形態におけるセット信号ＳＥＴに相当する信号のことを第１のセット信号ＳＥＴ１という。全体構成およびゲートドライバの概略構成については、図２および図３に示した上記第１の実施形態における構成とほぼ同様であるので、詳しい説明を省略する。

図１８および図１９に示すように、ｋ段目ＳＲ（ｋ）に着目すると、次段の走査信号ＧＯＵＴ（ｋ＋１）が第２のセット信号ＳＥＴ２として与えられる。但し、８段目（最終段目）ＳＲ（８）については、第１のゲートエンドパルス信号ＧＥＰ１が第２のセット信号ＳＥＴ２として与えられる。第２のセット信号ＳＥＴ２以外の信号については、上記第１の実施形態と同様である。

＜６．２ 双安定回路の構成＞
図２０は、本実施形態における双安定回路の構成を示す回路図である。本実施形態においては、図１１に示した上記第４の実施形態における構成要素に加えて、薄膜トランジスタＴ７（第７のスイッチング素子）と、第２のセット信号ＳＥＴ２を受け取る入力端子４６とが設けられている。薄膜トランジスタＴ７については、ゲート端子およびドレイン端子は入力端子４６に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＡに接続されている。なお、本実施形態においては、薄膜トランジスタＴ７によって第２の第１ノード充電部が実現されている。

＜６．３ シフトレジスタの動作＞
次に、図２０および図２１を参照しつつ、本実施形態におけるシフトレジスタ４１４の各段（双安定回路）の動作について説明する。なお、シフトレジスタ４１４全体の動作については、上記第１の実施形態と同様であるので、説明を省略する。時点ｔ２以前の期間には、上記第４の実施形態と同様の動作が行われる。時点ｔ２になると、第２のセット信号ＳＥＴ２がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ７はオン状態となる。第２のセット信号ＳＥＴ２がハイレベルにされた状態は、時点ｔ４まで維持される。その結果、時点ｔ２〜時点ｔ４の期間中、ｎｅｔＡの電位は確実にハイレベルで維持される。時点ｔ３以降の期間には、時点ｔ４に第２のセット信号ＳＥＴ２がハイレベルからローレベルに変化して薄膜トランジスタＴ７がオフ状態となるほかは、上記第４の実施形態と同様の動作が行われる。

＜６．４ 効果＞
上述したように、図１１に示した上記第４の実施形態における構成によると、第２クロックＣＫＢがハイレベルとなって、かつ、ｎｅｔＡの電位がハイレベルとなっているとき、ｎｅｔＢの電位は定まらない。このため、ｎｅｔＡがハイレベルで維持されるべき期間中に薄膜トランジスタＴ３がオン状態となってｎｅｔＡの電位が低下することが懸念される。この点、本実施形態によると、第２のクロックＣＫＢの電位およびｎｅｔＡの電位がともにハイレベルとなる時点ｔ３〜時点ｔ４の期間中、ｎｅｔＢがフローティング状態となっても、ｎｅｔＡの電位は確実にハイレベルで維持される。これにより、時点ｔ３に第１クロックＣＫＡがハイレベルからローレベルに変化するのに応じて、走査信号ＧＯＵＴの電位は確実にローレベルにまで低下する。

＜７．第７の実施形態＞
＜７．１ シフトレジスタの構成＞
図２２は、本実施形態におけるゲートドライバ４０内のシフトレジスタ４１５の構成を示すブロック図である。図２２に示すように、このシフトレジスタ４１５は８個の双安定回路ＳＲ（１）〜ＳＲ（８）によって構成されている。各双安定回路には、図１に示した上記第１の実施形態における入出力端子に加えて、第３クロックＣＫＣを受け取るための入力端子が設けられている。全体構成およびゲートドライバの概略構成については、図２および図３に示した上記第１の実施形態における構成とほぼ同様であるので、詳しい説明を省略する。

次に、各段に第３クロックＣＫＣとして与えられる信号について説明する。第３クロックＣＫＣとして、１段目ＳＲ（１）および５段目ＳＲ（５）については第４のゲートクロック信号ＧＣＫ４が与えられ、２段目ＳＲ（２）および６段目ＳＲ（６）については第１のゲートクロック信号ＧＣＫ１が与えられ、３段目ＳＲ（３）および７段目ＳＲ（７）については第２のゲートクロック信号ＧＣＫ２が与えられ、４段目ＳＲ（４）および８段目ＳＲ（８）については第３のゲートクロック信号ＧＣＫ３が与えられる。第３クロックＣＫＣ以外の信号については、上記第１の実施形態と同様である。

＜７．２ 双安定回路の構成＞
図２３は、本実施形態における双安定回路の構成を示す回路図である。本実施形態においては、図１１に示した上記第４の実施形態における構成要素に加えて、第３クロックＣＫＣを受け取る入力端子４７が設けられている。薄膜トランジスタＴ４のゲート端子およびドレイン端子は、上記第４の実施形態においては入力端子４４に接続されていたが、本実施形態においては入力端子４７に接続されている。それ以外の構成については、上記第４の実施形態と同様である。

＜７．３ シフトレジスタの動作＞
次に、図２３および図２４を参照しつつ、本実施形態におけるシフトレジスタ４１５の各段（双安定回路）の動作について説明する。なお、シフトレジスタ４１５全体の動作については、上記第１の実施形態と同様であるので、説明を省略する。図２４に示すように、液晶表示装置の動作中、入力端子４３には第１クロックＣＫＡが与えられ、入力端子４４には第２クロックＣＫＢが与えられ、入力端子４７には第３クロックＣＫＣが与えられる。

時点ｔ０以前の期間には、第３クロックＣＫＣの電位の変化に応じてｎｅｔＢの電位が所定期間毎にハイレベルとなって薄膜トランジスタＴ３がオン状態となるほかは、上記第１の実施形態と同様の動作が行われる。詳しくは、時点ｔ０以前の期間には、ｎｅｔＡの電位はローレベルで維持されているのに対し、第３クロックＣＫＣの電位は所定期間毎にハイレベルとローレベルとが繰り返されている。ここで、薄膜トランジスタＴ３は、ｎｅｔＡの電位がローレベルであって、かつ、第３クロックＣＫＣがハイレベルになっているときにオン状態となる。従って、時点ｔ０以前の期間には、第３クロックＣＫＣがハイレベルになっている期間に薄膜トランジスタＴ３がオン状態となる。

時点ｔ０〜時点ｔ４の期間には、薄膜トランジスタＴ４のオン／オフ状態の変化するタイミングが異なるほかは、上記第４の実施形態と同様の動作が行われる。なお、時点ｔ０〜時点ｔ４の期間には、ｎｅｔＡの電位はハイレベルとなっているので、薄膜トランジスタＴ４のオン／オフ状態の変化に関わらずｎｅｔＢの電位はローレベルで維持される。時点ｔ４以降の期間には、第３クロックＣＫＣの電位の変化に応じてｎｅｔＢの電位が所定期間毎にハイレベルとなって薄膜トランジスタＴ３がオン状態となるほかは、上記第１の実施形態と同様の動作が行われる。

＜７．４ 効果＞
本実施形態によれば、時点ｔ０以前の期間および時点ｔ４以降の期間には、ｎｅｔＢの電位が第３クロックＣＫＣの電位の変化に応じて所定期間毎にハイレベルとなる（図２４参照）。このため、時点ｔ０以前の期間および時点ｔ４以降の期間には、所定期間毎に薄膜トランジスタＴ３がオン状態となる。これにより、例えば高温エージングによって薄膜トランジスタＴＳの閾値電圧のシフトが生じ、当該薄膜トランジスタＴＳにおけるリーク電流が大きくなった場合でも、所定期間毎にｎｅｔＡの電位が確実にローレベルにされ、出力端子５１からの異常パルスの出力が抑制される。また、そのような異常パルスが後段に順次に与えられることによるシフトレジスタの異常動作の発生が抑制される。

＜７．５ 変形例＞
図２３に示した構成に加えて、第４クロックＣＫＤ（図２４に示す第２クロックＣＫＢとは位相が１８０度ずれた信号）がハイレベルになっているときにｎｅｔＢの電位をローレベルにする薄膜トランジスタを備える構成にしても良い。これにより、第４クロックＣＫＤがハイレベルになっている期間にはｎｅｔＢの電位はローレベルにされるので、薄膜トランジスタＴ３の閾値電圧のシフトが抑制される。

＜８．第８の実施形態＞
＜８．１ 全体構成およびゲートドライバの構成＞
本実施形態においては、全体構成およびゲートドライバの概略構成については、図２および図３に示した上記第１の実施形態における構成とほぼ同様であるので、詳しい説明を省略する。但し、上記第１の実施形態においては、ゲートバスラインＧＬ１〜ＧＬ８の走査を終了する信号として第１〜第３のゲートエンドパルス信号ＧＥＰ１〜ＧＥＰ３が表示制御回路２０からゲートドライバ４０に送られていたのに対し、本実施形態においては、ゲートバスラインＧＬ１〜ＧＬ８の走査を終了する信号として１つのゲートエンドパルス信号ＧＥＰのみが表示制御回路２０からゲートドライバ４０に送られる。

図２５は、本実施形態におけるゲートドライバ４０内のシフトレジスタ４１６の構成を示すブロック図である。図２５に示すように、このシフトレジスタ４１６は８個の双安定回路ＳＲ（１）〜ＳＲ（８）によって構成されている。各双安定回路には、２相のクロック信号ＣＫＡ，ＣＫＢをそれぞれ受け取るための入力端子と、ローレベルの電源電圧ＶＳＳを受け取るための入力端子と、セット信号ＳＥＴを受け取るための入力端子と、リセット信号ＲＥＳＥＴを受け取るための入力端子と、走査信号ＧＯＵＴを出力するための出力端子とが設けられている。なお、シフトレジスタ４１６の各段（双安定回路）の構成については、図５に示した上記第１の実施形態における構成と同様である。

上記第１の実施形態においては、図１に示したように、リセット信号ＲＥＳＥＴとして、６段目ＳＲ（６）には第１のゲートエンドパルス信号ＧＥＰ１が与えられ、７段目ＳＲ（７）には第２のゲートエンドパルス信号ＧＥＰ２が与えられ、８段目ＳＲ（８）には第３のゲートエンドパルス信号ＧＥＰ３が与えられていた。これに対し、本実施形態においては、図２５に示すように、６段目ＳＲ（６），７段目ＳＲ（７），および８段目ＳＲ（８）のいずれについても、上述したゲートエンドパルス信号ＧＥＰがリセット信号ＲＥＳＥＴとして与えられる。

＜８．２ シフトレジスタの動作＞
次に、図２６を参照しつつ、本実施形態におけるシフトレジスタ４１６全体の動作について説明する。なお、シフトレジスタ４１６の各段（双安定回路）の動作については、上記第１の実施形態と同様であるので、説明を省略する。本実施形態では、時点ｔｆ以前の期間には、上記第１の実施形態と同様の動作が行われる。時点ｔｆおよび時点ｔｇには、いずれの段に与えられるリセット信号ＲＥＳＥＴについてもパルスは生じない。このため、いずれの段についても、時点ｔｆまたは時点ｔｇのタイミングでｎｅｔＡの電位がハイレベルからローレベルに変化することはない。時点ｔｈになると、図２６に示すように、ゲートエンドパルス信号ＧＥＰのパルスが発生する。このゲートエンドパルス信号ＧＥＰは、リセット信号ＲＥＳＥＴとして６段目ＳＲ（６）〜８段目ＳＲ（８）に与えられる。これにより、６段目ＳＲ（６）〜８段目ＳＲ（８）のｎｅｔＡの電位はハイレベルからローレベルに変化する。

ところで、時点ｔｇのタイミングで第２のゲートクロック信号ＧＣＫ２がローレベルからハイレベルに変化すると、６段目ＳＲ（６）のｎｅｔＡの電位が上述したブートストラップによって上昇することが懸念される。そこで、時点ｔｇ〜時点ｔｉの期間には、第２のゲートクロック信号ＧＣＫ２がハイレベルとならないようにすることが好ましい（図２６で符号８１の矢印で示す部分を参照）。同様に、時点ｔｈのタイミングで第３のゲートクロック信号ＧＣＫ３がローレベルからハイレベルに変化すると、７段目ＳＲ（７）のｎｅｔＡの電位が上述したブートストラップによって上昇することが懸念される。そこで、時点ｔｈ〜時点ｔｊの期間には、第３のゲートクロック信号ＧＣＫ３がハイレベルとならないようにすることが好ましい（図２６で符号８２の矢印で示す部分を参照）。

＜８．３ 効果＞
本実施形態によれば、ゲートバスラインＧＬ１〜ＧＬ８の走査を終了するための信号として１つのゲートエンドパルス信号ＧＥＰのみが設けられている。このため、上記第１の実施形態と比較して、信号配線が削減され、また、表示制御回路２０で生成されるべき信号が削減される。これにより、回路面積の低減，消費電流の低減，コストの低減などの効果がより高められる。

＜８．４ 変形例＞
上記第８の実施形態においては、６段目ＳＲ（６）〜８段目ＳＲ（８）のリセット信号ＲＥＳＥＴとして与えられる信号が１つのゲートエンドパルス信号ＧＥＰで実現されているが、２つのゲートエンドパルス信号で実現される構成であっても良い。

また、第１〜第４のゲートクロック信号ＧＣＫ１〜ＧＣＫ４がローレベルになっている期間にゲートエンドパルス信号ＧＥＰのパルスを出力する構成とすることにより、６段目ＳＲ（６）〜８段目ＳＲ（８）のｎｅｔＡの電位を確実にローレベルに低下させることが可能となる。

さらに、上記第８の実施形態においては、ゲートエンドパルス信号ＧＥＰが６段目ＳＲ（６）〜８段目ＳＲ（８）のリセット信号ＲＥＳＥＴとして与えられる構成となっているが、ゲートスタートパルス信号ＧＳＰが６段目ＳＲ（６）〜８段目ＳＲ（８）のリセット信号ＲＥＳＥＴとして与えられる構成であっても良い。

さらにまた、図２６の時点ｔｇのタイミングで６段目ＳＲ（６）のｎｅｔＡの電位の上昇を抑止し、図２６の時点ｔｈのタイミングで７段目ＳＲ（７）のｎｅｔＡの電位の上昇を抑止するための構成として、シフトレジスタ４１６の各段（双安定回路）の内部においてクロック信号とリセット信号とに基づき第１クロックＣＫＡのパルスの出力を抑止するようにしても良い。

また、ゲート端子にゲートエンドパルス信号ＧＥＰが与えられ、ドレイン端子が出力端子５１に接続され、ソース端子が電源電圧ＶＳＳに接続された薄膜トランジスタ（第１０のスイッチング素子）を６段目ＳＲ（６）〜８段目ＳＲ（８）のいずれかが備える構成にしても良い。

＜９．その他＞
上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）等の他の表示装置にも本発明を適用することができる。

１０…表示部
２０…表示制御回路
３０…ソースドライバ（映像信号線駆動回路）
４０…ゲートドライバ（走査信号線駆動回路）
４１〜４７…（双安定回路の）入力端子
５１…（双安定回路の）出力端子
４１０〜４１６…シフトレジスタ
ＳＲ（１）〜ＳＲ（ｎ）…双安定回路
ＴＳ，Ｔ１〜Ｔ８…薄膜トランジスタ
Ｃ１…キャパシタ
ＧＬ１〜ＧＬｎ…ゲートバスライン
ＳＬ１〜ＳＬｍ…ソースバスライン
ＧＳＰ…ゲートスタートパルス信号
ＧＥＰ１〜ＧＥＰ３…第１〜第３のゲートエンドパルス信号
ＧＣＫ１〜ＧＣＫ４…第１〜第４のゲートクロック信号
ＣＫＡ，ＣＫＢ，ＣＫＣ，ＣＫＤ…第１クロック，第２クロック，第３クロック，第４クロック
ＧＯＵＴ（１）〜ＧＯＵＴ（ｎ）…走査信号
ＳＥＴ…セット信号
ＲＥＳＥＴ…リセット信号

Claims (28)

1. 第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路を含み、前記複数の双安定回路のうち奇数段目の双安定回路に第１のクロック信号および第２のクロック信号として与えられる２相のクロック信号と前記複数の双安定回路のうち偶数段目の双安定回路に前記第１のクロック信号および前記第２のクロック信号として与えられる２相のクロック信号とを含む少なくとも４相のクロック信号に基づいて前記複数の双安定回路が順次に第１の状態となるシフトレジスタであって、
   各双安定回路は、
   前記第１の状態または前記第２の状態のいずれかの状態を表す状態信号を出力する出力ノードと、
   第２電極に前記第１のクロック信号が与えられ、前記出力ノードに第３電極が接続された出力制御用スイッチング素子と、
   当該各双安定回路の前段または前段より前の段の双安定回路から出力される状態信号に基づいて前記出力制御用スイッチング素子の第１電極に接続された第１ノードを充電するための第１ノード充電部と、
   当該各双安定回路の３段後の段の双安定回路から出力される状態信号に基づいて前記第１ノードを放電するための第１ノード放電部と
   を備え、
   各双安定回路において、前記第１のクロック信号がハイレベルからローレベルに変化するタイミングから当該各双安定回路の３段後の段の双安定回路から出力される状態信号がローレベルからハイレベルに変化するタイミングまでの期間の長さは、前記４相のクロック信号のクロック周期の４分の１に相当する期間以上であることを特徴とする、シフトレジスタ。
2. 前記第１のクロック信号と前記第２のクロック信号とは互いに位相が１８０度ずらされていることを特徴とする、請求項１に記載のシフトレジスタ。
3. 前記奇数段目の双安定回路に与えられる２相のクロック信号と前記偶数段目の双安定回路に与えられる２相のクロック信号とはそれぞれ互いに位相が９０度ずらされていることを特徴とする、請求項１に記載のシフトレジスタ。
4. 前記第１のクロック信号がハイレベルからローレベルに変化するタイミングと前記第２のクロック信号がローレベルからハイレベルに変化するタイミングとが同じであって、かつ、前記第１のクロック信号がローレベルからハイレベルに変化するタイミングと前記第２のクロック信号がハイレベルからローレベルに変化するタイミングとが同じであることを特徴とする、請求項１に記載のシフトレジスタ。
5. 前記４相のクロック信号のオンデューティはそれぞれ５０％とされていることを特徴とする、請求項１に記載のシフトレジスタ。
6. 各双安定回路において、
   前記第１ノード充電部は、第１電極および第２電極に当該各双安定回路の前段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第３電極が接続された第１のスイッチング素子を含み、
   前記第１ノード放電部は、第１電極に当該各双安定回路の３段後の段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第２のスイッチング素子を含むことを特徴とする、請求項１に記載のシフトレジスタ。
7. 各双安定回路は、
   前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第３のスイッチング素子と、
   前記第３のスイッチング素子の第１電極に接続された第２ノードの電位を前記第２のクロック信号と前記第１ノードの電位とに基づいて制御する第２ノード制御部と
   を更に有することを特徴とする、請求項１に記載のシフトレジスタ。
8. 前記第２ノード制御部は、
   第１電極および第２電極に前記第２のクロック信号が与えられ、前記第２ノードに第３電極が接続された第４のスイッチング素子と、
   前記第１ノードに第１電極が接続され、前記第２ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第５のスイッチング素子とからなることを特徴とする、請求項７に記載のシフトレジスタ。
9. 前記奇数段目の双安定回路は、前記偶数段目の双安定回路に与えられる２相のクロック信号の一方を第３のクロック信号として受け取り、
   前記偶数段目の双安定回路は、前記奇数段目の双安定回路に与えられる２相のクロック信号の一方を前記第３のクロック信号として受け取り、
   各双安定回路は、
   前記第１ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第３のスイッチング素子と、
   前記第３のスイッチング素子の第１電極に接続された第２ノードの電位を前記第３のクロック信号と前記第１ノードの電位とに基づいて制御する第２ノード制御部と
   を更に有することを特徴とする、請求項１に記載のシフトレジスタ。
10. 前記第２ノード制御部は、
    第１電極および第２電極に前記第３のクロック信号が与えられ、前記第２ノードに第３電極が接続された第４のスイッチング素子と、
    前記第１ノードに第１電極が接続され、前記第２ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第５のスイッチング素子とからなることを特徴とする、請求項９に記載のシフトレジスタ。
11. 各双安定回路において、前記第２ノード制御部は、当該各双安定回路の次段の双安定回路から出力される状態信号が第１電極に与えられ、前記第２ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第６のスイッチング素子を更に含むことを特徴とする、請求項７に記載のシフトレジスタ。
12. 各双安定回路は、当該各双安定回路の次段の双安定回路から出力される状態信号に基づいて前記第１ノードを充電するための第２の第１ノード充電部を更に備えることを特徴とする、請求項７に記載のシフトレジスタ。
13. 各双安定回路において、前記第２の第１ノード充電部は、第１電極および第２電極に当該各双安定回路の次段の双安定回路から出力される状態信号が与えられ、前記第１ノードに第３電極が接続された第７のスイッチング素子を含むことを特徴とする、請求項１２に記載のシフトレジスタ。
14. 各双安定回路は、第１電極に前記第２のクロック信号が与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第８のスイッチング素子を更に有することを特徴とする、請求項１に記載のシフトレジスタ。
15. 各双安定回路は、前記第１ノードに一端が接続され、前記出力ノードに他端が接続されたキャパシタを更に有することを特徴とする、請求項１に記載のシフトレジスタ。
16. 各双安定回路は、当該各双安定回路の２段後または３段後の段の双安定回路から出力される状態信号が第１電極に与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第９のスイッチング素子を更に有することを特徴とする、請求項１に記載のシフトレジスタ。
17. 前記複数の双安定回路のうちの最終段，最終段の前段，および最終段の前々段の双安定回路に含まれる前記第１ノードをそれぞれ前記第１ノード放電部によって放電させるための３つの走査終了用信号が外部から与えられることを特徴とする、請求項１に記載のシフトレジスタ。
18. 前記３つの走査終了用信号のうち少なくとも２つの走査終了用信号が１つの信号によって実現されていることを特徴とする、請求項１７に記載のシフトレジスタ。
19. 前記複数の双安定回路のうちの最終段，最終段の前段，および最終段の前々段の双安定回路のそれぞれにおいて、前記第１ノード充電部によって前記第１ノードが充電された後、前記第１ノード放電部によって前記第１ノードが放電されるまでの期間、前記第１のクロック信号のローレベルからハイレベルへの変化が抑止されることを特徴とする、請求項１８に記載のシフトレジスタ。
20. 前記複数の双安定回路のうちの最終段，最終段の前段，および最終段の前々段の双安定回路のいずれかは、第１電極に前記走査終了用信号が与えられ、前記出力ノードに第２電極が接続され、第３電極にローレベルの電位が与えられる第１０のスイッチング素子を含むことを特徴とする、請求項１７に記載のシフトレジスタ。
21. アモルファスシリコンを用いて形成されていることを特徴とする、請求項１に記載のシフトレジスタ。
22. 微結晶シリコンを用いて形成されていることを特徴とする、請求項１に記載のシフトレジスタ。
23. 多結晶シリコンを用いて形成されていることを特徴とする、請求項１に記載のシフトレジスタ。
24. 酸化物半導体を用いて形成されていることを特徴とする、請求項１に記載のシフトレジスタ。
25. 表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
    請求項１に記載のシフトレジスタを備え、
    前記複数の双安定回路は、前記複数の走査信号線と１対１で対応するように設けられ、
    各双安定回路は、前記出力ノードから出力される状態信号を当該各双安定回路に対応する走査信号線に走査信号として与えることを特徴とする、走査信号線駆動回路。
26. 前記表示部を含み、請求項２５に記載の走査信号線駆動回路を備えていることを特徴とする、表示装置。
27. 前記複数の双安定回路からなるシフトレジスタが前記表示部の一端側および他端側の双方に設けられていることを特徴とする、請求項２６に記載の表示装置。
28. 前記奇数段目の双安定回路は前記表示部の一端側に設けられ、前記偶数段目の双安定回路は前記表示部の他端側に設けられていることを特徴とする、請求項２６に記載の表示装置。

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