KR20100083370A - 게이트 구동회로 및 이를 갖는 표시장치 - Google Patents

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Abstract

게이트 구동회로는 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터를 이루어지며, 제m 스테이지(m은 자연수)는 풀업부, 풀업 구동부, 풀다운부, 홀딩부 및 전압 유지부를 포함한다. 풀업부는 제1 입력 신호에 의해 제1 전압으로 전환되는 제1 노드의 신호에 응답하여, 제1 클럭 신호의 하이 레벨을 게이트 신호로 출력한다. 풀업 구동부는 제2 입력 신호에 응답하여, 풀업부를 턴-오프 시킨다. 풀다운부는 제1 클럭 신호 또는 제2 클럭 신호에 응답하여, 게이트 신호를 오프 전압으로 풀다운 시킨다. 홀딩부는 제1 클럭 신호에 응답하여, 제1 노드를 오프 전압으로 유지시킨다. 전압 유지부는 게이트 신호의 출력 구간 동안 풀업 구동부 및 홀딩부의 누설 전류를 차단하여, 제1 노드의 전압 강하를 지연시킨다. 이에 따라, 게이트 구동회로는 게이트 신호의 출력 구간에서 제1 노드의 게이트 온 전압을 유지하므로, 게이트 구동회로의 구동 신뢰성을 향상시킬 수 있다.

Description

게이트 구동회로 및 이를 갖는 표시장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 게이트 구동회로 및 이를 갖는 표시장치에 관한 것으로, 보다 상세하게는, 제품의 신뢰성을 향상시키기 위한 게이트 구동회로 및 이를 갖는 표시장치에 관한 것이다.
일반적으로, 액정 표시장치는 액정의 광투과율을 이용하여 영상을 표시하는 액정 표시패널 및 상기 액정 표시패널의 하부에 배치되어 상기 액정 표시패널로 광을 제공하는 백라이트 어셈블리를 포함한다.
상기 액정 표시장치는 복수의 게이트 라인들 및 상기 게이트 라인들과 교차하는 데이터 라인들에 의해 복수의 화소부가 형성된 표시패널과, 상기 게이트 라인들에 게이트 신호를 출력하는 게이트 구동회로 및 상기 데이터 라인들에 데이터 신호를 출력하는 데이터 구동회로를 포함한다. 이러한 상기 게이트 구동회로 및 상기 데이터 구동회로는 칩(chip) 형태로 이루어져 표시패널에 실장되는 것이 일반적이다.
최근에는 전체적인 사이즈를 감소시키면서 생산성을 증대시키기 위하여 상기 게이트 구동회로를 표시 기판상에 아몰퍼스 실리콘 게이트(Amorphous Silicon Gate) 형태로 집적하는 방식이 주목받고 있다.
상기 액정 표시패널에 집적회로 형태로 집적한 상기 게이트 구동회로는 고온에서 구동할 경우에 게이트 신호 출력 구간에서 출력부의 제어 전극이 게이트 온 전압을 유지하지 못하게 된다. 이에 의하여 게이트 신호의 출력이 불안정해지는 게이트 블록 불량(Gate Block Defect)이 발생하는 문제점이 있다.
본 발명에서 해결하고자 하는 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 구동 신뢰성을 향상시키기 위한 게이트 구동회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 게이트 구동회로를 포함하는 표시장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 게이트 구동회로는, 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터를 이루어지며, 제m 스테이지(m은 자연수)는 풀업부, 풀업 구동부, 풀다운부, 홀딩부 및 전압 유지부를 포함한다. 상기 풀업부는 제1 입력 신호에 의해 제1 전압으로 전환되는 제1 노드의 신호에 응답하여, 제1 클럭 신호의 하이 레벨을 게이트 신호로 출력한다. 상기 풀업 구동부는 제2 입력 신호에 응답하여, 상기 풀업부를 턴-오프 시킨다. 상기 풀다 운부는 상기 제1 클럭 신호 또는 상기 제1 클럭 신호와 위상이 반전된 제2 클럭 신호에 응답하여, 상기 게이트 신호를 오프 전압으로 풀다운 시킨다. 상기 홀딩부는 상기 제1 클럭 신호에 응답하여, 상기 제1 노드를 상기 오프 전압으로 유지시킨다. 상기 전압 유지부는 상기 게이트 신호의 출력 구간 동안 상기 풀업 구동부 및 상기 홀딩부의 누설 전류를 차단하여, 상기 제1 노드의 전압 강하를 지연시킨다.
본 발명의 실시예에서, 상기 풀업 구동부는 상기 제1 입력 신호에 응답하여, 상기 제1 전압을 상기 제1 노드에 출력하는 제1 풀업 구동부 및 상기 제2 입력 신호에 응답하여, 제2 전압을 상기 제1 노드에 출력하는 제2 풀업 구동부를 포함할 수 있다.
본 발명의 실시예에서, 상기 제1 전압은 하이 레벨의 게이트 온 전압이고, 상기 제2 전압은 로우 레벨의 게이트 온 전압일 수 있다.
본 발명의 실시예에서, 상기 전압 유지부는 상기 제1 입력 신호에 응답하여, 상기 제1 풀업 구동부의 입력 노드, 상기 제2 풀업 구동부의 입력 노드 및 상기 홀딩부의 입력 노드를 상기 제1 전압으로 충전하는 커패시터 및 상기 커패시터에 충전된 상기 제1 전압을 방전하는 복수의 트랜지스터를 포함할 수 있다.
본 발명의 실시예에서, 상기 커패시터는 상기 제1 풀업 구동부의 입력 노드, 상기 제2 풀업 구동부의 입력 노드 및 상기 홀딩부의 입력 노드와 연결된 제1 전극 및 상기 오프 전압이 입력되는 오프 전압 단자와 연결된 제2 전극을 포함할 수 있다.
본 발명의 실시예에서, 상기 복수의 트랜지스터는 상기 제1 입력 신호가 입 력되는 제어 전극, 상기 제1 전압이 입력되는 입력 전극 및 상기 제1 풀업 구동부의 입력 노드와 연결된 출력 전극을 포함하는 제1 트랜지스터, 상기 제2 입력 신호가 입력되는 제어 전극, 제2 전압이 입력되는 입력 전극 및 상기 제2 풀업 구동부의 입력 노드와 연결된 출력 전극을 포함하는 제2 트랜지스터, 및 상기 제1 클럭 신호가 입력되는 제어 전극, 상기 오프 전압이 입력되는 입력 전극 및 상기 홀딩부의 입력 노드와 연결된 출력 전극을 포함하는 제3 트랜지스터를 포함할 수 있다.
본 발명의 실시예에서, 상기 제1 전압은 로우 레벨의 게이트 온 전압이고, 상기 제2 전압은 하이 레벨의 게이트 온 전압일 수 있다.
본 발명의 실시예에서, 상기 전압 유지부는 상기 제2 입력 신호에 응답하여, 상기 제1 풀업 구동부, 상기 제2 풀업 구동부 및 상기 홀딩부의 입력 노드를 상기 제2 전압으로 충전하는 커패시터 및 상기 커패시터에 충전된 상기 제2 전압을 방전하는 복수의 트랜지스터를 포함할 수 있다.
본 발명의 실시예에서, 상기 풀다운부는 상기 제2 클럭 신호에 응답하여, 상기 게이트 신호를 상기 오프 전압으로 풀다운 시키는 제1 풀다운부, 및 상기 제1 클럭 신호에 응답하여, 상기 게이트 신호를 상기 오프 전압으로 풀다운 시키는 제2 풀다운부를 포함할 수 있다.
본 발명의 실시예에서, 상기 제1 노드의 신호에 응답하여 상기 제2 풀다운부 및 상기 홀딩부를 턴-오프시키는 풀다운 제어부를 더 포함할 수 있다.
본 발명의 실시예에서, 상기 제1 입력 신호는 수직 개시신호 또는 이전 스테이지의 게이트 신호이고, 상기 제2 입력 신호는 다음 스테이지의 게이트 신호 또는 수직 개시신호일 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시장치는 표시패널, 데이터 구동부 및 게이트 구동회로를 포함한다. 상기 표시패널은 게이트 배선들 및 상기 게이트 배선들과 교차하는 데이터 배선들에 의해 복수의 화소부가 형성된 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역을 포함한다. 상기 데이터 구동부는 상기 데이터 배선들에 데이터 신호를 출력한다. 상기 게이트 구동회로는 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터를 이루어지며, 제m 스테이지(m은 자연수)는 풀업부, 풀업 구동부, 풀다운부, 홀딩부 및 전압 유지부를 포함한다. 상기 풀업부는 제1 입력 신호에 의해 제1 전압으로 전환되는 제1 노드의 신호에 응답하여, 제1 클럭 신호의 하이 레벨을 게이트 신호로 출력한다. 상기 풀업 구동부는 제2 입력 신호에 응답하여, 상기 풀업부를 턴-오프 시킨다. 상기 풀다운부는 상기 제1 클럭 신호 또는 상기 제1 클럭 신호와 위상이 반전된 제2 클럭 신호에 응답하여, 상기 게이트 신호를 오프 전압으로 풀다운 시킨다. 상기 홀딩부는 상기 제1 클럭 신호에 응답하여, 상기 제1 노드를 상기 오프 전압으로 유지시킨다. 상기 전압 유지부는 상기 게이트 신호의 출력 구간 동안 상기 풀업 구동부 및 상기 홀딩부의 누설 전류를 차단하여, 상기 제1 노드의 전압 강하를 지연시킨다.
본 발명의 실시예에서, 상기 게이트 구동회로는 홀수 번째 스테이지들을 포함하는 제1 게이트 구동회로 및 짝수 번째 스테이지들을 포함하는 제2 게이트 구동회로를 포함한다.
본 발명의 실시예에서, 상기 제2 게이트 구동회로에 입력되는 상기 제1 클럭 신호는 상기 제1 게이트 구동회로에 입력되는 상기 제1 클럭 신호에 대해 반주기 지연된 것일 수 있다.
본 발명의 실시예에서, 상기 풀업 구동부는 상기 제1 입력 신호에 응답하여, 상기 제1 전압을 상기 제1 노드에 출력하는 제1 풀업 구동부 및 상기 제2 입력 신호에 응답하여, 상기 제2 전압을 상기 제1 노드에 출력하는 제2 풀업 구동부를 포함할 수 있다.
본 발명의 실시예에서, 상기 제1 전압이 하이 레벨의 게이트 온 전압일 때, 상기 제2 전압은 로우 레벨의 게이트 온 전압이고, 상기 제1 전압이 로우 레벨의 게이트 온 전압일 때, 상기 제2 전압은 하이 레벨의 게이트 온 전압일 수 있다.
본 발명의 실시예에서, 상기 제1 전압이 하이 레벨의 게이트 온 전압일 때, 상기 게이트 구동회로는 m값이 작은 스테이지부터 상기 게이트 신호를 출력하고, 상기 제2 전압이 하이 레벨의 게이트 온 전압일 때, 상기 게이트 구동회로는 m값이 큰 스테이지부터 상기 게이트 신호를 출력할 수 있다.
본 발명의 실시예에서, 상기 전압 유지부는 상기 제1 또는 제2 입력 신호에 응답하여, 상기 제1 풀업 구동부의 입력 노드, 상기 제2 풀업 구동부의 입력 노드 및 상기 홀딩부의 입력 노드를 상기 제1 또는 제2 전압으로 충전하는 커패시터 및 상기 커패시터에 충전된 상기 제1 또는 제2 전압을 방전하는 복수의 트랜지스터를 포함할 수 있다.
본 발명의 실시예에서, 상기 커패시터는 상기 제1 풀업 구동부의 입력 노드, 상기 제2 풀업 구동부의 입력 노드 및 상기 홀딩부의 입력 노드와 연결된 제1 전극 및 상기 오프 전압이 입력되는 오프 전압 단자와 연결된 제2 전극을 포함할 수 있다.
본 발명의 실시예에서, 상기 복수의 트랜지스터는 상기 제1 입력 신호가 입력되는 제어 전극, 상기 제1 전압이 입력되는 입력 전극 및 상기 제1 풀업 구동부의 입력 노드와 연결된 출력 전극을 포함하는 제1 트랜지스터, 상기 제2 입력 신호가 입력되는 제어 전극, 제2 전압이 입력되는 입력 전극 및 상기 제2 풀업 구동부의 입력 노드와 연결된 출력 전극을 포함하는 제2 트랜지스터, 및 상기 제1 클럭 신호가 입력되는 제어 전극, 상기 오프 전압이 입력되는 입력 전극 및 상기 홀딩부의 입력 노드와 연결된 출력 전극을 포함하는 제3 트랜지스터를 포함할 수 있다.
이러한 게이트 구동회로 및 이를 구비한 표시장치는 고온에서 구동할 경우에도 게이트 신호 출력 구간 동안 상기 제1 노드의 게이트 온 전압을 유지하므로, 구동 신뢰성을 향상시킬 수 있다.
이하, 도면들을 참조하여 본 발명의 표시 장치의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해 되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 고안이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시장치는 표시 패널(100), 구동칩(200), 제1 게이트 구동회로(310), 제2 게이트 구동회로(320) 및 인쇄회로기판(400)을 포함한다.
상기 표시 패널(100)은 표시 기판(110), 상기 표시 기판(110)과 마주보는 대향 기판(120) 및 상기 표시 기판(110)과 상기 대향 기판(120) 사이에 개재된 액정층(미도시)을 포함할 수 있다. 상기 표시 패널(100)은 영상이 표시되는 표시 영역(DA)과 표시 영역(DA)을 둘러싸는 주변 영역(PA)으로 이루어진다.
상기 표시 영역(DA)에는 복수의 게이트 라인들(GL1 ~ GLn) 및 상기 게이트 라인들(GL1 ~ GLn)과 교차하는 복수의 데이터 라인들(DL1 ~ DLm)이 형성된다. 상기 게이트 라인들(GL1 ~ GLn) 및 상기 데이터 라인들(DL1 ~ DLm)에 의해 복수의 화소부들이 정의된다. 각 화소부는 스위칭 소자(TFT), 액정 커패시터(CLC) 및 스토리지 커패시터(CST)를 포함한다.
상기 주변 영역(PA)은 제1 주변 영역(PA1), 제2 주변 영역(PA2) 및 제3 주변 영역(PA3)을 포함한다. 상기 제1 주변 영역(PA1)은 상기 게이트 라인들(GL1 ~ GLn)의 일단부에 위치하고, 상기 제2 주변 영역(PA2)은 상기 게이트 라인들(GL1 ~ GLn)의 타단부에 위치하며, 상기 제3 주변 영역(PA3)은 상기 데이터 라인들(DL1 ~ DLm)의 일단부에 위치한다.
상기 인쇄회로기판(400)은 상기 제3 주변 영역(PA3)의 일측에 부착되며, 외부기기와 상기 구동칩(200)을 전기적으로 연결하여 상기 외부기기로부터 수신되는 영상신호 및 제어신호를 상기 구동칩(200)에 전송한다. 상기 인쇄회로기판(400)은 연성인쇄회로기판(Flexible Printed Circuit Board, FPC)일 수 있다.
상기 구동칩(200)은 상기 제3 주변 영역(PA3)에 실장된다. 상기 구동칩(200)은 상기 제1 및 제2 게이트 구동회로(320)에 제1 및 제2 게이트 제어신호를 제공하고, 상기 데이터 라인들(DL1 ~ DLm)에 데이터 전압을 제공한다. 상기 구동칩(200)은 데이트 구동부(210)를 포함할 수 있다. 상기 데이터 구동부(210)는 상기 외부기기로부터 수신된 상기 영상신호를 아날로그 데이터 전압으로 변환하여 상기 데이터 라인들(DL1 ~ DLm)에 출력한다.
상기 제1 게이트 구동회로(310)는 상기 제1 주변 영역(PA1)에 집적된다. 상기 제1 게이트 구동회로(310)는 상기 게이트 라인들(GL1 ~ GLn) 중 홀수 번째 게이트 라인들(GL1, GL3,..., GLn-1)과 전기적으로 연결되어, 상기 홀수 번째 게이트 라인들(GL1, GL3,..., GLn-1)에 게이트 신호를 순차적으로 출력한다. 여기서, n은 짝수로 정의한다.
상기 제2 게이트 구동회로(320)는 상기 제2 주변 영역(PA2)에 집적된다. 상기 제2 게이트 구동회로(320)는 상기 게이트 라인들(GL1 ~ GLn) 중 짝수 번째 게이트 라인들(GL2, GL4,..., GLn)과 전기적으로 연결되어, 상기 짝수 번째 게이트 라인들(GL2, GL4,..., GLn)에 상기 게이트 신호를 순차적으로 출력한다.
도 2는 도 1에 도시된 제1 게이트 구동회로(310)의 블록도이다.
도 1 및 도 2를 참조하면, 상기 제1 게이트 구동회로(310)는 서로 종속적으로 연결된 홀수 번째 스테이지(SRC1, SRC3,..., SRCn-1)를 포함한다.
상기 제1 게이트 구동회로(310)는 홀수 번째 게이트 신호를 출력하는 홀수 번째 스테이지(SRC1, SRC3,..., SRCn-1)와 더미 스테이지(SRCn+1)를 포함한다. 각 스테이지의 개시신호가 입력되기 전의 포치(Porch) 구간 동안 홀수 번째 스테이지(SRC1, SRC3,..., SRCn-1)의 출력에 포함될 수 있는 노이즈를 최소화하기 위하여 추가로 제n+3 스테이지(SRCn+3) 또는 그 이상의 스테이지를 포함할 수도 있다.
상기 홀수 번째 스테이지(SRC1, SRC3,..., SRCn-1) 각각은 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제1 입력단자(IN1), 제2 입력단자(IN2), 오프 전압 단자(VSS), 제1 전압 단자(V1), 제2 전압 단자(V2) 및 출력 단자(OUT)를 포함한다.
상기 제1 클럭 단자(CK1) 및 상기 제2 클럭 단자(CK2)에는 서로 반대 위상을 가지는 제1 클럭 신호(CK0) 및 제2 클럭 신호(CK0B)가 제공된다. 구체적으로, 스테이지(SRC1, SRC5,..., SRCn-1)의 상기 제1 클럭 단자(CK1)에는 상기 제1 클럭 신호(CK0)가 제공되고, 제2 클럭 단자(CK2)에는 상기 제2 클럭 신호(CK0B)가 제공된다. 스테이지(SRC3, SRC7,..., SRCn-3)의 상기 제1 클럭 단자(CK1)에는 상기 제2 클럭 신호(CK0B)가 제공되고, 상기 제2 클럭 단자(CK2)에는 상기 제1 클럭 신호(CK0)가 제공된다. 스테이지(SRC1, SRC5,..., SRCn-1)와 스테이지(SRC3, SRC7,..., SRCn-3)의 각 제1 클럭 단자(CK1) 및 제2 클럭 단자(CK2)에 제1 클럭 신호(CK0) 및 제1 클럭 신호(CK0)의 반대 위상의 제2 클럭 신호(CK0B)를 인가하여 각 스테이지가 순서대로 동작하도록 한다. 예를 들어, 상기 제1 클럭 신호(CK0) 및 제2 클럭 신호(CK0B)는 2H(H는 수평주기) 주기로 반전될 수 있다.
상기 제1 입력 단자(IN1)에는 수직개시신호(STV) 또는 이전 스테이지의 게이 트 신호가 제공된다. 즉, 첫 번째 스테이지인 제1 스테이지(SRC1)의 상기 제1 입력 단자(IN1)에는 수직개시신호(STV)가 제공되고, 제3 내지 제n+1 스테이지(SRC3 ~ SRCn+1)의 상기 제1 입력 단자(IN1)에는 이전 스테이지의 게이트 신호가 각각 제공된다.
상기 제2 입력 단자(IN2)에는 다음 스테이지의 게이트 신호 또는 수직개시신호(STV)가 제공된다. 상기 제1 내지 제n-1 스테이지(SRC1 ~ SRCn-1)의 상기 제2 입력 단자(IN2)에는 다음 스테이지(SRC3 ~ SRCn+1)의 게이트 신호가 각각 제공되고, 상기 제n+1 스테이지(SRCn+1)의 상기 제2 입력 단자(IN2)에는 상기 수직개시신호(STV)가 제공된다.
상기 오프 전압 단자(VSS)에는 오프 전압(VOFF)이 제공된다.
상기 제1 전압 단자(V1)에는 제1 전압(VG1)이 제공되고, 제2 전압 단자(V2)에는 제2 전압(VG2)이 제공된다. 상기 제1 전압(VG1) 및 상기 제2 전압(VG2)은 게이트 온 전압으로, 하이 전압 레벨과 로우 전압 레벨이 반대로 입력될 수 있다. 즉, 상기 제1 전압(VG1)이 하이 전압 레벨일 때, 상기 제2 전압(VG2)은 로우 전압 레벨이고, 상기 제1 전압(VG1)이 로우 전압 레벨일 때, 상기 제2 전압(VG2)은 하이 전압 레벨이다. 예를 들어, 상기 하이 전압 레벨은 15V일 수 있고, 상기 로우 전압 레벨은 -10V일 수 있다.
상기 출력 단자(OUT)는 전기적으로 연결된 게이트 배선에 게이트 신호를 출력한다. 상기 홀수 번째 스테이지(SRC1, SRC3,..., SRCn+1)의 출력 단자(OUT)에서 출력되는 스테이지(SRC1, SRC5,..., SRCn-1)의 게이트 신호는 상기 제1 클럭 신 호(CK0)의 하이 구간에 출력된다. 상기 홀수 번째 스테이지(SRC1, SRC3,..., SRCn+1)의 출력 단자(OUT)에서 출력되는 스테이지(SRC3, SRC7,..., SRCn-3)의 게이트 신호는 상기 제2 클럭 신호(CK0B)의 하이 구간에 출력된다. 따라서, 상기 홀수 번째 스테이지(SRC1, SRC3,..., SRCn+1)는 순차적으로 홀수 번째 게이트 신호들(G1, G3,..., Gn-1)을 출력한다.
도 3은 도 1에 도시된 제2 게이트 구동회로의 블록도이다.
도 1 및 도 3을 참조하면, 상기 제2 게이트 구동회로(320)는 서로 종속적으로 연결된 짝수 번째 스테이지(SRC2, SRC4,..., SRCn)를 포함한다.
상기 제2 게이트 구동회로(320)는 짝수 번째 게이트 신호를 출력하는 짝수 번째 스테이지(SRC2, SRC4,..., SRCn)와 더미 스테이지(SRCn+2)를 포함한다. 각 스테이지의 개시신호가 입력되기 전의 포치(Porch) 구간 동안 짝수 번째 스테이지(SRC2, SRC4,..., SRCn)의 출력에 포함될 수 있는 노이즈를 최소화하기 위하여 추가로 제n+4 스테이지(SRCn+4) 또는 그 이상의 스테이지를 포함할 수도 있다.
상기 짝수 번째 스테이지(SRC2, SRC4,..., SRCn) 각각은 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제1 입력단자(IN1), 제2 입력단자(IN2), 오프 전압 단자(VSS), 제1 전압 단자(V1), 제2 전압 단자(V2) 및 출력 단자(OUT)를 포함한다.
상기 제1 클럭 단자(CK1) 및 상기 제2 클럭 단자(CK2)에는 서로 반대 위상을 가지는 제3 클럭 신호(CK1) 및 제4 클럭 신호(CK1B)가 제공된다. 구체적으로, 스테이지(SRC2, SRC6,..., SRCn)의 상기 제1 클럭 단자(CK1)에는 상기 제3 클럭 신호(CK1)가 제공되고, 제2 클럭 단자(CK2)에는 상기 제4 클럭 신호(CK1B)가 제공된 다. 스테이지(SRC4, SRC8,..., SRCn-2)의 상기 제1 클럭 단자(CK1)에는 상기 제4 클럭 신호(CK1B)가 제공되고, 상기 제2 클럭 단자(CK2)에는 상기 제3 클럭 신호(CK1)가 제공된다. 상기 제3 클럭 신호(CK1)는 상기 제1 클럭 신호(CK0)에 대해 반주기 지연된 신호이다. 예를 들어, 상기 제3 클럭 신호(CK1) 및 제4 클럭 신호(CK1B)는 2H(H는 수평주기) 주기로 반전될 수 있고, 상기 제3 클럭 신호(CK1)는 상기 제1 클럭 신호(CK0)에 대해 1H 만큼 지연된 신호일 수 있다.
상기 제1 입력 단자(IN1)에는 수직개시신호(STV) 또는 이전 스테이지의 게이트 신호가 제공된다. 즉, 첫 번째 스테이지인 제2 스테이지(SRC2)의 상기 제1 입력 단자(IN1)에는 수직개시신호(STV)가 제공되고, 제4 내지 제n+2 스테이지(SR4 ~ SRCn+2)의 상기 제1 입력 단자(IN1)에는 이전 스테이지의 게이트 신호가 각각 제공된다.
상기 제2 입력 단자(IN2)에는 다음 스테이지의 게이트 신호 또는 수직개시신호(STV)가 제공된다. 상기 제2 내지 제n 스테이지(SRC2 ~ SRCn)의 상기 제2 입력 단자(IN2)에는 다음 스테이지(SRC4 ~ SRCn+2)의 게이트 신호가 각각 제공되고, 상기 제n+2 스테이지(SRCn+2)의 상기 제2 입력 단자(IN2)에는 상기 수직개시신호(STV)가 제공된다.
상기 오프 전압 단자(VSS)에는 오프 전압(VOFF)이 제공된다.
상기 제1 전압 단자(V1)에는 제1 전압(VG1)이 제공되고, 제2 전압 단자(V2)에는 제2 전압(VG2)이 제공된다. 상기 제1 전압(VG1)과 제2 전압(VG2)은 게이트 온 전압으로, 하이 전압 레벨과 로우 전압 레벨이 반대로 입력될 수 있다. 즉, 상 기 제1 전압(VG1)이 하이 전압 레벨일 때, 상기 제2 전압(VG2)은 로우 전압 레벨이고, 상기 제1 전압(VG1)이 로우 전압 레벨일 때, 상기 제2 전압(VG2)은 하이 전압 레벨이다. 예를 들어, 상기 하이 전압 레벨은 15V일 수 있고, 상기 로우 전압 레벨은 -10V일 수 있다.
상기 출력 단자(OUT)는 전기적으로 연결된 게이트 배선에 게이트 신호를 출력한다. 상기 짝수 번째 스테이지(SRC2, SRC4,..., SRCn)의 출력 단자(OUT)에서 출력되는 스테이지(SRC2, SRC6,..., SRCn)의 게이트 신호는 상기 제3 클럭 신호(CK1)의 하이 구간에 출력된다. 상기 짝수 번째 스테이지(SRC2, SRC4,..., SRCn)의 출력 단자(OUT)에서 출력되는 스테이지(SRC4, SRC8,..., SRCn-2)의 게이트 신호는 상기 제4 클럭 신호(CK1B)의 하이 구간에 출력된다. 따라서, 상기 짝수 번째 스테이지(SRC2, SRC4,..., SRCn)는 순차적으로 짝수 번째 게이트 신호들(G2, G4,...,Gn)을 출력한다.
도 4는 도 2 및 도 3에 도시된 스테이지의 상세 회로도이다.
이하에서는 설명의 편의를 위하여 제1 클럭 단자(CK1) 및 제2 클럭 단자(CK2)로 각각 제1 클럭 신호(CK0) 및 제2 클럭 신호(CK0B)를 제공받아 구동하는 제1 게이트 구동회로(310)의 스테이지들을 예로 설명한다. 상기 제1 클럭 신호(CK0) 및 제2 클럭 신호(CK0B)는 서로 위상이 반대되는 신호이다.
도 2 및 도 4를 참조하면, 각 스테이지는 풀업부(311), 풀다운부(312), 풀업 구동부(313), 홀딩부(314) 및 전압 유지부(317)를 포함한다.
상기 풀업부(311)는 제1 클럭 단자(CK1) 신호 즉, 제1 클럭 단자(CK1)에 제 공되는 제1 클럭 신호(CK0)의 하이(high) 구간을 출력단자(OUT)로 출력하여, 게이트 신호를 풀-업(pull-up)시킨다.
구체적으로, 풀업부(311)는 입력 전극이 제1 클럭 단자(CK1)에 연결되고, 출력 전극은 출력단자(OUT)에 연결되는 제1 트랜지스터(TR1)로 이루어진다. 풀업부(311)는 제1 트랜지스터(TR1)의 제어 전극과 출력 전극 사이에 형성되는 제1 커패시터(C1)를 더 포함한다. 제1 커패시터(C1)는 제1 전압 단자(V1)로부터 제공되어 제1 트랜지스터(TR1)의 제어 전극에 인가되는 제1 전압(VG1)을 저장하여 제1 트랜지스터(TR1)를 턴-온 시킨다. 이러한 제1 커패시터(C1)는 제1 트랜지스터(TR1)의 제어 전극과 출력 전극의 오버랩 영역에 의해 정의될 수 있다.
상기 풀다운부(312)는 제1 풀다운부(312a) 및 제2 풀다운부(312b)를 포함한다. 상기 제1 풀다운부(312a)는 제2 클럭 단자(CK2) 신호인 제2 클럭 신호(CK0B)에 응답하여 출력단자(OUT)로 출력되는 게이트 신호를 오프 전압(VOFF, 로우 값)으로 전환시켜 풀-다운(pull-down)시킨다. 상기 제2 풀다운부(312b)는 제1 클럭 단자(CK1) 신호인 제1 클럭 신호(CK0)에 응답하여 출력단자(OUT)로 출력되는 게이트 신호를 오프 전압(VOFF)으로 유지하여 풀-다운(pull-down) 시킨다. 여기서, 제2 풀다운부(312b)를 턴-온(turn-on)시키는 제1 클럭 신호(CK0)는 뒤에 설명하게 될 제2 커패시터(C2)에 충전된 신호이다.
구체적으로, 상기 제1 풀다운부(312a)는 입력 전극이 오프 전압 단자(VSS)에 연결되어 오프 전압(VOFF)을 입력 받고, 제어 전극이 제2 클럭 단자(CK2)에 연결되어 제2 클럭 신호(CK0B)를 입력 받으며, 출력 전극이 출력단자(OUT)에 연결되는 제 6 트랜지스터(TR6)로 이루어진다. 제2 풀다운부(312b)는 입력 전극이 오프 전압 단자(VSS)에 연결되어 오프 전압(VOFF)을 입력 받고, 제어 전극이 제2 커패시터(C2)에 연결되며, 출력 전극은 출력단자(OUT)에 연결되는 제5 트랜지스터(TR5)로 이루어진다.
상기 풀업 구동부(313)는 제1 입력단자(IN1) 신호인 이전 스테이지의 출력신호의 하이 값에 응답하여 풀업부(311)를 턴-온 시키고, 제2 입력단자(IN2) 신호인 다음 스테이지의 출력신호의 하이 값에 응답하여 풀업부(311)를 턴-오프 시킨다.
구체적으로, 상기 풀업 구동부(313)는 제1 풀업 구동부(313a) 및 제2 풀업 구동부(313b)를 포함한다. 상기 제1 풀업 구동부(313a)는 입력 전극이 전압 유지부(317)와 연결되어 제1 전압(VG1)을 입력 받고, 제어 전극이 제1 입력단자(IN1)에 연결되고, 출력 전극이 제1 트랜지스터(TR1)의 제어 전극과 연결되어 제1 노드(T1)를 이루는 제2 트랜지스터(TR2)로 이루어진다. 이 때, 제1 트랜지스터(TR1)의 제어 전극은 풀업부(311)의 온/오프를 스위칭하는 제어 전극으로 정의할 수 있다. 상기 제2 풀업 구동부(313b)는 입력 전극이 전압 유지부(317)와 연결되어 제2 전압(VG2)을 입력 받고, 출력 전극이 제1 트랜지스터(TR1)의 제어 전극과 연결되어 제1 노드(T1)를 이루며, 제어 전극은 제2 입력단자(IN2)에 연결된 제3 트랜지스터(TR3)로 이루어진다.
상기 풀업 구동부(313)는 전단 스테이지의 출력신호의 하이 값에 응답하여 제2 트랜지스터(TR2)가 턴-온 되면, 제1 전압(VG1)이 제1 노드(T1)에 인가되어 제1 커패시터(C1)에 충전된다. 제1 커패시터(C1)에 제1 트랜지스터(TR1)의 문턱전압 이 상의 전하가 충전되고, 로우 값이던 제1 클럭 신호(CK0)가 하이 값으로 반전(전환)되면서 제1 트랜지스터(TR1)가 부트스트랩(Bootstrap) 되어 제1 클럭 신호(CK0)의 하이 값을 출력단자(OUT)로 출력한다.
이후, 다음단 스테이지의 출력신호의 하이 값에 응답하여 제3 트랜지스터(TR3)가 턴-온 되면, 제1 커패시터(C1)에 충전된 전하는 오프 전압 단자(VSS)의 오프 전압(VOFF)으로 방전된다. 제1 커패시터(C1)의 방전으로 제1 노드(T1)는 로우 값으로 전환되고, 제1 트랜지스터(TR1)는 턴-오프 되어 제1 클럭 신호(CK0)의 출력을 멈춘다.
상기 제1 트랜지스터(TR1)의 턴-오프와 함께, 제2 클럭 신호(CK0B)의 하이 값에 응답하여 제6 트랜지스터(TR6)가 턴-온 되면, 출력단자(OUT)로 출력되는 게이트 신호는 오프 전압(VOFF)으로 전환된다. 또한, 제2 커패시터(C2)에 충전된 제1 클럭 신호(CK0)의 하이 값에 응답하여 제5 트랜지스터(TR5)가 턴-온 되고, 출력단자(OUT)로 출력되는 신호는 계속해서 로우 값으로 유지된다. 즉, 제6 트랜지스터(T6) 및 제5 트랜지스터(TR5)는 교번하면서 턴-온 되어 출력단자(OUT)로 출력되는 게이트 신호를 로우 값으로 풀-다운시킨다.
상기 홀딩부(314)는 제1 노드(T1)를 오프 전압(VOFF)으로 유지시켜, 제1 클럭 신호(CK0)의 커플링에 의해 발생되는 제1 노드(T1)의 리플(ripple)을 방지한다.
구체적으로, 홀딩부(314)는 입력 전극이 전압 유지부(317)와 연결되어 오프 전압(VOFF)을 입력 받고, 제어 전극은 제2 커패시터(C2)에 연결되어 제1 클럭 신호(CK0)를 입력 받으며, 출력 전극은 제1 노드(T1)에 연결되는 제4 트랜지스 터(TR4)로 이루어진다. 이러한, 홀딩부(314)는 게이트 신호가 풀다운부(312)에 의해 로우 값으로 전환된 후, 제1 노드(T1)를 로우 값으로 유지하여 풀업부(311)를 턴-오프 시키고, 제1 클럭 신호(CK0)에 의한 커플링(coupling)으로 제1 노드(T1)에 발생되는 리플을 방지한다. 즉, 홀딩부(314)는 제2 커패시터(C2)에 충전된 제1 클럭 신호(CK0)의 하이 값에 응답하여 제4 트랜지스터(TR4)가 턴-온 되면, 오프 전압(VOFF)을 제1 노드(T1)에 인가하여 유지시킨다.
상기 전압 유지부(317)는 제3 커패시터(C3), 제8 트랜지스터(TR8), 제9 트랜지스터(TR9) 및 제10 트랜지스터(TR10)를 포함한다. 상기 전압 유지부(317)는 게이트 신호 출력 구간 동안 상기 풀업 구동부(313) 및 상기 홀딩부(314)의 누설전류를 차단하여, 제1 노드(T1)의 전압 강하를 지연시킨다. 따라서, 제1 노드(T1)의 전압이 제1 전압(VG1) 이상으로 유지할 수 있도록 한다.
상기 제3 커패시터(C3)의 제 1 전극이 제2 트랜지스터(TR2)의 입력 전극, 제3 트랜지스터(TR3)의 입력 전극 및 제4 트랜지스터(TR4)의 입력 전극과 연결되어 제3 노드(T3)를 이루고, 제1 전극이 오프 전압 단자(VSS)와 연결된다.
상기 제8 트랜지스터(TR8)는 입력 전극이 제1 전압 단자(V1)에 연결되어 제1 전압(VG1)을 입력 받고, 제어 전극이 제1 입력단자(IN1)에 연결되고, 출력 전극이 제2 트랜지스터(TR2)의 입력 전극과 연결되어 제3 노드(T3)와 연결된다. 상기 제9 트랜지스터(TR9)는 입력 전극이 제2 전압 단자(V2)에 연결되어 제2 전압(VG2)을 입력 받고, 제어 전극이 제2 입력단자(IN2)에 연결되고, 출력 전극이 제3 트랜지스터(TR3)의 입력 전극과 연결되어 제3 노드(T3)와 연결된다. 상기 제10 트랜지스 터(TR10)는 입력 전극이 오프 전압 단자(VSS)와 연결되어 오프 전압(VOFF)를 입력 받고, 제어 전극이 제2 커패시터(C2)에 연결되어 제1 클럭 신호(CK0)를 입력 받으며, 출력 전극이 제4 트랜지스터(TR4)의 입력 전극과 연결되어 제3 노드(T3)와 연결된다.
구체적으로, 상기 풀업 구동부(313)가 제1 입력단자(IN1) 신호의 하이 값에 응답하여 제2 트랜지스터(TR2)가 턴-온 되고, 제1 전압(VG1)이 제1 노드(T1)에 인가되어 제1 커패시터(C1)에 충전될 때, 마찬가지로 제8 트랜지스터(TR8)도 턴-온 되고, 제1 전압(VG1)이 제3 노드(T3)에 인가되어 제3 커패시터(C3)에 충전된다.
이후, 상기 제1 트랜지스터(TR1)가 제1 클럭 신호(CK0)의 하이 값을 출력단자(OUT)로 출력하는 동안, 제3 노드(T3)는 제1 전압(VG1)을 유지하게 된다. 상기 제9 트랜지스터(TR9)의 제어 전극에 다음 스테이지의 게이트 신호 및 제10 트랜지스터(TR10)의 제어 전극에 제1 클럭 신호(CK0)의 하이 값이 입력되면, 제9 트랜지스터(TR9) 및 제10 트랜지스터(TR10)는 제3 노드(T3)에 충전된 제1 전압(VG1)을 방전한다. 상기 제9 트랜지스터(TR9) 및 제10 트랜지스터(TR10)는 게이트 신호 출력 구간 동안 제1 노드(T1)의 전압이 오프 전압(VOFF)으로 방전되는 것을 지연시켜, 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)의 게이트-소스 간 전압(VGS)을 음의 전압으로 유지시킨다.
구체적으로, 게이트 신호의 출력 구간 동안 제9 트랜지스터(TR9)의 제어 전극에 입력되는 다음 스테이지의 게이트 신호 및 제10 트랜지스터(TR10)의 제어 전극인 제2 노드(T2)는 로우 레벨을 유지한다. 따라서, 전압 유지부(317)의 제9 트랜 지스터(TR9) 및 제10 트랜지스터(TR10)가 제3 커패시터(C3)에 충전된 전하를 방전시키기 전까지 제3 노드(T3)의 제1 전압(VG1)은 유지된다. 이에 따라, 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)의 게이트-소스 간 전압(VGS)을 0V 미만으로 유지하여 누설 전류를 줄이고, 제1 노드(T1)의 전압강하를 지연시킨다.
상기 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)의 게이트-소스 간 전압(VGS)이 -1V이하의 값을 유지하는 경우, 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)의 누설 전류는 1 오더(order, 1*10-1 [A])이상 감소시킬 수 있다. 따라서, 게이트 구동회로가 고온에서 동작할 경우에 게이트-소스 간 전압(VGS)이 0V일 때, 누설전류가 1 내지 2 오더(order)가 상승되는 것을 보상하여 구동 신뢰성을 향상시킬 수 있다.
따라서, 제1 트랜지스터(TR1)의 제어 전극과 연결된 제1 노드(T1)의 전압강하를 늦추어 게이트 온 신호 구간 동안 제1 노드(T1)의 전압이 제1 전압(VG1) 미만으로 떨어지는 것을 방지한다. 제1 노드(T1)가 게이트 신호의 출력 구간 동안 게이트 온 전압을 유지하므로, 제1 트랜지스터(TR1)는 안정된 게이트 신호를 출력할 수 있다.
상기 전압 유지부(317)는 제1 전압(VG1)이 하이 레벨의 게이트 온 전압이고, 제2 전압(VG2)이 로우 레벨의 게이트 온 전압일 때를 예로 설명하였다. 그러나, 양방향 게이트 구동회로에서는 제1 전압(VG1)이 로우 레벨의 게이트 온 전압이고, 제2 전압(VG2)이 하이 레벨의 게이트 온 전압일 수도 있다. 제2 전압(VG2)이 하이 레 벨의 게이트 온 전압일 경우, 제2 입력단자(IN2) 신호의 하이 값에 응답하여 제3 트랜지스터(TR3)가 턴-온 되고, 제2 전압(VG2)이 제1 노드(T1)에 인가되어 제1 커패시터(C1)에 충전된다. 마찬가지로, 제2 입력단자(IN2) 신호의 하이 값에 응답하여 제9 트랜지스터(TR9)가 턴-온 되고, 제2 전압(VG2)이 제3 노드(T3)에 인가되어 제3 커패시터(C3)에 충전된다.
각 스테이지는 풀다운 제어부(315)를 더 포함할 수 있다. 상기 풀다운 제어부(315)는 제1 노드(T1)의 신호에 응답하여 제2 풀다운부(312b) 및 홀딩부(314)를 턴-오프 시킨다.
구체적으로, 풀다운 제어부(315)는 입력 전극이 오프 전압 단자(VSS)에 연결되어 오프 전압(VOFF)을 입력 받고, 출력 전극은 제2 노드(T2)에 연결되며, 제어 전극은 제1 노드(T1)에 연결되는 제7 트랜지스터(TR7)로 이루어진다. 풀다운 제어부(315)는 스위칭 커패시터(C2)를 통해 제1 클럭 신호(CK0)의 하이 값이 제2 노드(T2)에 인가되는 경우에, 제1 노드(T1)의 신호가 하이 값인 경우에 제7 트랜지스터(TR7)가 턴-온 되어 제2 노드(T2)를 로우 값으로 전환시킨다. 따라서, 제1 노드(T1)가 하이 값이 되어 풀업부(310)가 턴-온 동작하는 구간에는 제1 클럭 신호(CK0)가 하이 값이 되더라도 홀딩부(314)는 턴-오프 된다.
스위칭 커패시터(C2)는 제1 전극이 제1 클럭 단자(CK1)에 연결되고, 제2 전극이 제5 트랜지스터(TR5), 제10 트랜지스터(TR10)의 제어 전극 및 제7 트랜지스터(TR7)의 출력 전극과 연결되어 제2 노드(T2)를 이룬다. 스위칭 커패시터(C2)는 제1 클럭 신호(CK0)를 입력 받아 저장하고, 저장된 제1 클럭 신호(CK0)를 제2 노 드(T2)에 인가하여 제5 트랜지스터(TR5) 및 제10 트랜지스터(TR10)를 온/오프 시킨다.
도 5는 도 4에 도시된 스테이지의 입출력 파형도이다.
도 5의 파형도들은 제m 스테이지(SRCm)의 입력 신호로서, 게이트 신호(Gm-2), 제1 클럭 신호(CK0) 및 제2 클럭 신호(CK0B)와 제m 스테이지(SRCm)의 제1 노드(T1)의 전압(V1m), 제3 노드(T3)의 전압(V3m), 제2 노드(T2)의 전압(V2m) 및 제m 스테이지(SRCm)의 출력 신호인 게이트 신호(Gm)의 파형도이다. 또한, 상기 제m 스테이지(SRCm)의 다음 스테이지인 제m+2 스테이지(SRCm+2)의 제1 노드(T1)의 전압(V1m+2), 제2 노드(T2)의 전압(V2m+2) 및 제m+2 스테이지(SRCm+2)의 출력 신호인 게이트 신호(Gm+2)의 파형도이다.
도 2, 도 4 및 도 5를 참조하면, 제m 스테이지(SRCm)에 게이트 신호(Gm-2), 제1 클럭 신호(CK0), 제2 클럭 신호(CK0B)가 입력된다. 게이트 신호(Gm-2)는 제m 스테이지(SRCm)의 제1 입력단자(IN1)로 입력되는 수직개시신호(STV) 또는 전단 스테이지(SRCm-2)의 게이트 신호이고, 제1 클럭 신호(CK0)는 제1 클럭 단자(CK1)로 입력되는 클럭 신호이고, 제2 클럭 신호(CK0B)는 제2 클럭 단자(CK2)로 입력되는 클럭 신호이다.
상기 제1 입력 단자(IN1)에 입력되는 수직개시신호(STV) 또는 전단 스테이지(SRCm-2)의 게이트 신호(Gm-2)는 2H(H는 수평주기) 동안 하이 레벨의 전압(VDD)를 갖고, 오프 전압(로우 레벨의 전압, VOFF)로 전환될 수 있다. 예를 들어, 1H는 67ㅅs의 주기일 수 있다.
상기 게이트 신호(Gm-2)가 오프 전압으로 전환된 후, 상기 제1 클럭 신호(CK0)는 하이 레벨의 전압(VDD)으로 전환된다. 상기 제1 클럭 신호(CK0)는 하이 레벨의 전압(VDD)과 오프 전압(로우 레벨의 전압, VOFF)이 2H의 주기로 전환될 수 있다. 상기 제2 클럭 신호(CK0B)는 상기 제1 클럭 신호(CK0)와 반대 위상을 가질 수 있다. 도 5에 도시된 제1 클럭 신호(CK0) 및 제2 클럭 신호(CK0B)의 파형도는 클럭 신호의 라이징(rising) 타임을 고려하여, 제m 스테이지(SRCm)에 유효한 클럭 신호의 실제 파형도를 도시한 것이다.
상기 제m 스테이지(SRCm)의 제1 입력단자(IN1)에 수직개시신호(STV) 또는 전단 스테이지(SRCm-2)의 게이트 신호(Gm-2)가 입력되면, 제1 노드(T1) 및 제3 노드(T3)는 제1 전압(VG1)으로 충전된다. 이후, 제1 클럭 단자(CK1)에 제1 클럭 신호(CK0)가 입력되면, 제1 노드(T1)의 전압(V1m)은 상기 제1 전압(V1)에서 부스팅(Boosting) 전압(VBT)으로 승압되고, 이에 응답하여 상기 제1 클럭 신호(CK0)의 하이 구간이 게이트 신호(Gm)로 출력된다.
상기 게이트 신호(Gm)의 출력 구간 동안 제3 노드(T3)의 전압(V3m)은 제1 전압(VG1)을 유지하여, 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)의 게이트-소스 간 전압(VGS)을 0V 미만으로 유지하여 누설 전류를 줄인다. 이로서, 게이트 신호(Gm)의 출력 구간 동안 제1 트랜지스터(TR1)의 제어 전극인 제1 노드(T1)의 전압(V1m)이 제1 전압(VG1) 이상을 유지하여, 제1 트랜지스터(TR1)가 안정된 게이트 신호(Gm)를 출력할 수 있다. 도 5에 도시된 제3 노드(T3)의 전압(V3m)과 제1 노드(T1)의 전압(V1m)은 이론적으로 유지되는 전압은 점선으로 나타내었고, 실제 강 하되는 전압은 실선으로 나타내었다. 게이트 신호의 출력 구간 동안 제10 트랜지스터(TR10)의 제어 전극인 제2 노드(T2)의 전압(V2m)은 로우 레벨을 유지하고, 이후 제1 클럭 신호(CK0)의 하이 레벨의 전압(VDD)에 동기되어 하이 레벨의 전압(VDD)과 오프 전압(VOFF)이 2H(H는 수평주기)의 주기로 전환될 수 있다.
마찬가지로, 상기 제m 스테이지(SRCm)의 다음 스테이지인 제m+2 스테이지(SRCm+2)의 제1 입력 단자(IN1)에 이전 스테이지(SRCm)의 게이트 신호(Gm)가 입력되면, 제1 노드(T1) 및 제3 노드(T3)는 제1 전압(VG1)으로 충전된다. 제2 클럭 단자(CK2)에 제2 클럭 신호(CK0B)가 입력되면, 상기 제2 클럭 신호(CK0B)의 하이 구간이 게이트 신호(Gm+2)로 출력된다. 상기 게이트 신호(Gm+2)의 출력 구간 동안 제3 노드(T3)의 전압은 제1 전압(VG1)을 유지하여, 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)의 게이트-소스 간 전압(VGS)을 0V 미만으로 유지하여 누설 전류를 줄인다. 이로서, 게이트 신호(Gm+2)의 출력 구간 동안 제1 트랜지스터(TR1)의 제어 전극인 제1 노드(T1)의 전압(V1m+2)이 제1 전압(VG1) 이상을 유지하여, 제1 트랜지스터(TR1)가 안정된 게이트 신호(Gm+2)를 출력할 수 있다.
도 4에 도시된 전압 유지부(317)가 생략된 경우에 상기 게이트 신호의 출력 구간 동안 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)의 누설 전류에 의해 제1 노드(T1)의 전압은 제1 전압(VG1) 미만으로 떨어지게 되고, 이에 따라 게이트 신호(Gm)가 불안정해 진다. 상기 제1 노드(T1)의 전압 강하 현상은 아몰퍼스 실리콘 트랜지스터(a-Si TFT) 형태의 회로가 고온에서 동작할 경우, 게이트-소스 간 전압(VGS)이 0V 인 경우에 트랜지스터의 누설 전류가 크기 때문에 발생한다. 즉, 게 이트 신호(Gm)의 출력 구간 동안 게이트-소스 간 전압(VGS)이 0V 임에도, 게이트 구동회로의 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)에 누설 전류가 발생한다. 이에 따라, 제1 노드(T1)의 전압이 제1 트랜지스터(TR1)의 게이트 온 전압인 제1 전압(VG1) 이상으로 유지하지 못하게 되어, 게이트 신호(Gm)의 이상 출력이 발생하게 된다.
전압 유지부(317)를 포함하는 본원 발명은 게이트 신호(Gm)의 출력 구간 동안 제1 노드(T1)의 전압 강하를 지연시켜 고온 동작에서도 게이트 신호의 출력(Gm)이 안정함을 알 수 있다. 구체적으로, 도 5에서 도시된 바와 같이 게이트 신호(Gm)의 출력 구간 동안 제1 노드(T1)는 게이트 온 전압 이상을 유지할 수 있다. 반면, 도 4에 도시된 전압 유지부(317)가 생략된 경우에 게이트 신호(Gm)의 출력 구간 동안 누설전류로 인하여 제1 노드(T1)는 게이트 온 전압 미만으로 떨어지게 되어, 게이트 신호(Gm)가 불안정하게 된다.
도 6은 아몰퍼스 실리콘 트랜지스터의 게이트-소스 간 전압에 따른 전류 파형도이다. 도 6에서 제2 파형도(C2)는 아몰퍼스 실리콘 트랜지스터의 초기 구동시 측정한 전류의 파형도이고, 제1 파형도(C1)는 아몰퍼스 실리콘 트랜지스터가 장시간 구동된 후 고온 동작시 측정한 전류의 파형도이다.
도 6을 참조하면, x축은 아몰퍼스 실리콘 트랜지스터의 게이트-소스 간 전압(VGS)이고, y축은 상기 아몰퍼스 실리콘 트랜지스터의 게이트-소스 간 전압(VGS)에 따른 전류이다. 제2 파형도(C2)와 같이 아몰퍼스 실리콘 트랜지스터는 게이트-소스 간 전압(VGS)이 0V인 경우에도 비교적 큰 누설 전류가 존재한다. 특히, 게이 트 구동회로가 고온 동작할 경우 아몰퍼스 실리콘 트랜지스터의 특성상 제1 파형도(C1)와 같이 누설 전류가 더욱 증가할 수 있다. 도 6에 도시된 바와 같이, 게이트-소스 간 전압(VGS)이 -1V 인 경우에는 0V 인 경우보다 누설 전류가 약 1 오더(order)정도 작음을 알 수 있다.
따라서, 본 발명은 전압 유지부(317)에 의해 게이트 신호의 출력 구간 동안 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)의 게이트-소스 간 전압(VGS)을 0V 미만으로 유지하여 누설 전류를 1 오더(order) 이상 줄일 수 있고, 그 만큼 제1 노드(T1)의 전압강하를 지연시킬 수 있다.
즉, 게이트 신호의 출력 구간 동안 제9 트랜지스터(TR9)의 제어 전극에 입력되는 다음 스테이지의 게이트 신호 및 제10 트랜지스터(TR10)의 제어 전극인 제2 노드(T2)는 로우 레벨을 유지한다. 따라서, 전압 유지부(317)의 제9 트랜지스터(TR9) 및 제10 트랜지스터(TR10)가 제3 커패시터(C3)에 충전된 전하를 방전시키기 전까지 제3 노드(T3)의 게이트 온 전압은 유지된다. 이에 따라, 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)의 게이트-소스 간 전압(VGS)을 0V 미만으로 유지하여 누설 전류를 줄이고, 제1 노드(T1)의 전압강하를 지연시켜, 게이트 신호의 왜곡을 해결할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면 게이트 신호의 출력 구간에서 제3 트랜지스터 및 제4 트랜지스터의 누설 전류를 줄임으로써, 제1 노드의 전압강하를 지연시키는 전압 유지부를 포함하여, 고온 동작에서도 게이트 구동회로의 구 동 신뢰성을 확보할 수 있다.
이상에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 2는 도 1에 도시된 제1 게이트 구동회로의 블록도이다.
도 3은 도 1에 도시된 제2 게이트 구동회로의 블록도이다.
도 4는 도 2 및 도 3에 도시된 스테이지의 상세 회로도이다.
도 5는 도 4에 도시된 스테이지의 입출력 파형도이다.
도 6은 아몰퍼스 실리콘 트랜지스터의 게이트-소스 간 전압에 따른 전류 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 표시 패널 110: 어레이 기판
120: 대향 기판 200: 구동부
310: 제1 게이트 구동부 320: 제2 게이트 구동부
400: 인쇄회로기판 DA: 표시 영역
PA1 ~ PA3: 주변 영역 TFT: 박막트랜지스터
CLC: 액정 커패시터 CST: 스토리지 커패시터
GL1 ~ GLn: 게이트 배선들 DL1 ~ DLn: 데이터 배선들
311: 풀업부 312: 풀다운부
313: 풀업 구동부 314: 홀딩부
315: 풀다운 제어부 317: 전압 유지부

Claims (20)

  1. 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터를 이루어지며,
    제m 스테이지(m은 자연수)는
    제1 입력 신호에 의해 제1 전압으로 전환되는 제1 노드의 신호에 응답하여, 제1 클럭 신호의 하이 레벨을 게이트 신호로 출력하는 풀업부;
    제2 입력 신호에 응답하여, 상기 풀업부를 턴-오프시키는 풀업 구동부;
    상기 제1 클럭 신호 또는 상기 제1 클럭 신호와 위상이 반전된 제2 클럭 신호에 응답하여, 상기 게이트 신호를 오프 전압으로 풀다운 시키는 풀다운부;
    상기 제1 클럭 신호에 응답하여, 상기 제1 노드를 상기 오프 전압으로 유지시키는 홀딩부; 및
    상기 게이트 신호의 출력 구간 동안 상기 풀업 구동부 및 상기 홀딩부의 누설 전류를 차단하여, 상기 제1 노드의 전압 강하를 지연시키는 전압 유지부를 포함하는 게이트 구동회로.
  2. 제1항에 있어서, 상기 풀업 구동부는,
    상기 제1 입력 신호에 응답하여, 상기 제1 전압을 상기 제1 노드에 출력하는 제1 풀업 구동부; 및
    상기 제2 입력 신호에 응답하여, 제2 전압을 상기 제1 노드에 출력하는 제2 풀업 구동부를 포함하는 것을 특징으로 하는 게이트 구동회로.
  3. 제2항에 있어서, 상기 제1 전압은 하이 레벨의 게이트 온 전압이고, 상기 제2 전압은 로우 레벨의 게이트 온 전압인 것을 특징으로 하는 게이트 구동회로.
  4. 제3항에 있어서, 상기 전압 유지부는,
    상기 제1 입력 신호에 응답하여, 상기 제1 풀업 구동부의 입력 노드, 상기 제2 풀업 구동부의 입력 노드 및 상기 홀딩부의 입력 노드를 상기 제1 전압으로 충전하는 커패시터; 및
    상기 커패시터에 충전된 상기 제1 전압을 방전하는 복수의 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
  5. 제4항에 있어서, 상기 커패시터는,
    상기 제1 풀업 구동부의 입력 노드, 상기 제2 풀업 구동부의 입력 노드 및 상기 홀딩부의 입력 노드와 연결된 제1 전극; 및
    상기 오프 전압이 입력되는 오프 전압 단자와 연결된 제2 전극을 포함하는 것을 특징으로 하는 게이트 구동회로.
  6. 제5항에 있어서, 상기 복수의 트랜지스터는,
    상기 제1 입력 신호가 입력되는 제어 전극, 상기 제1 전압이 입력되는 입력 전극 및 상기 제1 풀업 구동부의 입력 노드와 연결된 출력 전극을 포함하는 제1 트 랜지스터;
    상기 제2 입력 신호가 입력되는 제어 전극, 제2 전압이 입력되는 입력 전극 및 상기 제2 풀업 구동부의 입력 노드와 연결된 출력 전극을 포함하는 제2 트랜지스터; 및
    상기 제1 클럭 신호가 입력되는 제어 전극, 상기 오프 전압이 입력되는 입력 전극 및 상기 홀딩부의 입력 노드와 연결된 출력 전극을 포함하는 제3 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
  7. 제2항에 있어서, 상기 제1 전압은 로우 레벨의 게이트 온 전압이고, 상기 제2 전압은 하이 레벨의 게이트 온 전압인 것을 특징으로 하는 게이트 구동회로.
  8. 제7항에 있어서, 상기 전압 유지부는,
    상기 제2 입력 신호에 응답하여, 상기 제1 풀업 구동부, 상기 제2 풀업 구동부 및 상기 홀딩부의 입력 노드를 상기 제2 전압으로 충전하는 커패시터; 및
    상기 커패시터에 충전된 상기 제2 전압을 방전하는 복수의 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
  9. 제1항에 있어서, 상기 풀다운부는,
    상기 제2 클럭 신호에 응답하여, 상기 게이트 신호를 상기 오프 전압으로 풀다운 시키는 제1 풀다운부; 및
    상기 제1 클럭 신호에 응답하여, 상기 게이트 신호를 상기 오프 전압으로 풀다운 시키는 제2 풀다운부를 포함하는 것을 특징으로 하는 게이트 구동회로.
  10. 제9항에 있어서, 상기 제1 노드의 신호에 응답하여 상기 제2 풀다운부 및 상기 홀딩부를 턴-오프시키는 풀다운 제어부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  11. 제1항에 있어서, 상기 제1 입력 신호는 수직 개시신호 또는 이전 스테이지의 게이트 신호이고,
    상기 제2 입력 신호는 다음 스테이지의 게이트 신호 또는 수직 개시신호인 것을 특징으로 하는 게이트 구동회로.
  12. 게이트 배선들 및 상기 게이트 배선들과 교차하는 데이터 배선들에 의해 복수의 화소부가 형성된 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시패널;
    상기 데이터 배선들에 데이터 신호를 출력하는 데이터 구동부; 및
    종속적으로 연결된 복수의 스테이지들로 이루어져 상기 주변 영역에 직접 형성되어 상기 게이트 배선들에 게이트 신호들을 출력하며,
    제m 스테이지(m은 자연수)는
    제1 입력 신호에 의해 제1 전압으로 전환되는 제1 노드의 신호에 응답하여, 제1 클럭 신호의 하이 레벨을 게이트 신호로 출력하는 풀업부;
    제2 입력 신호에 응답하여, 상기 풀업부를 턴-오프시키는 풀업 구동부;
    상기 제1 클럭 신호 또는 상기 제1 클럭 신호와 위상이 반전된 제2 클럭 신호에 응답하여, 상기 게이트 신호를 오프 전압으로 풀다운 시키는 풀다운부;
    상기 제1 클럭 신호에 응답하여, 상기 제1 노드를 상기 오프 전압으로 유지시키는 홀딩부; 및
    상기 게이트 신호의 출력 구간 동안 상기 풀업 구동부 및 상기 홀딩부의 누설 전류를 차단하여, 상기 제1 노드의 전압 강하를 지연시키는 전압 유지부를 포함하는 게이트 구동회로를 포함하는 표시장치.
  13. 제12항에 있어서, 상기 게이트 구동회로는,
    홀수 번째 스테이지들을 포함하는 제1 게이트 구동회로; 및
    짝수 번째 스테이지들을 포함하는 제2 게이트 구동회로를 포함하는 것을 특징으로 하는 표시장치.
  14. 제13항에 있어서, 상기 제2 게이트 구동회로에 입력되는 상기 제1 클럭 신호는 상기 제1 게이트 구동회로에 입력되는 상기 제1 클럭 신호에 대해 반주기 지연된 것을 특징으로 하는 표시장치.
  15. 제14항에 있어서, 상기 풀업 구동부는,
    상기 제1 입력 신호에 응답하여, 상기 제1 전압을 상기 제1 노드에 출력하는 제1 풀업 구동부; 및
    상기 제2 입력 신호에 응답하여, 제2 전압을 상기 제1 노드에 출력하는 제2 풀업 구동부를 포함하는 것을 특징으로 하는 표시장치.
  16. 제15항에 있어서, 상기 제1 전압이 하이 레벨의 게이트 온 전압일 때, 상기 제2 전압은 로우 레벨의 게이트 온 전압이고,
    상기 제1 전압이 로우 레벨의 게이트 온 전압일 때, 상기 제2 전압은 하이 레벨의 게이트 온 전압인 것을 특징으로 하는 표시장치.
  17. 제16항에 있어서, 상기 제1 전압이 하이 레벨의 게이트 온 전압일 때, 상기 게이트 구동회로는 m값이 작은 스테이지부터 상기 게이트 신호를 출력하고,
    상기 제2 전압이 하이 레벨의 게이트 온 전압일 때, 상기 게이트 구동회로는 m값이 큰 스테이지부터 상기 게이트 신호를 출력하는 것을 특징으로 하는 표시장치.
  18. 제17항에 있어서, 상기 전압 유지부는,
    상기 제1 또는 제2 입력 신호에 응답하여, 상기 제1 풀업 구동부의 입력 노드, 상기 제2 풀업 구동부의 입력 노드 및 상기 홀딩부의 입력 노드를 상기 제1 또는 제2 전압으로 충전하는 커패시터; 및
    상기 커패시터에 충전된 상기 제1 또는 제2 전압을 방전하는 복수의 트랜지스터를 포함하는 것을 특징으로 하는 표시장치.
  19. 제18항에 있어서, 상기 커패시터는,
    상기 제1 풀업 구동부의 입력 노드, 상기 제2 풀업 구동부의 입력 노드 및 상기 홀딩부의 입력 노드와 연결된 제1 전극; 및
    상기 오프 전압이 입력되는 오프 전압 단자와 연결된 제2 전극을 포함하는 것을 특징으로 하는 표시장치.
  20. 제19항에 있어서, 상기 복수의 트랜지스터는,
    상기 제1 입력 신호가 입력되는 제어 전극, 상기 제1 전압이 입력되는 입력 전극 및 상기 제1 풀업 구동부의 입력 노드와 연결된 출력 전극을 포함하는 제1 트랜지스터;
    상기 제2 입력 신호가 입력되는 제어 전극, 제2 전압이 입력되는 입력 전극 및 상기 제2 풀업 구동부의 입력 노드와 연결된 출력 전극을 포함하는 제2 트랜지스터; 및
    상기 제1 클럭 신호가 입력되는 제어 전극, 상기 오프 전압이 입력되는 입력 전극 및 상기 홀딩부의 입력 노드와 연결된 출력 전극을 포함하는 제3 트랜지스터를 포함하는 것을 특징으로 하는 표시장치.
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