CN102598144B - 移位寄存器、具备其的扫描信号线驱动电路和显示装置 - Google Patents

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Abstract

本发明的目的在于在单片化之后的栅极驱动器内的移位寄存器中，不引起异常动作并且抑制电路面积的增大、消耗电流的增大和成本的增加，并缩短时钟下降沿-上升沿期间。移位寄存器(410)中，基于包括被施加到第奇数级的2相时钟信号(GCK1、GCK3)和被施加到第偶数级的2相时钟信号(GCK2、GCK4)的、相位各错开90度的4相时钟信号进行动作，各级中，第一节点的电位成为高电平时，第一时钟(CKA)的电位表现为扫描信号(GOUT)的电位。这样的结构中，各级中包括的第一节点的电位根据从前一级输出的扫描信号的脉冲而成为高电平，根据从其后的第三级输出的扫描信号的脉冲而成为低电平。

Description

移位寄存器、具备其的扫描信号线驱动电路和显示装置
技术领域
本发明涉及设置于有源矩阵型显示装置的驱动电路中的移位寄存器，尤其涉及单片化之后的扫描信号线驱动电路内的移位寄存器。
背景技术
近年来，为了实现显示装置的小型化、低成本化等，正在开发在同一基板上形成显示部和栅极驱动器的显示装置，上述显示部包括像素电路，上述栅极驱动器用于驱动栅极总线(扫描信号线)。图27是表示上述现有的显示装置的栅极驱动器的一个构成例的框图。此外，图28是表示构成栅极驱动器的移位寄存器的一级的构成例的电路图。
如图27所示，栅极驱动器中，包括多级(与栅极总线的根数相等的级)移位寄存器90。移位寄存器90的各级，为在各时刻成为两个状态(第一状态和第二状态)中的任一个状态，并将表示该状态的信号作为扫描信号输出的双稳态电路。这样，移位寄存器90由多个双稳态电路SR构成。各双稳态电路SR中，设置有用于分别接收2相时钟信号CKA(下面，称为“第一时钟”)、CKB(下面，称为“第二时钟”。)的输入端子、用于接收低电平的电源电压VSS的输入端子、用于接收设定信号SET的输入端子、用于接收复位信号RESET的输入端子和用于输出扫描信号GOUT的输出端子。从各级(双稳态电路)输出的扫描信号GOUT作为设定信号送至后一级，并且作为复位信号送至前一级。
如图28所示，双稳态电路具备4个薄膜晶体管T91、T92、T93及T94和电容器C9。另外，该双稳态电路除低电平的电源电压VSS用的输入端子外，还具有4个输入端子91～94和1个输出端子95。薄膜晶体管T91的源极端子、薄膜晶体管T92的漏极端子和薄膜晶体管T93的栅极端子相互连接。此外，为了方便，将这些相互连接 的区域(配线)称为“netA”。
就薄膜晶体管T91而言，栅极端子和漏极端子与输入端子91连接(即，成为二极管连接)，源极端子与netA连接。就薄膜晶体管T92而言，栅极端子与输入端子92连接，漏极端子与netA连接，源极端子与电源电压VSS连接。就薄膜晶体管T93而言，栅极端子与netA连接，漏极端子与输入端子93连接，源极端子与输出端子95连接。就薄膜晶体管T94而言，栅极端子与输入端子94连接，漏极端子与输出端子95连接，源极端子与电源电压VSS连接。就电容器C9而言，一端与netA连接，另一端与输出端子95连接。
上述的结构中，移位寄存器90的各级(双稳态电路)在理想情况下按下述方式运行。此外，图29是用于说明该移位寄存器90的各级的动作的时序图。对输入端子93，施加每隔1水平扫描期间成为高电平的第一时钟CKA。对输入端子94，施加相位与第一时钟CKA错开180度的第二时钟CKB。在时刻t0以前的期间，netA的电位和扫描信号GOUT的电位(输出端子95的电位)为低电平。 
当达到时刻t0时，对输入端子91施加设定信号SET的脉冲。如图28所示，由于薄膜晶体管T91为二极管连接，因此薄膜晶体管T91通过该设定信号SET的脉冲成为导通状态，电容器C9被充电。由此，netA的电位从低电平变化为高电平，薄膜晶体管T93成为导通状态。这里，时刻t0～时刻t1的期间中，第一时钟CKA成为低电平。因此，该期间中，扫描信号GOUT维持低电平。另外，该期间中，由于复位信号RESET成为低电平，所以薄膜晶体管T92维持为断开(截止)状态。因此，该期间中，netA的电位不降低。
当达到时刻t1时，第一时钟CKA从低电平变化为高电平。这时，薄膜晶体管T93成为导通状态，所以输入端子93的电位上升，且输出端子95的电位上升。这里，如图28所示，在netA-输出端子95之间设置有电容器C9，所以输出端子95的电位上升，且netA的电位也上升(netA被自举(bootstrap))。其结果，对薄膜晶体管T93施加大的电压，扫描信号GOUT的电位上升至第一时钟CKA的高电平的电位。由此，与该双稳态电路的输出端子95连接的栅极总线成为选择状态。此外，时刻t1～时刻t2的期间中，第二时钟 CKB成为低电平。因此，薄膜晶体管T94维持为断开状态，从而在该期间中，扫描信号GOUT的电位不降低。
当达到时刻t2时，第一时钟CKA从高电平变化为低电平。由此，输入端子93的电位降低，且输出端子95的电位降低，经由电容器C9，netA的电位也降低。另外，在时刻t2，对输入端子92施加复位信号RESET的脉冲。由此，薄膜晶体管T92成为导通状态。其结果，netA的电位从高电平变化为低电平。另外，在时刻t2，第二时钟CKB从低电平变化为高电平。由此，薄膜晶体管T94成为导通状态。其结果，输出端子95的电位即扫描信号GOUT的电位成为低电平。
如图27所示，按上述方式从各级(双稳态电路)输出的扫描信号GOUT，作为设定信号SET送至后一级。由此，显示装置中设置的多根栅极总线在每1水平扫描期间依次成为选择状态，逐行进行对像素电路内的像素电容的写入。
此外，已知有与本发明相关的下述现有技术文献。日本专利特开2005-50502号公报中，记载了使用从第(k+1)级的双稳态电路输出的扫描信号作为第k级的双稳态电路的复位信号的结构的移位寄存器。
现有技术文献 
专利文献
专利文献1：日本特开2005-50502号公报
发明内容
发明要解决的课题
但是，由于以上说明了双稳态电路的理想的动作，所以虽然将从某个时钟的下降沿到另一个时钟的上升沿为止的期间(下面，称为“时钟下降沿-上升沿期间”。)的长度假定为0，但是实际上，如图30中的附图标记Tck1所示，设置有规定的期间作为时钟下降沿-上升沿期间。这里，只要1垂直扫描期间的长度一定，时钟下降沿-上升沿期间越短，1次的水平扫描的充电时间就越长。因此，为了抑制充电不足引起的不良显示的产生，时钟下降沿-上升沿期 间越短越优选。但是，当缩短时钟下降沿-上升沿期间时，存在产生异常动作的情况。下面，对此进行说明。
图31是用于说明缩短时钟下降沿-上升沿期间时发生的异常动作的时序图。当达到时刻t0时，基于设定信号SET的脉冲，电容器C9(参照图28)被充电，netA的电位从低电平变化为高电平。在时刻t1a，第二时钟CKB从高电平变化为低电平后，在时刻t1b，第一时钟CKA从低电平变化为高电平，netA的电位上升。其结果，扫描信号GOUT的电位上升到第一时钟CKA的高电平的电位。当达到时刻t2a时，第一时钟CKA从高电平变化为低电平。由此，输入端子93的电位下降。扫描信号GOUT的电位随之逐渐下降，经由电容器C9，netA的电位也下降。当达到时刻t2b时，对输入端子92施加复位信号RESET的脉冲。由此，薄膜晶体管T92成为导通状态，netA的电位从高电平变化为低电平。另外，在时刻t2b，第二时钟CKB从低电平变化为高电平。由此，薄膜晶体管T94成为导通状态，扫描信号GOUT的电位逐渐下降。这里，若关注图31中用附图标记96表示的部分，则可发现在时刻t2a之后，在扫描信号GOUT的电位充分降低之前，达到时刻t2b，且netA的电位下降。因此，基于第一时钟CKA从高电平变化为低电平的扫描信号GOUT的电位下降的效果，没有充分地得到。因此，扫描信号GOUT的电位没有迅速地降低至低电平。另外，虽然通过在时刻t2b薄膜晶体管T94成为导通状态，使得扫描信号GOUT的电位下降，但是由于薄膜晶体管T93的尺寸比薄膜晶体管T94的尺寸大，所以薄膜晶体管T94成为导通状态而引起的扫描信号GOUT的电位下降的效果比较小。如上所述，当缩短时钟下降沿-上升沿期间时，从各双稳态电路输出的扫描信号GOUT的下降沿变缓，会对像素电容进行不必要的写入等，导致显示品质降低。
上述日本特开2005-50502号公报中公开的移位寄存器中，设置有用于缩短扫描信号的下降所需时间的晶体管(日本特开2005-50502号公报的图3的附图标记Q3)。由此，虽然扫描信号的下降所需的时间被缩短，但是由于需要晶体管，因此导致了成本的增加。
因此，本发明的目的在于在单片化的栅极驱动器内的移位寄存器中，不会引起异常动作，并且能够抑制电路面积的增大、消耗电流的增大、成本的增加，且能够缩短时钟下降沿-上升沿期间。
用于解决课题的手段
本发明的第一方面提供一种移位寄存器，其特征在于：其包括具有第一状态和第二状态且相互串联连接的多个双稳态电路，上述多个双稳态电路根据至少4相时钟信号依次成为第一状态，上述4相时钟信号包括：对上述多个双稳态电路中的第奇数级的双稳态电路作为第一时钟信号和第二时钟信号施加的2相时钟信号；和对上述多个双稳态电路中的第偶数级的双稳态电路作为上述第一时钟信号和上述第二时钟信号施加的2相时钟信号，
各双稳态电路包括：
输出节点，其输出表示上述第一状态和上述第二状态中的任一状态的状态信号；
输出控制用开关元件，对该输出控制用开关元件的第二电极施加上述第一时钟信号，该输出控制用开关元件的第三电极与上述输出节点连接；
第一节点充电部，其用于根据从该各双稳态电路的前一级或前一级的更前一级的双稳态电路输出的状态信号，对与上述输出控制用开关元件的第一电极连接的第一节点进行充电；和
第一节点放电部，其用于根据从该各双稳态电路之后的第三级双稳态电路输出的状态信号，对上述第一节点进行放电。
本发明的第二方面是在本发明的第一方面中，
上述第一时钟信号和上述第二时钟信号的相位相互错开180度。
本发明的第三方面是在本发明的第一方面中，
对上述第奇数级的双稳态电路施加的2相时钟信号和对上述第偶数级的双稳态电路施加的2相时钟信号各自的相位相互错开90度。
本发明的第四方面是在本发明的第一方面中，
上述第一时钟信号从高电平变化为低电平的定时与上述第二时 钟信号从低电平变化为高电平的定时相同，并且，上述第一时钟信号从低电平变化为高电平的定时与上述第二时钟信号从高电平变化为低电平的定时相同。
本发明的第五方面是在本发明的第一方面中，
上述4相时钟信号的导通占空比分别为50％。
本发明的第六方面是在本发明的第一方面中，
在各双稳态电路中，
上述第一节点充电部包括第一开关元件，对该第一开关元件的第一电极和第二电极施加从该各双稳态电路的前一级的双稳态电路输出的状态信号，该第一开关元件的第三电极与上述第一节点连接，
上述第一节点放电部包括第二开关元件，对该第二开关元件的第一电极施加从该各双稳态电路之后的第三级双稳态电路输出的状态信号，该第二开关元件的第二电极与上述第一节点连接，对该第二开关元件的第三电极施加低电平的电位。
本发明的第七方面是在本发明的第一方面中，
各双稳态电路还包括：
第三开关元件，该第三开关元件的第二电极与上述第一节点连接，对该第三开关元件的第三电极施加低电平的电位；和
第二节点控制部，其根据上述第二时钟信号和上述第一节点的电位，控制与上述第三开关元件的第一电极连接的第二节点的电位。
本发明的第八方面是在本发明的第七方面中，
上述第二节点控制部包括：
第四开关元件，对该第四开关元件的第一电极和第二电极施加上述第二时钟信号，该第四开关元件的第三电极与上述第二节点连接；和
第五开关元件，该第五开关元件的第一电极与上述第一节点连接，该第五开关元件的第二电极与上述第二节点连接，对该第五开关元件的第三电极施加低电平的电位。
本发明的第九方面是在本发明的第一方面中，
上述第奇数级的双稳态电路，接收对上述第偶数级的双稳态电路施加的2相时钟信号中的一个(一相)，作为第三时钟信号，
上述第偶数级的双稳态电路，接收对上述第奇数级的双稳态电路施加的2相时钟信号中的一个，作为上述第三时钟信号，
各双稳态电路还包括：
第三开关元件，该第三开关元件的第二电极与上述第一节点连接，对该第三开关元件的第三电极施加低电平的电位；和
第二节点控制部，其根据上述第三时钟信号和上述第一节点的电位，控制与上述第三开关元件的第一电极连接的第二节点的电位。
本发明的第十方面是在本发明的第九方面中，
上述第二节点控制部包括：
第四开关元件，对该第四开关元件的第一电极和第二电极施加上述第三时钟信号，该第四开关元件的第三电极与上述第二节点连接；和
第五开关元件，该第五开关元件的第一电极与上述第一节点连接，该第五开关元件的第二电极与上述第二节点连接，对该第五开关元件的第三电极施加低电平的电位。
本发明的第十一方面是在本发明的第七方面中，
在各双稳态电路中，上述第二节点控制部还包括第六开关元件，对该第六开关元件的第一电极施加从该各双稳态电路的后一级的双稳态电路输出的状态信号，该第六开关元件的第二电极与上述第二节点连接，对该第六开关元件的第三电极施加低电平的电位。
本发明的第十二方面是在本发明的第七方面中，
各双稳态电路还具备第二的第一节点充电部，该第二的第一节点充电部用于根据从该各双稳态电路的后一级的双稳态电路输出的状态信号，对上述第一节点进行充电。
本发明的第十三方面是在本发明的第十二方面中，
在各双稳态电路中，上述第二的第一节点充电部包括第七开关元件，对该第七开关元件的第一电极和第二电极施加从该各双稳态电路的后一级的双稳态电路输出的状态信号，该第七开关元件的第三电极与上述第一节点连接。
本发明的第十四方面是在本发明的第一方面中，
各双稳态电路还具有第八开关元件，对该第八开关元件的第一 电极施加上述第二时钟信号，该第八开关元件的第二电极与上述输出节点连接，对该第八开关元件的第三电极施加低电平的电位。
本发明的第十五方面是在本发明的第一方面中，
各双稳态电路还具有电容器，该电容器的一端与上述第一节点连接，该电容器的另一端与上述输出节点连接。
本发明的第十六方面是在本发明的第一方面中，
各双稳态电路还具有第九开关元件，对该第九开关元件的第一电极施加从该各双稳态电路之后的第二级或者第三级双稳态电路输出的状态信号，该第九开关元件的第二电极与上述输出节点连接，对该第九开关元件的第三电极施加低电平的电位。
本发明的第十七方面是在本发明的第一方面中，
从外部施加3个扫描完成用信号，该3个扫描完成用信号用于分别通过上述第一节点放电部使在上述多个双稳态电路中的最后级、最后级的前一级(前级)和最后级的前一级之更前一级(前两级)的双稳态电路中包括的上述第一节点放电。
本发明的第十八方面是在本发明的第十七方面中，
上述3个扫描完成用信号中，至少2个扫描完成用信号通过1个信号实现。 
本发明的第十九方面是在本发明的第十八方面中，
上述多个双稳态电路中的最后级、最后级的前一级和最后级的前一级之更前一级的双稳态电路的各个中，由上述第一节点充电部对上述第一节点进行充电之后，到由上述第一节点放电部对上述第一节点进行放电为止的期间，抑制上述第一时钟信号从低电平向高电平的变化。
本发明的第二十方面是在本发明的第十七方面中，
上述多个双稳态电路中的最后级、最后级的前一级和最后级的前一级之更前一级的双稳态电路中的任一个包括第十开关元件，对该第十开关元件的第一电极施加上述扫描完成用信号，该第十开关元件的第二电极与上述输出节点连接，对该第十开关元件的第三电极施加低电平的电位。
本发明的第二十一方面是在本发明的第一方面中，
使用非晶硅形成。
本发明的第二十二方面是在本发明的第一方面中，
使用微晶硅形成。
本发明的第二十三方面是在本发明的第一方面中，
使用多晶硅形成。
本发明的第十四方面是在本发明的第一方面中，
使用氧化物半导体形成。
本发明的第二十五方面是一种扫描信号线驱动电路，其特征在于：
其是显示装置的扫描信号线驱动电路，驱动配置在显示部的多个扫描信号线，
上述扫描信号线驱动电路具备本发明第一方面的移位寄存器，
上述多个双稳态电路与上述多个扫描信号线1对1地对应设置，
各双稳态电路对与该各双稳态电路对应的扫描信号线施加从上述输出节点输出的状态信号作为扫描信号。
本发明的第二十六方面是一种显示装置，其特征在于，包括：
显示部；和 
权利要求25上述的扫描信号线驱动电路。
本发明的第二十七方面是在本发明的第二十六方面中，
在上述显示部的一端侧和另一端侧这两侧设置有移位寄存器，该移位寄存器包括上述多个双稳态电路。
本发明的第二十八方面是在本发明的第二十六方面中，
上述第奇数级的双稳态电路设置在上述显示部的一端侧，上述第偶数级的双稳态电路设置在上述显示部的另一端侧。
发明效果
根据本发明的第一方面，输出控制用开关元件设置于移位寄存器的各级(双稳态电路)，该输出控制用开关元件的第一电极与第一节点连接，其第二电极被施加第一时钟信号，其第三电极与输出状态信号的输出节点连接。另外，对移位寄存器施加4相时钟信号，该4相时钟信号包括：被施加到第奇数级的2相时钟信号和被施加到第偶数级的2相时钟信号。在这样的结构中，各级的第一节点， 基于从前一级或前一级的更前一级输出的状态信号被充电，基于从该级之后的第三级输出的状态信号被放电。因此，即使第一节点的电位被维持为高电平的期间变长，缩短时钟下降沿-上升沿期间，也能够充分获得基于第一时钟信号从高电平变化为低电平的状态信号的电位下降效果。由此，在该移位寄存器应用于显示装置的情况下，关于各扫描信号线的选择期间结束后，扫描信号的电位迅速下降到低电平。因此，不会产生由于对像素电容的不必要的写入等而导致的异常动作。另外，也没有必要具备用于缩短扫描信号的下降(下降沿)所需的时间的开关元件。如上所述，能够实现不引起异常动作而抑制电路面积的增大、消耗电流的增大、成本的增加且能够缩短时钟下降沿-上升沿期间的移位寄存器。
根据本发明的第二方面，能够得到与本发明的第一方面相同的效果。
根据本发明的第三方面，被施加到第奇数级的2相时钟信号和被施加到第偶数级的2相时钟信号的相位分别相互错开90度。因此，对像素电容的充电时间被均匀化，抑制了因充电差引起的不良显示的发生。
根据本发明的第四方面，第一时钟信号的变化定时(timing)与第二时钟信号的变化定时相同，所以从双稳态电路输出的状态信号的噪声降低。另外，由于对像素电容的充电时间变长，所以有效地抑制了因充电不足引起的不良显示的发生。
根据本发明的第五方面，各时钟信号的导通占空比为50％。因此，能够设置同时选择多个扫描信号线的期间。这时，在选择了各扫描信号线的期间中，在前半个期间进行对像素电容的预备充电(预充电)，在后半个期间，进行对像素电容的正式充电。由此，确保了充分的充电时间，抑制了因对像素电容的充电不足引起的显示品质的降低。
根据本发明的第六方面，在第一节点充电部和第一节点放电部中包括开关元件的结构中，能够得到与本发明的第一方面相同的效果。
根据本发明的第七方面，在第一节点的电位成为低电平的期间， 能够使用于控制第一节点的电位的第二节点的电位，按每个规定期间成为高电平。由此，第一节点的电位成为低电平的期间中，在每个规定期间，第三开关元件成为导通状态。因此，即使在例如因高温老化而导致输出控制用开关元件的阈值电压发生偏移，该开关元件的漏电流变大的情况下，在每个规定期间，也能够使第一节点的电位可靠地成为低电平，抑制来自输出节点的异常脉冲的输出。
根据本发明的第八方面，在第二节点控制部包括开关元件的结构中，能够得到与本发明的第七方面相同的效果。
根据本发明的第九方面，与本发明的第七方面同样，即使在例如因高温老化而导致输出控制用开关元件的阈值电压发生偏移，该开关元件的漏电流变大的情况下，在每个规定期间，也能够使第一节点的电位可靠地成为低电平，抑制来自输出节点的异常脉冲的输出。
根据本发明的第十方面，在第二节点控制部中包括开关元件的结构中，能够得到与本发明的第九方面相同的效果。
根据本发明的第十一方面，在移位寄存器的各级，第一节点的电位要维持为高电平的期间中，使第二节点的电位为低电平，能够抑制第一节点的电位的降低。由此，根据第一时钟信号从高电平变化为低电平，能够使状态信号的电位可靠地降低至低电平。
根据本发明的第十二方面，在移位寄存器的各级，第一节点的电位要维持为高电平的期间中，即使第二节点成为浮置(floating)状态，也能够基于从后一级的双稳态电路输出的状态信号，将第一节点的电位可靠地维持为高电平。由此，根据第一时钟信号从高电平变化为低电平，能够将状态信号的电位可靠地降低至低电平。
根据本发明的第十三方面，在第二的第一节点充电部中包括开关元件的结构中，能够得到与本发明的第九方面相同的效果。
根据本发明的第十四方面，即使由输出控制用开关元件产生关态漏电流(off-leakage current，关断漏电流)，由于输出节点的电位根据第二时钟信号成为低电平，因此来自输出节点的异常脉冲的输出也被有效地抑制。
根据本发明的第十五方面，在输出节点的电位上升时，第一节 点的电位经由电容器上升(第一节点被自举)。因此，双稳态电路要维持为第一状态的期间中，第一节点的电位的降低被抑制，并且对输出控制用开关元件的第一电极施加大的电压。由此，使从输出节点输出的状态信号的波形稳定化。
根据本发明的第十六方面，基于从各级之后的第二级或者从各级之后的第三级输出的状态信号，输出节点的电位成为低电平，所以能够使状态信号的电位更加可靠地降低至低电平。
根据本发明的第十七方面，最后级、最后级的前一级和最后级的前一级之更前一级的第一节点通过从外部施加的扫描完成用信号而放电。
根据本发明的第八方面，最后级、最后级的前一级和最后级的前一级之更前一级中的至少2个级的第一节点，基于相同的信号放电。因此，使第一节点放电所必须的信号配线得到削减，能够进一步改善电路面积的降低、耗电的降低和成本的降低等效果。
根据本发明的第十九方面，最后级、最后级的前一级和最后级的前一级之更前一级中，第一节点的电位的不必要的上升得到抑制，显示品质的降低得到抑制。
根据本发明的第二十方面，最后级、最后级的前一级和最后级的前一级之更前一级中，能够基于扫描完成用信号使状态信号的电位成为低电平。
根据本发明的第二十方面，使用非晶硅形成的移位寄存器中，能够得到与本发明的第一至第十七方面中的任意方面相同的效果。
根据本发明的第二十二方面，使用微晶硅形成的移位寄存器中，能够得到与本发明的第一方面相同的效果。
根据本发明的第二十三方面，使用多晶硅形成的移位寄存器中，能够得到与本发明的第一方面相同的效果。
根据本发明的第二十四方面，使用氧化物半导体形成的移位寄存器中，能够得到与本发明的第一方面相同的效果。
根据本发明的第二十五方面，实现了具备移位寄存器的扫描信号线驱动电路，该移位寄存器能够得到与本发明的第一方面相同的效果。
根据本发明的第二十六方面，实现了具备扫描信号线驱动电路的显示装置，该扫描信号线驱动电路能够得到与本发明的第二十五方面相同的效果。
根据本发明的第二十七方面，从显示部的两侧对1根扫描信号线实施充电。因此，抑制了充电不足引起的显示品质的降低。
根据本发明的第二十八方面，与构成移位寄存器的双稳态电路只设置在显示部的单侧的结构相比，能够使移位寄存器每1级的尺寸变成大致2分之1。由此，能够缩小作为面板的边框所需的面积，实现各种产品的小型化。
附图说明
图1是表示本发明的第一实施方式涉及的有源矩阵型液晶显示装置的栅极驱动器内的移位寄存器的结构的框图。
图2是表示上述第一实施方式中的液晶显示装置的整体结构的框图。
图3是用于说明上述第一实施方式中的栅极驱动器的结构的框图。
图4是用于说明上述第一实施方式中的移位寄存器的第k级的双稳态电路的输入输出信号的图。
图5是表示上述第一实施方式中的移位寄存器中包括的双稳态电路的结构的电路图。
图6是用于说明上述第一实施方式中的移位寄存器的各级的动作的时序图。
图7是用于说明上述第一实施方式中的移位寄存器的整体的动作的时序图。
图8是表示本发明的第二实施方式中的栅极驱动器内的移位寄存器的结构的框图。
图9A-C是用于说明上述第二实施方式中的效果的图。
图10是表示本发明的第三实施方式中的栅极驱动器内的移位寄存器的结构的框图。
图11是表示本发明的第四实施方式中的移位寄存器中包括的 双稳态电路的结构的电路图。
图12是用于说明图11中用附图标记60表示的部分的电路的图。
图13是用于说明上述第四实施方式中的移位寄存器的各级的动作的时序图。
图14是表示本发明的第五实施方式中的栅极驱动器内的移位寄存器的结构的框图。
图15是用于说明上述第五实施方式中的移位寄存器的第k级的双稳态电路的输入输出信号的图。
图16是表示上述第五实施方式中的移位寄存器中包括的双稳态电路的结构的电路图。
图17是用于说明上述第五实施方式中的移位寄存器的各级的动作的时序图。
图18是表示本发明的第六实施方式中的栅极驱动器内的移位寄存器的结构的框图。
图19是用于说明上述第六实施方式中的移位寄存器的第k级的双稳态电路的输入输出信号的图。
图20是表示上述第六实施方式中的移位寄存器中包括的双稳态电路的结构的电路图。
图21是用于说明上述第六实施方式中的移位寄存器的各级的动作的时序图。
图22是表示本发明的第七实施方式中的栅极驱动器内的移位寄存器的结构的框图。
图23是表示上述第七实施方式中的移位寄存器包括的双稳态电路的结构的电路图。
图24是用于说明上述第七实施方式中的移位寄存器的各级的动作的时序图。
图25是表示本发明的第八实施方式中的栅极驱动器内的移位寄存器的结构的框图。
图26是用于说明上述第八实施方式中的移位寄存器的整体的动作的时序图。
图27是表示现有的显示装置的栅极驱动器的一个构成例的框图。
图28是表示现有例中的构成栅极驱动器的移位寄存器的一级的构成例的电路图。
图29是用于说明现有例中的移位寄存器的各级的动作的时序图。
图30是用于说明时钟下降沿-上升沿期间的时序图。
图31是用于说明现有例中的缩短时钟下降沿-上升沿期间时发生的异常动作的时序图。
具体实施方式
下面，参照附图，说明本发明的实施方式。此外，在下面的说明中，薄膜晶体管的栅极端子(栅极电极)相当于第一电极，漏极端子(漏极电极)相当于第二电极，源极端子(源极电极)相当于第三电极。
<1.第一实施方式>
<1.1整体结构和动作>
图2是表示本发明的第一实施方式涉及的有源矩阵型液晶显示装置的整体结构的框图。如图2所示，该液晶显示装置具备显示部10、显示控制电路20、源极驱动器(视频信号线驱动电路)30和栅极驱动器(扫描信号线驱动电路)40。显示控制电路20形成在控制基板2上。源极驱动器30形成在柔性基板3上。栅极驱动器40使用非晶硅、多晶硅、微晶硅、氧化物半导体(例如IGZO)等，形成在包括显示部10的显示面板4上。即，在本实施方式中，栅极驱动器40为被单片化(monolithic)的结构。
在显示部10，包括多条(m条)源极总线(视频信号线)SL1～SLm、多条(n条)栅极总线(扫描信号线)GL1～GLn、以及分别与这些源极总线SL1～SLm和栅极总线GL1～GLn的交叉点对应设置的多个(n×m个)像素形成部。
上述多个像素形成部配置为矩阵状，构成像素阵列。各像素形成部包括：作为开关元件的薄膜晶体管(TFT)11，其栅极端子与 通过对应的交叉点的栅极总线连接并且源极端子与通过该交叉点的源极总线连接；与该薄膜晶体管11的漏极端子连接的像素电极；共用地设置于上述多个像素形成部的作为对置电极的共用电极Ec；和共用地设置于上述多个像素形成部并夹持在像素电极与共用电极Ec之间的液晶层。于是，利用由像素电极和共用电极Ec形成的液晶电容构成像素电容Cp。此外，通常，应该在像素电容Cp可靠地保持电压，虽然与液晶电容并联地设置有辅助电容，但是由于辅助电容与本发明没有直接的关系，所以省略对其的说明和图示。
显示控制电路20接收从外部送来的图像信号DAT和水平同步信号、垂直同步信号等的定时信号组TG，输出数字视频信号DV、用于控制显示部10的图像显示的源极起动脉冲信号(start pulse signal，起始脉冲信号)SSP、源极时钟信号SCK、锁存选通(Latch Strobe)信号LS、栅极起动脉冲信号GSP、第一～第三栅极结束脉冲信号(扫描完成用信号)GEP1～GEP3和第一～第四栅极时钟信号GCK1～GCK4。
源极驱动器30接收从显示控制电路20输出的数字视频信号DV、源极起动脉冲信号SSP、源极时钟信号SCK和锁存选通信号LS，对各源极总线SL1～SLm施加驱动用视频信号S(1)～S(m)。
栅极驱动器40根据从显示控制电路20输出的栅极起动脉冲信号GSP、第一～第三栅极结束脉冲信号GEP 1～GEP3和第一～第四栅极时钟信号GCK1～GCK4，以1垂直扫描期间为周期对各栅极总线GL1～GLn反复施加有源的扫描信号GOUT(1)～GOUT(n)。此外，后面详细说明该栅极驱动器40。
如上所述，通过对各源极总线SL1～SLm施加驱动用视频信号S(1)～S(m)，对各栅极总线GL1～GLn施加扫描信号GOUT(1)～GOUT(n)，在显示部10显示基于从外部送来的图像信号DAT的图像。
<1.2栅极驱动器的结构>
下面，参照图1、图3和图4，说明本实施方式中的栅极驱动器40的结构。如图3所示，栅极驱动器40由n级的移位寄存器410构成。在显示部10，形成有n行×m列的像素矩阵，与这些像素矩 阵的各行1对1地对应设置有移位寄存器410的各级。另外，移位寄存器410的各级为双稳态电路，在各时刻成为两个状态(第一状态和第二状态)中的任意一个状态，将表示该状态的信号(状态信号)作为扫描信号输出。这样，该移位寄存器410由n个双稳态电路SR(1)～SR(n)构成。此外，在本实施方式中，如果双稳态电路成为第一状态，则从该双稳态电路输出高电平(H电平)的状态信号作为扫描信号，如果双稳态电路成为第二状态，则从该双稳态电路输出低电平(L电平)的状态信号作为扫描信号。另外，在下述说明中，假设移位寄存器410由8个双稳态电路SR(1)～SR(8)构成。
图1是栅极驱动器40内的移位寄存器410的结构的框图。另外，图4是用于说明移位寄存器410的第k级的双稳态电路SR(k)的输入输出信号的图。如图1所示，该移位寄存器410由8个双稳态电路SR(1)～SR(8)构成。各双稳态电路中设置有用于分别接收2相时钟信号CKA(下面，称为“第一时钟”)、CKB(下面，称为“第二时钟”)的输入端子、用于接收低电平的电源电压VSS的输入端子、用于接收作为扫描开始用的信号的设定信号SET的输入端子、用于接收作为扫描完成用的信号的复位信号RESET的输入端子和用于输出扫描信号GOUT的输出端子。
下面，说明对各级(各双稳态电路)的输入端子施加的信号。此外，如图1所示，对全部的级SR(1)～SR(8)，施加共用的低电平的电源电压VSS。
下面说明第一时钟CKA和第二时钟CKB(参照图1)。对于第一级SR(1)，施加第一栅极时钟信号GCK1，作为第一时钟CKA，施加第三栅极时钟信号GCK3，作为第二时钟CKB。对于第二级SR(2)，施加第二栅极时钟信号GCK2，作为第一时钟CKA，施加第四栅极时钟信号GCK4，作为第二时钟CKB。对于第三级SR(3)，施加第三栅极时钟信号GCK3，作为第一时钟CKA，施加第一栅极时钟信号GCK1，作为第二时钟CKB。对于第四级SR(4)，施加第四栅极时钟信号GCK4，作为第一时钟CKA，施加第二栅极时钟信号GCK2，作为第二时钟CKB。关于从第五级SR(5)到第八级SR (8)，是与上述第一级SR(1)到第四级SR(4)的结构相同的结构。
下面说明设定信号SET和复位信号RESET。关注第k级SR(k)，发现其前一级的扫描信号GOUT(k-1)作为设定信号SET被施加，其之后的第三级的扫描信号GOUT(k+3)作为复位信号RESET被施加(参照图4)。但是，对于第一级SR(1)，施加栅极起动脉冲信号GSP作为设定信号SET，对于第六级SR(6)，施加第一栅极结束脉冲信号GEP 1作为复位信号RESET，对于第七级SR(7)，施加第二栅极结束脉冲信号GEP2作为复位信号RESET，对于第八级(最后级)SR(8)，施加第三栅极结束脉冲信号GEP3作为复位信号RESET(参照图1)。
下面，说明从各级(各双稳态电路)的输出端子输出的信号。从第k级SR(k)的输出端子，输出用于使第k行的栅极总线GLk成为选择状态的扫描信号GOUT(k)。该扫描信号GOUT(k)作为复位信号RESET被施加到第(k-3)级，作为设定信号SET被施加到第(k+1)级(参照图4)。
<1.3双稳态电路的结构>
图5是表示上述移位寄存器410中包括的双稳态电路的结构(移位寄存器410的一级的结构)的电路图。该双稳态电路是与图28所示的现有的双稳态电路相同的结构。该双稳态电路具备4个薄膜晶体管TS(输出控制用开关元件)、T1(第一开关元件)、T2(第二开关元件)及T8(第八开关元件)、和电容器C1。另外，该双稳态电路除低电平的电源电压VSS用的输入端子之外，还具有4个输入端子41～44和1个输出端子(输出节点)51。此外，对于接收设定信号SET的输入端子标注附图标记41，对于接收复位信号RESET的输入端子标注附图标记42，对于接收第一时钟CKA的输入端子标注附图标记43，对于接收第二时钟CKB的输入端子标注附图标记44。下面，说明该双稳态电路内的构成要素间的连接关系。
薄膜晶体管T1的源极端子、薄膜晶体管T2的漏极端子、和薄膜晶体管TS的栅极端子相互连接。此外，为了方便说明，将这些端子相互连接的区域(配线)称为“netA”(第一节点)。
对于薄膜晶体管T1而言，栅极端子和漏极端子与输入端子41连接(即，成为二极管连接)，源极端子与netA连接。对于薄膜晶体管T2而言，栅极端子与输入端子42连接，漏极端子与netA连接，源极端子与电源电压VSS连接。对于薄膜晶体管TS而言，棚极端子与netA连接，漏极端子与输入端子43连接，源极端子与输出端子51连接。对于薄膜晶体管T8而言，栅极端子与输入端子44连接，漏极端子与输出端子51连接，源极端子与电源电压VSS连接。对于电容器C1而言，一端与netA连接，另一端与输出端子51连接。
下面，说明各构成要素在该双稳态电路中的功能。薄膜晶体管T1中，设定信号SET成为高电平时，使netA的电位成为高电平。薄膜晶体管T2中，复位信号RESET成为高电平时，使netA的电位成为低电平。薄膜晶体管TS中，netA的电位成为高电平时，将第一时钟CKA的电位施加到输出端子51。薄膜晶体管T8中，第二时钟CKB成为高电平时，使扫描信号GOUT的电位(输出端子51的电位)成为低电平。电容器C1作为用于在与该双稳态电路连接的栅极总线成为选择状态的期间中，将netA的电位维持为高电平的补偿电容发挥功能。此外，在本实施方式中，利用薄膜晶体管T1实现第一节点充电部，利用薄膜晶体管T2实现第一节点放电部。
<1.4移位寄存器的动作>
<1.4.1各级(双稳态电路)的动作>
参照图5和图6，说明移位寄存器410的各级(双稳态电路)的动作。此外，下面的说明中，假设从图6的时刻t1开始到时刻t3为止的期间，是与双稳态电路的输出端子51连接的栅极总线要成为选择状态的期间(选择期间)。但是，从时刻t1开始到时刻t2为止的期间是用于对像素电容进行预备充电(precharge：预充电)的期间，从时刻t2开始到时刻t3为止的期间是用于对像素电容进行正式的充电(正式充电)的期间。另外，为了能够简便地说明，设时钟下降沿-上升沿期间的长度为0。
如图6所示，在液晶显示装置的动作中，对输入端子43施加第一时钟CKA，对输入端子44施加第二时钟CKB。这样，在本实施方式中，相位相互错开180度的2相时钟信号被施加到双稳态电路。
在时刻t0以前的期间，netA的电位和扫描信号GOUT的电位(输出端子51的电位)成为低电平。当达到时刻t0时，对输入端子41施加设定信号SET的脉冲。如图5所示，薄膜晶体管T1成为二极管连接，所以薄膜晶体管T1因该设定信号SET的脉冲而成为导通状态，电容器C 1被充电。由此，netA的电位从低电平变化为高电平，薄膜晶体管TS成为导通状态。但是，时刻t0～时刻t1的期间中，第一时钟CKA成为低电平。因此，该期间中，扫描信号GOUT维持为低电平。
当达到时刻t1时，第一时钟CKA从低电平变化为高电平。这时，薄膜晶体管TS成为导通状态，所以输入端子43的电位上升，并且输出端子51的电位也上升。这里，如图5所示，由于在netA-输出端子51间设置有电容器C 1，所以随着输出端子51的电位的上升，netA的电位也上升(netA被自举(bootstrap))。其结果，薄膜晶体管TS被施加大的电压，扫描信号GOUT的电位上升到第一时钟CKA的高电平的电位。由此，与该双稳态电路的输出端子51连接的栅极总线成为选择状态。
当达到时刻t2时，设定信号SET从高电平变化为低电平。由此，薄膜晶体管T1成为断开(截止)状态。这时，netA的电位由电容器C 1维持，所以netA的电位不因为薄膜晶体管T1成为断开状态而变动。
当达到时刻t3时，第一时钟CKA从高电平变化为低电平。由此，输入端子43的电位下降，并且输出端子51的电位下降，经由电容器C1，netA的电位也下降。但是，由于netA的电位大致降低输出端子51的电位下降的量，所以不会下降到低电平，而维持为高电平。另外，在时刻t3，第二时钟CKB从低电平变化为高电平。由此，薄膜晶体管T8成为导通状态。如上，输出端子51的电位即扫描信号GOUT的电位迅速成为低电平。
当达到时刻t4时，对输入端子42施加复位信号RESET的脉冲。由此，薄膜晶体管T2成为导通状态，netA的电位从高电平变化为低电平。
此外，在时刻t4以前的期间，由于复位信号RESET成为低电平，所以薄膜晶体管T2维持在断开状态。因此，时刻t0～时刻t4的期间中，netA的电位不会下降到低电平。另外，时刻t1～时刻t3的期间中，第二时钟CKB成为低电平，所以薄膜晶体管T8维持在断开状态。因此，该期间中，扫描信号GOUT的电位不会下降到低电平。
<1.4.2移位寄存器整体的动作>
下面，参照图1、图5和图7，说明基于上述各级(双稳态电路)的动作的移位寄存器410整体的动作。液晶显示装置的动作中，如图7所示，第一～第四栅极时钟信号GCK1～GCK4被施加到移位寄存器410。若以第一栅极时钟信号GCK1为基准，则第二栅极时钟信号GCK2的相位延迟90度，第三栅极时钟信号GCK3的相位延迟180度，第四栅极时钟信号GCK4的相位延迟270度。
在时刻ta以前的期间，在全部的级中，netA的电位成为低电平，另外，从全部的级输出的扫描信号GOUT的电位成为低电平。当达到时刻ta时，栅极起动脉冲信号GSP的脉冲被施加到该移位寄存器410。如图1所示，该栅极起动脉冲信号GSP作为设定信号SET被施加到第一级SR(1)。由此，第一级SR(1)的netA的电位从低电平变化为高电平。
当达到时刻tb时，第一栅极时钟信号GCK1从低电平变化为高电平。这时，在第一级SR(1)中，输入端子43(参照图5)的电位从低电平变化为高电平，所以第一级SR(1)的netA的电位进一步上升。其结果，从第一级SR(1)输出的扫描信号GOUT(1)成为高电平。如图1所示，从第一级SR(1)输出的扫描信号GOUT(1)作为设定信号SET被施加到第二级SR(2)。由此，第二级SR(2)的netA的电位从低电平变化为高电平。
当达到时刻tc时，第二栅极时钟信号GCK2从低电平变化为高电平。这时，在第二级SR(2)中，输入端子43的电位从低电平变化为高电平，所以第二级SR(2)的netA的电位进一步上升。其结果，从第二级SR(2)输出的扫描信号GOUT(2)成为高电平。如图1所示，从第二级SR(2)输出的扫描信号GOUT(2)，作为设定信号SET被施加到第三级SR(3)。由此，第三级SR(3)的netA的电位从低电平变化为高电平。此外，在时刻tc，被施加到第一级SR(1)的第一栅极时钟信号GCK1和第三栅极时钟信号GCK3的电位不变化。因此，在第一级SR(1)中，netA的电位和扫描信号GOUT的电位被维持为时刻tb～时刻tc时的电位。
当达到时刻td时，第一栅极时钟信号GCK1从高电平变化为低电平。由此，第一级SR(1)的netA的电位下降。另外，在时刻td，第三栅极时钟信号GCK3从低电平变化为高电平。由此，第三级SR(3)的netA的电位进一步上升，从第三级SR(3)输出的扫描信号GOUT(3)成为高电平。如图1所示，从第三级SR(3)输出的扫描信号GOUT(3)作为设定信号SET被施加到第四级SR(4)。由此，第四级SR(4)的netA的电位从低电平变化为高电平。此外，在第二级SR(2)中，netA的电位和扫描信号GOUT的电位被维持为时刻tc～时刻td时的电位。
当达到时刻te时，第二栅极时钟信号GCK2从高电平变化为低电平。由此，第二级SR(2)的netA的电位下降。另外，在时刻te，第四栅极时钟信号GCK4从低电平变化为高电平。由此，第四级SR(4)的netA的电位进一步上升，从第四级SR(4)输出的扫描信号GOUT(4)成为高电平。如图1所示，从第四级SR(4)输出的扫描信号GOUT(4)作为复位信号被施加到第一级SR(1)，作为设定信号SET被施加到第五级SR(5)。由此，第一级SR(1)的netA的电位从高电平变化为低电平，第五级SR(5)的netA的电位从低电平变化为高电平。
如上所述，从第一级SR(1)至第八级SR(8)，扫描信号GOUT(1)～GOUT(8)在每个规定期间依次成为高电平。然后，当达到时刻tf时，第一栅极结束脉冲信号GEP1的脉冲被施加到该移位寄存器410。如图1所示，第一栅极结束脉冲信号GEP 1作为复位信号RESET被施加到第六级SR(6)。由此，第六级SR(6)的netA的电位从高电平变化为低电平。
当达到时刻tg时，第二栅极结束脉冲信号GEP2的脉冲被施加到该移位寄存器410。如图1所示，第二栅极结束脉冲信号GEP2作为复位信号RESET被施加到第七级SR(7)。由此，第七级SR (7)的netA的电位从高电平变化为低电平。
当达到时刻th时，第三栅极结束脉冲信号GEP3的脉冲被施加到该移位寄存器410。如图1所示，第三栅极结束脉冲信号GEP3作为复位信号RESET被施加到第八级SR(8)。由此，第八级SR(8)的netA的电位从高电平变化为低电平。
<1.5效果>
根据本实施方式，如图5所示，移位寄存器410的各级SR(k)中，作为用于控制扫描信号GOUT(k)的电位的输出控制用开关元件，设置有薄膜晶体管TS，其棚极端子与netA连接，漏极端子与被施加到第一时钟CKA的输入端子43连接，源极端子与输出扫描信号GOUT(k)的输出端子51连接。netA的电位基于设定信号SET的脉冲，成为高电平，基于复位信号RESET信号的脉冲成为低电平。这样的结构中，从前一级SR(k-1)输出的扫描信号GOUT(k-1)作为设定信号SET被施加到移位寄存器410的各级SR(k)。另外，对移位寄存器410施加相位分别相差90度的4相时钟信号(第一～第四栅极时钟信号GCK1～GCK4)，各级SR(k)根据相位比被施加到前一级SR(k-1)的时钟信号滞后90度的时钟信号而动作。这里，如果构成为从移位寄存器410的各级SR(k)之后的第二级SR(k+2)输出的扫描信号GOUT(k+2)作为复位信号RESET被施加到移位寄存器410的各级SR(k)，则在缩短了时钟下降沿-上升沿期间时，在扫描信号GOUT(k)的电位充分下降前，netA的电位下降至低电平。因此，不能充分获得基于第一时钟CKA从高电平变化为低电平的扫描信号GOUT(k)的电位下降效果，扫描信号GOUT(k)的电位不会迅速下降到低电平。在这一方面，根据本实施方式，从移位寄存器410的各级SR(k)之后的第三级SR(k+3)输出的扫描信号GOUT(k+3)作为复位信号RESET被施加到移位寄存器410的各级SR(k)。因此，netA的电位被维持为高电平的期间变长，即使缩短时钟下降沿-上升沿期间，也能够充分地获得基于第一时钟CKA从高电平变化为低电平的扫描信号GOUT(k)的电位下降的效果。即，选择期间结束后，扫描信号GOUT(k)的电位迅速下降到低电平。因此，不会因为对像素电容 的不必要的写入等而导致产生异常动作。另外，与上述日本特开2005-50502号公报中公开的移位寄存器不同，不需要具备用于缩短扫描信号GOUT(k)的下降所需的时间的薄膜晶体管。如上所述，单片化之后的栅极驱动器内的移位寄存器中，不会引起异常动作，并且能够抑制电路面积的增大、消耗电流的增大、成本的增加，能够缩短时钟下降沿-上升沿期间。由此，能够延长对像素电容的充电时间，抑制因充电不足导致的不良显示的产生。
另外，根据本实施方式，由于能够令时钟下降沿-上升沿期间为0，即，能够使第一时钟CKA变化的定时与第二时钟CKB变化的定时为相同的定时，所以能够降低扫描信号的噪声。此外，令时钟下降沿-上升沿期间为0时，对像素电容的充电时间充分延长，能够有效抑制因充电不足引起的不良显示的产生。
<1.6变形例>
在上述第一实施方式中，虽然在netA与输出端子51之间设置有电容器C1，但是本发明并不限定于此。该电容器C1是为了扫描信号GOUT的波形的稳定化而设置的，但是也可以是没有该电容器C1的结构。另外，在上述第一实施方式中，虽然设置有由第二时钟CKB控制导通/断开的薄膜晶体管T8，但是本发明并不限定于此。该薄膜晶体管T8也是为了扫描信号GOUT的波形的稳定化而设置的，但是也可以是不具有该薄膜晶体管T8的结构。
另外，也可以是还具备薄膜晶体管(第九开关元件)的结构，对该薄膜晶体管的栅极端子施加从2级后的级SR(k+2)或3级后的级SR(k+3)输出的扫描信号GOUT(k+2)或GOUT(k+3)，其漏极端子与输出端子51连接，其源极端子与电源电压VSS连接。由此，能够将扫描信号GOUT(k)的电位更加可靠地降低至低电平。
<2.第二实施方式>
<2.1移位寄存器的结构>
图8是表示本发明的第二实施方式中的栅极驱动器40内的移位寄存器的结构的框图。如图8所示，该移位寄存器包括：设置在显示部10的一侧的栅极驱动器内的第一移位寄存器411a和设置在显示部10的另一侧的栅极驱动器内的第二移位寄存器411b。第一移 位寄存器411a和第二移位寄存器411b都具有与上述第一实施方式中的移位寄存器410(参照图1)相同的结构。另外，第一移位寄存器411a和第二移位寄存器411b内的各双稳态电路的结构也与上述第一实施方式中的结构(参照图5)相同。而且，移位寄存器的各级(双稳态电路)的动作和移位寄存器整体的动作也与上述第一实施方式相同，所以省略说明。
<2.2效果>
一般而言，对于从移位寄存器输出的扫描信号，因为栅极总线的配线电容(负载)的存在会产生延迟。尤其在采用大型的面板的显示装置中，栅极驱动器只设置在面板的单侧时，在接近移位寄存器的位置与远离移位寄存器的位置，扫描信号的波形相差较大。例如，图9(A)中用附图标记P1的箭头表示的位置上的扫描信号的波形为图9(B)所示的波形，图9(A)中用附图标记P2的箭头表示的位置上的扫描信号的波形为图9(C)所示的波形。这样的情况下，在远离移位寄存器的位置上，产生对像素电容的充电不足，显示品质降低。这一方面，根据本实施方式，从显示部10的两侧对1根栅极总线进行充电，能够抑制大型面板的因充电不足引起的显示品质的下降。
<3.第三实施方式>
<3.1移位寄存器的结构>
图10是表示本发明的第三实施方式中的栅极驱动器40内的移位寄存器的结构的框图。如图10所示，该移位寄存器包括：设置在显示部10的一侧的栅极驱动器内的第一移位寄存器412a和设置在显示部10的另一侧的栅极驱动器内的第二移位寄存器412b。具体而言，上述第一实施方式中的移位寄存器410(参照图1)内的双稳态电路中，第奇数级SR(1)、SR(3)、SR(5)和SR(7)设置在显示部10的一侧(图10中，是显示部10的左侧)，第偶数级SR(2)、SR(4)、SR(6)和SR(8)设置在显示部10的另一侧(图10中，是显示部10的右侧)。此外，对于各双稳态电路的结构和动作、移位寄存器整体的动作而言，由于与上述第一实施方式相同，所以省略说明。
<3.2效果>
根据本实施方式，能够使每级移位寄存器的尺寸(源极总线的延伸方向上的尺寸)为上述第一实施方式中的尺寸的大致2分之1。因此，能够缩小作为面板的边框所需的面积。由此，能够实现使用液晶面板的各种产品的小型化。
<4.第四实施方式>
<4.1整体结构和栅极驱动器的结构>
在本实施方式中，由于整体结构和栅极驱动器的概略结构与图2和图3所示的上述第一实施方式中的结构基本相同，所以省略详细说明。
<4.2双稳态电路的结构>
图11是表示本实施方式中的双稳态电路的结构的电路图。在本实施方式中，除图5所示的上述第一实施方式中的构成要素外，还设置有3个薄膜晶体管T3(第三开关元件)、T4(第四开关元件)和T5(第五开关元件)。薄膜晶体管T3的栅极端子、薄膜晶体管T4的源极端子和薄膜晶体管T5的漏极端子相互连接。此外，为了方便说明，将它们相互连接的区域(配线)称为“netB”(第二节点)。
薄膜晶体管T3中，栅极端子与netB连接，漏极端子与netA连接，源极端子与电源电压VSS连接。薄膜晶体管T4中，栅极端子和漏极端子与输入端子44连接(即，成为二极管连接)，源极端子与netB连接。薄膜晶体管T5中，栅极端子与netA连接，漏极端子与netB连接，源极端子与电源电压VSS连接。薄膜晶体管T3在netB的电位成为高电平时，使netA的电位成为低电平。薄膜晶体管T4在第二时钟CKB成为高电平时，使netB的电位成为高电平。薄膜晶体管T5在netA的电位成为高电平时，使netB的电位成为低电平。根据以上的结构，图11中用附图标记60表示的部分的电路为AND电路(图12所示的逻辑电路)，该AND电路输出表示netA的电位的信号的逻辑反转信号的逻辑值与第二时钟CKB的逻辑值的逻辑积。因此，netA的电位为低电平并且第二时钟CKB成为高电平时，薄膜晶体管T3成为导通状态，netA的电位被牵引为电源电压VSS的电位。此外，在本实施方式中，通过该AND电路来实现第二节 点控制部。
<4.3移位寄存器的动作>
下面，参照图11和图13，说明本实施方式中的移位寄存器410的各级(双稳态电路)的动作。如图13所示，液晶显示装置的动作中，对输入端子43施加第一时钟CKA，对输入端子44施加第二时钟CKB。此外，移位寄存器410整体的动作与上述第一实施方式相同，所以省略说明。
在时刻t0以前的期间，除了netB的电位根据第二时钟CKB的电位的变化，在每个规定期间成为高电平，薄膜晶体管T3成为导通状态外，进行与上述第一实施方式相同的动作。具体而言，在时刻t0以前的期间，netA的电位被维持为低电平，而第二时钟CKB的电位在每个规定期间，反复为高电平和低电平。如上所述，netA的电位为低电平，并且在第二时钟CKB成为高电平时，薄膜晶体管T3成为导通状态。因此，在时刻t0以前的期间，在第二时钟CKB成为高电平的期间，薄膜晶体管T3成为导通状态。
当达到时刻t0时，对输入端子41施加设定信号SET的脉冲。由此，与上述第一实施方式同样，netA的电位从低电平变化为高电平，薄膜晶体管TS成为导通状态。另外，与上述第一实施方式同样，时刻t0～时刻t1的期间中，扫描信号GOUT被维持为低电平。但是，在本实施方式中，薄膜晶体管T5的栅极端子与netA连接。因此，通过netA的电位成为高电平，薄膜晶体管T5成为导通状态。由此，netB的电位成为低电平，所以薄膜晶体管T3成为断开状态。因此，时刻t0～时刻t1的期间中，不会出现“薄膜晶体管T3成为导通状态，netA的电位下降”的情况。
当达到时刻t1时，第一时钟CKA从低电平变化为高电平。由此，与上述第一实施方式同样，netA的电位上升。扫描信号GOUT的电位上升至第一时钟CKA的高电平的电位，与该双稳态电路的输出端子51连接的栅极总线成为选择状态。但是，netA的电位从时刻t0成为高电平，所以薄膜晶体管T5维持在导通状态。另外，时刻t1～时刻t2的期间中，第二时钟CKB成为低电平，所以薄膜晶体管T4成为断开状态。因此，时刻t1～时刻t2的期间中，netB的 电位成为低电平，薄膜晶体管T3成为断开状态。因此，时刻t1～时刻t2的期间中，不会出现“薄膜晶体管T3成为导通状态，netA的电位下降”的情况。
当达到时刻t2时，设定信号SET从高电平变化为低电平，薄膜晶体管T1成为断开状态。这时，与上述第一实施方式同样，netA的电位不会变动。当达到时刻t3时，第一时钟CKA从高电平变化为低电平，与上述第一实施方式同样，netA的电位下降。这时，netA的电位虽然与时刻t1～时刻t3的期间相比更加降低，但是维持在高电平的状态。另外，在时刻t3，第二时钟CKB从低电平变化为高电平，与上述第一实施方式同样，扫描信号GOUT的电位迅速成为低电平。如上所述，netA的电位被维持为高电平，所以在时刻t3以后的期间，薄膜晶体管T5也被维持在导通状态。由此，netB的电位成为低电平，所以薄膜晶体管T3成为断开状态。因此，时刻t3～时刻t4的期间中，不会出现“薄膜晶体管T3成为导通状态，netA的电位下降”的情况。在时刻t4以后的期间，除了netB的电位根据第二时钟CKB的电位的变化，在每个规定期间成为高电平，薄膜晶体管T3成为导通状态之外，进行与上述第一实施方式相同的动作。
<4.4效果>
根据本实施方式，在时刻t0以前的期间和时刻t4以后的期间，netB的电位根据第二时钟CKB的电位的变化，在每个规定期间成为高电平(参照图13)。因此，在时刻t0以前的期间和时刻t4以后的期间，在每个规定期间，薄膜晶体管T3成为导通状态。由此，例如即使在薄膜晶体管TS的阈值电压由于高温老化而发生偏移，该薄膜晶体管TS中的漏电流增大的情况下，在每个规定期间，netA的电位也能可靠地成为低电平，抑制来自输出端子51的异常脉冲的输出。另外，能够抑制由于这样的异常脉冲依次被施加到后级而导致移位寄存器产生异常动作。
<5.第五实施方式>
<5.1移位寄存器的结构>
图14是表示本实施方式中的棚极驱动器40内的移位寄存器 413的结构的框图。如图14所示，该移位寄存器413由8个双稳态电路SR(1)～SR(8)构成。各双稳态电路中，除了图1所示的上述第一实施方式中的输入输出端子，还设置有用于接收第二复位信号RESET2的输入端子。此外，在本实施方式中，将与上述第一实施方式中的复位信号RESET相当的信号称为第一复位信号RESET1。整体结构和栅极驱动器的大致结构与图2和图3所示的上述第一实施方式中的结构基本相同，所以省略详细说明。
如图14和图15所示，若关注第k级SR(k)，则发现其被施加后一级的扫描信号GOUT(k+1)作为第二复位信号RESET2。但是，对于第八级(最后级)SR(8)，施加第一栅极结束脉冲信号GEP1作为第二复位信号RESET2。第二复位信号RESET2以外的信号与上述第一实施方式相同。
<5.2双稳态电路的结构>
图16是表示本实施方式中的双稳态电路的结构的电路图。在本实施方式中，图11所示的上述第四实施方式中的构成要素之外，还设置有薄膜晶体管T6(第六开关元件)与接收第二复位信号RESET2的输入端子45。薄膜晶体管T6中，栅极端子与输入端子45连接，漏极端子与netB连接，源极端子与电源电压VSS连接。
<5.3移位寄存器的动作>
下面，参照图16和图17，说明本实施方式中的移位寄存器413的各级(双稳态电路)的动作。此外，由于移位寄存器413整体的动作与上述第一实施方式相同，所以省略说明。在时刻t2以前的期间，进行与上述第四实施方式同样的动作。当达到时刻t2时，第二复位信号RESET2从低电平变化为高电平。由此，薄膜晶体管T6成为导通状态。第二复位信号RESET2成为高电平的状态维持到时刻t4。其结果，时刻t2～时刻t4的期间中，netB的电位固定在电源电压VSS的电位。在时刻t3以后的期间，除在时刻t4第二复位信号RESET2从高电平变化为低电平，薄膜晶体管T6成为断开状态外，进行与上述第四实施方式同样的动作。
<5.4效果>
基于图11所示的上述第四实施方式中的结构，第二时钟CKB 成为高电平，并且netA的电位成为高电平时，薄膜晶体管T4、T5成为导通状态。这时，netB成为浮置状态，netB的电位不确定。因此，可能出现在netA要被维持为高电平的期间中，薄膜晶体管T3成为导通状态，netA的电位下降的情况。这里，根据本实施方式，第二时钟CKB的电位和netA的电位都成为高电平的时刻t3～时刻t4的期间中，netB的电位被可靠地维持为低电平。因此，时刻t3～时刻t4的期间中，netA的电位被可靠地维持为高电平，薄膜晶体管TS被可靠地维持为导通状态。由此，在时刻t3，根据第一时钟CKA从高电平变化为低电平，扫描信号GOUT的电位可靠地降低至低电平。
<6.第六实施方式>
<6.1移位寄存器的结构>
图18是表示本实施方式中的栅极驱动器40内的移位寄存器414的结构的框图。如图18所示，该移位寄存器414由8个双稳态电路SR(1)～SR(8)构成。各双稳态电路中，除图1所示的上述第一实施方式中的输入输出端子外，还设置有用于接收第二设定信号SET2的输入端子。此外，在本实施方式中，将与上述第一实施方式中的设定信号SET相当的信号称为第一设定信号SET1。由于整体结构和栅极驱动器的概略结构与图2和图3所示的上述第一实施方式中的结构基本相同，所以省略详细说明。
如图18和图19所示，若关注第k级SR(k)，则发现其被施加后一级的扫描信号GOUT(k+1)作为第二设定信号SET2。但是，对于第八级(最后级)SR(8)，施加第一栅极结束脉冲信号GEP1作为第二设定信号SET2。第二设定信号SET2以外的信号与上述第一实施方式相同。
<6.2双稳态电路的结构>
图20是表示本实施方式中的双稳态电路的结构的电路图。在本实施方式中，除了图11所示的上述第四实施方式中的构成要素外，还设置有薄膜晶体管T7(第七开关元件)和接收第二设定信号SET2的输入端子46。薄膜晶体管T7中，其栅极端子和漏极端子与输入端子46连接(即，成为二极管连接)，源极端子与netA连接。此外， 在本实施方式中，通过薄膜晶体管T7实现第二的第一节点充电部。
<6.3移位寄存器的动作>
下面，参照图20和图21，说明本实施方式中的移位寄存器414的各级(双稳态电路)的动作。此外，移位寄存器414整体的动作与上述第一实施方式相同，所以省略说明。在时刻t2以前的期间，进行与上述第四实施方式相同的动作。当达到时刻t2时，第二设定信号SET2从低电平变化为高电平。由此，薄膜晶体管T7成为导通状态。第二设定信号SET2成为高电平的状态维持至时刻t4。其结果是在时刻t2～时刻t4的期间中，netA的电位被可靠地维持为高电平。在时刻t3以后的期间，除在时刻t4第二设定信号SET2从高电平变化为低电平，薄膜晶体管T7成为断开状态外，进行与上述第四实施方式同样的动作。
<6.4效果>
如上所述，图11所示的上述第四实施方式中的结构中，第二时钟CKB成为高电平，并且netA的电位成为高电平时，netB的电位不确定。因此，可能出现在netA要被维持为高电平的期间中，薄膜晶体管T3成为导通状态，netA的电位下降的情况。这一方面，根据本实施方式，第二时钟CKB的电位和netA的电位都成为高电平的时刻t3～时刻t4的期间中，即使netB成为浮置状态，netA的电位也可靠地维持为高电平。由此，根据在时刻t3第一时钟CKA从高电平变化为低电平，扫描信号GOUT的电位可靠地降低至低电平。
<7.第七实施方式>
<7.1移位寄存器的结构>
图22是表示本实施方式中的栅极驱动器40内的移位寄存器415的结构的框图。如图22所示，该移位寄存器415由8个双稳态电路SR(1)～SR(8)构成。各双稳态电路中，除图1所示的上述第一实施方式中的输入输出端子外，还设置有用于接收第三时钟CKC的输入端子。整体结构和栅极驱动器的概略结构与图2和图3所示的上述第一实施方式中的结构基本相同，所以省略详细说明。
下面，说明对各级施加作为第三时钟CKC的信号。作为第三时钟CKC，对于第一级SR(1)和第五级SR(5)，施加第四棚极时 钟信号GCK4，对于第二级SR(2)和第六级SR(6)，施加第一栅极时钟信号GCK1，对于第三级SR(3)和第七级SR(7)，施加第二栅极时钟信号GCK2，对于第四级SR(4)和第八级SR(8)，施加第三栅极时钟信号GCK3。第三时钟CKC之外的信号与上述第一实施方式相同。
<7.2双稳态电路的结构>
图23是表示本实施方式中的双稳态电路的结构的电路图。在本实施方式中，除了图11所示的上述第四实施方式中的构成要素外，还设置有接收第三时钟CKC的输入端子47。在上述第四实施方式中，薄膜晶体管T4的栅极端子和漏极端子与输入端子44连接，但是在本实施方式中，与输入端子47连接。除此之外的结构与上述第四实施方式相同。
<7.3移位寄存器的动作>
下面，参照图23和图24，说明本实施方式中的移位寄存器415的各级(双稳态电路)的动作。此外，移位寄存器415整体的动作与上述第一实施方式相同，所以省略说明。如图24所示，液晶显示装置的动作中，对输入端子43施加第一时钟CKA，对输入端子44施加第二时钟CKB，对输入端子47施加第三时钟CKC。
在时刻t0以前的期间，除了根据第三时钟CKC的电位的变化，netB的电位在每个规定期间成为高电平，薄膜晶体管T3成为导通状态外，进行与上述第一实施方式相同的动作。具体而言，在时刻t0以前的期间，netA的电位被维持为低电平，而第三时钟CKC的电位在每个规定期间，反复为高电平和低电平。这里，薄膜晶体管T3在netA的电位为低电平，并且第三时钟CKC成为高电平时成为导通状态。因此，在时刻t0以前的期间，在第三时钟CKC成为高电平的期间，薄膜晶体管T3成为导通状态。
在时刻t0～时刻t4的期间，除薄膜晶体管T4的导通/断开状态变化的定时不同之外，进行与上述第四实施方式同样的动作。此外，在时刻t0～时刻t4的期间，由于netA的电位成为高电平，所以无论薄膜晶体管T4的导通/断开状态的变化如何，netB的电位都被维持为低电平。在时刻t4以后的期间，除了根据第三时钟CKC的电位的变化，netB的电位在每个规定期间成为高电平，薄膜晶体管T3成为导通状态外，进行与上述第一实施方式相同的动作。
<7.4效果>
根据本实施方式，在时刻t0以前的期间和时刻t4以后的期间，netB的电位根据第三时钟CKC的电位的变化，在每个规定期间成为高电平(参照图24)。因此，在时刻t0以前的期间和时刻t4以后的期间，在每个规定期间，薄膜晶体管T3成为导通状态。由此，即使在薄膜晶体管TS的阈值电压例如因高温老化而产生偏移，该薄膜晶体管TS中的漏电流变大的情况下，在每个规定期间，netA的电位也能够可靠地成为低电平，抑制来自输出端子51的异常脉冲的输出。另外，能够抑制由于这样的异常脉冲被依次施加到后级而导致移位寄存器产生异常动作。
<7.5变形例>
除图23所示的结构外，也可以是具备在第四时钟CKD(与图24所示的第二时钟CKB的相位错开180度的信号)成为高电平时，使netB的电位成为低电平的薄膜晶体管的结构。由此，在第四时钟CKD成为高电平的期间，netB的电位成为低电平，所以薄膜晶体管T3的阈值电压的偏移被抑制。
<8.第八实施方式>
<8.1整体结构和栅极驱动器的结构>
在本实施方式中，整体结构和栅极驱动器的概略结构与图2和图3所示的上述第一实施方式中的结构基本相同，所以省略详细的说明。但是，上述第一实施方式中，第一～第三栅极结束脉冲信号GEP1～GEP3，作为结束栅极总线GL1～GL8的扫描的信号，从显示控制电路20送到栅极驱动器40，与此相对，在本实施方式中，作为结束栅极总线GL1～GL8的扫描的信号，只有一个栅极结束脉冲信号GEP，从显示控制电路20送到栅极驱动器40。
图25是表示本实施方式中的栅极驱动器40内的移位寄存器416的结构的框图。如图25所示，该移位寄存器416由8个双稳态电路SR(1)～SR(8)构成。各双稳态电路中，设置有用于分别接收2相时钟信号CKA、CKB的输入端子、用于接收低电平的电源电压VSS的输入端子、用于接收设定信号SET的输入端子、用于接收复位信号RESET的输入端子和用于输出扫描信号GOUT的输出端子。此外，移位寄存器416的各级(双稳态电路)的结构与图5所示的上述第一实施方式中的结构相同。
上述第一实施方式中，如图1所示，作为复位信号RESET，对第六级SR(6)施加第一栅极结束脉冲信号GEP 1，对第七级SR(7)施加第二栅极结束脉冲信号GEP2，对第八级SR(8)施加第三栅极结束脉冲信号GEP3。相对于此，在本实施方式中，如图25所示，对于第六级SR(6)、第七级SR(7)和第八级SR(8)中的任一个，都施加上述栅极结束脉冲信号GEP作为复位信号RESET。
<8.2移位寄存器的动作>
下面，参照图26，说明本实施方式中的移位寄存器416整体的动作。此外，移位寄存器416的各级(双稳态电路)的动作，与上述第一实施方式相同，所以省略说明。本实施方式中，在时刻tf以前的期间，进行与上述第一实施方式相同的动作。在时刻tf和时刻tg，对于被施加到任意的级的复位信号RESET而言，都不会产生脉冲。因此，对于任意的级，在时刻tf或时刻tg的定时，netA的电位都不会从高电平变化为低电平。当达到时刻th时，如图26所示，产生栅极结束脉冲信号GEP的脉冲。该栅极结束脉冲信号GEP作为复位信号RESET被施加到第六级SR(6)～第八级SR(8)。由此，第六级SR(6)～第八级SR(8)的netA的电位从高电平变化为低电平。
但是，在时刻tg的定时，当第二栅极时钟信号GCK2从低电平变化为高电平时，第六级SR(6)的netA的电位可能因上述的自举而上升。因此，在时刻tg～时刻ti的期间，优选第二栅极时钟信号GCK2不成为高电平(参照图26中由附图标记81的箭头表示的部分)。同样，当在时刻th的定时，第三栅极时钟信号GCK3从低电平变化为高电平时，第七级SR(7)的netA的电位可能因上述的自举而上升。因此，优选在时刻th～时刻tj的期间，第三栅极时钟信号GCK3不成为高电平(参照图26中由附图标记82的箭头表示的部分)。
<8.3效果>
根据本实施方式，作为用于结束栅极总线GL1～GL8的扫描的信号，只设置有一个栅极结束脉冲信号GEP。因此，与上述第一实施方式相比，信号配线得到削减，并且要由显示控制电路20生成的信号得到削减。由此，电路面积的降低、消耗电流的降低、成本的降低等效果进一步提高。
<8.4变形例>
上述第八实施方式中，作为第六级SR(6)～第八级SR(8)的复位信号RESET而施加的信号，只通过一个栅极结束脉冲信号GEP实现，但是也可以是由两个栅极结束脉冲信号实现的结构。
另外，通过为在第一～第四栅极时钟信号GCK1～GCK4成为低电平的期间输出栅极结束脉冲信号GEP的脉冲的结构，能够将第六级SR(6)～第八级SR(8)的netA的电位可靠地降低至低电平。
而且，上述第八实施方式中，虽然是施加栅极结束脉冲信号GEP作为第六级SR(6)～第八级SR(8)的复位信号RESET的结构，但是也可以是施加栅极起动脉冲信号GSP作为第六级SR(6)～第八级SR(8)的复位信号RESET的结构。
另外，作为用于抑制在图26的时刻tg的定时第六级SR(6)的netA的电位的上升，抑制在图26的时刻th的定时第七级SR(7)的netA的电位的上升的结构，也可以抑制在移位寄存器416的各级(双稳态电路)的内部，根据时钟信号和复位信号，输出第一时钟CKA的脉冲。
另外，也可以是第六级SR(6)～第八级SR(8)的任意中具备如下薄膜晶体管(第十开关元件)的结构，该薄膜晶体管的栅极端子被施加栅极结束脉冲信号GEP，漏极端子与输出端子51连接，源极端子与电源电压VSS连接。
<9.其他>
上述各实施方式中，举例说明了液晶显示装置，但是本发明并不限定于此。也能够在有机EL(Electro Luminescence)等其他的显示装置中应用本发明。
附图标记说明 
10：显示部
20：显示控制电路
30：源极驱动器(视频信号线驱动电路)
40：栅极驱动器(扫描信号线驱动电路)
41～47：(双稳态电路的)输入端子
51：(双稳态电路的)输出端子
410～416：移位寄存器
SR(1)～SR(n)：双稳态电路
TS、T1～T8：薄膜晶体管
C1：电容器
GL1～GLn：栅极总线
SL1～SLm：源极总线
GSP：栅极起动脉冲信号
GEP1～GEP3：第一～第三栅极结束脉冲信号
GCK1～GCK4：第一～第四栅极时钟信号
CKA、CKB、CKC、CKD：第一时钟、第二时钟、第三时钟、第四时钟
GOUT(1)～GOUT(n)：扫描信号
SET：设定信号 
RESET：复位信号 

Claims (28)

1.一种移位寄存器，其特征在于：
其包括具有第一状态和第二状态且相互串联连接的多个双稳态电路，所述多个双稳态电路根据至少4相时钟信号依次成为第一状态，所述4相时钟信号包括：对所述多个双稳态电路中的第奇数级的双稳态电路作为第一时钟信号和第二时钟信号施加的2相时钟信号；和对所述多个双稳态电路中的第偶数级的双稳态电路作为所述第一时钟信号和所述第二时钟信号施加的2相时钟信号，
各双稳态电路包括：
输出节点，其输出表示所述第一状态和所述第二状态中的任一状态的状态信号；
输出控制用开关元件，对该输出控制用开关元件的第二电极施加所述第一时钟信号，该输出控制用开关元件的第三电极与所述输出节点连接；
第一节点充电部，其用于根据从该各双稳态电路的前一级或前一级的更前一级的双稳态电路输出的状态信号，对与所述输出控制用开关元件的第一电极连接的第一节点进行充电；和
第一节点放电部，其用于根据从该各双稳态电路之后的第三级双稳态电路输出的状态信号，对所述第一节点进行放电。
2.根据权利要求1所述的移位寄存器，其特征在于：
所述第一时钟信号和所述第二时钟信号的相位相互错开180度。
3.根据权利要求1所述的移位寄存器，其特征在于：
对所述第奇数级的双稳态电路施加的2相时钟信号和对所述第偶数级的双稳态电路施加的2相时钟信号各自的相位相互错开90度。
4.根据权利要求1所述的移位寄存器，其特征在于：
所述第一时钟信号从高电平变化为低电平的定时与所述第二时钟信号从低电平变化为高电平的定时相同，并且，所述第一时钟信号从低电平变化为高电平的定时与所述第二时钟信号从高电平变化为低电平的定时相同。
5.根据权利要求1所述的移位寄存器，其特征在于：
所述4相时钟信号的导通占空比分别为50％。
6.根据权利要求1所述的移位寄存器，其特征在于：
在各双稳态电路中，
所述第一节点充电部包括第一开关元件，对该第一开关元件的第一电极和第二电极施加从该各双稳态电路的前一级的双稳态电路输出的状态信号，该第一开关元件的第三电极与所述第一节点连接，
所述第一节点放电部包括第二开关元件，对该第二开关元件的第一电极施加从该各双稳态电路之后的第三级双稳态电路输出的状态信号，该第二开关元件的第二电极与所述第一节点连接，对该第二开关元件的第三电极施加低电平的电位。
7.根据权利要求1所述的移位寄存器，其特征在于：
各双稳态电路还包括：
第三开关元件，该第三开关元件的第二电极与所述第一节点连接，对该第三开关元件的第三电极施加低电平的电位；和
第二节点控制部，其根据所述第二时钟信号和所述第一节点的电位，控制与所述第三开关元件的第一电极连接的第二节点的电位。
8.根据权利要求7所述的移位寄存器，其特征在于：
所述第二节点控制部包括：
第四开关元件，对该第四开关元件的第一电极和第二电极施加所述第二时钟信号，该第四开关元件的第三电极与所述第二节点连接；和
第五开关元件，该第五开关元件的第一电极与所述第一节点连接，该第五开关元件的第二电极与所述第二节点连接，对该第五开关元件的第三电极施加低电平的电位。
9.根据权利要求1所述的移位寄存器，其特征在于：
所述第奇数级的双稳态电路，接收对所述第偶数级的双稳态电路施加的2相时钟信号中的一个，作为第三时钟信号，
所述第偶数级的双稳态电路，接收对所述第奇数级的双稳态电路施加的2相时钟信号中的一个，作为所述第三时钟信号，
各双稳态电路还包括：
第三开关元件，该第三开关元件的第二电极与所述第一节点连接，对该第三开关元件的第三电极施加低电平的电位；和
第二节点控制部，其根据所述第三时钟信号和所述第一节点的电位，控制与所述第三开关元件的第一电极连接的第二节点的电位。
10.根据权利要求9所述的移位寄存器，其特征在于：
所述第二节点控制部包括：
第四开关元件，对该第四开关元件的第一电极和第二电极施加所述第三时钟信号，该第四开关元件的第三电极与所述第二节点连接；和
第五开关元件，该第五开关元件的第一电极与所述第一节点连接，该第五开关元件的第二电极与所述第二节点连接，对该第五开关元件的第三电极施加低电平的电位。
11.根据权利要求7所述的移位寄存器，其特征在于：
在各双稳态电路中，所述第二节点控制部还包括第六开关元件，对该第六开关元件的第一电极施加从该各双稳态电路的后一级的双稳态电路输出的状态信号，该第六开关元件的第二电极与所述第二节点连接，对该第六开关元件的第三电极施加低电平的电位。
12.根据权利要求7所述的移位寄存器，其特征在于：
各双稳态电路还具备第二的第一节点充电部，该第二的第一节点充电部用于根据从该各双稳态电路的后一级的双稳态电路输出的状态信号，对所述第一节点进行充电。
13.根据权利要求12所述的移位寄存器，其特征在于：
在各双稳态电路中，所述第二的第一节点充电部包括第七开关元件，对该第七开关元件的第一电极和第二电极施加从该各双稳态电路的后一级的双稳态电路输出的状态信号，该第七开关元件的第三电极与所述第一节点连接。
14.根据权利要求1所述的移位寄存器，其特征在于：
各双稳态电路还具有第八开关元件，对该第八开关元件的第一电极施加所述第二时钟信号，该第八开关元件的第二电极与所述输出节点连接，对该第八开关元件的第三电极施加低电平的电位。
15.根据权利要求1所述的移位寄存器，其特征在于：
各双稳态电路还具有电容器，该电容器的一端与所述第一节点连接，该电容器的另一端与所述输出节点连接。
16.根据权利要求1所述的移位寄存器，其特征在于：
各双稳态电路还具有第九开关元件，对该第九开关元件的第一电极施加从该各双稳态电路之后第二级或者第三级的双稳态电路输出的状态信号，该第九开关元件的第二电极与所述输出节点连接，对该第九开关元件的第三电极施加低电平的电位。
17.根据权利要求1所述的移位寄存器，其特征在于：
从外部施加3个扫描完成用信号，该3个扫描完成用信号用于分别通过所述第一节点放电部使在所述多个双稳态电路中的最后级、最后级的前一级和最后级的前一级之更前一级的双稳态电路中包括的所述第一节点放电。
18.根据权利要求17所述的移位寄存器，其特征在于：
所述3个扫描完成用信号中，至少2个扫描完成用信号通过1个信号实现。
19.根据权利要求18所述的移位寄存器，其特征在于：
所述多个双稳态电路中的最后级、最后级的前一级和最后级的前一级之更前一级的双稳态电路的各个中，由所述第一节点充电部对所述第一节点进行充电之后，到由所述第一节点放电部对所述第一节点进行放电为止的期间，抑制所述第一时钟信号从低电平向高电平的变化。
20.根据权利要求17所述的移位寄存器，其特征在于：
所述多个双稳态电路中的最后级、最后级的前一级和最后级的前一级之更前一级的双稳态电路中的任一个包括第十开关元件，对该第十开关元件的第一电极施加所述扫描完成用信号，该第十开关元件的第二电极与所述输出节点连接，对该第十开关元件的第三电极施加低电平的电位。
21.根据权利要求1所述的移位寄存器，其特征在于：
使用非晶硅形成。
22.根据权利要求1所述的移位寄存器，其特征在于：
使用微晶硅形成。
23.根据权利要求1所述的移位寄存器，其特征在于：
使用多晶硅形成。
24.根据权利要求1所述的移位寄存器，其特征在于：
使用氧化物半导体形成。
25.一种扫描信号线驱动电路，其特征在于：
其是显示装置的扫描信号线驱动电路，驱动配置在显示部的多个扫描信号线，
所述扫描信号线驱动电路具备权利要求1所述的移位寄存器，
所述多个双稳态电路与所述多个扫描信号线1对1地对应设置，
各双稳态电路对与该各双稳态电路对应的扫描信号线施加从所述输出节点输出的状态信号作为扫描信号。
26.一种显示装置，其特征在于，包括：
显示部；和
权利要求25所述的扫描信号线驱动电路。
27.根据权利要求26所述的显示装置，其特征在于：
在所述显示部的一端侧和另一端侧这两侧设置有移位寄存器，该移位寄存器包括所述多个双稳态电路。
28.根据权利要求26所述的显示装置，其特征在于：
所述第奇数级的双稳态电路设置在所述显示部的一端侧，所述第偶数级的双稳态电路设置在所述显示部的另一端侧。
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