WO2018020613A1 - 駆動回路及び表示装置 - Google Patents

駆動回路及び表示装置 Download PDF

Info

Publication number
WO2018020613A1
WO2018020613A1 PCT/JP2016/072036 JP2016072036W WO2018020613A1 WO 2018020613 A1 WO2018020613 A1 WO 2018020613A1 JP 2016072036 W JP2016072036 W JP 2016072036W WO 2018020613 A1 WO2018020613 A1 WO 2018020613A1
Authority
WO
WIPO (PCT)
Prior art keywords
control
potential
signal
switching element
input
Prior art date
Application number
PCT/JP2016/072036
Other languages
English (en)
French (fr)
Inventor
佳久 ▲高▼橋
Original Assignee
堺ディスプレイプロダクト株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 堺ディスプレイプロダクト株式会社 filed Critical 堺ディスプレイプロダクト株式会社
Priority to US16/320,714 priority Critical patent/US10665196B2/en
Priority to PCT/JP2016/072036 priority patent/WO2018020613A1/ja
Priority to CN201680088016.XA priority patent/CN109564745B/zh
Publication of WO2018020613A1 publication Critical patent/WO2018020613A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G11C19/287—Organisation of a multiplicity of shift registers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0252—Improving the response speed

Definitions

  • the present invention relates to a drive circuit and a display device.
  • a liquid crystal display which is a representative flat panel display, is widely used not only in the field of medium-sized panels or small panels but also in the field of large panels for TVs and the like.
  • an active matrix type liquid crystal display device is widely used.
  • a display panel of an active matrix liquid crystal display device includes a plurality of source bus lines (video signal lines), a plurality of gate bus lines, a pixel formation portion, and the like.
  • the pixel formation portion is provided at a location where a plurality of source bus lines and a plurality of gate bus lines intersect, and is arranged in a matrix.
  • Each pixel forming unit includes a thin film transistor, a pixel capacitor for holding a pixel voltage value, and the like.
  • the gate terminal of the thin film transistor is connected to a gate bus line that passes through a location where the gate bus line and the source bus line intersect.
  • the source terminal of the thin film transistor is connected to a source bus line that passes through the location.
  • the active matrix liquid crystal display device includes a gate driver for driving the gate bus line, a source driver for driving the source bus line, and the like.
  • the gate driver (driving circuit) has a configuration in which a plurality of shift registers are connected so that the plurality of gate bus lines are sequentially selected for a predetermined period.
  • the gate driver sequentially outputs a drive signal from each stage shift register to each gate bus line based on a plurality of clock signals (see Patent Document 1).
  • a gate driver is provided on one side of the display panel, and gate bus lines are provided over almost the entire surface of the display panel. Due to the resistance component and stray capacitance caused by this, a delay in the drive signal occurs, and the fall time of the drive signal becomes longer. In particular, when the display panel becomes large, the length of the wiring also becomes long, and the delay of the drive signal may become more significant.
  • the present invention has been made in view of such circumstances, and an object thereof is to provide a driving circuit capable of suppressing a delay of a driving signal and a display device including the driving circuit.
  • a plurality of shift registers having switching elements whose conduction state between two controlled terminals is controlled by a signal input to the control terminal are connected to each other, and a plurality of clock signals are connected.
  • the drive circuit sequentially outputs a drive signal to each of a plurality of signal lines provided on the display panel based on the display circuit, wherein each of the plurality of shift registers has a predetermined clock signal input to the first controlled terminal.
  • the output switching element having the second controlled terminal connected to the output node from which the drive signal is output, and the first controlled terminal receiving a set signal that is at a high level during a predetermined set period, and switching the output
  • a first input switching element having a second controlled terminal connected to the control terminal of the element, and the output switch when a predetermined control signal is input.
  • a control unit that controls to apply a predetermined potential to the second controlled terminal of the driving element, and the low level potential of the predetermined clock signal is lower than the low level potential of the drive signal,
  • the predetermined control signal is input to the control unit at the falling edge of the predetermined clock signal that changes the potential of the output node from a high level to a low level.
  • the display device includes the drive circuit according to the embodiment of the present invention.
  • the delay of the drive signal can be suppressed.
  • FIG. 1 is a schematic diagram illustrating an example of a main part of a display device including the driving circuit of the present embodiment.
  • the display device of this embodiment is, for example, an active matrix liquid crystal display device.
  • the display device includes a gate driver (also referred to as a scanning signal line driving circuit) 100 as a driving circuit, a source driver (also referred to as a video signal line driving circuit) 200, a display panel 300, and the like.
  • the gate driver 100 is formed on the display panel 300 using, for example, amorphous silicon, polycrystalline silicon, microcrystalline silicon, an oxide semiconductor, or the like. More specifically, the gate driver 100 is formed on a light-transmitting pixel substrate (also referred to as an active matrix substrate or a cell array substrate).
  • a plurality of (j in the example of FIG. 1) source bus lines (video signal lines) SL1 to SLj are connected between the display panel 300 and the source driver 200.
  • a plurality (j in the example of FIG. 1) of gate bus lines GL1 to GLi are connected between the display panel 300 and the gate driver 100.
  • a pixel formation portion is provided at each of the intersections of the plurality of source bus lines and the plurality of gate bus lines.
  • the pixel formation unit is arranged in a matrix and includes a TFT (Thin Film Transistor), a pixel capacity for holding a pixel voltage value, and the like.
  • the source driver 200 outputs driving video signals to the source bus lines SL1 to SLj based on signals such as a digital video signal, a source start pulse signal, and a source clock signal output from a display control circuit (not shown).
  • the gate driver 100 includes a shift register group 110 in which a plurality of shift registers 10 are connected to each other.
  • each shift register 10 and the shift register group 110 are also simply referred to as shift registers.
  • the gate driver 100 sequentially outputs drive signals to the gate bus lines GL1 to GLi based on a gate start pulse signal GSP, a gate end pulse signal GEP, a clock signal GCK, and the like output from a display control circuit (not shown).
  • the clock signal GCK represents the clock signals of each phase as one.
  • the drive signal output to each of the gate bus lines GL1 to GLi is repeated every one vertical scanning period.
  • FIG. 2 is a circuit diagram showing a first example of the configuration of the shift register 10 in the drive circuit of the present embodiment
  • FIG. 3 is a time chart showing an example of the operation of the shift register 10 shown in FIG.
  • the shift register 10 includes thin film transistors M1 to M5 as five switching elements, one capacitor cap1, and the like.
  • the shift register 10 has terminals CKA, S1, R1, R2, Gout, and Qn.
  • the shift register 10 operates with a four-phase clock signal. Note that in this specification, the drain, source, and gate of a thin film transistor are also referred to as a first controlled terminal, a second controlled terminal, and a control terminal, respectively.
  • a predetermined clock signal CKA is input to the drain, an output thin film transistor M1 whose source is connected to an output node (Gout) from which a drive signal is output, and a predetermined set to the drain.
  • the signal S1 (Qn-2) is input, the first input thin film transistor M3 whose source is connected to the gate of the output thin film transistor M1, the drain is connected to the source of the output thin film transistor M1, and a predetermined potential Vgl is applied to the source.
  • the predetermined potential Vgl is a low level potential of the drive signal output from the output node (Gout).
  • the gate and drain of the first input thin film transistor M3 are connected.
  • a capacitor cap1 is connected between the gate and source of the output thin film transistor M1.
  • the control thin film transistor M5 functions as a control unit.
  • a connection point between the source of the first input thin film transistor M3 and the gate of the output thin film transistor M1 is referred to as an output control node (netA).
  • the shift register 10 has a drain connected to a predetermined clock signal CKA, a source connected to an output node (Qn) from which an output signal output to another shift register is output, and a gate connected to the gate of the output thin film transistor M1.
  • the thin film transistor M2 is connected to the first input thin film transistor M3, the drain is connected to the source of the first input thin film transistor M3, the predetermined reset signal R2 is input to the gate, and the second input thin film transistor M4 is connected to the predetermined potential Vpl.
  • the high level potential of the clock signal CKA is represented by Vgh, and the low level potential is represented by Vpl.
  • the set signal S1 is the output signal Qn-2 of the shift register two stages before the shift register.
  • the reset signal R2 is the output signal Qn + 3 of the shift register that is three stages after the shift register.
  • the control signal R1 is the output signal Qn + 2 of the shift register that is two stages after the shift register.
  • the low level potential Vpl of the clock signal CKA is lower than the low level potential Vgl of the drive signal (Vpl ⁇ Vgl).
  • the potential Vpl can be set to ⁇ 11 V, for example, and the potential Vgl can be set to ⁇ 6 V, for example, but the numerical value is not limited thereto.
  • the operation of the shift register 10 of the first embodiment will be described.
  • the first input thin film transistor M3 is turned on, and the capacitor cap1 is charged (precharged).
  • the potential of the output control node (netA) changes from the low level to the high level, and the output thin film transistor M1 is turned on.
  • the clock signal CKA is at a low level (potential Vpl) between time points t1 and t2 when the set signal S1 is at a high level (also referred to as a set period)
  • the potential of the output node (Gout) is It is maintained at a low level (potential Vpl).
  • the set signal S1 changes from high level to low level. Since the reset signal R2 is at a low level, the second input thin film transistor M4 is in an off state. For this reason, the output control node (netA) is in a floating state.
  • the clock signal CKA changes from the low level to the high level at time t2
  • the charge charged in the capacitor cap1 maintains the potential difference between the output control node (netA) and the output node (Gout), so that the output thin film transistor M1
  • the potential of the output control node (netA) also rises (netA is bootstrapped).
  • the output thin film transistor M1 is turned on, and the potential of the output node (Gout) rises.
  • a period between the time point t2 and a later-described t3 is also referred to as a selection period.
  • the clock signal CKA changes from the high level to the low level (potential Vpl).
  • the output thin film transistor M1 is in the on state, so that the potential of the output node (Gout) decreases as the drain potential of the output thin film transistor M1 decreases.
  • the potential of the output control node (netA) also decreases with the decrease of the potential of the output node (Gout). At this time, the potential of the output node (Gout) tends to decrease toward the low-level potential Vpl of the clock signal CKA.
  • the control signal R1 changes from the low level to the high level. That is, the predetermined control signal R1 is input to the gate of the control thin film transistor M5 at the time of falling of the predetermined clock signal CKA. As a result, the control thin film transistor M5 is turned on, and the potential of the output node (Gout) tends to decrease toward the source potential Vgl of the control thin film transistor M5. As a result, since the potential Vpl ⁇ the potential Vgl, the potential of the output node (Gout) is between the potential Vpl and the potential Vgl.
  • the potential of the output node (Gout) is a potential between the low-level potential Vpl of the clock signal and the low-level potential Vgl of the drive signal, and the potential at the fall of the drive signal of the output node (Gout) ( The lowest value) can be made lower than the low-level potential Vgl of the drive signal, and so-called undershoot can be applied.
  • the fall time of the drive signal can be shortened, and the drive signal can be fallen with a time constant shorter than the time constant limited by the resistance component and stray capacitance of the gate bus line.
  • the delay of the drive signal can be suppressed.
  • the fall time can be, for example, the time from 90% to 10% of the peak value.
  • the predetermined reset signal R2 is input at a time (time t4 in FIG. 3) after the time (time t3 in FIG. 3) when the predetermined control signal R1 is input.
  • the second input thin film transistor M4 When the reset signal R2 is input (that is, when the reset signal R2 changes from the low level to the high level), the second input thin film transistor M4 is turned on, and the potential of the output control node (netA) decreases to the low level. . As a result, the potential of the output node (Gout) becomes the low-level potential Vgl of the drive signal. That is, after the undershoot is applied, the potential of the output node (Gout) can be maintained at a predetermined potential (low-level potential Vgl of the drive signal).
  • FIG. 4 is a circuit diagram showing a second example of the configuration of the shift register 10 in the drive circuit of the present embodiment
  • FIG. 5 is a time chart showing an example of the operation of the shift register 10 shown in FIG.
  • the difference from the first embodiment shown in FIG. 2 is that a control thin film transistor M15 is provided, and the potentials connected to the sources of the control thin film transistors M5 and M15 are Vpl and Vgl, respectively.
  • the drain is connected to the source of the output thin film transistor M1, the predetermined potential Vpl is applied to the source, and the first control signal R1 is input to the gate.
  • the output thin film transistor M1 includes a second control thin film transistor M15 having a drain connected to the source, a predetermined potential Vgl applied to the source, and a second control signal R3 input to the gate.
  • the first control signal R1 is an output signal of a shift register that is two stages after the shift register
  • the second control signal R3 is an output signal of a shift register that is four stages after the shift register.
  • the first control thin film transistor M5 and the second control thin film transistor M15 have a function as a control unit.
  • the clock signal CKA changes from the high level to the low level (potential Vpl).
  • the output thin film transistor M1 is in the on state, so that the potential of the output node (Gout) decreases as the drain potential of the output thin film transistor M1 decreases.
  • the potential of the output control node (netA) also decreases with the decrease of the potential of the output node (Gout). At this time, the potential of the output node (Gout) tends to decrease toward the low-level potential Vpl of the clock signal CKA.
  • the first control signal R1 changes from the low level to the high level. That is, the predetermined first control signal R1 is input to the gate of the first control thin film transistor M5 at the falling point of the predetermined clock signal CKA. As a result, the first control thin film transistor M5 is turned on, and the potential of the output node (Gout) tends to decrease toward the source potential Vpl of the control thin film transistor M5. As a result, the potential of the output node (Gout) becomes the potential Vpl.
  • the potential of the output node (Gout) becomes the low-level potential Vpl of the clock signal, and the potential (minimum value) at the fall of the drive signal of the output node (Gout) is lower than the low-level potential Vgl of the drive signal.
  • the potential can be set, and so-called undershoot can be applied.
  • the fall time of the drive signal can be shortened, and the drive signal can be fallen with a time constant shorter than the time constant limited by the resistance component and stray capacitance of the gate bus line.
  • the delay of the drive signal can be suppressed.
  • the second embodiment has one thin film transistor.
  • the second embodiment has an advantage that the fall time of the drive signal can be further shortened because the amount of undershoot when the drive signal of the output node (Gout) falls is larger.
  • the second control signal R3 changes from the low level to the high level. That is, the predetermined second control signal R3 is input to the gate of the second control thin film transistor M15 at a time point after the falling point of the predetermined clock signal CKA.
  • the first control signal R1 changes from the high level to the low level. Accordingly, the first control thin film transistor M5 is turned off and the second control thin film transistor M15 is turned on, so that the potential of the output node (Gout) is changed from the potential Vpl to the potential Vgl.
  • the predetermined reset signal R2 is input between the input time point of the first control signal R1 (time point t13 in FIG. 5) and the input time point of the second control signal R2 (time point t15 in FIG. 5).
  • the second input thin film transistor M4 When the reset signal R2 is input (that is, when the reset signal R2 changes from the low level to the high level), the second input thin film transistor M4 is turned on, and the potential of the output control node (netA) decreases to the low level. . At this time, the potential of the output node remains the low-level potential Vpl of the clock signal. That is, after applying the undershoot, the potential of the output node can be maintained at the predetermined potential Vpl. Since the second control signal R3 is input after the reset signal R2 is input, the second control thin film transistor M15 is turned on, and the low-level potential Vgl of the drive signal is applied to the source of the second control thin film transistor M15. Therefore, the potential of the output node can be maintained at a predetermined potential (low-level potential Vgl of the drive signal).
  • the clock signal has four phases
  • the clock signal is not limited to four phases.
  • the case of an 8-phase clock signal will be described below.
  • FIG. 6 is a circuit diagram showing a third example of the configuration of the shift register 10 in the drive circuit of the present embodiment
  • FIG. 7 is a time chart showing an example of the operation of the shift register 10 shown in FIG.
  • the difference from the shift register 10 of the first embodiment shown in FIG. 2 is that it includes thin film transistors M6 to M11 and that it has terminals CKC and CKD because it uses an 8-phase clock signal.
  • the fall time of the drive signal can be shortened, and the drive signal can be fallen with a time constant shorter than the time constant limited by the resistance component and stray capacitance of the gate bus line.
  • the delay of the drive signal can be suppressed.
  • the potential of the output node (Gout) can be maintained at a predetermined potential (low-level potential Vgl of the drive signal).
  • a plurality of shift registers each having a switching element whose conduction state between two controlled terminals is controlled by a signal input to the control terminal are connected to each other and based on a plurality of clock signals.
  • a driving circuit for sequentially outputting a driving signal to each of a plurality of signal lines arranged on the display panel, wherein each of the plurality of shift registers is driven by inputting a predetermined clock signal to a first controlled terminal.
  • An output switching element in which a second controlled terminal is connected to an output node from which a signal is output, and a set signal that is at a high level during a predetermined set period are input to the first controlled terminal, and the output switching element
  • the predetermined control signal is input to the control unit at the falling edge of the predetermined clock signal that changes the potential of the output node from the high level to the low level.
  • a plurality of shift registers having switching elements are connected to each other, and sequentially output a drive signal to each of a plurality of signal lines provided on the display panel based on a plurality of clock signals.
  • Each of the plurality of shift registers includes an output switching element in which a predetermined clock signal is input to a first controlled terminal (drain) and a second controlled terminal (source) is connected to an output node from which a drive signal is output.
  • the first controlled terminal (drain) is supplied with a set signal that is at a high level during a predetermined set period, and the second controlled terminal (source) is connected to the control terminal (gate) of the output switching element.
  • An input switching element and a control unit that controls to apply a predetermined potential to a second controlled terminal (source) of the output switching element based on the control signal when a predetermined control signal is input. .
  • the low level potential of the predetermined clock signal is lower than the low level potential of the drive signal, and at the falling point of the predetermined clock signal that changes the potential of the output node from the high level to the low level, A predetermined control signal is input to the control unit.
  • each shift register is roughly as follows.
  • a predetermined set signal (which is at a high level during the set period) is input to the drain of the first input switching element, the drain and gate of the first input switching element are connected.
  • the switching element is turned on, and the potential of the output control node (netA) to which the source of the first input switching element and the gate of the output switching element are connected rises toward the high level of the set signal.
  • a predetermined clock signal is input to the drain of the output switching element, the gate of the output switching element is connected to the output control node (netA), and since the potential is high, the output switching element is turned on. In this state, the output node becomes high level, and the drive signal is output.
  • the output switching element When the predetermined clock signal changes from the high level to the low level, the output switching element is in the on state, so that the potential of the output node decreases as the drain potential of the output switching element decreases.
  • the gate bus line is connected to the output node, the drive signal is delayed by the resistance component and the stray capacitance of the gate bus line, and the fall time of the drive signal becomes long.
  • a control unit is provided, and the low level potential of the predetermined clock signal is set lower than the low level potential of the drive signal, and the rising of the predetermined clock signal that changes the potential of the output node from the high level to the low level.
  • a predetermined control signal is inputted to the control unit at the time of going down.
  • the output switching element is turned on, so that the potential of the output node is lower than the low level potential of the clock signal (the low level potential of the drive signal). Descends toward (potential).
  • the predetermined potential is the low level potential of the predetermined clock signal
  • the potential of the output node is the low level potential of the clock signal.
  • the potential of the output node is a potential between the low level potential of the clock signal and the low level potential of the drive signal.
  • the potential of the output node at the falling edge of the clock signal can be made lower than the low level potential of the drive signal, and so-called undershoot can be applied.
  • the fall time of the drive signal can be shortened, and the drive signal can be fallen with a time constant shorter than the time constant limited by the resistance component and stray capacitance of the gate bus line.
  • the delay of the drive signal can be suppressed.
  • the control unit includes a first controlled terminal connected to the second controlled terminal of the output switching element, and a low level of the driving signal is connected to the second controlled terminal.
  • the predetermined control signal to be conducted is input to a control terminal of the control switching element.
  • the first controlled terminal (drain) is connected to the second controlled terminal (source) of the output switching element, and the low-level potential of the drive signal is applied to the second controlled terminal (source).
  • a switching element for control is provided.
  • a predetermined control signal is input to the control terminal (gate) of the control switching element at the falling edge of the predetermined clock signal that changes the potential of the output node from the high level to the low level.
  • the output switching element When the predetermined clock signal changes from the high level to the low level, the output switching element is turned on, so that the potential of the output node is lower than the low level potential of the clock signal (the low level potential of the drive signal). Descends toward (potential).
  • a predetermined control signal is input to the gate of the control switching element, the control switching element is turned on, and the low level potential of the drive signal is applied to the source of the control switching element. Falls toward the low level potential of the drive signal.
  • the potential of the output node becomes a potential between the low level potential of the clock signal and the low level potential of the drive signal, and the potential (minimum value) at the time of falling of the drive signal of the output node is
  • the potential can be lower than the low level potential, and so-called undershoot can be applied.
  • the fall time of the drive signal can be shortened, and the drive signal can be fallen with a time constant shorter than the time constant limited by the resistance component and stray capacitance of the gate bus line.
  • the delay of the drive signal can be suppressed.
  • each of the plurality of shift registers is connected to an output control node to which a control terminal of the output switching element and a second controlled terminal of the first input switching element are connected.
  • a second input switching element wherein one controlled terminal is connected, a low-level potential is applied to the second controlled terminal, and a reset signal that is at a high level during a predetermined reset period is input to the control terminal; The reset period starts at a time after the time when the predetermined control signal is input.
  • Each of the plurality of shift registers has a first output terminal connected to an output control node (also referred to as netA) connected to a control terminal (gate) of the output switching element and a second controlled terminal (source) of the first input switching element.
  • the reset period is started at a time after the time when a predetermined control signal is input.
  • the second input switching element When a reset signal is input (that is, when the reset signal changes from a low level to a high level), the second input switching element is turned on, and the potential of the output control node (netA) drops to a low level. As a result, the potential of the output node becomes the low level potential of the drive signal. That is, after applying the undershoot, the potential of the output node can be maintained at a predetermined potential (low-level potential of the drive signal).
  • the control unit includes a first controlled terminal connected to the second controlled terminal of the output switching element, and a low level of the predetermined clock signal is connected to the second controlled terminal.
  • a first controlled switching element to which a potential of a level is applied, a first controlled terminal connected to the second controlled terminal of the output switching element, and a low level of the drive signal is connected to the second controlled terminal.
  • a second control switching element to which a potential is applied, and at the time of falling of the predetermined clock signal that changes the potential of the output node from a high level to a low level, two of the first control switching elements
  • a first control signal for conducting between controlled terminals is input to the control terminal of the first control switching element, and the potential of the output node is changed from a high level to a low level.
  • a second control signal for conducting between the two controlled terminals of the second control switching element is input to the control terminal of the second control switching element at a time after the falling edge of the predetermined clock signal. Is done.
  • the control unit has a first controlled terminal (drain) connected to the second controlled terminal (source) of the output switching element, and applies a low level potential of a predetermined clock signal to the second controlled terminal (source).
  • the first controlled switching element (drain) is connected to the first controlled switching element and the second controlled terminal (source) of the output switching element, and the low level of the drive signal is connected to the second controlled terminal (source) And a second control switching element to which the potential is applied.
  • the first control signal is input to the control terminal (gate) of the first control switching element at the falling edge of a predetermined clock signal that changes the potential of the output node from the high level to the low level. Thereby, electrical connection is established between the first controlled terminal (drain) and the second controlled terminal (source) of the first control switching element.
  • the second control signal is input to the control terminal (gate) of the second control switching element at a time after the falling point of the predetermined clock signal that changes the potential of the output node from the high level to the low level. . Thereby, electrical connection is established between the first controlled terminal (drain) and the second controlled terminal (source) of the second control switching element.
  • the output switching element When the predetermined clock signal changes from the high level to the low level, the output switching element is turned on, so that the potential of the output node is lower than the low level potential of the clock signal (the low level potential of the drive signal). Descends toward (potential).
  • the first control signal is input to the gate of the first control switching element, the first control switching element is turned on, and the low-level potential of the clock signal is applied to the source of the first control switching element. Therefore, the potential of the output node decreases toward the low level potential of the clock signal.
  • the potential of the output node becomes the low level potential of the clock signal, and the potential of the output node can be made lower than the low level potential of the drive signal, so-called undershoot can be applied.
  • the fall time of the drive signal can be shortened, and the drive signal can be fallen with a time constant shorter than the time constant limited by the resistance component and stray capacitance of the gate bus line.
  • the delay of the drive signal can be suppressed.
  • the second control switching element When the second control signal is input to the gate of the second control switching element at a time after the falling edge of the predetermined clock signal, the second control switching element is turned on, and the source of the second control switching element Since the low level potential of the drive signal is applied to the output node, the potential of the output node can be the low level potential of the drive signal.
  • each of the plurality of shift registers is connected to an output control node to which a control terminal of the output switching element and a second controlled terminal of the first input switching element are connected.
  • a second input switching element wherein one controlled terminal is connected, a low-level potential is applied to the second controlled terminal, and a reset signal that is at a high level during a predetermined reset period is input to the control terminal; The reset period is started between the input time point of the first control signal and the input time point of the second control signal.
  • Each of the plurality of shift registers has a first output terminal connected to an output control node (also referred to as netA) to which a control terminal (gate) of the output switching element and a second controlled terminal (source) of the first input switching element are connected.
  • a switching element for second input to which a control terminal (drain) is connected, a low-level potential is applied to the second controlled terminal, and a reset signal that becomes high level during a predetermined reset period is input to the control terminal (gate) Is provided. The reset period is started between the input time point of the first control signal and the input time point of the second control signal.
  • the second input switching element When a reset signal is input (that is, when the reset signal changes from a low level to a high level), the second input switching element is turned on, and the potential of the output control node (netA) drops to a low level. Thereby, after undershooting, the potential of the output node can be maintained at a predetermined potential (low level potential of the clock signal) provided by the first control switching element. Since the second control signal is input after the reset signal is input, the second control switching element is turned on, and the low-level potential of the drive signal is applied to the source of the second control switching element. Therefore, the potential of the output node can be maintained at a predetermined potential (low level potential of the drive signal) provided by the second control switching element. At the time when the second control switching element is turned on or before that time, the input of the first control signal is stopped and the first control switching element is turned off.
  • the display device includes the drive circuit according to the present embodiment.
  • a display device capable of suppressing the delay of the drive signal can be realized.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Shift Register Type Memory (AREA)

Abstract

駆動信号の遅延を抑制することができる駆動回路及び表示装置を提供する。　複数のシフトレジスタそれぞれは、第一被制御端子に所定のクロック信号が入力され、駆動信号が出力される出力ノードに第二被制御端子が接続された出力用スイッチング素子と、第一被制御端子に所定のセット期間にハイレベルとなるセット信号が入力され、出力用スイッチング素子の制御端子に第二被制御端子が接続された第一入力用スイッチング素子と、所定の制御信号が入力されたときに、出力用スイッチング素子の第二被制御端子に所定電位を付与すべく制御する制御部とを備え、所定のクロック信号のローレベルの電位は、駆動信号のローレベルの電位より低い電位であり、出力ノードの電位をハイレベルからローレベルへ変化させる所定のクロック信号の立ち下り時点に、制御部に所定の制御信号が入力される。

Description

駆動回路及び表示装置
　本発明は、駆動回路及び表示装置に関する。
　近年、フラットパネルディスプレイの代表である液晶ディスプレイ（ＬＣＤ）は、中型パネルまたは小型パネルの分野だけでなくＴＶ用等の大型パネルの分野でも広く用いられている。このような液晶ディスプレイでは、アクティブマトリクス型の液晶表示装置が広く使用されている。
　アクティブマトリクス型の液晶表示装置の表示パネルは、複数のソースバスライン（映像信号線）、複数のゲートバスライン及び画素形成部などを備える。画素形成部は、複数のソースバスラインと複数のゲートバスラインとが交差する箇所に設けられ、マトリクス状に配置されている。各画素形成部は、薄膜トランジスタ及び画素電圧値を保持するための画素容量などを備える。薄膜トランジスタのゲート端子は、ゲートバスラインとソースバスラインが交差する箇所を通過するゲートバスラインに接続されている。また、薄膜トランジスタのソース端子は、当該箇所を通過するソースバスラインに接続されている。また、アクティブマトリクス型の液晶表示装置は、ゲートバスラインを駆動するためゲートドライバ及びソースバスラインを駆動するためのソースドライバなど備える。
　一つのソースバスラインは、複数行分の画素電圧値を示す映像信号を同時に伝達することができない。このため、マトリクス状に配置された画素形成部内の画素容量への映像信号の書き込み（充電）は１行ずつ順次に行う必要がある。そこで、複数のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバ（駆動回路）は、シフトレジスタが複数段接続された構成をなす。ゲートドライバは、複数のクロック信号に基づいて、各段のシフトレジスタから各ゲートバスラインへ駆動信号を順次出力する（特許文献１参照）。
特許第５１３２８１８号公報
　しかし、特許文献１に開示されたような従来の表示装置は、例えば、表示パネルの一辺側にゲートドライバを設け、表示パネルのほぼ全面に亘ってゲートバスラインが配設されているため、配線に起因する抵抗成分及び浮遊容量によって駆動信号の遅延が発生し、駆動信号の立ち下り時間が長くなる。特に、表示パネルが大型になると配線の長さも長くなり、一層駆動信号の遅延が顕著になる場合がある。
　本発明は斯かる事情に鑑みてなされたものであり、駆動信号の遅延を抑制することができる駆動回路及び該駆動回路を備える表示装置を提供することを目的とする。
　本発明の実施の形態に係る駆動回路は、二つの被制御端子間の導通状態が制御端子に入力される信号により制御されるスイッチング素子を有する複数のシフトレジスタが互いに接続され、複数のクロック信号に基づいて表示パネルに配設された複数の信号線のそれぞれに駆動信号を順次出力する駆動回路であって、前記複数のシフトレジスタそれぞれは、第一被制御端子に所定のクロック信号が入力され、駆動信号が出力される出力ノードに第二被制御端子が接続された出力用スイッチング素子と、第一被制御端子に所定のセット期間にハイレベルとなるセット信号が入力され、前記出力用スイッチング素子の制御端子に第二被制御端子が接続された第一入力用スイッチング素子と、所定の制御信号が入力されたときに、前記出力用スイッチング素子の前記第二被制御端子に所定電位を付与すべく制御する制御部とを備え、前記所定のクロック信号のローレベルの電位は、前記駆動信号のローレベルの電位より低い電位であり、前記出力ノードの電位をハイレベルからローレベルへ変化させる前記所定のクロック信号の立ち下り時点に、前記制御部に前記所定の制御信号が入力される。
　本発明の実施の形態に係る表示装置は、本発明の実施の形態に係る駆動回路を備える。
　本発明によれば、駆動信号の遅延を抑制することができる。
本実施の形態の駆動回路を備える表示装置の要部の一例を示す模式図である。 本実施の形態の駆動回路内のシフトレジスタの構成の第１実施例を示す回路図である。 図２に示すシフトレジスタの動作の一例を示すタイムチャートである。 本実施の形態の駆動回路内のシフトレジスタの構成の第２実施例を示す回路図である。 図４に示すシフトレジスタの動作の一例を示すタイムチャートである。 本実施の形態の駆動回路内のシフトレジスタの構成の第３実施例を示す回路図である。 図６に示すシフトレジスタの動作の一例を示すタイムチャートである。
　以下、本発明の実施の形態について図面に基づいて説明する。図１は本実施の形態の駆動回路を備える表示装置の要部の一例を示す模式図である。本実施の形態の表示装置は、例えば、アクティブマトリクス型の液晶表示装置である。図１に示すように、表示装置は、駆動回路としてのゲートドライバ（走査信号線駆動回路とも称する）１００、ソースドライバ（映像信号線駆動回路とも称する）２００、表示パネル３００などを備える。なお、ゲートドライバ１００は、例えば、アモルファスシリコン、多結晶シリコン、微結晶シリコン、酸化物半導体などを用いて、表示パネル３００上に形成されている。より具体的には、ゲートドライバ１００は、透光性の画素基板（アクティブマトリクス基板、セル・アレイ基板ともいう）上に形成されている。
　表示パネル３００とソースドライバ２００との間には、複数（図１の例ではｊ）のソースバスライン（映像信号線）ＳＬ１～ＳＬｊが接続されている。また、表示パネル３００とゲートドライバ１００との間には、複数（図１の例ではｊ）のゲートバスラインＧＬ１～ＧＬｉが接続されている。複数のソースバスラインと複数のゲートバスラインとが交差する箇所それぞれには画素形成部が設けられている。画素形成部は、マトリクス状に配置され、ＴＦＴ（Thin Film Transistor）及び画素電圧値を保持するための画素容量などを備える。
　ソースドライバ２００は、不図示の表示制御回路から出力されるデジタル映像信号、ソーススタートパルス信号、ソースクロック信号などの信号に基づいて、各ソースバスラインＳＬ１～ＳＬｊに駆動用映像信号を出力する。
　ゲートドライバ１００は、複数のシフトレジスタ１０が互いに接続されたシフトレジスタ群１１０を備える。なお、本明細書では、便宜上、各シフトレジスタ１０及びシフトレジスタ群１１０を単にシフトレジスタとも称する。
　ゲートドライバ１００は、不図示の表示制御回路から出力されるゲートスタートパルス信号ＧＳＰ、ゲートエンドパルス信号ＧＥＰ、クロック信号ＧＣＫなどに基づいて、各ゲートバスラインＧＬ１～ＧＬｉへ駆動信号を順番に出力する。便宜上、クロック信号ＧＣＫは、各相のクロック信号を一つに纏めて表している。なお、各ゲートバスラインＧＬ１～ＧＬｉへ駆動信号の出力は、１垂直走査期間の都度繰り返される。
　図２は本実施の形態の駆動回路内のシフトレジスタ１０の構成の第１実施例を示す回路図であり、図３は図２に示すシフトレジスタ１０の動作の一例を示すタイムチャートである。図２に示すように、シフトレジスタ１０は、５個のスイッチング素子としての薄膜トランジスタＭ１～Ｍ５、１個のキャパシタｃａｐ１などを備える。また、シフトレジスタ１０は、端子ＣＫＡ、Ｓ１、Ｒ１、Ｒ２、Ｇｏｕｔ、Ｑｎを有する。シフトレジスタ１０は、４相のクロック信号によって動作する。なお、本明細書において、薄膜トランジスタのドレイン、ソース及びゲートは、それぞれ第一被制御端子、第二被制御端子及び制御端子とも称する。
　図２に示すように、シフトレジスタ１０は、ドレインに所定のクロック信号ＣＫＡが入力され、駆動信号が出力される出力ノード（Ｇｏｕｔ）にソースが接続された出力用薄膜トランジスタＭ１、ドレインに所定のセット信号Ｓ１（Ｑｎ－２）が入力され、出力用薄膜トランジスタＭ１のゲートにソースが接続された第一入力用薄膜トランジスタＭ３、出力用薄膜トランジスタＭ１のソースにドレインが接続され、ソースに所定電位Ｖｇｌが印加された制御用薄膜トランジスタＭ５を備える。所定電位Ｖｇｌは、出力ノード（Ｇｏｕｔ）から出力される駆動信号のローレベルの電位となる。第一入力用薄膜トランジスタＭ３のゲートとドレインとは接続されている。出力用薄膜トランジスタＭ１のゲート・ソース間にはキャパシタｃａｐ１が接続されている。なお、制御用薄膜トランジスタＭ５は、制御部としての機能を有する。第一入力用薄膜トランジスタＭ３のソースと出力用薄膜トランジスタＭ１のゲートとの接続箇所は、出力制御ノード（ｎｅｔＡ）と称する。
　また、シフトレジスタ１０は、ドレインに所定のクロック信号ＣＫＡが入力され、別のシフトレジスタへ出力する出力信号が出力される出力ノード（Ｑｎ）にソースが接続され、ゲートが出力用薄膜トランジスタＭ１のゲートに接続された薄膜トランジスタＭ２、ドレインが第一入力用薄膜トランジスタＭ３のソースに接続され、ゲートに所定のリセット信号Ｒ２が入力され、ソースが所定電位Ｖｐｌに接続された第二入力用薄膜トランジスタＭ４を備える。
　クロック信号ＣＫＡのハイレベルの電位をＶｇｈで表し、ローレベルの電位をＶｐｌで表す。セット信号Ｓ１は、当該シフトレジスタよりも２段前のシフトレジスタの出力信号Ｑｎ－２である。また、リセット信号Ｒ２は、当該シフトレジスタよりも３段後のシフトレジスタの出力信号Ｑｎ＋３である。また、制御信号Ｒ１は、当該シフトレジスタよりも２段後のシフトレジスタの出力信号Ｑｎ＋２である。
　そして、クロック信号ＣＫＡのローレベルの電位Ｖｐｌは、駆動信号のローレベルの電位Ｖｇｌより低い（Ｖｐｌ＜Ｖｇｌ）。なお、電位Ｖｐｌは、例えば、－１１Ｖとすることができ、電位Ｖｇｌは、例えば、－６Ｖとすることができるが、数値はこれらに限定されない。
　次に、第１実施例のシフトレジスタ１０の動作について説明する。図３に示すように、時点ｔ１において、セット信号Ｓ１が入力されると、第一入力用薄膜トランジスタＭ３はオン状態となり、キャパシタｃａｐ１が充電（プリチャージ）される。これにより、出力制御ノード（ｎｅｔＡ）の電位は、ローレベルからハイレベルに変化し、出力用薄膜トランジスタＭ１はオン状態となる。しかし、セット信号Ｓ１がハイレベルとなる時点ｔ１とｔ２との間（セット期間とも称する）においては、クロック信号ＣＫＡがローレベル（電位Ｖｐｌ）となっているので、出力ノード（Ｇｏｕｔ）の電位はローレベル（電位Ｖｐｌ）で維持される。
　時点ｔ２において、セット信号Ｓ１がハイレベルからローレベルに変化する。リセット信号Ｒ２がローレベルであるため第二入力用薄膜トランジスタＭ４はオフ状態となっている。このため、出力制御ノード（ｎｅｔＡ）はフローティング状態となる。そして、時点ｔ２において、クロック信号ＣＫＡがローレベルからハイレベルに変化すると、キャパシタｃａｐ１に充電された電荷が出力制御ノード（ｎｅｔＡ）と出力ノード（Ｇｏｕｔ）との電位差を保つため、出力用薄膜トランジスタＭ１のドレインの電位の上昇に伴って出力制御ノード（ｎｅｔＡ）の電位も上昇する（ｎｅｔＡがブートストラップされる）。その結果、出力用薄膜トランジスタＭ１がオン状態になり、出力ノード（Ｇｏｕｔ）の電位が上昇する。時点ｔ２と後述のｔ３との間を選択期間とも称する。
　時点ｔ３において、クロック信号ＣＫＡがハイレベルからローレベル（電位Ｖｐｌ）に変化する。時点ｔ３においては、出力用薄膜トランジスタＭ１はオン状態となっているので、出力用薄膜トランジスタＭ１のドレインの電位の低下に伴って出力ノード（Ｇｏｕｔ）の電位は低下する。また、出力ノード（Ｇｏｕｔ）の電位の低下に伴って出力制御ノード（ｎｅｔＡ）の電位も低下する。このとき、出力ノード（Ｇｏｕｔ）の電位は、クロック信号ＣＫＡのローレベルの電位Ｖｐｌに向かって下降しようとする。
　一方、時点ｔ３においては、制御信号Ｒ１がローレベルからハイレベルに変化する。すなわち、所定のクロック信号ＣＫＡの立ち下り時点に制御用薄膜トランジスタＭ５のゲートに所定の制御信号Ｒ１が入力される。これにより、制御用薄膜トランジスタＭ５はオンし、出力ノード（Ｇｏｕｔ）の電位は、制御用薄膜トランジスタＭ５のソースの電位Ｖｇｌに向かって下降しようとする。結果として、電位Ｖｐｌ＜電位Ｖｇｌであるので、出力ノード（Ｇｏｕｔ）の電位は、電位Ｖｐｌと電位Ｖｇｌとの間の電位になる。
　すなわち、出力ノード（Ｇｏｕｔ）の電位は、クロック信号のローレベルの電位Ｖｐｌと駆動信号のローレベルの電位Ｖｇｌとの間の電位となり、出力ノード（Ｇｏｕｔ）の駆動信号の立ち下り時の電位（最低値）を駆動信号のローレベルの電位Ｖｇｌより低い電位にすることができ、いわゆるアンダーシュートをかけることができる。これにより、駆動信号の立ち下り時間を短くすることができ、ゲートバスラインの抵抗成分及び浮遊容量によって制限される時定数よりも短い時定数で駆動信号を立ち下げることができる。また、駆動信号の遅延を抑制することができる。なお、立ち下り時間は、例えば、波高値の９０％から１０％に下降するまでの時間とすることができる。
　時点ｔ４において、リセット信号Ｒ２がローレベルからハイレベルに変化すると、第二入力用薄膜トランジスタＭ４はオン状態となり、出力制御ノード（ｎｅｔＡ）の電位はローレベルまで低下する。出力用薄膜トランジスタＭ１はオフ状態となるが、時点ｔ４において、制御信号Ｒ１がハイレベルのままであるので、制御用薄膜トランジスタＭ５はオン状態であり、出力ノード（Ｇｏｕｔ）の電位は、駆動信号のローレベルの電位Ｖｇｌとなる。なお、リセット信号Ｒ２がハイレベルとなっている期間をリセット期間とも称する。
　上述のように、所定の制御信号Ｒ１が入力された時点（図３において時点ｔ３））より後の時点（図３において時点ｔ４）に所定のリセット信号Ｒ２が入力される。
　リセット信号Ｒ２が入力されると（すなわち、リセット信号Ｒ２がローレベルからハイレベルに変化すると）、第二入力用薄膜トランジスタＭ４はオン状態となり、出力制御ノード（ｎｅｔＡ）の電位はローレベルまで低下する。これにより、出力ノード（Ｇｏｕｔ）の電位は、駆動信号のローレベルの電位Ｖｇｌとなる。すなわち、アンダーシュートをかけた後に、出力ノード（Ｇｏｕｔ）の電位を所定の電位（駆動信号のローレベルの電位Ｖｇｌ）に維持することができる。
　図４は本実施の形態の駆動回路内のシフトレジスタ１０の構成の第２実施例を示す回路図であり、図５は図４に示すシフトレジスタ１０の動作の一例を示すタイムチャートである。図２に示す第１実施例との相違点は、制御用薄膜トランジスタＭ１５を備えるとともに、制御用薄膜トランジスタＭ５、Ｍ１５のソースに接続される電位を、それぞれＶｐｌ、Ｖｇｌとした点である。
　すなわち、第２実施例のシフトレジスタ１０は、出力用薄膜トランジスタＭ１のソースにドレインが接続され、ソースに所定電位Ｖｐｌが印加され、ゲートに第一制御信号Ｒ１が入力される第一制御用薄膜トランジスタＭ５、出力用薄膜トランジスタＭ１のソースにドレインが接続され、ソースに所定電位Ｖｇｌが印加され、ゲートに第二制御信号Ｒ３が入力される第二制御用薄膜トランジスタＭ１５を備える。第一制御信号Ｒ１は、当該シフトレジスタより２段後のシフトレジスタの出力信号であり、第二制御信号Ｒ３は、当該シフトレジスタより４段後のシフトレジスタの出力信号である。なお、第一制御用薄膜トランジスタＭ５、第二制御用薄膜トランジスタＭ１５は、制御部としての機能を有する。
　次に、第２実施例のシフトレジスタ１０の動作について説明する。図５において、時点ｔ１１から時点ｔ１３の直前までの動作は、図３における時点ｔ１から時点ｔ３の直前までと同様であるので、説明は省略する。
　時点ｔ１３において、クロック信号ＣＫＡがハイレベルからローレベル（電位Ｖｐｌ）に変化する。時点ｔ１３においては、出力用薄膜トランジスタＭ１はオン状態となっているので、出力用薄膜トランジスタＭ１のドレインの電位の低下に伴って出力ノード（Ｇｏｕｔ）の電位は低下する。また、出力ノード（Ｇｏｕｔ）の電位の低下に伴って出力制御ノード（ｎｅｔＡ）の電位も低下する。このとき、出力ノード（Ｇｏｕｔ）の電位は、クロック信号ＣＫＡのローレベルの電位Ｖｐｌに向かって下降しようとする。
　一方、時点ｔ１３においては、第一制御信号Ｒ１がローレベルからハイレベルに変化する。すなわち、所定のクロック信号ＣＫＡの立ち下り時点に第一制御用薄膜トランジスタＭ５のゲートに所定の第一制御信号Ｒ１が入力される。これにより、第一制御用薄膜トランジスタＭ５はオンし、出力ノード（Ｇｏｕｔ）の電位は、制御用薄膜トランジスタＭ５のソースの電位Ｖｐｌに向かって下降しようとする。結果として、出力ノード（Ｇｏｕｔ）の電位は、電位Ｖｐｌとなる。
　すなわち、出力ノード（Ｇｏｕｔ）の電位は、クロック信号のローレベルの電位Ｖｐｌとなり、出力ノード（Ｇｏｕｔ）の駆動信号の立ち下り時の電位（最低値）を駆動信号のローレベルの電位Ｖｇｌより低い電位にすることができ、いわゆるアンダーシュートをかけることができる。これにより、駆動信号の立ち下り時間を短くすることができ、ゲートバスラインの抵抗成分及び浮遊容量によって制限される時定数よりも短い時定数で駆動信号を立ち下げることができる。また、駆動信号の遅延を抑制することができる。
　なお、第２実施例と第１実施例とを対比すると、第２実施例の方は薄膜トランジスタが１個多い。しかし、第２実施例の方が、出力ノード（Ｇｏｕｔ）の駆動信号の立ち下り時のアンダーシュートの量は大きいので、駆動信号の立ち下り時間をさらに短くすることができるという利点がある。
　時点ｔ１４において、リセット信号Ｒ２がローレベルからハイレベルに変化すると、第二入力用薄膜トランジスタＭ４はオン状態となり、出力制御ノード（ｎｅｔＡ）の電位はローレベルまで低下する。出力用薄膜トランジスタＭ１はオフ状態となるが、時点ｔ１４において、制御信号Ｒ１がハイレベルのままであるので、制御用薄膜トランジスタＭ５はオン状態であり、出力ノード（Ｇｏｕｔ）の電位は、電位Ｖｐｌのままである。
　時点ｔ１５において、第二制御信号Ｒ３がローレベルからハイレベルに変化する。すなわち、所定のクロック信号ＣＫＡの立ち下り時点より後の時点に第二制御用薄膜トランジスタＭ１５のゲートに所定の第二制御信号Ｒ３が入力される。また、時点ｔ１５において、第一制御信号Ｒ１がハイレベルからローレベルに変化する。これにより、第一制御用薄膜トランジスタＭ５はオフとなり、第二制御用薄膜トランジスタＭ１５はオンとなるので、出力ノード（Ｇｏｕｔ）の電位は、電位Ｖｐｌから電位Ｖｇｌとなる。
　上述のように、第一制御信号Ｒ１の入力時点（図５において時点ｔ１３）と第二制御信号Ｒ２の入力時点（図５において時点ｔ１５）との間で所定のリセット信号Ｒ２が入力される。
　リセット信号Ｒ２が入力されると（すなわち、リセット信号Ｒ２がローレベルからハイレベルに変化すると）、第二入力用薄膜トランジスタＭ４はオン状態となり、出力制御ノード（ｎｅｔＡ）の電位はローレベルまで低下する。このとき、出力ノードの電位は、クロック信号のローレベルの電位Ｖｐｌのままである。すなわち、アンダーシュートをかけた後に、出力ノードの電位を所定の電位Ｖｐｌに維持することができる。そして、リセット信号Ｒ２が入力された後に第二制御信号Ｒ３が入力されるので、第二制御用薄膜トランジスタＭ１５がオンとなり、第二制御用薄膜トランジスタＭ１５のソースに駆動信号のローレベルの電位Ｖｇｌが印加されているので、出力ノードの電位を所定の電位（駆動信号のローレベルの電位Ｖｇｌ）に維持することができる。
　上述の例では、クロック信号が４相である場合について説明したが、クロック信号は４相に限定されない。以下、８相のクロック信号の場合について説明する。
　図６は本実施の形態の駆動回路内のシフトレジスタ１０の構成の第３実施例を示す回路図であり、図７は図６に示すシフトレジスタ１０の動作の一例を示すタイムチャートである。図２に示す第１実施例のシフトレジスタ１０との相違点は、薄膜トランジスタＭ６～Ｍ１１を備える点と、８相のクロック信号を用いるため、端子ＣＫＣ、ＣＫＤを備える点である。
　図７において、時点ｔ２３、ｔ２４、ｔ２５、ｔ２６における動作は、図３における時点ｔ１、ｔ２、ｔ３、ｔ４と同様であるので、説明は省略する。第３実施例のシフトレジスタ１０においても、時点ｔ２５でハイレベルからローレベルへ変化してから時点ｔ２６までの出力ノード（Ｇｏｕｔ）の電位は、クロック信号のローレベルの電位Ｖｐｌと駆動信号のローレベルの電位Ｖｇｌとの間の電位となり、出力ノード（Ｇｏｕｔ）の駆動信号の立ち下り時の電位（最低値）を駆動信号のローレベルの電位Ｖｇｌより低い電位にすることができ、いわゆるアンダーシュートをかけることができる。これにより、駆動信号の立ち下り時間を短くすることができ、ゲートバスラインの抵抗成分及び浮遊容量によって制限される時定数よりも短い時定数で駆動信号を立ち下げることができる。また、駆動信号の遅延を抑制することができる。また、アンダーシュートをかけた後に、出力ノード（Ｇｏｕｔ）の電位を所定の電位（駆動信号のローレベルの電位Ｖｇｌ）に維持することができる。
　本実施の形態に係る駆動回路は、二つの被制御端子間の導通状態が制御端子に入力される信号により制御されるスイッチング素子を有する複数のシフトレジスタが互いに接続され、複数のクロック信号に基づいて表示パネルに配設された複数の信号線のそれぞれに駆動信号を順次出力する駆動回路であって、前記複数のシフトレジスタそれぞれは、第一被制御端子に所定のクロック信号が入力され、駆動信号が出力される出力ノードに第二被制御端子が接続された出力用スイッチング素子と、第一被制御端子に所定のセット期間にハイレベルとなるセット信号が入力され、前記出力用スイッチング素子の制御端子に第二被制御端子が接続された第一入力用スイッチング素子と、所定の制御信号が入力されたときに、前記出力用スイッチング素子の前記第二被制御端子に所定電位を付与すべく制御する制御部とを備え、前記所定のクロック信号のローレベルの電位は、前記駆動信号のローレベルの電位より低い電位であり、前記出力ノードの電位をハイレベルからローレベルへ変化させる前記所定のクロック信号の立ち下り時点に、前記制御部に前記所定の制御信号が入力される。
　駆動回路は、スイッチング素子（薄膜トランジスタ）を有する複数のシフトレジスタが互いに接続され、複数のクロック信号に基づいて表示パネルに配設された複数の信号線のそれぞれに駆動信号を順次出力する。
　複数のシフトレジスタそれぞれは、第一被制御端子（ドレイン）に所定のクロック信号が入力され、駆動信号が出力される出力ノードに第二被制御端子（ソース）が接続された出力用スイッチング素子と、第一被制御端子（ドレイン）に所定のセット期間にハイレベルとなるセット信号が入力され、出力用スイッチング素子の制御端子（ゲート）に第二被制御端子（ソース）が接続された第一入力用スイッチング素子と、所定の制御信号が入力されたときに、該制御信号に基づいて出力用スイッチング素子の第二被制御端子（ソース）に所定電位を付与すべく制御する制御部とを備える。
　そして、所定のクロック信号のローレベルの電位は、駆動信号のローレベルの電位よりも低い電位であり、出力ノードの電位をハイレベルからローレベルへ変化させる所定のクロック信号の立ち下り時点に、制御部に所定の制御信号が入力される。
　各シフトレジスタの動作は、概略以下のとおりである。第一入力用スイッチング素子のドレインに所定のセット信号（セット期間においてハイレベルとなる）が入力されると、第一入力用スイッチング素子のドレインとゲートとが接続されているので、第一入力用スイッチング素子がオンし、第一入力用スイッチング素子のソースと出力用スイッチング素子のゲートとが接続された出力制御ノード（ｎｅｔＡ）の電位がセット信号のハイレベルに向かって上昇する。その後、出力用スイッチング素子のドレインに所定のクロック信号が入力されると、出力用スイッチング素子のゲートは出力制御ノード（ｎｅｔＡ）に接続され、その電位は高くなっているので出力用スイッチング素子はオン状態になっており、出力ノードはハイレベルとなって、駆動信号が出力される。
　そして、所定のクロック信号がハイレベルからローレベルに変化すると、出力用スイッチング素子はオン状態となっているので、出力用スイッチング素子のドレインの電位の低下に伴って出力ノードの電位は低下する。しかし、出力ノードには、ゲートバスラインは接続されているので、ゲートバスラインの抵抗成分及び浮遊容量によって駆動信号の遅延が生じ、駆動信号の立ち下り時間が長くなる。
　そこで、制御部を備えるとともに、所定のクロック信号のローレベルの電位を駆動信号のローレベルの電位よりも低い電位にし、出力ノードの電位をハイレベルからローレベルへ変化させる所定のクロック信号の立ち下り時点に、制御部に所定の制御信号が入力されるようにする。所定のクロック信号がハイレベルからローレベルに変化すると、出力用スイッチング素子はオン状態となっているので、出力ノードの電位は、クロック信号のローレベルの電位（駆動信号のローレベルの電位より低い電位）に向かって下降する。ここで、所定電位を所定のクロック信号のローレベルの電位とした場合には、出力ノードの電位は、クロック信号のローレベルの電位となる。また、所定電位を駆動信号のローレベルの電位とした場合には、出力ノードの電位は、クロック信号のローレベルの電位と駆動信号のローレベルの電位との間の電位となる。いずれの場合も、クロック信号の立ち下り時における、出力ノードの電位を駆動信号のローレベルの電位より低い電位にすることができ、いわゆるアンダーシュートをかけることができる。これにより、駆動信号の立ち下り時間を短くすることができ、ゲートバスラインの抵抗成分及び浮遊容量によって制限される時定数よりも短い時定数で駆動信号を立ち下げることができる。また、駆動信号の遅延を抑制することができる。
　本実施の形態に係る駆動回路は、前記制御部は、前記出力用スイッチング素子の前記第二被制御端子に第一被制御端子が接続され、第二被制御端子に前記駆動信号のローレベルの電位が印加された制御用スイッチング素子を備え、前記出力ノードの電位をハイレベルからローレベルへ変化させる前記所定のクロック信号の立ち下り時点に、前記制御用スイッチング素子の二つの被制御端子間を導通させる前記所定の制御信号が前記制御用スイッチング素子の制御端子に入力される。
　制御部は、出力用スイッチング素子の第二被制御端子（ソース）に第一被制御端子（ドレイン）が接続され、第二被制御端子（ソース）に駆動信号のローレベルの電位が印加された制御用スイッチング素子を備える。出力ノードの電位をハイレベルからローレベルへ変化させる所定のクロック信号の立ち下り時点に、制御用スイッチング素子の制御端子（ゲート）に所定の制御信号が入力される。これにより、制御用スイッチング素子の第一被制御端子（ドレイン）と第二被制御端子（ソース）との間を導通させる。
　所定のクロック信号がハイレベルからローレベルに変化すると、出力用スイッチング素子はオン状態となっているので、出力ノードの電位は、クロック信号のローレベルの電位（駆動信号のローレベルの電位より低い電位）に向かって下降する。制御用スイッチング素子のゲートに所定の制御信号が入力されると、制御用スイッチング素子がオンとなり、制御用スイッチング素子のソースに駆動信号のローレベルの電位が印加されているので、出力ノードの電位は、駆動信号のローレベルの電位向かって下降する。結果として、出力ノードの電位は、クロック信号のローレベルの電位と駆動信号のローレベルの電位との間の電位となり、出力ノードの駆動信号の立ち下り時の電位（最低値）を駆動信号のローレベルの電位より低い電位にすることができ、いわゆるアンダーシュートをかけることができる。これにより、駆動信号の立ち下り時間を短くすることができ、ゲートバスラインの抵抗成分及び浮遊容量によって制限される時定数よりも短い時定数で駆動信号を立ち下げることができる。また、駆動信号の遅延を抑制することができる。
　本実施の形態に係る駆動回路は、前記複数のシフトレジスタそれぞれは、前記出力用スイッチング素子の制御端子と前記第一入力用スイッチング素子の第二被制御端子とが接続された出力制御ノードに第一被制御端子が接続され、第二被制御端子にローレベルの電位が印加され、制御端子に所定のリセット期間にハイレベルとなるリセット信号が入力される第二入力用スイッチング素子を備え、前記リセット期間は、前記所定の制御信号が入力された時点より後の時点に開始される。
　複数のシフトレジスタそれぞれは、出力用スイッチング素子の制御端子（ゲート）と第一入力用スイッチング素子の第二被制御端子（ソース）とが接続された出力制御ノード（ｎｅｔＡとも称する）に第一被制御端子（ドレイン）が接続され、第二被制御端子にローレベルの電位が印加され、制御端子（ゲート）に所定のリセット期間にハイレベルとなるリセット信号が入力される第二入力用スイッチング素子を備える。そして、リセット期間は、所定の制御信号が入力された時点より後の時点に開始される。
　リセット信号が入力されると（すなわち、リセット信号がローレベルからハイレベルに変化すると）、第二入力用スイッチング素子はオン状態となり、出力制御ノード（ｎｅｔＡ）の電位はローレベルまで低下する。これにより、出力ノードの電位は、駆動信号のローレベルの電位となる。すなわち、アンダーシュートをかけた後に、出力ノードの電位を所定の電位（駆動信号のローレベルの電位）に維持することができる。
　本実施の形態に係る駆動回路は、前記制御部は、前記出力用スイッチング素子の前記第二被制御端子に第一被制御端子が接続され、第二被制御端子に前記所定のクロック信号のローレベルの電位が印加された第一制御用スイッチング素子と、前記出力用スイッチング素子の前記第二被制御端子に第一被制御端子が接続され、第二被制御端子に前記駆動信号のローレベルの電位が印加された第二制御用スイッチング素子とを備え、前記出力ノードの電位をハイレベルからローレベルへ変化させる前記所定のクロック信号の立ち下り時点に、前記第一制御用スイッチング素子の二つの被制御端子間を導通させる第一制御信号が前記第一制御用スイッチング素子の制御端子に入力され、前記出力ノードの電位をハイレベルからローレベルへ変化させる前記所定のクロック信号の立ち下り時点より後の時点に、前記第二制御用スイッチング素子の二つの被制御端子間を導通させる第二制御信号が前記第二制御用スイッチング素子の制御端子に入力される。
　制御部は、出力用スイッチング素子の第二被制御端子（ソース）に第一被制御端子（ドレイン）が接続され、第二被制御端子（ソース）に所定のクロック信号のローレベルの電位が印加された第一制御用スイッチング素子と、出力用スイッチング素子の第二被制御端子（ソース）に第一被制御端子（ドレイン）が接続され、第二被制御端子（ソース）に駆動信号のローレベルの電位が印加された第二制御用スイッチング素子とを備える。そして、出力ノードの電位をハイレベルからローレベルへ変化させる所定のクロック信号の立ち下り時点に、第一制御用スイッチング素子の制御端子（ゲート）に第一制御信号が入力される。これにより、第一制御用スイッチング素子の第一被制御端子（ドレイン）と第二被制御端子（ソース）との間を導通させる。また、出力ノードの電位をハイレベルからローレベルへ変化させる所定のクロック信号の立ち下り時点より後の時点に、第二制御用スイッチング素子の制御端子（ゲート）に第二制御信号が入力される。これにより、第二制御用スイッチング素子の第一被制御端子（ドレイン）と第二被制御端子（ソース）との間を導通させる。
　所定のクロック信号がハイレベルからローレベルに変化すると、出力用スイッチング素子はオン状態となっているので、出力ノードの電位は、クロック信号のローレベルの電位（駆動信号のローレベルの電位より低い電位）に向かって下降する。第一制御用スイッチング素子のゲートに第一制御信号が入力されると、第一制御用スイッチング素子がオンとなり、第一制御用スイッチング素子のソースにクロック信号のローレベルの電位が印加されているので、出力ノードの電位は、クロック信号のローレベルの電位向かって下降する。結果として、出力ノードの電位は、クロック信号のローレベルの電位となり、出力ノードの電位を駆動信号のローレベルの電位より低い電位にすることができ、いわゆるアンダーシュートをかけることができる。これにより、駆動信号の立ち下り時間を短くすることができ、ゲートバスラインの抵抗成分及び浮遊容量によって制限される時定数よりも短い時定数で駆動信号を立ち下げることができる。また、駆動信号の遅延を抑制することができる。
　所定のクロック信号の立ち下り時点より後の時点に第二制御用スイッチング素子のゲートに第二制御信号が入力されると、第二制御用スイッチング素子がオンとなり、第二制御用スイッチング素子のソースに駆動信号のローレベルの電位が印加されているので、出力ノードの電位は、駆動信号のローレベルの電位とすることができる。
　本実施の形態に係る駆動回路は、前記複数のシフトレジスタそれぞれは、前記出力用スイッチング素子の制御端子と前記第一入力用スイッチング素子の第二被制御端子とが接続された出力制御ノードに第一被制御端子が接続され、第二被制御端子にローレベルの電位が印加され、制御端子に所定のリセット期間にハイレベルとなるリセット信号が入力される第二入力用スイッチング素子を備え、前記リセット期間は、前記第一制御信号の入力時点と前記第二制御信号の入力時点との間に開始される。
　複数のシフトレジスタそれぞれは、出力用スイッチング素子の制御端子（ゲート）と第一入力用スイッチング素子の第二被制御端子（ソース）とが接続された出力制御ノード（ｎｅｔＡとも称する）に第一被制御端子（ドレイン）が接続され、第二被制御端子にローレベルの電位が印加され、制御端子（ゲート）に所定のリセット期間にハイレベルとなるリセット信号が入力される第二入力用スイッチング素子を備える。そして、リセット期間は、第一制御信号の入力時点と第二制御信号の入力時点との間に開始される。
　リセット信号が入力されると（すなわち、リセット信号がローレベルからハイレベルに変化すると）、第二入力用スイッチング素子はオン状態となり、出力制御ノード（ｎｅｔＡ）の電位はローレベルまで低下する。これにより、アンダーシュートをかけた後に、出力ノードの電位を第一制御用スイッチング素子が付与する所定の電位（クロック信号のローレベルの電位）に維持することができる。そして、リセット信号が入力された後に第二制御信号が入力されるので、第二制御用スイッチング素子がオンとなり、第二制御用スイッチング素子のソースに駆動信号のローレベルの電位が印加されているので、出力ノードの電位を第二制御用スイッチング素子が付与する所定の電位（駆動信号のローレベルの電位）に維持することができる。なお、第二制御用スイッチング素子がオンとなる時点又はそれ以前の時点で、第一制御信号の入力が停止され第一制御用スイッチング素子はオフとなる。
　本実施の形態に係る表示装置は、本実施の形態に係る駆動回路を備える。
　駆動信号の遅延を抑制することができる表示装置を実現することができる。
　１０　シフトレジスタ
　１００　ゲートドライバ
　１１０　シフトレジスタ群
　２００　ソースドライバ
　３００　表示パネル
　Ｍ１～Ｍ１１　薄膜トランジスタ

Claims (6)

  1. 　二つの被制御端子間の導通状態が制御端子に入力される信号により制御されるスイッチング素子を有する複数のシフトレジスタが互いに接続され、複数のクロック信号に基づいて表示パネルに配設された複数の信号線のそれぞれに駆動信号を順次出力する駆動回路であって、
    　前記複数のシフトレジスタそれぞれは、
    　第一被制御端子に所定のクロック信号が入力され、駆動信号が出力される出力ノードに第二被制御端子が接続された出力用スイッチング素子と、
    　第一被制御端子に所定のセット期間にハイレベルとなるセット信号が入力され、前記出力用スイッチング素子の制御端子に第二被制御端子が接続された第一入力用スイッチング素子と、
    　所定の制御信号が入力されたときに、前記出力用スイッチング素子の前記第二被制御端子に所定電位を付与すべく制御する制御部と
    　を備え、
    　前記所定のクロック信号のローレベルの電位は、前記駆動信号のローレベルの電位より低い電位であり、
    　前記出力ノードの電位をハイレベルからローレベルへ変化させる前記所定のクロック信号の立ち下り時点に、前記制御部に前記所定の制御信号が入力される駆動回路。
  2. 　前記制御部は、
    　前記出力用スイッチング素子の前記第二被制御端子に第一被制御端子が接続され、第二被制御端子に前記駆動信号のローレベルの電位が印加された制御用スイッチング素子を備え、
    　前記出力ノードの電位をハイレベルからローレベルへ変化させる前記所定のクロック信号の立ち下り時点に、前記制御用スイッチング素子の二つの被制御端子間を導通させる前記所定の制御信号が前記制御用スイッチング素子の制御端子に入力される請求項１に記載の駆動回路。
  3. 　前記複数のシフトレジスタそれぞれは、
    　前記出力用スイッチング素子の制御端子と前記第一入力用スイッチング素子の第二被制御端子とが接続された出力制御ノードに第一被制御端子が接続され、第二被制御端子にローレベルの電位が印加され、制御端子に所定のリセット期間にハイレベルとなるリセット信号が入力される第二入力用スイッチング素子を備え、
    　前記リセット期間は、前記所定の制御信号が入力された時点より後の時点に開始される請求項２に記載の駆動回路。
  4. 　前記制御部は、
    　前記出力用スイッチング素子の前記第二被制御端子に第一被制御端子が接続され、第二被制御端子に前記所定のクロック信号のローレベルの電位が印加された第一制御用スイッチング素子と、
    　前記出力用スイッチング素子の前記第二被制御端子に第一被制御端子が接続され、第二被制御端子に前記駆動信号のローレベルの電位が印加された第二制御用スイッチング素子と
    　を備え、
    　前記出力ノードの電位をハイレベルからローレベルへ変化させる前記所定のクロック信号の立ち下り時点に、前記第一制御用スイッチング素子の二つの被制御端子間を導通させる第一制御信号が前記第一制御用スイッチング素子の制御端子に入力され、
    　前記出力ノードの電位をハイレベルからローレベルへ変化させる前記所定のクロック信号の立ち下り時点より後の時点に、前記第二制御用スイッチング素子の二つの被制御端子間を導通させる第二制御信号が前記第二制御用スイッチング素子の制御端子に入力される請求項１に記載の駆動回路。
  5. 　前記複数のシフトレジスタそれぞれは、
    　前記出力用スイッチング素子の制御端子と前記第一入力用スイッチング素子の第二被制御端子とが接続された出力制御ノードに第一被制御端子が接続され、第二被制御端子にローレベルの電位が印加され、制御端子に所定のリセット期間にハイレベルとなるリセット信号が入力される第二入力用スイッチング素子を備え、
    　前記リセット期間は、前記第一制御信号の入力時点と前記第二制御信号の入力時点との間に開始される請求項４に記載の駆動回路。
  6. 　請求項１から請求項５のいずれか１項に記載の駆動回路を備える表示装置。
PCT/JP2016/072036 2016-07-27 2016-07-27 駆動回路及び表示装置 WO2018020613A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US16/320,714 US10665196B2 (en) 2016-07-27 2016-07-27 Drive circuit and display apparatus
PCT/JP2016/072036 WO2018020613A1 (ja) 2016-07-27 2016-07-27 駆動回路及び表示装置
CN201680088016.XA CN109564745B (zh) 2016-07-27 2016-07-27 驱动电路以及显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2016/072036 WO2018020613A1 (ja) 2016-07-27 2016-07-27 駆動回路及び表示装置

Publications (1)

Publication Number Publication Date
WO2018020613A1 true WO2018020613A1 (ja) 2018-02-01

Family

ID=61015839

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2016/072036 WO2018020613A1 (ja) 2016-07-27 2016-07-27 駆動回路及び表示装置

Country Status (3)

Country Link
US (1) US10665196B2 (ja)
CN (1) CN109564745B (ja)
WO (1) WO2018020613A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USD877147S1 (en) 2014-07-04 2020-03-03 Sakai Display Products Corporation Image display
USD873822S1 (en) * 2014-07-04 2020-01-28 Sakai Display Products Corporation Image display
CN108806611B (zh) * 2018-06-28 2021-03-19 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
CN113380178B (zh) * 2021-08-16 2022-01-04 惠科股份有限公司 显示面板的驱动电路和驱动装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011055569A1 (ja) * 2009-11-04 2011-05-12 シャープ株式会社 シフトレジスタならびにそれを備えた走査信号線駆動回路および表示装置
WO2013160941A1 (ja) * 2012-04-25 2013-10-31 パナソニック株式会社 シフトレジスタ及び表示装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006058770A (ja) * 2004-08-23 2006-03-02 Toshiba Matsushita Display Technology Co Ltd 表示装置の駆動回路
JP4990034B2 (ja) * 2006-10-03 2012-08-01 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP5527647B2 (ja) * 2008-05-26 2014-06-18 Ｎｌｔテクノロジー株式会社 シフトレジスタ
TWI400686B (zh) * 2009-04-08 2013-07-01 Au Optronics Corp 液晶顯示器之移位暫存器
CN101552040B (zh) * 2009-04-28 2011-04-13 友达光电股份有限公司 液晶显示器的移位寄存器
WO2010150574A1 (ja) * 2009-06-25 2010-12-29 シャープ株式会社 シフトレジスタおよびそれを備えた表示装置、ならびにシフトレジスタの駆動方法
RU2514903C2 (ru) 2009-12-15 2014-05-10 Шарп Кабусики Кайся Схема возбуждения линий сигнала сканирования и устройство отображения, включающее в себя данную схему
CN102782742B (zh) * 2010-02-25 2014-09-24 夏普株式会社 显示装置
TWI421827B (zh) * 2010-03-19 2014-01-01 Au Optronics Corp 移位暫存器
US9007287B2 (en) * 2010-05-17 2015-04-14 Sharp Kabushiki Kaisha Liquid-crystal display device
CN103077689B (zh) * 2013-01-15 2015-06-03 北京大学深圳研究生院 移位寄存器单元、栅极驱动电路、数据驱动电路及显示器
CN103440839B (zh) * 2013-08-09 2016-03-23 京东方科技集团股份有限公司 移位寄存单元、移位寄存器和显示装置
CN104021769B (zh) * 2014-05-30 2016-06-15 京东方科技集团股份有限公司 一种移位寄存器、栅线集成驱动电路及显示屏

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011055569A1 (ja) * 2009-11-04 2011-05-12 シャープ株式会社 シフトレジスタならびにそれを備えた走査信号線駆動回路および表示装置
WO2013160941A1 (ja) * 2012-04-25 2013-10-31 パナソニック株式会社 シフトレジスタ及び表示装置

Also Published As

Publication number Publication date
CN109564745A (zh) 2019-04-02
US10665196B2 (en) 2020-05-26
US20190164516A1 (en) 2019-05-30
CN109564745B (zh) 2021-12-21

Similar Documents

Publication Publication Date Title
EP3611720B1 (en) Shift register unit, gate driving circuit, and driving method
JP5404807B2 (ja) シフトレジスタならびにそれを備えた走査信号線駆動回路および表示装置
EP2725581B1 (en) Shift register and method for driving the same, gate driving device, display device and electronic product
JP5535374B2 (ja) 走査信号線駆動回路およびそれを備えた表示装置
KR101443126B1 (ko) 게이트 드라이버 온 어레이, 시프팅 레지스터 및 디스플레이 스크린
JP5127986B2 (ja) シフトレジスタならびにそれを備えた走査信号線駆動回路および表示装置
US8957882B2 (en) Gate drive circuit and display apparatus having the same
EP2498245A1 (en) Liquid crystal display device and driving method therefor
JP5710112B2 (ja) ゲート駆動回路
EP2549483A1 (en) Shift register
WO2013021930A1 (ja) 液晶表示装置およびその駆動方法
WO2012161042A1 (ja) 走査信号線駆動回路、それを備えた表示装置、および走査信号線の駆動方法
WO2014092011A1 (ja) 表示装置およびその駆動方法
WO2011114569A1 (ja) シフトレジスタ、走査信号線駆動回路、および表示装置
KR20100073294A (ko) 게이트 구동회로 및 이의 구동 방법
WO2018193912A1 (ja) 走査信号線駆動回路およびそれを備える表示装置
KR20080000205A (ko) 게이트 구동회로 및 이를 포함하는 표시 장치
WO2018020613A1 (ja) 駆動回路及び表示装置
WO2018055769A1 (ja) 駆動回路及び表示装置
US20190108810A1 (en) Shift register and display device provided with same
KR20190104397A (ko) Goa 회로 및 액정 디스플레이
JP6316423B2 (ja) シフトレジスタおよびそれを備える表示装置
JP2019138923A (ja) 表示装置
US10909942B2 (en) Drive circuit and display apparatus
JP2019091516A (ja) シフトレジスタおよびそれを備えた表示装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16910516

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

NENP Non-entry into the national phase

Ref country code: JP

122 Ep: pct application non-entry in european phase

Ref document number: 16910516

Country of ref document: EP

Kind code of ref document: A1