WO2011114569A1 - シフトレジスタ、走査信号線駆動回路、および表示装置 - Google Patents

シフトレジスタ、走査信号線駆動回路、および表示装置 Download PDF

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potential
signal
circuit
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shift register
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哲生 深谷
米丸　政司
石井　健一
正彦 中溝
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シャープ株式会社
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Definitions

  • the present invention relates to a display device and a drive circuit thereof, and more particularly to a shift register in a scan signal line drive circuit that drives a scan signal line disposed in a display unit of the display device.
  • a-Si TFT a thin film transistor using amorphous silicon
  • the display portion of the active matrix type liquid crystal display device includes a plurality of source bus lines (video signal lines), a plurality of gate bus lines, a plurality of source bus lines, and a plurality of gate bus lines.
  • a pixel circuit including a plurality of pixel forming portions provided corresponding to the intersections with each other is formed.
  • the plurality of pixel forming portions are arranged in a matrix to form a pixel array.
  • Each pixel formation unit holds a thin film transistor, which is a switching element in which a gate terminal is connected to a gate bus line passing through a corresponding intersection and a source terminal is connected to a source bus line passing through the intersection, and a pixel voltage value It includes a pixel capacity and the like.
  • the active matrix liquid crystal display device is also provided with the gate driver described above and a source driver (video signal line driving circuit) for driving the source bus line.
  • a video signal indicating a pixel voltage value is transmitted by a source bus line, but each source bus line cannot transmit a video signal indicating a pixel voltage value for a plurality of rows at a time (simultaneously). For this reason, the writing (charging) of the video signal to the pixel capacitors in the above-described pixel formation portion arranged in a matrix is sequentially performed row by row. Therefore, the gate driver is constituted by a shift register having a plurality of stages so that a plurality of gate bus lines are sequentially selected for a predetermined period. Each stage of the shift register is in one of two states (first state and second state) at each time point, and is a signal indicating the state (hereinafter referred to as “state signal”). ) As a scanning signal. Then, by sequentially outputting active scanning signals from a plurality of bistable circuits in the shift register, video signals are sequentially written to the pixel capacitors row by row as described above.
  • FIG. 19 is a circuit diagram showing a typical configuration in the vicinity of the output section of the bistable circuit in the shift register.
  • a thin film transistor T90 having a source terminal (second conduction terminal) connected to an output terminal 92 for outputting a state signal Q is provided in the vicinity of the output portion of the bistable circuit.
  • the on / off state of the thin film transistor T90 in each bistable circuit is controlled by a clock signal sent from the outside of the shift register and a state signal output from the previous or next bistable circuit of each bistable circuit. Yes.
  • the clock signal CK is given to the drain terminal (first conduction terminal) of the thin film transistor T90 through the input terminal 91.
  • the thin film transistor T90 in each bistable circuit is turned on only once during one vertical scanning period.
  • the potential of the clock signal CK supplied to the input terminal 91 is supplied to the output terminal 92.
  • a transistor for controlling the output of the state signal Q like the thin film transistor T90 is also referred to as an “output control transistor”.
  • Japanese Laid-Open Patent Publication No. 2006-107692 discloses an example of a configuration of a shift register provided in a gate driver of a display device (a configuration of a bistable circuit).
  • the clock signal sent from the outside of the shift register controls the on / off state of the output control transistor of each bistable circuit, and is applied to the drain terminal of the output control transistor.
  • the potential on the high level side of the clock signal described above is a voltage required for driving the pixel circuit and is a voltage determined for each panel. It is determined based on a certain pixel rated voltage. The pixel rated voltage increases as the panel size increases and the definition increases. For this reason, the power consumption in the shift register is increasing as the panel is increased in size and definition.
  • the first conduction terminal of the output control transistor in FIG. 19, the drain of the thin film transistor T90 is used.
  • the potential applied to the terminal is also lower than before. For this reason, the potential applied to the output terminal 92 when the output control transistor is in the on state is lower than in the prior art. Therefore, if the potential on the high level side of the clock signal is lowered to such an extent that the effect of reducing power consumption can be sufficiently obtained, a sufficient voltage required for driving the liquid crystal cannot be obtained.
  • an object of the present invention is to reduce the power consumption in the monolithic gate driver as compared with the conventional case without reducing the voltage applied to the gate bus line.
  • a first aspect of the present invention is a plurality of bistables provided on a substrate on which a pixel circuit for displaying an image is formed and having a first state and a second state and connected in series to each other.
  • a shift register including a circuit, wherein the plurality of bistable circuits sequentially enter a first state based on a circuit control clock signal applied from the outside of each bistable circuit,
  • Each bistable circuit is A first output node that outputs a state signal representing either the first state or the second state to the outside;
  • An output control switching element having a control terminal, a first conduction terminal, and a second conduction terminal, wherein the second conduction terminal is connected to the first output node;
  • a second output node for outputting a second-stage control signal for controlling the operation of the bistable circuit other than each bistable circuit; Based on the circuit control clock signal and the other stage control signal output from the bistable circuit other than the bistable circuit, the potential of the first node connected to the control terminal of the output control switching element,
  • the first conduction terminal of the output control switching element is supplied with a clock signal having a high-level potential as the second potential.
  • Each bistable circuit further includes a switching element for lowering the potential of the first output node based on the circuit control clock signal or another stage control signal output from a bistable circuit other than the bistable circuit.
  • a switching element for lowering the potential of the first output node based on the circuit control clock signal or another stage control signal output from a bistable circuit other than the bistable circuit.
  • a potential based on a pixel rated voltage which is a voltage determined for driving the pixel circuit, is applied to the first conduction terminal of the output control switching element.
  • the magnitude of the first potential is at least one half of the magnitude of the potential based on the pixel rated voltage.
  • a sixth aspect of the present invention is a scanning signal line driving circuit of a display device for driving a plurality of scanning signal lines disposed in a display unit including the pixel circuit,
  • a shift register according to the first aspect of the present invention is provided,
  • the plurality of bistable circuits are provided in one-to-one correspondence with the plurality of scanning signal lines,
  • Each bistable circuit supplies a state signal output from the first output node as a scanning signal to a scanning signal line corresponding to each bistable circuit.
  • a seventh aspect of the present invention is a display device, A scanning signal line driving circuit according to the sixth aspect of the present invention is provided, including the display section.
  • a state signal and another stage control signal for controlling a bistable circuit at a stage different from each bistable circuit are provided. Is output.
  • a second potential which is a relatively high potential, is applied to the first conduction terminal of the output control switching element in which the second conduction terminal is connected to the first output node that outputs the status signal.
  • the potential of the second output node that outputs the other-stage control signal is controlled by a circuit control clock signal that sets the high-level potential to a first potential that is lower than the second potential.
  • the power consumption due to the parasitic capacitance of the circuit is proportional to the product of the square of the voltage (amplitude), the capacitance value of the parasitic capacitance, and the frequency. Therefore, the amplitude of the circuit control clock signal having a relatively high frequency is made smaller than before. As a result, power consumption is greatly reduced.
  • the driving capability of the shift register is not reduced compared to the conventional case. As described above, for example, by applying this shift register to the scanning signal line driving circuit of the display device, the power consumption in the scanning signal line driving circuit is reduced as compared with the prior art without reducing the voltage applied to the scanning signal line. Is done.
  • the power consumption caused by the parasitic capacitance of the output control switching element during the operation of the shift register does not occur.
  • power consumption in the shift register is significantly reduced as compared with the prior art.
  • the fourth aspect of the present invention since the pixel rated voltage is applied to the first conduction terminal of the output control switching element, it is possible to reliably prevent the voltage applied to the scanning signal line from decreasing.
  • the power consumption in the shift register is reduced as compared with the prior art.
  • the power consumption in the shift register is reduced as compared with the prior art while preventing the abnormal operation of the circuit.
  • a scanning signal line drive circuit including a shift register that can achieve the same effect as the first aspect of the present invention is realized.
  • a display device including a scanning signal line driving circuit that can achieve the same effect as the sixth aspect of the present invention is realized.
  • FIG. 3 is a circuit diagram illustrating a configuration of a bistable circuit included in a shift register in a gate driver in the liquid crystal display device according to the first embodiment of the present invention.
  • it is a block diagram which shows the whole structure of a liquid crystal display device.
  • it is a block diagram for demonstrating the structure of a gate driver.
  • FIG. 3 is a block diagram showing a configuration of a shift register in a gate driver in the first embodiment.
  • FIG. 6 is a signal waveform diagram for explaining the operation of the gate driver in the first embodiment.
  • FIG. 6 is a signal waveform diagram for describing an operation of the bistable circuit in the first embodiment.
  • FIG. 10 is a signal waveform diagram for explaining the operation of the bistable circuit in the modification of the first embodiment.
  • FIG. 5 is a block diagram showing a configuration of a shift register in a gate driver in a liquid crystal display device according to a second embodiment of the present invention.
  • it is a circuit diagram which shows the structure of the bistable circuit contained in the shift register in a gate driver.
  • it is a signal waveform diagram for demonstrating operation
  • a and B are diagrams for explaining the effects in the second embodiment. It is a figure for demonstrating the modification of the said 2nd Embodiment.
  • it is a circuit diagram which shows the typical structure of the output part vicinity of the bistable circuit in a shift register.
  • the gate terminal (gate electrode) of the thin film transistor corresponds to the control terminal
  • the drain terminal (drain electrode) corresponds to the first conduction terminal
  • the source terminal (source electrode) corresponds to the second conduction terminal. Equivalent to. In the following description, it is assumed that all the thin film transistors provided in the bistable circuit are n-channel type.
  • FIG. 2 is a block diagram showing the overall configuration of the active matrix liquid crystal display device according to the first embodiment of the present invention. As shown in FIG. 2, this liquid crystal display device is common to a power supply 100, a DC / DC converter 110, a display control circuit 200, a source driver (video signal line driving circuit) 300, and a gate driver (scanning signal line driving circuit) 400. An electrode driving circuit 500 and a display unit 600 are provided. Note that the gate driver 400 is formed on a display panel including the display portion 600 using amorphous silicon. That is, in this embodiment, the gate driver 400 and the display unit 600 are formed on the same substrate (an array substrate that is one of the two substrates constituting the liquid crystal panel).
  • the display unit 600 includes a plurality (j) of source bus lines (video signal lines) SL1 to SLj, a plurality (i) of gate bus lines (scanning signal lines) GL1 to GLi, and their source buses.
  • a pixel circuit including a plurality (i ⁇ j) of pixel forming portions provided corresponding to the intersections of the lines SL1 to SLj and the gate bus lines GL1 to GLi is formed.
  • the plurality of pixel forming portions are arranged in a matrix to form a pixel array.
  • Each pixel forming portion includes a thin film transistor (TFT) 60 which is a switching element having a gate terminal connected to a gate bus line passing through a corresponding intersection and a source terminal connected to a source bus line passing through the intersection.
  • a pixel electrode connected to the drain terminal of the thin film transistor 60, a common electrode Ec which is a common electrode provided in the plurality of pixel formation portions, and a pixel provided in common in the plurality of pixel formation portions
  • the liquid crystal layer is sandwiched between the electrode and the common electrode Ec.
  • a pixel capacitor Cp is constituted by a liquid crystal capacitor formed by the pixel electrode and the common electrode Ec.
  • an auxiliary capacitor is provided in parallel with the liquid crystal capacitor in order to reliably hold the potential in the pixel capacitor Cp.
  • the auxiliary capacitor is not directly related to the present invention, its description and illustration are omitted.
  • the power supply 100 supplies a predetermined power supply voltage to the DC / DC converter 110, the display control circuit 200, and the common electrode drive circuit 500.
  • the DC / DC converter 110 generates a predetermined DC voltage for operating the source driver 300 and the gate driver 400 from the power supply voltage and supplies it to the source driver 300 and the gate driver 400.
  • the common electrode drive circuit 500 gives a predetermined potential Vcom to the common electrode Ec.
  • the display control circuit 200 receives an image signal DAT and a timing signal group TG such as a horizontal synchronization signal and a vertical synchronization signal sent from the outside, and receives a digital video signal DV and a source start pulse for controlling image display on the display unit 600.
  • a signal SSP, a source clock signal SCK, a latch strobe signal LS, a gate start pulse signal GSP, a gate end pulse signal GEP, and a gate clock signal GCK are output.
  • the gate clock signal GCK is a two-phase clock signal CK1 (hereinafter referred to as “first gate clock signal”) and CK2 (hereinafter referred to as “second gate clock”) having a relatively small amplitude.
  • third gate clock signal a two-phase clock signal CK1H (hereinafter referred to as “third gate clock signal”) and CK2H (hereinafter referred to as “fourth gate clock signal”) having a relatively large amplitude.
  • fourth gate clock signal a two-phase clock signal CK1H (hereinafter referred to as “third gate clock signal”) and CK2H (hereinafter referred to as “fourth gate clock signal”) having a relatively large amplitude.
  • the low-level potentials of all the first to fourth gate clock signals are the same.
  • the high-level potentials of the third gate clock signal CK1H and the fourth gate clock signal CK2H are voltages necessary for driving the pixel circuit, and are a high level of the pixel rated voltage which is a voltage determined for each panel. The potential is equivalent to the voltage on the side.
  • the high-level potentials of the first gate clock signal CK1 and the second gate clock signal CK2 are set lower than the high-level potential of the pixel rated voltage, and typically the high-level side of the pixel rated voltage. It is set to a potential that is at least a half of the potential. Specifically, for example, for the first gate clock signal CK1 and the second gate clock signal CK2, the high-level side potential is set to 20V, the low-level side potential is set to ⁇ 8V, and the third gate clock signal CK1H As for the fourth gate clock signal CK2H, the high-level side potential is 35V, and the low-level side potential is ⁇ 8V.
  • the source driver 300 receives the digital video signal DV, the source start pulse signal SSP, the source clock signal SCK, and the latch strobe signal LS output from the display control circuit 200, and drives the video signal S for driving to the source bus lines SL1 to SLj. (1) to S (j) are applied.
  • the gate driver 400 Based on the gate start pulse signal GSP, the gate end pulse signal GEP, and the gate clock signal GCK output from the display control circuit 200, the gate driver 400 generates each gate of the active scanning signals GOUT (1) to GOUT (i). The application to the bus lines GL1 to GLi is repeated with one vertical scanning period as a cycle. A detailed description of the gate driver 400 will be given later.
  • the driving video signals S (1) to S (j) are applied to the source bus lines SL1 to SLj, and the scanning signals GOUT (1) to GOUT (i) are applied to the gate bus lines GL1 to GLi. Is applied, an image based on the image signal DAT sent from the outside is displayed on the display unit 600.
  • the gate driver 400 includes a shift register 410 having a plurality of stages.
  • a pixel matrix of i rows ⁇ j columns is formed, and each stage of the shift register 410 is provided so as to correspond to each row of the pixel matrix on a one-to-one basis.
  • Each stage of the shift register 410 is in one of two states (first state and second state) at each time point, and a signal indicating the state (hereinafter referred to as “state signal”). It is a bistable circuit that outputs.
  • the shift register 410 includes i bistable circuits SR (1) to SR (i).
  • a high level (H level) state signal is output from the bistable circuit, and the bistable circuit is in the second state. If so, a low level (L level) state signal is output from the bistable circuit.
  • a selection period a period in which a high level state signal is output from the bistable circuit and a high level scanning signal is applied to the gate bus line corresponding to the bistable circuit.
  • FIG. 4 is a block diagram showing the configuration of the shift register 410 in the gate driver 400.
  • the shift register 410 is composed of i bistable circuits SR (1) to SR (i).
  • Each bistable circuit has an input terminal for receiving a clock signal CKA having a relatively small amplitude (hereinafter referred to as “first clock”) and a clock signal CKB having a relatively large amplitude (hereinafter referred to as “second clock”). ),
  • An input terminal for receiving, an input terminal for receiving the reset signal R, an output terminal for outputting the status signal Q, and a signal for controlling the operation of the bistable circuit in a stage different from each bistable circuit ( Hereinafter, it is referred to as “another stage control signal.”)
  • An output terminal for outputting Z is provided.
  • the shift register 410 includes a first gate clock signal CK1 and a second gate clock signal CK2, which are two-phase clock signals having a relatively small amplitude, and a two-phase clock having a relatively large amplitude, as the gate clock signal GCK.
  • a third gate clock signal CK1H and a fourth gate clock signal CK2H are provided as signals.
  • the first gate clock signal CK1 and the second gate clock signal CK2 are out of phase with each other by one horizontal scanning period, and both are high only for one horizontal scanning period in the two horizontal scanning periods. It becomes a level (H level) state.
  • the third gate clock signal CK1H and the fourth gate clock signal CK2H are out of phase with each other by one horizontal scanning period, as shown in FIG. It is in a high level (H level) only for a period.
  • the first gate clock signal CK1 and the third gate clock signal CK1H have the same phase.
  • each stage each bistable circuit of the shift register 410
  • the first gate clock signal CK1 is supplied as the first clock CKA
  • the third gate clock signal CK1H is supplied as the second clock CKB
  • the second gate clock signal CK2 is supplied as the first clock CKA
  • the fourth gate clock signal CK2H is supplied as the second clock CKB.
  • the gate start pulse signal GSP is given as the set signal S.
  • the other stage control signal Z output from the previous stage is given as the set signal S.
  • the gate end pulse signal GEP is given as the reset signal R to the i-th stage.
  • the other stage control signal Z output from the next stage is given as the reset signal R.
  • the clear signal CLR and the low-level DC power supply potential VSS are commonly applied to all bistable circuits.
  • each bistable circuit of the shift register 410 From each stage (each bistable circuit) of the shift register 410, the state signal Q and the other stage control signal Z are output.
  • the status signal Q output from each stage is given as a scanning signal to the corresponding gate bus line.
  • the other-stage control signal Z output from each stage is given as a reset signal R to the previous stage and given as a set signal S to the next stage.
  • the gate start pulse signal GSP as the set signal S is supplied to the first stage SR (1) of the shift register 410, the gate clock signal GCK (first gate clock signal CK1, second gate clock). Based on the signal CK2, the third gate clock signal CK1H, and the fourth gate clock signal CK2H), a pulse included in the gate start pulse signal GSP (this pulse is included in the other stage control signal Z output from each stage) Are sequentially transferred from the first stage SR (1) to the i stage SR (i). In response to the transfer of the pulse, the status signal Q output from each stage SR (1) to SR (i) is sequentially set to the high level.
  • the state signal Q output from each of the stages SR (1) to SR (i) is applied to the gate bus lines GL1 to GLi as scanning signals GOUT (1) to GOUT (i).
  • a scanning signal that sequentially becomes high level (active) for each horizontal scanning period is given to the gate bus line in the display unit 600.
  • the first gate clock signal CK1, the second gate clock signal CK2, and the first clock CKA function as circuit control clock signals for controlling the operation of the bistable circuit in the shift register 410. To do.
  • FIG. 1 is a circuit diagram showing a configuration of the bistable circuit (configuration of one stage of the shift register 410) in the present embodiment.
  • the bistable circuit includes five thin film transistors T1 to T5 and one capacitor CAP.
  • the bistable circuit has five input terminals 41 to 45 and two output terminals 51 and 52 in addition to the input terminal for the low-level DC power supply potential VSS.
  • the input terminal that receives the first clock CKA is denoted by reference numeral 41
  • the input terminal that receives the second clock CKB is denoted by reference numeral 42
  • the input terminal that receives the set signal S is denoted by reference numeral 43
  • An input terminal that receives the reset signal R is denoted by reference numeral 44
  • an input terminal that receives the clear signal CLR is denoted by reference numeral 45.
  • An output terminal that outputs the status signal Q is denoted by reference numeral 51
  • an output terminal that outputs the other stage control signal Z is denoted by reference numeral 52.
  • the gate terminal of the thin film transistor T1, the gate terminal of the thin film transistor T2, the source terminal of the thin film transistor T3, the drain terminal of the thin film transistor T5, and one end of the capacitor CAP are connected to each other.
  • a region (wiring) in which these are connected to each other is referred to as a “first node” for convenience, and the first node is denoted by reference numeral N1.
  • the gate terminal is connected to the first node N1, the drain terminal is connected to the input terminal 42, and the source terminal is connected to the output terminal 51.
  • the gate terminal is connected to the first node N1
  • the drain terminal is connected to the input terminal 41
  • the source terminal is connected to the output terminal 52.
  • the gate terminal and the drain terminal are connected to the input terminal 43 (that is, diode connection), and the source terminal is connected to the first node N1.
  • the gate terminal is connected to the input terminal 44, the drain terminal is connected to the output terminal 52, and the source terminal is connected to the input terminal for the DC power supply potential VSS.
  • the gate terminal is connected to the input terminal 45, the drain terminal is connected to the first node N1, and the source terminal is connected to the input terminal for the DC power supply potential VSS.
  • the capacitor CAP has one end connected to the first node N1 and the other end connected to the output terminal 52.
  • the thin film transistor T1 applies the potential of the second clock CKB to the output terminal 51 when the potential of the first node N1 is at a high level.
  • the thin film transistor T2 applies the potential of the first clock CKA to the output terminal 52 when the potential of the first node N1 is at a high level.
  • the thin film transistor T3 changes the potential of the first node N1 toward the high level when the set signal S is at the high level.
  • the thin film transistor T4 changes the potential of the other-stage control signal Z (the potential of the output terminal 52) toward the low level when the reset signal R is at the high level.
  • the thin film transistor T5 changes the potential of the first node N1 toward the low level when the clear signal CLR is at the high level.
  • the capacitor CAP functions as a compensation capacitor for maintaining the potential of the first node N1 at a high level during the period when the gate bus line connected to the bistable circuit is in a selected state.
  • an output control switching element is realized by the thin film transistor T1
  • a first output node is realized by the output terminal 51 that outputs the state signal Q
  • an output terminal 52 that outputs the other stage control signal Z.
  • a second output node is realized.
  • the period from time t1 to time t2 corresponds to the selection period.
  • one horizontal scanning period immediately before the selection period is referred to as “set period”
  • one horizontal scanning period immediately after the selection period is referred to as “reset period”.
  • a period other than the selection period, the set period, and the reset period is referred to as a “normal operation period”.
  • the potential of the first node N1 the potential of the state signal Q (potential of the output terminal 51), and the potential of the other stage control signal Z (potential of the output terminal 52) are low level. It has become.
  • a pulse of the set signal S is given to the input terminal 43. Since the thin film transistor T3 is diode-connected as shown in FIG. 1, the thin film transistor T3 is turned on by the pulse of the set signal S, and the capacitor CAP is charged. As a result, the potential of the first node N1 changes from the low level to the high level, and the thin film transistors T1 and T2 are turned on.
  • the first clock CKA and the second clock CKB are at a low level. For this reason, during the set period, the potential of the state signal Q and the potential of the other-stage control signal Z are maintained at a low level.
  • the first clock CKA and the second clock CKB change from the low level to the high level.
  • the potential of the state signal Q increases as the potential of the input terminal 42 increases.
  • the potential of the other-stage control signal Z increases as the potential of the input terminal 41 increases.
  • the capacitor CAP is provided between the first node N1 and the output terminal 52, the potential of the first node N1 increases as the potential of the output terminal 52 increases (first node). N1 is bootstrapped). As a result, a large voltage is applied to the thin film transistor T1, and the potential of the state signal Q rises to the high level potential of the second clock CKB. As a result, the gate bus line connected to the output terminal 51 of the bistable circuit is selected.
  • the second clock CKB changes from the high level to the low level.
  • the potential of the state signal Q decreases as the potential of the input terminal 42 decreases.
  • the first clock CKA changes from the high level to the low level.
  • the potential of the other stage control signal Z decreases as the potential of the input terminal 41 decreases, and the potential of the first node N1 also decreases via the capacitor CAP.
  • the reset signal R changes from the low level to the high level.
  • the thin film transistor T4 is turned on, and the potential of the other stage control signal Z quickly changes to a low level.
  • the potential of the first node N1, the potential of the state signal Q, and the potential of the other-stage control signal Z are at a low level.
  • the state signal Q serving as a scanning signal for driving the gate bus line connected to each bistable circuit and each bistable circuit are:
  • the other stage control signal Z for controlling the bistable circuit of a different stage is output.
  • the second clock CKB which is a clock signal having a relatively large amplitude (same amplitude as in the prior art), is applied to the drain terminal of the thin film transistor T1 functioning as an output control transistor. For this reason, the voltage applied to the gate bus line during the selection period does not become smaller than the conventional one.
  • the first clock CKA which is a clock signal having a relatively small amplitude (a smaller amplitude than the conventional one) is applied to the drain terminal of the thin film transistor T2, which is a transistor for controlling the output of the other stage control signal Z.
  • the power consumption W due to the parasitic capacitance of the circuit is proportional to the product of the square of the voltage (amplitude) V, the capacitance value C of the parasitic capacitance, and the frequency f.
  • the clock signal here, the first clock CKA as the circuit control clock signal
  • the power consumption W is greatly reduced.
  • control signal voltage when the power consumption when the high-level voltage of the circuit control clock signal (hereinafter referred to as “control signal voltage”) is 35 V is 1, the control signal voltage and the power consumption (due to the parasitic capacitance of the circuit) The relationship is as shown in FIG. From FIG. 7, it can be understood that, for example, “reducing the control signal voltage from 35V to 20V reduces the power consumption to about one third”.
  • FIG. 8A is a waveform diagram of a clock signal for circuit control in a conventional example.
  • FIG. 8B is a waveform diagram of a circuit control clock signal (first clock CKA) in the present embodiment.
  • first clock CKA circuit control clock signal
  • FIG. 9A is a waveform diagram of the state signal Q when the circuit control clock signal having the waveform shown in FIG. 8A is applied to each stage of the shift register in the configuration of the conventional example.
  • FIG. 9B is a waveform diagram of the state signal Q when the circuit control clock signal having the waveform shown in FIG. 8B is applied to each stage of the shift register in the configuration of the conventional example.
  • FIGS. 9A and 9B in the configuration of the conventional example, when the high-level potential of the circuit control clock signal is lowered, the potential of the state signal Q in the selection period cannot be sufficiently increased.
  • FIG. 10A is a waveform diagram of the state signal Q when the circuit control clock signal having the waveform shown in FIG. 8A is applied to each stage of the shift register in the configuration of this embodiment (see FIG. 1).
  • FIG. 10B is a waveform diagram of the state signal Q when the circuit control clock signal having the waveform shown in FIG.
  • the potential of the state signal Q in the selection period is sufficient even when the potential on the high level side of the circuit control clock signal is lower than the conventional one. To a high potential.
  • the power consumption in the shift register 410 can be reduced more than before without reducing the voltage applied to the gate bus line during the selection period.
  • the bistable circuit in the shift register 410 is configured as shown in FIG. 1, but the present invention is not limited to this.
  • an output terminal 51 for outputting the status signal Q an output terminal 52 for outputting the other stage control signal Z, and an input for a clock signal having a relatively large amplitude at the first conduction terminal.
  • An output control switching element (for example, a thin film transistor) T1 connected to the terminal 42 and having a second conduction terminal connected to the output terminal 51, a circuit control clock signal CKA, and a control signal (the set signal S in the first embodiment).
  • control box 420 as a control unit that controls the on / off state of the output control switching element and the potential of the output terminal 52 based on the CRTL.
  • the circuit may have a configuration other than that shown in FIG.
  • FIG. 12 is a circuit diagram showing a configuration example of a bistable circuit according to a modification of the first embodiment.
  • the five thin film transistors T6 to T10 and the first clock CKA have the same amplitude and the phase is shifted by one horizontal scanning period.
  • the gate terminal of the thin film transistor T6, the gate terminal of the thin film transistor T7, the source terminal of the thin film transistor T8, the drain terminal of the thin film transistor T9, and the gate terminal of the thin film transistor T10 are connected to each other.
  • a region (wiring) in which these are connected to each other is referred to as a “second node” for convenience, and the second node is denoted by reference numeral N2.
  • the gate terminal is connected to the second node N2, the drain terminal is connected to the first node N1, and the source terminal is connected to the input terminal for the DC power supply potential VSS.
  • the gate terminal is connected to the second node N2
  • the drain terminal is connected to the output terminal 52
  • the source terminal is connected to the input terminal for the DC power supply potential VSS.
  • the gate terminal and the drain terminal are connected to the input terminal 46 (that is, diode connection), and the source terminal is connected to the second node N2.
  • the gate terminal is connected to the first node N1, the drain terminal is connected to the second node N2, and the source terminal is connected to the input terminal for the DC power supply potential VSS.
  • the gate terminal is connected to the second node N2, the drain terminal is connected to the output terminal 51, and the source terminal is connected to the input terminal for the DC power supply potential VSS.
  • the thin film transistor T6 changes the potential of the first node N1 toward the low level when the potential of the second node N2 is at the high level.
  • the thin film transistor T7 changes the potential of the other-stage control signal Z (the potential of the output terminal 52) toward the low level when the potential of the second node N2 is at the high level.
  • the thin film transistor T8 changes the potential of the second node N2 toward the high level when the third clock CKC is at the high level.
  • the thin film transistor T9 changes the potential of the second node N2 toward the low level when the potential of the first node N1 is at the high level.
  • the thin film transistor T10 changes the potential of the state signal Q (the potential of the output terminal 51) toward the low level when the potential of the second node N2 is at the high level.
  • the operation of the bistable circuit in this modification will be described with reference to FIGS.
  • the potential of the first node N1 the potential of the state signal Q (potential of the output terminal 51), and the potential of the other stage control signal Z (potential of the output terminal 52) are low level. It has become.
  • the potential of the second node N2 becomes high every other horizontal scanning period in accordance with the change in the potential of the third clock CKC.
  • the thin film transistor T8 is turned on every other horizontal scanning period, and the potential of the second node N2 becomes high level.
  • the thin film transistors T6, T7, and T10 are turned on.
  • the potential of the first node N1, the potential of the other-stage control signal Z, and the potential of the state signal Q are drawn to the low-level DC power supply potential VSS. Therefore, even if current leakage occurs in the thin film transistors T1 and T2 during the normal operation period, the potential of the first node N1, the potential of the other-stage control signal Z, and the state signal Q caused by such current leakage The increase in potential is suppressed.
  • the same operation as in the first embodiment is performed. Note that during these periods, since the potential of the first node N1 is at a high level, the thin film transistor T9 is turned on. For this reason, even if the third clock CKC becomes high level, the potential of the second node N2 is maintained at low level, and the potential of the first node N1, the potential of the other stage control signal Z, and the potential of the state signal Q are There is no decline.
  • the second clock CKB changes from the high level to the low level.
  • the potential of the state signal Q decreases as the potential of the input terminal 42 decreases.
  • the first clock CKA changes from the high level to the low level.
  • the potential of the other stage control signal Z decreases as the potential of the input terminal 41 decreases, and the potential of the first node N1 also decreases via the capacitor CAP.
  • the reset signal R changes from the low level to the high level.
  • the thin film transistor T4 is turned on, and the potential of the other stage control signal Z quickly changes to a low level. In the reset period, the potential of the second node N2 changes from the low level to the high level.
  • the thin film transistors T6, T7, and T10 are turned on, and the potential of the first node N1, the potential of the other-stage control signal Z, and the potential of the state signal Q are reliably lowered to a low level.
  • the same operation as in the period before time t0 is performed.
  • the drain terminal of the thin film transistor T1 functioning as an output control transistor has a relatively large amplitude (similar to the conventional case) as in the first embodiment.
  • a second clock CKB which is a clock signal of (amplitude)
  • a drain terminal of the thin film transistor T2 which is a transistor for controlling the output of the other stage control signal Z has a relatively small amplitude (a smaller amplitude than the conventional one).
  • a first clock CKA that is a clock signal is supplied. For this reason, the power consumption in the shift register 410 is reduced more than before without reducing the voltage applied to the gate bus line during the selection period.
  • FIG. 14 is a block diagram showing a configuration of the shift register 411 in the gate driver 400 according to the second embodiment of the present invention.
  • the overall configuration and operation of the liquid crystal display device are the same as those in the first embodiment, and a description thereof will be omitted.
  • each bistable circuit has an input terminal for receiving a high-level DC power supply potential VDD instead of the input terminal for the second clock CKB in the first embodiment (see FIG. 4).
  • the shift register 411 is supplied with the first gate clock signal CK1 and the second gate clock signal CK2, which are two-phase clock signals, as the gate clock signal GCK.
  • the first gate clock signal CK1 and the second gate clock signal CK2 are out of phase with each other by one horizontal scanning period, and both are in a high level (H level) only for one horizontal scanning period of the two horizontal scanning periods. It becomes.
  • the high-level potentials of the first gate clock signal CK1 and the second gate clock signal CK2 are made smaller than the DC power supply potential VDD.
  • the DC power supply potential VDD is set to 35V
  • the high-level side potentials of the first gate clock signal CK1 and the second gate clock signal CK2 are set to 20V.
  • each stage (each bistable circuit) of the shift register 411 The signals given to the input terminals of each stage (each bistable circuit) of the shift register 411 are as follows (see FIG. 14). For the odd-numbered stages, the first gate clock signal CK1 is given as the first clock CKA. For even stages, the second gate clock signal CK2 is supplied as the first clock CKA.
  • the high level DC power supply potential VDD is commonly applied to all bistable circuits.
  • the clear signal CLR, the low-level DC power supply potential VSS, the set signal S, and the reset signal R are the same as those in the first embodiment.
  • the state signal Q and the other stage control signal Z output from each stage (each bistable circuit) of the shift register 411 are the same as those in the first embodiment.
  • the first gate clock signal CK1 and the first clock CKA function as circuit control clock signals for controlling the operation of the bistable circuit in the shift register 411.
  • FIG. 15 is a circuit diagram showing a configuration of the bistable circuit in the present embodiment.
  • the bistable circuit is provided with an input terminal 47 for receiving a high-level DC power supply potential VDD instead of the input terminal 42 for the second clock CKB in the first embodiment. Yes.
  • the high-level DC power supply potential VDD is applied to the drain terminal of the thin film transistor T1 functioning as an output control transistor.
  • a thin film transistor T11 is provided. As for the thin film transistor T11, the gate terminal is connected to the input terminal 44, the drain terminal is connected to the output terminal 51, and the source terminal is connected to the input terminal for the DC power supply potential VSS.
  • bistable circuit During the period before time t0 (normal operation period), the potential of the first node N1, the potential of the state signal Q (potential of the output terminal 51), and the potential of the other stage control signal Z (potential of the output terminal 52) are low level. It has become. At time t0, a pulse of the set signal S is given to the input terminal 43. Since the thin film transistor T3 is diode-connected as shown in FIG. 15, the thin film transistor T3 is turned on by the pulse of the set signal S, and the capacitor CAP is charged.
  • the potential of the first node N1 changes from the low level to the high level, and the thin film transistors T1 and T2 are turned on.
  • a high level DC power supply potential VDD is applied to the drain terminal of the thin film transistor T1. Therefore, when the thin film transistor T1 is turned on, the potential of the state signal Q rises as shown in FIG. 16 during the set period (from the time point t0 to the time point t1). Further, during the set period, the first clock CKA is at a low level. For this reason, the potential of the other-stage control signal Z is maintained at a low level during the set period.
  • the first clock CKA changes from low level to high level.
  • the potential of the other-stage control signal Z increases as the potential of the input terminal 41 increases.
  • the capacitor CAP is provided between the first node N1 and the output terminal 52, the potential of the first node N1 increases as the potential of the output terminal 52 increases (first node). N1 is bootstrapped). As a result, a large voltage is applied to the thin film transistor T1, and the potential of the state signal Q rises to the high level DC power supply potential VDD. As a result, the gate bus line connected to the output terminal 51 of the bistable circuit is selected.
  • the first clock CKA changes from the high level to the low level.
  • the potential of the other stage control signal Z decreases as the potential of the input terminal 41 decreases, and the potential of the first node N1 also decreases via the capacitor CAP.
  • the reset signal R changes from the low level to the high level.
  • the thin film transistors T4 and T11 are turned on.
  • the potential of the other stage control signal Z quickly changes to a low level
  • the potential of the state signal Q quickly changes to a low level.
  • the potential of the first node N1, the potential of the state signal Q, and the potential of the other-stage control signal Z are at a low level.
  • the power consumption in the shift register 411 is lower than before. Is also reduced.
  • the DC power supply potential VDD is applied to the drain terminal of the thin film transistor T1. For this reason, during the operation of the shift register 411, power consumption due to the parasitic capacitance of the thin film transistor T1 does not occur. As a result, the power consumption in the shift register 411 can be significantly reduced as compared with the prior art without reducing the voltage applied to the gate bus line during the selection period.
  • FIG. 8A is a waveform diagram of a clock signal for circuit control in a conventional example.
  • FIG. 8B is a waveform diagram of a circuit control clock signal (first clock CKA) in the present embodiment.
  • first clock CKA circuit control clock signal
  • FIG. 9A is a waveform diagram of the state signal Q when the circuit control clock signal having the waveform shown in FIG. 8A is applied to each stage of the shift register in the configuration of the conventional example.
  • FIG. 9B is a waveform diagram of the state signal Q when the circuit control clock signal having the waveform shown in FIG. 8B is applied to each stage of the shift register in the configuration of the conventional example.
  • FIGS. 9A and 9B in the configuration of the conventional example, when the high-level potential of the circuit control clock signal is lowered, the potential of the state signal Q in the selection period cannot be sufficiently increased.
  • FIG. 17A is a waveform diagram of the state signal Q when the circuit control clock signal having the waveform shown in FIG. 8A is applied to each stage of the shift register in the configuration of this embodiment (see FIG. 15).
  • FIG. 17B is a waveform diagram of the state signal Q when the circuit control clock signal having the waveform shown in FIG.
  • the potential of the state signal Q in the selection period is sufficient even if the high-level potential of the circuit control clock signal is lower than the conventional one. To a high potential.
  • the power consumption in the shift register 411 can be reduced more than before without reducing the voltage applied to the gate bus line during the selection period.
  • the bistable circuit in the shift register 411 is configured as shown in FIG. 15, but the present invention is not limited to this.
  • an output terminal 51 for outputting a status signal Q an output terminal 52 for outputting another stage control signal Z, and an input for a DC power supply potential VDD whose first conduction terminal is at a high level.
  • the output control switching element T1 connected to the terminal 47 and having the second conduction terminal connected to the output terminal 51, and the DC power supply potential VSS having the first conduction terminal connected to the output terminal 51 and the second conduction terminal being at the low level.
  • a bistable circuit may be a configuration other than the configuration shown in FIG. 15.
  • Source driver video signal line drive circuit 400: Gate driver (scanning signal line driving circuit) 410, 411 ... shift register 600 ... display unit SR (1) to SR (i) ... bistable circuit CAP ... capacitor (capacitance element) T1 to T10 Thin film transistors N1, N2 First node, second node GL1 to GLi Gate bus lines SL1 to SLj Source bus lines CK1, CK2, CK1H, CK2H First gate clock signal, second gate clock signal, 3rd gate clock signal, 4th gate clock signal CKA, CKB, CKC ...

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Abstract

　モノリシックゲートドライバにおいて、ゲートバスラインに印加される電圧を低下させることなく従来よりも消費電力を低減させる。　双安定回路は、状態信号（Ｑ）を出力する出力端子（５１），他段制御信号（Ｚ）を出力する出力端子（５２），セット信号（Ｓ）やクリア信号（ＣＬＲ）に基づいて電位が制御される第１ノード，第１ノードの電位がハイレベルの時に第２クロック（ＣＫＢ）の電位を出力端子（５１）に与える薄膜トランジスタ（Ｔ１），第１ノードの電位がハイレベルの時に第１クロック（ＣＫＡ）の電位を出力端子（５２）に与える薄膜トランジスタ（Ｔ２），およびリセット信号（Ｒ）に基づいて他段制御信号（Ｚ）の電位をローレベルに向けて変化させるための薄膜トランジスタ（Ｔ４）を備える。第１クロック（ＣＫＡ）は、第２クロック（ＣＫＢ）とは別系統の電源によって生成され、第２クロック（ＣＫＢ）よりも小さい振幅とされる。

Description

シフトレジスタ、走査信号線駆動回路、および表示装置
　本発明は、表示装置およびその駆動回路に関し、更に詳しくは、表示装置の表示部に配設された走査信号線を駆動する走査信号線駆動回路内のシフトレジスタに関する。
　近年、液晶表示装置において、ゲートバスライン（走査信号線）を駆動するためのゲートドライバ（走査信号線駆動回路）のモノリシック化が進んでいる。従来、ゲートドライバは液晶パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）チップとして搭載されることが多かったが、近年、基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」などと呼ばれている。モノリシックゲートドライバを備えた液晶表示装置では、典型的には、アモルファスシリコン（ａ－Ｓｉ）を用いた薄膜トランジスタ（以下「ａ－ＳｉＴＦＴ」という）が駆動素子として採用されている。
　ところで、アクティブマトリクス型の液晶表示装置の表示部には、複数本のソースバスライン（映像信号線）と、複数本のゲートバスラインと、それら複数本のソースバスラインと複数本のゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部とを含む画素回路が形成されている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタや、画素電圧値を保持するための画素容量などを含んでいる。アクティブマトリクス型の液晶表示装置には、また、上述したゲートドライバと、ソースバスラインを駆動するためのソースドライバ（映像信号線駆動回路）とが設けられている。
　画素電圧値を示す映像信号はソースバスラインによって伝達されるが、各ソースバスラインは複数行分の画素電圧値を示す映像信号を一時（同時）に伝達することができない。このため、マトリクス状に配置された上述の画素形成部内の画素容量への映像信号の書き込み（充電）は１行ずつ順次に行われる。そこで、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。シフトレジスタの各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号（以下、「状態信号」という。）を走査信号として出力する双安定回路となっている。そして、シフトレジスタ内の複数の双安定回路から順次にアクティブな走査信号が出力されることによって、上述のように、画素容量への映像信号の書き込みが１行ずつ順次に行われる。
　図１９は、シフトレジスタ内の双安定回路の出力部近傍の典型的な構成を示す回路図である。図１９に示すように、双安定回路の出力部近傍には、状態信号Ｑを出力するための出力端子９２にソース端子（第２導通端子）が接続された薄膜トランジスタＴ９０が設けられている。各双安定回路内の薄膜トランジスタＴ９０のオン／オフ状態は、シフトレジスタの外部から送られるクロック信号と当該各双安定回路の前段または次段の双安定回路から出力される状態信号とによって制御されている。また、薄膜トランジスタＴ９０のドレイン端子（第１導通端子）には、入力端子９１を介してクロック信号ＣＫが与えられている。このような構成において、各双安定回路内の薄膜トランジスタＴ９０は１垂直走査期間中に１回だけオン状態になる。そして、薄膜トランジスタＴ９０がオン状態になっている時に、入力端子９１に与えられているクロック信号ＣＫの電位が出力端子９２に与えられる。以下においては、薄膜トランジスタＴ９０のように状態信号Ｑの出力を制御するためのトランジスタのことを「出力制御用トランジスタ」ともいう。
　なお、日本の特開２００６－１０７６９２号公報には、表示装置のゲートドライバ内に設けられるシフトレジスタの一段分の構成（双安定回路の構成）例が開示されている。
日本の特開２００６－１０７６９２号公報
　図１９に示した従来の構成によれば、シフトレジスタの外部から送られるクロック信号は、各双安定回路の出力制御用トランジスタのオン／オフ状態を制御するとともに、出力制御用トランジスタのドレイン端子に与えられている。駆動素子にａ－ＳｉＴＦＴを採用しているシフトレジスタでは、従来より、上述のクロック信号のハイレベル側の電位は、画素回路を駆動させるために必要な電圧であってパネル毎に定められる電圧である画素定格電圧に基づいて定められている。その画素定格電圧は、パネルの大型化や高精細化が進むにつれて大きくなる。このため、パネルの大型化や高精細化が進むにつれて、シフトレジスタ内における消費電力が増大している。この点に関し、従来の構成において消費電力の低減を図るために仮にクロック信号のハイレベル側の電位を従来よりも低くすると、出力制御用トランジスタの第１導通端子（図１９では、薄膜トランジスタＴ９０のドレイン端子）に与えられる電位についても従来よりも低くなる。このため、出力制御用トランジスタがオン状態になっている時に出力端子９２に与えられる電位は、従来よりも低くなる。従って、消費電力低減の効果が充分に得られる程度にまでクロック信号のハイレベル側の電位を低くすると、液晶の駆動に要する充分な電圧が得られない。
　そこで本発明は、モノリシックゲートドライバにおいて、ゲートバスラインに印加される電圧を低下させることなく従来よりも消費電力を低減させることを目的とする。
　本発明の第１の局面は、画像を表示するための画素回路が形成された基板上に設けられ、第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路を含み、各双安定回路の外部から与えられる回路制御用クロック信号に基づいて前記複数の双安定回路が順次に第１の状態となるシフトレジスタであって、
　各双安定回路は、
　　前記第１の状態または前記第２の状態のいずれかの状態を表す状態信号を外部に出力する第１出力ノードと、
　　制御端子，第１導通端子，および第２導通端子を有し、前記第１出力ノードに前記第２導通端子が接続された出力制御用スイッチング素子と、
　　当該各双安定回路以外の双安定回路の動作を制御するための他段制御信号を出力する第２出力ノードと、
　　前記回路制御用クロック信号と当該各双安定回路以外の双安定回路から出力された他段制御信号とに基づいて、前記出力制御用スイッチング素子の制御端子に接続された第１ノードの電位および前記第２出力ノードの電位を制御する制御部と
を備え、
　前記出力制御用スイッチング素子の第１導通端子には、前記回路制御用クロック信号を生成する電源とは別系統の電源によって供給される電位が与えられ、
　前記回路制御用クロック信号のハイレベル側の電位である第１電位は、前記状態信号が前記第１の状態にされるべき期間に前記出力制御用スイッチング素子の第１導通端子に与えられるべき電位である第２電位よりも低いことを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記出力制御用スイッチング素子の第１導通端子には、ハイレベル側の電位を前記第２電位とするクロック信号が与えられていることを特徴とする。
　本発明の第３の局面は、本発明の第１の局面において、
　各双安定回路は、前記回路制御用クロック信号または当該各双安定回路以外の双安定回路から出力された他段制御信号に基づいて前記第１出力ノードの電位を低下させるためのスイッチング素子を更に備え、
　前記出力制御用スイッチング素子の第１導通端子に与えられている電位は、直流電源によって供給されていることを特徴とする。
　本発明の第４の局面は、本発明の第１の局面において、
　前記出力制御用スイッチング素子の第１導通端子には、前記画素回路を駆動するために定められている電圧である画素定格電圧に基づく電位が与えられていることを特徴とする。
　本発明の第５の局面は、本発明の第４の局面において、
　前記第１電位の大きさは、前記画素定格電圧に基づく電位の大きさの２分の１以上の大きさであることを特徴とする。
　本発明の第６の局面は、前記画素回路を含む表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
　本発明の第１の局面に係るシフトレジスタを備え、
　前記複数の双安定回路は、前記複数の走査信号線と１対１で対応するように設けられ、
　各双安定回路は、前記第１出力ノードから出力される状態信号を当該各双安定回路に対応する走査信号線に走査信号として与えることを特徴とする。
　本発明の第７の局面は、表示装置であって、
　前記表示部を含み、本発明の第６の局面に係る走査信号線駆動回路を備えていることを特徴とする。
　本発明の第１の局面によれば、シフトレジスタ内の各双安定回路からは、状態信号と、当該各双安定回路とは異なる段の双安定回路を制御するための他段制御信号とが出力される。状態信号を出力する第１出力ノードに第２導通端子が接続された出力制御用スイッチング素子の第１導通端子には、比較的高い電位である第２電位が与えられる。また、他段制御信号を出力する第２出力ノードの電位は、ハイレベル側の電位を第２電位よりも低い電位である第１電位とする回路制御用クロック信号によって制御される。一般に回路の寄生容量による消費電力は電圧（振幅）の２乗と寄生容量の容量値と周波数との積に比例するので、比較的周波数の大きい回路制御用クロック信号の振幅を従来よりも小さくすることによって、消費電力が大きく低減される。また、第２電位が充分に高くされると、シフトレジスタの駆動能力を従来と比較して低下させることもない。以上より、例えば、このシフトレジスタを表示装置の走査信号線駆動回路に適用することにより、走査信号線に印加される電圧を低下させることなく、走査信号線駆動回路における消費電力が従来よりも低減される。
　本発明の第２の局面によれば、出力制御用スイッチング素子の第１導通端子にクロック信号が与えられる構成のシフトレジスタにおいて、当該シフトレジスタの駆動能力を低下させることなく消費電力が低減される。
　本発明の第３の局面によれば、出力制御用スイッチング素子の第１導通端子には直流の電圧が与えられるので、シフトレジスタの動作中、出力制御用スイッチング素子の寄生容量に起因する消費電力は生じない。これにより、シフトレジスタにおける消費電力が従来よりも大幅に低減される。
　本発明の第４の局面によれば、出力制御用スイッチング素子の第１導通端子には画素定格電圧が与えられるので、走査信号線に印加される電圧が低下することを確実に防止しつつ、シフトレジスタにおける消費電力が従来よりも低減される。
　本発明の第５の局面によれば、回路の異常動作の発生を防止しつつ、シフトレジスタにおける消費電力が従来よりも低減される。
　本発明の第６の局面によれば、本発明の第１の局面と同様の効果が得られるシフトレジスタを備えた走査信号線駆動回路が実現される
　本発明の第７の局面によれば、本発明の第６の局面と同様の効果が得られる走査信号線駆動回路を備えた表示装置が実現される
本発明の第１の実施形態に係る液晶表示装置において、ゲートドライバ内のシフトレジスタに含まれる双安定回路の構成を示す回路図である。 上記第１の実施形態において、液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態において、ゲートドライバの構成を説明するためのブロック図である。 上記第１の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第１の実施形態において、ゲートドライバの動作を説明するための信号波形図である。 上記第１の実施形態において、双安定回路の動作について説明するための信号波形図である。 上記第１の実施形態において、制御信号電圧と消費電力との関係を示す図である。 ＡおよびＢは、上記第１の実施形態における効果について説明するための図である。 ＡおよびＢは、上記第１の実施形態における効果について説明するための図である。 ＡおよびＢは、上記第１の実施形態における効果について説明するための図である。 上記第１の実施形態の変形例について説明するための図である。 上記第１の実施形態の変形例に係る双安定回路の構成例を示す回路図である。 上記第１の実施形態の変形例において、双安定回路の動作について説明するための信号波形図である。 本発明の第２の実施形態に係る液晶表示装置において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第２の実施形態において、ゲートドライバ内のシフトレジスタに含まれる双安定回路の構成を示す回路図である。 上記第２の実施形態において、双安定回路の動作について説明するための信号波形図である。 ＡおよびＢは、上記第２の実施形態における効果について説明するための図である。 上記第２の実施形態の変形例について説明するための図である。 従来例において、シフトレジスタ内の双安定回路の出力部近傍の典型的な構成を示す回路図である。
　以下、添付図面を参照しつつ、本発明の実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は制御端子に相当し、ドレイン端子（ドレイン電極）は第１導通端子に相当し、ソース端子（ソース電極）は第２導通端子に相当する。また、双安定回路内に設けられている薄膜トランジスタはすべてｎチャネル型であるものとして説明する。
＜１．第１の実施形態＞
＜１．１　全体構成および動作＞
　図２は、本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図２に示すように、この液晶表示装置は、電源１００とＤＣ／ＤＣコンバータ１１０と表示制御回路２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と共通電極駆動回路５００と表示部６００とを備えている。なお、ゲートドライバ４００は、アモルファスシリコンを用いて、表示部６００を含む表示パネル上に形成されている。すなわち、本実施形態においては、ゲートドライバ４００と表示部６００とは同一基板（液晶パネルを構成する２枚の基板のうちの一方の基板であるアレイ基板）上に形成されている。
　表示部６００には、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ１～ＳＬｊと、複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ１～ＧＬｉと、それらのソースバスラインＳＬ１～ＳＬｊとゲートバスラインＧＬ１～ＧＬｉとの交差点にそれぞれ対応して設けられた複数個（ｉ×ｊ個）の画素形成部とを含む画素回路が形成されている。上記複数個の画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されると共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）６０と、その薄膜トランジスタ６０のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお、通常、画素容量Ｃｐに確実に電位を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。
　電源１００は、ＤＣ／ＤＣコンバータ１１０と表示制御回路２００と共通電極駆動回路５００とに所定の電源電圧を供給する。ＤＣ／ＤＣコンバータ１１０は、ソースドライバ３００およびゲートドライバ４００を動作させるための所定の直流電圧を電源電圧から生成し、それをソースドライバ３００およびゲートドライバ４００に供給する。共通電極駆動回路５００は、共通電極Ｅｃに所定の電位Ｖｃｏｍを与える。
　表示制御回路２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、表示部６００における画像表示を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ラッチストローブ信号ＬＳ，ゲートスタートパルス信号ＧＳＰ，ゲートエンドパルス信号ＧＥＰ，およびゲートクロック信号ＧＣＫとを出力する。後述するように、本実施形態においては、ゲートクロック信号ＧＣＫは、比較的小さい振幅を有する２相のクロック信号ＣＫ１（以下「第１ゲートクロック信号」という。）およびＣＫ２（以下「第２ゲートクロック信号」という。）と、比較的大きい振幅を有する２相のクロック信号ＣＫ１Ｈ（以下「第３ゲートクロック信号」という。）およびＣＫ２Ｈ（以下「第４ゲートクロック信号」という。）とによって構成されている。なお、これら第１～第４ゲートクロック信号の全ての信号についてローレベル側の電位は同じにされている。また、第３ゲートクロック信号ＣＫ１Ｈおよび第４ゲートクロック信号ＣＫ２Ｈのハイレベル側の電位は、画素回路を駆動させるために必要な電圧であってパネル毎に定められる電圧である画素定格電圧のハイレベル側の電圧に相当する電位にされている。さらに、第１ゲートクロック信号ＣＫ１および第２ゲートクロック信号ＣＫ２のハイレベル側の電位は、画素定格電圧のハイレベル側の電位よりも低くされ、かつ、典型的には画素定格電圧のハイレベル側の電位の２分の１以上の大きさの電位にされている。具体的には、例えば、第１ゲートクロック信号ＣＫ１および第２ゲートクロック信号ＣＫ２については、ハイレベル側の電位は２０Ｖとされ、ローレベル側の電位は－８Ｖとされ、第３ゲートクロック信号ＣＫ１Ｈおよび第４ゲートクロック信号ＣＫ２Ｈについては、ハイレベル側の電位は３５Ｖとされ、ローレベル側の電位は－８Ｖとされる。
　ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬ１～ＳＬｊに駆動用映像信号Ｓ（１）～Ｓ（ｊ）を印加する。
　ゲートドライバ４００は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰ，ゲートエンドパルス信号ＧＥＰ，およびゲートクロック信号ＧＣＫに基づいて、アクティブな走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）の各ゲートバスラインＧＬ１～ＧＬｉへの印加を１垂直走査期間を周期として繰り返す。なお、このゲートドライバ４００についての詳しい説明は後述する。
　以上のようにして、各ソースバスラインＳＬ１～ＳＬｊに駆動用映像信号Ｓ（１）～Ｓ（ｊ）が印加され、各ゲートバスラインＧＬ１～ＧＬｉに走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される。
＜１．２　ゲートドライバの構成および動作＞
　次に、図３～図５を参照しつつ、本実施形態におけるゲートドライバ４００の構成および動作の概要について説明する。図３に示すように、ゲートドライバ４００は複数段からなるシフトレジスタ４１０によって構成されている。表示部６００にはｉ行×ｊ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタ４１０の各段が設けられている。また、シフトレジスタ４１０の各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号（以下「状態信号」という。）を出力する双安定回路となっている。このように、このシフトレジスタ４１０はｉ個の双安定回路ＳＲ（１）～ＳＲ（ｉ）で構成されている。なお、本実施形態においては、双安定回路が第１の状態となっていれば、当該双安定回路からはハイレベル（Ｈレベル）の状態信号が出力され、双安定回路が第２の状態となっていれば、当該双安定回路からはローレベル（Ｌレベル）の状態信号が出力される。また、以下においては、双安定回路からハイレベルの状態信号が出力され当該双安定回路に対応するゲートバスラインにハイレベルの走査信号が印加される期間のことを「選択期間」という。
　図４は、ゲートドライバ４００内のシフトレジスタ４１０の構成を示すブロック図である。上述したように、このシフトレジスタ４１０はｉ個の双安定回路ＳＲ（１）～ＳＲ（ｉ）で構成されている。各双安定回路には、比較的小さい振幅のクロック信号ＣＫＡ（以下「第１クロック」という。）を受け取るための入力端子と、比較的大きい振幅のクロック信号ＣＫＢ（以下「第２クロック」という。）を受け取るための入力端子と、全ての双安定回路を初期化するためのクリア信号ＣＬＲを受け取るための入力端子と、ローレベルの直流電源電位ＶＳＳを受け取るための入力端子と、セット信号Ｓを受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、状態信号Ｑを出力するための出力端子と、当該各双安定回路とは異なる段の双安定回路の動作を制御する信号（以下、「他段制御信号」という。）Ｚを出力するための出力端子とが設けられている。
　シフトレジスタ４１０には、ゲートクロック信号ＧＣＫとして、比較的小さい振幅を有する２相のクロック信号である第１ゲートクロック信号ＣＫ１および第２ゲートクロック信号ＣＫ２と、比較的大きい振幅を有する２相のクロック信号である第３ゲートクロック信号ＣＫ１Ｈおよび第４ゲートクロック信号ＣＫ２Ｈとが与えられる。第１ゲートクロック信号ＣＫ１と第２ゲートクロック信号ＣＫ２とについては、図５に示すように、互いに１水平走査期間だけ位相がずれており、いずれも２水平走査期間中の１水平走査期間だけハイレベル（Ｈレベル）の状態となる。同様に、第３ゲートクロック信号ＣＫ１Ｈと第４ゲートクロック信号ＣＫ２Ｈとについては、図５に示すように、互いに１水平走査期間だけ位相がずれており、いずれも２水平走査期間中の１水平走査期間だけハイレベル（Ｈレベル）の状態となる。また、第１ゲートクロック信号ＣＫ１と第３ゲートクロック信号ＣＫ１Ｈとは同位相となっている。
　シフトレジスタ４１０の各段（各双安定回路）の入力端子に与えられる信号は次のようになっている（図４参照）。奇数段目については、第１ゲートクロック信号ＣＫ１が第１クロックＣＫＡとして与えられ、第３ゲートクロック信号ＣＫ１Ｈが第２クロックＣＫＢとして与えられる。偶数段目については、第２ゲートクロック信号ＣＫ２が第１クロックＣＫＡとして与えられ、第４ゲートクロック信号ＣＫ２Ｈが第２クロックＣＫＢとして与えられる。また、１段目には、ゲートスタートパルス信号ＧＳＰがセット信号Ｓとして与えられる。２段目以降の段については、前段から出力される他段制御信号Ｚがセット信号Ｓとして与えられる。さらに、ｉ段目には、ゲートエンドパルス信号ＧＥＰがリセット信号Ｒとして与えられる。（ｉ－１）段目以前の段については、次段から出力される他段制御信号Ｚがリセット信号Ｒとして与えられる。なお、クリア信号ＣＬＲおよびローレベルの直流電源電位ＶＳＳについては、全ての双安定回路に共通的に与えられる。
　シフトレジスタ４１０の各段（各双安定回路）からは状態信号Ｑと他段制御信号Ｚとが出力される。各段から出力される状態信号Ｑについては、対応するゲートバスラインに走査信号として与えられる。各段から出力される他段制御信号Ｚについては、リセット信号Ｒとして前段に与えられるとともに、セット信号Ｓとして次段に与えられる。
　以上のような構成において、シフトレジスタ４１０の１段目ＳＲ（１）にセット信号Ｓとしてのゲートスタートパルス信号ＧＳＰが与えられると、ゲートクロック信号ＧＣＫ（第１ゲートクロック信号ＣＫ１，第２ゲートクロック信号ＣＫ２，第３ゲートクロック信号ＣＫ１Ｈ，および第４ゲートクロック信号ＣＫ２Ｈ）に基づいて、ゲートスタートパルス信号ＧＳＰに含まれるパルス（このパルスは各段から出力される他段制御信号Ｚに含まれる）が１段目ＳＲ（１）からｉ段目ＳＲ（ｉ）へと順次に転送される。そして、このパルスの転送に応じて、各段ＳＲ（１）～ＳＲ（ｉ）から出力される状態信号Ｑが順次にハイレベルとなる。そして、それら各段ＳＲ（１）～ＳＲ（ｉ）から出力される状態信号Ｑは、走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）として各ゲートバスラインＧＬ１～ＧＬｉに与えられる。これにより、図５に示すように、１水平走査期間ずつ順次にハイレベル（アクティブ）となる走査信号が表示部６００内のゲートバスラインに与えられる。
　なお、本実施形態においては、第１ゲートクロック信号ＣＫ１，第２ゲートクロック信号ＣＫ２，および第１クロックＣＫＡがシフトレジスタ４１０内の双安定回路の動作を制御するための回路制御用クロック信号として機能する。
＜１．３　双安定回路の構成＞
　図１は、本実施形態における双安定回路の構成（シフトレジスタ４１０の一段分の構成）を示す回路図である。図１に示すように、この双安定回路は、５個の薄膜トランジスタＴ１～Ｔ５と、１個のキャパシタＣＡＰとを備えている。また、この双安定回路は、ローレベルの直流電源電位ＶＳＳ用の入力端子のほか、５個の入力端子４１～４５と２個の出力端子５１，５２とを有している。ここで、第１クロックＣＫＡを受け取る入力端子には符号４１を付し、第２クロックＣＫＢを受け取る入力端子には符号４２を付し、セット信号Ｓを受け取る入力端子には符号４３を付し、リセット信号Ｒを受け取る入力端子には符号４４を付し、クリア信号ＣＬＲを受け取る入力端子には符号４５を付している。また、状態信号Ｑを出力する出力端子には符号５１を付し、他段制御信号Ｚを出力する出力端子には符号５２を付している。
　次に、この双安定回路内における構成要素間の接続関係について説明する。薄膜トランジスタＴ１のゲート端子，薄膜トランジスタＴ２のゲート端子，薄膜トランジスタＴ３のソース端子，薄膜トランジスタＴ５のドレイン端子，およびキャパシタＣＡＰの一端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「第１ノード」といい、第１ノードには符号Ｎ１を付す。
　薄膜トランジスタＴ１については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は入力端子４２に接続され、ソース端子は出力端子５１に接続されている。薄膜トランジスタＴ２については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は入力端子４１に接続され、ソース端子は出力端子５２に接続されている。薄膜トランジスタＴ３については、ゲート端子およびドレイン端子は入力端子４３に接続され（すなわち、ダイオード接続となっている）、ソース端子は第１ノードＮ１に接続されている。薄膜トランジスタＴ４については、ゲート端子は入力端子４４に接続され、ドレイン端子は出力端子５２に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ５については、ゲート端子は入力端子４５に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。キャパシタＣＡＰについては、一端は第１ノードＮ１に接続され、他端は出力端子５２に接続されている。
　次に、各構成要素のこの双安定回路における機能について説明する。薄膜トランジスタＴ１は、第１ノードＮ１の電位がハイレベルになっているときに、第２クロックＣＫＢの電位を出力端子５１に与える。薄膜トランジスタＴ２は、第１ノードＮ１の電位がハイレベルになっているときに、第１クロックＣＫＡの電位を出力端子５２に与える。薄膜トランジスタＴ３は、セット信号Ｓがハイレベルになっているときに、第１ノードＮ１の電位をハイレベルに向けて変化させる。薄膜トランジスタＴ４は、リセット信号Ｒがハイレベルになっているときに、他段制御信号Ｚの電位（出力端子５２の電位）をローレベルに向けて変化させる。薄膜トランジスタＴ５は、クリア信号ＣＬＲがハイレベルになっているときに、第１ノードＮ１の電位をローレベルに向けて変化させる。キャパシタＣＡＰは、この双安定回路に接続されたゲートバスラインが選択状態となっている期間中に第１ノードＮ１の電位をハイレベルで維持するための補償容量として機能する。
　なお、本実施形態においては、薄膜トランジスタＴ１によって出力制御用スイッチング素子が実現され、状態信号Ｑを出力する出力端子５１によって第１出力ノードが実現され、他段制御信号Ｚを出力する出力端子５２によって第２出力ノードが実現されている。
＜１．４　双安定回路の動作＞
　次に、図１および図６を参照しつつ、本実施形態における双安定回路の動作について説明する。図６では、時点ｔ１から時点ｔ２までの期間が選択期間に相当する。なお、以下においては、選択期間直前の１水平走査期間のことを「セット期間」といい、選択期間直後の１水平走査期間のことを「リセット期間」という。また、選択期間，セット期間，およびリセット期間以外の期間のことを「通常動作期間」という。
　時点ｔ０以前の期間（通常動作期間）には、第１ノードＮ１の電位，状態信号Ｑの電位（出力端子５１の電位）および他段制御信号Ｚの電位（出力端子５２の電位）はローレベルとなっている。時点ｔ０になると、入力端子４３にセット信号Ｓのパルスが与えられる。薄膜トランジスタＴ３は図１に示すようにダイオード接続となっているので、このセット信号Ｓのパルスによって薄膜トランジスタＴ３はオン状態となり、キャパシタＣＡＰが充電される。これにより、第１ノードＮ１の電位はローレベルからハイレベルに変化し、薄膜トランジスタＴ１，Ｔ２はオン状態となる。セット期間中（時点ｔ０～時点ｔ１の期間中）、第１クロックＣＫＡおよび第２クロックＣＫＢはローレベルとなっている。このため、セット期間中には、状態信号Ｑの電位および他段制御信号Ｚの電位はローレベルで維持される。
　時点ｔ１になると、第１クロックＣＫＡおよび第２クロックＣＫＢがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ１はオン状態となっているので、入力端子４２の電位の上昇とともに状態信号Ｑの電位は上昇する。また、薄膜トランジスタＴ２もオン状態となっているので、入力端子４１の電位の上昇とともに他段制御信号Ｚの電位（出力端子５２の電位）は上昇する。ここで、図１に示すように第１ノードＮ１－出力端子５２間にはキャパシタＣＡＰが設けられているので、出力端子５２の電位の上昇とともに第１ノードＮ１の電位も上昇する（第１ノードＮ１がブートストラップされる）。その結果、薄膜トランジスタＴ１には大きな電圧が印加され、状態信号Ｑの電位は、第２クロックＣＫＢのハイレベルの電位にまで上昇する。これにより、この双安定回路の出力端子５１に接続されているゲートバスラインが選択状態となる。
　時点ｔ２になると、第２クロックＣＫＢがハイレベルからローレベルに変化する。これにより、入力端子４２の電位の低下とともに状態信号Ｑの電位は低下する。また、時点ｔ２には、第１クロックＣＫＡがハイレベルからローレベルに変化する。これにより、入力端子４１の電位の低下とともに他段制御信号Ｚの電位は低下し、キャパシタＣＡＰを介して第１ノードＮ１の電位も低下する。さらに、時点ｔ２には、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ４がオン状態となり、他段制御信号Ｚの電位は速やかにローレベルへと変化する。リセット期間の終了後の期間（通常動作期間）には、第１ノードＮ１の電位，状態信号Ｑの電位および他段制御信号Ｚの電位はローレベルとなっている。
＜１．５　効果＞
　本実施形態によれば、シフトレジスタ４１０内の各双安定回路からは、当該各双安定回路に接続されたゲートバスラインを駆動する走査信号となる状態信号Ｑと、当該各双安定回路とは異なる段の双安定回路を制御するための他段制御信号Ｚとが出力される。ここで、出力制御用トランジスタとして機能する薄膜トランジスタＴ１のドレイン端子には、比較的大きい振幅（従来と同様の振幅）のクロック信号である第２クロックＣＫＢが与えられる。このため、選択期間中にゲートバスラインに印加される電圧が従来よりも小さくなることはない。一方、他段制御信号Ｚの出力を制御するためのトランジスタである薄膜トランジスタＴ２のドレイン端子には、比較的小さい振幅（従来よりも小さい振幅）のクロック信号である第１クロックＣＫＡが与えられる。一般に、回路の寄生容量による消費電力Ｗは、電圧（振幅）Ｖの２乗と寄生容量の容量値Ｃと周波数ｆとの積に比例する。ここで、クロック信号については周波数ｆが比較的大きく、また、消費電力Ｗが電圧Ｖの２乗に比例していることから、クロック信号（ここでは、回路制御用クロック信号としての第１クロックＣＫＡ）のハイレベル側の電位を低くすることによって消費電力Ｗは大きく低減される。例えば、回路制御用クロック信号のハイレベル側の電圧（以下、「制御信号電圧」という。）が３５Ｖのときの消費電力を１とすると、制御信号電圧と（回路の寄生容量による）消費電力との関係は図７に示すようなものとなる。図７より、例えば「制御信号電圧を３５Ｖから２０Ｖに低減すると消費電力が約３分の１になる」ということが把握される。
　次に、出力の測定結果を示しつつ、本実施形態においては選択期間に状態信号Ｑの電位が充分に高くなることについて説明する。図８Ａは、従来例における回路制御用クロック信号の波形図である。図８Ｂは、本実施形態における回路制御用クロック信号（第１クロックＣＫＡ）の波形図である。図８Ａおよび図８Ｂから把握されるように、本実施形態においては、回路制御用クロック信号のハイレベル側の電位が従来よりも小さくされる。図９Ａは、従来例の構成において図８Ａに示す波形の回路制御用クロック信号がシフトレジスタの各段に与えられたときの状態信号Ｑの波形図である。図９Ｂは、従来例の構成において図８Ｂに示す波形の回路制御用クロック信号がシフトレジスタの各段に与えられたときの状態信号Ｑの波形図である。図９Ａおよび図９Ｂから把握されるように、従来例の構成においては、回路制御用クロック信号のハイレベル側の電位が低くされると、選択期間における状態信号Ｑの電位が充分には高められない。図１０Ａは、本実施形態の構成（図１参照）において図８Ａに示す波形の回路制御用クロック信号がシフトレジスタの各段に与えられたときの状態信号Ｑの波形図である。図１０Ｂは、本実施形態の構成において図８Ｂに示す波形の回路制御用クロック信号がシフトレジスタの各段に与えられたときの状態信号Ｑの波形図である。図１０Ａおよび図１０Ｂから把握されるように、本実施形態の構成においては、回路制御用クロック信号のハイレベル側の電位が従来よりも低くされても、選択期間における状態信号Ｑの電位は充分に高い電位にまで高められる。
　以上のように、本実施形態によれば、選択期間にゲートバスラインに印加される電圧を従来よりも低下させることなく、シフトレジスタ４１０における消費電力を従来よりも低減させることが可能となる。
＜１．６　変形例＞
　上記第１の実施形態においては、シフトレジスタ４１０内の双安定回路は図１に示すように構成されていたが、本発明はこれに限定されない。図１１に示すように、状態信号Ｑを出力するための出力端子５１と、他段制御信号Ｚを出力するための出力端子５２と、第１導通端子が比較的大きい振幅のクロック信号用の入力端子４２に接続されて第２導通端子が出力端子５１に接続された出力制御用スイッチング素子（例えば薄膜トランジスタ）Ｔ１と、回路制御用クロック信号ＣＫＡと制御信号（上記第１の実施形態におけるセット信号Ｓ，リセット信号Ｒ，クリア信号ＣＬＲなど）ＣＲＴＬとに基づいて出力制御用スイッチング素子のオン／オフ状態および出力端子５２の電位を制御する制御部としてのコントロールボックス４２０とを備えていれば、双安定回路は図１に示した構成以外の構成であっても良い。
　図１２は、上記第１の実施形態の変形例に係る双安定回路の構成例を示す回路図である。本変形例においては、図１に示した上記第１の実施形態における構成要素に加えて、５個の薄膜トランジスタＴ６～Ｔ１０と、第１クロックＣＫＡとは振幅が等しく位相が１水平走査期間だけずれた第３クロックＣＫＣを受け取るための入力端子４６とが設けられている。薄膜トランジスタＴ６のゲート端子，薄膜トランジスタＴ７のゲート端子，薄膜トランジスタＴ８のソース端子，薄膜トランジスタＴ９のドレイン端子，および薄膜トランジスタＴ１０のゲート端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「第２ノード」といい、第２ノードには符号Ｎ２を付す。
　薄膜トランジスタＴ６については、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は第１ノードＮ１に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ７については、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は出力端子５２に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ８については、ゲート端子およびドレイン端子は入力端子４６に接続され（すなわち、ダイオード接続となっている）、ソース端子は第２ノードＮ２に接続されている。薄膜トランジスタＴ９については、ゲート端子は第１ノードＮ１に接続され、ドレイン端子は第２ノードＮ２に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。薄膜トランジスタＴ１０については、ゲート端子は第２ノードＮ２に接続され、ドレイン端子は出力端子５１に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。
　薄膜トランジスタＴ６は、第２ノードＮ２の電位がハイレベルになっているときに、第１ノードＮ１の電位をローレベルに向けて変化させる。薄膜トランジスタＴ７は、第２ノードＮ２の電位がハイレベルになっているときに、他段制御信号Ｚの電位（出力端子５２の電位）をローレベルに向けて変化させる。薄膜トランジスタＴ８は、第３クロックＣＫＣがハイレベルになっているときに、第２ノードＮ２の電位をハイレベルに向けて変化させる。薄膜トランジスタＴ９は、第１ノードＮ１の電位がハイレベルになっているときに、第２ノードＮ２の電位をローレベルに向けて変化させる。薄膜トランジスタＴ１０は、第２ノードＮ２の電位がハイレベルになっているときに、状態信号Ｑの電位（出力端子５１の電位）をローレベルに向けて変化させる。
　次に、図１２および図１３を参照しつつ、本変形例における双安定回路の動作について説明する。時点ｔ０以前の期間（通常動作期間）には、第１ノードＮ１の電位，状態信号Ｑの電位（出力端子５１の電位）および他段制御信号Ｚの電位（出力端子５２の電位）はローレベルとなっている。また、時点ｔ０以前の期間には、第３クロックＣＫＣの電位の変化に応じて、第２ノードＮ２の電位が１水平走査期間おきにハイレベルとなる。これにより、１水平走査期間おきに、薄膜トランジスタＴ８がオン状態となって第２ノードＮ２の電位がハイレベルとなる。第２ノードＮ２の電位がハイレベルになると、薄膜トランジスタＴ６，Ｔ７，およびＴ１０がオン状態となる。これにより、第１ノードＮ１の電位，他段制御信号Ｚの電位，および状態信号Ｑの電位はローレベルの直流電源電位ＶＳＳへと引き込まれる。このため、通常動作期間に薄膜トランジスタＴ１，Ｔ２で電流のリークが生じていても、そのような電流のリークに起因する第１ノードＮ１の電位，他段制御信号Ｚの電位，および状態信号Ｑの電位の上昇が抑制される。
　セット期間（時点ｔ０～時点ｔ１の期間）および選択期間（時点ｔ１～時点ｔ２の期間）には、上記第１の実施形態と同様の動作が行われる。なお、これらの期間中には、第１ノードＮ１の電位がハイレベルになっているため、薄膜トランジスタＴ９がオン状態となる。このため、第３クロックＣＫＣがハイレベルとなっても、第２ノードＮ２の電位はローレベルで維持され、第１ノードＮ１の電位，他段制御信号Ｚの電位，および状態信号Ｑの電位が低下することはない。
　時点ｔ２になると、第２クロックＣＫＢがハイレベルからローレベルに変化する。これにより、入力端子４２の電位の低下とともに状態信号Ｑの電位は低下する。また、時点ｔ２には、第１クロックＣＫＡがハイレベルからローレベルに変化する。これにより、入力端子４１の電位の低下とともに他段制御信号Ｚの電位は低下し、キャパシタＣＡＰを介して第１ノードＮ１の電位も低下する。さらに、時点ｔ２には、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ４がオン状態となり、他段制御信号Ｚの電位は速やかにローレベルへと変化する。また、リセット期間には、第２ノードＮ２の電位がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ６，Ｔ７，およびＴ１０はオン状態となって、第１ノードＮ１の電位，他段制御信号Ｚの電位，および状態信号Ｑの電位は確実にローレベルに低下する。リセット期間の終了後の期間（通常動作期間）には、時点ｔ０以前の期間と同様の動作が行われる。
　本変形例においても、双安定回路の出力部近傍に着目すると、上記第１の実施形態と同様、出力制御用トランジスタとして機能する薄膜トランジスタＴ１のドレイン端子には、比較的大きい振幅（従来と同様の振幅）のクロック信号である第２クロックＣＫＢが与えられ、他段制御信号Ｚの出力を制御するためのトランジスタである薄膜トランジスタＴ２のドレイン端子には、比較的小さい振幅（従来よりも小さい振幅）のクロック信号である第１クロックＣＫＡが与えられる。このため、選択期間にゲートバスラインに印加される電圧を従来よりも低下させることなく、シフトレジスタ４１０における消費電力が従来よりも低減される。
＜２．第２の実施形態＞
＜２．１　ゲートドライバの構成＞
　図１４は、本発明の第２の実施形態におけるゲートドライバ４００内のシフトレジスタ４１１の構成を示すブロック図である。なお、液晶表示装置の全体構成および動作については、上記第１の実施形態と同様であるので説明を省略する。
　本実施形態においては、各双安定回路には、上記第１の実施形態（図４参照）における第２クロックＣＫＢ用の入力端子に替えて、ハイレベルの直流電源電位ＶＤＤを受け取るための入力端子が設けられている。シフトレジスタ４１１には、ゲートクロック信号ＧＣＫとして、２相のクロック信号である第１ゲートクロック信号ＣＫ１および第２ゲートクロック信号ＣＫ２が与えられる。第１ゲートクロック信号ＣＫ１と第２ゲートクロック信号ＣＫ２とについては、互いに１水平走査期間だけ位相がずれており、いずれも２水平走査期間中の１水平走査期間だけハイレベル（Ｈレベル）の状態となる。第１ゲートクロック信号ＣＫ１および第２ゲートクロック信号ＣＫ２のハイレベル側の電位は、直流電源電位ＶＤＤよりも小さくされる。例えば、直流電源電位ＶＤＤが３５Ｖとされ、第１ゲートクロック信号ＣＫ１および第２ゲートクロック信号ＣＫ２のハイレベル側の電位が２０Ｖとされる。
　シフトレジスタ４１１の各段（各双安定回路）の入力端子に与えられる信号は次のようになっている（図１４参照）。奇数段目については、第１ゲートクロック信号ＣＫ１が第１クロックＣＫＡとして与えられる。偶数段目については、第２ゲートクロック信号ＣＫ２が第１クロックＣＫＡとして与えられる。ハイレベルの直流電源電位ＶＤＤについては、全ての双安定回路に共通的に与えられる。クリア信号ＣＬＲ，ローレベルの直流電源電位ＶＳＳ，セット信号Ｓ，およびリセット信号Ｒについては、上記第１の実施形態と同様である。シフトレジスタ４１１の各段（各双安定回路）から出力される状態信号Ｑおよび他段制御信号Ｚについても、上記第１の実施形態と同様である。
　なお、本実施形態においては、第１ゲートクロック信号ＣＫ１および第１クロックＣＫＡがシフトレジスタ４１１内の双安定回路の動作を制御するための回路制御用クロック信号として機能する。
＜２．２　双安定回路の構成＞
　図１５は、本実施形態における双安定回路の構成を示す回路図である。本実施形態においては、双安定回路には、上記第１の実施形態における第２クロックＣＫＢ用の入力端子４２に替えて、ハイレベルの直流電源電位ＶＤＤを受け取るための入力端子４７が設けられている。そのハイレベルの直流電源電位ＶＤＤが、出力制御用トランジスタとして機能する薄膜トランジスタＴ１のドレイン端子に与えられる。また、上記第１の実施形態における構成要素に加えて、薄膜トランジスタＴ１１が設けられている。薄膜トランジスタＴ１１については、ゲート端子は入力端子４４に接続され、ドレイン端子は出力端子５１に接続され、ソース端子は直流電源電位ＶＳＳ用の入力端子に接続されている。
＜２．３　双安定回路の動作＞
　次に、図１５および図１６を参照しつつ、本実施形態における双安定回路の動作について説明する。時点ｔ０以前の期間（通常動作期間）には、第１ノードＮ１の電位，状態信号Ｑの電位（出力端子５１の電位）および他段制御信号Ｚの電位（出力端子５２の電位）はローレベルとなっている。時点ｔ０になると、入力端子４３にセット信号Ｓのパルスが与えられる。薄膜トランジスタＴ３は図１５に示すようにダイオード接続となっているので、このセット信号Ｓのパルスによって薄膜トランジスタＴ３はオン状態となり、キャパシタＣＡＰが充電される。これにより、第１ノードＮ１の電位はローレベルからハイレベルに変化し、薄膜トランジスタＴ１，Ｔ２はオン状態となる。本実施形態においては、薄膜トランジスタＴ１のドレイン端子にはハイレベルの直流電源電位ＶＤＤが与えられている。このため、薄膜トランジスタＴ１がオン状態になることによって、セット期間中（時点ｔ０～時点ｔ１の期間中）に図１６に示すように状態信号Ｑの電位は上昇する。また、セット期間中、第１クロックＣＫＡはローレベルとなっている。このため、セット期間中、他段制御信号Ｚの電位についてはローレベルで維持される。
　時点ｔ１になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ２はオン状態となっているので、入力端子４１の電位の上昇とともに他段制御信号Ｚの電位（出力端子５２の電位）は上昇する。ここで、図１５に示すように第１ノードＮ１－出力端子５２間にはキャパシタＣＡＰが設けられているので、出力端子５２の電位の上昇とともに第１ノードＮ１の電位も上昇する（第１ノードＮ１がブートストラップされる）。その結果、薄膜トランジスタＴ１には大きな電圧が印加され、状態信号Ｑの電位は、ハイレベルの直流電源電位ＶＤＤの電位にまで上昇する。これにより、この双安定回路の出力端子５１に接続されているゲートバスラインが選択状態となる。
　時点ｔ２になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。これにより、入力端子４１の電位の低下とともに他段制御信号Ｚの電位は低下し、キャパシタＣＡＰを介して第１ノードＮ１の電位も低下する。また、時点ｔ２には、リセット信号Ｒがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ４，Ｔ１１がオン状態となる。薄膜トランジスタＴ４がオン状態となることによって他段制御信号Ｚの電位は速やかにローレベルへと変化し、薄膜トランジスタＴ１１がオン状態となることによって状態信号Ｑの電位は速やかにローレベルへと変化する。リセット期間の終了後の期間（通常動作期間）には、第１ノードＮ１の電位，状態信号Ｑの電位および他段制御信号Ｚの電位はローレベルとなっている。
＜２．４　効果＞
　本実施形態によれば、上記第１の実施形態と同様、回路制御用クロック信号としての第１クロックＣＫＡのハイレベル側の電位が従来よりも低くされるので、シフトレジスタ４１１における消費電力が従来よりも低減される。また、本実施形態によれば、上記第１の実施形態とは異なり、薄膜トランジスタＴ１のドレイン端子には直流電源電位ＶＤＤが与えられる。このため、シフトレジスタ４１１の動作中、薄膜トランジスタＴ１の寄生容量に起因する消費電力は生じない。これにより、選択期間にゲートバスラインに印加される電圧を従来よりも低下させることなく、シフトレジスタ４１１における消費電力を従来よりも顕著に低減させることが可能となる。
　次に、出力の測定結果を示しつつ、本実施形態においては選択期間に状態信号Ｑの電位が充分に高くなることについて説明する。図８Ａは、従来例における回路制御用クロック信号の波形図である。図８Ｂは、本実施形態における回路制御用クロック信号（第１クロックＣＫＡ）の波形図である。図８Ａおよび図８Ｂから把握されるように、本実施形態においては、回路制御用クロック信号のハイレベル側の電位が従来よりも小さくされる。図９Ａは、従来例の構成において図８Ａに示す波形の回路制御用クロック信号がシフトレジスタの各段に与えられたときの状態信号Ｑの波形図である。図９Ｂは、従来例の構成において図８Ｂに示す波形の回路制御用クロック信号がシフトレジスタの各段に与えられたときの状態信号Ｑの波形図である。図９Ａおよび図９Ｂから把握されるように、従来例の構成においては、回路制御用クロック信号のハイレベル側の電位が低くされると、選択期間における状態信号Ｑの電位が充分には高められない。図１７Ａは、本実施形態の構成（図１５参照）において図８Ａに示す波形の回路制御用クロック信号がシフトレジスタの各段に与えられたときの状態信号Ｑの波形図である。図１７Ｂは、本実施形態の構成において図８Ｂに示す波形の回路制御用クロック信号がシフトレジスタの各段に与えられたときの状態信号Ｑの波形図である。図１７Ａおよび図１７Ｂから把握されるように、本実施形態の構成においては、回路制御用クロック信号のハイレベル側の電位が従来よりも低くされても、選択期間における状態信号Ｑの電位は充分に高い電位にまで高められる。
　以上のように、本実施形態によれば、選択期間にゲートバスラインに印加される電圧を従来よりも低下させることなく、シフトレジスタ４１１における消費電力を従来よりも低減させることが可能となる。
＜２．５　変形例＞
　上記第２の実施形態においては、シフトレジスタ４１１内の双安定回路は図１５に示すように構成されていたが、本発明はこれに限定されない。図１８に示すように、状態信号Ｑを出力するための出力端子５１と、他段制御信号Ｚを出力するための出力端子５２と、第１導通端子がハイレベルの直流電源電位ＶＤＤ用の入力端子４７に接続されて第２導通端子が出力端子５１に接続された出力制御用スイッチング素子Ｔ１と、第１導通端子が出力端子５１に接続されて第２導通端子がローレベルの直流電源電位ＶＳＳ（あるいはクロック信号）用の入力端子に接続されたスイッチング素子Ｔ１１と、回路制御用クロック信号ＣＫＡと制御信号（上記第２の実施形態におけるセット信号Ｓ，リセット信号Ｒ，クリア信号ＣＬＲなど）ＣＲＴＬとに基づいて出力制御用スイッチング素子Ｔ１のオン／オフ状態，スイッチング素子Ｔ１１のオン／オフ状態，および出力端子５２の電位を制御する制御部としてのコントロールボックス４２０とを備えていれば、双安定回路は図１５に示した構成以外の構成であっても良い。
　４１～４７…（双安定回路の）入力端子
　５１，５２…（双安定回路の）出力端子
　３００…ソースドライバ（映像信号線駆動回路）
　４００…ゲートドライバ（走査信号線駆動回路）
　４１０，４１１…シフトレジスタ
　６００…表示部
　ＳＲ（１）～ＳＲ（ｉ）…双安定回路
　ＣＡＰ…キャパシタ（容量素子）
　Ｔ１～Ｔ１０…薄膜トランジスタ
　Ｎ１，Ｎ２…第１ノード，第２ノード
　ＧＬ１～ＧＬｉ…ゲートバスライン
　ＳＬ１～ＳＬｊ…ソースバスライン
　ＣＫ１，ＣＫ２，ＣＫ１Ｈ，ＣＫ２Ｈ…第１ゲートクロック信号，第２ゲートクロック信号，第３ゲートクロック信号，第４ゲートクロック信号
　ＣＫＡ，ＣＫＢ，ＣＫＣ…第１クロック，第２クロック，第３クロック
　Ｓ…セット信号
　Ｒ…リセット信号
　Ｑ…状態信号
　Ｚ…他段制御信号
　ＣＬＲ…クリア信号
　ＧＯＵＴ…走査信号
　ＶＤＤ…ハイレベルの直流電源電位
　ＶＳＳ…ローレベルの直流電源電位

Claims (7)

  1. 　画像を表示するための画素回路が形成された基板上に設けられ、第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路を含み、各双安定回路の外部から与えられる回路制御用クロック信号に基づいて前記複数の双安定回路が順次に第１の状態となるシフトレジスタであって、
    　各双安定回路は、
    　　前記第１の状態または前記第２の状態のいずれかの状態を表す状態信号を外部に出力する第１出力ノードと、
    　　制御端子，第１導通端子，および第２導通端子を有し、前記第１出力ノードに前記第２導通端子が接続された出力制御用スイッチング素子と、
    　　当該各双安定回路以外の双安定回路の動作を制御するための他段制御信号を出力する第２出力ノードと、
    　　前記回路制御用クロック信号と当該各双安定回路以外の双安定回路から出力された他段制御信号とに基づいて、前記出力制御用スイッチング素子の制御端子に接続された第１ノードの電位および前記第２出力ノードの電位を制御する制御部と
    を備え、
    　前記出力制御用スイッチング素子の第１導通端子には、前記回路制御用クロック信号を生成する電源とは別系統の電源によって供給される電位が与えられ、
    　前記回路制御用クロック信号のハイレベル側の電位である第１電位は、前記状態信号が前記第１の状態にされるべき期間に前記出力制御用スイッチング素子の第１導通端子に与えられるべき電位である第２電位よりも低いことを特徴とする、シフトレジスタ。
  2. 　前記出力制御用スイッチング素子の第１導通端子には、ハイレベル側の電位を前記第２電位とするクロック信号が与えられていることを特徴とする、請求項１に記載のシフトレジスタ。
  3. 　各双安定回路は、前記回路制御用クロック信号または当該各双安定回路以外の双安定回路から出力された他段制御信号に基づいて前記第１出力ノードの電位を低下させるためのスイッチング素子を更に備え、
    　前記出力制御用スイッチング素子の第１導通端子に与えられている電位は、直流電源によって供給されていることを特徴とする、請求項１に記載のシフトレジスタ。
  4. 　前記出力制御用スイッチング素子の第１導通端子には、前記画素回路を駆動するために定められている電圧である画素定格電圧に基づく電位が与えられていることを特徴とする、請求項１に記載のシフトレジスタ。
  5. 　前記第１電位の大きさは、前記画素定格電圧に基づく電位の大きさの２分の１以上の大きさであることを特徴とする、請求項４に記載のシフトレジスタ。
  6. 　前記画素回路を含む表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
    　請求項１に記載のシフトレジスタを備え、
    　前記複数の双安定回路は、前記複数の走査信号線と１対１で対応するように設けられ、
    　各双安定回路は、前記第１出力ノードから出力される状態信号を当該各双安定回路に対応する走査信号線に走査信号として与えることを特徴とする、走査信号線駆動回路。
  7. 　前記表示部を含み、請求項６に記載の走査信号線駆動回路を備えていることを特徴とする、表示装置。
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