JP2022008346A - 半導体装置 - Google Patents
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
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- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
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- G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
- G02F2201/121—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode common or background
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
- G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
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- G09G2310/08—Details of timing specific for flat panels, other than clock recovery
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- G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
- G09G3/3266—Details of drivers for scan electrodes
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- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
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Abstract
Description
タを用いた順序回路、上記順序回路を用いた半導体表示装置などの、半導体装置に関する
。
トを下げられるので望ましい。以下の特許文献1及び特許文献2では、半導体表示装置の
駆動回路に用いられる、インバータやシフトレジスタなどの各種回路を、単極性のトラン
ジスタで構成する技術について開示されている。
リオンになりやすい傾向を有する。単極性のトランジスタで構成される半導体表示装置の
駆動回路では、パルスを有する信号を出力する順序回路において、トランジスタの閾値電
圧がマイナスにシフトすると、出力される信号の電位の振幅が小さくなり、駆動回路が正
常に動作しなくなる。或いは、正常な動作が確保できたとしても、駆動回路の消費電力が
増大してしまう。
ソースが低電位VSSに固定されている。トランジスタQ2がノーマリオフであるならば
、トランジスタQ2は、そのゲートに低電位VSSが与えられると非導通状態(オフ)に
なる。しかし、トランジスタQ2がノーマリオンだと、トランジスタQ2は、そのゲート
に低電位VSSが与えられても、ソースの電位を基準としたときのゲートとソース間の電
圧であるゲート電圧が、トランジスタQ2の閾値電圧よりも高いままである。そのため、
トランジスタQ2はオフにはならず、導通状態(オン)となる。
が流れ、消費電流が大きくなる。さらには、上記不要な電流によって、回路に電位(例え
ば、特許文献2の図10の場合、ローレベルの電位VSS、或いはクロック信号CLKA
のハイレベルの電位VDD及びローレベルの電位VSS)の供給を行うための配線に流れ
る電流が増加する。そして、上記配線が有する抵抗により、電位VDDが供給される配線
の電位が下降、電位VSSが供給される配線の電位が上昇する。その結果、回路から出力
される電位の振幅が、理想的な電位差である、電位VDDと電位VSSの電位差よりも、
小さくなってしまう。
タ(例えば、特許文献2の図10の場合、トランジスタQ1)がノーマリオンだと、トラ
ンジスタQ1を介して出力端子が充放電されるため、回路の消費電力が嵩んでしまう。
配線、例えば走査線や信号線などに、回路から出力される電位を供給する場合、回路から
の電位の出力を制御するトランジスタ(例えば、特許文献2の図10の場合、トランジス
タQ1、トランジスタQ2)には、大きな電流供給能力が求められる。そのため、当該ト
ランジスタのチャネル幅Wは、回路内の他のトランジスタのチャネル幅Wよりも、大きい
値に設計されることが多い。しかし、トランジスタのドレイン電流は、チャネル幅Wに比
例する。よって、ノーマリオンであるトランジスタのチャネル幅Wを大きくすると、オフ
とすべきときに当該トランジスタに流れる電流が、他のトランジスタよりも大きくなる。
従って、回路に流れる不要な電流が増大し、消費電力が増大する、或いは、出力される電
位の振幅が小さくなる、といった上述したような現象が、顕著に起こりやすい。
の提供を、課題の一つとする。或いは、本発明では、出力される電位の振幅が小さくなる
のを防ぐことができる半導体装置の提供を、課題の一つとする。
端子へのクロック信号の電位の供給を制御する第2トランジスタと、第1トランジスタの
ゲート及び第2トランジスタのゲートと、一対の電源電位が供給される配線との電気的な
接続を制御する回路とを有する。そして、第1トランジスタのソースとドレインの間を介
して出力端子に供給される電源電位は、一対の電源電位が供給される配線とは、異なる配
線を介して順序回路に供給されるものとする。
の一方とを電気的に分離することができる。よって、第1トランジスタのソース及びドレ
インの一方に供給される電源電位と、第1トランジスタのゲートに供給される電源電位と
をそれぞれ制御することで、第1トランジスタがオフとなるようにそのゲート電圧を制御
することができる。そのため、第1トランジスタがノーマリオンであったとしても、第1
トランジスタをオフにすべきときに、オフにすることができる。
る場合、上記クロック信号が有する二値の電位のうち、第1トランジスタのソースとドレ
インの間を介して出力端子に供給される電源電位に近い方の電位は、上記電源電位と同じ
かそれよりも高いものとする。また、第1トランジスタ及び第2トランジスタがpチャネ
ル型である場合、上記クロック信号が有する二値の電位のうち、第1トランジスタのソー
スとドレインの間を介して出力端子に供給される電源電位に近い方の電位は、上記電源電
位と同じかそれよりも低いものとする。
にすべきときに、オフにすることができる。よって、第2トランジスタを介して出力端子
が充放電されるのを防ぎ、回路の消費電力を低く抑えることができる。
配線と、第1電位よりも高い第2電位(VEE)が供給される第2配線と、第2電位より
も高い第3電位(VDD)が供給される第3配線と、第3電位と同じかそれよりも高い第
4電位(VCC)と、第2電位とが順に繰り返される第1クロック信号(CLKB)が、
供給される第4配線と、同じ極性を有する第1トランジスタ及び第2トランジスタと、第
1トランジスタのゲートまたは第2トランジスタのゲートと、第1配線または第3配線と
の電気的な接続を、第1電位と第3電位とが順に繰り返される第2クロック信号と、入力
信号(Vin)とに従って制御する回路と、を有し、第1トランジスタのソース及びドレ
インの一方は、第2配線に電気的に接続されており、第2トランジスタのソース及びドレ
インの一方は、第4配線に電気的に接続されており、第1トランジスタのソース及びドレ
インの他方と、第2トランジスタのソース及びドレインの他方とは、互いに電気的に接続
されている。
体装置を提供することができる。或いは、本発明の一態様では、出力される電位の振幅が
小さくなるのを防ぐことができる半導体装置を提供することができる。
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
ゆる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプロセッサ、画像処
理回路、DSP(Digital Signal Processor)、マイクロコン
トローラを含むLSI(Large Scale Integrated Circui
t)、FPGA(Field Programmable Gate Array)やC
PLD(Complex PLD)などのプログラマブル論理回路(PLD:Progr
ammable Logic Device)が、その範疇に含まれる。また、半導体表
示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装
置、電子ペーパー、DMD(Digital Micromirror Device)
、PDP(Plasma Display Panel)、FED(Field Emi
ssion Display)など、半導体膜を用いた回路素子を駆動回路に有している
半導体表示装置が、その範疇に含まれる。
素に形成されたパネルと、該パネルにコントローラを含むIC等を実装した状態にあるモ
ジュールとを、その範疇に含む。
、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接
続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或い
は伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介し
て電気的に接続している状態も、その範疇に含む。
域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジ
スタのドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、或いは
上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極
を意味する。
られる電位の高低によって、その呼び方が入れ替わる。一般的に、nチャネル型トランジ
スタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がド
レインと呼ばれる。また、pチャネル型トランジスタでは、低い電位が与えられる端子が
ドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜
上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説
明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ
替わる。
図1(A)に、本発明の一態様に係る順序回路の、回路構成の一例を示す。図1(A)に
示す順序回路10は、複数のトランジスタを有する回路11と、トランジスタ12と、ト
ランジスタ13とを有する。図1(A)に示した順序回路10において、少なくともトラ
ンジスタ12とトランジスタ13は、同じ極性を有する。図1(A)では、トランジスタ
12と、トランジスタ13とが、共にnチャネル型である場合を例示している。
レベルの電源電位VSSが、それぞれ供給される。また、回路11には、配線17を介し
て入力信号Vinの電位が供給され、複数の配線18を介して複数のクロック信号CLK
Aの電位がそれぞれ供給される。
線14または配線15と、トランジスタ12のゲートまたはトランジスタ13のゲートと
の電気的な接続を制御する機能を有する。
端子20との電気的な接続を制御する機能を有する。また、トランジスタ13は、クロッ
ク信号CLKBが供給される配線19と、出力端子20との電気的な接続を制御する機能
を有する。
れており、ソース及びドレインの他方が出力端子20に電気的に接続されている。トラン
ジスタ13は、ソース及びドレインの一方が配線19に電気的に接続されており、ソース
及びドレインの他方が出力端子20に電気的に接続されている。
13のゲートに接続しても良い。ただし、トランジスタ13のゲートが有する寄生容量が
大きい場合など、容量素子を設けずともそのゲート電圧を保持できる場合は、必ずしも容
量素子を設ける必要はない。
出力される電位Voutを供給する場合、上記電位Voutの出力を制御するトランジス
タ12及びトランジスタ13には、大きな電流供給能力が求められる。そのため、当該ト
ランジスタ12及びトランジスタ13のチャネル幅Wは、回路11内のトランジスタより
も、大きい値に設定することが望ましい。
ることが望ましい。
源電位VSSに近い側のローレベルの電位は、電源電位VEEと同じか、それより高いも
のとする。図1(B)に、電源電位VSSと電源電位VDDとが順に繰り返されるクロッ
ク信号CLKAの電位の波形と、電源電位VEEと電源電位VDDよりも高い電源電位V
CCとが順に繰り返されるクロック信号CLKBの電位の波形とを、例示する。なお、図
1(B)では、クロック信号CLKBのハイレベルの電位が、電源電位VDDよりも高い
電源電位VCCである場合を例示しているが、クロック信号CLKBのハイレベルの電位
は、電源電位VDDと同じか、それ以上の高さを有していれば良い。
電源電位VDDより高い電位が供給されると、トランジスタ13のソース及びドレインの
一方に供給されるクロック信号CLKBのハイレベルの電位VCCが、オンのトランジス
タ13を介して出力端子20に供給される。次いで、回路11からトランジスタ13のゲ
ートに電源電位VSSが供給され、トランジスタ13のソース及びドレインの一方にクロ
ック信号CLKBのローレベルの電位VEEが供給されると、トランジスタ13のゲート
電圧は、電位VSS-VEEとなる。電位VSS-VEE≦Vthとなるように、電位V
EEの高さを設定することで、トランジスタ13がノーマリオンであっても、トランジス
タ13をオフにすることができ、トランジスタ13を介して配線18が充放電されること
で消費電力が嵩むのを防ぐことができる。
そのゲートに電源電位VDDまたは、回路11に用いられているトランジスタの閾値電圧
分だけ電源電位VDDより低い電位が供給されると、オンになる。また、トランジスタ1
2は、そのゲートに回路11から電源電位VSSが供給されると、ゲート電圧VgsはV
SS-VEEとなる。電位VSS-VEE≦Vthとなるように、電位VEEの高さを設
定することで、トランジスタ12がノーマリオンであっても、トランジスタ12をオフに
することができ、消費電力が嵩むのを防ぐことができる。
回路11のトランジスタを介して配線15に電流が流れ、配線15の電位が上昇する。配
線15の電位は、回路11を介してトランジスタ12のゲートに供給されるため、配線1
5の電位の上昇により、トランジスタ12のゲートに供給される電位も電源電位VSSか
ら電位VSS+Vαまで上昇する。
Vα-VEE≦Vthであれば、トランジスタ12はオフのままである。よって、ゲート
電圧Vgs≦Vthを満たすように、配線15の電位の上昇分を見越して、電源電位VS
Sと電源電位VEEの高さを定めれば、トランジスタ12がノーマリオンであっても、当
該トランジスタ12をオフにすべきときに、オフに近い状態にすることができる。
0から出力される電位Voutを供給する場合、トランジスタ12及びトランジスタ13
には大きな電流供給能力が求められるが、回路11のトランジスタにはトランジスタ12
及びトランジスタ13ほど大きな電流供給能力は求められない。よって、回路11のトラ
ンジスタのチャネル幅Wは、トランジスタ12及びトランジスタ13のチャネル幅Wより
も小さくすることができる。そのため、回路11のトランジスタがノーマリオンであり、
そのゲート電圧が閾値電圧より多少大きかったとしても、回路11のトランジスタを介し
て配線15に流れる電流は、トランジスタ12のゲート電圧が閾値電圧より多少大きかっ
たときに配線16に流れる電流よりも、小さくすることができる。したがって、配線15
の電位の変化分に相当する電圧Vαを小さく抑えることは、比較的容易である。
のソース及びドレインの一方に電気的に接続された配線16と、回路11のトランジスタ
に電気的に接続された配線15とを、電気的に分離させる構成とすることで、トランジス
タ12のソース及びドレインの一方に供給される電源電位VEEと、トランジスタ12の
ゲートに供給される電源電位VSSとをそれぞれ別個に制御することができる。それによ
り、トランジスタ12がノーマリオンであったとしても、トランジスタ12をオフにすべ
きときにトランジスタ12がオフとなるように、そのゲート電圧を制御することができる
。よって、順序回路10の消費電力を小さく抑えることができ、また、順序回路10から
出力される電位Voutの振幅が小さくなるのを防ぐことができる。
である場合を例示しているが、トランジスタ12と、トランジスタ13とは、共にpチャ
ネル型であっても良い。ただし、この場合、回路11に接続された配線15と、トランジ
スタ12のソース及びドレインの一方に接続された配線16とには、配線14よりも高い
電位が供給される構成とする。さらに、配線16の電位は、配線15の電位よりも低いも
のとする。
次いで、順序回路10の具体的な構成例について説明する。図2に、本発明の一態様に係
る順序回路の一例を示す。
を有する。トランジスタ101は、図1(A)のトランジスタ12に相当し、トランジス
タ102は、図1(A)のトランジスタ13に相当する。また、順序回路10には、配線
110乃至配線112を介して各種電源電位が供給され、配線113乃至配線115を介
してクロック信号CLKA1乃至クロック信号CLKA3が、それぞれが供給されている
。また、配線116を介してクロック信号CLKBが供給され、配線117を介して入力
信号LINが供給され、配線118を介して入力信号RINが供給される。また、順序回
路10では、出力信号SROUTが配線119を介して出力され、出力信号GOUTが配
線120を介して出力される。
139を有している。
39とがnチャネル型である場合、具体的に、配線110には電源電位VDDが供給され
、配線111には電源電位VSSが供給され、配線112には電源電位VEEが供給され
る。また、配線117には入力信号LINが供給され、配線118には入力信号RINが
供給される。入力信号LIN及び入力信号RINは、図1(A)に示す順序回路10にお
ける入力信号Vinに相当する。
トに接続され、そのソース及びドレインの一方が配線111に接続され、そのソース及び
ドレインの他方がトランジスタ137のソース及びドレインの一方と、トランジスタ13
9のソース及びドレインの一方とに接続されている。トランジスタ136は、そのソース
及びドレインの一方が配線111に接続され、そのソース及びドレインの他方が配線11
9に接続されている。トランジスタ101は、そのソース及びドレインの一方が配線11
2に接続され、そのソース及びドレインの他方が配線120に接続されている。
インの一方が配線110に接続され、そのソース及びドレインの他方がトランジスタ13
0のソース及びドレインの他方に接続されている。トランジスタ134は、そのゲートが
配線114に接続され、そのソース及びドレインの一方が配線110に接続され、そのソ
ース及びドレインの他方がトランジスタ133のソース及びドレインの一方に接続されて
いる。トランジスタ135は、そのゲートが配線118に接続され、そのソース及びドレ
インの一方が配線110に接続され、そのソース及びドレインの他方がトランジスタ13
0、トランジスタ136、及びトランジスタ101のゲートに接続されている。
他方がトランジスタ130、トランジスタ136、及びトランジスタ101のゲートに接
続されている。トランジスタ132は、そのゲートが配線117に接続され、そのソース
及びドレインの一方が配線111に接続され、そのソース及びドレインの他方がトランジ
スタ130、トランジスタ136、及びトランジスタ101のゲートに接続されている。
トランジスタ137は、そのゲートが配線110に接続され、そのソース及びドレインの
一方がトランジスタ131のソース及びドレインの他方及びトランジスタ130のソース
及びドレインの他方に接続され、そのソース及びドレインの他方がトランジスタ138の
ゲートに接続されている。トランジスタ138は、そのソース及びドレインの一方が配線
113に接続され、そのソース及びドレインの他方が配線119に接続されている。
一方がトランジスタ131のソース及びドレインの他方及びトランジスタ130のソース
及びドレインの他方に接続され、そのソース及びドレインの他方がトランジスタ102の
ゲートに接続されている。トランジスタ102は、そのソース及びドレインの一方が配線
116に接続され、そのソース及びドレインの他方が配線120に接続されている。
明する。
は電位VSS、配線114に供給されるクロック信号CLKA2は電位VDD、配線11
5に供給されるクロック信号CLKA3は電位VDD、配線116に供給されるクロック
信号CLKBは電位VEE、配線117に供給される入力信号LINは電位VSS、配線
118に供給される入力信号RINは電位VSSとなる。
0、トランジスタ133、トランジスタ134、トランジスタ136、トランジスタ13
7、トランジスタ139がオンとなる。また、トランジスタ131、トランジスタ132
、トランジスタ135、トランジスタ138、トランジスタ102がオフとなる。したが
って、配線112の電源電位VEEが、出力信号GOUTの電位として配線120から出
力される。また、配線111の電源電位VSSが、出力信号SROUTの電位として配線
119から出力される。
LKA1は電位VSS、配線114に供給されるクロック信号CLKA2は電位VSS、
配線115に供給されるクロック信号CLKA3は電位VDD、配線116に供給される
クロック信号CLKBは電位VEE、配線117に供給される入力信号LINは電位VD
D、配線118に供給される入力信号RINは電位VSSとなる。
33、トランジスタ137乃至トランジスタ139、トランジスタ102がオンとなる。
また、トランジスタ101、トランジスタ130、トランジスタ134乃至トランジスタ
136がオフとなる。したがって、配線116のクロック信号CLKBの電位VCCが、
出力信号GOUTの電位として配線120から出力され、配線113のクロック信号CL
KA1の電位VSSが、出力信号SROUTの電位として配線119から出力される。
LKA1は電位VDD、配線114に供給されるクロック信号CLKA2は電位VSS、
配線115に供給されるクロック信号CLKA3は電位VSS、配線116に供給される
クロック信号CLKBは電位VCC、配線117に供給される入力信号LINは電位VD
D、配線118に供給される入力信号RINは電位VSSとなる。
2、トランジスタ138、トランジスタ102がオンとなる。また、トランジスタ101
、トランジスタ130、トランジスタ133乃至トランジスタ137、トランジスタ13
9がオフとなる。したがって、配線116のクロック信号CLKBの電位VCCが、出力
信号GOUTの電位として配線120から出力され、配線113のクロック信号CLKA
1の電位VDDが、出力信号SROUTの電位として配線119から出力される。
LKA1は電位VDD、配線114に供給されるクロック信号CLKA2は電位VDD、
配線115に供給されるクロック信号CLKA3は電位VSS、配線116に供給される
クロック信号CLKBは電位VCC、配線117に供給される入力信号LINは電位VS
S、配線118に供給される入力信号RINは電位VSSとなる。
8、トランジスタ102がオンとなる。また、トランジスタ101、トランジスタ130
乃至トランジスタ133、トランジスタ135乃至トランジスタ137、トランジスタ1
39がオフとなる。したがって、配線116のクロック信号CLKBの電位VCCが、出
力信号GOUTの電位として配線120から出力され、配線113のクロック信号CLK
A1の電位VDDが、出力信号SROUTの電位として配線119から出力される。
LKA1は電位VSS、配線114に供給されるクロック信号CLKA2は電位VDD、
配線115に供給されるクロック信号CLKA3は電位VDD、配線116に供給される
クロック信号CLKBは電位VEE、配線117に供給される入力信号LINは電位VS
S、配線118に供給される入力信号RINは電位VDDとなる。
0、トランジスタ136、トランジスタ133乃至トランジスタ135、トランジスタ1
37、トランジスタ139がオンとなる。また、トランジスタ131、トランジスタ13
2、トランジスタ138、トランジスタ102がオフとなる。したがって、配線112の
電源電位VEEが、出力信号GOUTの電位として配線120から出力される。また、配
線111の電源電位VSSが、出力信号SROUTの電位として配線119から出力され
る。
である。特に期間t3及び期間t4では、配線116に与えられるクロック信号CLKB
がハイレベルの電位VCCであるため、トランジスタ101がオンであると、トランジス
タ101及びトランジスタ102を介して、配線116と配線112の間に電流が流れる
。しかし、本発明の一態様では、トランジスタ101のゲートと、ソース及びドレインの
一方とが、電気的に分離している。具体的には、トランジスタ101をオフとするとき、
トランジスタ101のゲートには配線111の電源電位VSSを与え、トランジスタ10
1のソース及びドレインの一方には、配線112の電源電位VEEを与えることができる
。よって、配線116と配線112の間に電流が流れても、その電流によって配線112
の電源電位VEEが上昇し、トランジスタ101のゲート電圧Vgsが閾値電圧Vthに
近づくため、最終的にトランジスタ101をオフにすることができる。
であり、これらの期間では、トランジスタ102のゲートには配線111の電源電位VS
Sが供給されている。しかし、トランジスタ102のソース及びドレインの一方には、電
源電位VSSよりも高い、クロック信号CLKBの電位VEEが供給されるため、トラン
ジスタ102のゲート電圧を閾値電圧Vthよりも低くすることができる。具体的に、電
位VEEは、電位VSSから閾値電圧Vthを差し引いた電位よりも高いことが望ましい
。
として示す。
有する。順序回路10_1乃至順序回路10_yは、それぞれ、図2に示した順序回路1
0と同じ構成を有する。ただし、図2に示した配線113乃至配線115には、クロック
信号CLKA1乃至CLKA4のうち、いずれか3つのクロック信号が、クロック信号C
LKA1乃至クロック信号CLKA3として、それぞれ供給される。また、配線116に
は、クロック信号CLKB1乃至CLKB4のうち、いずれか1つのクロック信号が、ク
ロック信号CLKBとして供給される。
14にクロック信号CLKA2、配線115にクロック信号CLKA3が供給される。順
序回路10_4m+2では、配線113にクロック信号CLKA2、配線114にクロッ
ク信号CLKA3、配線115にクロック信号CLKA4が供給される。順序回路10_
4m+3では、配線113にクロック信号CLKA3、配線114にクロック信号CLK
A4、配線115にクロック信号CLKA1が供給される。順序回路10_4m+4では
、配線113にクロック信号CLKA4、配線114にクロック信号CLKA1、配線1
15にクロック信号CLKA2が供給される。ただし、mは、順序回路10の総数がyで
あることを満たす、任意の整数とする。
供給される。順序回路10_4m+2では、配線116にクロック信号CLKB4が供給
される。順序回路10_4m+3では、配線116にクロック信号CLKB3が供給され
る。順序回路10_4m+4では、配線116にクロック信号CLKB2が供給される。
する配線113乃至配線120の位置を、図6に模式的に示す。図4と図6から分かるよ
うに、順序回路10_jの配線117には、前段の順序回路10_j-1の配線119か
ら出力された出力信号SROUTj-1が、入力信号LINとして供給される。ただし、
1段目の順序回路10_1の配線117には、スタートパルス信号SPの電位が供給され
る構成とする。
9から出力された出力信号SROUTj+2が、入力信号RINとして供給される。ただ
し、y-1段目の順序回路10_y-1の配線118には、入力信号RIN_y-1が供
給され、y段目の順序回路10_yの配線118には、入力信号RIN_yが供給される
構成とする。入力信号RIN_y-1は、順序回路10_y+1が存在すると仮定したと
きに、当該順序回路10_y+1から出力されるであろう出力信号SROUTy+1を想
定している。また、入力信号RIN_yは、順序回路10_y+2が存在すると仮定した
ときに、当該順序回路10_y+2から出力されるであろう出力信号SROUTy+2を
想定している。
信号SPの電位と、出力信号GOUT1乃至出力信号GOUT3の電位のタイミングチャ
ートを示す。クロック信号CLKA1乃至クロック信号CLKA4は、電位の立ち上がり
のタイミングが4分の1周期ずつ後ろにシフトした波形を有している。図4に示したシフ
トレジスタは、上記信号に従って動作する。そして、パルス幅が上記クロック信号の2分
の1周期分であり、なおかつ、上記クロック信号の4分の1周期分ずつパルスが後ろにシ
フトした波形を有する、出力信号GOUT1乃至出力信号GOUTyを出力する。
続されたバスラインと呼ばれる配線に、出力信号GOUT1乃至出力信号GOUTyを供
給する場合、順序回路10_1乃至順序回路10_yがそれぞれ有する出力側のトランジ
スタ101及びトランジスタ102には、大きな電流供給能力が求められる。よって、ト
ランジスタ101及びトランジスタ102のチャネル幅Wは、トランジスタ101及びト
ランジスタ102以外のトランジスタのチャネル幅Wよりも、大きい値に設計されること
が多い。そのため、トランジスタ101及びトランジスタ102がノーマリオンであると
、シフトレジスタの消費電力が増大する、或いは、出力される出力信号GOUT1乃至出
力信号GOUTyの振幅が小さくなる、といった現象が、顕著に起こりやすい。しかし、
本発明の一態様では、順序回路10_1乃至順序回路10_yがそれぞれ有する出力側の
トランジスタ101及びトランジスタ102がノーマリオンであっても、当該トランジス
タ101及びトランジスタ102をオフにすべきときに、オフにすることができる。
さく抑えられ、出力される出力信号GOUT1乃至出力信号GOUTyの振幅が小さくな
るのを防ぐことができる。さらに、上記シフトレジスタを用いた本発明の一態様に係る半
導体表示装置は、消費電力を低く抑えられ、バスラインに供給される信号の振幅が小さい
ことに起因する表示不良の発生を、防ぐことができる。
本発明の一態様に係る順序回路の、別の構成例について説明する。
02とを有する。トランジスタ101は、図1(A)のトランジスタ12に相当し、トラ
ンジスタ102は、図1(A)のトランジスタ13に相当する。また、順序回路10には
、配線110乃至配線112を介して各種電源電位が供給され、配線113及び配線11
4を介してクロック信号CLKA1及びクロック信号CLKA2が、それぞれが供給され
ている。また、配線116を介してクロック信号CLKBが供給され、配線117を介し
て入力信号LINが供給され、配線118を介して入力信号RINが供給される。また、
順序回路10では、出力信号SROUTが配線119を介して出力され、出力信号GOU
Tが配線120を介して出力される。
ジスタ319を有している。
トに接続され、そのソース及びドレインの一方が配線111に接続され、そのソース及び
ドレインの他方がトランジスタ319のゲート及びトランジスタ102のゲートに接続さ
れている。トランジスタ314は、そのソース及びドレインの一方が配線111に接続さ
れ、そのソース及びドレインの他方が配線119に接続されている。トランジスタ101
は、そのソース及びドレインの一方が配線112に接続され、そのソース及びドレインの
他方が配線120に接続されている。
インの一方が配線110に接続され、そのソース及びドレインの他方がトランジスタ31
9のゲート及びトランジスタ102のゲートに接続されている。トランジスタ316は、
そのゲートが配線114に接続され、そのソース及びドレインの一方が配線110に接続
され、そのソース及びドレインの他方がトランジスタ313、トランジスタ314、及び
トランジスタ101のゲートに接続されている。トランジスタ317は、そのゲートが配
線118に接続され、そのソース及びドレインの一方が配線110に接続され、そのソー
ス及びドレインの他方がトランジスタ313、トランジスタ314、及びトランジスタ1
01のゲートに接続されている。
一方が配線111に接続され、そのソース及びドレインの他方がトランジスタ313、ト
ランジスタ314、及びトランジスタ101のゲートに接続されている。トランジスタ3
19は、そのゲートがトランジスタ102のゲートに接続され、そのソース及びドレイン
の一方が配線113に接続され、そのソース及びドレインの他方が配線119に接続され
ている。トランジスタ102は、そのゲートがトランジスタ319のゲートに接続され、
そのソース及びドレインの一方が配線116に接続され、そのソース及びドレインの他方
が配線120に接続されている。
示している。具体的に、図7(A)では、配線110には電源電位VDDが供給され、配
線111には電源電位VSSが供給され、配線112には電源電位VEEが供給される場
合を例示している。
ドレインの一方とを電気的に分離することができる。よって、トランジスタ101がノー
マリオンであったとし、それにより、当該トランジスタ101のソース及びドレインの一
方に電位を供給するための配線112の電位が上昇したとしても、トランジスタ101を
オフにすべきときに、オフにすることができる。また、トランジスタ102のソース及び
ドレインの一方には、電源電位VSSよりも高い、クロック信号CLKBの電位VEEが
供給されるため、トランジスタ102のゲート電圧を閾値電圧Vthよりも低くすること
ができる。よって、トランジスタ102がノーマリオンであったとしても、トランジスタ
102をオフにすべきときに、オフにすることができる。
02とを有する。トランジスタ101は、図1(A)のトランジスタ12に相当し、トラ
ンジスタ102は、図1(A)のトランジスタ13に相当する。また、順序回路10には
、配線110乃至配線112を介して各種電源電位が供給され、配線113乃至配線11
5を介してクロック信号CLKA1乃至クロック信号CLKA3が、それぞれが供給され
ている。また、配線116を介してクロック信号CLKBが供給され、配線117を介し
て入力信号LINが供給され、配線118を介して入力信号RINが供給される。また、
順序回路10では、出力信号SROUTが配線119を介して出力され、出力信号GOU
Tが配線120を介して出力される。
ジスタ351を有している。
トに接続され、そのソース及びドレインの一方が配線111に接続され、そのソース及び
ドレインの他方がトランジスタ351及びトランジスタ102のゲートに接続されている
。トランジスタ345は、そのソース及びドレインの一方が配線111に接続され、その
ソース及びドレインの他方が配線119に接続されている。トランジスタ101は、その
ソース及びドレインの一方が配線112に接続され、そのソース及びドレインの他方が配
線120に接続されている。
インの一方が配線110に接続され、そのソース及びドレインの他方がトランジスタ35
1及びトランジスタ102のゲートに接続されている。トランジスタ347は、そのゲー
トが配線114に接続され、そのソース及びドレインの一方が配線110に接続され、そ
のソース及びドレインの他方がトランジスタ344、トランジスタ345、及びトランジ
スタ101のゲートに接続されている。トランジスタ348は、そのゲートが配線115
に接続され、そのソース及びドレインの一方が配線110に接続され、そのソース及びド
レインの他方がトランジスタ344、トランジスタ345、及びトランジスタ101のゲ
ートに接続されている。トランジスタ349は、そのゲートが配線117に接続され、そ
のソース及びドレインの一方が配線111に接続され、そのソース及びドレインの他方が
トランジスタ344、トランジスタ345、及びトランジスタ101のゲートに接続され
ている。
一方が配線110に接続され、そのソース及びドレインの他方がトランジスタ344、ト
ランジスタ345、及びトランジスタ101のゲートに接続されている。トランジスタ3
51は、そのゲートがトランジスタ102のゲートに接続され、そのソース及びドレイン
の一方が配線113に接続され、そのソース及びドレインの他方が配線119に接続され
ている。トランジスタ102は、そのゲートがトランジスタ351のゲートに接続され、
そのソース及びドレインの一方が配線116に接続され、そのソース及びドレインの他方
が配線120に接続されている。
示している。具体的に、図7(B)では、配線110には電源電位VDDが供給され、配
線111には電源電位VSSが供給され、配線112には電源電位VEEが供給される場
合を例示している。
ドレインの一方とを電気的に分離することができる。よって、トランジスタ101がノー
マリオンであったとし、それにより、当該トランジスタ101のソース及びドレインの一
方に電位を供給するための配線112の電位が上昇したとしても、トランジスタ101を
オフにすべきときに、オフにすることができる。また、トランジスタ102のソース及び
ドレインの一方には、電源電位VSSよりも高い、クロック信号CLKBの電位VEEが
供給されるため、トランジスタ102のゲート電圧を閾値電圧Vthよりも低くすること
ができる。よって、トランジスタ102がノーマリオンであったとしても、トランジスタ
102をオフにすべきときに、オフにすることができる。
02とを有する。トランジスタ101は、図1(A)のトランジスタ12に相当し、トラ
ンジスタ102は、図1(A)のトランジスタ13に相当する。また、順序回路10には
、配線110乃至配線112を介して各種電源電位が供給され、配線113及び配線11
4を介してクロック信号CLKA1及びクロック信号CLKA2が、それぞれが供給され
ている。また、配線116を介してクロック信号CLKBが供給され、配線117を介し
て入力信号LINが供給され、配線118を介して入力信号RINが供給される。また、
順序回路10では、出力信号SROUTが配線119を介して出力され、出力信号GOU
Tが配線120を介して出力される。
ジスタ381を有している。
トに接続され、そのソース及びドレインの一方が配線111に接続され、そのソース及び
ドレインの他方がトランジスタ377のソース及びドレインの一方に接続されている。ト
ランジスタ375は、そのソース及びドレインの一方が配線111に接続され、そのソー
ス及びドレインの他方が配線119に接続されている。トランジスタ101は、そのソー
ス及びドレインの一方が配線112に接続され、そのソース及びドレインの他方が配線1
20に接続されている。
インの一方が配線110に接続され、そのソース及びドレインの他方がトランジスタ37
7のソース及びドレインの一方に接続されている。トランジスタ377は、そのゲートが
配線110に接続され、そのソース及びドレインの他方がトランジスタ381及びトラン
ジスタ102のゲートに接続されている。トランジスタ378は、そのゲートが配線11
4に接続され、そのソース及びドレインの一方が配線110に接続され、そのソース及び
ドレインの他方がトランジスタ374、トランジスタ375、及びトランジスタ101の
ゲートに接続されている。
一方が配線111に接続され、そのソース及びドレインの他方がトランジスタ374、ト
ランジスタ375、及びトランジスタ101のゲートに接続されている。トランジスタ3
80は、そのゲートが配線118に接続され、そのソース及びドレインの一方が配線11
0に接続され、そのソース及びドレインの他方がトランジスタ374、トランジスタ37
5、及びトランジスタ101のゲートに接続されている。トランジスタ381は、そのソ
ース及びドレインの一方が配線113に接続され、そのソース及びドレインの他方が配線
119に接続されている。トランジスタ102は、そのソース及びドレインの一方が配線
116に接続され、そのソース及びドレインの他方が配線120に接続されている。
示している。具体的に、図8(A)では、配線110には電源電位VDDが供給され、配
線111には電源電位VSSが供給され、配線112には電源電位VEEが供給される場
合を例示している。
ドレインの一方とを電気的に分離することができる。よって、トランジスタ101がノー
マリオンであったとし、それにより、当該トランジスタ101のソース及びドレインの一
方に電位を供給するための配線112の電位が上昇したとしても、トランジスタ101を
オフにすべきときに、オフにすることができる。また、トランジスタ102のソース及び
ドレインの一方には、電源電位VSSよりも高い、クロック信号CLKBの電位VEEが
供給されるため、トランジスタ102のゲート電圧を閾値電圧Vthよりも低くすること
ができる。よって、トランジスタ102がノーマリオンであったとしても、トランジスタ
102をオフにすべきときに、オフにすることができる。
02とを有する。トランジスタ101は、図1(A)のトランジスタ12に相当し、トラ
ンジスタ102は、図1(A)のトランジスタ13に相当する。また、順序回路10には
、配線110乃至配線112を介して各種電源電位が供給され、配線113及び配線11
4を介してクロック信号CLKA1及びクロック信号CLKA2が、それぞれが供給され
ている。また、配線116を介してクロック信号CLKBが供給され、配線117を介し
て入力信号LINが供給され、配線118を介して入力信号RINが供給される。また、
順序回路10では、出力信号SROUTが配線119を介して出力され、出力信号GOU
Tが配線120を介して出力される。
ジスタ422を有している。
トに接続され、そのソース及びドレインの一方が配線111に接続され、そのソース及び
ドレインの他方がトランジスタ417のソース及びドレインの一方に接続されている。ト
ランジスタ415は、そのソース及びドレインの一方が配線111に接続され、そのソー
ス及びドレインの他方が配線119に接続されている。トランジスタ101は、そのソー
ス及びドレインの一方が配線112に接続され、そのソース及びドレインの他方が配線1
20に接続されている。
インの一方が配線110に接続され、そのソース及びドレインの他方がトランジスタ41
7のソース及びドレインの一方に接続されている。トランジスタ417は、そのゲートが
配線110に接続され、そのソース及びドレインの他方がトランジスタ421のゲートに
接続されている。トランジスタ418は、そのゲートが配線114に接続され、そのソー
ス及びドレインの一方が配線110に接続され、そのソース及びドレインの他方がトラン
ジスタ414、トランジスタ415、及びトランジスタ101のゲートに接続されている
。トランジスタ419は、そのゲートが配線117に接続され、そのソース及びドレイン
の一方が配線111に接続され、そのソース及びドレインの他方がトランジスタ414、
トランジスタ415、及びトランジスタ101のゲートに接続されている。トランジスタ
420は、そのゲートが配線118に接続され、そのソース及びドレインの一方が配線1
10に接続され、そのソース及びドレインの他方がトランジスタ414、トランジスタ4
15、及びトランジスタ101のゲートに接続されている。トランジスタ421は、その
ソース及びドレインの一方が配線113に接続され、そのソース及びドレインの他方が配
線119に接続されている。トランジスタ422は、そのゲートが配線110に接続され
、そのソース及びドレインの一方がトランジスタ421のゲート、及びトランジスタ41
7のソース及びドレインの他方に接続され、そのソース及びドレインの他方がトランジス
タ102のゲートに接続されている。トランジスタ102は、そのソース及びドレインの
一方が配線116に接続され、そのソース及びドレインの他方が配線120に接続されて
いる。
示している。具体的に、図8(B)では、配線110には電源電位VDDが供給され、配
線111には電源電位VSSが供給され、配線112には電源電位VEEが供給される場
合を例示している。
ドレインの一方とを電気的に分離することができる。よって、トランジスタ101がノー
マリオンであったとし、それにより、当該トランジスタ101のソース及びドレインの一
方に電位を供給するための配線112の電位が上昇したとしても、トランジスタ101を
オフにすべきときに、オフにすることができる。また、トランジスタ102のソース及び
ドレインの一方には、電源電位VSSよりも高い、クロック信号CLKBの電位VEEが
供給されるため、トランジスタ102のゲート電圧を閾値電圧Vthよりも低くすること
ができる。よって、トランジスタ102がノーマリオンであったとしても、トランジスタ
102をオフにすべきときに、オフにすることができる。
を有する。トランジスタ101は、図1(A)のトランジスタ12に相当し、トランジス
タ102は、図1(A)のトランジスタ13に相当する。また、順序回路10には、配線
110乃至配線112を介して各種電源電位が供給され、配線113及び配線114を介
してクロック信号CLKA1及びクロック信号CLKA2が、それぞれが供給されている
。また、配線116を介してクロック信号CLKBが供給され、配線117を介して入力
信号LINが供給され、配線118を介して入力信号RINが供給される。また、順序回
路10では、出力信号SROUTが配線119を介して出力され、出力信号GOUTが配
線120を介して出力される。
452を有している。
トに接続され、そのソース及びドレインの一方が配線111に接続され、そのソース及び
ドレインの他方がトランジスタ452のソース及びドレインの一方に接続されている。ト
ランジスタ445は、そのソース及びドレインの一方が配線111に接続され、そのソー
ス及びドレインの他方が配線119に接続されている。トランジスタ101は、そのソー
ス及びドレインの一方が配線112に接続され、そのソース及びドレインの他方が配線1
20に接続されている。
インの一方が配線110に接続され、そのソース及びドレインの他方がトランジスタ45
2のソース及びドレインの一方に接続されている。トランジスタ447は、そのゲートが
配線114に接続され、そのソース及びドレインの一方が配線110に接続され、そのソ
ース及びドレインの他方がトランジスタ444、トランジスタ445、及びトランジスタ
101のゲートに接続されている。トランジスタ448は、そのゲートが配線118に接
続され、そのソース及びドレインの一方が配線110に接続され、そのソース及びドレイ
ンの他方がトランジスタ444、トランジスタ445、及びトランジスタ101のゲート
に接続されている。トランジスタ449は、そのゲートが配線117に接続され、そのソ
ース及びドレインの一方が配線111に接続され、そのソース及びドレインの他方がトラ
ンジスタ444、トランジスタ445、及びトランジスタ101のゲートに接続されてい
る。トランジスタ450は、そのゲートが配線110に接続され、そのソース及びドレイ
ンの一方がトランジスタ452のソース及びドレインの一方に接続され、その他方がトラ
ンジスタ451のゲートに接続されている。トランジスタ451は、そのソース及びドレ
インの一方が配線113に接続され、そのソース及びドレインの他方が配線119に接続
されている。トランジスタ452は、そのゲートが配線110に接続され、そのソース及
びドレインの他方がトランジスタ102のゲートに接続されている。トランジスタ102
は、そのソース及びドレインの一方が配線116に接続され、そのソース及びドレインの
他方が配線120に接続されている。
いる。具体的に、図9では、配線110には電源電位VDDが供給され、配線111には
電源電位VSSが供給され、配線112には電源電位VEEが供給される場合を例示して
いる。
ンの一方とを電気的に分離することができる。よって、トランジスタ101がノーマリオ
ンであったとし、それにより、当該トランジスタ101のソース及びドレインの一方に電
位を供給するための配線112の電位が上昇したとしても、トランジスタ101をオフに
すべきときに、オフにすることができる。また、トランジスタ102のソース及びドレイ
ンの一方には、電源電位VSSよりも高い、クロック信号CLKBの電位VEEが供給さ
れるため、トランジスタ102のゲート電圧を閾値電圧Vthよりも低くすることができ
る。よって、トランジスタ102がノーマリオンであったとしても、トランジスタ102
をオフにすべきときに、オフにすることができる。
次いで、本発明の一態様にかかる半導体表示装置の構成例について説明する。
5を行毎に選択するためのバスラインに相当する、配線GL1乃至配線GLy(yは自然
数)で示される配線GLと、選択された画素55に画像信号を供給するための、配線SL
1乃至配線SLx(xは自然数)で示される配線SLとが、設けられている。配線GLへ
の信号の入力は、駆動回路72により制御されている。配線SLへの画像信号の入力は、
駆動回路73により制御されている。複数の画素55は、配線GLの少なくとも一つと、
配線SLの少なくとも一つとに、それぞれ接続されている。
するシフトレジスタ75を有する。また、具体的に、駆動回路73は、順にパルスを有す
る信号を生成するシフトレジスタ76と、シフトレジスタ76で生成される信号に従って
、配線SL1乃至配線SLxへの画像信号の供給を制御するスイッチ回路77とを有する
。
または両方に用いることができる。
よって決めることができる。具体的に、図10(A)に示す画素部71の場合、x列×y
行の画素55がマトリクス状に配置されており、配線SL1乃至配線SLx、配線GL1
乃至配線GLyが、画素部71内に配置されている場合を例示している。
板上に形成されている場合を例示しているが、駆動回路72及び駆動回路73は、画素部
71と異なる基板上に形成されていても良い。
と、当該液晶素子60への画像信号の供給を制御するトランジスタ56と、液晶素子60
の画素電極と共通電極間の電圧を保持するための容量素子57とを有する。液晶素子60
は、画素電極と、共通電極と、画素電極と共通電極の間の電圧が印加される液晶材料を含
んだ液晶層と、を有している。
する。液晶素子60の共通電極には、所定の電位が与えられている。
B)では、トランジスタ56のゲートが、配線GL1から配線GLyのいずれか1つに接
続されている。トランジスタ56のソース及びドレインの一方は、配線SL1から配線S
Lxのいずれか1つに接続され、トランジスタ56のソース及びドレインの他方は、液晶
素子60の画素電極に接続されている。
まれる液晶分子の配向が変化し、透過率が変化する。よって、液晶素子60は、画素電極
に与えられる画像信号の電位によって、その透過率が制御されることで、階調を表示する
ことができる。そして、画素部71が有する複数の画素55のそれぞれにおいて、液晶素
子60の階調が画像情報を有する画像信号に従って調整されることで、画素部71に画像
が表示される。
として、一のトランジスタ56を用いる場合を例示している。しかし、一のスイッチとし
て機能する、複数のトランジスタを、画素55に用いていても良い。
への入力を制御するスイッチとして用いるのが好ましい。トランジスタ56のオフ電流が
小さいと、トランジスタ56を介して電荷がリークするのを防ぐことができる。よって、
液晶素子60及び容量素子57に与えられた画像信号の電位をより確実に保持することが
できるので、1フレーム期間内において電荷のリークにより液晶素子60の透過率が変化
するのを防ぎ、それにより、表示する画像の質を向上させることができる。また、トラン
ジスタ56のオフ電流が小さい場合、トランジスタ56を介して電荷がリークするのを防
ぐことができるため、静止画を表示する期間において、駆動回路72及び駆動回路73へ
の電源電位または信号の供給を停止しても良い。上記構成により、画素部71への画像信
号の書き込み回数を少なくし、半導体表示装置の消費電力を低減させることができる。
ができるため、当該をトランジスタ56として用いるのが適している。
対のゲート電極を有していても良い。当該一対のゲート電極は電気的に接続されている。
本発明の一態様では、上記構成により、トランジスタ56のオン電流を大きくし、なおか
つトランジスタ56の信頼性を高めることができる。
号の入力を制御するトランジスタ95と、発光素子98と、画像信号に従って発光素子9
8に供給する電流値を制御するトランジスタ96と、画像信号の電位を保持するための容
量素子97と、を有する。
rganic Light Emitting Diode)などの、電流または電圧に
よって輝度が制御される素子をその範疇に含んでいる。例えば、OLEDは、EL層と、
アノードと、カソードとを少なくとも有している。EL層はアノードとカソードの間に設
けられた単層または複数の層で構成されており、これらの層の中に、発光性の物質を含む
発光層を少なくとも含んでいる。
たときに供給される電流により、エレクトロルミネッセンスが得られる。エレクトロルミ
ネッセンスには、一重項励起状態から基底状態に戻る際の発光(蛍光)と三重項励起状態
から基底状態に戻る際の発光(リン光)とが含まれる。
従ってその電位が制御される。アノードとカソードのうち、画像信号に従ってその電位が
制御される電極を画素電極とし、もう一方の電極を共通電極とする。発光素子98の共通
電極には、所定の電位が与えられており、発光素子98の輝度は、画素電極と共通電極間
の電位差によって定まる。よって、発光素子98は、画像信号の電位に従ってその輝度が
制御されることで、階調を表示することができる。そして、画素部が有する複数の画素5
5のそれぞれにおいて、発光素子98の階調が画像情報を有する画像信号に従って調整さ
れることで、画素部71に画像が表示される。
素子98の接続構成について説明する。
インの他方がトランジスタ96のゲートに接続されている。トランジスタ95のゲートは
、配線GLに接続されている。トランジスタ96は、ソース及びドレインの一方が電源線
VLに接続され、ソース及びドレインの他方が発光素子98に接続されている。具体的に
、トランジスタ96のソース及びドレインの他方は、発光素子98のアノードとカソード
のいずれか一方に接続されている。発光素子98のアノードとカソードのいずれか他方に
は、所定の電位が与えられる。
ート電極を有していても良い。当該一対のゲート電極は電気的に接続されている。本発明
の一態様では、上記構成により、トランジスタ96のオン電流を大きくし、なおかつトラ
ンジスタ96の信頼性を高めることができる。
次いで、図10(A)に示した半導体表示装置70の一つである液晶表示装置を例に挙げ
て、画素55の構成例について説明する。図11に、画素55の上面図を一例として示す
。なお、図11では、画素55のレイアウトを明確にするために、各種の絶縁膜を省略し
ている。また、図11に示す画素55を有する素子基板を用いて形成された液晶表示装置
の断面図を、図12に示す。図12に示す液晶表示装置のうち、基板31を含む素子基板
は、図11の破線B1-B2における断面図に相当する。
らに、図12に示す画素55は、液晶素子60を有する。
導電膜40と、ゲート絶縁膜としての機能を有し、なおかつ導電膜40上に位置する絶縁
膜22と、絶縁膜22上において導電膜40と重なる酸化物半導体膜41と、酸化物半導
体膜41に電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電
膜43及び導電膜44とを有する。導電膜40は、図10(B)に示す配線GLとしての
機能を有する。また、導電膜43は、図10(B)に示す配線SLとしての機能を有する
。
視光に対して透光性を有する導電膜である。そして、金属酸化物膜42上には、金属酸化
物膜42に電気的に接続された導電膜61が設けられている、導電膜61は、金属酸化物
膜42に所定の電位を供給する配線としての機能を有する。
窒化酸化珪素、窒化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジ
ルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上
含む絶縁膜を、単層で、または積層させて用いればよい。なお、本明細書中において、酸
化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は
、その組成として、酸素よりも窒素の含有量が多い材料を指す。
42及び導電膜61上とに、絶縁膜26及び絶縁膜27が、順に積層するように設けられ
ている。トランジスタ56は、絶縁膜26及び絶縁膜27をその構成要素に含んでいても
良い。なお、図12では、順に積層された絶縁膜26及び絶縁膜27を例示しているが、
絶縁膜26及び絶縁膜27の代わりに、単層の絶縁膜が用いられていてもよいし、積層さ
れた3層以上の絶縁膜が用いられていてもよい。
する。開口部58は、酸化物半導体膜41、導電膜43及び導電膜44とは異なる領域で
あって、なおかつ金属酸化物膜42と重なる領域に設けられている。
2上とに、窒化物絶縁膜28と、絶縁膜29とが、順に積層するように設けられている。
物絶縁膜28を形成することで、上記酸化物半導体膜の導電性を高めることができる。そ
して、導電性の高まった酸化物半導体膜を、金属酸化物膜42として用いることができる
。酸化物半導体膜の導電性が高まるのは、開口部58の形成時、または、窒化物絶縁膜2
8の形成時に酸化物半導体膜中に酸素欠損が形成され、窒化物絶縁膜28から拡散してき
た水素が当該酸素欠損に結合することでドナーが生成されるからだと考えられる。具体的
に、金属酸化物膜42の抵抗率は、代表的には1×10-3Ωcm以上1×104Ωcm
未満、さらに好ましくは、抵抗率が1×10-3Ωcm以上1×10-1Ωcm未満であ
るとよい。
物膜42において、二次イオン質量分析法(SIMS:Secondary Ion M
ass Spectrometry)により得られる水素濃度は、8×1019atom
s/cm3以上、好ましくは1×1020atoms/cm3以上、より好ましくは5×
1020atoms/cm3以上である。酸化物半導体膜41において、二次イオン質量
分析法により得られる水素濃度は、5×1019atoms/cm3未満、好ましくは5
×1018atoms/cm3未満、好ましくは1×1018atoms/cm3以下、
より好ましくは5×1017atoms/cm3以下、さらに好ましくは1×1016a
toms/cm3以下である。
、窒化酸化アルミニウムなどを用いることができる。上述した材料を用いた窒化物絶縁膜
28は、酸化シリコンや酸化アルミニウムなどの酸化物絶縁膜に比べて、外部からの不純
物、例えば、水、アルカリ金属、アルカリ土類金属等が、酸化物半導体膜41に拡散する
のを防ぐことができる。
けられている。そして、窒化物絶縁膜28及び絶縁膜29上には、可視光に対して透光性
を有し、画素電極としての機能を有する導電膜45が設けられている。導電膜45は、開
口部62において、導電膜44に電気的に接続されている。また、導電膜45は、開口部
58において金属酸化物膜42と重なっている。導電膜45と金属酸化物膜42とが、窒
化物絶縁膜28及び絶縁膜29を間に挟んで重なる部分が、容量素子57として機能する
。
膜として機能する窒化物絶縁膜28及び絶縁膜29とが、可視光に対して透光性を有して
いる。よって、容量素子57は可視光に対して透光性を有することとなり、容量素子の可
視光に対する透光性が低い画素に比べて、画素55の開口率を高めることができる。その
ため、高い画質を得るために必要な容量値を確保しつつ、パネル内における光の損失を小
さく抑えて、半導体装置の消費電力を低減させることができる。
りも比誘電率の低い絶縁物を用いた絶縁膜29を窒化物絶縁膜28と共に誘電体膜として
用いることで、容量素子57の誘電体膜の誘電率を、窒化物絶縁膜28の膜厚を大きくす
ることなく所望の値に調整することができる。
を遮る機能を有する遮蔽膜47と、特定の波長範囲の可視光を透過する着色層48とが、
設けられている。遮蔽膜47及び着色層48上には、樹脂膜50が設けられており、樹脂
膜50上には共通電極としての機能を有する導電膜59が設けられている。また、導電膜
59上には配向膜51が設けられている。
材料を含む液晶層53が設けられている。液晶素子60は、導電膜45、導電膜59、及
び液晶層53を有する。
ic)モードを用いる場合を例示したが、液晶の駆動方法としては、FFS(Fring
e Field Switching)モード、STN(Super Twisted
Nematic)モード、VA(Vertical Alignment)モード、MV
A(Multi-domain Vertical Alignment)モード、IP
S(In-Plane Switching)モード、OCB(Optically C
ompensated Birefringence)モード、ブルー相モード、TBA
(Transverse Bend Alignment)モード、VA-IPSモード
、ECB(Electrically Controlled Birefringen
ce)モード、FLC(Ferroelectric Liquid Crystal)
モード、AFLC(AntiFerroelectric Liquid Crysta
l)モード、PDLC(Polymer Dispersed Liquid Crys
tal)モード、PNLC(Polymer Network Liquid Crys
tal)モード、ゲストホストモード、ASV(Advanced Super Vie
w)モードなどを適用することも可能である。
ック液晶またはリオトロピック液晶に分類される液晶材料を用いることができる。或いは
、液晶層には、例えば、ネマチック液晶、スメクチック液晶、コレステリック液晶、また
は、ディスコチック液晶に分類される液晶材料を用いることができる。或いは、液晶層に
は、例えば、強誘電性液晶、または反強誘電性液晶に分類される液晶材料を用いることが
できる。或いは、液晶層には、例えば、主鎖型高分子液晶、側鎖型高分子液晶、或いは、
複合型高分子液晶などの高分子液晶、または低分子液晶に分類される液晶材料を用いるこ
とができる。或いは、液晶層には、例えば、高分子分散型液晶(PDLC)に分類される
液晶材料を用いることができる。
の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転
移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、カイラ
ル剤や紫外線硬化樹脂を添加して温度範囲を改善する。ブルー相を示す液晶とカイラル剤
とを含む液晶組成物は、応答速度が1msec以下と短く、光学的等方性であるため配向
処理が不要であり、視野角依存性が小さいため好ましい。
を例示しているが、本発明の一態様にかかる液晶表示装置は、異なる色相の光を発する複
数の光源を順次点灯させることで、カラーの画像を表示する構成を有していてもよい。
るとは限らず、積層された複数の酸化物半導体膜で構成されていても良い。図13(A)
では、酸化物半導体膜41が、3層の積層された酸化物半導体膜で構成されている場合を
、例示している。具体的に、図13(A)に示すトランジスタ56では、酸化物半導体膜
41として、酸化物半導体膜41a乃至酸化物半導体膜41cが、絶縁膜22側から順に
積層されている。
成する金属元素の少なくとも1つを、その構成要素に含み、伝導帯下端のエネルギーが酸
化物半導体膜41bよりも0.05eV以上、0.07eV以上、0.1eV以上又は0
.15eV以上、かつ2eV以下、1eV以下、0.5eV以下又は0.4eV以下、真
空準位に近い酸化物膜である。さらに、酸化物半導体膜41bは、少なくともインジウム
を含むと、キャリア移動度が高くなるため好ましい。
上層で絶縁膜22と重畳させて設ける構成としてもよい。
次いで、液晶表示装置を例に挙げて、本発明の一態様にかかる半導体表示装置の外観につ
いて、図14を用いて説明する。図14は、基板4001と基板4006とを封止材40
05によって接着させた液晶表示装置の上面図である。また、図15は、図14の破線C
1-C2における断面図に相当する。
、封止材4005が設けられている。また、画素部4002、駆動回路4004の上に基
板4006が設けられている。よって、画素部4002と、駆動回路4004とは、基板
4001と封止材4005と基板4006とによって封止されている。
動回路4003が実装されている。
を複数有している。図15では、画素部4002に含まれるトランジスタ4010を例示
している。トランジスタ4010上には、酸化物絶縁膜を含む各種絶縁膜で構成される絶
縁膜4020、窒化物絶縁膜を含む各種絶縁膜で構成される絶縁層4022が設けられて
おり、トランジスタ4010は、絶縁膜4020及び絶縁層4022に設けられた開口部
において、絶縁膜4022上の画素電極4021に接続されている。
電極4060が設けられている。そして、基板4001と基板4006の間には、画素電
極4021と共通電極4060の間に挟まれるように、液晶層4028が設けられている
。液晶素子4023は、画素電極4021、共通電極4060、及び液晶層4028を有
する。
に従って、液晶層4028に含まれる液晶分子の配向が変化し、透過率が変化する。よっ
て、液晶素子4023は、画素電極4021に与えられる画像信号の電位によって、その
透過率が制御されることで、階調を表示することができる。
、パネルの端部において除去されている。そして、絶縁膜4020及び絶縁層4022の
除去されている領域において、導電膜4050が形成されている。導電膜4050と、ト
ランジスタ4010のソースまたはドレインとして機能する導電膜とは、一の導電膜をエ
ッチングすることで形成することができる。
散された樹脂膜4062が設けられている。導電膜4050は、共通電極4060と、導
電性粒子4061を介して電気的に接続されている。すなわち、共通電極4060と導電
膜4050とは、パネルの端部において、導電性粒子4061を介して電気的に接続され
ていることなる。樹脂膜4062には、熱硬化性樹脂、または紫外線硬化樹脂を用いるこ
とができる。また、導電性粒子4061には、例えば球状の有機樹脂をAuやNi、Co
等の薄膜状の金属で被覆した粒子を用いることができる。
060上に設ける場合、共通電極4060と、導電性粒子4061と、導電膜4050と
を電気的に接続するために、共通電極4060と重なる部分において配向膜を一部除去し
、導電膜4050と重なる部分において配向膜を一部除去すれば良い。
画像を表示しても良いし、異なる色相の光を発する複数の光源を順次点灯させることで、
カラーの画像を表示しても良い。
は、引き回し配線4030及び4031を介して、駆動回路4004または画素部400
2に与えられる。
電子供与体(ドナー)となる水分または水素などの不純物が低減され、なおかつ酸素欠損
が低減されることにより高純度化された酸化物半導体(purified Oxide
Semiconductor)は、キャリア発生源が少ないため、i型(真性半導体)又
はi型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチ
ャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そし
て、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプ
ラスとなる電気的特性(ノーマリオフ特性ともいう。)になりやすい。
フ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が1×1
06μmでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧
(ドレイン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナ
ライザの測定限界以下、すなわち1×10-13A以下という特性を得ることができる。
この場合、トランジスタのチャネル幅で規格化したオフ電流は、100zA/μm以下で
あることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または
容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定
を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル
形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ
電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が3Vの
場合に、数十yA/μmという、さらに小さいオフ電流が得られることが分かった。従っ
て、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電
流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
インジウム(In)あるいは亜鉛(Zn)を含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、そ
れらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてス
ズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を
有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有すること
が好ましい。また、スタビライザーとしてジルコニウム(Zr)を含むことが好ましい。
化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法
により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れると
いった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり
、上記In-Ga-Zn系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタ
を作製することが可能である。また、基板の大型化にも対応が可能である。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種または複数種を含んでいてもよい。
n-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、S
n-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、In-Ga-Zn系酸化
物(IGZOとも表記する)、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、
Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、I
n-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Pr-Zn系酸化物、In
-Nd-Zn系酸化物、In-Ce-Zn系酸化物、In-Sm-Zn系酸化物、In-
Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-D
y-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm
-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、In-Sn-
Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化
物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-
Al-Zn系酸化物を用いることができる。
味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素
を含んでいてもよい。In-Ga-Zn系酸化物は、無電界時の抵抗が十分に高くオフ電
流を十分に小さくすることが可能であり、また、移動度も高い。
ら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、CAAC-OS膜などをいう。
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。
ともいう。)を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。
晶部は、一辺が100nm未満の立方体内に収まる大きさである。従って、CAAC-O
S膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体内
に収まる大きさの場合も含まれる。CAAC-OS膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。CAAC-OS膜を透過型電子顕微鏡(TEM:T
ransmission Electron Microscope)によって観察する
と、結晶部同士の明確な境界、即ち結晶粒界(グレインバウンダリーともいう。)を確認
することができない。そのため、CAAC-OS膜は、結晶粒界に起因する電子移動度の
低下が起こりにくいといえる。
)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、CAAC-OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸
を反映した形状であり、CAAC-OS膜の被形成面または上面と平行に配列する。
れている状態をいう。従って、-5°以上5°以下の場合も含まれる。また、「垂直」と
は、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って、
85°以上95°以下の場合も含まれる。
M観察)すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
いることがわかる。
置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC-OS膜
のout-of-plane法による解析では、回折角(2θ)が31°近傍にピークが
現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属される
ことから、CAAC-OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
ane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは
、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸化
物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)と
して試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に
帰属されるピークが6本観察される。これに対し、CAAC-OS膜の場合は、2θを5
6°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に配
列した金属原子の各層は、結晶のab面に平行な面である。
った際に形成される。上述したように、結晶のc軸は、CAAC-OS膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC-OS膜の形
状をエッチングなどによって変化させた場合、結晶のc軸がCAAC-OS膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
の結晶部が、CAAC-OS膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、CAA
C-OS膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れ
る場合がある。2θが36°近傍のピークは、CAAC-OS膜中の一部に、c軸配向性
を有さない結晶が含まれることを示している。CAAC-OS膜は、2θが31°近傍に
ピークを示し、2θが36°近傍にピークを示さないことが好ましい。
動が小さい。よって、当該トランジスタは、信頼性が高い。
AC-OS膜のうち、二種以上を有する積層膜であってもよい。
る。例えば、処理室内に存在する不純物濃度(水素、水、二酸化炭素、及び窒素など)を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
-80℃以下、好ましくは-100℃以下である成膜ガスを用いる。
レーションが起こる。具体的には、基板加熱温度を100℃以上740℃以下、好ましく
は200℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーシ
ョンが起こり、スパッタリング粒子の平らな面が基板に付着する。
を軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体
積%とする。
、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn-Ga
-Zn系酸化物ターゲットとする。なお、X、Y及びZは任意の正数である。ここで、所
定のmol数比は、例えば、InOX粉末、GaOY粉末及びZnOZ粉末が、2:2:
1、8:4:3、3:1:1、1:1:1、4:2:3または3:1:2である。なお、
粉末の種類、及びその混合するmol数比は、作製するターゲットによって適宜変更すれ
ばよい。
リ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に
、アルカリ金属のうちNaは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該
絶縁膜中に拡散してNa+となる。また、Naは、酸化物半導体膜内において、酸化物半
導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果
、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低
下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。
具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×1016/cm3以下
、好ましくは1×1016/cm3以下、更に好ましくは1×1015/cm3以下とす
るとよい。同様に、Li濃度の測定値は、5×1015/cm3以下、好ましくは1×1
015/cm3以下とするとよい。同様に、K濃度の測定値は、5×1015/cm3以
下、好ましくは1×1015/cm3以下とするとよい。
インジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損
を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、
アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起
こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ま
しい。具体的に、二次イオン質量分析法によるC濃度の測定値、またはSi濃度の測定値
は、1×1018/cm3以下とするとよい。上記構成により、トランジスタの電気的特
性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。
ドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸
化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によ
りn型化される。
膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。
よって、n型化された領域が形成されることで、トランジスタの移動度及びオン電流を高
めることができ、それにより、トランジスタを用いた半導体装置の高速動作を実現するこ
とができる。
レイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びド
レイン電極を形成した後に行われる加熱処理によっても起こりうる。
に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Al、C
r、Cu、Ta、Ti、Mo、Wなどが挙げられる。
複数の金属酸化物膜で構成されていても良い。例えば、第1乃至第3の金属酸化物膜が順
に積層されている半導体膜の場合、第1の金属酸化物膜及び第3の金属酸化物膜は、第2
の金属酸化物膜を構成する金属元素の少なくとも1つを、その構成要素に含み、伝導帯下
端のエネルギーが第2の金属酸化物膜よりも0.05eV以上、0.07eV以上、0.
1eV以上または0.15eV以上、かつ2eV以下、1eV以下、0.5eV以下また
は0.4eV以下、真空準位に近い酸化物膜である。さらに、第2の金属酸化物膜は、少
なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第2の金
属酸化物膜にチャネル領域が形成される。即ち、第2の金属酸化物膜とゲート絶縁膜との
間に第3の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している第
2の金属酸化物膜に、チャネル領域を形成することができる。
をその構成要素に含むため、第2の金属酸化物膜と第3の金属酸化物膜の界面では、界面
散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、
トランジスタの電界効果移動度が高くなる。
近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動してし
まう。しかし、第1の金属酸化物膜は、第2の金属酸化物膜を構成する金属元素の少なく
とも1つをその構成要素に含むため、第2の金属酸化物膜と第1の金属酸化物膜の界面に
は、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等の
電気的特性のばらつきを、低減することができる。
阻害する界面準位が形成されることがないよう、複数の金属酸化物膜を積層させることが
望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜間に
おける伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラッ
プされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低
減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜を、
単に積層させるよりも、連続接合(ここでは特に伝導帯下端のエネルギーが各膜の間で連
続的に変化するU字型の井戸構造を有している状態)が形成されやすくなる。
(スパッタリング装置)を用いて各膜を大気に触れさせることなく連続して積層すること
が必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純
物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを
用いて高真空排気(5×10-7Pa乃至1×10-4Pa程度まで)することが好まし
い。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー
内に気体が逆流しないようにしておくことが好ましい。
ず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガ
スやアルゴンガスの露点を、-40℃以下、好ましくは-80℃以下、より好ましくは-
100℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取
り込まれることを可能な限り防ぐことができる。具体的に、第2の金属酸化物膜がIn-
M-Zn酸化物(Mは、Ga、Y、Zr、La、Ce、またはNd)の場合、第2の金属
酸化物膜を成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M:
Zn=x1:y1:z1とすると、x1/y1は、1/3以上6以下、さらには1以上6
以下であって、z1/y1は、1/3以上6以下、さらには1以上6以下であることが好
ましい。なお、z1/y1を1以上6以下とすることで、第2の金属酸化物膜としてCA
AC-OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては
、In:M:Zn=1:1:1、In:M:Zn=3:1:2等がある。
a、Y、Zr、La、Ce、またはNd)の場合、第1の金属酸化物膜、第3の金属酸化
物膜を成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M:Zn
=x2:y2:z2とすると、x2/y2<x1/y1であって、z2/y2は、1/3
以上6以下、さらには1以上6以下であることが好ましい。なお、z2/y2を1以上6
以下とすることで、第1の金属酸化物膜、第3の金属酸化物膜としてCAAC-OS膜が
形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、In:M:Z
n=1:3:2、In:M:Zn=1:3:4、In:M:Zn=1:3:6、In:M
:Zn=1:3:8等がある。
、好ましくは3nm以上50nm以下とする。また、第2の金属酸化物膜の厚さは、3n
m以上200nm以下、好ましくは3nm以上100nm以下であり、さらに好ましくは
3nm以上50nm以下である。
たは結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第2の金属酸化
物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することがで
きるため、第2の金属酸化物膜は結晶質であることが好ましい。
つソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャ
ネル形成領域において、電流が主として流れる領域をいう。
成したIn-Ga-Zn系酸化物膜を用いる場合、第1の金属酸化物膜及び第3の金属酸
化物膜の成膜には、In-Ga-Zn系酸化物(In:Ga:Zn=1:3:2[原子数
比])であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてア
ルゴンガスを30sccm、酸素ガスを15sccm用い、圧力0.4Paとし、基板温
度を200℃とし、DC電力0.5kWとすればよい。
は、In-Ga-Zn系酸化物(In:Ga:Zn=1:1:1[原子数比])であり、
多結晶のIn-Ga-Zn系酸化物を含むターゲットを用いることが好ましい。成膜条件
は、例えば、成膜ガスとしてアルゴンガスを30sccm、酸素ガスを15sccm用い
、圧力を0.4Paとし、基板の温度300℃とし、DC電力0.5kWとすることがで
きる。
体膜の端部が丸みを帯びる構造を有していても良い。
いても、ソース電極及びドレイン電極に接する領域が、n型化されていても良い。上記構
成により、トランジスタの移動度及びオン電流を高め、トランジスタを用いた半導体装置
の高速動作を実現することができる。さらに、複数の積層された金属酸化物膜を有する半
導体膜をトランジスタに用いる場合、n型化される領域は、チャネル領域となる第2の金
属酸化物膜にまで達していることが、トランジスタの移動度及びオン電流を高め、半導体
装置のさらなる高速動作を実現する上で、より好ましい。
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置(代表的にはDVD:Digital Versatile Disc
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジ
タルスチルカメラなどのカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ
)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレ
イヤー等)、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ
払い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図16に示
す。
表示部5004、マイクロホン5005、スピーカー5006、操作キー5007、スタ
イラス5008等を有する。表示部5003または表示部5004や、その他の集積回路
に、本発明の一態様に係る半導体装置を用いることができる。なお、図16(A)に示し
た携帯型ゲーム機は、2つの表示部5003と表示部5004とを有しているが、携帯型
ゲーム機が有する表示部の数は、これに限定されない。
5603、第2表示部5604、接続部5605、操作キー5606等を有する。第1表
示部5603は第1筐体5601に設けられており、第2表示部5604は第2筐体56
02に設けられている。そして、第1筐体5601と第2筐体5602とは、接続部56
05により接続されており、第1筐体5601と第2筐体5602の間の角度は、接続部
5605により変更が可能となっている。第1表示部5603における映像を、接続部5
605における第1筐体5601と第2筐体5602の間の角度に従って、切り替える構
成としても良い。第1表示部5603または第2表示部5604や、その他の集積回路に
、本発明の一態様に係る半導体装置を用いることができる。
、キーボード5403、ポインティングデバイス5404等を有する。表示部5402や
、その他の集積回路に、本発明の一態様に係る半導体装置を用いることができる。
ンド5204等を有する。表示部5202や、その他の集積回路に、本発明の一態様に係
る半導体装置を用いることができる。
03、操作キー5804、レンズ5805、接続部5806等を有する。操作キー580
4及びレンズ5805は第1筐体5801に設けられており、表示部5803は第2筐体
5802に設けられている。そして、第1筐体5801と第2筐体5802とは、接続部
5806により接続されており、第1筐体5801と第2筐体5802の間の角度は、接
続部5806により変更が可能となっている。表示部5803における映像の切り替えを
、接続部5806における第1筐体5801と第2筐体5802の間の角度に従って行う
構成としても良い。表示部5803や、その他の集積回路に、本発明の一態様に係る半導
体装置を用いることできる。
ピーカー5904、カメラ5903、外部接続部5906、操作用のボタン5905が設
けられている。表示部5902や、その他の集積回路に、本発明の一態様に係る半導体装
置を用いることできる。また、本発明の一態様に係る半導体装置を、可撓性を有する基板
に形成した場合、図16(F)に示すような曲面を有する表示部5902に当該半導体装
置を適用することが可能である。
10_j 順序回路
10_j-1 順序回路
10_y 順序回路
10_y-1 順序回路
10_1 順序回路
10_4m 順序回路
11 回路
12 トランジスタ
13 トランジスタ
14 配線
15 配線
16 配線
17 配線
18 配線
19 配線
20 出力端子
22 絶縁膜
26 絶縁膜
27 絶縁膜
28 窒化物絶縁膜
29 絶縁膜
31 基板
40 導電膜
41 酸化物半導体膜
41a 酸化物半導体膜
41b 酸化物半導体膜
41c 酸化物半導体膜
42 金属酸化物膜
43 導電膜
44 導電膜
45 導電膜
46 基板
47 遮蔽膜
48 着色層
50 樹脂膜
51 配向膜
52 配向膜
53 液晶層
55 画素
56 トランジスタ
57 容量素子
58 開口部
59 導電膜
60 液晶素子
61 導電膜
62 開口部
70 半導体表示装置
71 画素部
72 駆動回路
73 駆動回路
75 シフトレジスタ
76 シフトレジスタ
77 スイッチ回路
95 トランジスタ
96 トランジスタ
97 容量素子
98 発光素子
101 トランジスタ
102 トランジスタ
110 配線
111 配線
112 配線
113 配線
114 配線
115 配線
116 配線
117 配線
118 配線
119 配線
120 配線
130 トランジスタ
131 トランジスタ
132 トランジスタ
133 トランジスタ
134 トランジスタ
135 トランジスタ
136 トランジスタ
137 トランジスタ
138 トランジスタ
139 トランジスタ
313 トランジスタ
314 トランジスタ
315 トランジスタ
316 トランジスタ
317 トランジスタ
318 トランジスタ
319 トランジスタ
344 トランジスタ
345 トランジスタ
346 トランジスタ
347 トランジスタ
348 トランジスタ
349 トランジスタ
350 トランジスタ
351 トランジスタ
374 トランジスタ
375 トランジスタ
376 トランジスタ
377 トランジスタ
378 トランジスタ
379 トランジスタ
380 トランジスタ
381 トランジスタ
414 トランジスタ
415 トランジスタ
416 トランジスタ
417 トランジスタ
418 トランジスタ
419 トランジスタ
420 トランジスタ
421 トランジスタ
422 トランジスタ
438 配線
444 トランジスタ
445 トランジスタ
446 トランジスタ
447 トランジスタ
448 トランジスタ
449 トランジスタ
450 トランジスタ
451 トランジスタ
452 トランジスタ
4001 基板
4002 画素部
4003 駆動回路
4004 駆動回路
4005 封止材
4006 基板
4010 トランジスタ
4018 FPC
4020 絶縁膜
4021 画素電極
4023 液晶素子
4028 液晶層
4030 配線
4050 導電膜
4059 樹脂膜
4060 共通電極
4061 導電性粒子
4062 樹脂膜
5001 筐体
5002 筐体
5003 表示部
5004 表示部
5005 マイクロホン
5006 スピーカー
5007 操作キー
5008 スタイラス
5201 筐体
5202 表示部
5203 操作ボタン
5204 バンド
5401 筐体
5402 表示部
5403 キーボード
5404 ポインティングデバイス
5601 筐体
5602 筐体
5603 表示部
5604 表示部
5605 接続部
5606 操作キー
5801 筐体
5802 筐体
5803 表示部
5804 操作キー
5805 レンズ
5806 接続部
5901 筐体
5902 表示部
5903 カメラ
5904 スピーカー
5905 ボタン
5906 外部接続部
5907 マイク
Claims (1)
- 第1電位が供給される第1配線と、前記第1電位よりも高い第2電位が供給される第2配線と、前記第2電位よりも高い第3電位が供給される第3配線と、前記第3電位と同じか前記第3電位よりも高い第4電位と、前記第2電位とが順に繰り返される第1クロック信号が、供給される第4配線と、同じ極性を有する第1トランジスタ及び第2トランジスタと、前記第1トランジスタのゲートまたは前記第2トランジスタのゲートと、前記第1配線または前記第3配線との電気的な接続を、前記第1電位と前記第3電位とが順に繰り返される第2クロック信号と、入力端子に入力される信号とに従って制御する回路と、を有し、
前記第1トランジスタのソース及びドレインの一方は、前記第2配線に電気的に接続されており、
前記第2トランジスタのソース及びドレインの一方は、前記第4配線に電気的に接続されており、
前記第1トランジスタのソース及びドレインの他方と、前記第2トランジスタのソース及びドレインの他方とは、互いに電気的に接続されている半導体装置。
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