KR20210093209A - 반도체 장치 - Google Patents

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KR20210093209A
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film
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코헤이 토요타카
준 코야마
히로유키 미야케
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 소비 전력이 작게 억제되는 반도체 장치의 제공을 과제로 한다.
제 1 전위가 공급되는 제 1 배선과, 제 1 전위보다 높은 제 2 전위가 공급되는 제 2 배선과, 제 2 전위보다 높은 제 3 전위가 공급되는 제 3 배선과, 제 3 전위와 같거나 그보다 높은 제 4 전위와 제 2 전위가 순서대로 반복되는 제 1 클록 신호가 공급되는 제 4 배선과, 같은 극성을 가지는 제 1 트랜지스터 및 제 2 트랜지스터와, 제 1 트랜지스터의 게이트 또는 제 2 트랜지스터의 게이트와, 제 1 배선 또는 제 3 배선과의 전기적인 접속을, 제 1 전위와 제 3 전위가 순서대로 반복되는 제 2 클록 신호로 입력 신호(Vin)에 따라 제어하는 회로를 가지고, 제 1 트랜지스터의 소스 및 드레인의 한쪽은 제 2 배선에 전기적으로 접속되어 있고, 제 2 트랜지스터의 소스 및 드레인의 한쪽은 제 4 배선에 전기적으로 접속되어 있고, 제 1 트랜지스터의 소스 및 드레인의 다른 한쪽과 제 2 트랜지스터의 소스 및 드레인의 다른 한쪽은 서로 전기적으로 접속되어 있는 반도체 장치이다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 일양태는 반도체 장치에 관한 것이다. 특히, 본 발명의 일양태는 단극성인 트랜지스터를 이용한 순서 회로, 상기 순서 회로를 이용한 반도체 표시 장치 등의 반도체 장치에 관한 것이다.
구동 회로가 단극성인 트랜지스터로 구성되어 있는 반도체 표시 장치는 제작에 필요한 비용을 낮출 수 있기 때문에 바람직하다. 이하의 특허문헌 1 및 특허문헌 2에서는 반도체 표시 장치의 구동 회로에 이용되는 인버터나 시프트 레지스터 등의 각종 회로를, 단극성인 트랜지스터로 구성하는 기술에 대하여 개시되어 있다.
일본국 특개 2001-325798호 공보 일본국 특개 2010-277652호 공보
단극성인 트랜지스터는 다양한 요인에 의해 문턱 전압이 마이너스로 시프트되기 쉽고, 노멀리 온(normally on)이 되기 쉬운 경향을 가진다. 단극성인 트랜지스터로 구성되는 반도체 표시 장치의 구동 회로에서는 펄스를 가지는 신호를 출력하는 순서 회로에서, 트랜지스터의 문턱 전압이 마이너스로 시프트되면 출력되는 신호의 전위의 진폭이 작아지고, 구동 회로가 정상적으로 동작하지 않게 된다. 혹은, 정상적인 동작을 확보했다고 해도, 구동 회로의 소비 전력이 증대된다.
예를 들면, 특허문헌 2의 도 10에 기재되어 있는 회로에서, 트랜지스터(Q2)는 그 소스가 저전위(VSS)로 고정되어 있다. 트랜지스터(Q2)가 노멀리 오프라면, 트랜지스터(Q2)는 그 게이트에 저전위(VSS)가 주어지면 비도통 상태(오프)가 된다. 그러나, 트랜지스터(Q2)가 노멀리 온이라면, 트랜지스터(Q2)는 그 게이트에 저전위(VSS)가 주어져도, 소스의 전위를 기준으로 했을 때의 게이트와 소스 간의 전압인 게이트 전압이, 트랜지스터(Q2)의 문턱 전압보다 높은 상태 그대로이다. 그러므로, 트랜지스터(Q2)는 오프가 되지 않고, 도통 상태(온)가 된다.
트랜지스터(Q2)가 오프여야 하는데 온이 되어 버리면, 회로 내에 불필요한 전류가 흘러 소비 전류가 커진다. 또, 상기 불필요한 전류에 의해, 회로에 전위(예를 들면, 특허문헌 2의 도 10의 경우, 로우 레벨의 전위(VSS), 혹은 클록 신호(CLKA)의 하이 레벨의 전위(VDD) 및 로우 레벨의 전위(VSS))의 공급을 행하기 위한 배선에 흐르는 전류가 증가된다. 그리고 상기 배선이 가지는 저항에 의해, 전위(VDD)가 공급되는 배선의 전위가 하강, 전위(VSS)가 공급되는 배선의 전위가 상승된다. 그 결과, 회로로부터 출력되는 전위의 진폭이, 이상적인 전위차인 전위(VDD)와 전위(VSS)의 전위차보다 작아지게 된다.
또한, 클록 신호가 공급되는 배선과 출력 단자와의 전기적인 접속을 제어하는 트랜지스터(예를 들면, 특허문헌 2의 도 10의 경우, 트랜지스터(Q1))가 노멀리 온이면, 트랜지스터(Q1)를 통하여 출력 단자가 충방전되기 때문에, 회로의 소비 전력이 커지게 된다.
특히, 반도체 표시 장치의 화소부에서, 복수의 화소에 접속된 버스 라인이라고 불리는 배선, 예를 들면 주사선이나 신호선 등에, 회로로부터 출력되는 전위를 공급하는 경우, 회로로부터의 전위의 출력을 제어하는 트랜지스터(예를 들면, 특허문헌 2의 도 10의 경우, 트랜지스터(Q1), 트랜지스터(Q2))에는 큰 전류 공급 능력이 요구된다. 그러므로, 상기 트랜지스터의 채널폭(W)은 회로 내의 다른 트랜지스터의 채널폭(W)보다 큰 값으로 설계되는 경우가 많다. 그러나, 트랜지스터의 드레인 전류는 채널폭(W)에 비례한다. 따라서, 노멀리 온인 트랜지스터의 채널폭(W)를 크게 하면, 오프로 해야 해야할 때에 상기 트랜지스터에 흐르는 전류가 다른 트랜지스터보다 커진다. 따라서, 회로에 흐르는 불필요한 전류가 증대되고, 소비 전력이 증대되거나, 혹은 출력되는 전위의 진폭이 작아진다고 하는, 상술한 바와 같은 현상이 현저하게 일어나기 쉽다.
상술한 바와 같은 기술적 배경 하, 본 발명에서는 소비 전력이 작게 억제되는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 혹은, 본 발명에서는 출력되는 전위의 진폭이 작아지는 것을 방지할 수 있는 반도체 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일양태에서는 출력 단자에의 전원 전위의 공급을 제어하는 제 1 트랜지스터와, 출력 단자에의 클록 신호의 전위의 공급을 제어하는 제 2 트랜지스터와, 제 1 트랜지스터의 게이트 및 제 2 트랜지스터의 게이트와 한쌍의 전원 전위가 공급되는 배선과의 전기적인 접속을 제어하는 회로를 가진다. 그리고, 제 1 트랜지스터의 소스와 드레인의 사이를 통하여 출력 단자에 공급되는 전원 전위는, 한쌍의 전원 전위가 공급되는 배선과는 다른 배선을 통하여 순서 회로에 공급되는 것으로 한다.
상기 구성에 의해, 제 1 트랜지스터의 게이트와, 제 1 트랜지스터의 소스 및 드레인의 한쪽을 전기적으로 분리할 수 있다. 따라서, 제 1 트랜지스터의 소스 및 드레인의 한쪽에 공급되는 전원 전위와, 제 1 트랜지스터의 게이트에 공급되는 전원 전위를 각각 제어함으로써, 제 1 트랜지스터가 오프가 되도록 그 게이트 전압을 제어할 수 있다. 그러므로, 제 1 트랜지스터가 노멀리 온이이라고 해도, 제 1 트랜지스터를 오프로 해야 할 때에 오프로 할 수 있다.
또한, 본 발명의 일양태에서는 제 1 트랜지스터 및 제 2 트랜지스터가 n채널형인 경우, 상기 클록 신호가 가지는 2 레벨의 전위 중 제 1 트랜지스터의 소스와 드레인의 사이를 통하여 출력 단자에 공급되는 전원 전위에 가까운 쪽의 전위는, 상기 전원 전위와 같거나 그보다 높은 것으로 한다. 또한, 제 1 트랜지스터 및 제 2 트랜지스터가 p채널형인 경우, 상기 클록 신호가 가지는 2레벨의 전위 중, 제 1 트랜지스터의 소스와 드레인의 사이를 통하여 출력 단자에 공급되는 전원 전위에 가까운 쪽의 전위는, 상기 전원 전위와 같거나 그보다 낮은 것으로 한다.
상기 구성에 의해, 제 2 트랜지스터가 노멀리 온이어도, 제 2 트랜지스터를 오프로 해야 할 때에 오프로 할 수 있다. 따라서, 제 2 트랜지스터를 통하여 출력 단자가 충방전되는 것을 막고, 회로의 소비 전력을 낮게 억제할 수 있다.
구체적으로, 본 발명의 일양태에 해당하는 반도체 장치는 제 1 전위(VSS)가 공급되는 제 1 배선과, 제 1 전위보다 높은 제 2 전위(VEE)가 공급되는 제 2 배선과, 제 2 전위보다 높은 제 3 전위(VDD)가 공급되는 제 3 배선과, 제 3 전위와 같거나 그보다 높은 제 4 전위(VCC)와, 제 2 전위가 순서대로 반복되는 제 1 클록 신호(CLKB)가 공급되는 제 4 배선과, 같은 극성을 가지는 제 1 트랜지스터 및 제 2 트랜지스터와, 제 1 트랜지스터의 게이트 또는 제 2 트랜지스터의 게이트와, 제 1 배선 또는 제 3 배선과의 전기적인 접속을 제 1 전위와 제 3 전위가 순서대로 반복되는 제 2 클록 신호와, 입력 신호(Vin)에 따라 제어하는 회로를 가지고, 제 1 트랜지스터의 소스 및 드레인의 한쪽은 제 2 배선에 전기적으로 접속되어 있고, 제 2 트랜지스터의 소스 및 드레인의 한쪽은 제 4 배선에 전기적으로 접속되어 있고, 제 1 트랜지스터의 소스 및 드레인의 다른 한쪽과 제 2 트랜지스터의 소스 및 드레인의 다른 한쪽은 서로 전기적으로 접속되어 있다.
본 발명의 일양태에서는 소비 전력을 작게 억제할 수 있는 단극성인 트랜지스터를 이용한 반도체 장치를 제공할 수 있다. 혹은, 본 발명의 일양태에서는 출력되는 전위의 진폭이 작아지는 것을 방지할 수 있는 반도체 장치를 제공할 수 있다.
도 1은 순서 회로의 구성을 나타내는 도면과, 클록 신호의 전위의 파형을 나타내는 도면이다.
도 2는 순서 회로의 구성을 나타내는 도면이다.
도 3은 순서 회로의 동작을 나타내는 타이밍 차트이다.
도 4는 시프트 레지스터의 구성을 나타내는 도면이다.
도 5는 시프트 레지스터의 동작을 나타내는 타이밍 차트이다.
도 6은 제 j 순서 회로(10_j)를 모식적으로 나타낸 도면이다.
도 7은 순서 회로의 구성을 나타내는 도면이다.
도 8은 순서 회로의 구성을 나타내는 도면이다.
도 9은 순서 회로의 구성을 나타내는 도면이다.
도 10은 반도체 표시 장치의 구성을 나타내는 도면이다.
도 11은 화소의 상면도이다.
도 12는 화소의 단면도이다.
도 13은 트랜지스터의 단면 구조를 나타내는 도면이다.
도 14는 액정 표시 장치의 상면도이다.
도 15는 액정 표시 장치의 단면도이다.
도 16은 전자 기기의 도면이다.
이하에서는 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 아래의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나는 일 없이 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다.
또한, 본 발명은 집적 회로, RF 태그, 반도체 표시 장치 등, 트랜지스터를 이용한 모든 반도체 장치를 그 범주에 포함한다. 또한, 집적 회로에는 마이크로 프로세서, 화상 처리 회로, DSP(Digital Signal Processor), 마이크로 컨트롤러를 포함하는 LSI(Large Scale Integrated Circuit), FPGA(Field Programmable Gate Array)나 CPLD(Complex PLD) 등의 프로그래머블 논리 회로(PLD：Programmable Logic Device)가 그 범주에 포함된다. 또한, 반도체 표시 장치에는 액정 표시 장치, 유기 발광 소자로 대표되는 발광 소자를 각 화소에 구비한 발광 장치, 전자 페이퍼, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등, 반도체막을 이용한 회로 소자를 구동 회로에 가지고 있는 반도체 표시 장치가 그 범주에 포함된다.
또한 본 명세서에서 반도체 표시 장치란, 액정 소자나 발광 소자 등의 표시 소자가 각 화소에 형성된 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태인 모듈을 그 범주에 포함한다.
또한, 본 명세서에서 접속이란 전기적인 접속을 의미하고 있고, 전류, 전압 또는 전위가 공급 가능, 혹은 전송 가능한 상태에 상당한다. 따라서, 접속하고 있는 상태란, 반드시 직접 접속하고 있는 상태를 가리키는 것은 아니고, 전류, 전압 또는 전위가 공급 가능, 혹은 전송 가능하도록 배선, 저항, 다이오드, 트랜지스터 등의 회로 소자를 통하여 전기적으로 접속하고 있는 상태도 그 범주에 포함한다.
또한, 트랜지스터의 소스란, 활성층으로서 기능하는 반도체막의 일부인 소스 영역, 혹은 상기 반도체막에 전기적으로 접속된 소스 전극을 의미한다. 마찬가지로 트랜지스터의 드레인이란, 활성층으로서 기능하는 반도체막의 일부인 드레인 영역, 혹은 상기 반도체막에 전기적으로 접속된 드레인 전극을 의미한다. 또한, 게이트는 게이트 전극을 의미한다.
트랜지스터가 가지는 소스와 드레인은, 트랜지스터의 채널형 및 각 단자에 부여되는 전위의 높낮이에 따라 그 호칭이 바뀐다. 일반적으로, n채널형 트랜지스터에서는 낮은 전위가 부여되는 단자가 소스라고 불리고, 높은 전위가 부여되는 단자가 드레인이라고 불린다. 또한, p채널형 트랜지스터에서는 낮은 전위가 부여되는 단자가 드레인이라고 불리고, 높은 전위가 부여되는 단자가 소스라고 불린다. 본 명세서에서는 편의상 소스와 드레인이 고정되어 있는 것으로 가정하여 트랜지스터의 접속 관계를 설명하는 경우가 있지만, 실제로는 상기 전위의 관계에 따라 소스와 드레인의 호칭이 바뀐다.
〈순서 회로의 구성예〉
도 1의 (A)에, 본 발명의 일양태에 따른 순서 회로의 회로 구성의 일례를 나타낸다. 도 1의 (A)에 나타내는 순서 회로(10)는 복수의 트랜지스터를 가지는 회로(11)와, 트랜지스터(12)와, 트랜지스터(13)를 가진다. 도 1의 (A)에 나타낸 순서 회로(10)에서, 적어도 트랜지스터(12)와 트랜지스터(13)는 같은 극성을 가진다. 도 1의 (A)에서는 트랜지스터(12)와 트랜지스터(13)가 모두 n채널형인 경우를 예시하고 있다.
회로(11)에는 배선(14)을 통하여 하이 레벨의 전원 전위(VDD)가, 배선(15)을 통하여 로우 레벨의 전원 전위(VSS)가 각각 공급된다. 또한, 회로(11)에는 배선(17)을 통하여 입력 신호(Vin)의 전위가 공급되고, 복수의 배선(18)을 통하여 복수의 클록 신호(CLKA)의 전위가 각각 공급된다.
회로(11)는 입력 신호(Vin)의 전위 및 복수의 클록 신호(CLKA)의 전위에 따라, 배선(14) 또는 배선(15)과, 트랜지스터(12)의 게이트 또는 트랜지스터(13)의 게이트와의 전기적인 접속을 제어하는 기능을 가진다.
또한, 트랜지스터(12)는 로우 레벨의 전원 전위(VEE)가 공급되는 배선(16)과, 출력 단자(20)와의 전기적인 접속을 제어하는 기능을 가진다. 또한, 트랜지스터(13)는 클록 신호(CLKB)가 공급되는 배선(19)과, 출력 단자(20)와의 전기적인 접속을 제어하는 기능을 가진다.
구체적으로, 트랜지스터(12)는 소스 및 드레인의 한쪽이 배선(16)에 전기적으로 접속되어 있고, 소스 및 드레인의 다른 한쪽이 출력 단자(20)에 전기적으로 접속되어 있다. 트랜지스터(13)는 소스 및 드레인의 한쪽이 배선(19)에 전기적으로 접속되어 있고, 소스 및 드레인의 다른 한쪽이 출력 단자(20)에 전기적으로 접속되어 있다.
또한 트랜지스터(13)의 게이트 전압을 유지하는 기능을 가지는 용량 소자를 트랜지스터(13)의 게이트에 접속해도 좋다. 단, 트랜지스터(13)의 게이트가 가지는 기생 용량이 큰 경우 등, 용량 소자를 제공하지 않아도 그 게이트 전압을 유지 할 수 있는 경우는 반드시 용량 소자를 제공할 필요는 없다.
복수의 화소에 접속된 버스 라인이라고 불리는 배선에, 순서 회로(10)의 출력 단자(20)로부터 출력되는 전위(Vout)를 공급하는 경우, 상기 전위(Vout)의 출력을 제어하는 트랜지스터(12) 및 트랜지스터(13)에는 큰 전류 공급 능력이 요구된다. 그러므로, 상기 트랜지스터(12) 및 트랜지스터(13)의 채널폭(W)은 회로(11) 내의 트랜지스터보다 큰 값으로 설정하는 것이 바람직하다.
그리고, 전원 전위(VEE)는 전원 전위(VDD)보다 낮고, 전원 전위(VSS)보다 높은 전위인 것이 바람직하다.
또한, 본 발명의 일양태에서는 클록 신호(CLKB)는 2 레벨의 전위가 반복되고 있고, 전원 전위(VSS)에 가까운 쪽의 로우 레벨의 전위는 전원 전위(VEE)와 같거나, 그보다 높은 것으로 한다. 도 1의 (B)에, 전원 전위(VSS)와 전원 전위(VDD)가 순서대로 반복되는 클록 신호(CLKA)의 전위의 파형과, 전원 전위(VEE)와 전원 전위(VDD)보다 높은 전원 전위(VCC)가 순서대로 반복되는 클록 신호(CLKB)의 전위의 파형을 예시한다. 또한 도 1의 (B)에서는 클록 신호(CLKB)의 하이 레벨의 전위가 전원 전위(VDD)보다 높은 전원 전위(VCC)인 경우를 예시하고 있지만, 클록 신호(CLKB)의 하이 레벨의 전위는 전원 전위(VDD)와 같거나, 그 이상의 높이를 가지고 있으면 좋다.
트랜지스터(13)가 n채널형인 경우, 회로(11)로부터 트랜지스터(13)의 게이트에 전원 전위(VDD)보다 높은 전위가 공급되면, 트랜지스터(13)의 소스 및 드레인의 한쪽에 공급되는 클록 신호(CLKB)의 하이 레벨의 전위(VCC)가 온인 트랜지스터(13)를 통하여 출력 단자(20)에 공급된다. 다음으로, 회로(11)로부터 트랜지스터(13)의 게이트에 전원 전위(VSS)가 공급되고, 트랜지스터(13)의 소스 및 드레인의 한쪽에 클록 신호(CLKB)의 로우 레벨의 전위(VEE)가 공급되면, 트랜지스터(13)의 게이트 전압은 전위(VSS)-전위(VEE)가 된다. 전위(VSS)-전위(VEE)≤전압(Vth)이 되도록 전위(VEE)의 높이를 설정함으로써, 트랜지스터(13)가 노멀리 온이어도, 트랜지스터(13)를 오프로 할 수 있고, 트랜지스터(13)를 통하여 배선(18)이 충방전됨으로써 소비 전력이 커지는 것을 방지할 수 있다.
또한, 트랜지스터(12)가 n채널형인 경우, 트랜지스터(12)는 회로(11)로부터 그 게이트에 전원 전위(VDD) 또는 회로(11)에 이용되고 있는 트랜지스터의 문턱 전압만큼 전원 전위(VDD)보다 낮은 전위가 공급되면, 온이 된다. 또한, 트랜지스터(12)는 그 게이트에 회로(11)로부터 전원 전위(VSS)가 공급되면, 게이트 전압(Vgs)은 전위(VSS)-전위(VEE)가 된다. 전위(VSS)-전위(VEE)≤전압(Vth)이 되도록 전위(VEE)의 높이를 설정함으로써, 트랜지스터(12)가 노멀리 온이어도 트랜지스터(12)를 오프로 할 수 있어 소비 전력이 커지는 것을 방지할 수 있다.
또한 회로(11)의 트랜지스터도 트랜지스터(12)와 마찬가지로 노멀리 온일 때, 회로(11)의 트랜지스터를 통하여 배선(15)에 전류가 흘러 배선(15)의 전위가 상승한다. 배선(15)의 전위는 회로(11)를 통하여 트랜지스터(12)의 게이트에 공급되기 때문에, 배선(15)의 전위의 상승에 의해, 트랜지스터(12)의 게이트에 공급되는 전위도 전원 전위(VSS)에서 전위(VSS)+전압(Vα)까지 상승한다.
트랜지스터(12)의 게이트에 공급되는 전위가 상승해도, 게이트 전압(Vgs)=전위(VSS)+전압(Vα)-전위(VEE)≤전압(Vth)이면, 트랜지스터(12)는 오프인 상태 그대로이다. 따라서, 게이트 전압(Vgs)≤전압(Vth)를 만족하도록, 배선(15)의 전위의 상승량을 예측하여 전원 전위(VSS)와 전원 전위(VEE)의 높이를 정하면, 트랜지스터(12)가 노멀리 온이어도 상기 트랜지스터(12)를 오프로 해야 할 때에 오프에 가까운 상태로 할 수 있다.
또한 복수의 화소에 접속된 버스 라인이라고 불리는 배선에, 순서 회로(10)의 출력 단자(20)로부터 출력되는 전위(Vout)를 공급하는 경우, 트랜지스터(12) 및 트랜지스터(13)에는 큰 전류 공급 능력이 요구되지만, 회로(11)의 트랜지스터에는 트랜지스터(12) 및 트랜지스터(13)만큼 큰 전류 공급 능력은 요구되지 않는다. 따라서, 회로(11)의 트랜지스터의 채널폭(W)은 트랜지스터(12) 및 트랜지스터(13)의 채널폭(W)보다 작게 할 수 있다. 그러므로, 회로(11)의 트랜지스터가 노멀리 온이고, 그 게이트 전압이 문턱 전압보다 다소 크다고 해도, 회로(11)의 트랜지스터를 통하여 배선(15)에 흐르는 전류는 트랜지스터(12)의 게이트 전압이 문턱 전압보다 다소 클 때에 배선(16)에 흐르는 전류보다 작게 할 수 있다. 따라서, 배선(15)의 전위의 변화량에 상당하는 전압(Vα)을 작게 억제하는 것은 비교적 용이하다.
이와 같이, 본 발명의 일양태에 따른 순서 회로(10)에서는 출력 측에 위치하는 트랜지스터(12)의 소스 및 드레인의 한쪽에 전기적으로 접속된 배선(16)과, 회로(11)의 트랜지스터에 전기적으로 접속된 배선(15)을 전기적으로 분리시키는 구성으로 함으로써, 트랜지스터(12)의 소스 및 드레인의 한쪽에 공급되는 전원 전위(VEE)와, 트랜지스터(12)의 게이트에 공급되는 전원 전위(VSS)를 각각 별개로 제어할 수 있다. 이로 의해, 트랜지스터(12)가 노멀리 온이라고 해도 트랜지스터(12)를 오프로 해야 할 때에 트랜지스터(12)가 오프가 되도록, 그 게이트 전압을 제어할 수 있다. 따라서, 순서 회로(10)의 소비 전력을 작게 억제할 수 있고, 또한, 순서 회로(10)로부터 출력되는 전위(Vout)의 진폭이 작아지는 것을 방지할 수 있다.
또한 도 1의 (A)에서는 트랜지스터(12)와 트랜지스터(13)가 모두 n채널형인 경우를 예시하고 있지만, 트랜지스터(12)와 트랜지스터(13)는 모두 p채널형이어도 좋다. 단, 이 경우, 회로(11)에 접속된 배선(15)과 트랜지스터(12)의 소스 및 드레인의 한쪽에 접속된 배선(16)에는 배선(14)보다 높은 전위가 공급되는 구성으로 한다. 또한 배선(16)의 전위는 배선(15)의 전위보다 낮은 것으로 한다.
〈순서 회로의 구체적인 구성예 1〉
다음으로, 순서 회로(10)의 구체적인 구성예에 대하여 설명한다. 도 2에, 본 발명의 일양태에 따른 순서 회로의 일례를 나타낸다.
도 2에 나타내는 순서 회로(10)는 회로(11)와, 트랜지스터(101) 및 트랜지스터(102)를 가진다. 트랜지스터(101)는 도 1의 (A)의 트랜지스터(12)에 상당하고, 트랜지스터(102)는 도 1의 (A)의 트랜지스터(13)에 상당한다. 또한, 순서 회로(10)에는 배선(110) 내지 배선(112)을 통하여 각종 전원 전위가 공급되고, 배선(113) 내지 배선(115)을 통하여 클록 신호(CLKA1) 내지 클록 신호(CLKA3)가 각각 공급된다. 또한, 배선(116)을 통하여 클록 신호(CLKB)가 공급되고, 배선(117)을 통하여 입력 신호(LIN)가 공급되고, 배선(118)을 통하여 입력 신호(RIN)가 공급된다. 또한, 순서 회로(10)에서는 출력 신호(SROUT)가 배선(119)을 통하여 출력되고, 출력 신호(GOUT)가 배선(120)을 통하여 출력된다.
또한, 도 2에 나타내는 순서 회로(10)에서는 회로(11)가 트랜지스터(130) 내지 트랜지스터(139)를 가지고 있다.
상기 순서 회로(10)를 복수단 접속시킴으로써, 시프트 레지스터를 구성할 수 있다.
트랜지스터(101) 및 트랜지스터(102)와, 트랜지스터(130) 내지 트랜지스터(139)가 n채널형인 경우, 구체적으로, 배선(110)에는 전원 전위(VDD)가 공급되고, 배선(111)에는 전원 전위(VSS)가 공급되고, 배선(112)에는 전원 전위(VEE)가 공급된다. 또한, 배선(117)에는 입력 신호(LIN)가 공급되고, 배선(118)에는 입력 신호(RIN)가 공급된다. 입력 신호(LIN) 및 입력 신호(RIN)는 도 1의 (A)에 나타내는 순서 회로(10)에서의 입력 신호(Vin)에 상당한다.
트랜지스터(130)는 그 게이트가 트랜지스터(136) 및 트랜지스터(101)의 게이트에 접속되고, 그 소스 및 드레인의 한쪽이 배선(111)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(137)의 소스 및 드레인의 한쪽과, 트랜지스터(139)의 소스 및 드레인의 한쪽에 접속되어 있다. 트랜지스터(136)는 그 소스 및 드레인의 한쪽이 배선(111)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 배선(119)에 접속되어 있다. 트랜지스터(101)는 그 소스 및 드레인의 한쪽이 배선(112)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 배선(120)에 접속되어 있다.
또한, 트랜지스터(131)는 그 게이트가 배선(117)에 접속되고, 그 소스 및 드레인의 한쪽이 배선(110)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(130)의 소스 및 드레인의 다른 한쪽에 접속되어 있다. 트랜지스터(134)는 그 게이트가 배선(114)에 접속되고, 그 소스 및 드레인의 한쪽이 배선(110)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(133)의 소스 및 드레인의 한쪽에 접속되어 있다. 트랜지스터(135)는 그 게이트가 배선(118)에 접속되고, 그 소스 및 드레인의 한쪽이 배선(110)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(130), 트랜지스터(136), 및 트랜지스터(101)의 게이트에 접속되어 있다.
트랜지스터(133)는 그 게이트가 배선(115)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(130), 트랜지스터(136), 및 트랜지스터(101)의 게이트에 접속되어 있다. 트랜지스터(132)는 그 게이트가 배선(117)에 접속되고, 그 소스 및 드레인의 한쪽이 배선(111)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(130), 트랜지스터(136), 및 트랜지스터(101)의 게이트에 접속되어 있다. 트랜지스터(137)는 그 게이트가 배선(110)에 접속되고, 그 소스 및 드레인의 한쪽이 트랜지스터(131)의 소스 및 드레인의 다른 한쪽 및 트랜지스터(130)의 소스 및 드레인의 다른 한쪽에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(138)의 게이트에 접속되어 있다. 트랜지스터(138)는 그 소스 및 드레인의 한쪽이 배선(113)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 배선(119)에 접속되어 있다.
트랜지스터(139)는 그 게이트가 배선(110)에 접속되고, 그 소스 및 드레인의 한쪽이 트랜지스터(131)의 소스 및 드레인의 다른 한쪽 및 트랜지스터(130)의 소스 및 드레인의 다른 한쪽에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(102)의 게이트에 접속되어 있다. 트랜지스터(102)는 그 소스 및 드레인의 한쪽이 배선(116)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 배선(120)에 접속되어 있다.
도 2에 나타낸 순서 회로(10)의 동작에 대해, 도 3에 도시한 타이밍 차트를 이용하여 설명한다.
도 3에 도시하는 바와 같이, 기간(t1)에서, 배선(113)에 공급되는 클록 신호(CLKA1)는 전위(VSS), 배선(114)에 공급되는 클록 신호(CLKA2)는 전위(VDD), 배선(115)에 공급되는 클록 신호(CLKA3)는 전위(VDD), 배선(116)에 공급되는 클록 신호(CLKB)는 전위(VEE), 배선(117)에 공급되는 입력 신호(LIN)는 전위(VSS), 배선(118)에 공급되는 입력 신호(RIN)는 전위(VSS)가 된다.
따라서, 기간(t1)에서, 순서 회로(10)에서는 트랜지스터(101), 트랜지스터(130), 트랜지스터(133), 트랜지스터(134), 트랜지스터(136), 트랜지스터(137), 트랜지스터(139)가 온이 된다. 또한, 트랜지스터(131), 트랜지스터(132), 트랜지스터(135), 트랜지스터(138), 트랜지스터(102)가 오프가 된다. 따라서, 배선(112)의 전원 전위(VEE)가 출력 신호(GOUT)의 전위로서 배선(120)으로부터 출력된다. 또한, 배선(111)의 전원 전위(VSS)가 출력 신호(SROUT)의 전위로서 배선(119)으로부터 출력된다.
다음으로, 도 3에 도시하는 바와 같이, 기간(t2)에서, 배선(113)에 공급되는 클록 신호(CLKA1)는 전위(VSS), 배선(114)에 공급되는 클록 신호(CLKA2)는 전위(VSS), 배선(115)에 공급되는 클록 신호(CLKA3)는 전위(VDD), 배선(116)에 공급되는 클록 신호(CLKB)는 전위(VEE), 배선(117)에 공급되는 입력 신호(LIN)는 전위(VDD), 배선(118)에 공급되는 입력 신호(RIN)는 전위(VSS)가 된다.
따라서, 기간(t2)에서, 순서 회로(10)에서는 트랜지스터(131) 내지 트랜지스터(133), 트랜지스터(137) 내지 트랜지스터(139), 트랜지스터(102)가 온이 된다. 또한, 트랜지스터(101), 트랜지스터(130), 트랜지스터(134) 내지 트랜지스터(136)가 오프가 된다. 따라서, 배선(116)의 클록 신호(CLKB)의 전위(VEE)가 출력 신호(GOUT)의 전위로서 배선(120)으로부터 출력되고, 배선(113)의 클록 신호(CLKA1)의 전위(VSS)가 출력 신호(SROUT)의 전위로서 배선(119)으로부터 출력된다.
다음으로, 도 3에 도시하는 바와 같이, 기간(t3)에서, 배선(113)에 공급되는 클록 신호(CLKA1)는 전위(VDD), 배선(114)에 공급되는 클록 신호(CLKA2)는 전위(VSS), 배선(115)에 공급되는 클록 신호(CLKA3)는 전위(VSS), 배선(116)에 공급되는 클록 신호(CLKB)는 전위(VCC), 배선(117)에 공급되는 입력 신호(LIN)는 전위(VDD), 배선(118)에 공급되는 입력 신호(RIN)는 전위(VSS)가 된다.
따라서, 기간(t3)에서, 순서 회로(10)에서는 트랜지스터(131), 트랜지스터(132), 트랜지스터(138), 트랜지스터(102)가 온이 된다. 또한, 트랜지스터(101), 트랜지스터(130), 트랜지스터(133) 내지 트랜지스터(137), 트랜지스터(139)가 오프가 된다. 따라서, 배선(116)의 클록 신호(CLKB)의 전위(VCC)가 출력 신호(GOUT)의 전위로서 배선(120)으로부터 출력되고, 배선(113)의 클록 신호(CLKA1)의 전위(VDD)가 출력 신호(SROUT)의 전위로서 배선(119)으로부터 출력된다.
다음으로, 도 3에 도시하는 바와 같이, 기간(t4)에서, 배선(113)에 공급되는 클록 신호(CLKA1)는 전위(VDD), 배선(114)에 공급되는 클록 신호(CLKA2)는 전위(VDD), 배선(115)에 공급되는 클록 신호(CLKA3)는 전위(VSS), 배선(116)에 공급되는 클록 신호(CLKB)는 전위(VCC), 배선(117)에 공급되는 입력 신호(LIN)는 전위(VSS), 배선(118)에 공급되는 입력 신호(RIN)는 전위(VSS)가 된다.
따라서, 기간(t4)에서, 순서 회로(10)에서는 트랜지스터(134), 트랜지스터(138), 트랜지스터(102)가 온이 된다. 또한, 트랜지스터(101), 트랜지스터(130) 내지 트랜지스터(133), 트랜지스터(135) 내지 트랜지스터(137), 트랜지스터(139)가 오프가 된다. 따라서, 배선(116)의 클록 신호(CLKB)의 전위(VCC)가 출력 신호(GOUT)의 전위로서 배선(120)으로부터 출력되고, 배선(113)의 클록 신호(CLKA1)의 전위(VDD)가 출력 신호(SROUT)의 전위로서 배선(119)으로부터 출력된다.
다음으로, 도 3에 도시하는 바와 같이, 기간(t5)에서, 배선(113)에 공급되는 클록 신호(CLKA1)는 전위(VSS), 배선(114)에 공급되는 클록 신호(CLKA2)는 전위(VDD), 배선(115)에 공급되는 클록 신호(CLKA3)는 전위(VDD), 배선(116)에 공급되는 클록 신호(CLKB)는 전위(VEE), 배선(117)에 공급되는 입력 신호(LIN)는 전위(VSS), 배선(118)에 공급되는 입력 신호(RIN)는 전위(VDD)가 된다.
따라서, 기간(t5)에서, 순서 회로(10)에서는 트랜지스터(101), 트랜지스터(130), 트랜지스터(136), 트랜지스터(133) 내지 트랜지스터(135), 트랜지스터(137), 트랜지스터(139)가 온이 된다. 또한, 트랜지스터(131), 트랜지스터(132), 트랜지스터(138), 트랜지스터(102)가 오프가 된다. 따라서, 배선(112)의 전원 전위(VEE)가 출력 신호(GOUT)의 전위로서 배선(120)으로부터 출력된다. 또한, 배선(111)의 전원 전위(VSS)가 출력 신호(SROUT)의 전위로서 배선(119)으로부터 출력된다.
또한 상기 동작에서, 트랜지스터(101)가 오프가 되는 것은 기간(t2) 내지 기간(t4)이다. 특히 기간(t3) 및 기간(t4)에서는 배선(116)에 부여되는 클록 신호(CLKB)가 하이 레벨의 전위(VCC)이기 때문에, 트랜지스터(101)가 온이면, 트랜지스터(101) 및 트랜지스터(102)를 통하여 배선(116)과 배선(112) 사이에 전류가 흐른다. 그러나, 본 발명의 일양태에서는 트랜지스터(101)의 게이트와, 소스 및 드레인의 한쪽이 전기적으로 분리되어 있다. 구체적으로는 트랜지스터(101)를 오프로 할 때, 트랜지스터(101)의 게이트에는 배선(111)의 전원 전위(VSS)를 부여하고, 트랜지스터(101)의 소스 및 드레인의 한쪽에는 배선(112)의 전원 전위(VEE)를 부여할 수 있다. 따라서, 배선(116)과 배선(112) 사이에 전류가 흘러도, 그 전류에 의해 배선(112)의 전원 전위(VEE)가 상승하고, 트랜지스터(101)의 게이트 전압(Vgs)이 문턱 전압(Vth)에 가까워지기 때문에, 최종적으로 트랜지스터(101)를 오프로 할 수 있다.
또한, 상기 동작에서, 트랜지스터(102)가 오프가 되는 것은 기간(t1) 및 기간(t5)이고, 이러한 기간에서는 트랜지스터(102)의 게이트에는 배선(111)의 전원 전위(VSS)가 공급된다. 그러나, 트랜지스터(102)의 소스 및 드레인의 한쪽에는 전원 전위(VSS)보다 높은 클록 신호(CLKB)의 전위(VEE)가 공급되기 때문에, 트랜지스터(102)의 게이트 전압을 문턱 전압(Vth)보다 낮게 할 수 있다. 구체적으로, 전위(VEE)는 전위(VSS)에서 문턱 전압(Vth)을 뺀 전위보다 높은 것이 바람직하다.
도 4에, 상기 순서 회로(10)를 복수단 접속시킴으로써 구성되는 시프트 레지스터를 일례로서 도시한다.
도 4에 나타내는 시프트 레지스터는 순서 회로(10_1) 내지 순서 회로(10_y)(y는 자연수)를 가진다. 순서 회로(10_1) 내지 순서 회로(10_y)는 각각 도 2에 나타낸 순서 회로(10)와 같은 구성을 가진다. 단, 도 2에 나타낸 배선(113) 내지 배선(115)에는 클록 신호(CLKA1) 내지 클록 신호(CLKA4) 중 어느 3개의 클록 신호가 클록 신호(CLKA1) 내지 클록 신호(CLKA3)로서 각각 공급된다. 또한, 배선(116)에는 클록 신호(CLKB1) 내지 클록 신호(CLKA4) 중 어느 하나의 클록 신호가 클록 신호(CLKB)로서 공급된다.
구체적으로, 순서 회로(10_4m+1)에서는 배선(113)에 클록 신호(CLKA1), 배선(114)에 클록 신호(CLKA2), 배선(115)에 클록 신호(CLKA3)가 공급된다. 순서 회로(10_4m+2)에서는 배선(113)에 클록 신호(CLKA2), 배선(114)에 클록 신호(CLKA3), 배선(115)에 클록 신호(CLKA4)가 공급된다. 순서 회로(10_4m+3)에서는 배선(113)에 클록 신호(CLKA3), 배선(114)에 클록 신호(CLKA4), 배선(115)에 클록 신호(CLKA1)가 공급된다. 순서 회로(10_4m+4)에서는 배선(113)에 클록 신호(CLKA4), 배선(114)에 클록 신호(CLKA1), 배선(115)에 클록 신호(CLKA2)가 공급된다. 단, m은 순서 회로(10)의 총수가 y인 것을 만족하는 임의의 정수로 한다.
또한, 구체적으로, 순서 회로(10_4m+1)에서는 배선(116)에 클록 신호(CLKB1)가 공급된다. 순서 회로(10_4m+2)에서는 배선(116)에 클록 신호(CLKB4)가 공급된다. 순서 회로(10_4m+3)에서는 배선(116)에 클록 신호(CLKB3)가 공급된다. 순서 회로(10_4m+4)에서는 배선(116)에 클록 신호(CLKB2)가 공급된다.
도 4에 나타낸 시프트 레지스터에서, 순서 회로(10_j)(j는 y이하의 자연수)가 가지는 배선(113) 내지 배선(120)의 위치를 도 6에 모식적으로 나타낸다. 도 4와 도 6으로부터 알 수 있는 바와 같이, 순서 회로(10_j)의 배선(117)에는 전단의 순서 회로(10_j-1)의 배선(119)으로부터 출력된 출력 신호(SROUTj-1)가 입력 신호(LIN)로서 공급된다. 단, 1번째단의 순서 회로(10_1)의 배선(117)에는 스타트 펄스 신호(SP)의 전위가 공급되는 구성으로 한다.
또한, 순서 회로(10_j)의 배선(118)에는 2개 후단의 순서 회로(10_j+2)의 배선(119)으로부터 출력된 출력 신호(SROUTj+2)가, 입력 신호(RIN)로서 공급된다. 단, y-1번째단의 순서 회로(10_y-1)의 배선(118)에는 입력 신호(RIN_y-1)가 공급되고, y번째단의 순서 회로(10_y)의 배선(118)에는 입력 신호(RIN_y)가 공급되는 구성으로 한다. 입력 신호(RIN_y-1)는 순서 회로(10_y+1)가 존재한다고 가정했을 때에, 상기 순서 회로(10_y+1)로부터 출력될 출력 신호(SROUTy+1)를 상정한다. 또한, 입력 신호(RIN_y)는 순서 회로(10_y+2)가 존재한다고 가정했을 때에, 상기 순서 회로(10_y+2)로부터 출력될 출력 신호(SROUTy+2)를 상정한다.
순서 회로(10_j)의 배선(120)으로부터는 출력 신호(GOUTj)가 출력된다.
도 5에 클록 신호(CLKA1) 내지 클록 신호(CLKA4)의 전위와, 스타트 펄스 신호(SP)의 전위와, 출력 신호(GOUT1) 내지 출력 신호(GOUT3)의 전위의 타이밍 차트를 나타낸다. 클록 신호(CLKA1) 내지 클록 신호(CLKA4)는 전위의 상승 타이밍이 4분의 1주기씩 뒤로 시프트된 파형을 가지고 있다. 도 4에 나타낸 시프트 레지스터는 상기 신호에 따라 동작한다. 그리고, 펄스 폭이 상기 클록 신호의 2분의 1 주기분이며, 또한, 상기 클록 신호의 4분의 1주기분씩 펄스가 뒤로 시프트된 파형을 가지는 출력 신호(GOUT1) 내지 출력 신호(GOUTy)를 출력한다.
예를 들면, 도 4에 나타낸 시프트 레지스터를 이용하여, 반도체 표시 장치에서 복수의 화소에 접속된 버스 라인이라고 불리는 배선에, 출력 신호(GOUT1) 내지 출력 신호(GOUTy)를 공급하는 경우, 순서 회로(10_1) 내지 순서 회로(10_y)가 각각 가지는 출력측의 트랜지스터(101) 및 트랜지스터(102)에는 큰 전류 공급 능력이 요구된다. 따라서, 트랜지스터(101) 및 트랜지스터(102)의 채널폭(W)은 트랜지스터(101) 및 트랜지스터(102) 이외의 트랜지스터의 채널폭(W)보다 큰 값으로 설계되는 경우가 많다. 그러므로, 트랜지스터(101) 및 트랜지스터(102)가 노멀리 온이면, 시프트 레지스터의 소비 전력이 증대되거나, 혹은, 출력되는 출력 신호(GOUT1) 내지 출력 신호(GOUTy)의 진폭이 작아지는 등의 현상이 현저하게 일어나기 쉽다. 그러나, 본 발명의 일양태에서는 순서 회로(10_1) 내지 순서 회로(10_y)가 각각 가지는 출력측의 트랜지스터(101) 및 트랜지스터(102)가 노멀리 온이어도, 상기 트랜지스터(101) 및 트랜지스터(102)를 오프로 해야 할 때에 오프로 할 수 있다.
따라서, 상기 시프트 레지스터를 이용한 본 발명의 일양태에 따른 반도체 장치는 소비 전력이 작게 억제되고, 출력되는 출력 신호(GOUT1) 내지 출력 신호(GOUTy)의 진폭이 작아지는 것을 방지할 수 있다. 또한 상기 시프트 레지스터를 이용한 본 발명의 일양태에 따른 반도체 표시 장치는 소비 전력이 낮게 억제되고, 버스 라인에 공급되는 신호의 진폭이 작은 것에 기인한 표시 불량의 발생을 방지할 수 있다.
〈순서 회로의 구체적인 구성예 2〉
본 발명의 일양태에 따른 순서 회로의 다른 구성예에 대하여 설명한다.
도 7의 (A)에 나타내는 순서 회로(10)는 회로(11)와, 트랜지스터(101) 및 트랜지스터(102)를 가진다. 트랜지스터(101)는 도 1의 (A)의 트랜지스터(12)에 상당하고, 트랜지스터(102)는 도 1의 (A)의 트랜지스터(13)에 상당한다. 또한, 순서 회로(10)에는 배선(110) 내지 배선(112)을 통하여 각종 전원 전위가 공급되고, 배선(113) 및 배선(114)을 통하여 클록 신호(CLKA1) 및 클록 신호(CLKA2)가 각각 공급된다. 또한, 배선(116)을 통하여 클록 신호(CLKB)가 공급되고, 배선(117)을 통하여 입력 신호(LIN)가 공급되고, 배선(118)을 통하여 입력 신호(RIN)가 공급된다. 또한, 순서 회로(10)에서는 출력 신호(SROUT)가 배선(119)을 통하여 출력되고, 출력 신호(GOUT)가 배선(120)을 통하여 출력된다.
또한, 도 7의 (A)에 나타내는 순서 회로(10)에서는 회로(11)가 트랜지스터(313) 내지 트랜지스터(319)를 가지고 있다.
상기 순서 회로(10)를 복수단 접속시킴으로써, 시프트 레지스터를 구성할 수 있다.
트랜지스터(313)는 그 게이트가 트랜지스터(314) 및 트랜지스터(101)의 게이트에 접속되고, 그 소스 및 드레인의 한쪽이 배선(111)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(319)의 게이트 및 트랜지스터(102)의 게이트에 접속되어 있다. 트랜지스터(314)는 그 소스 및 드레인의 한쪽이 배선(111)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 배선(119)에 접속되어 있다. 트랜지스터(101)는 그 소스 및 드레인의 한쪽이 배선(112)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 배선(120)에 접속되어 있다.
또한, 트랜지스터(315)는 그 게이트가 배선(117)에 접속되고, 그 소스 및 드레인의 한쪽이 배선(110)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(319)의 게이트 및 트랜지스터(102)의 게이트에 접속되어 있다. 트랜지스터(316)는 그 게이트가 배선(114)에 접속되고, 그 소스 및 드레인의 한쪽이 배선(110)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(313), 트랜지스터(314), 및 트랜지스터(101)의 게이트에 접속되어 있다. 트랜지스터(317)는 그 게이트가 배선(118)에 접속되고, 그 소스 및 드레인의 한쪽이 배선(110)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(313), 트랜지스터(314), 및 트랜지스터(101)의 게이트에 접속되어 있다.
트랜지스터(318)는 그 게이트가 배선(117)에 접속되고, 그 소스 및 드레인의 한쪽이 배선(111)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(313), 트랜지스터(314), 및 트랜지스터(101)의 게이트에 접속되어 있다. 트랜지스터(319)는 그 게이트가 트랜지스터(102)의 게이트에 접속되고, 그 소스 및 드레인의 한쪽이 배선(113)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 배선(119)에 접속되어 있다. 트랜지스터(102)는 그 게이트가 트랜지스터(319)의 게이트에 접속되고, 그 소스 및 드레인의 한쪽이 배선(116)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 배선(120)에 접속되어 있다.
도 7의 (A)에 나타내는 순서 회로(10)에서는 모든 트랜지스터가 n채널형인 경우를 예시하고 있다. 구체적으로, 도 7의 (A)에서는 배선(110)에는 전원 전위(VDD)가 공급되고, 배선(111)에는 전원 전위(VSS)가 공급되고, 배선(112)에는 전원 전위(VEE)가 공급되는 경우를 예시하고 있다.
도 7의 (A)에 나타내는 순서 회로(10)는 출력측의 트랜지스터(101)의 게이트와, 소스 및 드레인의 한쪽을 전기적으로 분리할 수 있다. 따라서, 트랜지스터(101)가 노멀리 온이라고 하고, 이에 의해 상기 트랜지스터(101)의 소스 및 드레인의 한쪽에 전위를 공급하기 위한 배선(112)의 전위가 상승한다고 해도, 트랜지스터(101)를 오프로 해야 할 때에 오프로 할 수 있다. 또한, 트랜지스터(102)의 소스 및 드레인의 한쪽에는 전원 전위(VSS)보다 높은 클록 신호(CLKB)의 전위(VEE)가 공급되기 때문에, 트랜지스터(102)의 게이트 전압을 문턱 전압(Vth)보다 낮게 할 수 있다. 따라서, 트랜지스터(102)가 노멀리 온이라고 해도, 트랜지스터(102)를 오프로 해야 할 때에 오프로 할 수 있다.
도 7의 (B)에 나타내는 순서 회로(10)는 회로(11)와, 트랜지스터(101) 및 트랜지스터(102)를 가진다. 트랜지스터(101)는 도 1의 (A)의 트랜지스터(12)에 상당하고, 트랜지스터(102)는 도 1의 (A)의 트랜지스터(13)에 상당한다. 또한, 순서 회로(10)에는 배선(110) 내지 배선(112)을 통하여 각종 전원 전위가 공급되고, 배선(113) 내지 배선(115)을 통하여 클록 신호(CLKA1) 내지 클록 신호(CLKA3)가 각각 공급된다. 또한, 배선(116)을 통하여 클록 신호(CLKB)가 공급되고, 배선(117)을 통하여 입력 신호(LIN)가 공급되고, 배선(118)을 통하여 입력 신호(RIN)가 공급된다. 또한, 순서 회로(10)에서는 출력 신호(SROUT)가 배선(119)을 통하여 출력되고, 출력 신호(GOUT)가 배선(120)을 통하여 출력된다.
또한, 도 7의 (B)에 나타내는 순서 회로(10)에서는 회로(11)가 트랜지스터(344) 내지 트랜지스터(351)를 가지고 있다.
상기 순서 회로(10)를 복수단 접속시킴으로써, 시프트 레지스터를 구성할 수 있다.
트랜지스터(344)는 그 게이트가 트랜지스터(345) 및 트랜지스터(101)의 게이트에 접속되고, 그 소스 및 드레인의 한쪽이 배선(111)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(351) 및 트랜지스터(102)의 게이트에 접속되어 있다. 트랜지스터(345)는 그 소스 및 드레인의 한쪽이 배선(111)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 배선(119)에 접속되어 있다. 트랜지스터(101)는 그 소스 및 드레인의 한쪽이 배선(112)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 배선(120)에 접속되어 있다.
또한, 트랜지스터(346)는 그 게이트가 배선(117)에 접속되고, 그 소스 및 드레인의 한쪽이 배선(110)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(351) 및 트랜지스터(102)의 게이트에 접속되어 있다. 트랜지스터(347)는 그 게이트가 배선(114)에 접속되고, 그 소스 및 드레인의 한쪽이 배선(110)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(344), 트랜지스터(345), 및 트랜지스터(101)의 게이트에 접속되어 있다. 트랜지스터(348)는 그 게이트가 배선(115)에 접속되고, 그 소스 및 드레인의 한쪽이 배선(110)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(344), 트랜지스터(345), 및 트랜지스터(101)의 게이트에 접속되어 있다. 트랜지스터(349)는 그 게이트가 배선(117)에 접속되고, 그 소스 및 드레인의 한쪽이 배선(111)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(344), 트랜지스터(345), 및 트랜지스터(101)의 게이트에 접속되어 있다.
트랜지스터(350)는 그 게이트가 배선(118)에 접속되고, 그 소스 및 드레인의 한쪽이 배선(110)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(344), 트랜지스터(345), 및 트랜지스터(101)의 게이트에 접속되어 있다. 트랜지스터(351)는 그 게이트가 트랜지스터(102)의 게이트에 접속되고, 그 소스 및 드레인의 한쪽이 배선(113)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 배선(119)에 접속되어 있다. 트랜지스터(102)는 그 게이트가 트랜지스터(351)의 게이트에 접속되고, 그 소스 및 드레인의 한쪽이 배선(116)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 배선(120)에 접속되어 있다.
도 7의 (B)에 나타내는 순서 회로(10)에서는 모든 트랜지스터가 n채널형인 경우를 예시하고 있다. 구체적으로, 도 7의 (B)에서는 배선(110)에는 전원 전위(VDD)가 공급되고, 배선(111)에는 전원 전위(VSS)가 공급되고, 배선(112)에는 전원 전위(VEE)가 공급되는 경우를 예시하고 있다.
도 7의 (B)에 나타내는 순서 회로(10)는 출력측의 트랜지스터(101)의 게이트와, 소스 및 드레인의 한쪽을 전기적으로 분리할 수 있다. 따라서, 트랜지스터(101)가 노멀리 온이라고 하고, 이에 의해, 상기 트랜지스터(101)의 소스 및 드레인의 한쪽에 전위를 공급하기 위한 배선(112)의 전위가 상승한다고 해도, 트랜지스터(101)를 오프로 해야 할 때에 오프로 할 수 있다. 또한, 트랜지스터(102)의 소스 및 드레인의 한쪽에는 전원 전위(VSS)보다 높은 클록 신호(CLKB)의 전위(VEE)가 공급되기 때문에, 트랜지스터(102)의 게이트 전압을 문턱 전압(Vth)보다 낮게 할 수 있다. 따라서, 트랜지스터(102)가 노멀리 온이라고 해도, 트랜지스터(102)를 오프로 해야 할 때에 오프로 할 수 있다.
도 8의 (A)에 나타내는 순서 회로(10)는 회로(11)와, 트랜지스터(101) 및 트랜지스터(102)를 가진다. 트랜지스터(101)는 도 1의 (A)의 트랜지스터(12)에 상당하고, 트랜지스터(102)는 도 1의 (A)의 트랜지스터(13)에 상당한다. 또한, 순서 회로(10)에는 배선(110) 내지 배선(112)을 통하여 각종 전원 전위가 공급되고, 배선(113) 및 배선(114)을 통하여 클록 신호(CLKA1) 및 클록 신호(CLKA2)가 각각 공급된다. 또한, 배선(116)을 통하여 클록 신호(CLKB)가 공급되고, 배선(117)을 통하여 입력 신호(LIN)가 공급되고, 배선(118)을 통하여 입력 신호(RIN)가 공급된다. 또한, 순서 회로(10)에서는 출력 신호(SROUT)가 배선(119)을 통하여 출력되고, 출력 신호(GOUT)가 배선(120)을 통하여 출력된다.
또한, 도 8의 (A)에 나타내는 순서 회로(10)에서는 회로(11)가 트랜지스터(374) 내지 트랜지스터(381)를 가지고 있다.
상기 순서 회로(10)를 복수단 접속시킴으로써, 시프트 레지스터를 구성할 수 있다.
트랜지스터(374)는 그 게이트가 트랜지스터(375) 및 트랜지스터(101)의 게이트에 접속되고, 그 소스 및 드레인의 한쪽이 배선(111)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(377)의 소스 및 드레인의 한쪽에 접속되어 있다. 트랜지스터(375)는 그 소스 및 드레인의 한쪽이 배선(111)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 배선(119)에 접속되어 있다. 트랜지스터(101)는 그 소스 및 드레인의 한쪽이 배선(112)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 배선(120)에 접속되어 있다.
또한, 트랜지스터(376)는 그 게이트가 배선(117)에 접속되고, 그 소스 및 드레인의 한쪽이 배선(110)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(377)의 소스 및 드레인의 한쪽에 접속되어 있다. 트랜지스터(377)는 그 게이트가 배선(110)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(381) 및 트랜지스터(102)의 게이트에 접속되어 있다. 트랜지스터(378)는 그 게이트가 배선(114)에 접속되고, 그 소스 및 드레인의 한쪽이 배선(110)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(374), 트랜지스터(375), 및 트랜지스터(101)의 게이트에 접속되어 있다.
트랜지스터(379)는 그 게이트가 배선(117)에 접속되고, 그 소스 및 드레인의 한쪽이 배선(111)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(374), 트랜지스터(375), 및 트랜지스터(101)의 게이트에 접속되어 있다. 트랜지스터(380)는 그 게이트가 배선(118)에 접속되고, 그 소스 및 드레인의 한쪽이 배선(110)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(374), 트랜지스터(375), 및 트랜지스터(101)의 게이트에 접속되어 있다. 트랜지스터(381)는 그 소스 및 드레인의 한쪽이 배선(113)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 배선(119)에 접속되어 있다. 트랜지스터(102)는 그 소스 및 드레인의 한쪽이 배선(116)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 배선(120)에 접속되어 있다.
도 8의 (A)에 나타내는 순서 회로(10)에서는 모든 트랜지스터가 n채널형인 경우를 예시하고 있다. 구체적으로, 도 8의 (A)에서는 배선(110)에는 전원 전위(VDD)가 공급되고, 배선(111)에는 전원 전위(VSS)가 공급되고, 배선(112)에는 전원 전위(VEE)가 공급되는 경우를 예시하고 있다.
도 8의 (A)에 나타내는 순서 회로(10)는 출력측의 트랜지스터(101)의 게이트와, 소스 및 드레인의 한쪽을 전기적으로 분리할 수 있다. 따라서, 트랜지스터(101)가 노멀리 온이라고 하고, 이에 의해, 상기 트랜지스터(101)의 소스 및 드레인의 한쪽에 전위를 공급하기 위한 배선(112)의 전위가 상승한다고 해도, 트랜지스터(101)를 오프로 해야 할 때에 오프로 할 수 있다. 또한, 트랜지스터(102)의 소스 및 드레인의 한쪽에는 전원 전위(VSS)보다 높은 클록 신호(CLKB)의 전위(VEE)가 공급되기 때문에, 트랜지스터(102)의 게이트 전압을 문턱 전압(Vth)보다 낮게 할 수 있다. 따라서, 트랜지스터(102)가 노멀리 온이라고 해도, 트랜지스터(102)를 오프로 해야 할 때에 오프로 할 수 있다.
도 8의 (B)에 나타내는 순서 회로(10)는 회로(11)와, 트랜지스터(101) 및 트랜지스터(102)를 가진다. 트랜지스터(101)는 도 1의 (A)의 트랜지스터(12)에 상당하고, 트랜지스터(102)는 도 1의 (A)의 트랜지스터(13)에 상당한다. 또한, 순서 회로(10)에는 배선(110) 내지 배선(112)을 통하여 각종 전원 전위가 공급되고, 배선(113) 및 배선(114)을 통하여 클록 신호(CLKA1) 및 클록 신호(CLKA2)가 각각 공급된다. 또한, 배선(116)을 통하여 클록 신호(CLKB)가 공급되고, 배선(117)을 통하여 입력 신호(LIN)가 공급되고, 배선(118)을 통하여 입력 신호(RIN)가 공급된다. 또한, 순서 회로(10)에서는 출력 신호(SROUT)가 배선(119)을 통하여 출력되고, 출력 신호(GOUT)가 배선(120)을 통하여 출력된다.
또한, 도 8의 (B)에 나타내는 순서 회로(10)에서는 회로(11)가 트랜지스터(414) 내지 트랜지스터(422)를 가지고 있다.
상기 순서 회로(10)를 복수단 접속시킴으로써, 시프트 레지스터를 구성할 수 있다.
트랜지스터(414)는 그 게이트가 트랜지스터(415) 및 트랜지스터(101)의 게이트에 접속되고, 그 소스 및 드레인의 한쪽이 배선(111)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(417)의 소스 및 드레인의 한쪽에 접속되어 있다. 트랜지스터(415)는 그 소스 및 드레인의 한쪽이 배선(111)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 배선(119)에 접속되어 있다. 트랜지스터(101)는 그 소스 및 드레인의 한쪽이 배선(112)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 배선(120)에 접속되어 있다.
또한, 트랜지스터(416)는 그 게이트가 배선(117)에 접속되고, 그 소스 및 드레인의 한쪽이 배선(110)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(417)의 소스 및 드레인의 한쪽에 접속되어 있다. 트랜지스터(417)는 그 게이트가 배선(110)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(421)의 게이트에 접속되어 있다. 트랜지스터(418)는 그 게이트가 배선(114)에 접속되고, 그 소스 및 드레인의 한쪽이 배선(110)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(414), 트랜지스터(415), 및 트랜지스터(101)의 게이트에 접속되어 있다. 트랜지스터(419)는 그 게이트가 배선(117)에 접속되고, 그 소스 및 드레인의 한쪽이 배선(111)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(414), 트랜지스터(415), 및 트랜지스터(101)의 게이트에 접속되어 있다. 트랜지스터(420)는 그 게이트가 배선(118)에 접속되고, 그 소스 및 드레인의 한쪽이 배선(110)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(414), 트랜지스터(415), 및 트랜지스터(101)의 게이트에 접속되어 있다. 트랜지스터(421)는 그 소스 및 드레인의 한쪽이 배선(113)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 배선(119)에 접속되어 있다. 트랜지스터(422)는 그 게이트가 배선(110)에 접속되고, 그 소스 및 드레인의 한쪽이 트랜지스터(421)의 게이트, 및 트랜지스터(417)의 소스 및 드레인의 다른 한쪽에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(102)의 게이트에 접속되어 있다. 트랜지스터(102)는 그 소스 및 드레인의 한쪽이 배선(116)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 배선(120)에 접속되어 있다.
도 8의 (B)에 나타내는 순서 회로(10)에서는 모든 트랜지스터가 n채널형인 경우를 예시하고 있다. 구체적으로, 도 8의 (B)에서는 배선(110)에는 전원 전위(VDD)가 공급되고, 배선(111)에는 전원 전위(VSS)가 공급되고, 배선(112)에는 전원 전위(VEE)가 공급되는 경우를 예시하고 있다.
도 8의 (B)에 나타내는 순서 회로(10)는 출력측의 트랜지스터(101)의 게이트와, 소스 및 드레인의 한쪽을 전기적으로 분리할 수 있다. 따라서, 트랜지스터(101)가 노멀리 온이라고 하고, 이에 의해, 상기 트랜지스터(101)의 소스 및 드레인의 한쪽에 전위를 공급하기 위한 배선(112)의 전위가 상승한다고 해도, 트랜지스터(101)를 오프로 해야 할 때에 오프로 할 수 있다. 또한, 트랜지스터(102)의 소스 및 드레인의 한쪽에는 전원 전위(VSS)보다 높은 클록 신호(CLKB)의 전위(VEE)가 공급되기 때문에, 트랜지스터(102)의 게이트 전압을 문턱 전압(Vth)보다 낮게 할 수 있다. 따라서, 트랜지스터(102)가 노멀리 온이라고 해도, 트랜지스터(102)를 오프로 해야 할 때에 오프로 할 수 있다.
도 9에 나타내는 순서 회로(10)는 회로(11)와, 트랜지스터(101) 및 트랜지스터(102)를 가진다. 트랜지스터(101)는 도 1의 (A)의 트랜지스터(12)에 상당하고, 트랜지스터(102)는 도 1의 (A)의 트랜지스터(13)에 상당한다. 또한, 순서 회로(10)에는 배선(110) 내지 배선(112)을 통하여 각종 전원 전위가 공급되고, 배선(113) 및 배선(114)을 통하여 클록 신호(CLKA1) 및 클록 신호(CLKA2)가 각각 공급된다. 또한, 배선(116)을 통하여 클록 신호(CLKB)가 공급되고, 배선(117)을 통하여 입력 신호(LIN)가 공급되고, 배선(118)을 통하여 입력 신호(RIN)가 공급된다. 또한, 순서 회로(10)에서는 출력 신호(SROUT)가 배선(119)을 통하여 출력되고, 출력 신호(GOUT)가 배선(120)을 통하여 출력된다.
또한, 도 9에 나타내는 순서 회로(10)에서는 회로(11)가 트랜지스터(444) 내지 트랜지스터(452)를 가지고 있다.
상기 순서 회로(10)를 복수단 접속시킴으로써, 시프트 레지스터를 구성할 수 있다.
트랜지스터(444)는 그 게이트가 트랜지스터(445) 및 트랜지스터(101)의 게이트에 접속되고, 그 소스 및 드레인의 한쪽이 배선(111)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(452)의 소스 및 드레인의 한쪽에 접속되어 있다. 트랜지스터(445)는 그 소스 및 드레인의 한쪽이 배선(111)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 배선(119)에 접속되어 있다. 트랜지스터(101)는 그 소스 및 드레인의 한쪽이 배선(112)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 배선(120)에 접속되어 있다.
또한, 트랜지스터(446)는 그 게이트가 배선(117)에 접속되고, 그 소스 및 드레인의 한쪽이 배선(110)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(452)의 소스 및 드레인의 한쪽에 접속되어 있다. 트랜지스터(447)는 그 게이트가 배선(114)에 접속되고, 그 소스 및 드레인의 한쪽이 배선(110)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(444), 트랜지스터(445), 및 트랜지스터(101)의 게이트에 접속되어 있다. 트랜지스터(448)는 그 게이트가 배선(118)에 접속되고, 그 소스 및 드레인의 한쪽이 배선(110)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(444), 트랜지스터(445), 및 트랜지스터(101)의 게이트에 접속되어 있다. 트랜지스터(449)는 그 게이트가 배선(117)에 접속되고, 그 소스 및 드레인의 한쪽이 배선(111)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(444), 트랜지스터(445), 및 트랜지스터(101)의 게이트에 접속되어 있다. 트랜지스터(450)는 그 게이트가 배선(110)에 접속되고, 그 소스 및 드레인의 한쪽이 트랜지스터(452)의 소스 및 드레인의 한쪽에 접속되고, 다른 한쪽이 트랜지스터(451)의 게이트에 접속되어 있다. 트랜지스터(451)는 그 소스 및 드레인의 한쪽이 배선(113)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 배선(119)에 접속되어 있다. 트랜지스터(452)는 그 게이트가 배선(110)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 트랜지스터(102)의 게이트에 접속되어 있다. 트랜지스터(102)는 그 소스 및 드레인의 한쪽이 배선(116)에 접속되고, 그 소스 및 드레인의 다른 한쪽이 배선(120)에 접속되어 있다.
도 9에 나타내는 순서 회로(10)에서는 모든 트랜지스터가 n채널형인 경우를 예시하고 있다. 구체적으로, 도 9에서는 배선(110)에는 전원 전위(VDD)가 공급되고, 배선(111)에는 전원 전위(VSS)가 공급되고, 배선(112)에는 전원 전위(VEE)가 공급되는 경우를 예시하고 있다.
도 9에 나타내는 순서 회로(10)는 출력측의 트랜지스터(101)의 게이트와, 소스 및 드레인의 한쪽을 전기적으로 분리할 수 있다. 따라서, 트랜지스터(101)가 노멀리 온이라고 하고, 이에 의해, 상기 트랜지스터(101)의 소스 및 드레인의 한쪽에 전위를 공급하기 위한 배선(112)의 전위가 상승한다고 해도, 트랜지스터(101)를 오프로 해야 할 때에 오프로 할 수 있다. 또한, 트랜지스터(102)의 소스 및 드레인의 한쪽에는 전원 전위(VSS)보다 높은 클록 신호(CLKB)의 전위(VEE)가 공급되기 때문에, 트랜지스터(102)의 게이트 전압을 문턱 전압(Vth)보다 낮게 할 수 있다. 따라서, 트랜지스터(102)가 노멀리 온이라고 해도, 트랜지스터(102)를 오프로 해야 할 때에 오프로 할 수 있다.
〈반도체 표시 장치의 구성예〉
다음으로, 본 발명의 일양태에 해당하는 반도체 표시 장치의 구성예에 대하여 설명한다.
도 10의 (A)에 나타내는 반도체 표시 장치(71)에는 화소부(71)에, 복수의 화소(55)와, 화소(55)를 행마다 선택하기 위한 버스 라인에 상당하는 배선(GL1) 내지 배선(GLy)(y는 자연수)으로 나타내는 배선(GL)과, 선택된 화소(55)에 화상 신호를 공급하기 위한 배선(SL1) 내지 배선(SLx)(x는 자연수)으로 나타내는 배선(SL)이 제공되어 있다. 배선(GL)에의 신호의 입력은 구동 회로(72)에 의해 제어되고 있다. 배선(SL)에의 화상 신호의 입력은 구동 회로(73)에 의해 제어되고 있다. 복수의 화소(55)는 배선(GL)의 적어도 하나와, 배선(SL)의 적어도 하나에 각각 접속되어 있다.
구체적으로, 구동 회로(72)는 배선(GL1) 내지 배선(GLy)을 순서대로 선택하기 위한 신호를 생성하는 시프트 레지스터(75)를 가진다. 또한, 구체적으로, 구동 회로(73)는 순서대로 펄스를 가지는 신호를 생성하는 시프트 레지스터(76)와, 시프트 레지스터(76)로 생성되는 신호에 따라, 배선(SL1) 내지 배선(SLx)에의 화상 신호의 공급을 제어하는 스위치 회로(77)를 가진다.
본 발명의 일양태에 해당하는 순서 회로는 시프트 레지스터(75)와, 시프트 레지스터(76)의 한쪽, 또는 양쪽 모두에 이용할 수 있다.
또한 화소부(71)에 제공되는 배선의 종류 및 그 수는 화소(55)의 구성, 수 및 배치에 의해 결정할 수 있다. 구체적으로, 도 10의 (A)에 나타내는 화소부(71)의 경우, x열×y행의 화소(55)가 매트릭스 형상으로 배치되어 있고, 배선(SL1) 내지 배선(SLx), 배선(GL1) 내지 배선(GLy)가 화소부(71) 내에 배치되어 있는 경우를 예시하고 있다.
또한 도 10의 (A)에서는 구동 회로(72) 및 구동 회로(73)가 화소부(71)와 함께 하나의 기판 위에 형성되어 있는 경우를 예시하고 있지만, 구동 회로(72) 및 구동 회로(73)는 화소부(71)와 다른 기판 위에 형성되어 있어도 좋다.
또한, 도 10의 (B)에 화소(55)의 구성을 일례로서 나타낸다. 각 화소(55)는 액정 소자(60)와, 상기 액정 소자(60)에의 화상 신호의 공급을 제어하는 트랜지스터(56)와, 액정 소자(60)의 화소 전극과 공통 전극 간의 전압을 유지하기 위한 용량 소자(57)를 가진다. 액정 소자(60)는 화소 전극과, 공통 전극과, 화소 전극과 공통 전극 사이의 전압이 인가되는 액정 재료를 포함한 액정층을 가지고 있다.
트랜지스터(56)는 액정 소자(60)의 화소 전극에 배선(SL)의 전위를 부여할지 여부를 제어한다. 액정 소자(60)의 공통 전극에는 소정의 전위가 부여되어 있다.
이하, 트랜지스터(56)와 액정 소자(60)의 구체적인 접속 구성에 대하여 설명한다. 도 10의 (B)에서는 트랜지스터(56)의 게이트가 배선(GL1)으로부터 배선(GLy) 중 어느 하나에 접속되어 있다. 트랜지스터(56)의 소스 및 드레인의 한쪽은 배선(SL1)으로부터 배선(SLx) 중 어느 하나에 접속되고, 트랜지스터(56)의 소스 및 드레인의 다른 한쪽은 액정 소자(60)의 화소 전극에 접속되어 있다.
액정 소자(60)에서는 화소 전극과 공통 전극 사이에 부여되는 전압의 값에 따라, 액정층에 포함되는 액정 분자의 배향이 변화되고, 투과율이 변화된다. 따라서, 액정 소자(60)는 화소 전극에 부여되는 화상 신호의 전위에 의해 그 투과율이 제어됨으로써, 계조를 표시할 수 있다. 그리고 화소부(71)가 가지는 복수의 각 화소(55)에서, 액정 소자(60)의 계조가 화상 정보를 가지는 화상 신호에 따라 조정됨으로써, 화소부(71)에 화상이 표시된다.
도 10의 (B)에서는 화소(55)에서, 화상 신호의 화소(55)에의 입력을 제어하는 스위치로서 하나의 트랜지스터(56)를 이용하는 경우를 예시하고 있다. 그러나, 하나의 스위치로서 기능하는 복수의 트랜지스터를 화소(55)에 이용하여도 좋다.
본 발명의 일양태에서는 오프 전류가 현저하게 작은 트랜지스터(56)를 화상 신호의 화소(55)에의 입력을 제어하는 스위치로서 이용하는 것이 바람직하다. 트랜지스터(56)의 오프 전류가 작으면 트랜지스터(56)를 통하여 전하가 리크하는 것을 방지할 수 있다. 따라서, 액정 소자(60) 및 용량 소자(57)에 부여된 화상 신호의 전위를 보다 확실히 유지할 수 있기 때문에, 1 프레임 기간 내에서 전하의 리크에 의해 액정 소자(60)의 투과율이 변화하는 것을 막고, 이에 의해, 표시하는 화상의 질을 향상시킬 수 있다. 또한, 트랜지스터(56)의 오프 전류가 작은 경우, 트랜지스터(56)를 통하여 전하가 리크하는 것을 방지할 수 있기 때문에, 정지화면을 표시하는 기간에서, 구동 회로(72) 및 구동 회로(73)에의 전원 전위 또는 신호의 공급을 정지해도 좋다. 상기 구성에 의해, 화소부(71)에의 화상 신호의 기록 횟수를 줄이고, 반도체 표시 장치의 소비 전력을 저감시킬 수 있다.
예를 들면, 산화물 반도체를 반도체막에 포함하는 트랜지스터는 오프 전류를 현저하게 작게 할 수 있기 때문에, 상기 산화물 반도체를 반도체막에 포함하는 트랜지스터를 트랜지스터(56)로서 이용하는 것이 적합하다.
또한 도 10의 (B)에서는 트랜지스터(56)는 반도체막을 사이에 두고 중첩한 한쌍의 게이트 전극을 가지고 있어도 좋다. 상기 한쌍의 게이트 전극은 전기적으로 접속되어 있다. 본 발명의 일양태에서는 상기 구성에 의해, 트랜지스터(56)의 온 전류를 크게 하고, 또한 트랜지스터(56)의 신뢰성을 높일 수 있다.
다음으로, 도 10의 (C)에 화소(55)의 다른 일례를 나타낸다. 화소(55)는 화소(55)에의 화상 신호의 입력을 제어하는 트랜지스터(95)와, 발광 소자(98)와, 화상 신호에 따라 발광 소자(98)에 공급하는 전류값을 제어하는 트랜지스터(96)와, 화상 신호의 전위를 유지하기 위한 용량 소자(97)를 가진다.
발광 소자(98)는 LED(Light Emitting Diode)나 OLED(Organic Light Emitting Diode) 등의 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있다. 예를 들면, OLED는 적어도 EL층과, 양극과, 음극을 가지고 있다. EL층은 양극과 음극 사이에 제공된 단층 또는 복수의 층으로 구성되어 있고, 이러한 층 안에 적어도 발광성의 물질을 포함한 발광층을 포함하고 있다.
또한 EL층은 음극과 양극 간의 전위차가 발광 소자(98)의 문턱 전압 이상이 되었을 때에 공급되는 전류에 의해, 전계 발광을 얻을 수 있다. 전계 발광에는 일중항 여기 상태로부터 기저 상태로 돌아올 때의 발광(형광)과, 삼중항 여기 상태로부터 기저 상태에 돌아올 때의 발광(인광)이 포함된다.
발광 소자(98)의 양극과 음극 중 어느 한쪽은 화소(55)에 입력되는 화상 신호에 따라 그 전위가 제어된다. 양극과 음극 중, 화상 신호에 따라 그 전위가 제어되는 전극을 화소 전극으로 하고, 다른 한쪽의 전극을 공통 전극으로 한다. 발광 소자(98)의 공통 전극에는 소정의 전위가 부여되어 있고, 발광 소자(98)의 휘도는 화소 전극과 공통 전극 간의 전위차에 의해 정해진다. 따라서, 발광 소자(98)는 화상 신호의 전위에 따라 그 휘도가 제어됨으로써, 계조를 표시할 수 있다. 그리고, 화소부가 가지는 복수의 각 화소(55)에서, 발광 소자(98)의 계조가 화상 정보를 가지는 화상 신호에 따라 조정됨으로써, 화소부(71)에 화상이 표시된다.
다음으로, 화소(55)가 가지는 트랜지스터(95), 트랜지스터(96), 용량 소자(97), 발광 소자(98)의 접속 구성에 대하여 설명한다.
트랜지스터(95)는 소스 및 드레인의 한쪽이 배선(SL)에 접속되고, 소스 및 드레인의 다른 한쪽이 트랜지스터(96)의 게이트에 접속되어 있다. 트랜지스터(95)의 게이트는 배선(GL)에 접속되어 있다. 트랜지스터(96)는 소스 및 드레인의 한쪽이 전원선(VL)에 접속되고, 소스 및 드레인의 다른 한쪽이 발광 소자(98)에 접속되어 있다. 구체적으로, 트랜지스터(96)의 소스 및 드레인의 다른 한쪽은 발광 소자(98)의 양극과 음극 중 어느 한쪽에 접속되어 있다. 발광 소자(98)의 양극과 음극 중 어느 다른 한쪽에는 소정의 전위가 부여된다.
도 10의 (C)에서는 트랜지스터(96)가 반도체막을 사이에 두고 중첩한 한쌍의 게이트 전극을 가지고 있어도 좋다. 상기 한쌍의 게이트 전극은 전기적으로 접속되어 있다. 본 발명의 일양태에서는 상기 구성에 의해, 트랜지스터(96)의 온 전류를 크게 하고, 또한 트랜지스터(96)의 신뢰성을 높일 수 있다.
〈화소의 구성〉
다음으로, 도 10의 (A)에 나타낸 반도체 표시 장치(71)의 하나인 액정 표시 장치를 예로 들어, 화소(55)의 구성예에 대하여 설명한다. 도 11에, 화소(55)의 상면도를 일례로서 나타낸다. 또한 도 11에서는 화소(55)의 레이아웃을 명확하게 하기 위해서, 각종 절연막을 생략하고 있다. 또한, 도 11에 나타내는 화소(55)를 가지는 소자 기판을 이용하여 형성된 액정 표시 장치의 단면도를, 도 12에 나타낸다. 도 12에 나타내는 액정 표시 장치 중, 기판(31)을 포함한 소자 기판은 도 11의 파선 B1-B2에서의 단면도에 상당한다.
도 11 및 도 12에 나타내는 화소(55)는 트랜지스터(56)와 용량 소자(57)를 가진다. 또한 도 12에 나타내는 화소(55)는 액정 소자(60)를 가진다.
트랜지스터(56)는 절연 표면을 가지는 기판(31) 위에, 게이트 전극으로서의 기능을 가지는 도전막(40)과, 게이트 절연막으로서의 기능을 가지고, 또한 도전막(40) 위에 위치하는 절연막(22)과, 절연막(22) 위에서 도전막(40)과 중첩되는 산화물 반도체막(41)과, 산화물 반도체막(41)에 전기적으로 접속되고, 소스 전극 또는 드레인 전극으로서의 기능을 가지는 도전막(43) 및 도전막(44)을 가진다. 도전막(40)은 도 10의 (B)에 나타내는 배선(GL)으로서의 기능을 가진다. 또한, 도전막(43)은 도 10의 (B)에 나타내는 배선(SL)으로서의 기능을 가진다.
또한, 화소(55)는 절연막(22) 위에 금속 산화물막(42)을 가진다. 금속 산화물막(42)은 가시광에 대하여 투광성을 가지는 도전막이다. 그리고, 금속 산화물막(42) 위에는 금속 산화물막(42)에 전기적으로 접속된 도전막(61)이 제공되어 있다. 도전막(61)은 금속 산화물막(42)에 소정의 전위를 공급하는 배선으로서의 기능을 가진다.
절연막(22)으로서는 산화 알루미늄, 산화 마그네슘, 산화 규소, 산화 질화 규소, 질화 산화 규소, 질화 규소, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄 및 산화 탄탈을 일종 이상 포함한 절연막을 단층으로, 또는 적층시켜 이용하면 좋다. 또한 본 명세서 중에서, 산화 질화물은 그 조성으로서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화 산화물은 그 조성으로서 산소보다 질소의 함유량이 많은 재료를 가리킨다.
또한, 도 12에서는 산화물 반도체막(41), 도전막(43), 및 도전막(44) 위와, 금속 산화물막(42) 및 도전막(61) 위에, 절연막(26) 및 절연막(27)이 순서대로 적층하도록 제공되어 있다. 트랜지스터(56)는 절연막(26) 및 절연막(27)을 그 구성 요소에 포함하고 있어도 좋다. 또한 도 12에서는 순서대로 적층된 절연막(26) 및 절연막(27)을 예시하고 있지만, 절연막(26) 및 절연막(27) 대신에 단층의 절연막이 이용되어도 좋고, 적층된 3층 이상의 절연막이 이용되어도 좋다.
그리고, 절연막(26) 및 절연막(27)은 금속 산화물막(42)과 중첩되는 위치에 개구부(58)를 가진다. 개구부(58)는 산화물 반도체막(41), 도전막(43), 및 도전막(44)과는 다른 영역이고, 또한 금속 산화물막(42)과 중첩되는 영역에 제공되어 있다.
또한, 도 12에서는 절연막(26) 및 절연막(27) 위와, 개구부(58)에서의 금속 산화물막(42) 위에, 질화물 절연막(28)과 절연막(29)이 순서대로 적층하도록 제공되어 있다.
또한 절연막(22) 위에 산화물 반도체막을 형성하고, 상기 산화물 반도체막에 접촉하도록 질화물 절연막(28)을 형성함으로써, 상기 산화물 반도체막의 도전성을 높일 수 있다. 그리고, 도전성이 높아진 산화물 반도체막을 금속 산화물막(42)으로서 이용할 수 있다. 산화물 반도체막의 도전성이 높아지는 것은, 개구부(58)의 형성 시, 또는 질화물 절연막(28)의 형성 시에 산화물 반도체막 중에 산소 결손이 형성되고, 질화물 절연막(28)으로부터 확산된 수소가 상기 산소 결손에 결합함으로써 도너가 생성되기 때문이라고 생각된다. 구체적으로, 금속 산화물막(42)의 저항율은 대표적으로는 1×10-3Ωm 이상 1×104Ωm 미만, 보다 바람직하게는 저항율이 1×10-3Ωm 이상 1×10-1Ωm 미만이면 좋다.
금속 산화물막(42)은 산화물 반도체막(41)보다 수소 농도가 높은 것이 바람직하다. 금속 산화물막(42)에서, 2차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectrometry)에 의해 얻어지는 수소 농도는 8×1019atoms/cm3 이상, 바람직하게는 1×1020atoms/cm3 이상, 보다 바람직하게는 5×1020atoms/cm3 이상이다. 산화물 반도체막(41)에서, 2차 이온 질량 분석법에 의해 얻어지는 수소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하, 보다 바람직하게는 1×1016atoms/cm3 이하이다.
질화물 절연막(28)으로서 예를 들면, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등을 이용할 수 있다. 상술한 재료를 이용한 질화물 절연막(28)은 산화 실리콘이나 산화 알루미늄 등의 산화물 절연막에 비해 외부로부터의 불순물, 예를 들면, 물, 알칼리 금속, 알칼리토류 금속 등이 산화물 반도체막(41)으로 확산하는 것을 방지할 수 있다.
또한, 질화물 절연막(28) 및 절연막(29)에는 도전막(44)과 중첩되는 위치에 개구부(62)가 제공되어 있다. 그리고, 질화물 절연막(28) 및 절연막(29) 위에는 가시광에 대하여 투광성을 가지고, 화소 전극으로서의 기능을 가지는 도전막(45)이 제공되어 있다. 도전막(45)은 개구부(62)에서, 도전막(44)에 전기적으로 접속되어 있다. 또한, 도전막(45)은 개구부(58)에서 금속 산화물막(42)과 중첩되어 있다. 도전막(45)과 금속 산화물막(42)이 질화물 절연막(28) 및 절연막(29)을 사이에 끼우고 중첩하는 부분이 용량 소자(57)로서 기능한다.
용량 소자(57)는 한쌍의 전극으로서 기능하는 금속 산화물막(42) 및 도전막(45)과, 유전체막으로서 기능하는 질화물 절연막(28) 및 절연막(29)이 가시광에 대하여 투광성을 가지고 있다. 따라서, 용량 소자(57)는 가시광에 대하여 투광성을 가지게 되고, 용량 소자의 가시광에 대한 투광성이 낮은 화소에 비해, 화소(55)의 개구율을 높일 수 있다. 그러므로, 높은 화질을 얻기 위해서 필요한 용량값을 확보하면서, 패널 내에서의 빛의 손실을 작게 억제하고, 반도체 장치의 소비 전력을 저감시킬 수 있다.
또한 상술한 바와 같이, 절연막(29)은 반드시 형성할 필요는 없지만, 질화물 절연막(28)보다 비유전률이 낮은 절연물을 이용한 절연막(29)을 질화물 절연막(28)과 함께 유전체막으로서 이용함으로써, 용량 소자(57)의 유전체막의 유전율을, 질화물 절연막(28)의 막 두께를 크게 하지 않고 원하는 값으로 조정할 수 있다.
도전막(45) 위에는 배향막(52)이 제공되어 있다.
또한, 기판(31)과 대향하도록 기판(46)이 제공되어 있다. 기판(46) 위에는 가시광을 차단하는 기능을 가지는 차폐막(47)과, 특정의 파장 범위의 가시광을 투과하는 착색층(48)이 제공되어 있다. 차폐막(47) 및 착색층(48) 위에는 수지막(50)이 제공되어 있고, 수지막(50) 위에는 공통 전극으로서의 기능을 가지는 도전막(59)이 제공되어 있다. 또한, 도전막(59) 위에는 배향막(51)이 제공되어 있다.
그리고, 기판(31)과 기판(46) 사이에는 배향막(52)과 배향막(51)에 끼워지도록, 액정 재료를 포함한 액정층(53)이 제공되어 있다. 액정 소자(60)는 도전막(45), 도전막(59), 및 액정층(53)을 가진다.
또한 도 11 및 도 12에서는 액정의 구동 방법으로서 TN(Twisted Nematic) 모드를 이용하는 경우를 예시했지만, 액정의 구동 방법으로서는 FFS(Fringe Field Switching) 모드, STN(Super Twisted Nematic) 모드, VA(Vertical Alignment) 모드, MVA(Multi-domain Vertical Alignment) 모드, IPS(In-Plane Switching) 모드, OCB(Optically Compensated Birefringence) 모드, 블루상 모드, TBA(Transverse Bend Alignment) 모드, VA-IPS 모드, ECB(Electrically Controlled Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(Anti Ferroelectric Liquid Crystal) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드, ASV(Advanced Super View) 모드 등을 적용하는 것도 가능하다.
또한, 본 발명의 일양태에 따른 액정 표시 장치에서, 액정층에는 예를 들면, 서모트로픽 액정 또는 리오트로픽 액정으로 분류되는 액정 재료를 이용할 수 있다. 혹은, 액정층에는 예를 들면, 네마틱 액정, 스멕틱 액정, 콜레스테릭 액정, 또는 디스코틱 액정으로 분류되는 액정 재료를 이용할 수 있다. 혹은, 액정층에는 예를 들면, 강유전성 액정, 또는 반강유전성 액정으로 분류되는 액정 재료를 이용할 수 있다. 혹은, 액정층에는 예를 들면, 주쇄형 고분자 액정, 측쇄형 고분자 액정, 혹은, 복합형 고분자 액정 등의 고분자 액정, 또는 저분자 액정으로 분류되는 액정 재료를 이용할 수 있다. 혹은, 액정층에는 예를 들면, 고분자 분산형 액정(PDLC)으로 분류되는 액정 재료를 이용할 수 있다.
또한, 배향막을 이용하지 않는 블루상을 나타내는 액정을 액정층에 이용해도 좋다. 블루상은 액정상의 하나이고, 콜레스테릭 액정을 승온하게 하면 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서만 발현하기 때문에, 키랄제나 자외선 경화 수지를 첨가하여 온도 범위를 개선한다. 블루상을 나타내는 액정과 키랄제를 포함한 액정 조성물은 응답 속도가 1msec 이하로 짧고, 광학적 등방성을 가지기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작기 때문에 바람직하다.
또한, 도 12에서는 컬러 필터를 이용함으로써 컬러 화상을 표시하는 액정 표시 장치를 예시하고 있지만, 본 발명의 일양태에 따른 액정 표시 장치는 다른 색상의 빛을 발하는 복수의 광원을 차례로 점등시킴으로써, 컬러 화상을 표시하는 구성을 가지고 있어도 좋다.
또한 트랜지스터(56)의 산화물 반도체막(41)은, 단막의 산화물 반도체막으로 구성되어 있는 것으로 한정하지 않고, 적층된 복수의 산화물 반도체막으로 구성되어 있어도 좋다. 도 13의 (A)에서는 산화물 반도체막(41)이 3층의 적층된 산화물 반도체막으로 구성되어 있는 경우를 예시하고 있다. 구체적으로, 도 13의 (A)에 나타내는 트랜지스터(56)에서는 산화물 반도체막(41)으로서 산화물 반도체막(41a) 내지 산화물 반도체막(41c)이 절연막(22)측으로부터 순서대로 적층되어 있다.
그리고, 산화물 반도체막(41a) 및 산화물 반도체막(41c)은 산화물 반도체막(41b)을 구성하는 금속 원소 중 적어도 하나를 그 구성 요소에 포함하고, 전도대 하단의 에너지가 산화물 반도체막(41b)보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상 또는 0.15eV 이상, 또한 2eV이하, 1eV 이하, 0.5eV 이하 또는 0.4eV 이하, 진공 준위에 가까운 산화물막이다. 또한 산화물 반도체막(41b)은 적어도 인듐을 포함하면, 캐리어 이동도가 높아지기 때문에 바람직하다.
또한 산화물 반도체막(41c)은 도 13의 (B)에 도시하는 바와 같이, 도전막(43) 및 도전막(44)의 상층에서 절연막(22)과 중첩시켜 형성하는 구성으로 해도 좋다.
〈반도체 표시 장치의 상면도와 단면도〉
다음으로, 액정 표시 장치를 예로 들어, 본 발명의 일양태에 해당하는 반도체 표시 장치의 외관에 대해, 도 14를 이용하여 설명한다. 도 14는 기판(4001)과 기판(4006)을 밀봉재(4005)에 의해 접착시킨 액정 표시 장치의 상면도이다. 또한, 도 15는 도 14의 파선 C1-C2에서의 단면도에 상당한다.
기판(4001) 위에 제공된 화소부(4002)와, 한쌍의 구동 회로(4004)를 둘러싸도록, 밀봉재(4005)가 제공되어 있다. 또한, 화소부(4002), 구동 회로(4004)의 위에 기판(4006)이 제공되어 있다. 따라서, 화소부(4002)와 구동 회로(4004)는 기판(4001)과 밀봉재(4005)와 기판(4006)에 의해 봉지되어 있다.
또한, 기판(4001) 위의 밀봉재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 구동 회로(4003)가 실장되어 있다.
또한, 기판(4001) 위에 제공된 화소부(4002), 구동 회로(4004)는 트랜지스터를 복수 가지고 있다. 도 15에서는 화소부(4002)에 포함되는 트랜지스터(4010)를 예시하고 있다. 트랜지스터(4010) 위에는 산화물 절연막을 포함한 각종 절연막으로 구성되는 절연막(4020), 질화물 절연막을 포함한 각종 절연막으로 구성되는 절연층(4022)이 제공되어 있고, 트랜지스터(4010)는 절연막(4020) 및 절연층(4022)에 제공된 개구부에서 절연막(4022) 위의 화소 전극(4021)에 접속되어 있다.
또한, 기판(4006) 위에는 수지막(4059)이 제공되어 있고, 수지막(4059) 위에는 공통 전극(4060)이 제공되어 있다. 그리고, 기판(4001)과 기판(4006) 사이에는 화소 전극(4021)과 공통 전극(4060) 사이에 끼워지도록 액정층(4028)이 제공되어 있다. 액정 소자(4023)는 화소 전극(4021), 공통 전극(4060), 및 액정층(4028)을 가진다.
액정 소자(4023)에서는 화소 전극(4021)과 공통 전극(4060) 사이에 부여되는 전압의 값에 따라, 액정층(4028)에 포함되는 액정 분자의 배향이 변화되고, 투과율이 변화된다. 따라서, 액정 소자(4023)는 화소 전극(4021)에 부여되는 화상 신호의 전위에 의해, 그 투과율이 제어됨으로써, 계조를 표시할 수 있다.
또한, 도 15에 도시하는 바와 같이, 본 발명의 일양태에서는 절연막(4020) 및 절연층(4022)은 패널의 단부에서 제거되어 있다. 그리고, 절연막(4020) 및 절연층(4022)이 제거된 영역에서, 도전막(4050)이 형성되어 있다. 도전막(4050)과 트랜지스터(4010)의 소스 또는 드레인으로서 기능하는 도전막은 하나의 도전막을 에칭함으로써 형성할 수 있다.
그리고, 기판(4001)과 기판(4006) 사이에는 도전성을 가지는 도전성 입자(4061)가 분산된 수지막(4062)이 제공되어 있다. 도전막(4050)은 공통 전극(4060)과 도전성 입자(4061)를 통하여 전기적으로 접속되어 있다. 즉, 공통 전극(4060)과 도전막(4050)은 패널의 단부에서 도전성 입자(4061)를 통하여 전기적으로 접속되어 있는 것이 된다. 수지막(4062)에는 열 경화성 수지, 또는 자외선 경화 수지를 이용할 수 있다. 또한, 도전성 입자(4061)에는 예를 들면 구 형상의 유기 수지를 Au나 Ni, Co 등의 박막 형상의 금속으로 피복한 입자를 이용할 수 있다.
또한 도 15에서는 배향막을 도시하지 않았지만, 배향막을 화소 전극(4021) 및 공통 전극(4060) 위에 제공하는 경우, 공통 전극(4060)과, 도전성 입자(4061)와, 도전막(4050)을 전기적으로 접속하기 때문에, 공통 전극(4060)과 중첩되는 부분에서 배향막을 일부 제거하고, 도전막(4050)과 중첩되는 부분에서 배향막을 일부 제거하면 좋다.
또한 본 발명의 일양태에 따른 액정 표시 장치에서는 컬러 필터를 이용함으로써 컬러 화상을 표시해도 좋고, 다른 색상의 빛을 발하는 복수의 광원을 차례로 점등시킴으로써, 컬러 화상을 표시해도 좋다.
또한, 구동 회로(4003)로부터의 화상 신호나, FPC(4018)로부터의 각종 제어 신호 및 전위는 리드 배선(4030) 및 리드 배선(4031)을 통하여, 구동 회로(4004) 또는 화소부(4002)에 부여된다.
〈반도체막에 대하여〉
전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물이 저감되고, 또한 산소 결손이 저감됨으로써 고순도화된 산화물 반도체(purified Oxide Semiconductor)는 캐리어 발생원이 적기 때문에, i형(진성 반도체) 또는 i형에 한없이 가깝게 할 수 있다. 그러므로, 고순도화된 산화물 반도체막에 채널 형성 영역을 가지는 트랜지스터는 오프 전류가 현저하게 작고, 신뢰성이 높다. 그리고, 상기 산화물 반도체막에 채널 형성 영역이 형성되는 트랜지스터는 문턱 전압이 플러스가 되는 전기적 특성(노멀리 오프 특성이라고도 함)이 되기 쉽다.
구체적으로, 고순도화된 산화물 반도체막에 채널 형성 영역을 가지는 트랜지스터의 오프 전류가 작은 것은, 다양한 실험에 의해 증명할 수 있다. 예를 들면, 채널폭이 1×106μm이고 채널 길이가 10μm인 소자라도, 소스 전극과 드레인 전극 간의 전압(드레인 전압)이 1V에서 10V인 범위에서, 오프 전류가 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 이 경우, 트랜지스터의 채널폭으로 규격화한 오프 전류는 100zA/μm 이하인 것을 알 수 있다. 또한, 용량 소자와 트랜지스터를 접속하고, 용량 소자에 유입 또는 용량 소자로부터 유출하는 전하를 상기 트랜지스터로 제어하는 회로를 이용하여, 오프 전류의 측정을 행하였다. 상기 측정에서는 고순도화된 산화물 반도체막을 상기 트랜지스터의 채널 형성 영역에 이용하여 용량 소자의 단위 시간당 전하량의 추이로부터 상기 트랜지스터의 오프 전류를 측정했다. 그 결과, 트랜지스터의 소스 전극과 드레인 전극 간의 전압이 3V인 경우에, 수십 yA/μm 라는 더욱 작은 오프 전류가 얻어지는 것을 알 수 있었다. 따라서, 고순도화된 산화물 반도체막을 채널 형성 영역에 이용한 트랜지스터는 오프 전류가 결정성을 가지는 실리콘을 이용한 트랜지스터에 비해 현저하게 작다.
또한 반도체막으로서 산화물 반도체막을 이용하는 경우, 산화물 반도체로서는 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 또한, 이 산화물 반도체를 이용한 트랜지스터의 전기적 특성의 편차를 줄이기 위한 스태빌라이저(stabilizer)로서 그것들에 더하여 갈륨(Ga)을 가지는 것이 바람직하다. 또한, 스태빌라이저로서 주석(Sn)을 가지는 것이 바람직하다. 또한, 스태빌라이저로서 하프늄(Hf)을 가지는 것이 바람직하다. 또한, 스태빌라이저로서 알루미늄(Al)을 가지는 것이 바람직하다. 또한, 스태빌라이저로서 지르코늄(Zr)을 포함하는 것이 바람직하다.
산화물 반도체 중에서도 In-Ga-Zn계 산화물, In-Sn-Zn계 산화물 등은 탄화 실리콘, 질화 갈륨, 또는 산화 갈륨과는 달리, 스퍼터링법이나 습식법에 의해 전기적 특성이 뛰어난 트랜지스터를 제작하는 것이 가능하고, 양산성이 뛰어나는 이점이 있다. 또한, 탄화 실리콘, 질화 갈륨, 또는 산화 갈륨과는 달리, 상기 In-Ga-Zn계 산화물은 유리 기판 위에 전기적 특성이 뛰어난 트랜지스터를 제작하는 것이 가능하다. 또한, 기판의 대형화에도 대응이 가능하다.
또한, 다른 스태빌라이저로서 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 일종 또는 복수종을 포함하고 있어도 좋다.
예를 들면, 산화물 반도체로서 산화 인듐, 산화 갈륨, 산화 주석, 산화 아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Ce-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다.
또한 예를 들면, In-Ga-Zn계 산화물이란 In과 Ga와 Zn을 포함한 산화물이라는 의미이고, In과 Ga와 Zn의 비율은 상관 없다. 또한, In과 Ga와 Zn 이외의 금속 원소를 포함하고 있어도 좋다. In-Ga-Zn계 산화물은 무전계 시의 저항이 충분히 높고 오프 전류를 충분히 작게 하는 것이 가능하고, 또한, 이동도도 높다.
예를 들면, In-Sn-Zn계 산화물로는 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In-Ga-Zn계 산화물에서도 벌크 내 결함 밀도를 저감함으로써 이동도를 높일 수 있다.
이하에서는 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체막은 단결정 산화물 반도체막과 비단결정 산화물 반도체막으로 대별된다. 비단결정 산화물 반도체막이란, 비정질 산화물 반도체막, 미결정 산화물 반도체막, 다결정 산화물 반도체막, CAAC-OS막 등을 말한다.
비정질 산화물 반도체막은 막 중에서의 원자 배열이 불규칙하고, 결정 성분을 갖지 않는 산화물 반도체막이다. 미소 영역에서도 결정부를 갖지 않고, 막 전체가 완전한 비정질 구조의 산화물 반도체막이 전형적이다.
미결정 산화물 반도체막은, 예를 들면, 1nm 이상 10nm 미만의 크기의 미결정(나노 결정이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 원자 배열의 규칙성이 높다. 그러므로, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다.
CAAC-OS막은, 복수의 결정부를 가지는 산화물 반도체막의 하나이며, 대부분의 결정부는 한 변이 100nm 미만의 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만 또는 3nm 미만의 입방체 내에 들어가는 크기의 경우도 포함된다. CAAC-OS막은 미결정 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다. CAAC-OS막을 투과형 전자현미경(TEM：Transmission Electron Microscope)에 의해 관찰하면, 결정부끼리의 명확한 경계, 즉 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 그러므로, CAAC-OS막은 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료면과 대략 평행한 방향으로부터 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에서, 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이고, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열한다.
본 명세서에서 「평행」이란, 2개의 직선이 -10°이상 10°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5°이상 5°이하인 경우도 포함된다. 또한, 「수직」이란 2개의 직선이 80°이상 100°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85°이상 95°이하의 경우도 포함된다.
한편, CAAC-OS막을 시료면과 대략 수직인 방향으로부터 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각 형상 또는 육각 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 결정부 간에서, 금속 원자의 배열에 규칙성은 볼 수 없다.
단면 TEM 관찰 및 평면 TEM 관찰에 의해, CAAC-OS막의 결정부는 배향성을 가지고 있는 것을 알 수 있다.
CAAC-OS막에 대하여 X선 회절(XRD：X-Ray Diffraction) 장치를 이용하여 구조 해석을 행하면, 예를 들면 InGaZnO4의 결정을 가지는 CAAC-OS막의 out-of-plane법에 의한 해석에서는 회절각(2θ)이 31°근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정(009)면에 귀속되는 것으로부터, CAAC-OS막의 결정이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여 c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는 2θ가 56°근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막이라면, 2θ를 56°근방에 고정하고, 시료 면의 법선 벡터를 축(φ축)으로서 시료를 회전시키면서 분석(φ스캔)을 행하면, 결정 (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 이에 비해, CAAC-OS막의 경우는 2θ를 56°근방에 고정하여 φ스캔한 경우에도 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC-OS막에서는, 다른 결정부 간에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 가지고, 또한, c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된, 층상으로 배열된 금속 원자의 각 층은 결정의 ab면에 평행한 면이다.
또한 결정부는 CAAC-OS막을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 행했을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들면, CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행이 되지 않는 경우도 있다.
또한, CAAC-OS막 중의 결정화도가 균일하지 않아도 좋다. 예를 들면, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화하고, 부분적으로 결정화도가 다른 영역이 형성되는 경우도 있다.
또한 InGaZnO4의 결정을 가지는 CAAC-OS막의 out-of-plane법에 의한는 해석에서는, 2θ가 31°근방의 피크 외에, 2θ가 36°근방에도 피크가 나타나는 경우가 있다. 2θ가 36°근방의 피크는 CAAC-OS막 중의 일부에 c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. CAAC-OS막은 2θ가 31°근방에 피크를 나타내고, 2θ가 36°근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기적 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한 산화물 반도체막은 예를 들면, 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중 2종 이상을 가지는 적층막이어도 좋다.
또한, CAAC-OS막을 성막하기 위해, 이하의 조건을 적용하는 것이 바람직하다.
성막 시의 불순물 혼입을 저감함으로써, 불순물에 의해 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들면, 처리실 내에 존재하는 불순물 농도(수소, 물, 이산화탄소, 및 질소 등)를 저감하면 좋다. 또한, 성막 가스 중의 불순물 농도를 저감하면 좋다. 구체적으로는 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 이용한다.
또한, 성막 시의 기판 가열 온도를 높임으로써, 기판 도달 후에 스퍼터링 입자의 마이그레이션이 일어난다. 구체적으로는 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 성막한다. 성막 시의 기판 가열 온도를 높임으로써, 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 기판에 도달한 경우, 기판 위에서 마이그레이션이 일어나고, 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소 비율을 높여 전력을 최적화함으로써 성막 시의 플라즈마 데미지를 경감하면 바람직하다. 성막 가스 중의 산소 비율은 30체적% 이상, 바람직하게는 100체적%로 한다.
타겟의 일례로서 In-Ga-Zn계 산화물 타겟에 대하여 이하에 나타낸다.
InOX 분말, GaOY 분말 및 ZnOZ 분말을 소정의 mol수비로 혼합하고, 가압 처리 후, 1000℃ 이상 1500℃ 이하의 온도로 가열 처리를 함으로써 다결정인 In-Ga-Zn계 산화물 타겟으로 한다. 또한 X, Y 및 Z는 임의의 양수이다. 여기서, 소정의 mol수비는 예를 들면, InOX 분말, GaOY 분말 및 ZnOZ 분말이 2：2：1, 8：4：3, 3：1：1, 1：1：1, 4：2：3 또는 3：1：2이다. 또한 분말의 종류, 및 그 혼합하는 mol수비는 제작하는 타겟에 따라 적절히 변경하면 좋다.
또한 알칼리 금속은 산화물 반도체를 구성하는 원소는 아니기 때문에, 불순물이다. 알칼리토류 금속도, 산화물 반도체를 구성하는 원소가 아닌 경우에, 불순물이 된다. 특히, 알칼리 금속 중 Na는 산화물 반도체막에 접하는 절연막이 산화물인 경우, 상기 절연막 중으로 확산되어 Na+가 된다. 또한, Na는 산화물 반도체막 내에서 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나, 혹은, 그 결합 중에 끼어든다. 그 결과, 예를 들면, 문턱 전압이 마이너스 방향으로 시프트하는 것에 의한 노멀리 온화(化), 이동도의 저하 등의 트랜지스터의 전기적 특성의 열화가 일어나고, 또한, 특성의 편차도 생긴다. 구체적으로, 2차 이온 질량 분석법에 의한 Na 농도의 측정값은 5×1016/cm3 이하, 바람직하게는 1×1016/cm3 이하, 보다 바람직하게는 1×1015/cm3 이하로 하면 좋다. 마찬가지로 Li 농도의 측정값은 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 좋다. 마찬가지로 K농도의 측정값은 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 좋다.
또한, 인듐을 포함한 금속 산화물이 이용되는 경우에, 산소와의 결합 에너지가 인듐보다 큰 실리콘이나 탄소가 인듐과 산소의 결합을 절단하고, 산소 결손을 형성하는 경우가 있다. 그러므로, 실리콘이나 탄소가 산화물 반도체막에 혼입되어 있으면, 알칼리 금속이나 알칼리토류 금속의 경우와 마찬가지로 트랜지스터의 전기적 특성의 열화가 일어나기 쉽다. 따라서, 산화물 반도체막 중에서의 실리콘이나 탄소의 농도는 낮은 것이 바람직하다. 구체적으로, 2차 이온 질량 분석법에 의한 C 농도의 측정값, 또는 Si 농도의 측정값은 1×1018/cm3 이하로 하면 좋다. 상기 구성에 의해, 트랜지스터의 전기적 특성의 열화를 방지할 수 있어, 반도체 장치의 신뢰성을 높일 수 있다.
또한, 소스 전극 및 드레인 전극에 이용되는 도전성 재료에 따라서는, 소스 전극 및 드레인 전극 중의 금속이 산화물 반도체막으로부터 산소를 빼내는 경우가 있다. 이 경우, 산화물 반도체막 중 소스 전극 및 드레인 전극에 접하는 영역이 산소 결손의 형성에 의해 n형화된다.
n형화된 영역은 소스 영역 또는 드레인 영역으로서 기능하기 때문에, 산화물 반도체막과 소스 전극, 및 드레인 전극 사이에서의 콘택트 저항을 낮출 수 있다. 따라서, n형화된 영역이 형성됨으로써, 트랜지스터의 이동도 및 온 전류를 높일 수 있고, 이에 의해 트랜지스터를 이용한 반도체 장치의 고속 동작을 실현할 수 있다.
또한 소스 전극 및 드레인 전극 중의 금속에 의한 산소 빼내기는 소스 전극 및 드레인 전극을 스퍼터링법 등에 의해 형성할 때에 일어날 수 있고, 소스 전극 및 드레인 전극을 형성한 후에 행해지는 가열 처리에 의해서도 일어날 수 있다.
또한, n형화되는 영역은 산소와 결합하기 쉬운 도전성 재료를 소스 전극 및 드레인 전극에 이용함으로써, 보다 형성되기 쉬워진다. 상기 도전성 재료로서는 예를 들면, Al, Cr, Cu, Ta, Ti, Mo, W 등을 들 수 있다.
또한, 산화물 반도체막은 단수의 금속 산화물막으로 구성되어 있다고 한정되지 않고, 적층된 복수의 금속 산화물막으로 구성되어 있어도 좋다. 예를 들면, 제 1 내지 제 3 금속 산화물막이 순서대로 적층되어 있는 반도체막의 경우, 제 1 금속 산화물막 및 제 3 금속 산화물막은 제 2 금속 산화물막을 구성하는 금속 원소의 적어도 하나를 그 구성 요소에 포함하고, 전도대 하단의 에너지가 제 2 금속 산화물막보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하 또는 0.4eV 이하, 진공 준위에 가까운 산화물막이다. 또한 제 2 금속 산화물막은 적어도 인듐을 포함하면 캐리어 이동도가 높아지기 때문에 바람직하다.
상기 구성의 반도체막을 트랜지스터가 가지는 경우, 게이트 전극에 전압을 인가함으로써, 반도체막에 전계가 더해지면, 반도체막 중, 전도대 하단의 에너지가 작은 제 2 금속 산화물막에 채널 영역이 형성된다. 즉, 제 2 금속 산화물막과 게이트 절연막과의 사이에 제 3 금속 산화물막이 제공되어 있는 것에 의해, 게이트 절연막과 이격하는 제 2 금속 산화물막에 채널 영역을 형성할 수 있다.
또한, 제 3 금속 산화물막은 제 2 금속 산화물막을 구성하는 금속 원소 중 적어도 하나를 그 구성 요소에 포함하기 때문에, 제 2 금속 산화물막과 제 3 금속 산화물막의 계면에서는 계면 산란이 일어나기 어렵다. 따라서, 상기 계면에서 캐리어의 움직임이 저해되기 어렵기 때문에, 트랜지스터의 전계 효과 이동도가 높아진다.
또한, 제 2 금속 산화물막과 제 1 금속 산화물막의 계면에 계면 준위가 형성되면, 계면 근방의 영역에도 채널 영역이 형성되기 때문에, 트랜지스터의 문턱 전압이 변동된다. 그러나, 제 1 금속 산화물막은 제 2 금속 산화물막을 구성하는 금속 원소 중 적어도 하나를 그 구성 요소에 포함하기 때문에, 제 2 금속 산화물막과 제 1 금속 산화물막의 계면에는 계면 준위가 형성되기 어렵다. 따라서, 상기 구성에 의해, 트랜지스터의 문턱 전압 등의 전기적 특성의 편차를 저감할 수 있다.
또한, 금속 산화물막 간에 불순물이 존재하는 것에 의해, 각 막의 계면에 캐리어의 흐름을 저해하는 계면 준위가 형성되는 일이 없도록, 복수의 금속 산화물막을 적층시키는 것이 바람직하다. 적층된 금속 산화물막의 막 사이에 불순물이 존재하고 있으면 금속 산화물막 간에서의 전도대 하단의 에너지의 연속성이 없어지고, 계면 근방에서 캐리어가 트랩되거나, 혹은 재결합에 의해 소멸하게 되기 때문이다. 막 간에서의 불순물을 저감시킴으로써, 주성분인 하나의 금속을 적어도 모두 가지는 복수의 금속 산화물막을 단지 적층시키는 것보다도 연속 접합(여기에서는 특히 전도대 하단의 에너지가 각 막의 사이에 연속적으로 변화하는 U자형의 우물 구조를 가지고 있는 상태)이 형성되기 쉬워진다.
연속 접합을 형성하기 위해서는 로드락실을 구비한 멀티 체임버 방식의 성막 장치(스퍼터링 장치)를 이용하여 각 막을 대기에 접하게 하는 일 없이 연속하여 적층하는 것이 필요하다. 스퍼터링 장치에서의 각 체임버는 산화물 반도체에 불순물이 되는 물 등을 가능한 한 제거하기 위하여 크라이오 펌프와 같은 흡착식의 진공 배기 펌프를 이용하여 고진공 배기(5×10-7Pa 내지 1×10-4Pa 정도까지)하는 것이 바람직하다. 또는 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 체임버 내에 기체가 역류하지 않게 해두는 것이 바람직하다.
고순도의 진성인 산화물 반도체를 얻기 위해서는 각 체임버 내를 고진공 배기할 뿐만 아니라, 스퍼터링에 이용하는 가스의 고순도화도 중요하다. 상기 가스로서 이용하는 산소 가스나 아르곤 가스의 노점을 -40℃ 이하, 바람직하게는 -80℃ 이하, 보다 바람직하게는 -100℃ 이하로 하고, 사용하는 가스의 고순도화를 도모함으로써, 산화물 반도체막에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다. 구체적으로, 제 2 금속 산화물막이 In-M-Zn 산화물(M은 Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, 제 2 금속 산화물막을 성막하기 위해 이용하는 타겟에서, 금속 원소의 원자수비를 In：M：Zn=x1：y1：z1로 하면, x1/y1는 1/3 이상 6 이하, 또 1 이상 6 이하이고, z1/y1는 1/3 이상 6 이하, 또 1 이상 6 이하인 것이 바람직하다. 또한 z1/y1을 1 이상 6 이하로 함으로써, 제 2 금속 산화물막으로서 CAAC-OS막이 형성되기 쉬워진다. 타겟의 금속 원소의 원자수비의 대표예로서는 In：M：Zn=1：1：1, In：M：Zn=3：1：2 등이 있다.
구체적으로, 제 1 금속 산화물막, 제 3 금속 산화물막이 In-M-Zn 산화물(M은 Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, 제 1 금속 산화물막, 제 3 금속 산화물막을 성막하기 위해서 이용하는 타겟에서 금속 원소의 원자수비를 In：M：Zn=x2：y2：z2로 하면, x2/y2＜x1/y1이고, z2/y2는 1/3 이상 6 이하, 또 1 이상 6 이하인 것이 바람직하다. 또한 z2/y2를 1 이상 6 이하로 함으로써, 제 1 금속 산화물막, 제 3 금속 산화물막으로서 CAAC-OS막이 형성되기 쉬워진다. 타겟의 금속 원소의 원자수비의 대표예로서는 In：M：Zn=1：3：2, In：M：Zn=1：3：4, In：M：Zn=1：3：6, In：M：Zn=1：3：8 등이 있다.
또한 제 1 금속 산화물막 및 제 3 금속 산화물막의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다. 또한, 제 2 금속 산화물막의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하이고, 보다 바람직하게는 3nm 이상 50nm 이하이다.
3층 구조의 반도체막에서, 제 1 금속 산화물막 내지 제 3 금속 산화물막은 비정질 또는 결정질의 양쪽 모두의 형태를 취할 수 있다. 단, 채널 영역이 형성되는 제 2 금속 산화물막이 결정질인 것에 의해, 트랜지스터에 안정된 전기적 특성을 부여할 수 있기 때문에, 제 2 금속 산화물막은 결정질인 것이 바람직하다.
또한 채널 형성 영역이란, 트랜지스터의 반도체막 중, 게이트 전극과 중첩되고, 또한 소스 전극과 드레인 전극에 끼워지는 영역을 의미한다. 또한, 채널 영역이란, 채널 형성 영역에서 전류가 주로 흐르는 영역을 말한다.
예를 들면, 제 1 금속 산화물막 및 제 3 금속 산화물막으로서 스퍼터링법에 의해 형성한 In-Ga-Zn계 산화물막을 이용하는 경우, 제 1 금속 산화물막 및 제 3 금속 산화물막의 성막에는 In-Ga-Zn계 산화물(In：Ga：Zn=1：3：2［원자수비］)인 타겟을 이용할 수 있다. 성막 조건은, 예를 들면, 성막 가스로서 아르곤 가스를 30sccm, 산소 가스를 15sccm 이용하고, 압력을 0.4Pa로 하고, 기판 온도를 200℃로 하고, DC 전력을 0.5 kW로 하면 좋다.
또한, 제 2 금속 산화물막을 CAAC-OS막으로 하는 경우, 제 2 금속 산화물막의 성막에는 In-Ga-Zn계 산화물(In：Ga：Zn=1：1：1［원자수비］)이고, 다결정의 In-Ga-Zn계 산화물을 포함한 타겟을 이용하는 것이 바람직하다. 성막 조건은, 예를 들면, 성막 가스로서 아르곤 가스를 30sccm, 산소 가스를 15sccm 이용하고, 압력을 0.4Pa로 하고, 기판의 온도를 300℃로 하고, DC 전력을 0.5kW로 할 수 있다.
또한 트랜지스터는 반도체막의 단부가 기울어져 있는 구조를 가지고 있어도 좋고, 반도체막의 단부가 둥그스름한 구조를 가지고 있어도 좋다.
또한, 복수의 적층된 금속 산화물막을 가지는 반도체막을 트랜지스터에 이용하는 경우에도, 소스 전극 및 드레인 전극에 접하는 영역이 n형화되어 있어도 좋다. 상기 구성에 의해, 트랜지스터의 이동도 및 온 전류를 높이고, 트랜지스터를 이용한 반도체 장치의 고속 동작을 실현할 수 있다. 또한 복수의 적층된 금속 산화물막을 가지는 반도체막을 트랜지스터에 이용하는 경우, n형화되는 영역은 채널 영역이 되는 제 2 금속 산화물막에까지 도달하고 있는 것이, 트랜지스터의 이동도 및 온 전류를 높이고, 반도체 장치의 고속 동작을 실현하는데 있어서 보다 바람직하다.
〈반도체 장치를 이용한 전자 기기의 구성예〉
본 발명의 일양태에 따른 반도체 장치는 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD：Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 가지는 장치)에 이용할 수 있다. 그 외에, 본 발명의 일양태에 따른 반도체 장치를 이용할 수 있는 전자 기기로서 휴대전화, 휴대형을 포함한 게임기, 휴대 정보 단말, 전자 서적, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 인출기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 16에 나타낸다.
도 16의 (A)는 휴대형 게임기이고, 하우징(5001), 하우징(5002), 표시부(5003), 표시부(5004), 마이크로폰(5005), 스피커(5006), 조작 키(5007), 스타일러스(5008) 등을 가진다. 표시부(5003) 또는 표시부(5004)나, 그 외의 집적 회로에 본 발명의 일양태에 따른 반도체 장치를 이용할 수 있다. 또한 도 16의 (A)에 나타낸 휴대형 게임기는 2개의 표시부(5003)와 표시부(5004)를 가지고 있지만, 휴대형 게임기가 가지는 표시부의 수는 이것으로 한정되지 않는다.
도 16의 (B)는 휴대 정보 단말이고, 제 1 하우징(5601), 제 2 하우징(5602), 제 1 표시부(5603), 제 2 표시부(5604), 접속부(5605), 조작 키(5606) 등을 가진다. 제 1 표시부(5603)는 제 1 하우징(5601)에 제공되어 있고, 제 2 표시부(5604)는 제 2 하우징(5602)에 제공되어 있다. 그리고, 제 1 하우징(5601)과 제 2 하우징(5602)는 접속부(5605)에 의해 접속되어 있고, 제 1 하우징(5601)과 제 2 하우징(5602)의 사이의 각도는 접속부(5605)에 의해 변경이 가능하다. 제 1 표시부(5603)에서의 영상을, 접속부(5605)에서의 제 1 하우징(5601)과 제 2 하우징(5602)의 사이의 각도에 따라, 전환하는 구성으로 해도 좋다. 제 1 표시부(5603) 또는 제 2 표시부(5604)나, 그 외의 집적 회로에 본 발명의 일양태에 따른 반도체 장치를 이용할 수 있다.
도 16의 (C)는 노트형 퍼스널 컴퓨터이고, 하우징(5401), 표시부(5402), 키보드(5403), 포인팅 디바이스(5404) 등을 가진다. 표시부(5402)나 그 외의 집적 회로에 본 발명의 일양태에 따른 반도체 장치를 이용할 수 있다.
도 16의 (D)는 손목시계이고, 하우징(5201), 표시부(5202), 조작 버튼(5203), 밴드(5204) 등을 가진다. 표시부(5202)나 그 외의 집적 회로에 본 발명의 일양태에 따른 반도체 장치를 이용할 수 있다.
도 16의 (E)는 비디오 카메라이고, 제 1 하우징(5801), 제 2 하우징(5802), 표시부(5803), 조작 키(5804), 렌즈(5805), 접속부(5806) 등을 가진다. 조작 키(5804) 및 렌즈(5805)는 제 1 하우징(5801)에 제공되어 있고, 표시부(5803)는 제 2 하우징(5802)에 제공되어 있다. 그리고, 제 1 하우징(5801)과 제 2 하우징(5802)은 접속부(5806)에 의해 접속되어 있고, 제 1 하우징(5801)과 제 2 하우징(5802)의 사이의 각도는 접속부(5806)에 의해 변경이 가능하다. 표시부(5803)에서의 영상의 전환을, 접속부(5806)에서의 제 1 하우징(5801)과 제 2 하우징(5802)의 사이의 각도에 따라 행하는 구성으로 해도 좋다. 표시부(5803)나 그 외의 집적 회로에 본 발명의 일양태에 따른 반도체 장치를 이용할 수 있다.
도 16의 (F)는 휴대전화이고, 하우징(5901)에, 표시부(5902), 마이크(5907), 스피커(5904), 카메라(5903), 외부 접속부(5906), 조작용의 버튼(5905)이 제공되어 있다. 표시부(5902)나 그 외의 집적 회로에 본 발명의 일양태에 따른 반도체 장치를 이용할 수 있다. 또한, 본 발명의 일양태에 따른 반도체 장치를, 가요성을 가지는 기판에 형성한 경우, 도 16의 (F)에 나타내는 바와 같은 곡면을 가지는 표시부(5902)에 상기 반도체 장치를 적용하는 것이 가능하다.
10：순서 회로
10_j：순서 회로
10_j-1：순서 회로
10_y：순서 회로
10_y-1：순서 회로
10_1：순서 회로
10_4m：순서 회로
11：회로
12：트랜지스터
13：트랜지스터
14：배선
15：배선
16：배선
17：배선
18：배선
19：배선
20：출력 단자
22：절연막
26：절연막
27：절연막
28：질화물 절연막
29：절연막
31：기판
40：도전막
41：산화물 반도체막
41a：산화물 반도체막
41b：산화물 반도체막
41c：산화물 반도체막
42：금속 산화물막
43：도전막
44：도전막
45：도전막
46：기판
47：차폐막
48：착색층
50：수지막
51：배향막
52：배향막
53：액정층
55：화소
56：트랜지스터
57：용량 소자
58：개구부
59：도전막
60：액정 소자
61：도전막
62：개구부
70：반도체 표시 장치
71：화소부
72：구동 회로
73：구동 회로
75：시프트 레지스터
76：시프트 레지스터
77：스위치 회로
95：트랜지스터
96：트랜지스터
97：용량 소자
98：발광 소자
101：트랜지스터
102：트랜지스터
110：배선
111：배선
112：배선
113：배선
114：배선
115：배선
116：배선
117：배선
118：배선
119：배선
120：배선
130：트랜지스터
131：트랜지스터
132：트랜지스터
133：트랜지스터
134：트랜지스터
135：트랜지스터
136：트랜지스터
137：트랜지스터
138：트랜지스터
139：트랜지스터
313：트랜지스터
314：트랜지스터
315：트랜지스터
316：트랜지스터
317：트랜지스터
318：트랜지스터
319：트랜지스터
344：트랜지스터
345：트랜지스터
346：트랜지스터
347：트랜지스터
348：트랜지스터
349：트랜지스터
350：트랜지스터
351：트랜지스터
374：트랜지스터
375：트랜지스터
376：트랜지스터
377：트랜지스터
378：트랜지스터
379：트랜지스터
380：트랜지스터
381：트랜지스터
414：트랜지스터
415：트랜지스터
416：트랜지스터
417：트랜지스터
418：트랜지스터
419：트랜지스터
420：트랜지스터
421：트랜지스터
422：트랜지스터
438：배선
444：트랜지스터
445：트랜지스터
446：트랜지스터
447：트랜지스터
448：트랜지스터
449：트랜지스터
450：트랜지스터
451：트랜지스터
452：트랜지스터
4001：기판
4002：화소부
4003：구동 회로
4004：구동 회로
4005：밀봉재
4006：기판
4010：트랜지스터
4018：PC
4020：절연막
4021：화소 전극
4023：액정 소자
4028：액정층
4030：배선
4050：도전막
4059：수지막
4060：공통 전극
4061：도전성 입자
4062：수지막
5001：하우징
5002：하우징
5003：표시부
5004：표시부
5005：마이크로폰
5006：스피커
5007：조작 키
5008：스타일러스
5201：하우징
5202：표시부
5203：조작 버튼
5204：밴드
5401：하우징
5402：표시부
5403：키보드
5404：포인팅 디바이스
5601：하우징
5602：하우징
5603：표시부
5604：표시부
5605：접속부
5606：조작 키
5801：하우징
5802：하우징
5803：표시부
5804：조작 키
5805：렌즈
5806：접속부
5901：하우징
5902：표시부
5903：카메라
5904：스피커
5905：버튼
5906：외부 접속부
5907：마이크

Claims (4)

  1. 액정 표시 장치로서,
    순서 회로와 주사선을 통하여 상기 순서 회로에 전기적으로 접속된 화소를 가지고,
    상기 순서 회로는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 및 제 6 트랜지스터를 가지고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 제 2 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 3 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽과 제 4 배선에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 5 배선에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 5 배선에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 6 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 3 트랜지스터의 게이트, 상기 제 5 트랜지스터의 소스 및 드레인 중 다른 한쪽, 상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 상기 제 4 트랜지스터의 게이트와 상기 제 5 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 2 배선은 상기 주사선에 전기적으로 접속되고,
    상기 화소는 제 7 트랜지스터와, 상기 제 7 트랜지스터에 전기적으로 접속된 액정 소자를 가지고,
    상기 제 7 트랜지스터는,
    기판 위의 게이트 전극으로서 기능하는 제 1 도전막;
    상기 게이트 전극 위의 게이트 절연막으로서 기능하는 제 1 절연막;
    상기 게이트 절연막 위의 제 1 반도체막; 및
    상기 제 1 반도체막 위의 소스 전극 또는 드레인 전극으로서 기능하는 제 2 도전막을 가지고,
    상기 게이트 절연막 위에 제 2 반도체막이 제공되고,
    상기 제 2 반도체막 위에 제 3 도전막이 제공되고,
    상기 제 2 도전막과 상기 제 3 도전막 위에 제 2 절연막이 제공되고,
    상기 제 2 절연막 위에 제 3 절연막이 제공되고,
    상기 제 3 절연막 위에 질화물 절연막이 제공되고,
    상기 질화물 절연막 위에 제 4 절연막이 제공되어 있는, 액정 표시 장치.
  2. 제 1 항에 있어서,
    상기 순서 회로는 제 8 트랜지스터를 더 가지고,
    상기 제 8 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 5 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 8 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 제 5 배선에 전기적으로 접속되는, 액정 표시 장치.
  3. 제 1 항에 있어서,
    상기 제 1 배선에는 클록 신호의 전위가 부여되고,
    상기 제 3 배선과 상기 제 5 배선에는 각각, 로우 레벨의 전위가 부여되고,
    상기 제 6 배선에는 하이 레벨의 전위가 부여되는, 액정 표시 장치.
  4. 제 1 항에 있어서,
    상기 제 1 반도체막과 상기 제 2 반도체막은 각각, 금속 산화물막인, 액정 표시 장치.
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