JP2010277652A - シフトレジスタ回路、シフトレジスタ回路の設計方法及び半導体装置 - Google Patents
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Abstract
【解決手段】第2電源端子S2,ノードN1間に介挿されるNMOSトランジスタQ3を4つのNMOSトランジスタQ3a〜Q3dによる並列接続で構成し、トランジスタ端部のドレイン電極(NMOSトランジスタQ3a,Q3dのドレイン電極3)以外のソース・ドレイン電極(NMOSトランジスタQ3a〜Q3dのソース電極4、及びNMOSトランジスタQ3b,Q3cのドレイン電極3)を、ゲート電極1上に形成されたa−Si半導体領域2上に確実に形成可能にする。そして、ノードN1に接続されたソース電極4の形成幅Lをトランジスタ端部の領域Bでのゲート・ソース電極重なり幅a1及びa2の和よりも小さくしている。
【選択図】図6
Description
(前提)
まず、本発明の説明を容易にするために、従来のシフトレジスタを用いたシフトレジスタ回路について説明する。通常、シフトレジスタ回路は、複数のシフトレジスタが縦続接続(カスケード接続)して成る多段構造を有している。本明細書では、多段のシフトレジスタを構成する各段のシフトレジスタの各々を「単位シフトレジスタ」と称する。
図1は、この発明の実施の形態1であるシフトレジスタ回路11で用いられる単位シフトレジスタの回路構成を示す回路図である。また、図2はシフトレジスタ回路11における多段のシフトレジスタの回路構成を示すブロック図である。
図3は、図1で示した単位シフトレジスタSRkの動作を示すタイミング図である。図4は図2で示したシフトレジスタ回路11の動作を示すタイミング図である。以下、これらの図を参照して、シフトレジスタSRk及びシフトレジスタ回路11の動作を説明する。
ここで、先に述べたシフトレジスタSRkの時刻t1dにおける、フィードスルー電圧ΔVに関して述べる。
そこで、実施の形態1では、単位シフトレジスタSRにおいて充電用トランジスタとして機能するNMOSトランジスタQ3について新規な構造を実現した。
以下の実施の形態2においては、実施の形態1で述べた充電用トランジスタ(NMOSトランジスタQ3(Q3a〜Q3d))を適用可能なシフトレジスタ回路におけるシフトレジスタSRkの具体例を示す。
図10は、この発明の実施の形態3における単位シフトレジスタSRkの回路構成を示す回路図である。
実施の形態2、実施の形態3で説明したように、図9及び図10で示した単位シフトレジスタSRkにおいては、非選択期間の間においてもNMOSトランジスタQ2のゲート電極(ノードN2)が継続してHレベルになることにより、出力端子OUTを低インピーダンスのLレベルにすることができる。しかし、a−Si半導体領域2を有するa−Siトランジスタのゲート電極がソース電極に対して継続的に正バイアスされると、しきい値電圧が正方向にシフトする。NMOSトランジスタQ2においてしきい値電圧の正方向シフトが生じると、当該NMOSトランジスタQ2のオン抵抗が高くなり、出力端子OUTを充分に低インピーダンスにすることができなくなるという問題が生じる。
なお、図9〜図11に示す実施の形態2〜実施の形態4の単位シフトレジスタSRkのノードN1は、NMOSトランジスタQ3の両端部に位置する端部ドレイン電極(第1及び第2の端部櫛歯部分)は、NMOSトランジスタQ1のゲート電極(ノードN1)に接続しない構成とした方が寄生容量を低減する上でより望ましい。ただし、図5及び図6で示すソース電極4及びゲート絶縁膜5の大半の櫛歯部分が中央ソース・ドレイン電極に該当し(例えば、中央ソース・ドレイン電極が10本以上)、端部ドレイン電極による影響が小さい場合、NMOSトランジスタQ3の端部ドレイン電極をノードN1に接続する構成による態様も考えられる。
Claims (13)
- 入力端子、出力端子、クロック端子及びリセット端子と、
前記クロック端子に入力されるクロック信号を前記出力端子に供給する第1のトランジスタと、
前記出力端子を放電する第2のトランジスタと、
前記入力端子に入力される入力信号に応じて前記第1のトランジスタのゲート電極が接続する第1のノードを充電する充電回路と、
前記リセット端子に入力されるリセット信号に応じて前記第1のノードを放電する放電回路とを備え、
前記充電回路は、
各々の一方電極に外部信号を受け、各々の他方電極が前記第1のノードに接続され、各々のゲート電極が前記入力端子に接続される複数の第3のトランジスタを含み、
前記複数の第3のトランジスタは、
前記ゲート電極と、
ゲート絶縁膜を介し前記ゲート電極上に形成された半導体領域とを備え、前記半導体領域は少なくともゲート長方向において前記ゲート電極全体上に形成され、
前記半導体領域上に選択的に形成された前記一方電極及び前記他方電極とを含み、
前記複数の第3のトランジスタの前記一方電極は複数の櫛歯部分がゲート幅方向に沿った第1の方向に延びて形成される平面視櫛歯構造で一体化して形成され、
前記複数の第3のトランジスタの前記他方電極は複数の櫛歯部分が前記第1の方向と反対の第2の方向に延びて形成される平面視櫛歯構造で一体化して形成され、前記一方電極の複数の櫛歯部分と前記他方電極の複数の櫛歯部分とが交互に形成され、
一体化形成された前記一方電極の複数の櫛歯部分は前記ゲート電極のゲート長方向における両端部上方に形成される第1及び第2の端部櫛歯部分を含み、前記第1及び第2の端部櫛歯部分は前記ゲート電極とゲート長方向における第1及び第2の端部重複長を有し、
一体化形成された前記他方電極の複数の櫛歯部分それぞれのゲート長方向における前記ゲート電極との重複長は、前記第1及び第2の端部重複長の和より小さくなるように形成される、
シフトレジスタ回路。 - 請求項1記載のシフトレジスタ回路であって、
前記第2のトランジスタのゲート電極は、前記リセット端子に接続される、
ことを特徴とするシフトレジスタ回路。 - 請求項1記載のシフトレジスタ回路であって、
前記第1のノードを入力端とし、前記第2のトランジスタのゲート電極が接続する第2のノードを出力端とするインバータをさらに備える
ことを特徴とするシフトレジスタ回路。 - 請求項3記載のシフトレジスタ回路であって、
前記第2のノードに接続したゲート電極を有し、前記第1のノードを放電する第4トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。 - 請求項1記載のシフトレジスタ回路であって、
前記第2のトランジスタは一方及び他方第2のトランジスタを含み、
前記第2のノードは一方及び他方第2のノードを含み、
前記一方及び他方第2のトランジスタのゲート電極は前記一方及び他方第2のノードに接続され、
前記一方及び他方第2のトランジスタは、所定の制御信号に基づいて交互に駆動されることを特徴とする、
シフトレジスタ回路。 - 請求項5記載のシフトレジスタ回路であって、
前記所定の制御信号は、互いに相補な一方及び他方制御信号を含み、
前記一方及び他方制御信号が入力される一方及び他方制御端子と、
前記一方制御端子と前記一方第2のノードとの間に介挿される一方第5のトランジスタと、
前記他方制御端子と前記他方第2のノードとの間に介挿される他方第5のトランジスタとをさらに備え、
前記一方第5のトランジスタのゲート電極が前記他方第2のノードに接続され、
前記他方第5のトランジスタのゲート電極が前記一方第2のノードに接続される、
シフトレジスタ回路。 - 請求項5または請求項6記載のシフトレジスタ回路であって、
前記一方及び他方第2のトランジスタを前記所定の制御信号に基づいて交互に駆動する駆動手段をさらに備え、
前記駆動手段は、
前記第1のノードを入力端とするインバータと、
前記所定の制御信号に基づいて、前記インバータの出力端を前記一方及び他方第2のノードへ交互に接続させる切替回路とを含む、
シフトレジスタ回路。 - 請求項5ないし請求項7のうち、いずれか1項に記載のシフトレジスタ回路であって、
前記一方第2のノードに接続したゲート電極を有し、前記第1のノードを放電する一方第6トランジスタと、
前記他方第2ノードに接続したゲート電極を有し、前記第1のノードを放電する他方第6のトランジスタとをさらに備える、
シフトレジスタ回路。 - 請求項1ないし請求項8のうち、いずれか1項に記載のシフトレジスタ回路であって、
前記第1のトランジスタは、各々の一方電極が前記出力端子に接続され、各々の他方電極が前記クロック端子に接続され、各々のゲート電極が前記第1のノードに接続される複数の第1のトランジスタを含み、
前記複数の第1のトランジスタは、
前記ゲート電極と、
ゲート絶縁膜を介し前記ゲート電極上に形成された半導体領域とを備え、前記半導体領域はゲート長方向において前記ゲート電極全体上に形成され、
前記半導体領域上に選択的に形成された前記一方電極及び前記他方電極とを含み、
前記複数の第1のトランジスタの前記一方電極は複数の櫛歯部分がゲート幅方向に沿った第1の方向に延びて形成される平面視櫛歯構造で一体化して形成され、
前記複数の第1のトランジスタの前記他方電極は複数の櫛歯部分が前記第1の方向と反対の第2の方向に延びて形成される平面視櫛歯構造で一体化して形成され、前記一方電極の複数の櫛歯部分と前記他方電極の複数の櫛歯部分とが交互に形成され、
一体化形成された前記一方電極の複数の櫛歯部分は前記ゲート電極のゲート長方向における両端部上方に形成される第1及び第2の端部櫛歯部分を含み、前記第1及び第2の端部櫛歯部分は前記ゲート電極とゲート長方向における第1及び第2の端部重複長を有し、
一体化形成された前記他方電極の複数の櫛歯部分それぞれのゲート長方向における前記ゲート電極との重複長は、前記第1及び第2の端部重複長の和より小さくなるように形成される、
シフトレジスタ回路。 - 請求項1ないし請求項9のうち、いずれか1項に記載のシフトレジスタ回路であって、
前記複数の第3のトランジスタにおける前記半導体領域は、非晶質シリコン薄膜を含む、
シフトレジスタ回路。 - 請求項1ないし請求項9のうち、いずれか1項に記載のシフトレジスタ回路であって、
前記複数の第3のトランジスタにおける前記半導体領域は、有機成分を含む、
シフトレジスタ回路。 - シフトレジスタ回路の設計方法であって、
前記シフトレジスタ回路は、
入力端子、出力端子、クロック端子及びリセット端子と、
前記クロック端子に入力されるクロック信号を前記出力端子に供給する第1のトランジスタと、
前記出力端子を放電する第2のトランジスタと、
前記入力端子に入力される入力信号に応じて前記第1のトランジスタの制御電極が接続する第1のノードを充電する充電回路と、
前記リセット端子に入力されるリセット信号に応じて前記第1のノードを放電する放電回路とを備え、
前記充電回路は、
各々の一方電極に外部信号を受け、各々の他方電極が前記第1のノードに接続され、各々のゲート電極が前記入力端子に接続される複数の第3のトランジスタを含み、
前記複数の第3のトランジスタは、
前記ゲート電極と、
ゲート絶縁膜を介し前記ゲート電極上に形成された半導体領域とを備え、前記半導体領域は少なくともゲート長方向において前記ゲート電極全体上に形成され、
前記半導体領域上に選択的に形成された前記一方電極及び前記他方電極とを含み、
前記複数の第3のトランジスタの前記一方電極は複数の櫛歯部分がゲート幅方向に沿った第1の方向に延びて形成される平面視櫛歯構造で一体化して形成され、
前記複数の第3のトランジスタの前記他方電極は複数の櫛歯部分が前記第1の方向と反対の第2の方向に延びて形成される平面視櫛歯構造で一体化して形成され、前記一方電極の複数の櫛歯部分と前記他方電極の複数の櫛歯部分とが交互に形成され、
一体化形成された前記一方電極の複数の櫛歯部分は前記ゲート電極のゲート長方向における両端部上方に形成される第1及び第2の端部櫛歯部分を含み、
前記シフトレジスタ回路の設計方法は、
前記複数の第3のトランジスタに関し、
(a) 前記第1及び第2の端部櫛歯部分のゲート長方向における前記ゲート電極との第1及び第2の端部重複長を、前記ゲート電極の寸法バラツキ、前記一方電極及び前記他方電極の寸法バラツキ、前記ゲート電極と前記一方電極及び前記他方電極との間の位置ズレを考慮して、それぞれ所定の特性長を満足するように設定するステップと、
(b) 一体化形成された前記他方電極の複数の櫛歯部分それぞれのゲート長方向における前記ゲート電極との重複長を、前記一方電極及び前記他方電極の寸法バラツキを考慮して前記所定の特性長を満足し、かつ前記第1及び第2の端部重複長の和より小さくなるように設定するステップとを備える、
シフトレジスタ回路の設計方法。 - 入力端子と、
前記入力端子に入力される入力信号に応じて充電用ノードを充電する充電回路とを備え、
前記充電回路は、
各々の一方電極に外部信号を受け、各々の他方電極が前記充電用ノードに接続され、各々のゲート電極が前記入力端子に接続される複数の充電用トランジスタを含み、
前記複数の充電用トランジスタは、それぞれ
前記ゲート電極と、
ゲート絶縁膜を介し前記ゲート電極上に形成された半導体領域とを備え、前記半導体領域は少なくともゲート長方向において前記ゲート電極全体上に形成され、
前記半導体領域上に選択的に形成された前記一方電極及び前記他方電極とを含み、
前記複数の充電用トランジスタの前記一方電極は複数の櫛歯部分がゲート幅方向に沿った第1の方向に延びて形成される平面視櫛歯構造で一体化して形成され、
前記複数の充電用トランジスタの前記他方電極は複数の櫛歯部分が前記第1の方向と反対の第2の方向に延びて形成される平面視櫛歯構造で一体化して形成され、前記一方電極の複数の櫛歯部分と前記他方電極の複数の櫛歯部分とが交互に形成され、
一体化形成された前記一方電極の複数の櫛歯部分は前記ゲート電極のゲート長方向における両端部上方に形成される第1及び第2の端部櫛歯部分を含み、前記第1及び第2の端部櫛歯部分は前記ゲート電極とゲート長方向における第1及び第2の端部重複長を有し、
一体化形成された前記他方電極の複数の櫛歯部分それぞれのゲート長方向における前記ゲート電極との重複長は、前記第1及び第2の端部重複長の和より小さくなるように形成される、
半導体装置。
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