KR20210127796A

KR20210127796A - 반도체 장치

Info

Publication number: KR20210127796A
Application number: KR1020217032728A
Authority: KR
Inventors: 준 고야마
Original assignee: 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date: 2011-08-29
Filing date: 2012-08-22
Publication date: 2021-10-22
Also published as: JP2023145453A; KR102257731B1; KR20220116370A; JP6005441B2; JP2019113864A; KR20190087643A; TW202247124A; TWI637483B; TWI805306B; CN106887437B; TWI761910B; KR102313825B1; KR102537771B1; JP2018128692A; TWI668839B; CN103765776B; US20130049133A1; TW201946251A; KR20200115671A; TWI573014B

Abstract

동일한 극성을 갖는 트랜지스터를 포함하는 반도체 장치는 전력을 적게 소모하고 출력되는 전위의 진폭의 감소를 방지할 수 있다. 반도체 장치는 제1 전위를 갖는 제1 배선, 제2 전위를 갖는 제2 배선, 제3 전위를 갖는 제3 배선, 동일한 극성을 갖는 제1 트랜지스터와 제2 트랜지스터, 및 제1 트랜지스터와 제2 트랜지스터의 게이트들에 제1 전위를 인가할 것인지 또는 제1 트랜지스터와 제2 트랜지스터의 게이트들에 제3 전위를 인가할 것인지를 선택하고, 제1 트랜지스터와 제2 트랜지스터의 드레인 단자들에 하나의 전위를 인가할 것인지를 선택하는 복수의 제3 트랜지스터를 포함한다. 제1 트랜지스터의 소스 단자는 제2 배선에 접속되고, 제2 트랜지스터의 소스 단자는 제3 배선에 접속된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 동일 극성의 트랜지스터를 포함하는 회로, 및 상기 회로를 포함하는 반도체 표시 장치 등의 반도체 장치에 관한 것이다.

액정 표시 장치 및 EL 표시 장치 등의 반도체 표시 장치는, 백플레인(backplane)(회로 기판)의 비용을 낮추기 위해서, 상보형 금속 산화물 반도체(CMOS)보다도, 동일 극성의 반도체를 포함하는 것이 바람직하다. 특허문헌 1 및 특허문헌 2에서는, 반도체 표시 장치의 구동 회로에 사용되고, 동일 극성의 트랜지스터로 구성되는 인버터 및 시프트 레지스터 등의 각종 회로를 형성하는 기술에 대해서 개시하고 있다.

일본 특허 공개 제2001-325798호 공보 일본 특허 공개 제2010-277652호 공보

비정질 실리콘 또는 산화물 반도체 트랜지스터로 구성된 반도체 표시 장치에 있어서는, 제5 세대(폭 1200 mm×길이 1300 mm) 이상의 유리 기판이 사용될 수 있다. 따라서, 그러한 반도체 표시 장치는 생산성이 높고 비용이 낮다고 하는 이점을 갖는다. 그러나, 비정질 실리콘 또는 산화물 반도체 트랜지스터는 일반적으로는, 동일 극성을 가지며, 노멀리 온(normally on)이 되기 쉽다. 또한, 동일 극성의 트랜지스터로 구성된 회로는, 트랜지스터가 노멀리 온될 때, 소비 전력이 증대하거나 출력 전위의 진폭이 작아진다는 문제점을 갖는다.

예를 들어, 특허문헌 2의 도 10에 기재되어 있는 회로에 있어서, 트랜지스터 Q2의 소스 단자의 전위는 저전위 VSS로 고정되어 있다. 트랜지스터 Q2가 노멀리 오프이면, 트랜지스터 Q2는, 저전위 VSS가 트랜지스터 Q2 게이트에 인가될 때 오프된다. 트랜지스터 Q2가 노멀리 온이면, 저전위 VSS가 트랜지스터 Q2 게이트에 인가되어도, 소스 단자에 대한 게이트의 전압(게이트 전압)은 트랜지스터 Q2의 임계값 전압보다도 높게 유지된다. 따라서, 트랜지스터 Q2는 오프되지 않고, 온된다.

트랜지스터 Q2가 오프되어야 하지만 온이 되면, 회로에 불필요한(wasted) 전류가 흐르게 되어, 소비 전류가 커진다. 또한, 불필요한 전류는, 회로에 전위(예를 들어, 특허문헌 2의 도 10의 경우에, 로우 레벨 전위 VSS 또는 클럭 신호 CLKA의 하이 레벨 전위 VDD 및 로우 레벨의 전위 VSS)를 공급하기 위한 배선에 흐르는 전류를 증가시킨다. 그 다음, 배선의 저항은, 전위 VDD가 공급되는 배선의 전위를 강하시키고, 전위 VSS가 공급되는 배선의 전위를 상승시킨다. 따라서, 회로로부터 출력되는 전위의 진폭은, 전위 VDD와 전위 VSS 간의 전위차(이상적인 전위차)보다도 작아진다.

특히, 반도체 표시 장치의 화소부에 있어서, 복수의 화소에 접속된 버스 라인이라고 불리는 배선(예를 들어, 주사선이나 신호선)에, 회로로부터 출력되는 전위를 공급하는 경우, 회로로부터의 전위의 출력을 제어하는 트랜지스터(예를 들어, 특허문헌 2의 도 10에서의 트랜지스터 Q2)는, 큰 전류 공급 능력을 필요로 한다. 따라서, 트랜지스터의 채널 폭 W이, 회로 내의 다른 트랜지스터의 채널 폭 W보다도 크게 되는 경우가 많다. 트랜지스터의 드레인 전류는, 채널 폭 W에 비례한다. 따라서, 노멀리 온 트랜지스터의 채널 폭 W이 크게 되는 경우에는, 노멀리 온 트랜지스터가 오프로 되어야 할 때에 노멀리 온 트랜지스터에 흐르는 전류의 양은, 다른 트랜지스터보다도 커진다. 따라서, 회로에 흐르는 불필요한 전류가 증대하여, 소비 전력이 증대하거나 출력 전위의 진폭이 작아지는 상술한 바와 같은 현상이 현저하게 발생한다.

이러한 기술적 배경하에서, 본 발명의 목적은, 저전력 반도체 장치를 제공하는 것이다. 대안적으로, 본 발명의 목적은, 출력 전위의 진폭이 작아지는 것을 방지할 수 있는 반도체 장치를 제공하는 것이다.

본 발명의 한 실시 형태에 관한 반도체 장치는, 복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터를 온 또는 오프시킴으로써 고전위 또는 저전위를 선택적으로 출력하는 회로이다. 본 발명의 한 실시 형태에서는, 상기 복수의 트랜지스터 중에서, 출력측 트랜지스터의 소스 단자 및 다른 트랜지스터의 소스 단자에는 다른 배선을 통해 전위가 인가된다. 또한, 다른 트랜지스터의 소스 단자에 전위를 공급하는 배선으로부터, 다른 트랜지스터를 통해서 출력측 트랜지스터의 게이트에 전위가 인가될 때, 출력측 트랜지스터가 오프된다.

상기 구조는, 출력측 트랜지스터의 게이트와 소스 단자를 서로 전기적으로 분리시킬 수 있다. 따라서, 출력측 트랜지스터가 노멀리 온이 되어서, 출력측 트랜지스터의 소스 단자에 전위를 공급하기 위한 배선의 전위가 변동되더라도, 출력측 트랜지스터의 게이트에 전위를 공급하기 위한 배선의 전위는, 상기 변동과는 무관하다. 따라서, 출력측 트랜지스터의 드레인 전류에 의해, 출력측 트랜지스터의 소스 단자의 전위가 변동하면, 출력측 트랜지스터의 게이트 전압이 임계값 전압에 근접하게, 즉 부귀환이 실행되게 할 수 있다. 따라서, 출력측 트랜지스터가 노멀리 온이 되어도, 출력측 트랜지스터는 오프로 되어야 할 때에, 오프로 될 수 있다.

본 발명의 한 실시 형태에서는, 동일 극성의 트랜지스터로 구성된 저전력 반도체 장치를 제공할 수 있다. 대안적으로, 본 발명의 한 실시 형태에서는, 출력 전위의 진폭이 작아지는 것을 방지할 수 있는 반도체 장치를 제공할 수 있다.

도 1a 및 도 1b는 각각 반도체 장치의 구조를 도시한다.
도 2는 펄스 발생기의 구조를 도시한다.
도 3은 펄스 발생기의 타이밍 차트이다.
도 4는 시프트 레지스터의 구조를 도시한다.
도 5는 시프트 레지스터의 타이밍 차트이다.
도 6은 제j의 펄스 발생기(200_j)를 모식적으로 도시한다.
도 7a는 펄스 발생기(비교예)의 구조를 도시하고, 도 7b는 전위 GROUT의 파형을 도시한다.
도 8a 및 도 8b는 각각 펄스 발생기의 구조를 도시한다.
도 9a 및 도 9b는 각각 펄스 발생기의 구조를 도시한다.
도 10은 펄스 발생기의 구조를 도시한다.
도 11은 인버터의 구조를 도시한다.
도 12는 구동 회로와 화소의 단면도이다.
도 13a 내지 도 13d는 트랜지스터의 단면도이다.
도 14는 패널의 구조를 도시한다.
도 15a 내지 도 15e는 전자 기기를 도시한다.

이하에서는, 본 발명의 실시 형태에 대해서 도면을 참조하여 상세하게 설명한다. 본 발명은 이하의 설명에 한정되지 않는다는 점에 유의해야 한다. 본 발명의 형태 및 상세가 본 발명의 취지 및 그 범위로부터 일탈하지 않고 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 알 수 있다. 본 발명은, 이하에 나타내는 실시 형태의 기재 내용에 한정해서 해석되는 것이 아니다.

본 발명은, 예를 들어, 마이크로프로세서, 화상 처리 회로, 디지털 신호 처리기(DSP) 및 마이크로콘트롤러 등의 집적 회로, RF 태그, 및 반도체 표시 장치 등, 모든 종류의 반도체 장치의 제조에 사용될 수 있다는 점에 유의해야 한다. 반도체 표시 장치의 범주는, 액정 표시 장치, 유기 발광 소자(OLED)로 대표되는 발광 소자가 각 화소에 제공되는 EL 표시 장치, 전자 페이퍼, 디지털 마이크로 미러 장치(Digital Micromirror Device: DMD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전계 방출 디스플레이(Field Emission Display: FED), 및 반도체막으로 구성된 회로 소자가 구동 회로에 포함되는 그 밖의 반도체 표시 장치를 포함한다.

본 명세서에 있어서, 반도체 표시 장치의 범주는, 액정 소자 또는 발광 소자 등의 표시 소자가 각 화소에 형성되는 패널, 및 컨트롤러를 포함하는 IC 등이 상기 패널에 실장되는 모듈을 포함한다는 점에 유의해야 한다.

(실시 형태 1)

도 1a는, 본 발명의 한 실시 형태에 관한 반도체 장치의 회로 구조의 예를 나타낸다. 도 1a에 나타낸 반도체 장치(100)는, 복수의 트랜지스터를 갖는 회로(101), 트랜지스터(102) 및 트랜지스터(103)를 포함한다. 도 1a에 나타낸 반도체 장치(100)에 있어서, 적어도 트랜지스터(102)와 트랜지스터(103)는 동일한 극성을 갖는다. 도 1a에서, 트랜지스터(102 및 103)는, 모두 n-채널 트랜지스터이다.

회로(101)에는, 배선(104) 및 배선(105)을 통해서 하이 레벨의 전위 VDD와 로우 레벨의 전위 VSS가 인가된다. 도 1a에서는, 배선(104)을 통해서 전위 VDD가 회로(101)에 인가되고, 배선(105)을 통해서 전위 VSS가 회로(101)에 인가된다. 또한, 회로(101)에는, 배선(107)을 통해서 신호의 전위 Vin이 인가된다.

트랜지스터(102)의 게이트와 드레인 단자는 회로(101)에 접속된다. 회로(101)는, 전위 Vin에 따라서 전위 VDD 또는 전위 VSS를 선택하고, 이 선택된 전위를 트랜지스터(102)의 게이트 또는 드레인 단자에 인가한다. 배선(105)의 전위 VSS는, 트랜지스터(102)의 소스 단자에 인가된다.

트랜지스터의 "소스 단자"는, 활성층의 일부인 소스 영역, 또는 활성층에 접속된 소스 전극을 의미한다는 점에 유의해야 한다. 마찬가지로, 트랜지스터의 "드레인 단자"는, 활성층의 일부인 드레인 영역, 또는 활성층에 접속된 드레인 전극을 의미한다.

트랜지스터(103)의 게이트와 드레인 단자는, 회로(101)에 접속된다. 회로(101)는, 전위 Vin에 따라서 전위 VDD 또는 전위 VSS를 선택하고, 이 선택된 전위를 트랜지스터(103)의 게이트 또는 드레인 단자에 인가한다. 트랜지스터(103)의 소스 단자에는, 배선(106)을 통해서 전위 VEE가 인가된다. 전위 VEE는 전위 VDD보다도 낮은 로우 레벨의 전위이다. 또한, 전위 VEE는, 전위 VSS와 동일하거나 높은 전위인 것이 바람직하다.

트랜지스터의 "소스 단자"와 "드레인 단자"라는 용어는, 트랜지스터의 극성 및 각 전극에 인가되는 전위의 레벨에 따라, 서로 바뀔 수 있다. 일반적으로, n-채널 트랜지스터에서는, 낮은 전위가 인가되는 전극이 소스 단자라고 불리고, 높은 전위가 인가되는 전극이 드레인 단자라고 불린다. 또한, p-채널 트랜지스터에서는, 낮은 전위가 인가되는 전극이 드레인 단자라고 불리고, 높은 전위가 인가되는 전극이 소스 단자라고 불린다. 본 명세서에서는, 편의상, 일부 경우에는 소스 단자와 드레인 단자가 고정되어 있는 것으로 가정하고, 트랜지스터의 접속 관계를 설명하고 있지만, 실제로는 전위의 관계에 따라서 소스 단자와 드레인 단자의 명칭이 서로 바뀐다.

본 명세서에 있어서, 용어 "접속"은 전기적인 접속을 의미하고 있고, 전류, 전압 또는 전위가 공급 가능 또는 전송가능한 상태에 상당한다. 따라서, 접속 상태는, 항상 직접 접속 상태를 의미하는 것은 아니고, 전류, 전압 또는 전위가 공급 가능 또는 전송가능하도록, 배선, 도전막, 저항, 다이오드 또는 트랜지스터 등의 소자를 통해서 간접적으로 접속하고 있는 상태도 포함한다.

회로도에서 독립적인 구성 요소가 서로 접속되어 있는 경우라도, 배선의 일부가 전극으로서 기능하는 경우 등, 하나의 도전막이 복수의 구성 요소의 기능을 갖는 경우도 있다. 본 명세서에 있어서 용어 "접속"은, 이러한 하나의 도전막이 복수의 구성 요소의 기능을 갖는 경우도 의미한다.

회로(101)로부터 트랜지스터(102)의 게이트에 인가되는 전위는, 회로(101)로부터 트랜지스터(103)의 게이트에 인가되는 전위와 동일한 전위이다. 도 1a에서는, 트랜지스터(102)의 게이트와 트랜지스터(103)의 게이트가 서로 접속된다.

도 1a에 나타낸 반도체 장치(100)는, 상기 신호의 전위 Vin에 따라, 회로(101) 내의 복수의 트랜지스터, 트랜지스터(102), 및 트랜지스터(103)를 온 또는 오프로 함으로써 전위 VDD 또는 전위 VEE를 선택하고, 이 선택된 전위를 전위 Vout로서 배선(108)에 출력한다. 구체적으로는, 회로(101)를 통해 배선(104)과 배선(108)이 서로 접속되면, 배선(104)의 전위가 전위 Vout로서 출력된다. 트랜지스터(103)를 통해 배선(106)과 배선(108)이 서로 접속되면, 배선(106)의 전위가 전위 Vout로서 출력된다.

복수의 화소에 접속된 버스 라인이라고 불리는 배선(예를 들어, 주사선이나 신호선)에, 반도체 장치(100)로부터 출력되는 전위 Vout가 인가되면, 전위 Vout의 출력을 제어하는 트랜지스터(103)는, 큰 전류 공급 능력을 필요로 한다. 따라서, 트랜지스터(103)의 채널 폭 W는, 회로(101) 내의 트랜지스터, 또는 트랜지스터(102)의 채널 폭 W보다도 크게 되는 것이 바람직하다.

또한, 트랜지스터(102)가 n-채널 트랜지스터일 경우에는, 트랜지스터(102)는, 회로(101)로부터 트랜지스터(102)의 게이트에 전위 VDD가 인가되면 온이 된다. 회로(101)로부터 트랜지스터(102)의 게이트에 전위 VSS가 인가되면, 게이트 전압 Vgs가 0 V가 된다. 따라서, 트랜지스터(102)가 노멀리 오프되면, 즉 임계값 전압 Vth가 0 V보다 높으면, 트랜지스터(102)는 오프가 된다. 트랜지스터(102)가 노멀리 온되면, 즉 임계값 전압 Vth가 0 V 이하이면, 트랜지스터(102)는 오프되지 않고 온이 된다.

트랜지스터(103)는, 트랜지스터(102)와 유사한 방식으로 동작한다. 구체적으로, 트랜지스터(103)가 n-채널 트랜지스터형일 경우에, 트랜지스터(103)는, 회로(101)로부터 트랜지스터(103)의 게이트에 전위 VDD가 인가되면, 온이 된다. 회로(101)로부터 트랜지스터(103)의 게이트에 전위 VSS가 인가되면, 게이트 전압 Vgs는 VSS-VEE와 동일하고, 즉 0 V 이하로 된다. 따라서, 트랜지스터(103)가 노멀리 오프되고, 즉 임계값 전압 Vth가 0 V보다 높으면, 트랜지스터(103)는 오프가 된다. 트랜지스터(103)가 노멀리 온되면, 즉 임계값 전압 Vth가 0 V 이하이면, 트랜지스터(103)는 오프되지 않고 온이 되는 경우도 있다.

노멀리 온 트랜지스터(102 및 103)의 경우에 있어서의 도 1a에 나타낸 반도체 장치(100)의 동작에 대해서, 상세하게 설명한다.

VSS-VEE>Vth인 경우, 트랜지스터(103)의 게이트에 전위 VSS가 인가되면, 트랜지스터(103)의 게이트 전압 Vgs는, VSS-VEE>Vth와 동일하게 된다. 따라서, 트랜지스터(103)는 온이 된다. 또한, 상술한 바와 같이, 트랜지스터(102)의 게이트에 전위 VSS가 인가되면, 트랜지스터(102)는, 전위 VEE의 레벨에 관계없이, 온이 된다.

트랜지스터(102 및 103)가 오프되어야 함에도, 온이 되어버리면, 회로(101)로부터 트랜지스터(102 및 103)의 드레인 단자에 전위 VDD가 인가되었을 때에, 트랜지스터(102)를 통해서 배선(105)에 전류가 흐르고, 트랜지스터(103)를 통해서 배선(106)에 전류가 흐른다. 따라서, 배선(105)의 전위는, 전위 VSS로부터 전위 VSS+Vα까지 상승한다. 마찬가지로, 배선(106)의 전위는, 전위 VEE로부터 전위 VEE+Vβ까지 상승한다.

상술한 바와 같이, 트랜지스터(103)의 채널 폭 W가 트랜지스터(102)의 채널 폭 W보다도 큰 경우에는, 트랜지스터(102 및 103)가 동일한 게이트 전압 Vgs을 갖더라도, 트랜지스터(102)를 통해서 배선(105)에 흐르는 전류량보다, 트랜지스터(103)를 통해서 배선(106)에 흐르는 전류량이 커진다는 점에 유의해야 한다. 따라서, 트랜지스터(103)의 채널 폭 W가 트랜지스터(102)의 채널 폭 W보다도 큰 경우에는, 배선(106)의 전위의 상승이 배선(105)의 전위의 상승보다 크고, 최종적으로는 전위 VSS+Vα는 전위 VEE+Vβ+Vth와 동일하게 된다. 결과적으로, 트랜지스터(103)의 게이트 전압 Vgs가 임계값 전압 Vth까지 낮아져서, 트랜지스터(103)는 거의 오프 상태가 된다. 따라서, 트랜지스터(103)가 노멀리 온이여도, 트랜지스터(103)는 오프로 되어야 할 때에, 거의 오프로 될 수 있다.

VSS-VEE≤Vth일 경우, 트랜지스터(103)의 게이트에 전위 VSS가 인가되면, 게이트 전압 Vgs는 VSS-VEE≤Vth와 동일하다. 따라서, 이 경우, 트랜지스터(103)가 노멀리 온이여도, 트랜지스터(103)는 오프로 될 수 있다.

트랜지스터(102)의 게이트에 전위 VSS가 인가되면, 트랜지스터(102)는 전위 VEE의 레벨에 관계없이, 온이 된다는 점에 유의해야 한다. 따라서, 배선(105)의 전위는, 전위 VSS로부터 전위 VSS+Vα까지 상승한다. 배선(105)의 전위가 회로(101)로부터 트랜지스터(103)의 게이트에 인가되기 때문에, 배선(105)의 전위의 상승으로 인해, 트랜지스터(103)의 게이트에 인가되는 전위 또한 전위 VSS로부터 전위 VSS+Vα까지 상승한다.

트랜지스터(103)의 게이트에 인가된 전위가 상승해도, 게이트 전압 Vgs가 VSS+Vα-VEE≤Vth와 동일하면, 트랜지스터(103)는 오프 상태로 유지된다. 게이트 전압 Vgs가 VSS+Vα-VEE>Vth와 동일하면, 트랜지스터(103)는 온이 된다. 그러나, 그 경우, 트랜지스터(103)를 통해서 배선(106)에 전류가 흐를 때 배선(106)의 전위가 상승하고, 최종적으로는 전위 VSS+Vα는 전위 VEE+Vγ+Vth와 동일하게 된다. 결과적으로, 트랜지스터(103)의 게이트 전압 Vgs가 임계값 전압 Vth까지 낮아져서, 트랜지스터(103)는 거의 오프 상태가 된다.

이와 같이, 본 발명의 한 실시 형태에 관한 반도체 장치(100)에서는, 출력측 트랜지스터(103)의 소스 단자와, 트랜지스터(103) 이외의 트랜지스터(예를 들어, 트랜지스터(102))의 소스 단자에는 서로 다른 배선(106 및 105)이 각각 제공되어, 트랜지스터(103)의 드레인 전류가 크면, 트랜지스터(103)의 게이트 전압이 임계값 전압에 근접하도록, 부귀환이 실행될 수 있다. 따라서, 트랜지스터(103)가 노멀리 온이여도, 트랜지스터(103)가 오프로 될 수 있다. 결과적으로, 각 배선의 저항이 배선(104)의 전위를 강하시키고, 배선(105)의 전위를 상승시켜도, 반도체 장치(100)의 소비 전력이 감소될 수 있다. 또한, 반도체 장치(100)로부터 출력되는 전위 Vout의 진폭의 감소가 방지될 수 있다.

도 1a에서는, 트랜지스터(102 및 103)가 모두 n-채널 트랜지스터이더라도, 트랜지스터(102 및 103)는 p-채널 트랜지스터일 수 있다는 점에 유의해야 한다. 이 경우, 트랜지스터(102)의 소스 단자에 접속된 배선(105)과, 트랜지스터(103)의 소스 단자에 접속된 배선(106)에는, 배선(104)의 전위보다도 높은 전위가 인가된다.

도 1a에 나타낸 반도체 장치에서는, 배선(106)의 전위의 출력을 제어하는 출력측 트랜지스터(103)가 노멀리 온이 된다. 그러나, 본 발명의 한 실시 형태에서는, 배선(104)의 전위의 출력을 제어하는 출력측 트랜지스터가 노멀리 온이여도, 출력측 트랜지스터는 오프로 되어야 할 때에, 오프로 될 수 있다. 이하, 배선(104)의 전위의 출력을 제어하는 출력측 트랜지스터에 주목하여, 본 발명의 한 실시 형태에 관한 반도체 장치의 동작에 대해서 설명한다.

도 1b는, 본 발명의 한 실시 형태에 관한 반도체 장치의 다른 회로 구조의 예를 나타낸다. 도 1b에 나타낸 반도체 장치(100)는, 복수의 트랜지스터를 갖는 회로(101), 트랜지스터(102), 트랜지스터(103), 트랜지스터(109), 및 용량 소자(110)를 포함한다. 반도체 장치(100)에 있어서, 적어도 트랜지스터(102, 103 및 109)는 동일한 극성을 갖는다. 도 1b에서, 트랜지스터(102, 103 및 109)는 n-채널 트랜지스터이다.

도 1b에 나타낸 반도체 장치(100)에서는, 도 1a의 경우와는 달리, 트랜지스터(103)의 게이트가 회로(101)에 접속되고, 트랜지스터(103)의 드레인 단자는 트랜지스터(109)의 소스 단자 및 배선(108)에 접속된다. 트랜지스터(109)의 게이트는 회로(101)에 접속된다. 전위 Vin에 따라, 회로(101)는 전위 VDD와 전위 VSS 중 어느 한쪽 전위를 트랜지스터(103)의 게이트에 인가하고, 다른 쪽 전위를 트랜지스터(109)의 게이트에 인가한다. 트랜지스터(103)의 소스 단자에는, 배선(106)을 통해서 전위 VEE가 인가된다. 트랜지스터(109)의 드레인 단자에는, 배선(104)을 통해서 전위 VDD가 인가된다.

용량 소자(110)는, 트랜지스터(109)의 게이트 전압을 유지하는 기능을 갖는다. 용량 소자(110)를 제공하지 않더라도 트랜지스터(109)의 게이트 전압을 유지할 수 있는 경우, 예를 들어, 트랜지스터(109)의 게이트의 기생 용량이 큰 경우에는, 용량 소자(110)가 반드시 제공되지는 않는다는 점에 유의해야 한다.

다음에, 트랜지스터(102, 103 및 109)가 노멀리 온인 경우에 있어서의 반도체 장치(100)의 동작에 대해서, 상세하게 설명한다.

VSS-VEE>Vth인 경우, 트랜지스터(102 및 103)의 게이트에 전위 VDD가 인가되면, 트랜지스터(102 및 103)는 온이 된다. 트랜지스터(102 및 103)의 게이트에 전위 VDD가 인가되면, 트랜지스터(109)의 게이트에는 전위 VSS가 인가된다. 따라서, 트랜지스터(109)의 게이트 전압 Vgs가 VSS-VEE>Vth와 동일하게 되어, 트랜지스터(109)는 오프되어야 함에도, 온이 된다. 결과적으로, 트랜지스터(109 및 103)를 통해서 배선(106)과 배선(104) 사이에 전류가 흐르고, 배선(104)의 전위는 강하하고, 배선(105)의 전위는 상승한다.

그러나, 본 발명의 한 실시 형태에서는, 배선(106)의 전위가 전위 VEE로부터 전위 VEE+Vα까지 상승하면, 트랜지스터(109)의 게이트 전압 Vgs가 임계값 전압 Vth까지 낮아지고, 최종적으로 트랜지스터(109)는 거의 오프 상태가 된다. 구체적으로는, 전위 VSS가 전위 VEE+Vα+Vth와 동일하면, 트랜지스터(109)는 오프가 된다. 따라서, 트랜지스터(109)가 노멀리 온이여도, 트랜지스터(109)는 오프로 되어야 할 때에, 거의 오프 상태로 될 수 있다.

VSS-VEE≤Vth인 경우, 트랜지스터(109)의 게이트에 전위 VSS가 인가되면, 게이트 전압 Vgs는 VSS-VEE≤Vth와 동일하게 된다. 따라서, 그 경우, 트랜지스터(109)가 노멀리 온이여도, 트랜지스터(109)는 오프로 될 수 있다.

이와 같이, 본 발명의 한 실시 형태에 관한 반도체 장치(100)에서는, 출력측 트랜지스터(103)의 소스 단자와 트랜지스터(103) 이외의 트랜지스터(예를 들어, 트랜지스터(102))의 소스 단자에는, 서로 다른 배선(106 및 105)이 각각 제공되어, 트랜지스터(109)의 드레인 전류가 크면, 트랜지스터(109)의 게이트 전압이 임계값 전압에 근접하도록, 부귀환이 실행될 수 있다. 따라서, 트랜지스터(109)가 노멀리 온이여도, 트랜지스터(109)는 오프로 될 수 있다. 결과적으로, 각 배선의 저항이 배선(104)의 전위를 강하시키고, 배선(105)의 전위를 상승시켜도, 반도체 장치(100)의 소비 전력은 감소될 수 있다. 또한, 반도체 장치(100)로부터 출력되는 전위 Vout의 진폭의 감소가 방지될 수 있다.

도 1b에서는, 트랜지스터(102, 103 및 109)가 n-채널 트랜지스터이지만, 트랜지스터(102, 103 및 109)는 p-채널 트랜지스터일 수 있다는 점에 유의해야 한다. 이 경우, 트랜지스터(102)의 소스 단자에 접속된 배선(105)과, 트랜지스터(103)의 소스 단자에 접속된 배선(106)에는, 배선(104)의 전위보다도 높은 전위가 인가된다.

다음에, 본 발명의 한 실시 형태에 관한 반도체 장치의 하나인 펄스 발생기에 대해서 설명한다. 도 2는, 본 발명의 한 실시 형태에 관한 펄스 발생기의 일례를 나타낸다.

도 2에 나타낸 펄스 발생기(200)는, 회로(201) 및 트랜지스터(202 내지 204)를 포함한다. 회로(201)는, 도 1a에서 나타낸 회로(101)에 상당한다. 트랜지스터(202 및 203) 각각은, 도 1a에서 나타낸 트랜지스터(102)에 상당한다. 트랜지스터(204)는, 도 1a에서 나타낸 트랜지스터(103)에 상당한다. 펄스 발생기(200)에는, 배선(205 내지 212)으로부터의 각종 전위가 인가되고, 배선(213 및 214)에 전위를 출력한다.

시프트 레지스터는 복수의 펄스 발생기(200)를 서로 접속시킴으로써 구성될 수 있다.

트랜지스터(202 및 203)가 n-채널 트랜지스터인 경우, 구체적으로, 배선(205)에는 전위 VDD가 인가되고, 배선(206)에는 전위 VSS가 인가되며, 배선(207)에는 전위 VEE가 인가된다. 배선(208)에는 전위 LIN이 인가되고, 배선(209)에는 전위 RIN이 인가된다. 전위 LIN 및 RIN 각각은, 도 1a에 나타낸 반도체 장치(100)에 있어서의 전위 Vin에 상당한다.

배선(210 내지 212)에는, 클럭 신호 CL1 내지 CL4 중에서 3개의 클럭 신호의 전위가 인가된다. 도 2에서는, 배선(210)에는 클럭 신호 CL1의 전위가, 배선(211)에는 클럭 신호 CL2의 전위가, 그리고 배선(212)에는 클럭 신호 CL3의 전위가, 각각 인가된다.

트랜지스터(202)의 게이트는 트랜지스터(203 및 204)의 게이트에 접속된다. 트랜지스터(202)의 소스 단자는 배선(206)에 접속된다. 트랜지스터(202)의 드레인 단자는 회로(201)에 접속된다. 트랜지스터(203)의 소스 단자는 배선(206)에 접속된다. 트랜지스터(203)의 드레인 단자는 회로(201)에 접속된다. 트랜지스터(204)의 소스 단자는 배선(207)에 접속된다. 트랜지스터(204)의 드레인 단자는 회로(201) 및 배선(213)에 접속된다.

또한, 회로(201)는 트랜지스터(215 내지 223)와 용량 소자(224 및 225)를 포함한다. 구체적으로, 트랜지스터(215)의 게이트는 배선(208)에 접속된다. 트랜지스터(215)의 소스 단자는 트랜지스터(202)의 드레인 단자에 접속된다. 트랜지스터(215)의 드레인 단자는 배선(205)에 접속된다. 트랜지스터(216)의 게이트는 배선(211)에 접속된다. 트랜지스터(216)의 소스 단자는 트랜지스터(218)의 드레인 단자에 접속된다. 트랜지스터(216)의 드레인 단자는 배선(205)에 접속된다. 트랜지스터(217)의 게이트는 배선(209)에 접속된다. 트랜지스터(217)의 소스 단자는 트랜지스터(202 내지 204)의 게이트에 접속된다. 트랜지스터(217)의 드레인 단자는 배선(205)에 접속된다. 트랜지스터(218)의 게이트는 배선(212)에 접속된다. 트랜지스터(218)의 소스 단자는 트랜지스터(202 내지 204)의 게이트에 접속된다. 트랜지스터(219)의 게이트는 배선(208)에 접속된다. 트랜지스터(219)의 소스 단자는 배선(206)에 접속된다. 트랜지스터(219)의 드레인 단자는 트랜지스터(202 내지 204)의 게이트에 접속된다. 트랜지스터(220)의 게이트는 배선(205)에 접속된다. 트랜지스터(220)의 소스 단자 및 드레인 단자 중 한쪽은 트랜지스터(215)의 소스 단자 및 트랜지스터(202)의 드레인 단자에 접속된다. 트랜지스터(220)의 소스 단자 및 드레인 단자 중 다른 쪽은 트랜지스터(221)의 게이트에 접속된다. 트랜지스터(221)의 소스 단자는 배선(214)에 접속된다. 트랜지스터(221)의 드레인 단자가 배선(210)에 접속된다. 트랜지스터(222)의 게이트는 배선(205)에 접속된다. 트랜지스터(222)의 소스 단자 및 드레인 단자 중 한쪽은 트랜지스터(215)의 소스 단자 및 트랜지스터(202)의 드레인 단자에 접속된다. 트랜지스터(222)의 소스 단자 및 드레인 단자 중 다른 쪽은 트랜지스터(223)의 게이트에 접속된다. 트랜지스터(223)의 소스 단자는 배선(213)에 접속된다. 트랜지스터(223)의 드레인 단자는 배선(210)에 접속된다. 용량 소자(224)의 한쪽의 전극은 트랜지스터(221)의 게이트에 접속된다. 용량 소자(224)의 다른 쪽의 전극은 배선(214)에 접속된다. 용량 소자(225)의 한쪽의 전극은 트랜지스터(223)의 게이트에 접속된다. 용량 소자(225)의 다른 쪽의 전극은 배선(213)에 접속된다.

도 2에 도시한 펄스 발생기(200)의 동작에 대해서, 도 3에 도시한 타이밍 차트를 사용해서 설명한다.

도 3에 도시한 바와 같이, 기간 t1에 있어서, 배선(210)에 인가되는 클럭 신호 CL1의 전위는 로우 레벨이고; 배선(211)에 인가되는 클럭 신호 CL2의 전위는 하이 레벨이며; 배선(212)에 인가되는 클럭 신호 CL3의 전위는 하이 레벨이고; 배선(208)에 인가되는 전위 LIN은 로우 레벨이며; 배선(209)에 인가되는 전위 RIN은 로우 레벨이 된다.

따라서, 기간 t1에 있어서, 펄스 발생기(200)에서는, 트랜지스터(202, 203, 204, 216, 218, 220 및 222)가 온이 된다. 또한, 트랜지스터(215, 217, 219, 221 및 223)는 오프가 된다. 따라서, 배선(207)의 전위는 전위 GOUT로서 배선(213)으로부터 출력된다. 또한, 배선(206)의 전위는 전위 SROUT로서 배선(214)으로부터 출력된다.

다음에, 도 3에 도시한 바와 같이, 기간 t2에 있어서, 배선(210)에 인가되는 클럭 신호 CL1의 전위는 로우 레벨이고; 배선(211)에 인가되는 클럭 신호 CL2의 전위는 로우 레벨이며; 배선(212)에 인가되는 클럭 신호 CL3의 전위는 하이 레벨이고; 배선(208)에 인가되는 전위 LIN은 하이 레벨이며; 배선(209)에 인가되는 전위 RIN은 로우 레벨이 된다.

따라서, 기간 t2에 있어서, 펄스 발생기(200)에서는, 트랜지스터(215, 218, 219, 220, 221, 222 및 223)가 온이 된다. 또한, 트랜지스터(202, 203, 204, 216 및 217)가 오프가 된다. 따라서, 배선(210)의 전위는 전위 GOUT로서 배선(213)으로부터 출력되고, 전위 SROUT로서 배선(214)으로부터 출력된다.

다음에, 도 3에 도시한 바와 같이, 기간 t3에 있어서, 배선(210)에 인가되는 클럭 신호 CL1의 전위는 하이 레벨이고; 배선(211)에 인가되는 클럭 신호 CL2의 전위는 로우 레벨이며; 배선(212)에 인가되는 클럭 신호 CL3의 전위는 로우 레벨이고; 배선(208)에 인가되는 전위 LIN은 하이 레벨이며; 배선(209)에 인가되는 전위 RIN은 로우 레벨이 된다.

따라서, 기간 t3에 있어서, 펄스 발생기(200)에서는, 트랜지스터(215, 219, 221 및 223)가 온이 된다. 또한, 트랜지스터(202, 203, 204, 216, 217, 218, 220 및 222)가 오프가 된다. 따라서, 배선(210)의 전위는 전위 GOUT로서 배선(213)으로부터 출력되고, 전위 SROUT로서 배선(214)으로부터 출력된다.

다음에, 도 3에 도시한 바와 같이, 기간 t4에 있어서, 배선(210)에 인가되는 클럭 신호 CL1의 전위는 하이 레벨이고; 배선(211)에 인가되는 클럭 신호 CL2의 전위는 하이 레벨이며; 배선(212)에 인가되는 클럭 신호 CL3의 전위는 로우 레벨이고; 배선(208)에 인가되는 전위 LIN은 로우 레벨이며; 배선(209)에 인가되는 전위 RIN은 로우 레벨이 된다.

따라서, 기간 t4에 있어서, 펄스 발생기(200)에서는, 트랜지스터(216, 221 및 223)가 온이 된다. 또한, 트랜지스터(202, 203, 204, 215, 217, 218, 219, 220 및 222)가 오프가 된다. 따라서, 배선(210)의 전위는 전위 GOUT로서 배선(213)으로부터 출력되고, 전위 SROUT로서 배선(214)으로부터 출력된다.

다음에, 도 3에 도시한 바와 같이, 기간 t5에 있어서, 배선(210)에 인가되는 클럭 신호 CL1의 전위는 로우 레벨이고; 배선(211)에 인가되는 클럭 신호 CL2의 전위는 하이 레벨이며; 배선(212)에 인가되는 클럭 신호 CL3의 전위는 하이 레벨이고; 배선(208)에 인가되는 전위 LIN은 로우 레벨이며; 배선(209)에 인가되는 전위 RIN은 하이 레벨이 된다.

따라서, 기간 t5에 있어서, 펄스 발생기(200)에서는, 트랜지스터(202, 203, 204, 216, 217, 218, 220 및 222)가 온이 된다. 또한, 트랜지스터(215, 219, 221 및 223)가 오프가 된다. 따라서, 배선(207)의 전위는 전위 GOUT로서 배선(213)으로부터 출력된다. 또한, 배선(206)의 전위는 전위 SROUT로서 배선(214)으로부터 출력된다.

상기 동작에 있어서, 트랜지스터(204)가 기간 t2 내지 기간 t4에서 오프가 된다는 점에 유의해야 한다. 특히, 기간 t3 및 기간 t4에서는, 배선(210)에 인가되는 클럭 신호 CL1의 전위가 하이 레벨이기 때문에, 트랜지스터(204)가 온일 때 트랜지스터(204) 및 트랜지스터(223)를 통해서 배선(210)과 배선(207) 사이에 전류가 흐른다. 그러나, 본 발명의 한 실시 형태에서는, 트랜지스터(204)의 게이트와 소스 단자가 서로 전기적으로 분리되어 있다. 구체적으로는, 트랜지스터(204)가 오프일 때, 트랜지스터(204)의 게이트에는 배선(206)의 전위가 인가될 수 있고, 트랜지스터(204)의 소스 단자에는 배선(207)의 전위가 인가될 수 있다. 따라서, 배선(210)과 배선(207) 사이에 전류가 흐를 때에도, 전류는 배선(207)의 전위를 상승시키고, 트랜지스터(204)의 게이트 전압 Vgs는 임계값 전압 Vth에 근접하게 된다. 결과적으로, 트랜지스터(204)는 최종적으로 오프로 될 수 있다.

도 4는, 복수의 펄스 발생기(200)를 서로 접속시킴으로써 구성되는 시프트 레지스터의 예를 나타낸다.

도 4에 도시하는 시프트 레지스터는, 펄스 발생기(200_1 내지 200_y)를 포함한다. 펄스 발생기(200_1 내지 200_y)는 각각, 도 2에 도시한 펄스 발생기(200)와 동일한 구조를 갖는다. 도 2에 도시한 배선(210 내지 212)에는, 클럭 신호 CL1 내지 CL4 중에서 3개의 클럭 신호의 전위가 인가된다는 점에 유의해야 한다.

구체적으로, 펄스 발생기(200_4m+1)에서는, 배선(210)에는 클럭 신호 CL1이 인가되고, 배선(211)에는 클럭 신호 CL2이 인가되며, 배선(212)에는 클럭 신호 CL3이 인가된다. 펄스 발생기(200_4m+2)에서는, 배선(210)에는 클럭 신호 CL2이 인가되고, 배선(211)에는 클럭 신호 CL3이 인가되며, 배선(212)에는 클럭 신호 CL4이 인가된다. 펄스 발생기(200_4m+3)에서는, 배선(210)에는 클럭 신호 CL3이 인가되고, 배선(211)에는 클럭 신호 CL4이 인가되며, 배선(212)에는 클럭 신호 CL1이 인가된다. 펄스 발생기(200_4m+4)에서는, 배선(210)에는 클럭 신호 CL4이 인가되고, 배선(211)에는 클럭 신호 CL1이 인가되며, 배선(212)에는 클럭 신호 CL2이 인가된다. m은 펄스 발생기(200)의 총 수가 y인 조건을 만족하는 임의의 정수라는 점에 유의해야 한다.

도 6은, 도 4에 도시한 시프트 레지스터에 있어서, 펄스 발생기(200_j)(j는 y 이하의 자연수)의 배선(208 내지 214)의 위치를 모식적으로 도시한다. 도 4 및 도 6으로부터 알 수 있는 바와 같이, 펄스 발생기(200_j)의 배선(208)에는, 전단의 펄스 발생기(200_j-1)의 배선(214)으로부터 출력된 전위 SROUTj-1가 전위 LIN으로서 인가된다. 제1의 펄스 발생기(200_1)의 배선(208)에는, 스타트 펄스 신호 SP의 전위가 인가된다는 점에 유의해야 한다.

펄스 발생기(200_j)의 배선(209)에는, 현재의 단 이후의 2개의 단인 펄스 발생기(200_j+2)의 배선(214)으로부터 출력된 전위 SROUTj+2가 전위 RIN으로서 인가된다. 제(y-1)의 펄스 발생기(200_y-1)의 배선(208)에는, 전위 RIN_y-1이 인가되고, 제y의 펄스 발생기(200_y)의 배선(208)에는, 전위 RIN_y가 인가된다는 점에 유의해야 한다. 전위 RIN_y-1은, 펄스 발생기(200_y+1)가 제공된다고 가정했을 때에, 펄스 발생기(200_y+1)로부터 출력된 전위 SROUTy+1이다. 또한, 전위 RIN_y는, 펄스 발생기(200_y+2)가 제공된다고 가정했을 때에, 펄스 발생기(200_y+2)로부터 출력된 전위 SROUTy+2이다.

전위 GOUTj는 펄스 발생기(200_j)의 배선(213)으로부터 출력된다.

도 5는, 클럭 신호 CL1 내지 CL4의 전위, 스타트 펄스 신호 SP의 전위, 및 전위 GOUT1 내지 GOUT3의 타이밍 차트이다. 클럭 신호 CL1 내지 CL4은, 전위의 상승의 타이밍이 4분의 1 주기씩 뒤로 시프트된 파형을 갖는다. 도 4에 도시한 시프트 레지스터는, 상기 신호에 따라서 동작한다. 도 4에 도시한 시프트 레지스터는, 펄스폭이 상기 클럭 신호의 2분의 1이며, 4분의 1 주기씩 펄스가 뒤로 시프트된 파형을 갖는 전위 GOUT1 내지 전위 GOUTy를 출력한다.

예를 들어, 도 4에 도시한 시프트 레지스터가, 반도체 표시 장치의 버스 라인이라고 불리는 배선(예를 들어, 주사선이나 신호선)에, 전위 GOUT1 내지 GOUTy를 공급하는 경우에, 펄스 발생기(200_1 내지 200_y)에 있어서의 출력측 트랜지스터(204)는, 큰 전류 공급 능력을 필요로 한다. 따라서, 트랜지스터(204)의 채널 폭 W는, 트랜지스터(204) 이외의 트랜지스터의 채널 폭 W보다도 넓게 되는 적이 많다. 결과적으로, 트랜지스터(204)가 노멀리 온이 되면, 시프트 레지스터의 소비 전력의 증대, 또는 출력된 전위 GOUT1 내지 GOUTy의 진폭의 감소가 현저하게 발생한다. 그러나, 본 발명의 한 실시 형태에서는, 펄스 발생기(200_1 내지 200_y)에 있어서의 출력측 트랜지스터(204)가 노멀리 온이여도, 트랜지스터(204)는 오프로 되어야 할 때에, 오프로 될 수 있다.

따라서, 본 발명의 한 실시 형태에 관한 상기 시프트 레지스터는, 전력을 적게 소비하고, 출력된 전위 GOUT1 내지 GOUTy의 진폭의 감소를 방지할 수 있다. 상기 시프트 레지스터를 포함하는 본 발명의 한 실시 형태에 관한 반도체 표시 장치는, 전력을 적게 소비하고, 버스 라인에 인가된 신호의 진폭이 작은 것에 기인하는 표시 불량을 방지할 수 있다.

도 2에 도시한 펄스 발생기(200)에 있어서, 배선(206 및 207)이 전기적으로 서로 접속되어 있는 경우가 비교예로서 고려된다. 도 7a는, 비교예인, 펄스 발생기에 포함된 트랜지스터(204), 트랜지스터(222), 트랜지스터(223), 용량 소자(225), 배선(205), 배선(207) 및 배선(210)의 접속 관계를 나타낸다. 비교예인 펄스 발생기에서는, 배선(207)은 배선(206)(도시하지 않음)에 접속되어 있고, 전위 VSS가 인가되어 있다.

도 7a는, 배선(207)의 저항 및 배선(210)의 저항을, 각각 저항(230) 및 저항(231)으로서 도시하고 있다.

비정질 실리콘 또는 산화물 반도체 트랜지스터는, 상술한 바와 같이, 노멀리 온이 될 경우가 있다는 점에 유의해야 한다. 예를 들어, 트랜지스터의 채널 길이 L이 6μm이고, 채널 폭 W가 10μm인 경우, 게이트 전압 Vgs가 0 V일 때에 흐르는 전류가 0.5μA이라고 가정한다. 트랜지스터의 전류 공급 능력을 높이기 위해서는, 그 채널 폭 W가 1000μm 정도로 증가하는 경우가 많다. 상기 전류 전압 특성을 갖는 트랜지스터의 채널 폭이 10μm로부터 1000μm까지 증가하면, 게이트 전압 Vgs가 0 V일 때에 흐르는 전류는 100배(0.05mA) 크다.

각 펄스 발생기가 0.05mA의 전류를 불필요하게 소비한다고 가정하면, 시프트 레지스터에 있어서의 펄스 발생기의 수를 960으로 했을 경우, 시프트 레지스터 전체에서는 약 50mA의 전류가 흐르게 된다.

또한, 저항(230) 및 저항(231)이 각각 100Ω의 저항을 갖는다고 가정한다. 또한, 트랜지스터(204)가 노멀리 온이며, 상술한 바와 같이 게이트 전압 Vgs가 0 V일 때에 0.05mA의 전류가 흐른다고 가정한다. 트랜지스터(223)의 드레인 단자가 배선(210)에 접속되는 부분이 노드 A로 표시되고, 트랜지스터(204)의 소스 단자가 배선(207)에 접속되는 부분이 노드 B로 표시되면, 트랜지스터(204)에 전류가 흐를 때, 노드A의 전위는 강하하고, 노드B의 전위는 상승한다. 배선(207)의 전위의 상승량은, 트랜지스터(204)에 흐르는 전류와, 저항(230)의 저항값과, 시프트 레지스터의 수와의 곱에 상당한다. 배선(210)의 전위의 강하량은, 트랜지스터(204)에 흐르는 전류와, 저항(231)의 저항값과, 시프트 레지스터의 수와의 곱에 상당한다. 따라서, 전위의 강하량과 전위의 상승량은, 각각 최대 5 V가 된다.

도 7b에서, 배선(213)으로부터 출력된 전위 GOUT의 이상적인 파형이 실선(232)으로 나타난다. 이상적인 전위 GOUT의 펄스 전위차는 전위 VSS와 전위 VDD 간의 차에 상당한다. 도 7b에서, 배선(207)의 전위가 상승하고, 배선(210)의 전위가 강하했을 경우에 있어서, 배선(213)으로부터 출력된 전위 GOUT의 파형은 실선(233)으로 나타난다. 실선(233)으로 나타낸 전위 GOUT의 펄스 전위차는 전위 VSS+ΔV1와 전위 VDD-ΔV2 간의 차에 상당한다. 상기 예에서, ΔV1과 ΔV2 각각은, 5 V 정도이고; 따라서 진폭이 본래의 진폭보다 대폭 축소되는 것이 분명하다.

그러나, 본 발명의 한 실시 형태에서는, 출력측 트랜지스터(204)가 노멀리 온이더라도, 트랜지스터(204)는 오프로 될 수 있다. 따라서, 출력된 전위 GOUT의 진폭의 감소가 방지될 수 있고, 소비 전력이 저감될 수 있다.

(실시 형태 2)

본 발명의 한 실시 형태에 관한 펄스 발생기의 구조 예에 대해서 설명한다.

도 8a에 나타낸 펄스 발생기(300)는, 회로(301)와 트랜지스터(302 내지 304)를 포함한다. 회로(301)는, 도 1a에서 나타낸 회로(101)에 상당한다. 트랜지스터(302 및 303) 각각은, 도 1a에서 나타낸 트랜지스터(102)에 상당한다. 트랜지스터(304)는, 도 1a에서 나타낸 트랜지스터(103)에 상당한다.

시프트 레지스터는 복수의 펄스 발생기(300)를 서로 접속시킴으로써 구성될 수 있다.

트랜지스터(302)의 게이트는 트랜지스터(303 및 304)의 게이트에 접속된다. 트랜지스터(302)의 소스 단자는 배선(306)에 접속된다. 트랜지스터(302)의 드레인 단자는 회로(301)에 접속된다. 트랜지스터(303)의 소스 단자는 배선(306)에 접속된다. 트랜지스터(303)의 드레인 단자는 회로(301) 및 배선(314)에 접속된다. 트랜지스터(304)의 소스 단자는 배선(307)에 접속된다. 트랜지스터(304)의 드레인 단자는 회로(301) 및 배선(313)에 접속된다.

회로(301)는 트랜지스터(315 내지 320)를 더 포함한다. 구체적으로, 트랜지스터(315)의 게이트는 배선(308)에 접속된다. 트랜지스터(315)의 소스 단자는 트랜지스터(302)의 드레인 단자에 접속된다. 트랜지스터(315)의 드레인 단자는 배선(305)에 접속된다. 트랜지스터(316)의 게이트는 배선(309)에 접속된다. 트랜지스터(316)의 소스 단자는 트랜지스터(302 내지 304)의 게이트에 접속된다. 트랜지스터(316)의 드레인 단자는 배선(305)에 접속된다. 트랜지스터(317)의 게이트는 배선(310)에 접속된다. 트랜지스터(317)의 소스 단자는 트랜지스터(302 내지 304)의 게이트에 접속된다. 트랜지스터(317)의 드레인 단자는 배선(305)에 접속된다. 트랜지스터(318)의 게이트는 배선(308)에 접속된다. 트랜지스터(318)의 소스 단자는 배선(306)에 접속된다. 트랜지스터(318)의 드레인 단자는 트랜지스터(302 내지 304)의 게이트에 접속된다. 트랜지스터(319)의 게이트는 트랜지스터(315)의 소스 단자 및 트랜지스터(302)의 드레인 단자에 접속된다. 트랜지스터(319)의 소스 단자는 배선(314)에 접속된다. 트랜지스터(319)의 드레인 단자는 배선(311)에 접속된다. 트랜지스터(320)의 게이트는 트랜지스터(315)의 소스 단자 및 트랜지스터(302)의 드레인 단자에 접속된다. 트랜지스터(320)의 소스 단자는 배선(313)에 접속된다. 트랜지스터(320)의 드레인 단자는 배선(312)에 접속된다.

트랜지스터(302 내지 304)가 n-채널 트랜지스터일 경우에, 구체적으로, 배선(305)에는 전위 VDD가 인가되고, 배선(306)에는 전위 VSS가 인가되며, 배선(307)에는 전위 VEE가 인가된다. 배선(308 내지 312)에는, 도 1a에 나타낸 반도체 장치(100)에 있어서의 전위 Vin 이외에, 클럭 신호 등의 각종 신호의 전위가 인가된다. 배선(313) 및 배선(314)으로부터 전위 GOUT 및 전위 SROUT가 각각 출력된다.

도 8a에 나타낸 펄스 발생기(300)에 있어서, 상기 구조는 출력측 트랜지스터(304)의 게이트와 소스 단자를 전기적으로 서로 분리할 수 있다. 따라서, 트랜지스터(304)가 노멀리 온이고 따라서 트랜지스터(304)의 소스 단자에 전위를 공급하기 위한 배선(307)의 전위가 상승하더라도, 트랜지스터(304)는 오프로 되어야 할 때에, 오프로 될 수 있다.

도 8b에 나타낸 펄스 발생기(330)는, 회로(331)와 트랜지스터(332 내지 334)를 포함한다. 회로(331)는, 도 1a에서 나타낸 회로(101)에 상당한다. 트랜지스터(332 및 333) 각각은, 도 1a에서 나타낸 트랜지스터(102)에 상당한다. 트랜지스터(334)는, 도 1a에서 나타낸 트랜지스터(103)에 상당한다.

시프트 레지스터는 복수의 펄스 발생기(330)를 서로 접속시킴으로써 구성될 수 있다.

트랜지스터(332)의 게이트는 트랜지스터(333 및 334)의 게이트에 접속된다. 트랜지스터(332)의 소스 단자는 배선(336)에 접속된다. 트랜지스터(332)의 드레인 단자는 회로(331)에 접속된다. 트랜지스터(333)의 소스 단자는 배선(336)에 접속된다. 트랜지스터(333)의 드레인 단자는 회로(331) 및 배선(345)에 접속된다. 트랜지스터(334)의 소스 단자는 배선(337)에 접속된다. 트랜지스터(334)의 드레인 단자는 회로(331) 및 배선(344)에 접속된다.

회로(331)는, 트랜지스터(346 내지 352)를 더 포함한다. 구체적으로, 트랜지스터(346)의 게이트는 배선(338)에 접속된다. 트랜지스터(346)의 소스 단자는 트랜지스터(332)의 드레인 단자에 접속된다. 트랜지스터(346)의 드레인 단자는 배선(335)에 접속된다. 트랜지스터(347)의 게이트는 배선(339)에 접속된다. 트랜지스터(347)의 소스 단자는 트랜지스터(332 내지 334)의 게이트에 접속된다. 트랜지스터(347)의 드레인 단자는 배선(335)에 접속된다. 트랜지스터(348)의 게이트는 배선(340)에 접속된다. 트랜지스터(348)의 소스 단자는 트랜지스터(332 내지 334)의 게이트에 접속된다. 트랜지스터(348)의 드레인 단자는 배선(335)에 접속된다. 트랜지스터(349)의 게이트는 배선(338)에 접속된다. 트랜지스터(349)의 소스 단자는 배선(336)에 접속된다. 트랜지스터(349)의 드레인 단자는 트랜지스터(332 내지 334)의 게이트에 접속된다. 트랜지스터(350)의 게이트는 배선(341)에 접속된다. 트랜지스터(350)의 소스 단자는 트랜지스터(332 내지 334)의 게이트에 접속된다. 트랜지스터(350)의 드레인 단자는 배선(335)에 접속된다. 트랜지스터(351)의 게이트는 트랜지스터(346)의 소스 단자 및 트랜지스터(332)의 드레인 단자에 접속된다. 트랜지스터(351)의 소스 단자는 배선(345)에 접속된다. 트랜지스터(351)의 드레인 단자는 배선(342)에 접속된다. 트랜지스터(352)의 게이트는 트랜지스터(346)의 소스 단자 및 트랜지스터(332)의 드레인 단자에 접속된다. 트랜지스터(352)의 소스 단자는 배선(344)에 접속된다. 트랜지스터(352)의 드레인 단자는 배선(343)에 접속된다.

트랜지스터(332 내지 334)가 n-채널 트랜지스터인 경우에, 구체적으로, 배선(335)에는 전위 VDD가 인가되고, 배선(336)에는 전위 VSS가 인가되며, 배선(337)에는 전위 VEE가 인가된다. 배선(338 내지 343)에는, 도 1a에 나타낸 반도체 장치(100)에 있어서의 전위 Vin 이외에, 클럭 신호 등의 각종 신호의 전위가 인가된다. 배선(344) 및 배선(345)으로부터 전위 GOUT 및 전위 SROUT가 각각 출력된다.

도 8b에 나타낸 펄스 발생기(330)에 있어서, 상기 구조는, 출력측 트랜지스터(334)의 게이트와 소스 단자를 전기적으로 서로 분리할 수 있다. 따라서, 트랜지스터(334)가 노멀리 온이고 따라서 트랜지스터(334)의 소스 단자에 전위를 공급하기 위한 배선(337)의 전위가 상승하더라도, 트랜지스터(334)는 오프로 되어야 할 때에, 오프로 될 수 있다.

도 9a에 나타낸 펄스 발생기(360)는, 회로(361)와 트랜지스터(362 내지 364)를 포함한다. 회로(361)는, 도 1a에서 나타낸 회로(101)에 상당한다. 트랜지스터(362 및 363)는, 도 1a에서 나타낸 트랜지스터(102)에 상당한다. 트랜지스터(364)는, 도 1a에서 나타낸 트랜지스터(103)에 상당한다.

시프트 레지스터는 복수의 펄스 발생기(360)를 서로 접속시킴으로써 구성될 수 있다.

트랜지스터(362)의 게이트는 트랜지스터(363 및 364)의 게이트에 접속된다. 트랜지스터(362)의 소스 단자는 배선(366)에 접속된다. 트랜지스터(362)의 드레인 단자는 회로(361)에 접속된다. 트랜지스터(363)의 소스 단자는 배선(366)에 접속된다. 트랜지스터(363)의 드레인 단자는 회로(361) 및 배선(375)에 접속된다. 트랜지스터(364)의 소스 단자는 배선(367)에 접속된다. 트랜지스터(364)의 드레인 단자는 회로(361) 및 배선(374)에 접속된다.

회로(361)는, 트랜지스터(376 내지 382)를 더 포함한다. 구체적으로, 트랜지스터(376)의 게이트는 배선(368)에 접속된다. 트랜지스터(376)의 소스 단자는 트랜지스터(362)의 드레인 단자에 접속된다. 트랜지스터(376)의 드레인 단자는 배선(365)에 접속된다. 트랜지스터(377)의 게이트는 배선(365)에 접속된다. 트랜지스터(377)의 소스 단자 및 드레인 단자 중 한쪽이 트랜지스터(376)의 소스 단자 및 트랜지스터(362)의 드레인 단자에 접속된다. 트랜지스터(377)의 소스 단자 및 드레인 단자 중 다른 쪽은 트랜지스터(381 및 382)의 게이트에 접속된다. 트랜지스터(378)의 게이트는 배선(369)에 접속된다. 트랜지스터(378)의 소스 단자는 트랜지스터(362 내지 364)의 게이트에 접속된다. 트랜지스터(378)의 드레인 단자는 배선(365)에 접속된다. 트랜지스터(379)의 게이트는 배선(368)에 접속된다. 트랜지스터(379)의 소스 단자는 배선(366)에 접속된다. 트랜지스터(379)의 드레인 단자는 트랜지스터(362 내지 364)의 게이트에 접속된다. 트랜지스터(380)의 게이트는 배선(370)에 접속된다. 트랜지스터(380)의 소스 단자는 트랜지스터(362 내지 364)의 게이트에 접속된다. 트랜지스터(380)의 드레인 단자는 배선(365)에 접속된다. 트랜지스터(381)의 소스 단자는 배선(375)에 접속된다. 트랜지스터(381)의 드레인 단자는 배선(371)에 접속된다. 트랜지스터(382)의 소스 단자는 배선(374)에 접속된다. 트랜지스터(382)의 드레인 단자는 배선(372)에 접속된다.

트랜지스터(362 내지 364)가 n-채널 트랜지스터인 경우에, 구체적으로, 배선(365)에는 전위 VDD가 인가되고, 배선(366)에는 전위 VSS가 인가되며, 배선(367)에는 전위 VEE가 인가된다. 배선(368 내지 372)에는, 도 1a에 나타낸 반도체 장치(100)에 있어서의 전위 Vin 이외에, 클럭 신호 등의 각종 신호의 전위가 인가된다. 배선(374) 및 배선(375)으로부터, 전위 GOUT 및 전위 SROUT가 각각 출력된다.

도 9a에 나타낸 펄스 발생기(360)에 있어서, 상기 구조는, 출력측 트랜지스터(364)의 게이트와 소스 단자를 전기적으로 서로 분리할 수 있다. 따라서, 트랜지스터(364)가 노멀리 온이고 따라서 트랜지스터(364)의 소스 단자에 전위를 공급하기 위한 배선(367)의 전위가 상승하더라도, 트랜지스터(364)는 오프로 되어야 할 때에, 오프로 될 수 있다.

도 9b에 나타낸 펄스 발생기(400)는, 회로(401)와 트랜지스터(402 내지 404)를 더 포함한다. 회로(401)는, 도 1a에서 나타낸 회로(101)에 상당한다. 트랜지스터(402 및 403)는, 도 1a에서 나타낸 트랜지스터(102)에 상당한다. 트랜지스터(404)는, 도 1a에서 나타낸 트랜지스터(103)에 상당한다.

시프트 레지스터는 복수의 펄스 발생기(400)를 서로 접속시킴으로써 구성될 수 있다.

트랜지스터(402)의 게이트는 트랜지스터(403 및 404)의 게이트에 접속된다. 트랜지스터(402)의 소스 단자는 배선(406)에 접속된다. 트랜지스터(402)의 드레인 단자는 회로(401)에 접속된다. 트랜지스터(403)의 소스 단자는 배선(406)에 접속된다. 트랜지스터(403)의 드레인 단자는 회로(401) 및 배선(415)에 접속된다. 트랜지스터(404)의 소스 단자는 배선(407)에 접속된다. 트랜지스터(404)의 드레인 단자는 회로(401) 및 배선(414)에 접속된다.

회로(401)는, 트랜지스터(416 내지 423)를 더 포함한다. 구체적으로, 트랜지스터(416)의 게이트는 배선(408)에 접속된다. 트랜지스터(416)의 소스 단자는 트랜지스터(402)의 드레인 단자에 접속된다. 트랜지스터(416)의 드레인 단자는 배선(405)에 접속된다. 트랜지스터(417)의 게이트는 배선(405)에 접속된다. 트랜지스터(417)의 소스 단자 및 드레인 단자 중 한쪽은 트랜지스터(416)의 소스 단자 및 트랜지스터(402)의 드레인 단자에 접속된다. 트랜지스터(417)의 소스 단자 및 드레인 단자 중 다른 쪽은 트랜지스터(421)의 게이트에 접속된다. 트랜지스터(418)의 게이트는 배선(409)에 접속된다. 트랜지스터(418)의 소스 단자는 트랜지스터(402 내지 404)의 게이트에 접속된다. 트랜지스터(418)의 드레인 단자는 배선(405)에 접속된다. 트랜지스터(419)의 게이트는 배선(408)에 접속된다. 트랜지스터(419)의 소스 단자는 배선(406)에 접속된다. 트랜지스터(419)의 드레인 단자는 트랜지스터(402 내지 404)의 게이트에 접속된다. 트랜지스터(420)의 게이트는 배선(410)에 접속된다. 트랜지스터(420)의 소스 단자는 트랜지스터(402 내지 404)의 게이트에 접속된다. 트랜지스터(420)의 드레인 단자는 배선(405)에 접속된다. 트랜지스터(421)의 소스 단자는 배선(415)에 접속된다. 트랜지스터(421)의 드레인 단자는 배선(411)에 접속된다. 트랜지스터(422)의 게이트는 배선(405)에 접속된다. 트랜지스터(422)의 소스 단자 및 드레인 단자 중 한쪽은 트랜지스터(421)의 게이트에 접속된다. 트랜지스터(422)의 소스 단자 및 드레인 단자 중 다른 쪽은 트랜지스터(423)의 게이트에 접속된다. 트랜지스터(423)의 소스 단자는 배선(414)에 접속된다. 트랜지스터(423)의 드레인 단자는 배선(412)에 접속된다.

트랜지스터(402 내지 404)가 n-채널 트랜지스터인 경우에, 구체적으로, 배선(405)에는 전위 VDD가 인가되고, 배선(406)에는 전위 VSS가 인가되며, 배선(407)에는 전위 VEE가 인가된다. 배선(408 내지 412)에는, 도 1a에 나타낸 반도체 장치(100)에 있어서의 전위 Vin 이외에, 클럭 신호 등의 각종 신호의 전위가 인가된다. 배선(414) 및 배선(415)으로부터, 전위 GOUT 및 전위 SROUT가 각각 출력된다.

도 9b에 나타낸 펄스 발생기(400)에 있어서, 상기 구조는, 출력측 트랜지스터(404)의 게이트와 소스 단자를 전기적으로 서로 분리할 수 있다. 따라서, 트랜지스터(404)가 노멀리 온이고 따라서 트랜지스터(404)의 소스 단자에 전위를 공급하기 위한 배선(407)의 전위가 상승하더라도, 트랜지스터(404)는 오프로 되어야 할 때에, 오프로 될 수 있다.

도 10에 나타낸 펄스 발생기(430)는, 회로(431)와 트랜지스터(432 내지 434)를 포함한다. 회로(431)는, 도 1a에서 나타낸 회로(101)에 상당한다. 트랜지스터(432 및 433)는, 도 1a에서 나타낸 트랜지스터(102)에 상당한다. 트랜지스터(434)는, 도 1a에서 나타낸 트랜지스터(103)에 상당한다.

시프트 레지스터는 복수의 펄스 발생기(430)를 서로 접속시킴으로써 구성될 수 있다.

트랜지스터(432)의 게이트는 트랜지스터(433 및 434)의 게이트에 접속된다. 트랜지스터(432)의 소스 단자는 배선(436)에 접속된다. 트랜지스터(432)의 드레인 단자는 회로(431)에 접속된다. 트랜지스터(433)의 소스 단자는 배선(436)에 접속된다. 트랜지스터(433)의 드레인 단자는 회로(431) 및 배선(445)에 접속된다. 트랜지스터(434)의 소스 단자는 배선(437)에 접속된다. 트랜지스터(434)의 드레인 단자는 회로(431) 및 배선(444)에 접속된다.

회로(431)는, 트랜지스터(446 내지 453)를 더 포함한다. 구체적으로, 트랜지스터(446)의 게이트는 배선(438)에 접속된다. 트랜지스터(446)의 소스 단자는 트랜지스터(432)의 드레인 단자에 접속된다. 트랜지스터(446)의 드레인 단자는 배선(435)에 접속된다. 트랜지스터(447)의 게이트는 배선(439)에 접속된다. 트랜지스터(447)의 소스 단자는 트랜지스터(432 내지 434)의 게이트에 접속된다. 트랜지스터(447)의 드레인 단자는 배선(435)에 접속된다. 트랜지스터(448)의 게이트는 배선(440)에 접속된다. 트랜지스터(448)의 소스 단자는 트랜지스터(432 내지 434)의 게이트에 접속된다. 트랜지스터(448)의 드레인 단자는 배선(435)에 접속된다. 트랜지스터(449)의 게이트는 배선(438)에 접속된다. 트랜지스터(449)의 소스 단자는 배선(436)에 접속된다. 트랜지스터(449)의 드레인 단자는 트랜지스터(432 내지 434)의 게이트에 접속된다. 트랜지스터(450)의 게이트는 배선(435)에 접속된다. 트랜지스터(450)의 소스 단자 및 드레인 단자 중 한쪽은 트랜지스터(446)의 소스 단자 및 트랜지스터(432)의 드레인 단자에 접속된다. 트랜지스터(450)의 소스 단자 및 드레인 단자 중 다른 쪽은 트랜지스터(451)의 게이트에 접속된다. 트랜지스터(451)의 소스 단자는 배선(445)에 접속된다. 트랜지스터(451)의 드레인 단자는 배선(441)에 접속된다. 트랜지스터(452)의 게이트는 배선(435)에 접속된다. 트랜지스터(452)의 소스 단자 및 드레인 단자 중 한쪽은 트랜지스터(446)의 소스 단자 및 트랜지스터(432)의 드레인 단자에 접속된다. 트랜지스터(452)의 소스 단자 및 드레인 단자 중 다른 쪽은 트랜지스터(453)의 게이트에 접속된다. 트랜지스터(453)의 소스 단자는 배선(444)에 접속된다. 트랜지스터(453)의 드레인 단자는 배선(442)에 접속된다.

트랜지스터(432 내지 434)가 n-채널 트랜지스터인 경우에, 구체적으로, 배선(435)에는 전위 VDD가 인가되고, 배선(436)에는 전위 VSS가 인가되며, 배선(437)에는 전위 VEE가 인가된다. 배선(438 내지 442)에는, 도 1a에 나타낸 반도체 장치(100)에 있어서의 전위 Vin 이외에, 클럭 신호 등의 각종 신호의 전위가 인가된다. 배선(444) 및 배선(445)으로부터, 전위 GOUT 및 전위 SROUT가 각각 출력된다.

도 10에 나타낸 펄스 발생기(430)에 있어서, 상기 구조는, 출력측 트랜지스터(434)의 게이트와 소스 단자를 전기적으로 서로 분리할 수 있다. 따라서, 트랜지스터(434)가 노멀리 온이고 따라서 트랜지스터(434)의 소스 단자에 전위를 공급하기 위한 배선(437)의 전위가 상승하더라도, 트랜지스터(434)는 오프로 되어야 할 때에, 오프로 될 수 있다.

본 실시 형태는, 소정의 다른 실시 형태와 적절히 조합될 수 있다.

(실시 형태 3)

본 발명의 한 실시 형태에 관한 반도체 장치의 하나인 인버터의 구조 예에 대해서 설명한다.

도 11은, 본 발명의 한 실시 형태에 관한 인버터의 일례를 나타낸다. 도 11에 도시하는 인버터(500)는, 회로(501)와 트랜지스터(502 및 503)를 포함한다. 회로(501)는, 도 1a에서 나타낸 회로(101)에 상당한다. 트랜지스터(502)는, 도 1a에서 나타낸 트랜지스터(102)에 상당한다. 트랜지스터(503)는, 도 1a에서 나타낸 트랜지스터(103)에 상당한다.

트랜지스터(502)의 게이트는 배선(509)에 접속된다. 트랜지스터(502)의 소스 단자는 배선(505)에 접속된다. 트랜지스터(502)의 드레인 단자가 회로(501)에 접속된다. 트랜지스터(503)의 게이트는 배선(509)에 접속된다. 트랜지스터(503)의 소스 단자는 배선(506)에 접속된다. 트랜지스터(503)의 드레인 단자는 회로(501) 및 배선(508)에 접속된다.

회로(501)는, 트랜지스터(510 내지 512)와 용량 소자(513)를 더 포함한다. 구체적으로, 트랜지스터(510)의 게이트는 배선(507)에 접속된다. 트랜지스터(510)의 소스 단자는 트랜지스터(502)의 드레인 단자에 접속된다. 트랜지스터(510)의 드레인 단자는 배선(504)에 접속된다. 트랜지스터(511)의 게이트는 배선(504)에 접속된다. 트랜지스터(511)의 소스 단자 및 드레인 단자 중 한쪽은 트랜지스터(510)의 소스 단자 및 트랜지스터(502)의 드레인 단자에 접속된다. 트랜지스터(511)의 소스 단자 및 드레인 단자 중 다른 쪽은 트랜지스터(512)의 게이트에 접속된다. 트랜지스터(512)의 소스 단자는 트랜지스터(503)의 드레인 단자 및 배선(508)에 접속된다. 트랜지스터(512)의 드레인 단자는 배선(504)에 접속된다. 용량 소자(513)의 한쪽의 전극은 트랜지스터(512)의 게이트에 접속된다. 용량 소자(513)의 다른 쪽의 전극은 배선(508)에 접속된다.

트랜지스터(502 및 503)가 n-채널 트랜지스터인 경우에, 구체적으로, 배선(504)에는 전위 VDD가 인가되고, 배선(505)에는 전위 VSS가 인가되며, 배선(506)에는 전위 VEE가 인가된다. 배선(507)에는 클럭 신호의 전위가 인가되고, 배선(509)에는, 도 1a에 나타낸 반도체 장치(100)에 있어서의 전위 Vin이 인가된다. 도 11에서는, 전위 Vin은, 도 2에 나타낸 펄스 발생기(200)에서의 배선(214)로부터 출력되는 전위 SROUT이다. 배선(508)으로부터, 전위 SROUT의 극성을 반전시킴으로써 얻어지는 전위 SROUTb이, 출력된다.

도 11에 도시하는 인버터(500)에 있어서, 상기 구조는, 출력측 트랜지스터(503)의 게이트와 소스 단자를 전기적으로 서로 분리할 수 있다. 따라서, 트랜지스터(503)가 노멀리 온이고 따라서 트랜지스터(503)의 소스 단자에 전위를 공급하기 위한 배선(506)의 전위가 상승하더라도, 트랜지스터(503)는 오프로 되어야 할 때에, 오프로 될 수 있다.

본 실시 형태는, 다른 실시 형태와 적절히 조합될 수 있다.

(실시 형태 4)

EL 표시 장치를 예로 들어서, 본 발명의 한 실시 형태에 관한 반도체 표시 장치에서의 화소와 구동 회로의 단면 구조에 대해서, 도 12를 참조하여 설명한다. 도 12는, 화소(840)와 구동 회로(841)의 단면도를 일례로서 나타낸다.

도 12에 있어서, 화소(840)는, 발광 소자(832)와, 발광 소자(832)에의 전류의 공급을 제어하는 트랜지스터(831)를 포함한다. 화소(840)는, 상기 발광 소자(832) 및 트랜지스터(831) 이외에, 화소(840)에의 화상 신호의 입력을 제어하는 트랜지스터, 및 화상 신호의 전위를 유지하는 용량 소자 등의 각종 반도체 소자를 포함할 수 있다.

또한, 도 12에 있어서, 구동 회로(841)는, 트랜지스터(830)와, 트랜지스터(830)의 게이트 전압을 유지하기 위한 용량 소자(833)를 포함한다. 구체적으로, 트랜지스터(830)는, 구동 회로(841)의 일부인, 시프트 레지스터에 포함된 출력측 트랜지스터에 상당한다. 구동 회로(841)는, 상기 트랜지스터(830) 및 용량 소자(833) 이외에, 트랜지스터 및 용량 소자 등의 각종 반도체 소자를 포함할 수 있다.

트랜지스터(831)는, 절연 표면을 갖는 기판(800) 위에, 게이트로서 기능하는 도전막(816)과, 도전막(816) 위의 게이트 절연막(802)과, 도전막(816)과 중첩되도록 게이트 절연막(802) 위에 위치하는 반도체막(817)과, 소스 단자 및 드레인 단자로서 기능하고, 반도체막(817) 위에 위치하는 도전막(815 및 818)을 포함한다. 도전막(816)은 주사선으로서도 기능한다.

트랜지스터(830)는, 절연 표면을 갖는 기판(800) 위에, 게이트로서 기능하는 도전막(812)과, 도전막(812) 위의 게이트 절연막(802)과, 도전막(812)과 중첩되도록 게이트 절연막(802) 위에 위치하는 반도체막(813)과, 소스 단자 및 드레인 단자로서 기능하고, 반도체막(813) 위에 위치하는 도전막(814 및 819)을 포함한다.

용량 소자(833)는, 절연 표면을 갖는 기판(800) 위에, 도전막(812)과, 도전막(812) 위의 게이트 절연막(802)과, 도전막(812)과 중첩되도록 게이트 절연막(802) 위에 위치하는 도전막(819)을 포함한다.

또한, 도전막(814, 815, 818 및 819) 위에는, 절연막(820 및 821)이, 순차적으로 적층되어 있다. 또한, 절연막(821) 위에는, 양극으로서 기능하는 도전막(822)이 형성되어 있다. 도전막(822)은, 절연막(820 및 821)에 형성된 콘택트 홀(823)을 통해서 도전막(818)에 접속된다.

또한, 도전막(822)의 일부가 노출되는 개구부를 갖는 절연막(824)이, 절연막(821) 위에 제공되어 있다. 도전막(822)의 일부 및 절연막(824) 위에는, EL층(825)과, 음극으로서 기능하는 도전막(826)이, 순차적으로 적층되어 있다. 도전막(822), EL층(825) 및 도전막(826)이 서로 중첩되어 있는 영역은, 발광 소자(832)에 상당한다.

본 발명의 한 실시 형태에서는, 트랜지스터(830) 및 트랜지스터(831)는, 비정질, 미결정, 다결정 또는 단결정 반도체(예를 들면, 실리콘 또는 게르마늄)를 함유하는 반도체막, 또는 와이드 밴드갭 반도체(예를 들면, 산화물 반도체)를 함유하는 반도체막을 각각 포함할 수 있다는 점에 유의해야 한다.

트랜지스터(830 및 831)의 반도체막이, 비정질, 미결정, 다결정 또는 단결정 반도체(예를 들면, 실리콘 또는 게르마늄)를 각각 함유하면, 하나의 도전성을 부여하는 불순물 원소를 상기 반도체막에 첨가함으로써, 소스 단자 및 드레인 단자로서 기능하는 불순물 영역이 형성된다. 예를 들어, 인 또는 비소를 상기 반도체막에 첨가함으로써, n형의 도전성을 갖는 불순물 영역이 형성될 수 있다. 또한 , 예를 들어, 붕소를 상기 반도체막에 첨가함으로써, p형의 도전성을 갖는 불순물 영역이 형성될 수 있다.

트랜지스터(830 및 831)의 반도체막에, 산화물 반도체를 사용하는 경우에, 도펀트가 상기 반도체막에 첨가되어, 소스 단자 또는 드레인 단자로서 기능하는 불순물 영역을 형성할 수 있다. 도펀트는 이온 주입법에 의해 첨가될 수 있다. 도펀트로서는, 예를 들어 헬륨, 아르곤 또는 크세논 등의 희가스; 질소, 인, 비소 또는 안티몬 등의 15족 원자 등이 사용될 수 있다. 예를 들어, 질소가 도펀트로서 사용되는 경우에, 불순물 영역 중의 질소 원자의 농도는, 5×10¹⁹/cm³ 이상, 1×10²²/cm³ 이하인 것이 바람직하다.

실리콘 반도체로서는, 플라즈마 강화 CVD법 등의 기상 성장법 또는 스퍼터링 법으로 형성된 비정질 실리콘; 비정질 실리콘을 레이저 어닐 등의 처리에 의해 결정화하여 얻은 다결정 실리콘; 단결정 실리콘 웨이퍼에 수소 이온 등을 주입해서 단결정 실리콘 웨이퍼의 표층부를 박리하여 얻은 단결정 실리콘 등 중에서 소정의 것을 사용할 수 있다는 점에 유의해야 한다.

산화물 반도체는 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다는 점에 유의해야 한다. 특히, 산화물 반도체는 In과 Zn을 포함하는 것이 바람직하다. 상기 산화물 반도체를 포함하는 트랜지스터의 전기적 특성의 변동을 저감시키기 위한 스테빌라이저로서, In과 Zn 이외에 갈륨(Ga)을 포함하는 것이 바람직하다. 스테빌라이저로서 주석(Sn)을 포함하는 것이 바람직하다. 스테빌라이저로서 하프늄(Hf)을 포함하는 것이 바람직하다. 스테빌라이저로서 알루미늄(Al)을 포함하는 것이 바람직하다.

다른 스테빌라이저로서는, 란탄(La) 등의 란타노이드, 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb) 또는 루테튬(Lu) 중 하나 이상의 종이 포함될 수 있다.

예를 들어, 산화물 반도체로서는, 산화인듐; 산화주석; 산화아연; 2원계 금속 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물 또는 In-Ga계 산화물; 3원계 금속 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물 또는 In-Lu-Zn계 산화물; 또는 4원계 금속 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물 또는 In-Hf-Al-Zn계 산화물을 사용할 수 있다. 상기 산화물 반도체는 규소를 포함할 수 있다.

예를 들어, In-Ga-Zn계 산화물은, In, Ga 및 Zn을 포함하는 산화물을 의미하며, In, Ga 및 Zn의 비율에는 제한이 없음에 유의해야 한다. 또한, In-Ga-Zn계 산화물은, In, Ga 및 Zn 이외의 금속 원소를 포함할 수 있다. In-Ga-Zn계 산화물은, 무전계 시에 저항이 충분히 높고 오프 전류는 충분히 작아질 수 있다. 또한, 이동도가 높기 때문에, In-Ga-Zn계 산화물은, 반도체 장치에 사용된 반도체 재료에 적합하다.

예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자비를 갖는 In-Ga-Zn계 산화물, 또는 그 조성이 상기 조성의 근방인 산화물을 사용할 수 있다. 대안적으로, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자비를 갖는 In-Sn-Zn계 산화물, 또는 그 조성이 상기 조성의 근방인 산화물을 사용하는 것이 바람직하다.

예를 들어, In-Sn-Zn계 산화물에서는, 비교적 용이하게 높은 이동도가 얻어질 수 있다. 그러나, In-Ga-Zn계 산화물에서도, 벌크내 결함 밀도를 저감함으로써 이동도를 높일 수 있다.

전자 공여체(도너)로서의 역할을 하는 수분 또는 수소 등의 불순물의 저감, 및 산소 결손의 저감에 의해 얻어진 고순도화된 산화물 반도체(purified oxide semiconductor: 정제된 산화물 반도체)는, 진성(i형) 또는 사실상 진성 반도체라는 점에 유의해야 한다. 따라서, 상기 산화물 반도체를 포함하는 트랜지스터는, 오프 전류가 현저하게 낮다. 또한, 산화물 반도체의 밴드 갭은, 2 eV 이상, 바람직하게는 2.5 eV 이상, 더 바람직하게는 3 eV이상이다. 수분 또는 수소 등의 불순물 농도가 충분히 저감되고, 산소 결손이 저감됨으로써 고순도화된 산화물 반도체막을 사용함으로써, 트랜지스터의 오프 전류가 감소될 수 있다.

구체적으로, 다양한 실험이, 고순도화된 산화물 반도체를 반도체막 용도로 포함하는 트랜지스터의 낮은 오프 전류를 입증할 수 있다. 예를 들어, 소자의 채널 폭이 1×10⁶μm이고 채널 길이가 10μm이더라도, 소스 단자와 드레인 단자 간의 전압(드레인 전압)이 1 V로부터 10 V까지의 범위에서, 오프 전류는, 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10^-13 A 이하일 수 있다. 이 경우, 트랜지스터의 채널 폭에서 규격화된 오프 전류는, 100 zA/μm 이하인 것을 알 수 있다. 또한, 용량 소자와 트랜지스터가 서로 접속되고, 용량 소자에 유입 또는 용량 소자로부터 유출되는 전하가 트랜지스터에 의해 제어되는 회로를 사용하여, 오프 전류가 측정되었다. 이러한 측정으로, 고순도화된 산화물 반도체막은 상기 트랜지스터의 채널 형성 영역에 사용되고, 용량 소자의 단위 시간당의 전하량의 변화로부터 트랜지스터의 오프 전류가 측정되었다. 그 결과, 트랜지스터의 소스 단자와 드레인 단자 간의 전압이 3 V인 경우에, 몇십 yA/μm의 더 낮은 오프 전류가 얻어지는 것을 알 수 있다. 따라서, 고순도화된 산화물 반도체막을 채널 형성 영역 용도로 포함하는 트랜지스터는, 결정성 실리콘 트랜지스터보다 매우 낮은 오프 전류를 갖는다.

달리 명시되지 않는 한, 본 명세서에서, n-채널 트랜지스터의 오프 전류는, 드레인 단자의 전위가 소스 단자의 전위 또는 게이트의 전위보다도 높은 상태에서, 소스 단자의 전위를 기준으로 사용했을 경우에 게이트의 전위가 0 V 이하일 때에, 소스 단자와 드레인 단자 사이에 흐르는 전류라는 점에 유의해야 한다. 대안적으로, 본 명세서에서, p-채널 트랜지스터의 오프 전류는, 드레인 단자의 전위가 소스 단자의 전위 또는 게이트의 전위보다도 낮은 상태에서, 소스 단자의 전위를 기준으로 사용했을 경우에 게이트의 전위가 0 V 이상일 때에, 소스 단자와 드레인 단자 사이에 흐르는 전류이다.

예를 들어, 산화물 반도체막은, In(인듐), Ga(갈륨) 및 Zn(아연)을 포함하는 타겟을 사용하는 스퍼터링법에 의해 형성될 수 있다. In-Ga-Zn계 산화물 반도체막을 스퍼터링법으로 형성하는 경우에, 바람직하게는 원자수비가 In:Ga:Zn=1:1:1, 4:2:3, 3:1:2, 1:1:2, 2:1:3 또는 3:1:4인 In-Ga-Zn계 산화물의 타겟을 사용한다. 상술한 원자수비를 갖는 In-Ga-Zn계 산화물의 타겟을 사용해서 산화물 반도체막을 형성하면, 다결정 또는 후술될 c축 배향 결정(c-axis-aligned crystal: CAAC) OS가 쉽게 형성된다. In, Ga 및 Zn을 포함하는 타겟의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 100% 미만이다. 충전율이 높은 타겟을 사용함으로써, 조밀한 산화물 반도체막이 형성된다.

In-Zn계 재료가 산화물 반도체에 사용되는 경우에, 사용된 타겟은 원자수비가 In:Zn=50:1 내지 1:2(몰수비로 환산하면, In₂O₃:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(몰수비로 환산하면, In₂O₃:ZnO=10:1 내지 1:2), 더욱 바람직하게는 In:Zn=1.5:1 내지 15:1(몰수비로 환산하면, In₂O₃:ZnO=3:4 내지 15:2)이다. 예를 들어, In-Zn계 산화물을 사용하여 형성된 산화물 반도체막의 성막에 사용된 타겟은, 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y이다. Zn의 비율을 상기 범위 내에 유지함으로써, 이동도가 증가될 수 있다.

구체적으로, 산화물 반도체막은, 감압 상태로 유지된 처리실 내에 기판을 유지하고, 처리실 내의 잔류 수분을 제거하며, 수소 및 수분이 제거된 스퍼터 가스를 도입하고, 상기 타겟을 사용하는 방식으로 성막될 수 있다. 성막 시에, 기판 온도는 100℃ 내지 600℃, 바람직하게는 200℃ 내지 400℃일 수 있다. 기판을 가열하면서 산화물 반도체막을 성막함으로써, 성막된 산화물 반도체막에 포함된 불순물의 농도는 저감될 수 있다. 또한, 스퍼터링에 의한 손상이 경감될 수 있다. 처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 사용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프 또는 티타늄 서브리메이션 펌프를 사용하는 것이 바람직하다. 배기 수단으로서는, 콜드 트랩을 첨가한 터보 펌프가 사용될 수 있다. 예를 들어, 수소 원자, 물 등의 수소 원자를 포함하는 화합물(바람직하게는, 탄소 원자를 포함하는 화합물) 등이, 크라이오 펌프를 사용해서 처리실로부터 배기된다. 따라서, 처리실에서 성막된 산화물 반도체막에 포함된 불순물의 농도가 저감될 수 있다.

스퍼터링 등에 의해 형성된 산화물 반도체막이, 불순물로서의 수분 또는 수소(수산기를 포함)를 대량으로 포함하는 경우가 있다는 점에 유의해야 한다. 수분 또는 수소는 도너 준위를 형성하기 쉽기 때문에, 산화물 반도체에 있어서는 불순물로서의 역할을 한다. 따라서, 본 발명의 한 실시 형태에서는, 산화물 반도체막 내의 수분 또는 수소 등의 불순물을 저감하기 위해서(탈수화 또는 탈수소화하기 위해서), 감압 분위기 하에서, 질소, 희가스 등의 불활성 가스 분위기 하에서, 산소 가스 분위기 하에서, 또는 초 건조 공기(캐비티 링 다운 레이저 분광법(CRDS) 방식의 노점계에 의해 측정이 실행되는 경우에, 수분량이 20 ppm(노점 환산으로, -55℃) 이하, 바람직하게는 1 ppm 이하, 더 바람직하게는 10 ppb 이하) 분위기 하에서, 산화물 반도체막은 가열 처리된다.

산화물 반도체막에 가열 처리를 행함으로써, 산화물 반도체막 내의 수분 또는 수소를 탈리시킬 수 있다. 구체적으로는, 250℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 왜곡점 미만의 온도에서 가열 처리가 행해질 수 있다. 예를 들어, 500℃에서, 대략 3 내지 6분 동안 가열 처리가 행해질 수 있다. 가열 처리에 RTA법을 사용하면, 단시간에 탈수화 또는 탈수소화를 행할 수 있기 때문에, 유리 기판의 왜곡점보다 높은 온도에서도 처리될 수 있다.

상기 가열 처리는, 산화물 반도체막으로부터 산소를 탈리시켜, 산화물 반도체막 내에 산소 결손이 발생되게 하는 경우가 있다는 점에 유의해야 한다. 따라서, 본 발명의 한 실시 형태에서는, 게이트 절연막 등의, 산화물 반도체막과 접하는 절연막으로서는, 산소를 포함하는 절연막을 사용한다. 그 다음, 산소를 포함하는 절연막을 형성한 후, 가열 처리를 실행함으로써, 상기 절연막으로부터 산화물 반도체막에 산소가 제공되도록 한다. 이러한 구조에 의해, 도너로서의 역할을 하는 산소 결손을 저감할 수 있고, 산화물 반도체막에 포함된 산화물 반도체의 화학양론적 비율을 만족시킬 수 있다. 산화물 반도체막 내의 산소의 비율이 화학양론적 비율보다 높은 것이 바람직하다. 그 결과, 산화물 반도체막은 사실상 진성일 수 있고, 산소 결손에 의한 트랜지스터의 전기적 특성의 변동이 경감될 수 있는데, 이는 전기적 특성의 향상을 실현할 수 있게 한다.

산소를 산화물 반도체막에 제공하기 위한 가열 처리는, 질소, 초 건조 공기 또는 희가스(예를 들면, 아르곤 또는 헬륨)의 분위기 하에서, 바람직하게는 200℃ 내지 400℃, 예를 들어 250 ℃ 내지 350 ℃에서 행해진다는 점에 유의해야 한다. 상기 가스 내의 물의 함유량이 20 ppm 이하, 바람직하게는 1 ppm 이하, 더 바람직하게는 10 ppb 이하인 것이 바람직하다.

산화물 반도체는, 비정질 또는 결정성일 수 있다. 후자의 경우, 산화물 반도체는, 단결정 또는 다결정일 수 있고, 산화물 반도체의 일부분이 결정성인 구조를 가질 수 있고, 결정성 부분을 포함하는 비정질 구조를 가질 수 있고, 또는 비 비정질 일 수 있다. 산화물 반도체의 일부분이 결정성인 구조의 일례로서, ab면, 표면 또는 계면에 수직인 방향으로부터 볼 때 삼각 형상 또는 육각 형상의 원자 배열을 갖는 c축 배향의 결정을 포함하는 산화물(c축 배향 결정성 산화물 반도체(CAAC-OS)라고도 함)이 사용될 수 있다. 결정에 있어서는, c축에 수직인 방향으로부터 볼 때 금속 원자가 층상으로 또는 금속 원자와 산소 원자가 층상으로 배열되어 있고, ab면에 있어서는 a축 또는 b축의 방향이 변한다(결정이 c축을 중심으로 회전한다).

넓은 의미에서는, CAAC-OS는, ab면에 수직인 방향으로부터 볼 때, 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 갖고, c축 방향에 수직인 방향으로부터 볼 때, 금속 원자가 층상으로 또는 금속 원자와 산소 원자가 층상으로 배열되어 있는 상을 포함하는 비 단결정 산화물을 의미한다.

CAAC-OS는 단결정은 아니지만, CAAC-OS가 비정질 성분만으로 구성되는 것을 의미하지는 않는다. CAAC-OS는 결정 부분을 포함하지만, 하나의 결정 부분과 다른 하나의 결정 부분 간의 경계가 명확하지 않은 것도 있다.

질소는, CAAC-OS 내에 포함된 산소의 일부를 대체할 수 있다. CAAC-OS 내에 포함된 결정 부분의 c축은, 일정한 방향(예를 들어, CAAC-OS가 형성되는 기판의 표면 또는 CAAC-OS의 표면에 수직인 방향)으로 정렬될 수 있다. 대안적으로, CAAC-OS 내에 포함된 결정 부분의 ab면의 법선은, 일정한 방향(예를 들어, CAAC-OS가 형성되는 기판의 표면 또는 CAAC-OS의 표면에 수직인 방향)으로 정렬될 수 있다.

CAAC-OS는, 그 조성 등에 따라 가시광을 투과하거나 투과하지 않는다.

이러한 CAAC-OS의 예로서는, 막 형상으로 형성되고, 막의 표면 또는 지지 기판의 표면에 수직인 방향으로부터 볼 때 삼각형 또는 육각형의 원자 배열을 가지며, 그 막의 단면을 관찰하면 금속 원자가 층상으로 또는 금속 원자와 산소 원자 (또는 질소 원자)가 층상으로 정렬되어 있는 결정이 있다.

다음에, 본 발명에 따른 반도체 장치 내에 포함된 트랜지스터의 구체적인 구조의 일례에 대해서 설명한다.

도 13a에 나타내는 트랜지스터는, 채널 에치 구조(channel-etched structure)의 보텀 게이트형 트랜지스터이다.

도 13a에 나타내는 트랜지스터는, 절연 표면 위에 형성된 게이트 전극(게이트)(1602), 게이트 전극(1602) 위의 게이트 절연막(1603), 게이트 절연막(1603) 위에서 게이트 전극(1602)과 중첩되어 있는 반도체막(1604), 및 반도체막(1604) 위에 형성된 도전막(1605 및 1606)을 포함한다. 트랜지스터는, 반도체막(1604) 및 도전막(1605 및 1606) 위에 형성된 절연막(1607)을 더 포함할 수 있다.

도 13a에 나타낸 트랜지스터는, 반도체막(1604)과 중첩되는 위치에 있어서 절연막(1607) 위에 형성된 백 게이트 전극을 더 포함할 수 있다는 점에 유의해야 한다.

도 13b에 나타내는 트랜지스터는 채널 보호 구조의 보텀 게이트형 트랜지스터이다.

도 13b에 나타내는 트랜지스터는, 절연 표면 위에 형성된 게이트 전극(1612), 게이트 전극(1612) 위의 게이트 절연막(1613), 게이트 절연막(1613) 위에서 게이트 전극(1612)과 중첩되어 있는 반도체막(1614), 반도체막(1614) 위에 형성된 채널 보호막(1618), 및 반도체막(1614) 위에 형성된 도전막(1615 및 1616)을 포함한다. 트랜지스터는, 채널 보호막(1618) 및 도전막(1615 및 1616) 위에 형성된 절연막(1617)을 더 포함할 수 있다.

도 13b에 나타낸 트랜지스터는, 반도체막(1614)과 중첩되는 위치에 있어서 절연막(1617) 위에 형성된 백 게이트 전극을 더 포함할 수 있다는 점에 유의해야 한다.

채널 보호막(1618)은, 채널 형성 영역으로서의 역할을 하는 반도체막(1614)의 부분이, 후속 공정에서 손상되는 것, 예를 들면 에칭 시의 플라즈마 또는 에칭제에 의해 두께가 감소되는 것을 방지할 수 있다. 따라서, 트랜지스터의 신뢰성이 향상될 수 있다.

도 13c에 나타내는 트랜지스터는, 보텀 콘택트 구조의 보텀 게이트형 트랜지스터이다.

도 13c에 나타내는 트랜지스터는, 절연 표면 위의 게이트 전극(1622), 게이트 전극(1622) 위의 게이트 절연막(1623), 게이트 절연막(1623) 위의 도전막(1625 및 1626), 및 게이트 절연막(1623) 위에서 게이트 전극(1622)과 중첩되어 있고, 도전막(1625 및 1626) 위에 형성된 반도체막(1624)을 포함한다. 또한, 트랜지스터는, 도전막(1625 및 1626) 및 반도체막(1624) 위에 형성된 절연막(1627)을 포함할 수 있다.

도 13c에 나타낸 트랜지스터는, 반도체막(1624)과 중첩되는 위치에 있어서 절연막(1627) 위에 형성된 백 게이트 전극을 더 포함할 수 있다는 점에 유의해야 한다.

도 13d에 나타내는 트랜지스터는, 보텀 콘택트 구조의 톱 게이트형 트랜지스터이다.

도 13d에 나타내는 트랜지스터는, 절연 표면 위의 도전막(1645 및 1646), 도전막(1645 및 1646) 위의 반도체막(1644), 반도체막(1644) 위에 형성된 게이트 절연막(1643), 및 게이트 절연막(1643) 위에서 반도체막(1644)과 중첩되어 있는 게이트 전극(1642)을 포함한다. 또한, 트랜지스터는, 게이트 전극(1642) 위에 형성된 절연막(1647)을 포함할 수 있다.

본 실시 형태는, 다른 실시 형태와 적절히 조합될 수 있다.

(실시 형태 5)

도 14는, 반도체 표시 장치의 한 실시 형태에 상당하는 패널의 일례에 대해서 설명한다. 도 14에 도시하는 패널은, 기판(700), 및 기판(700) 위의 화소부(701), 신호선 구동 회로(702), 주사선 구동 회로(703) 및 단자(704)를 포함한다.

화소부(701)는 복수의 화소를 포함한다. 각 화소는, 표시 소자, 및 표시 소자의 동작을 제어하는 하나 이상의 트랜지스터를 포함한다. 주사선 구동 회로(703)는, 각 화소에 접속된 주사선에의 전위의 공급을 제어함으로써 화소부(701) 내의 화소를 선택한다. 신호선 구동 회로(702)는, 주사선 구동 회로(703)에 의해 선택된 화소에의 화상 신호의 공급을 제어한다.

도 14에 도시하는 패널에서는, 주사선 구동 회로(703)로서, 본 발명의 한 실시 형태에 관한 시프트 레지스터가 사용된다. 도 14에서는, 전위 VEE, 전위 VSS 및 전위 VDD가 단자(704)를 통해 주사선 구동 회로(703)에 인가된다.

주사선은 복수의 화소에 접속되어 있기 때문에, 큰 전류 공급 능력이 요구된다. 본 발명의 한 실시 형태에 관한 시프트 레지스터를 사용해서 주사선에 전위가 공급되면, 주사선에 인가된 전위의 진폭이 작아지는 것을 방지할 수 있다. 따라서, 주사선에 인가된 신호의 작은 진폭으로 인한 화소부(701)에 있어서의 표시 불량이 저감되어, 고화질 화상을 표시할 수 있다.

본 실시 형태에서는, 본 발명의 한 실시 형태에 관한 시프트 레지스터가 주사선 구동 회로(703)로서 사용되지만; 본 발명의 한 실시 형태에 관한 시프트 레지스터는 신호선 구동 회로(702)로서 사용될 수 있다.

본 실시 형태는, 다른 실시 형태와 적절히 조합될 수 있다.

(실시 형태 6)

본 발명의 한 실시 형태에 관한 반도체 장치는, 표시 기기, 퍼스널 컴퓨터, 또는 기록 매체를 구비한 화상 재생 장치(대표적으로는, 디지털 다기능 디스크(Digital Versatile Disc: DVD) 등의 기록 매체의 내용을 재생하고, 재생된 화상을 표시하는 디스플레이를 갖는 장치)에 사용될 수 있다. 또한, 본 발명의 한 실시 형태에 관한 반도체 장치를 포함할 수 있는 전자 기기로서는, 휴대 전화, 게임기(휴대형 게임기를 포함), 휴대 정보 단말기, 전자 서적, 비디오 카메라와 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(예를 들면, 카 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동판매기 등을 들 수 있다. 도 15a 내지 도 15e는, 이들 전자 기기의 구체예를 도시한다.

도 15a는 휴대형 게임기인데, 이는 하우징(5001), 하우징(5002), 표시부(5003), 표시부(5004), 마이크로폰(5005), 스피커(5006), 조작 키(5007), 스타일러스(5008) 등을 포함한다. 휴대형 게임기의 구동 회로로서, 본 발명의 한 실시 형태에 관한 반도체 장치를 사용함으로써, 소비 전력이 낮고, 동작이 안정된 휴대형 게임기를 제공할 수 있다. 표시부(5003 또는 5004)로서, 본 발명의 한 실시 형태에 관한 반도체 장치를 사용함으로써, 고화질의 휴대형 게임기를 제공할 수 있다. 도 15a에 나타낸 휴대형 게임기는, 2개의 표시부(5003 및 5004)를 갖고 있지만, 휴대형 게임기에 포함된 표시부의 수는, 이것에 한정되지 않는다는 점에 유의해야 한다.

도 15b는 표시 기기인데, 이는 하우징(5201), 표시부(5202), 지지대(5203) 등을 포함한다. 표시 기기의 구동 회로로서, 본 발명의 한 실시 형태에 관한 반도체 장치를 사용함으로써, 소비 전력이 낮고, 동작이 안정된 표시 기기를 제공할 수 있다. 표시부(5202)로서, 본 발명의 한 실시 형태에 관한 반도체 표시 장치를 사용함으로써, 고화질의 표시 기기를 제공할 수 있다. 표시 기기는, 퍼스널 컴퓨터용, TV 방송 수신용, 및 광고 표시용 표시 기기 등의, 정보 표시용의 모든 표시 기기를 의미한다는 점에 유의해야 한다.

도 15c는, 노트북형 퍼스널 컴퓨터(laptop)를 도시하는데, 이는 하우징(5401), 표시부(5402), 키보드(5403) 및 포인팅 디바이스(5404) 등을 포함한다. 노트북형 퍼스널 컴퓨터의 구동 회로로서, 본 발명의 한 실시 형태에 관한 반도체 장치를 사용함으로써, 소비 전력이 낮고, 동작이 안정된 노트북형 퍼스널 컴퓨터를 제공할 수 있다. 표시부(5402)로서, 본 발명의 한 실시 형태에 관한 반도체 표시 장치를 사용함으로써, 고화질의 노트북형 퍼스널 컴퓨터를 제공할 수 있다.

도 15d는 휴대 정보 단말기를 도시하는데, 이는 제1 하우징(5601), 제2 하우징(5602), 제1 표시부(5603), 제2 표시부(5604), 접속부(5605), 조작 키(5606) 등을 포함한다. 제1 표시부(5603)는 제1 하우징(5601) 내에 제공되어 있고, 제2 표시부(5604)는 제2 하우징(5602) 내에 제공되어 있다. 제1 하우징(5601)과 제2 하우징(5602)은, 접속부(5605)에 의해 서로 접속되고, 제1 하우징(5601)과 제2 하우징(5602) 사이의 각도는, 접속부(5605)에 의해 변경될 수 있다. 제1 표시부(5603)에 있어서의 영상은, 접속부(5605)에 있어서의 제1 하우징(5601)과 제2 하우징(5602) 사이의 각도에 따라, 전환될 수 있다. 제1 표시부(5603) 및 제2 표시부(5604) 중 적어도 하나로서, 위치 입력 기능이 부가된 반도체 표시 장치가 사용될 수 있다. 위치 입력 기능은, 반도체 표시 장치에 터치 패널을 제공함으로써 부가될 수 있다는 점에 유의해야 한다. 대안적으로, 위치 입력 기능은, 포토 센서라고도 불리는 광전 변환 소자를 반도체 표시 장치의 화소부에 제공함으로써 부가될 수 있다. 휴대 정보 단말기의 구동 회로로서, 본 발명의 한 실시 형태에 관한 반도체 장치를 사용함으로써, 소비 전력이 낮고, 동작이 안정된 휴대 정보 단말기를 제공할 수 있다. 제1 표시부(5603) 또는 제2 표시부(5604)로서, 본 발명의 한 실시 형태에 관한 반도체 표시 장치를 사용함으로써, 고화질의 휴대 정보 단말기를 제공할 수 있다.

도 15e는 휴대 전화이며, 이는 하우징(5801), 표시부(5802), 음성 입력부(5803), 음성 출력부(5804), 조작 키(5805), 수광부(5806) 등을 포함한다. 수광부(5806)에서 수신한 광은 전기 신호로 변환되어, 외부의 화상을 도입할 수 있다. 휴대 전화의 구동 회로로서, 본 발명의 한 실시 형태에 관한 반도체 장치를 사용함으로써, 소비 전력이 낮고, 동작이 안정된 휴대 전화를 제공할 수 있다. 표시부(5802)로서, 본 발명의 한 실시 형태에 관한 반도체 표시 장치를 사용함으로써, 고화질의 휴대 전화를 제공할 수 있다.

본 실시 형태는, 다른 실시 형태와 적절히 조합될 수 있다.

100: 반도체 장치
101: 회로
102: 트랜지스터
103: 트랜지스터
104: 배선
105: 배선
106: 배선
107: 배선
108: 배선
109: 트랜지스터
110: 용량 소자
200: 펄스 발생기
200_1 내지 200_y: 펄스 발생기
201: 회로
202: 트랜지스터
203: 트랜지스터
204: 트랜지스터
205: 배선
206: 배선
207: 배선
208: 배선
209: 배선
210: 배선
211: 배선
212: 배선
213: 배선
214: 배선
215: 트랜지스터
216: 트랜지스터
217: 트랜지스터
218: 트랜지스터
219: 트랜지스터
220: 트랜지스터
221: 트랜지스터
222: 트랜지스터
223: 트랜지스터
224: 용량 소자
225: 용량 소자
230: 저항
231: 저항
232: 실선
233: 실선
300: 펄스 발생기
301: 회로
302: 트랜지스터
303: 트랜지스터
304: 트랜지스터
305: 배선
306: 배선
307: 배선
308: 배선
309: 배선
310: 배선
311: 배선
312: 배선
313: 배선
314: 배선
315: 트랜지스터
316: 트랜지스터
317: 트랜지스터
318: 트랜지스터
319: 트랜지스터
320: 트랜지스터
330: 펄스 발생기
331: 회로
332: 트랜지스터
333: 트랜지스터
334: 트랜지스터
335: 배선
336: 배선
337: 배선
338: 배선
339: 배선
340: 배선
341: 배선
342: 배선
343: 배선
344: 배선
345: 배선
346: 트랜지스터
347: 트랜지스터
348: 트랜지스터
349: 트랜지스터
350: 트랜지스터
351: 트랜지스터
352: 트랜지스터
360: 펄스 발생기
361: 회로
362: 트랜지스터
363: 트랜지스터
364: 트랜지스터
365: 배선
366: 배선
367: 배선
368: 배선
369: 배선
370: 배선
371: 배선
372: 배선
374: 배선
375: 배선
376: 트랜지스터
377: 트랜지스터
378: 트랜지스터
379: 트랜지스터
380: 트랜지스터
381: 트랜지스터
382: 트랜지스터
400: 펄스 발생기
401: 회로
402: 트랜지스터
403: 트랜지스터
404: 트랜지스터
405: 배선
406: 배선
407: 배선
408: 배선
409: 배선
410: 배선
411: 배선
412: 배선
414: 배선
415: 배선
416: 트랜지스터
417: 트랜지스터
418: 트랜지스터
419: 트랜지스터
420: 트랜지스터
421: 트랜지스터
422: 트랜지스터
423: 트랜지스터
430: 펄스 발생기
431: 회로
432: 트랜지스터
433: 트랜지스터
434: 트랜지스터
435: 배선
436: 배선
437: 배선
438: 배선
439: 배선
440: 배선
441: 배선
442: 배선
444: 배선
445: 배선
446: 트랜지스터
447: 트랜지스터
448: 트랜지스터
449: 트랜지스터
450: 트랜지스터
451: 트랜지스터
452: 트랜지스터
453: 트랜지스터
500: 인버터
501: 회로
502: 트랜지스터
503: 트랜지스터
504: 배선
505: 배선
506: 배선
507: 배선
508: 배선
509: 배선
510: 트랜지스터
511: 트랜지스터
512: 트랜지스터
513: 용량 소자
700: 기판
701: 화소부
702: 신호선 구동 회로
703: 주사선 구동 회로
704: 단자
800: 기판
802: 게이트 절연막
812: 도전막
813: 반도체막
814: 도전막
815: 도전막
816: 도전막
817: 반도체막
818: 도전막
819: 도전막
820: 절연막
821: 절연막
822: 도전막
823: 콘택트 홀
824: 절연막
825: EL층
826: 도전막
830: 트랜지스터
831: 트랜지스터
832: 발광 소자
833: 용량 소자
840: 화소
841: 구동 회로
1602: 게이트 전극
1603: 게이트 절연막
1604: 반도체막
1605: 도전막
1606: 도전막
1607: 절연막
1612: 게이트 전극
1613: 게이트 절연막
1614: 반도체막
1615: 도전막
1616: 도전막
1617: 절연막
1618: 채널 보호막
1622: 게이트 전극
1623: 게이트 절연막
1624: 반도체막
1625: 도전막
1626: 도전막
1627: 절연막
1642: 게이트 전극
1643: 게이트 절연막
1644: 반도체막
1645: 도전막
1646: 도전막
1647: 절연막
5001: 하우징
5002: 하우징
5003: 표시부
5004: 표시부
5005: 마이크로폰
5006: 스피커
5007: 조작 키
5008: 스타일러스
5201: 하우징
5202: 표시부
5203: 지지대
5401: 하우징
5402: 표시부
5403: 키보드
5404: 포인팅 디바이스
5601: 제1 하우징
5602: 제2 하우징
5603: 제1 표시부
5604: 제2 표시부
5605: 접속부
5606: 조작 키
5801: 하우징
5802: 표시부
5803: 음성 입력부
5804: 음성 출력부
5805: 조작 키
5806: 수광부
본 출원은 2011년 8월 29일에 일본 특허청에 출원된 일본 특허 출원 제2011-185614호에 기초하고, 그 전체 내용은 본원에 참고로 인용된다.

Claims

반도체 장치로서,
제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터, 및 제7 트랜지스터를 포함하는 펄스 출력 회로를 포함하고,
상기 제1 트랜지스터의 소스 또는 드레인 중 한쪽은, 제1 배선에 전기적으로 접속되고,
상기 제1 트랜지스터의 소스 또는 드레인 중 다른 쪽은, 상기 제2 트랜지스터의 소스 또는 드레인 중 한쪽과 제2 배선에 전기적으로 접속되고,
상기 제2 트랜지스터의 소스 또는 드레인 중 다른 쪽은, 제3 배선에 전기적으로 접속되어 있고,
상기 제3 트랜지스터의 소스 또는 드레인 중 한쪽은, 상기 제1 배선에 전기적으로 접속되어 있고,
상기 제3 트랜지스터의 소스 또는 드레인 중 다른 쪽은, 상기 제4 트랜지스터의 소스 또는 드레인 중 한쪽에 전기적으로 접속되고,
상기 제4 트랜지스터의 소스 또는 드레인 중 다른 쪽은, 제4 배선에 전기적으로 접속되고,
상기 제5 트랜지스터의 소스 또는 드레인 중 한쪽은, 상기 제4 배선에 전기적으로 접속되고,
상기 제5 트랜지스터의 소스 또는 드레인 중 다른 쪽은, 상기 제7 트랜지스터의 소스 또는 드레인 중 한쪽에 접속되고,
상기 제6 트랜지스터의 소스 또는 드레인 중 한쪽은, 상기 제4 배선에 접속되고,
상기 제6 트랜지스터의 소스 또는 드레인 중 다른 쪽은, 상기 제5 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제7 트랜지스터의 소스 또는 드레인 중 다른 쪽은, 제5 배선에 전기적으로 접속되고,
상기 제1 트랜지스터의 게이트는, 상기 제3 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제2 트랜지스터의 게이트는, 상기 제4 트랜지스터의 게이트와 상기 제5 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제6 트랜지스터의 게이트는, 상기 제7 트랜지스터의 게이트에 전기적으로 접속되는, 반도체 장치.