TWI703708B

TWI703708B - 半導體裝置

Info

Publication number: TWI703708B
Application number: TW108116912A
Authority: TW
Inventors: 小山潤
Original assignee: 日商半導體能源研究所股份有限公司
Priority date: 2011-08-29
Filing date: 2012-08-17
Publication date: 2020-09-01
Also published as: KR102313825B1; KR20230078833A; TWI805306B; KR102205238B1; KR102537771B1; JP6005441B2; CN103765776A; KR102162170B1; KR102433272B1; KR20210008927A; TWI668839B; DE112012003576T5; TWI637483B; JP5412000B2; JP2021047420A; KR102094920B1; DE112012003576B4; JP2019113864A; CN106887437A; TW201909384A

Abstract

本發明的目的是提供一種耗電量低且能夠防止輸出的電位的幅度變小的使用單極性電晶體的半導體裝置。一種半導體裝置，包括：具有第一電位的第一佈線；具有第二電位的第二佈線；具有第三電位的第三佈線；極性相同的第一電晶體及第二電晶體；以及選擇是對第一電晶體及第二電晶體的閘極提供第一電位還是對第一電晶體及第二電晶體的閘極提供第三電位以及選擇是否對第一電晶體及第二電晶體的汲極端子提供第一電位的多個第三電晶體。其中，第一電晶體的源極端子與第二佈線連接，並且第二電晶體的源極端子與第三佈線連接。

Description

半導體裝置

本發明關於一種諸如使用單極性電晶體的電路、使用上述電路的半導體顯示裝置等的半導體裝置。

作為液晶顯示裝置、EL顯示裝置等的半導體顯示裝置，為了降低底板(電路基板)的成本，與CMOS相比，較佳為由單極性半導體構成。下記專利文獻1及專利文獻2公開了一種由單極性電晶體構成用於半導體顯示裝置的驅動電路的反相器、移位暫存器等各種電路的技術。

[專利文獻1]日本專利申請公開第2001-325798號公報

[專利文獻2]日本專利申請公開第2010-277652號公報

由於由包括非晶矽或氧化物半導體的電晶體構成的半導體顯示裝置能夠對應第五代(寬1200mm×長1300mm)以上的玻璃基板，因此具有生產率高且成本低的優點。但是，包括非晶矽或氧化物半導體的電晶體通常為單極性並容易變為常導通(normally-on)。並且，在由單極性電晶體構成的電路中，當電晶體為常導通時會發生耗電量增大或被輸出的電位的幅度變小等問題。

例如，在專利文獻2的圖10所記載的電路中，電晶體Q2的源極端子被固定為低電位VSS。在電晶體Q2為常截止(normally-off)的情況下，當電晶體Q2的閘極被施加低電位VSS時電晶體Q2變為非導通狀態(截止)。但是，當電晶體Q2為常導通時，即使電晶體Q2的閘極被施加低電位VSS，以源極端子的電位為基準的閘極與源極端子間的電壓，即，閘極電壓仍高於電晶體Q2的臨界電壓。因此，電晶體Q2不會變為截止而變為導通狀態(導通)。

當電晶體Q2在應該為截止時變為導通時，電路中流過不需要的電流而導致消耗電流增大。並且，由於上述不需要的電流，用來對電路提供電位(例如，專利文獻2的圖10中的低位準的電位VSS或時脈信號CLKA的高位準電位VDD及低位準電位VSS)的佈線中流過的電流增加。並且，由於上述佈線的電阻，被提供電位VDD的佈線的電位下降，而被提供電位VSS的佈線的電位上升。其結果，從電路輸出的電位的幅度小於電位VDD與電位VSS的電位差(理想的電位差)。

尤其是，在半導體顯示裝置的像素部中，當對諸如掃描線或信號線等與多個像素連接的被稱為匯流排的佈線提供從電路輸出的電位時，要求控制從電路輸出電位的電晶體(例如，專利文獻2的圖10中的電晶體Q2)具有較大的電流供給能力。因此，大部分情況下，該電晶體的通道寬度W的值大於電路內其他的電晶體的通道寬度W。但是，電晶體的汲極電流與通道寬度W成正比。因此，當增大常導通電晶體的通道寬度W時，在應該處於截止時該電晶體中流過的電流比其他的電晶體的電流大。因此，電路中流過的不需要的電流增大而容易引起耗電量增大或輸出的電位的幅度變小等現象。

鑒於上述技術背景，本發明的目的之一是提供一種低耗電量的半導體裝置。或者，本發明的目的之一是提供一種能夠防止輸出的電位的幅度變小的半導體裝置。

根據本發明的一個方式的半導體裝置是一種電路，該電路具有多個電晶體，並且藉由使上述多個電晶體分別為導通或截止來選擇高電位和低電位中的任一方的電位進行輸出。並且，在本發明的一個方式中，上述多個電晶體中的對輸出側的電晶體的源極端子提供電位的佈線與對其他的電晶體的源極端子提供電位的佈線不同。並且，當從對其他的電晶體的源極端子提供電位的佈線藉由上述其他的電晶體向輸出側的電晶體的閘極提供電位時，輸出側的電晶體變成截止。

藉由採用上述結構，可以使輸出側的電晶體的閘極與源極端子電分離。因此，即使在輸出側的電晶體為常導通而使用來對該電晶體的源極端子提供電位的佈線的電位發生變化的情況下，用來對該電晶體的閘極提供電位的佈線的電位也不會受上述變化的影響。因此，根據輸出側的電晶體的汲極電流，可以使該電晶體的閘極電壓隨著該電晶體的源極端子的電位變化而逐漸趨近於臨界電壓，即，能夠進行負反饋。因此，即使輸出側的電晶體為常導通，也可以在該電晶體應該為截止的時候使其截止。

本發明的一個方式可以提供一種低耗電量的使用單極性電晶體的半導體裝置。或者，本發明的一個方式可以提供一種能夠防止輸出的電位的幅度變小的半導體裝置。

100‧‧‧半導體裝置

101‧‧‧電路

102‧‧‧電晶體

103‧‧‧電晶體

104‧‧‧佈線

105‧‧‧佈線

106‧‧‧佈線

107‧‧‧佈線

108‧‧‧佈線

109‧‧‧電晶體

110‧‧‧電容元件

200‧‧‧脈衝發生電路

200_1至200_y‧‧‧脈衝發生電路

201‧‧‧電路

202‧‧‧電晶體

203‧‧‧電晶體

204‧‧‧電晶體

205‧‧‧佈線

206‧‧‧佈線

207‧‧‧佈線

208‧‧‧佈線

209‧‧‧佈線

210‧‧‧佈線

211‧‧‧佈線

212‧‧‧佈線

213‧‧‧佈線

214‧‧‧佈線

215‧‧‧電晶體

216‧‧‧電晶體

217‧‧‧電晶體

218‧‧‧電晶體

219‧‧‧電晶體

220‧‧‧電晶體

221‧‧‧電晶體

222‧‧‧電晶體

223‧‧‧電晶體

224‧‧‧電容元件

225‧‧‧電容元件

230‧‧‧電阻

231‧‧‧電阻

232‧‧‧實線

233‧‧‧實線

300‧‧‧脈衝發生電路

301‧‧‧電路

302‧‧‧電晶體

303‧‧‧電晶體

304‧‧‧電晶體

305‧‧‧佈線

306‧‧‧佈線

307‧‧‧佈線

308‧‧‧佈線

309‧‧‧佈線

310‧‧‧佈線

311‧‧‧佈線

312‧‧‧佈線

313‧‧‧佈線

314‧‧‧佈線

315‧‧‧電晶體

316‧‧‧電晶體

317‧‧‧電晶體

318‧‧‧電晶體

319‧‧‧電晶體

320‧‧‧電晶體

330‧‧‧脈衝發生電路

331‧‧‧電路

332‧‧‧電晶體

333‧‧‧電晶體

334‧‧‧電晶體

335‧‧‧佈線

336‧‧‧佈線

337‧‧‧佈線

338‧‧‧佈線

339‧‧‧佈線

340‧‧‧佈線

341‧‧‧佈線

342‧‧‧佈線

343‧‧‧佈線

344‧‧‧佈線

345‧‧‧佈線

346‧‧‧電晶體

347‧‧‧電晶體

348‧‧‧電晶體

349‧‧‧電晶體

350‧‧‧電晶體

351‧‧‧電晶體

352‧‧‧電晶體

360‧‧‧脈衝發生電路

361‧‧‧電路

362‧‧‧電晶體

363‧‧‧電晶體

364‧‧‧電晶體

365‧‧‧佈線

366‧‧‧佈線

367‧‧‧佈線

368‧‧‧佈線

369‧‧‧佈線

370‧‧‧佈線

371‧‧‧佈線

372‧‧‧佈線

374‧‧‧佈線

375‧‧‧佈線

376‧‧‧電晶體

377‧‧‧電晶體

378‧‧‧電晶體

379‧‧‧電晶體

380‧‧‧電晶體

381‧‧‧電晶體

382‧‧‧電晶體

400‧‧‧脈衝發生電路

401‧‧‧電路

402‧‧‧電晶體

403‧‧‧電晶體

404‧‧‧電晶體

405‧‧‧佈線

406‧‧‧佈線

407‧‧‧佈線

408‧‧‧佈線

409‧‧‧佈線

410‧‧‧佈線

411‧‧‧佈線

412‧‧‧佈線

414‧‧‧佈線

415‧‧‧佈線

416‧‧‧電晶體

417‧‧‧電晶體

418‧‧‧電晶體

419‧‧‧電晶體

420‧‧‧電晶體

421‧‧‧電晶體

422‧‧‧電晶體

423‧‧‧電晶體

430‧‧‧脈衝發生電路

431‧‧‧電路

432‧‧‧電晶體

433‧‧‧電晶體

434‧‧‧電晶體

435‧‧‧佈線

436‧‧‧佈線

437‧‧‧佈線

438‧‧‧佈線

439‧‧‧佈線

440‧‧‧佈線

441‧‧‧佈線

442‧‧‧佈線

444‧‧‧佈線

445‧‧‧佈線

446‧‧‧電晶體

447‧‧‧電晶體

448‧‧‧電晶體

449‧‧‧電晶體

450‧‧‧電晶體

451‧‧‧電晶體

452‧‧‧電晶體

453‧‧‧電晶體

500‧‧‧反相器

501‧‧‧電路

502‧‧‧電晶體

503‧‧‧電晶體

504‧‧‧佈線

505‧‧‧佈線

506‧‧‧佈線

507‧‧‧佈線

508‧‧‧佈線

509‧‧‧佈線

510‧‧‧電晶體

511‧‧‧電晶體

512‧‧‧電晶體

513‧‧‧電容元件

700‧‧‧基板

701‧‧‧像素部

702‧‧‧信號線驅動電路

703‧‧‧掃描線驅動電路

704‧‧‧端子

800‧‧‧基板

802‧‧‧閘極絕緣膜

812‧‧‧導電膜

813‧‧‧半導體膜

814‧‧‧導電膜

815‧‧‧導電膜

816‧‧‧導電膜

817‧‧‧半導體膜

818‧‧‧導電膜

819‧‧‧導電膜

820‧‧‧絕緣膜

821‧‧‧絕緣膜

822‧‧‧導電膜

823‧‧‧接觸孔

824‧‧‧絕緣膜

825‧‧‧EL層

826‧‧‧導電膜

830‧‧‧電晶體

831‧‧‧電晶體

832‧‧‧發光元件

833‧‧‧電容元件

840‧‧‧像素

841‧‧‧驅動電路

1602‧‧‧閘極電極

1603‧‧‧閘極絕緣膜

1604‧‧‧半導體膜

1605‧‧‧導電膜

1606‧‧‧導電膜

1607‧‧‧絕緣膜

1612‧‧‧閘極電極

1613‧‧‧閘極絕緣膜

1614‧‧‧半導體膜

1615‧‧‧導電膜

1616‧‧‧導電膜

1617‧‧‧絕緣膜

1618‧‧‧通道保護膜

1622‧‧‧閘極電極

1623‧‧‧閘極絕緣膜

1624‧‧‧半導體膜

1625‧‧‧導電膜

1626‧‧‧導電膜

1627‧‧‧絕緣膜

1642‧‧‧閘極電極

1643‧‧‧閘極絕緣膜

1644‧‧‧半導體膜

1645‧‧‧導電膜

1646‧‧‧導電膜

1647‧‧‧絕緣膜

5001‧‧‧外殼

5002‧‧‧外殼

5003‧‧‧顯示部

5004‧‧‧顯示部

5005‧‧‧麥克風

5006‧‧‧揚聲器

5007‧‧‧操作鍵

5008‧‧‧觸控筆

5201‧‧‧外殼

5202‧‧‧顯示部

5203‧‧‧支架

5401‧‧‧外殼

5402‧‧‧顯示部

5403‧‧‧鍵盤

5404‧‧‧指向裝置

5601‧‧‧第一外殼

5602‧‧‧第二外殼

5603‧‧‧第一顯示部

5604‧‧‧第二顯示部

5605‧‧‧連接部

5606‧‧‧操作鍵

5801‧‧‧外殼

5802‧‧‧顯示部

5803‧‧‧聲音輸入部

5804‧‧‧聲音輸出部

5805‧‧‧操作鍵

5806‧‧‧光接收部

在圖式中：圖1A和1B是示出半導體裝置的結構的圖；圖2是示出脈衝發生電路的構成的圖；圖3是脈衝發生電路的時序圖；圖4是示出移位暫存器的結構的圖；圖5是移位暫存器的時序圖；圖6是第j脈衝發生電路200_j的示意圖；圖7A和7B是說明比較例的脈衝發生電路的結構與電位GROUT的波形的圖；圖8A和8B是示出脈衝發生電路的結構的圖；圖9A和9B是示出脈衝發生電路的結構的圖；圖10是示出脈衝發生電路的結構的圖；圖11是示出反相器的結構的圖；圖12是驅動電路與像素的剖面圖；圖13A至13D是電晶體的剖面圖；圖14是示出面板的結構的圖；圖15A至15E是電子裝置的圖。

下面，參照圖式對本發明的實施方式進行詳細說明。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定於以下所示的實施方式的記載內容中。

另外，本發明可以用來製造如微處理器、影像處理電路、DSP(Digital Signal Processor：數位信號處理器)、微控制器等的積體電路、RF標籤、半導體顯示裝置等任何種類的半導體裝置。液晶顯示裝置、在各像素中具有以有機發光元件(OLED)為代表的發光元件的EL顯示裝置、電子紙、DMD(Digital Micromirror Device：數位微鏡裝置)、PDP(Plasma Display Panel：電漿顯示面板)及FED(Field Emission Display：場致發射顯示器)等以及在驅動電路中具有利用半導體膜的電路元件的其他半導體顯示裝置都包括於半導體顯示裝置的範疇內。

另外，在本說明書中半導體顯示裝置還包括各像素中形成有液晶元件或發光元件等顯示元件的面板以及對該面板安裝了包括控制器的IC等的模組。

實施方式1

圖1A示出根據本發明的一個方式的半導體裝置的電路結構的一個例子。圖1A所示的半導體裝置100包括由多個電晶體構成的電路101、電晶體102及電晶體103。在圖1A所示的半導體裝置100中，至少電晶體102與電晶體103具有相同的極性。圖1A示出電晶體102與電晶體103都為n通道型時的例子。

電路101藉由佈線104及佈線105被提供高位準電位VDD或低位準電位VSS。圖1A示出藉由佈線104電位VDD被提供到電路101，藉由佈線105電位VSS被提供到電路101時的例子。另外，藉由佈線107對電路101提供信號電位Vin。

電晶體102的閘極和汲極端子與電路101連接。電路101根據電位Vin選擇電位VDD和電位VSS中的一方並將其提供到電晶體102的閘極或汲極端子。佈線105的電位VSS被提供到電晶體102的源極端子。

另外，電晶體的源極端子是指作為活性層的一部分的源極區或者與活性層連接的源極電極。同樣地，電晶體的汲極端子是指作為活性層的一部分的汲極區或者與活性層連接的汲極電極。

另外，電晶體103的閘極和汲極端子與電路101連接。電路101根據電位Vin選擇電位VDD和電位VSS中的一方並將其提供到電晶體103的閘極或汲極端子。電晶體103的源極端子藉由佈線106被提供電位VEE。電位VEE是低於電位VDD的低位準電位。並且，較佳為電位VEE為與電位VSS相同的電位或者為高於電位VSS的電位。

此外，關於電晶體所具有的源極端子與汲極端子，其名稱根據電晶體的極性及各電極被提供的電位的高低而調換。一般而言，在n通道型電晶體中，將被提供低電位的電極稱為源極端子，而將被提供高電位的電極稱為汲極端子。另外，在p通道型電晶體中，將被提供低電位的電極稱為汲極端子，而將被提供高電位的電極稱為源極端子。在本說明書中，雖然有時為了方便起見假設源極端子和汲極端子為固定端子來對電晶體的連接關係進行說明，但實際上源極端子和汲極端子的名稱根據上述電位關係而調換。

注意，在本說明書中，連接是指電連接，即，能夠提供或傳送電流、電壓或電位的狀態。因此，連接狀態不一定必須是指直接連接的狀態，還包括以能夠提供或傳送電流、電壓或電位的方式藉由佈線、導電膜、電阻器、二極體、電晶體等的元件間接連接的狀態。

此外，即使在電路圖上獨立的構成要素彼此連接，而在實際上，有時一個導電膜兼具多個構成要素的功能，例如佈線的一部分用作電極的情況等。本說明書中的連接也包括上述一個導電膜兼具多個構成要素的功能的情況。

另外，使從電路101向電晶體102的閘極提供的電位與從電路101向電晶體103的閘極提供的電位相等。圖1A示出電晶體102的閘極與電晶體103的閘極連接時的例子。

圖1A所示的半導體裝置100根據上述信號電位Vin分別使電路101內的多個電晶體、電晶體102及電晶體103導通或截止，選擇電位VDD和電位VEE中的一方並將其作為電位Vout向佈線108輸出。具體地，當藉由電路101佈線104與佈線108連接時，佈線104的電位被作為電位Vout輸出。另外，當藉由電晶體103佈線106與佈線108連接時，佈線106的電位被作為電位Vout輸出。

當對與多個像素連接的被稱為匯流排的佈線，例如掃描線或信號線等提供從上述半導體裝置100輸出的電位Vout時，要求控制上述電位Vout的輸出的電晶體103具有較大的電流供給能力。因此，較佳的是該電晶體103的通道寬度W是比電路101內的電晶體或電晶體102的通道寬度W大的值。

另外，當電晶體102為n通道型時，當從電路101向電晶體102的閘極提供電位VDD時，電晶體102變為導通。另外，當從電路101向電晶體102的閘極提供電位VSS時，閘極電壓Vgs變為0V。因此，當電晶體102為常截止，即臨界電壓Vth高於0V時，電晶體102變成截止。但是，當電晶體102為常導通，即臨界電壓Vth為0V以下時，電晶體102不變為截止而變成導通。

電晶體103與電晶體102進行同樣的工作。具體地，當電晶體103為n通道型時，當從電路101向電晶體103的閘極提供電位VDD時，電晶體103變為導通。另外，當從電路101向電晶體103的閘極提供電位VSS時，閘極電壓Vgs=VSS-VEE，由此閘極電壓Vgs變為0V以下。因此，當電晶體103為常截止，即臨界電壓Vth高於0V時，電晶體103變成截止。但是，當電晶體103為常導通，即臨界電壓Vth為0V以下時，有時電晶體103不變為截止而變成導通。

下面，對電晶體102及電晶體103為常導通時的圖1A中示出的半導體裝置100的工作進行詳細說明。

當VSS-VEE>Vth時，當電晶體103的閘極被提供電位VSS時，電晶體103的閘極電壓Vgs成為Vgs=VSS-VEE>Vth。因此，電晶體103變為導通。另外，如上所述，當電晶體102的閘極被提供電位VSS時，電晶體102不受電位VEE的值的影響變為導通。

並且，在電晶體102及電晶體103在應該為截止時變為導通的情況下，當從電路101向電晶體102及電晶體103的汲極端子提供電位VDD時，藉由電晶體102佈線105中流過電流，並且藉由電晶體103佈線106中流過電流。因此，佈線105的電位從電位VSS上升至電位VSS+Vα。另外，同樣地，佈線106的電位也從電位VEE 上升至電位VEE+Vβ。

另外，如上所述，當電晶體103的通道寬度W大於電晶體102的通道寬度W時，即使在閘極電壓Vgs相同的情況下，藉由電晶體103流過佈線106的電流大於藉由電晶體102流過佈線105的電流。因此，當電晶體103的通道寬度W大於電晶體102的通道寬度W時，佈線106的電位比佈線105的電位上升得大，其結果電位VSS+Vα=電位VEE+Vβ+Vth。由此，電晶體103的閘極電壓Vgs降至臨界電壓Vth，電晶體103變為接近於截止的狀態。因此，即使在電晶體103為常導通的情況下，也可以在該電晶體103應該為截止時使其變為接近於截止的狀態。

另一方面，當VSS-VEE

Vth時，當電晶體103的閘極被提供電位VSS時，閘極電壓Vgs=VSS-VEE

Vth。因此，在該情況下，即使電晶體103為常導通的情況下也可以使其變為截止。

另外，當電晶體102的閘極被提供電位VSS時，電晶體102變為導通而不受電位VEE的值的影響。因此，佈線105的電位從電位VSS上升至電位VSS+Vα。由於佈線105的電位藉由電路101被提供到電晶體103的閘極，因此由於佈線105的電位上升被提供到電晶體103的閘極的電位也從電位VSS上升至電位VSS+Vα。

即使被提供到電晶體103的閘極的電位上升，只要閘極電壓Vgs=VSS+Vα-VEE

Vth，則電晶體103保持截止狀態。當閘極電壓Vgs=VSS+Vα-VEE>Vth時，電晶體103變為導通。但是，在這種情況下，藉由經過電晶體103使電流流過佈線106，佈線106的電位上升，其結果電位VSS+Vα=電位VEE+Vγ+Vth。因此，由於電晶體103的閘極電壓Vgs降至臨界電壓Vth，電晶體103變為接近於截止的狀態。

如此，在根據本發明的一個方式的半導體裝置100中，藉由使對位於輸出側的電晶體103的源極端子提供電位的佈線106與對電晶體103以外的電晶體(例如電晶體102)的源極端子提供電位的佈線105的結構不同，可以在電晶體103的汲極電流較大時使電晶體103的閘極電壓趨近於臨界電壓，即能夠進行負反饋。由此，即使在電晶體103為常導通的情況下，也可以使電晶體103變為截止。因此，即使由於各佈線所具有的電阻而使佈線104的電位下降並使佈線105的電位上升，也可以降低半導體裝置100的耗電量。此外，可以防止從半導體裝置100輸出的電位Vout的幅度變小。

另外，雖然圖1A示出電晶體102與電晶體103都為n通道型時的例子，但是電晶體102與電晶體103也可以都為p通道型。但是，在上述情況下，與佈線104相比，與電晶體102的源極端子連接的佈線105及與電晶體103的源極端子連接的佈線106被提供更高的電位。

另外，在圖1A所示的半導體裝置中，對控制輸出佈線106所具有的電位的輸出側的電晶體103為常導通的情況進行了說明。但是，在本發明的一個方式中，即使在控制輸出佈線104所具有的電位的輸出側的電晶體為常導通的情況下，也可以在該電晶體應該為截止時使其變為截止。下面，針對控制輸出佈線104所具有的電位的輸出側的電晶體，對根據本發明的一個方式的半導體裝置的工作進行說明。

圖1B示出根據本發明的一個方式的半導體裝置的電路結構的另一個例子。圖1B所示的半導體裝置100包括由多個電晶體構成的電路101、電晶體102、電晶體103、電晶體109及電容元件110。在半導體裝置100中，至少電晶體102、電晶體103及電晶體109具有相同極性。圖1B示出電晶體102、電晶體103及電晶體109都為n通道型時的例子。

並且，與圖1A不同，在圖1B所示的半導體裝置100中，電晶體103的閘極與電路101連接，電晶體103的汲極端子與電晶體109的源極端子及佈線108連接。另外，電晶體109的閘極與電路101連接。電路101根據電位Vin將電位VDD和電位VSS中的一方提供到電晶體103的閘極，而將另一方提供到電晶體109的閘極。電晶體103的源極端子藉由佈線106被提供電位VEE。電晶體109的汲極端子藉由佈線104被提供電位VDD。

電容元件110具有保持電晶體109的閘極電壓的功能。但是，當電晶體109的閘極所具有的寄生電容大時等情況下，即使不設置電容元件110也能保持其閘極電壓，在該情況下，沒有必要必須設置電容元件110。

接著，對電晶體102、電晶體103及電晶體109為常導通時的半導體裝置100的工作進行詳細說明。

在VSS-VEE>Vth的情況下，當電晶體102及電晶體103的閘極被提供電位VDD時，電晶體102及電晶體103變為導通。另一方面，當電晶體102及電晶體103的閘極被提供電位VDD時，電晶體109的閘極被提供電位VSS。因此，電晶體109的閘極電壓Vgs變為Vgs=VSS-VEE>Vth，而本來應該為截止的電晶體109變為導通。因此，藉由電晶體109及電晶體103佈線106與佈線104之間流過電流，佈線104的電位下降而佈線105的電位上升。

但是，在本發明的一個方式中，藉由使佈線106的電位從電位VEE上升至電位VEE+Vα，電晶體109的閘極電壓Vgs降至臨界電壓Vth，其結果電晶體109變為接近於截止的狀態。具體地，當電位VSS=電位VEE+Vα+Vth時，電晶體109變為截止。由此，即使在電晶體109為常導通的狀態下，也可以在該電晶體109應該為截止時使其變為接近於截止的狀態。

另一方面，在VSS-VEE

Vth的情況下，當電晶體109的閘極被提供電位VSS時，閘極電壓Vgs=VSS-VEE

Vth。因此，在這種情況下，即使電晶體109為常導通的情況下也可以使其變為截止。

如此，在根據本發明的一個方式的半導體裝置100 中，藉由使對位於輸出側的電晶體103的源極端子提供電位的佈線106與對電晶體103以外的電晶體(例如電晶體102)的源極端子提供電位的佈線105的結構不同，可以在電晶體109的汲極電流較大時使電晶體109的閘極電壓趨近於臨界電壓，即能夠進行負反饋。由此，即使在電晶體109為常導通的情況下，也可以使電晶體109變為截止。因此，即使由於各佈線所具有的電阻而使佈線104的電位下降並使佈線105的電位上升，也可以降低半導體裝置100的耗電量。此外，可以防止從半導體裝置100輸出的電位Vout的幅度變小。

另外，雖然圖1B示出電晶體102、電晶體103及電晶體109都為n通道型時的例子，但是電晶體102、電晶體103及電晶體109也可以都為p通道型。但是，在這種情況下，與佈線104相比，與電晶體102的源極端子連接的佈線105及與電晶體103的源極端子連接的佈線106被提供更高的電位。

接著，對根據本發明的一個方式的半導體裝置之一的脈衝發生電路進行說明。圖2示出根據本發明的一個方式的脈衝發生電路的一個例子。

圖2所示的脈衝發生電路200包括電路201、電晶體202至電晶體204。電路201相當於圖1A所示的電路101。電晶體202及電晶體203相當於圖1A所示的電晶體102。電晶體204相當於圖1A所示的電晶體103。另外，脈衝發生電路200從佈線205至佈線212被提供各種電位並對佈線213及佈線214輸出電位。

藉由多級連接上述脈衝發生電路200可以構成移位暫存器。

當電晶體202及電晶體203為n通道型時，具體地，佈線205被提供電位VDD，佈線206被提供電位VSS，佈線207被提供電位VEE。另外，佈線208被提供電位LIN，佈線209被提供電位RIN。電位LIN及電位RIN相當於圖1A所示的半導體裝置100中的電位Vin。

另外，佈線210至佈線212分別被提供時脈信號CL1至時脈信號CL4中的任三個時脈信號的電位。圖2示出對佈線210提供時脈信號CL1的電位，對佈線211提供時脈信號CL2的電位，對佈線212提供時脈信號CL3的電位時的例子。

電晶體202的閘極與電晶體203及電晶體204的閘極連接，源極端子與佈線206連接，汲極端子與電路201連接。電晶體203的源極端子與佈線206連接，汲極端子與電路201連接。電晶體204的源極端子與佈線207連接，汲極端子與電路201及佈線213連接。

另外，電路201包括電晶體215至電晶體223、電容元件224及電容元件225。具體地，電晶體215的閘極與佈線208連接，源極端子與電晶體202的汲極端子連接，汲極端子與佈線205連接。電晶體216的閘極與佈線211連接，源極端子與電晶體218的汲極端子連接，汲極端子與佈線205連接。電晶體217的閘極與佈線209連接，源極端子與電晶體202、電晶體203及電晶體204的閘極連接，汲極端子與佈線205連接。電晶體218的閘極與佈線212連接，源極端子與電晶體202、電晶體203及電晶體204的閘極連接。電晶體219的閘極與佈線208連接，源極端子與佈線206連接，汲極端子與電晶體202、電晶體203及電晶體204的閘極連接。電晶體220的閘極與佈線205連接，源極端子和汲極端子中的一方與電晶體215的源極端子及電晶體202的汲極端子連接，源極端子和汲極端子中的另一方與電晶體221的閘極連接。電晶體221的源極端子與佈線214連接，汲極端子與佈線210連接。電晶體222的閘極與佈線205連接，源極端子和汲極端子中的一方與電晶體215的源極端子及電晶體202的汲極端子連接，源極端子和汲極端子中的另一方與電晶體223的閘極連接。電晶體223的源極端子與佈線213連接，汲極端子與佈線210連接。電容元件224的一個電極與電晶體221的閘極連接，另一個電極與佈線214連接。電容元件225的一個電極與電晶體223的閘極連接，另一個電極與佈線213連接。

使用圖3中示出的時序圖對圖2所示的脈衝發生電路200的工作進行說明。

如圖3所示，在期間t1中，被提供到佈線210的時脈信號CL1的電位變為低位準，被提供到佈線211的時脈信號CL2的電位變為高位準，被提供到佈線212的時脈信號CL3的電位變為高位準，被提供到佈線208的電位LIN變為低位準，被提供到佈線209的電位RIN變為低位準。

因此，在期間t1中，在脈衝發生電路200中，電晶體202至電晶體204、電晶體216、電晶體218、電晶體220、電晶體222變為導通。另外，電晶體215、電晶體217、電晶體219、電晶體221、電晶體223變為截止。因此，佈線207的電位被作為電位GOUT從佈線213輸出。另外，佈線206的電位被作為電位SROUT從佈線214輸出。

接著，如圖3所示，在期間t2中，被提供到佈線210的時脈信號CL1的電位變為低位準，被提供到佈線211的時脈信號CL2的電位變為低位準，被提供到佈線212的時脈信號CL3的電位變為高位準，被提供到佈線208的電位LIN變為高位準，被提供到佈線209的電位RIN變為低位準。

因此，在期間t2中，在脈衝發生電路200中，電晶體215、電晶體218至電晶體223變為導通。另外，電晶體202至電晶體204、電晶體216及電晶體217變為截止。由此，佈線210的電位被作為電位GOUT從佈線213輸出並被作為電位SROUT從佈線214輸出。

接著，如圖3所示，在期間t3中，被提供到佈線210的時脈信號CL1的電位變為高位準，被提供到佈線211的時脈信號CL2的電位變為低位準，被提供到佈線212的時脈信號CL3的電位變為低位準，被提供到佈線208 的電位LIN變為高位準，被提供到佈線209的電位RIN變為低位準。

因此，在期間t3中，在脈衝發生電路200中，電晶體215、電晶體219、電晶體221、電晶體223變為導通。另外，電晶體202至電晶體204、電晶體216至電晶體218、電晶體220、電晶體222變為截止。由此，佈線210的電位被作為電位GOUT從佈線213輸出，並被作為電位SROUT從佈線214輸出。

接著，如圖3所示，在期間t4中，被提供到佈線210的時脈信號CL1的電位變為高位準，被提供到佈線211的時脈信號CL2的電位變為高位準，被提供到佈線212的時脈信號CL3的電位變為低位準，被提供到佈線208的電位LIN變為低位準，被提供到佈線209的電位RIN變為低位準。

因此，在期間t4中，在脈衝發生電路200中，電晶體216、電晶體221、電晶體223變為導通。另外，電晶體202至電晶體204、電晶體215、電晶體217至電晶體220、電晶體222變為截止。因此，佈線210的電位被作為電位GOUT從佈線213輸出，並作為電位SROUT從佈線214輸出。

接著，如圖3所示，在期間t5中，被提供到佈線210的時脈信號CL1的電位變為低位準，被提供到佈線211的時脈信號CL2的電位變為高位準，被提供到佈線212的時脈信號CL3的電位變為高位準，被提供到佈線208 的電位LIN變為低位準，被提供到佈線209的電位RIN變為高位準。

因此，在期間t5中，在脈衝發生電路200中，電晶體202至電晶體204、電晶體216至電晶體218、電晶體220、電晶體222變為導通。另外，電晶體215、電晶體219、電晶體221、電晶體223變為截止。由此，佈線207的電位被作為電位GOUT從佈線213輸出。另外，佈線206的電位被作為電位SROUT從佈線214輸出。

另外，在上述工作中，電晶體204在期間t2至期間t4中變為截止。尤其是在期間t3及期間t4中，由於被提供到佈線210的時脈信號CL1的電位為高位準，當電晶體204為導通時，藉由電晶體204及電晶體223佈線210與佈線207之間流過電流。但是，在本發明的一個方式中，電晶體204的閘極與源極端子彼此電分離。具體地，當電晶體204為截止時，可以對電晶體204的閘極提供佈線206的電位，對電晶體204的源極端子提供佈線207的電位。因此，即使佈線210與佈線207之間流過電流，由於該電流佈線207的電位上升而使電晶體204的閘極電壓Vgs趨近於臨界電壓Vth，其結果可以使電晶體204變為截止。

圖4示出藉由多級連接上述脈衝發生電路200構成的移位暫存器的例子。

圖4所示的移位暫存器包括脈衝發生電路200_1至脈衝發生電路200_y。脈衝發生電路200_1至脈衝發生電路 200_y分別具有與圖2所示的脈衝發生電路200相同的結構。但是，圖2所示的佈線210至佈線212分別被提供時脈信號CL1至CL4中的任三個時脈信號的電位。

具體地，在脈衝發生電路200_4m+1中，佈線210被提供時脈信號CL1，佈線211被提供時脈信號CL2，佈線212被提供時脈信號CL3。在脈衝發生電路200_4m+2中，佈線210被提供時脈信號CL2，佈線211被提供時脈信號CL3，佈線212被提供時脈信號CL4。在脈衝發生電路200_4m+3中，佈線210被提供時脈信號CL3，佈線211被提供時脈信號CL4，佈線212被提供時脈信號CL1。在脈衝發生電路200_4m+4中，佈線210被提供時脈信號CL4，佈線211被提供時脈信號CL1，佈線212被提供時脈信號CL2。但是，m是滿足脈衝發生電路200的總數為y的任意整數。

另外，在圖6的示意圖中示出圖4中示出的移位暫存器中的脈衝發生電路200_j(j為y以下的自然數)所具有的佈線208至佈線214的位置。由圖4和圖6可知，從前級的脈衝發生電路200_j-1的佈線214輸出的電位SROUTj-1被作為電位LIN提供到脈衝發生電路200_j的佈線208。但是，第一級的脈衝發生電路200_1的佈線208被提供起始脈衝信號SP的電位。

另外，從兩級後的脈衝發生電路200_j+2的佈線214輸出的電位SROUTj+2被作為電位RIN提供到脈衝發生電路200_j的佈線209。但是，第y-1級的脈衝發生電路 200_y-1的佈線208被提供電位RIN_y-1，第y級的脈衝發生電路200_y的佈線208被提供電位RIN_y。電位RIN_y-1是在假設存在脈衝發生電路200_y+1的情況下的從該脈衝發生電路200_y+1輸出的電位SROUTy+1。另外，電位RIN_y是在假設存在脈衝發生電路200_y+2的情況下的從該脈衝發生電路200_y+2輸出的電位SROUTy+2。

從脈衝發生電路200_j的佈線213輸出電位GOUTj。

圖5示出時脈信號CL1至時脈信號CL4的電位、起始脈衝信號SP的電位、電位GOUT1至電位GOUT3的時序圖。時脈信號CL1至時脈信號CL4呈現電位上升時序以四分之一週期向後推移的波形。圖4所示的移位暫存器根據上述信號進行工作，並輸出電位GOUT1至電位GOUTy，該電位GOUT1至電位GOUTy的脈衝寬度為上述時脈信號的二分之一週期且電位GOUT1至電位GOUTy呈現脈衝以上述時脈信號的四分之一週期向後推移的波形。

例如，當使用圖4所示的移位暫存器對半導體顯示裝置的被稱為匯流排的佈線，例如掃描線或信號線等提供電位GOUT1至電位GOUTy時，要求脈衝發生電路200_1至脈衝發生電路200_y分別具有的輸出側的電晶體204具有較大的電流供給能力。因此，一般，電晶體204的通道寬度W的值大於電晶體204以外的電晶體的通道寬度W的值。因此，當電晶體204為常導通時，容易引起移位暫存器的耗電量增大或輸出的電位GOUT1至電位GOUTy的幅度變小等現象。但是，在本發明的一個方式中，即使在脈衝發生電路200_1至脈衝發生電路200_y分別具有的輸出側的電晶體204為常導通的情況下，也可以在該電晶體204應該為截止時使其變為截止。

因此，根據本發明的一個方式的上述移位暫存器可以將耗電量抑制得較小，從而可以防止輸出的電位GOUT1至電位GOUTy的幅度變小。並且，使用了上述移位暫存器的根據本發明的一個方式的半導體顯示裝置的耗電量低，由此可以防止因對匯流排提供的信號的幅度小而引起的顯示故障。

作為比較例，對圖2所示的脈衝發生電路200中的佈線206與佈線207電連接時的情況進行考察。圖7A示出比較例的脈衝發生電路所具有的電晶體204、電晶體222、電晶體223、電容元件225、佈線205、佈線207、佈線210的連接關係。在比較例的脈衝發生電路中，佈線207與佈線206(未圖示)連接並被提供電位VSS。

另外，在圖7A中將佈線207所具有的佈線電阻顯示為電阻230。另外，將佈線210所具有的佈線電阻顯示為電阻231。

另外，使用非晶矽或氧化物半導體的電晶體有時像上述那樣變為常導通。例如，當電晶體的通道長度L為6μm、通道寬度W為10μm時，閘極電壓Vgs為0V時流過的電流為0.5μA。為了提供電晶體的電流供給能力，一般將電晶體的通道寬度W設定為1000μm左右，但是當將具有上述電流電壓特性的電晶體的通道寬度從10μm增寬至1000μm時，閘極電壓Vgs為0V時流過的電流變為100倍，即0.05mA。

假設在各脈衝發生電路中白白消耗0.05mA的電流，當移位暫存器所具有的脈衝發生電路的級數為960級時，整個移位暫存器流過的電流大約為50mA。

另外，假設電阻230為100Ω，電阻231為100Ω。並且，假設電晶體204為常導通，在上述那樣當閘極電壓Vgs為0V時流過的電流為0.05mA。當將電晶體223的汲極端子與佈線210的連接部分稱為節點A，並將電晶體204的源極端子與佈線207的連接部分稱為節點B時，藉由使電晶體204流過電流，節點A的電位下降，節點B的電位上升。佈線207中的電位上升量相當於電晶體204中流過的電流與電阻230的電阻值與移位暫存器的級數的積。另外，佈線210中的電位下降量相當於電晶體204中流過的電流與電阻231的電阻值與移位暫存器的級數的積。因此，電位下降量與電位上升量分別最大為5V。

圖7B中以實線232示出從佈線213輸出的電位GOUT的理想波形。理想電位GOUT的脈衝電位差相當於電位VSS與電位VDD的差。另外，圖7B中以實線233示出當佈線207的電位上升而佈線210中的電位下降時的從佈線213輸出的電位GOUT的波形。以實線233示出的電位GOUT的脈衝電位差相當於電位VSS+△V1與電位 VDD-△V2的差。△V1與△V2在上述例子中成為5V左右，由此可知與比原來的幅度相比有大幅度的縮小。

但是，在本發明的一個方式中，即使在輸出側的電晶體204為常導通的情況下，也可以使電晶體204變為截止。由此，可以防止被輸出的電位GOUT的幅度變小，由此可以降低耗電量。

實施方式2

下面，對根據本發明的一個方式的脈衝發生電路的結構例進行說明。

圖8A所示的脈衝發生電路300包括電路301、電晶體302至電晶體304。電路301相當於圖1A所示的電路101。電晶體302及電晶體303相當於圖1A所示的電晶體102。電晶體304相當於圖1A所示的電晶體103。

藉由多級連接上述脈衝發生電路300可以構成移位暫存器。

電晶體302的閘極與電晶體303及電晶體304的閘極連接，源極端子與佈線306連接，汲極端子與電路301連接。電晶體303的源極端子與佈線306連接，汲極端子與電路301及佈線314連接。電晶體304的源極端子與佈線307連接，汲極端子與電路301及佈線313連接。

另外，電路301包括電晶體315至電晶體320。具體地，電晶體315的閘極與佈線308連接，源極端子與電晶體302的汲極端子連接，汲極端子與佈線305連接。電晶體316的閘極與佈線309連接，源極端子與電晶體302、電晶體303及電晶體304的汲極端子連接，汲極端子與佈線305連接。電晶體317的閘極與佈線310連接，源極端子與電晶體302、電晶體303及電晶體304的閘極連接，汲極端子與佈線305連接。電晶體318的閘極與佈線308連接，源極端子與佈線306連接，汲極端子與電晶體302、電晶體303及電晶體304的閘極連接。電晶體319的閘極與電晶體315的源極端子及電晶體302的汲極端子連接，源極端子與佈線314連接，汲極端子與佈線311連接。電晶體320的閘極與電晶體315的源極端子及電晶體302的汲極端子連接，源極端子與佈線313連接，汲極端子與佈線312連接。

當電晶體302至電晶體304為n通道型時，具體地，佈線305被提供電位VDD，佈線306被提供電位VSS，佈線307被提供電位VEE。另外，佈線308至佈線312除了被提供圖1A所示的半導體裝置100的電位Vin之外還被提供時脈信號等的各種信號電位。並且，從佈線313輸出電位GOUT，從佈線314輸出電位SROUT。

圖8A所示的脈衝發生電路300藉由採用上述結構可以使輸出側的電晶體304的閘極與源極端子電分離。因此，即使電晶體304為常導通而使用來對該電晶體304的源極端子提供電位的佈線307的電位上升，也可以在電晶體304應該為截止時使其變為截止。

圖8B所示的脈衝發生電路330包括電路331、電晶體332至電晶體334。電路331相當於圖1A所示的電路101。電晶體332及電晶體333相當於圖1A所示的電晶體102。電晶體334相當於圖1A所示的電晶體103。

藉由多級連接上述脈衝發生電路330可以構成移位暫存器。

電晶體332的閘極與電晶體333及電晶體334的閘極連接，源極端子與佈線336連接，汲極端子與電路331連接。電晶體333的源極端子與佈線336連接，汲極端子與電路331及佈線345連接。電晶體334的源極端子與佈線337連接，汲極端子與電路331及佈線344連接。

另外，電路331包括電晶體346至電晶體352。具體地，電晶體346的閘極與佈線338連接，源極端子與電晶體332的汲極端子連接，汲極端子與佈線335連接。電晶體347的閘極與佈線339連接，源極端子與電晶體332、電晶體333及電晶體334的閘極連接，汲極端子與佈線335連接。電晶體348的閘極與佈線340連接，源極端子與電晶體332、電晶體333及電晶體334的閘極連接，汲極端子與佈線335連接。電晶體349的閘極與佈線338連接，源極端子與佈線336連接，汲極端子與電晶體332、電晶體333及電晶體334的閘極連接。電晶體350的閘極與佈線341連接，源極端子與電晶體332、電晶體333及電晶體334的閘極連接，汲極端子與佈線335連接。電晶體351的閘極與電晶體346的源極端子及電晶體332的汲極端子連接，源極端子與佈線345連接，汲極端子與佈線 342連接。電晶體352的閘極與電晶體346的源極端子及電晶體332的汲極端子連接，源極端子與佈線344連接，汲極端子與佈線343連接。

當電晶體332至電晶體334為n通道型時，具體地，佈線335被提供電位VDD，佈線336被提供電位VSS，佈線337被提供電位VEE。另外，佈線338至佈線343除了被提供圖1A所示的半導體裝置100的電位Vin之外還被提供時脈信號等的各種信號電位。並且，從佈線344輸出電位GOUT，從佈線345輸出電位SROUT。

圖8B所示的脈衝發生電路330藉由採用上述結構可以使輸出側的電晶體334的閘極與源極端子電分離。因此，即使電晶體334為常導通而使用來對該電晶體334的源極端子提供電位的佈線337的電位上升，也可以在電晶體334應該為截止時使其變為截止。

圖9A所示的脈衝發生電路360包括電路361、電晶體362至電晶體364。電路361相當於圖1A所示的電路101。電晶體362及電晶體363相當於圖1A所示的電晶體102。電晶體364相當於圖1A所示的電晶體103。

藉由多級連接上述脈衝發生電路360可以構成移位暫存器。

電晶體362的閘極與電晶體363及電晶體364的閘極連接，源極端子與佈線366連接，汲極端子與電路361連接。電晶體363的源極端子與佈線366連接，汲極端子與電路361及佈線375連接。電晶體364的源極端子與佈線 367連接，汲極端子與電路361及佈線374連接。

另外，電路361包括電晶體376至電晶體382。具體地，電晶體376的閘極與佈線368連接，源極端子與電晶體362的汲極端子連接，汲極端子與佈線365連接。電晶體377的閘極與佈線365連接，源極端子和汲極端子中的一方與電晶體376的源極端子及電晶體362的汲極端子連接，源極端子和汲極端子中的另一方與電晶體381及電晶體382的閘極連接。電晶體378的閘極與佈線369連接，源極端子與電晶體362、電晶體363及電晶體364的閘極連接，汲極端子與佈線365連接。電晶體379的閘極與佈線368連接，源極端子與佈線366連接，汲極端子與電晶體362、電晶體363及電晶體364的閘極連接。電晶體380的閘極與佈線370連接，源極端子與電晶體362、電晶體363及電晶體364的閘極連接，汲極端子與佈線365連接。電晶體381的源極端子與佈線375連接，汲極端子與佈線371連接。電晶體382的源極端子與佈線374連接，汲極端子與佈線372連接。

當電晶體362至電晶體364為n通道型時，具體地，佈線365被提供電位VDD，佈線366被提供電位VSS，佈線367被提供電位VEE。另外，佈線368至佈線372除了被提供圖1A所示的半導體裝置100的電位Vin之外還被提供時脈信號等的各種信號電位。並且，從佈線374輸出電位GOUT，從佈線375輸出電位SROUT。

圖9A所示的脈衝發生電路360藉由採用上述結構可以使輸出側的電晶體364的閘極與源極端子電分離。因此，即使電晶體364為常導通而使用來對該電晶體364的源極端子提供電位的佈線367的電位上升，也可以在電晶體364應該為截止時使其變為截止。

圖9B所示的脈衝發生電路400包括電路401、電晶體402至電晶體404。電路401相當於圖1A所示的電路101。電晶體402及電晶體403相當於圖1A所示的電晶體102。電晶體404相當於圖1A所示的電晶體103。

藉由多級連接上述脈衝發生電路400可以構成移位暫存器。

電晶體402的閘極與電晶體403及電晶體404的閘極連接，源極端子與佈線406連接，汲極端子與電路401連接。電晶體403的源極端子與佈線406連接，汲極端子與電路401及佈線415連接。電晶體404的源極端子與佈線407連接，汲極端子與電路401及佈線414連接。

另外，電路401包括電晶體416至電晶體423。具體地，電晶體416的閘極與佈線408連接，源極端子與電晶體402的汲極端子連接，汲極端子與佈線405連接。電晶體417的閘極與佈線405連接，源極端子和汲極端子中的一方與電晶體416的源極端子及電晶體402的汲極端子連接，源極端子和汲極端子中的另一方與電晶體421的閘極連接。電晶體418的閘極與佈線409連接，源極端子與電晶體402、電晶體403及電晶體404的閘極連接，汲極端子與佈線405連接。電晶體419的閘極與佈線408連接，源極端子與佈線406連接，汲極端子與電晶體402、電晶體403及電晶體404的閘極連接。電晶體420的閘極與佈線410連接，源極端子與電晶體402、電晶體403及電晶體404的閘極連接，汲極端子與佈線405連接。電晶體421的源極端子與佈線415連接，汲極端子與佈線411連接。電晶體422的閘極與佈線405連接，源極端子和汲極端子中的一方與電晶體421的閘極連接，源極端子和汲極端子中的另一方與電晶體423的閘極連接。電晶體423的源極端子與佈線414連接，汲極端子與佈線412連接。

當電晶體402至電晶體404為n通道型時，具體地，佈線405被提供電位VDD，佈線406被提供電位VSS，佈線407被提供電位VEE。另外，佈線408至佈線412除了被提供圖1A所示的半導體裝置100的電位Vin之外還被提供時脈信號等的各種信號電位。並且，從佈線414輸出電位GOUT，從佈線415輸出電位SROUT。

圖9B所示的脈衝發生電路400藉由採用上述結構可以使輸出側的電晶體404的閘極與源極端子電分離。因此，即使電晶體404為常導通而使用來對該電晶體404的源極端子提供電位的佈線407的電位上升，也可以在電晶體404應該為截止時使其變為截止。

圖10所示的脈衝發生電路430包括電路431、電晶體432至電晶體434。電路431相當於圖1A所示的電路101。電晶體432及電晶體433相當於圖1A所示的電晶體102。電晶體434相當於圖1A所示的電晶體103。

藉由多級連接上述脈衝發生電路430可以構成移位暫存器。

電晶體432的閘極與電晶體433及電晶體434的閘極連接，源極端子與佈線436連接，汲極端子與電路431連接。電晶體433的源極端子與佈線436連接，汲極端子與電路431及佈線445連接。電晶體434的源極端子與佈線437連接，汲極端子與電路431及佈線444連接。

另外，電路431包括電晶體446至電晶體453。具體地，電晶體446的閘極與佈線438連接，源極端子與電晶體432的汲極端子連接，汲極端子與佈線435連接。電晶體447的閘極與佈線439連接，源極端子與電晶體432、電晶體433及電晶體434的閘極連接，汲極端子與佈線435連接。電晶體448的閘極與佈線440連接，源極端子與電晶體432、電晶體433及電晶體434的閘極連接，汲極端子與佈線435連接。電晶體449的閘極與佈線438連接，源極端子與佈線436連接，汲極端子與電晶體432、電晶體433及電晶體434的閘極連接。電晶體450的閘極與佈線435連接，源極端子和汲極端子中的一方與電晶體446的源極端子及電晶體432的汲極端子連接，源極端子和汲極端子中的另一方與電晶體451的閘極連接。電晶體451的源極端子與佈線445連接，汲極端子與佈線441連接。電晶體452的閘極與佈線435連接，源極端子和汲極端子中的一方與電晶體446的源極端子及電晶體432的汲極端子連接，源極端子和汲極端子中的另一方與電晶體 453的閘極連接。電晶體453的源極端子與佈線444連接，汲極端子與佈線442連接。

當電晶體432至電晶體434為n通道型時，具體地，佈線435被提供電位VDD，佈線436被提供電位VSS，佈線437被提供電位VEE。另外，佈線438至佈線442除了被提供圖1A所示的半導體裝置100的電位Vin之外還被提供時脈信號等的各種信號電位。並且，從佈線444輸出電位GOUT，從佈線445輸出電位SROUT。

圖10所示的脈衝發生電路430藉由採用上述結構可以使輸出側的電晶體434的閘極與源極端子電分離。因此，即使電晶體434為常導通而使用來對該電晶體434的源極端子提供電位的佈線437的電位上升，也可以在電晶體434應該為截止時使其變為截止。

本實施方式可以與其他實施方式適當地組合而實施。

實施方式3

下面，對根據本發明的一個方式的半導體裝置之一的反相器的結構例進行說明。

圖11示出根據本發明的一個方式的反相器的一個例子。圖11所示的反相器500包括電路501、電晶體502及電晶體503。電路501相當於圖1A中示出的電路101。電晶體502相當於圖1A中示出的電晶體102。電晶體503相當於圖1A中示出的電晶體103。

電晶體502的閘極與佈線509連接，源極端子與佈線 505連接，汲極端子與電路501連接。電晶體503的閘極與佈線509連接，源極端子與佈線506連接，汲極端子與電路501及佈線508連接。

另外，電路501包括電晶體510至電晶體512及電容元件513。具體地，電晶體510的閘極與佈線507連接，源極端子與電晶體502的汲極端子連接，汲極端子與佈線504連接。電晶體511的閘極與佈線504連接，源極端子和汲極端子中的一方與電晶體510的源極端子及電晶體502的汲極端子連接，源極端子和汲極端子中的另一方與電晶體512的閘極連接。電晶體512的源極端子與電晶體503的汲極端子及佈線508連接，汲極端子與佈線504連接。電容元件513的一個電極與電晶體512的閘極連接，另一個電極與佈線508連接。

當電晶體502及電晶體503為n通道型時，具體地，佈線504被提供電位VDD，佈線505被提供電位VSS，佈線506被提供電位VEE。另外，佈線507被提供時脈信號電位，佈線509被提供圖1A中示出的半導體裝置100中的電位Vin。圖11示出電位Vin為從圖2所示的脈衝發生電路200的佈線214輸出的電位SROUT時的例子。並且，從佈線508輸出藉由反轉電位SROUT的極性得到的電位SROUTb。

圖11所示的反相器500藉由採用上述結構可以使輸出側的電晶體503的閘極與源極端子電分離。因此，即使電晶體503為常導通而使用來對該電晶體503的源極端子提供電位的佈線506的電位上升，也可以在電晶體503應該為截止時使其變為截止。

本實施方式可以與其他實施方式適當地組合而實施。

實施方式4

使用圖12以EL顯示裝置為例對根據本發明的一個方式的半導體顯示裝置的像素和驅動電路的剖面結構進行說明。圖12示出像素840和驅動電路841的剖面圖的一個例子。

在圖12中，像素840包括發光元件832以及控制對發光元件832提供電流的電晶體831。像素840除了包括上述發光元件832及電晶體831之外，還可以包括控制對像素840輸入影像信號的電晶體、用來保持影像信號的電位的電容元件等各種各樣的半導體元件。

另外，在圖12中，驅動電路841包括電晶體830以及用來保持電晶體830的閘極電壓的電容元件833。具體地，電晶體830相當於與驅動電路841的一部分相當的移位暫存器所具有的輸出側的電晶體。驅動電路841除了包括上述電晶體830及電容元件833之外，還可以包括電晶體、電容元件等各種各樣的半導體元件。

電晶體831在具有絕緣表面的基板800上包括：用作閘極的導電膜816；導電膜816上的閘極絕緣膜802；在與導電膜816重疊的位置位於閘極絕緣膜802上的半導體膜817；用作源極端子或汲極端子的位於半導體膜817上的導電膜815及導電膜818。導電膜816也用作掃描線。

電晶體830在具有絕緣表面的基板800上包括：用作閘極的導電膜812；導電膜812上的閘極絕緣膜802；在與導電膜812重疊的位置位於閘極絕緣膜802上的半導體膜813；用作源極端子或汲極端子的位於半導體膜813上的導電膜814及導電膜819。

電容元件833在具有絕緣表面的基板800上包括：導電膜812；導電膜812上的閘極絕緣膜802；在與導電膜812重疊的位置位於閘極絕緣膜802上的導電膜819。

另外，在導電膜814、導電膜815、導電膜818、導電膜819上依次層疊有絕緣膜820及絕緣膜821。並且，在絕緣膜821上設置有用作陽極的導電膜822。導電膜822藉由形成於絕緣膜820及絕緣膜821中的接觸孔823與導電膜818連接。

另外，具有使導電膜822的一部分露出的開口部的絕緣膜824設置在絕緣膜821上。導電膜822的一部分及絕緣膜824上依次層疊有EL層825及用作陰極的導電膜826。導電膜822、EL層825及導電膜826彼此重疊的區域相當於發光元件832。

另外，在本發明的一個方式中，電晶體830及電晶體831既可以使用為非晶、微晶、多晶或單晶的矽或鍺等半導體作為半導體膜，也可以使用如氧化物半導體等的寬能隙半導體作為半導體膜。

當作為電晶體830及電晶體831的半導體膜使用為非晶、微晶、多晶或單晶的矽或鍺等的半導體時，對上述半導體膜添加賦予一種導電性的雜質元素來形成用作源極端子或汲極端子的雜質區。例如，藉由對上述半導體膜添加磷或砷，可以形成具有n型導電性的雜質區。另外，例如，藉由對上述半導體膜添加硼，可以形成具有p型導電性的雜質區。

當作為電晶體830及電晶體831的半導體膜使用氧化物半導體時，可以對上述半導體膜添加摻雜劑來形成用作源極端子或汲極端子的雜質區。可以使用離子植入法添加摻雜劑。作為摻雜劑，例如可以使用氦、氬、氙等稀有氣體或氮、磷、砷、銻等第15族原子等。例如，在將氮用作摻雜劑的情況下，較佳為雜質區中的氮原子的濃度為5×10¹⁹/cm³以上且1×10²²/cm³以下。

另外，作為矽半導體可以使用：藉由電漿CVD法等的氣相生長法或濺射法形成的非晶矽；藉由雷射退火法等處理使非晶矽結晶化而得到的多晶矽；藉由對單晶矽晶片注入氫離子等而使表層部剝離的單晶矽等。

另外，作為氧化物半導體，較佳為至少包含銦(In)或鋅(Zn)。尤其是較佳為包含In及Zn。另外，作為用來減小使用該氧化物半導體的電晶體的電特性偏差的穩定劑(stabilizer)，較佳為除了上述元素以外還包含鎵(Ga)。此外，作為穩定劑較佳為包含錫(Sn)。另外，作為穩定劑較佳為包含鉿(Hf)。此外，作為穩定劑較佳為包含鋁(Al)。

另外，作為其他穩定劑，也可以包含鑭系元素的鑭 (La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)中的一種或多種。

例如，作為氧化物半導體可以使用：氧化銦；氧化錫；氧化鋅；二元金屬氧化物如In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物如In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；以及四元金屬氧化物如In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。另外，上述氧化物半導體也可以包含矽。

另外，例如，In-Ga-Zn類氧化物是指包含In、Ga和Zn的氧化物，而對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。另外，由於In-Ga-Zn類氧化物在無電場時的電阻充分高而能夠充分地降低截止電流且遷移率也高，所以作為用於半導體裝置的半導體材料十分合適。

例如，可以使用In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的原子比的In-Ga-Zn類氧化物或具有近於上述原子比的原子比的氧化物。或者，較佳的是使用In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的原子比的In-Sn-Zn類氧化物或具有近於上述原子比的原子比的氧化物。

例如，In-Sn-Zn類氧化物比較容易得到高遷移率。但是，即使使用In-Ga-Zn類氧化物，也可以藉由降低塊體內缺陷密度來提高遷移率。

另外，藉由減少成為電子給體(施體)的水分或氫等雜質且減少氧缺陷被高度純化的氧化物半導體(purified Oxide Semiconductor)成為i型(本質半導體)或無限趨近於i型。因此，使用上述氧化物半導體的電晶體具有截止電流顯著低的特性。另外，氧化物半導體的能隙為2eV以上，較佳為2.5eV以上，更佳的是為3eV以上。藉由使用藉由充分減少水分或氫等的雜質濃度並減少氧缺陷而被高度純化的氧化物半導體膜，可以降低電晶體的截止電流。

明確而言，根據各種試驗可以證明將被高度純化的氧化物半導體用作半導體膜的電晶體的截止電流低。例如，通道寬度為1×10⁶μm，且通道長度為10μm的元件也可以在源極端子與汲極端子之間的電壓(汲極電壓)為1V至10V的範圍內獲得截止電流為半導體參數分析儀的測量極限以下，即1×10^-13A以下的特性。在此情況下，可知根據電晶體的通道寬度被規格化的截止電流為100zA/μm以下。此外，藉由使用如下電路來測量截止電流，在該電路中電容元件與電晶體彼此連接且由該電晶體控制流入到電容元件或從電容元件流出的電荷。在該測量時，將被高度純化的氧化物半導體膜用於上述電晶體的通道形成區，並根據電容元件的單位時間的電荷量推移測量該電晶體的截止電流。由該測量可知當電晶體的源極端子與汲極端子之間的電壓為3V時，可以獲得為幾十yA/μm的更低的截止電流。因此，將被高度純化的氧化物半導體膜用作通道形成區的電晶體的截止電流顯著地低於使用具有結晶性的矽的電晶體的截止電流。

此外，在沒有特別的說明的情況下，本說明書所述的截止電流在n通道型電晶體中是指在使汲極端子的電位高於源極端子及閘極的電位的狀態下，當以源極端子的電位為標準時的閘極的電位為0V以下時，流過源極端子與汲極端子之間的電流。或者，本說明書所述的截止電流在p通道型電晶體中是指在使汲極端子的電位低於源極端子及閘極的電位的狀態下，當以源極端子的電位為標準時的閘極的電位為0V以上時，流過源極端子與汲極端子之間的電流。

此外，例如，氧化物半導體膜可以藉由使用包含In(銦)、Ga(鎵)和Zn(鋅)的靶材的濺射法形成。在藉由濺射法形成In-Ga-Zn類氧化物半導體膜的情況下，較佳的是使用原子數比為In：Ga：Zn=1：1：1、4：2：3、3：1：2、1：1：2、 2：1：3或3：1：4的In-Ga-Zn類氧化物的靶材。藉由使用具有上述原子數比的In-Ga-Zn類氧化物的靶材形成氧化物半導體膜，容易形成多晶或後述CAAC-OS。另外，包含In、Ga及Zn的靶材的填充率為90%以上且100%以下，較佳為95%以上且低於100%。藉由採用填充率高的靶材，可以形成緻密的氧化物半導體膜。

另外，當作為氧化物半導體使用In-Zn類氧化物的材料時，將所使用的靶材中的金屬元素的原子數比設定為In：Zn=50：1至1：2(換算為莫耳數比則為In₂O₃：ZnO=25：1至1：4)，較佳為In：Zn=20：1至1：1(換算為莫耳數比則為In₂O₃：ZnO=10：1至1：2)，更佳的是為In：Zn=1.5：1至15：1(換算為莫耳數比則為In₂O₃：ZnO=3：4至15：2)。例如，作為用來形成In-Zn類氧化物的氧化物半導體膜的靶材，當原子數比為In：Zn：O=X：Y：Z時，滿足Z>1.5X+Y。藉由將Zn的比率設定為上述範圍內的值，可以實現遷移率的提高。

並且，具體地，可以藉由將基板放置在保持為減壓狀態的處理室內邊去除處理室內的殘留水分邊導入被去除了氫及水分的濺射氣體，並使用上述靶材形成氧化物半導體膜。在進行成膜時，也可以將基板溫度設定為100℃以上且600℃以下，較佳為200℃以上且400℃以下。藉由邊加熱基板邊進行成膜，可以降低形成的氧化物半導體膜中含有的雜質濃度。另外，可以減輕由於濺射帶來的損傷。為了去除殘留在處理室中的水分，較佳的是使用吸附型真空泵。例如，較佳的是使用低溫泵、離子泵、鈦昇華泵。另外，作為排氣單元，也可以使用配備有冷阱的渦輪泵。在使用低溫泵對處理室進行排氣時，排出例如氫原子、水(H₂O)等的包含氫原子的化合物(更佳的是為包含碳原子的化合物)等，由此可以降低該處理室中形成的氧化物半導體膜所包含的雜質的濃度。

另外，有時在藉由濺射等形成的氧化物半導體膜中包含多量的作為雜質的水分或氫(包括羥基)。由於水分或氫容易形成施體能階，因此對於氧化物半導體來說水分或氫是雜質。於是，在本發明的一個方式中，為了減少氧化物半導體膜中的水分或氫等雜質(脫水化或脫氫化)，較佳的是在減壓氛圍、氮或稀有氣體等惰性氣體氛圍、氧氣氛圍或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：光腔衰蕩光譜法)方式的露點計進行測定時的水分量是20ppm(露點換算為-55℃)以下，較佳的是1ppm以下，更佳的是10ppb以下的空氣)氛圍下對氧化物半導體膜進行加熱處理。

藉由對氧化物半導體膜進行加熱處理，可以使氧化物半導體膜中的水分或氫脫離。明確而言，可以在250℃以上且750℃以下，較佳為在400℃以上且低於基板的應變點的溫度下進行加熱處理。例如，以500℃進行3分鐘以上且6分鐘以下左右的加熱處理即可。藉由使用RTA法作為加熱處理，可以在短時間內進行脫水化或脫氫化，由此即使在超過玻璃基板的應變點的溫度下也可以進行處理。

此外，有時由於上述加熱處理，從氧化物半導體膜氧脫離而在氧化物半導體膜內形成氧缺損。由此，在本發明一個方式中，作為接觸於氧化物半導體膜的閘極絕緣膜等的絕緣膜，使用包含氧的絕緣膜。並且，藉由在形成包含氧的絕緣膜之後進行加熱處理，從上述絕緣膜將氧供應到氧化物半導體膜。藉由採用上述結構，可以降低成為施體的氧缺損，而滿足包括在氧化物半導體膜中的氧化物半導體的化學計量成分比。半導體膜較佳為包含超過化學計量成分比的氧。其結果是，可以使氧化物半導體膜趨近於i型，減輕因氧缺損而導致的電晶體的電特性偏差，從而實現電特性的提高。

在氮、超乾燥空氣或稀有氣體(氬、氦等)的氛圍下較佳的是以200℃以上且400℃以下，例如以250℃以上且350℃以下進行用來將氧供應到氧化物半導體膜的加熱處理。上述氣體的含水量為20ppm以下，較佳為1ppm以下，更佳的是為10ppb以下。

另外，氧化物半導體既可以為非晶(amorphous)，又可以具有結晶性。當採用後者時，氧化物半導體可以是單晶、多晶、其一部分具有結晶性的結構、在非晶中包含具有結晶性的部分的結構或非非晶。作為其一部分具有結晶性的結構的一個例子，也可以使用包含如下結晶的氧化物(CAAC-OS：C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)，該結晶進行c軸配向，並且在從垂直於ab面、表面或介面的方向看時具有三角形狀或六角形狀的原子排列，並且在從垂直於c軸的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀，而在ab面上a軸或b軸的方向不同(即，以c軸為中心回轉)。

從廣義來理解，CAAC-OS是指非單晶的包括如下相的氧化物，在該相中在從垂直於ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且在從垂直於c軸方向的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。

CAAC-OS不是單晶，但是也不只由非晶形成。另外，雖然CAAC-OS包括結晶部分，但是有時不能明確辨別一個結晶部分與其他結晶部分的邊界。

也可以用氮取代構成CAAC-OS的氧的一部分。另外，構成CAAC-OS的各結晶部分的c軸也可以在固定的方向(例如，垂直於形成CAAC-OS的基板面或CAAC-OS的表面等的方向)上一致。或者，構成CAAC-OS的各結晶部分的ab面的法線也可以朝向固定的方向(例如，垂直於形成CAAC-OS的基板面或CAAC-OS的表面等的方向)。

CAAC-OS根據其組成等而具有對可見光的透明性或不具有對可見光的透明性。

作為上述CAAC-OS的例子，也可以舉出一種結晶，該結晶被形成為膜狀，並且在從垂直於膜表面或支撐基板表面的方向觀察時確認到三角形或六角形的原子排列，並且在觀察其膜剖面時確認到金屬原子或金屬原子及氧原子(或氮原子)的層狀排列。

接著，對本發明的半導體裝置所具有的電晶體的具體結構的一個例子進行說明。

圖13A所示的電晶體是通道蝕刻結構的底閘極型電晶體。

並且，圖13A所示的電晶體包括：形成在絕緣表面上的閘極電極(閘極)1602；閘極電極1602上的閘極絕緣膜1603；在閘極絕緣膜1603上與閘極電極1602重疊的半導體膜1604；以及形成在半導體膜1604上的導電膜1605及導電膜1606。並且，電晶體還可以包括形成在半導體膜1604、導電膜1605及導電膜1606上的絕緣膜1607。

另外，圖13A所示的電晶體還可以包括在與半導體膜1614重疊的位置形成在絕緣膜1607上的背閘極電極。

圖13B所示的電晶體是通道保護結構的底閘極型電晶體。

並且，圖13B所示的電晶體包括：形成在絕緣表面上的閘極電極1612；閘極電極1612上的閘極絕緣膜1613；在閘極絕緣膜1613上與閘極電極1612重疊的半導體膜1614；形成在半導體膜1614上的通道保護膜1618；以及形成在半導體膜1614上的導電膜1615及導電膜1616。並且，電晶體還可以包括形成在通道保護膜1618、導電膜1615及導電膜1616上的絕緣膜1617。

另外，圖13B所示的電晶體還可以包括在與半導體膜 1614重疊的位置形成在絕緣膜1617上的背閘極電極。

藉由設置通道保護膜1618，可以防止在後面的製程中對半導體膜1614中的成為通道形成區的部分造成諸如蝕刻時的電漿或蝕刻劑所導致的膜減少等的損傷。由此，可以提高電晶體的可靠性。

圖13C所示的電晶體是底接觸結構的底閘極型電晶體。

並且，圖13C所示的電晶體包括：形成在絕緣表面上的閘極電極1622；閘極電極1622上的閘極絕緣膜1623；閘極絕緣膜1623上的導電膜1625、導電膜1626；以及在閘極絕緣膜1623上與閘極電極1622重疊且形成在導電膜1625、導電膜1626上的半導體膜1624。並且，電晶體還可以包括形成在導電膜1625、導電膜1626及半導體膜1624上的絕緣膜1627。

另外，圖13C所示的電晶體還可以包括在與半導體膜1624重疊的位置形成在絕緣膜1627上的背閘極電極。

圖13D所示的電晶體是底接觸結構的底閘極型電晶體。

並且，圖13D所示的電晶體包括：形成在絕緣表面上的導電膜1645及導電膜1646；形成在導電膜1645及導電膜1646上的半導體膜1644；形成在半導體膜1644上的閘極絕緣膜1643；以及在閘極絕緣膜1643上與半導體膜1644重疊的閘極電極1642。並且，電晶體還可以包括形成在閘極電極1642上的絕緣膜1647。

本實施方式可以與其他實施方式適當地組合而實施。

實施方式5

在圖14中說明相當於半導體顯示裝置的一個方式的面板的一個例子。圖14所示的面板包括：基板700；基板700上的像素部701；信號線驅動電路702；掃描線驅動電路703；以及端子704。

像素部701包括多個像素，各像素中設置有顯示元件以及控制該顯示元件的工作的一個或多個電晶體。掃描線驅動電路703藉由控制對與各像素連接的掃描線的電位提供來選擇像素部701所具有的像素。信號線驅動電路702控制對藉由掃描線驅動電路703被選擇的像素的影像信號的提供。

並且，在圖14所示的面板中，作為掃描線驅動電路703使用根據本發明的一個方式的移位暫存器。圖14示出藉由端子704對掃描線驅動電路703提供電位VEE、電位VSS、電位VDD時的例子。

由於掃描線與多個像素連接而需要具有較大的電流供給能力。藉由使用根據本發明的一個方式的移位暫存器對該掃描線提供電位，可以防止提供到掃描線的電位的幅度變小。因此，可以降低因提供到掃描線的信號幅度小而引起的像素部701的顯示故障，從而可以顯示高影像品質的影像。

注意，雖然在本實施方式中對將根據本發明的一個方式的移位暫存器用於掃描線驅動電路703的情況進行了說明，但是也可以將根據本發明的一個方式的移位暫存器用於信號線驅動電路702。

本實施方式可以與其他實施方式適當地組合而實施。

實施方式6

根據本發明的一個方式的半導體裝置可以用於顯示設備、個人電腦、具備儲存介質的影像再現裝置(典型地是，能夠再現如DVD(Digital Versatile Disc：數位通用磁片)等儲存介質並具有能夠顯示其影像的顯示器的裝置)。此外，作為能夠使用根據本發明的一個方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式在內的遊戲機、可攜式資訊終端、電子書閱讀器、例如攝像機和數位相機等影像拍攝裝置、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再現裝置(例如，汽車音頻系統和數位音頻播放器等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、自動售貨機等等。圖15A至15E顯示出這樣的電子裝置的具體示例。

圖15A是可攜式遊戲機，其包括外殼5001、外殼5002、顯示部5003、顯示部5004、麥克風5005、揚聲器5006、操作鍵5007、觸控筆5008等。藉由將根據本發明的一個方式的半導體裝置用於可攜式遊戲機的驅動電路，可以提供耗電量低且工作穩定的可攜式遊戲機。藉由將根據本發明的一個方式的半導體裝置用於顯示部5003或顯示部5004，可以提供高影像品質的可攜式遊戲機。另外，圖15A所示的可攜式遊戲機具有顯示部5003及顯示部5004兩個顯示部，但是可攜式遊戲機所具有的顯示部的數目不侷限於此。

圖15B是顯示設備，其包括外殼5201、顯示部5202、支架5203等。藉由將根據本發明的一個方式的半導體裝置用於顯示設備的驅動電路，可以提供耗電量低且工作穩定的顯示設備。藉由將根據本發明的一個方式的半導體顯示裝置用於顯示部5202，可以提供高影像品質的顯示設備。注意，顯示裝置包括顯示資訊的所有顯示設備，例如用於個人電腦、電視廣播接收以及廣告顯示等的顯示設備。

圖15C是筆記本式個人電腦，其包括外殼5401、顯示部5402、鍵盤5403及指向裝置5404等。藉由將根據本發明的一個方式的半導體裝置用於筆記本式個人電腦的驅動電路，可以提供耗電量低且工作穩定的筆記本式個人電腦。藉由將根據本發明的一個方式的半導體顯示裝置用於顯示部5402，可以提供高影像品質的筆記本式個人電腦。

圖15D是可攜式資訊終端，其包括第一外殼5601、第二外殼5602、第一顯示部5603、第二顯示部5604、連接部5605、操作鍵5606等。第一顯示部5603設置在第一外殼5601中，第二顯示部5604設置在第二外殼5602中。並且，第一外殼5601與第二外殼5602藉由連接部 5605連接，第一外殼5601與第二外殼5602之間的角度可以藉由連接部5605改變。第一顯示部5603中的影像可以根據由連接部5605形成的第一外殼5601與第二外殼5602之間的角度進行切換。另外，也可以對第一顯示部5603和第二顯示部5604中的至少一個使用附加有位置輸入裝置的功能的半導體顯示裝置。另外，可以藉由對半導體顯示裝置設置觸摸屏來使其具有位置輸入裝置的功能。或者，也可以藉由在半導體顯示裝置的像素部中設置被稱為光電感測器的光電轉換元件來使其具有位置輸入裝置的功能。藉由將根據本發明的一個方式的半導體裝置用於可攜式資訊終端的驅動電路，可以提供耗電量低且工作穩定的可攜式資訊終端。藉由將根據本發明的一個方式的半導體顯示裝置用於第一顯示部5603或第二顯示部5604，也可以提供高影像品質的可攜式資訊終端。

圖15E是行動電話，其包括外殼5801、顯示部5802、聲音輸入部5803、音聲輸出部5804、操作鍵5805、光接收部5806等。藉由將由光接收部5806接收的光轉換為電信號，可以提取外部的影像。藉由將根據本發明的一個方式的半導體裝置用於行動電話的驅動電路，可以提供耗電量低且工作穩定的行動電話。藉由將根據本發明的一個方式的半導體顯示裝置用於顯示部5802，可以提供高影像品質的行動電話。

本實施方式可以與其他實施方式適當地組合而實施。

100‧‧‧半導體裝置

101‧‧‧電路

102‧‧‧電晶體

103‧‧‧電晶體

104‧‧‧佈線電位VDD

105‧‧‧佈線電位VSS

106‧‧‧佈線電位VEE

107‧‧‧佈線電位Vin

108‧‧‧佈線電位Vout

Claims

一種半導體裝置，包含：包含複數個電路的驅動電路，其中該電路包含第一至第三電晶體，其中該第一電晶體的源極和汲極中的一個電連接到第一佈線，其中該第一電晶體的該源極和該汲極中的另一個電連接到第二佈線，其中該第二電晶體的源極和汲極中的一個電連接到該第二佈線，其中該第二電晶體的該源極和該汲極中的另一個電連接到第三佈線，其中該第二電晶體的閘極電連接到該第三電晶體的閘極，其中該第三電晶體的源極和汲極中的一個電連接到第四佈線，其中時脈信號施加到該第一佈線，其中該第二佈線被配置為從該電路輸出信號，其中第一低電位施加到該第三佈線，且其中第二低電位施加到該第四佈線。
一種半導體裝置，包含：包含複數個電路的驅動電路，其中該電路包含第一至第三電晶體，其中該第一電晶體的源極和汲極中的一個電連接到第一佈線，其中該第一電晶體的該源極和該汲極中的另一個電連接到第二佈線，其中該第二電晶體的源極和汲極中的一個電連接到該第二佈線，其中該第二電晶體的該源極和該汲極中的另一個電連接到第三佈線，其中該第二電晶體的閘極電連接到該第三電晶體的閘極，其中該第三電晶體的源極和汲極中的一個電連接到第四佈線，其中時脈信號施加到該第一佈線，其中該第二佈線被配置為從該電路輸出信號，其中第一低電位施加到該第三佈線，其中第二低電位施加到該第四佈線，且其中該第三佈線和該第四佈線在實體上彼此分離。
一種半導體裝置，包含：包含複數個電路的驅動電路，其中該電路包含第一至第四電晶體，其中該第一電晶體的源極和汲極中的一個電連接到第一佈線，其中該第一電晶體的該源極和該汲極中的另一個電連接到第二佈線，其中該第二電晶體的源極和汲極中的一個電連接到該第二佈線，其中該第二電晶體的該源極和該汲極中的另一個電連接到第三佈線，其中該第二電晶體的閘極電連接到該第三電晶體的閘極和該第四電晶體的源極和汲極中的一個，其中該第三電晶體的源極和汲極中的一個電連接到第四佈線，其中該第四電晶體的該源極和該汲極中的另一個電連接到該第四佈線，其中時脈信號施加到該第一佈線，其中該第二佈線被配置為從該電路輸出信號，其中第一低電位施加到該第三佈線，且其中第二低電位施加到該第四佈線。
一種半導體裝置，包含：包含複數個電路的驅動電路，其中該電路包含第一至第四電晶體，其中該第一電晶體的源極和汲極中的一個電連接到第一佈線，其中該第一電晶體的該源極和該汲極中的另一個電連接到第二佈線，其中該第二電晶體的源極和汲極中的一個電連接到該第二佈線，其中該第二電晶體的該源極和該汲極中的另一個電連接到第三佈線，其中該第二電晶體的閘極電連接到該第三電晶體的閘極和該第四電晶體的源極和汲極中的一個，其中該第三電晶體的源極和汲極中的一個電連接到第四佈線，其中該第四電晶體的該源極和該汲極中的另一個電連接到該第四佈線，其中時脈信號施加到該第一佈線，其中該第二佈線被配置為從該電路輸出信號，其中第一低電位施加到該第三佈線，其中第二低電位施加到該第四佈線，且其中該第三佈線和該第四佈線在實體上彼此分離。
如申請專利範圍第1至4項的任一者之半導體裝置，其中該第一低電位和該第二低電位彼此不相同。