TWI421827B - 移位暫存器 - Google Patents

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TWI421827B
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Description

移位暫存器
本發明是有關於顯示技術領域，且特別是有關於一種移位暫存器。
按，先前技術中將移位暫存器製作在基板，例如玻璃基板上，所採用的製程主要為非晶矽製程技術。由於非晶矽材質的載子遷移率低，因此需要設計較大尺寸的薄膜電晶體，才能有效驅動顯示面板的掃描線。然而，尺寸越大的薄膜電晶體所佔據面板的空間也越大，很難設計在在窄邊框或是電路空間有限的顯示面板產品上；而且所產生的寄生電容效應也越大，造成時脈訊號線上的功率消耗也大幅上升。因此將移位暫存器製作在基板上，雖然可以節省閘極驅動電路之成本，惟，如果薄膜電晶體的尺寸大小和功率消耗問題沒有獲得改善，此項技術的應用層面也會有所限制。
因此，若能將高載子遷移率的半導體材質應用在移位暫存器的設計上，則能有效縮小薄膜電晶體的設計尺寸和降低功率消耗。高載子遷移率的半導體材質雖然有較大的導通電流，但往往也伴隨較大的關閉電流。以近期開發的半導體材質銦鎵鋅氧化物(IGZO)為例，IGZO的載子遷移率約在5伏特每米秒(V/m‧s)，但製作出來的薄膜電晶體之臨界電壓約在-5V。因此，若將IGZO應用於先前技術所提出的移位暫存器電路架構，會造成大量的漏電流，導致移位暫存器失效。
本發明的目的就是在提供一種移位暫存器，以克服先前技術存在的技術缺陷。
因此，本發明一實施例提出的一種移位暫存器，其包括多個電晶體，接受啟始脈衝訊號、第一時脈訊號以及第二時脈訊號之控制以產生閘極驅動訊號；其中第一時脈訊號與第二時脈訊號互為反相，且第一時脈訊號之低準位與第二時脈訊號之低準位相異。再者，各個電晶體皆為負臨界電壓電晶體；且每一電晶體處於截止狀態時，此電晶體之閘極的電位小於此電晶體之源/汲極的電位。
在本發明的一實施例中，上述之多個電晶體包括第一電晶體、第二電晶體及第三電晶體；第一電晶體之閘極因電性耦接關係而接收第一時脈訊號且透過耦合電容與第一電晶體之汲/源極電性相接，第一電晶體之源/汲極電性耦接至電源電壓，且此電源電壓之準位高於第一時脈訊號之低準位且低於第二時脈訊號之低準位；第二電晶體之閘極因電性耦接關係而接收第一時脈訊號，第二電晶體之源/汲極電性耦接至第一電晶體之汲/源極，且第二電晶體之汲/源極因電性耦接關係而接收啟始脈衝訊號；第三電晶體之閘極電性耦接至第一電晶體之汲/源極，第三電晶體之源/汲極用以輸出閘極驅動訊號，且第三電晶體之汲/源極因電性耦接關係而接收第二時脈訊號。
在本發明的一實施例中，上述之第三電晶體之源/汲極進一步透過另一耦合電容電性耦接至第三電晶體之閘極。
在本發明的一實施例中，上述之多個電晶體更包括第四電晶體，其中第四電晶體之閘極電性耦接至第一電晶體之汲/源極，第四電晶體之源/汲極用以輸出另一啟始脈衝訊號，且該第四電晶體之汲/源極電性耦接至第三電晶體之汲/源極或源/汲極。
在本發明的一實施例中，上述之多個電晶體更包括第五電晶體，其中第五電晶體之閘極因電性耦接關係而接收第一時脈訊號，第五電晶體之源/汲極因電性耦接關係而接收第二電源電壓且此第二電源電壓之準位等於第二時脈訊號之低準位，第五電晶體之汲/源極電性耦接至第三電晶體之源/汲極。
本發明再一實施例提出的一種移位暫存器，其包括控制電路以及輸出電路；其中控制電路因電性耦接關係而接收啟始脈衝訊號、第一時脈訊號以及電源電壓且依據啟始脈衝訊號及第一時脈訊號產生致能訊號，第一時脈訊號之低準位低於電源電壓之準位；輸出電路接受致能訊號之控制並依據第二時脈訊號產生閘極驅動訊號，第二時脈訊號與第一時脈訊號互為反相且第二時脈訊號之低準位高於電源電壓之準位。
在本發明的一實施例中，上述之控制電路包括第一控制電晶體及第二控制電晶體；其中，第一控制電晶體之閘極用以接收第一時脈訊號，第一控制電晶體之源/汲極電性耦接至電源電壓，第一控制電晶體之汲/源極透過耦合電容與第一控制電晶體之閘極電性相接；第二控制電晶體之閘極電性耦接至第一控制電晶體之閘極，第二控制電晶體之源/汲極電性耦接至第一控制電晶體之汲/源極且用以輸出致能訊號，第二控制電晶體之汲/源極用以接收啟始脈衝訊號。
在本發明的一實施例中，上述之輸出電路包括第一輸出電晶體，其中第一輸出電晶體之閘極用以接收致能訊號，第一輸出電晶體之源/汲極用以輸出閘極驅動訊號，且第一輸出電晶體之汲/源極用以接收第二時脈訊號。
在本發明的一實施例中，上述之輸出電路更包括第二輸出電晶體以產生第二啟始脈衝訊號，其中第二輸出電晶體之閘極電性耦接至第一輸出電晶體之閘極，第二輸出電晶體之源/汲極用以輸出第二啟始脈衝訊號，且第二輸出電晶體之汲/源極電性耦接至第一輸出電晶體之源/汲極或汲/源極。
在本發明的一實施例中，上述之移位暫存器更包括重置電路，其中重置電路接收第一時脈訊號之控制以將輸出電路之閘極驅動訊號的輸出端之電位拉至第二電源電壓，且第二電源電壓之準位等於第二時脈訊號之低準位。
本發明另一實施例提出的一種移位暫存器，其包括控制電路以及第一輸出電晶體；其中，控制電路具有啟始脈衝訊號輸入端、第一時脈訊號輸入端及電源電壓輸入端，且包括第一控制電晶體及第二控制電晶體；第一控制電晶體之閘極電性耦接至第一時脈訊號輸入端，第一控制電晶體之源/汲極電性耦接至電源電壓輸入端，且第一控制電晶體之汲/源極透過耦合電容與第一控制電晶體之閘極電性相接；第二控制電晶體之閘極電性耦接至第一時脈訊號輸入端，第二控制電晶體之源/汲極電性耦接至第一控制電晶體之汲/源極，且第二控制電晶體之汲/源極電性耦接至啟始脈衝訊號輸入端；第一輸出電晶體之閘極電性耦接至第一控制電晶體之汲/源極，第一輸出電晶體之源/汲極作為閘極驅動訊號輸出端，且第一輸出電晶體之汲/源極作為第二時脈訊號輸入端。再者，第一控制電晶體、第二控制電晶體以及第一輸出電晶體皆係負臨界電壓電晶體。
在本發明的一實施例中，上述之第一輸出電晶體之源/汲極進一步透過耦合電容與第一輸出電晶體之閘極電性相接。
在本發明的一實施例中，上述之移位暫存器更包括第二輸出電晶體，其中第二輸出電晶體之閘極電性耦接至控制電路之第一控制電晶體之汲/源極，第二輸出電晶體之源/汲極作為啟始脈衝訊號輸出端，且第二輸出電晶體之汲/源極電性耦接至閘極驅動訊號輸出端或第二時脈訊號輸入端，並且第二輸出電晶體係負臨界電壓電晶體。
在本發明的一實施例中，上述之移位暫存器更包括重置電晶體，其中重置電晶體之閘極電性耦接至控制電路之第一時脈訊號輸入端，重置電晶體之源/汲極作為另一電源電壓輸入端，且重置電晶體之汲/源極電性耦接至閘極驅動訊號輸出端，並且重置電晶體係負臨界電壓電晶體。
本發明實施例藉由對移位暫存器之電路架構及其操作過程進行特定設計，使得移位暫存器之各個電晶體採用高載子遷移率之半導體材質後仍可正常操作，以致於本發明實施例提出的移位暫存器之電路架構可達成有效縮小電晶體尺寸以及降低功率消耗之功效。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
參見圖1，其繪示出相關於本發明第一實施例提出之一種移位暫存器的電路結構圖。如圖1所示，移位暫存器10包括控制電路12以及輸出電路14。在此說明的是，多個級串聯耦接的移位暫存器可以形成一閘極驅動電路(未繪示)，例如陣列上閘極驅動電路(Gate Driver On Array,GOA)，而本實施例之移位暫存器10可為這些級串聯耦接的移位暫存器中之任意一級。
具體地，控制電路12包括電晶體T11、T41及耦合電容Cc，電晶體T11、T41皆為負臨界電壓電晶體，例如是採用高載子遷移率之半導體材質的電晶體。其中，電晶體T41之閘極作為時脈訊號輸入端以接收時脈訊號XCK，電晶體T41之源/汲極電性耦接至電源電壓VSS以作為電源電壓輸入端，電晶體T41之汲/源極作為致能訊號Q(n)之輸出端且透過耦合電容Cc與電晶體T41之閘極電性相接；電晶體T11之閘極與電晶體T41之閘極電性相接以接受時脈訊號XCK之控制，電晶體T11之源/汲極電性耦接至電晶體T41之汲/源極，電晶體T11之汲/源極作為啟始脈衝訊號輸入端以接收啟始脈衝訊號ST(n-1)。
輸出電路14包括電晶體T21、T22以及耦合電容Cb，電晶體T21、T22皆為負臨界電壓電晶體，例如是採用高載子遷移率之半導體材質的電晶體。其中，電晶體T21作為閘極驅動訊號G(n)之輸出電晶體，而電晶體T22作為另一啟始脈衝訊號ST(n)之輸出電晶體。具體地，電晶體T21之閘極電性耦接至控制電路12之電晶體T41的汲/源極，電晶體T21之汲/源極作為時脈訊號輸入端以接收另一時脈訊號CK，電晶體T21之源/汲極作為閘極驅動訊號輸出端以輸出閘極驅動訊號G(n)且較佳地透過耦合電容Cb與電晶體T21之閘極電性相接；電晶體T22之閘極電性耦接至控制電路12之電晶體T41的汲/源極，電晶體T22之汲/源極電性耦接至電晶體T21之汲/源極以接收時脈訊號CK，電晶體T22之源/汲極作為啟始脈衝訊號輸出端以輸出啟始脈衝訊號ST(n)。
在此，需要說明的是，當移位暫存器10作為多個級串聯耦接之移位暫存器中之最後一級時，通常在輸出電路14中可不設置電晶體T22來產生啟始脈衝訊號ST(n)；另外，本領域技術人員還可根據設計時的考量，省略掉耦合電容Cb。
下面將結合圖1及圖2具體描述相關於本發明第一實施例之移位暫存器10的操作過程，圖2繪示出啟始脈衝訊號ST(n-1)、時脈訊號XCK,CK、閘極驅動訊號G(n)以及致能訊號Q(n)之時序圖；在此，時脈訊號XCK與時脈訊號CK互為反相，亦即當時脈訊號XCK為高位準時，時脈訊號CK為低位準，反之當時脈訊號CK為高位準時，時脈訊號XCK為低位準；並且，時脈訊號XCK的低準位低於電源電壓VSS之準位，而時脈訊號CK的低準位高於電源電壓VSS之準位，以致於各個負臨界電壓電晶體T11、T41、T21及T22於截止狀態下，其閘極的電位低於其源/汲的電位以實現較小的關電流。
具體地，當啟始脈衝訊號ST(n-1)與時脈訊號XCK皆為高位準時，時脈訊號CK為低位準，控制電路12中的電晶體T11及T41導通，致能訊號Q(n)被拉高至預設電位並對輸出電路14中的耦合電容Cb進行充電以使輸出電路14中之電晶體T21、T22導通。接下來，啟始脈衝訊號ST(n-1)與時脈訊號XCK皆跳變為低位準，由於時脈訊號XCK之低準位低於電源電壓VSS之準位，控制電路中的電晶體T11及T41有效截止，而致能訊號Q(n)之準位因耦合電容Cc的反向耦合作用而被稍微拉低。
之後，時脈訊號CK由低位準跳變為高位準，輸出電路14中的電晶體T21之源/汲極依據輸入的時脈訊號CK而輸出閘極驅動訊號G(n)(亦即閘極驅動脈衝)，同時，輸出電路14中的電晶體T22之源/汲極依據輸入的時脈訊號CK而輸出啟始脈衝訊號ST(n)以作為後一級移位暫存器的啟始脈衝訊號；此時，致能訊號Q(n)之準位因耦合電容Cb之兩端電壓相連續的特性而被進一步推高，從而使得電晶體T21之開電流增大。接下來，時脈訊號CK跳變為低位準，電晶體T21、T22之源/汲極的電位皆拉低至與時脈訊號CK之低準位相等。
然後，時脈訊號XCK跳變為高位準，控制電路12中的電晶體T11、T41導通，致能訊號Q(n)透過電晶體T41放電至電源電壓VSS，以致於輸出電路14中的電晶體T21、T22之閘極的電位皆低於其源/汲極的電位，使得電晶體T21、T22被有效截止。接下來，時脈訊號XCK跳變為低位準，因耦合電容Cc之反向耦合作用，使得致能訊號Q(n)被拉至更低準位。之後，當時脈訊號CK再次跳變為高位準時，致能訊號Q(n)之準位不會超過電源電壓VSS，以致於輸出電路14中的電晶體T21、T22能保持在有效截止狀態。
另外，本發明第一實施例之移位暫存器10的電路結構並不限於圖1所示，還可採用其他電路結構例如圖3所示。具體地，圖3所示之移位暫存器10的電路結構與圖1所示的移位暫存器10基本相同，不同之處在於：圖3中的電晶體T22之汲/源極係電性耦接至電晶體T21之源/汲極，而非如圖1所示之電性耦接至電晶體T21之汲/源極並直接接收時脈訊號CK。
參見圖4，其繪示出相關於本發明第二實施例提出之一種移位暫存器的電路結構圖。如圖4所示，移位暫存器20包括控制電路22、輸出電路24以及重置電路26。在此說明的是，多個級串聯耦接的移位暫存器可以形成一閘極驅動電路(未繪示)，例如陣列上閘極驅動電路，而本實施例之移位暫存器20可為這些級串聯耦接的移位暫存器中之任意一級。
具體地，控制電路22包括電晶體T11、T41及耦合電容Cc，電晶體T11、T41皆為負臨界電壓電晶體，例如是採用高載子遷移率之半導體材質的電晶體。其中，電晶體T41之閘極作為時脈訊號輸入端以接收時脈訊號XCK，電晶體T41之源/汲極電性耦接至電源電壓VSS1以作為電源電壓輸入端，電晶體T41之汲/源極作為致能訊號Q(n)之輸出端且透過耦合電容Cc與電晶體T41之閘極電性相接；電晶體T11之閘極與電晶體T41之閘極電性相接以接受時脈訊號XCK之控制，電晶體T11之源/汲極電性耦接至電晶體T41之汲/源極，電晶體T11之汲/源極作為啟始脈衝訊號輸入端以接收啟始脈衝訊號ST(n-1)。
輸出電路24包括電晶體T21、T22以及耦合電容Cb，電晶體T21、T22皆為負臨界電壓電晶體，例如是採用高載子遷移率之半導體材質的電晶體。其中，電晶體T21作為閘極驅動訊號G(n)之輸出電晶體，而電晶體T22作為另一啟始脈衝訊號ST(n)之輸出電晶體。具體地，電晶體T21之閘極電性耦接至控制電路22之電晶體T41的汲/源極，電晶體T21之汲/源極作為時脈訊號輸入端以接收另一時脈訊號CK，電晶體T21之源/汲極作為閘極驅動訊號輸出端以輸出閘極驅動訊號G(n)且較佳地透過耦合電容Cb與電晶體T21之閘極電性相接；電晶體T22之閘極電性耦接至控制電路22之電晶體T41的汲/源極，電晶體T22之汲/源極電性耦接至電晶體T21之汲/源極以接收時脈訊號CK，電晶體T22之源/汲極作為啟始脈衝訊號輸出端以輸出啟始脈衝訊號ST(n)。
重置電路26包括電晶體T31，其係負臨界電壓電晶體，例如是採用高載子遷移率之半導體材質的電晶體。電晶體T31之閘極接收時脈訊號XCK，電晶體T31之源/汲極電性耦接至電源電壓VSS2，電晶體T31之汲/源極電性耦接至輸出電路24中的電晶體T21之源/汲極以將其之電位拉至電源電壓VSS2。
於本發明第二實施例中，為使得各個負臨界電壓電晶體T11、T41、T21、T22及T31於截止狀態下，其閘極的電位低於其源/汲的電位以實現較小的關電流，時脈訊號CK與XCK設置為互為反相，電源電壓VSS1的準位設置為高於時脈訊號XCK之低準位且低於時脈訊號CK之低準位，電源電壓VSS2的準位設置為等於時脈訊號CK之低準位。
在此，需要說明的是，移位暫存器20與第一實施例中的移位暫存器10之操作過程大致相同，故在此不再贅述。此外，當移位暫存器20作為多個級串聯耦接之移位暫存器中之最後一級時，通常在輸出電路24中可不設置電晶體T22來產生啟始脈衝訊號ST(n)；另外，本領域技術人員還可根據設計時的考量，省略掉耦合電容Cb。
綜上所述，本發明實施例藉由對移位暫存器之電路架構及其操作過程進行特定設計，使得移位暫存器之各個電晶體為負臨界電壓電晶體，例如是採用高載子遷移率之半導體材質之電晶體時仍可正常操作，以致於本發明實施例提出的移位暫存器之電路架構可達成有效縮小電晶體尺寸以及降低功率消耗之功效。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、20．．．移位暫存器
12、22．．．控制電路
14、24．．．輸出電路
T11、T21、T22、T41、T31．．．電晶體
Cc、Cb．．．耦合電容
26．．．重置電路
ST(n-1)、ST(n)．．．啟始脈衝訊號
XCK、CK．．．時脈訊號
VSS、VSS1、VSS2．．．電源電壓
Q(n)．．．致能訊號
G(n)．．．閘極驅動訊號
圖1為相關於本發明第一實施例之一種移位暫存器之電路結構圖。
圖2為相關於本發明第一實施例之多個訊號的時序圖。
圖3為相關於本發明第一實施例之另一種移位暫存器之電路結構圖。
圖4為相關於本發明第二實施例之一種移位暫存器之電路結構圖。
10．．．移位暫存器
12．．．控制電路
14．．．輸出電路
T11、T21、T22、T41．．．電晶體
Cc、Cb．．．耦合電容
ST(n-1)、ST(n)．．．啟始脈衝訊號
XCK、CK．．．時脈訊號
VSS．．．電源電壓
Q(n)．．．致能訊號
G(n)．．．閘極驅動訊號

Claims (13)

  1. 一種移位暫存器，包括：多個電晶體，接受一啟始脈衝訊號、一第一時脈訊號以及一第二時脈訊號之控制以產生一閘極驅動訊號，該第一時脈訊號與該第二時脈訊號互為反相，且該第一時脈訊號之低準位與該第二時脈訊號之低準位相異；其中，該些電晶體皆為負臨界電壓電晶體，且每一該些電晶體處於截止狀態時，該電晶體之閘極的電位小於該電晶體之源/汲極的電位。
  2. 如申請專利範圍第1項所述之移位暫存器，其中該些電晶體包括：一第一電晶體，該第一電晶體之該閘極因電性耦接關係而接收該第一時脈訊號且透過一耦合電容與該第一電晶體之汲/源極電性相接，該第一電晶體之該源/汲極電性耦接至一電源電壓，該電源電壓之準位高於該第一時脈訊號之該低準位且低於該第二時脈訊號之該低準位；一第二電晶體，該第二電晶體之該閘極因電性耦接關係而接收該第一時脈訊號，該第二電晶體之該源/汲極電性耦接至該第一電晶體之該汲/源極，且該第二電晶體之汲/源極因電性耦接關係而接收該啟始脈衝訊號；以及一第三電晶體，該第三電晶體之該閘極電性耦接至該第一電晶體之該汲/源極，該第三電晶體之該源/汲極用以輸出該閘極驅動訊號，且該第三電晶體之汲/源極因電性耦接關係而接收該第二時脈訊號。
  3. 如申請專利範圍第2項所述之移位暫存器，其中該第三電晶體之該源/汲極進一步透過另一耦合電容電性耦接至該第三電晶體之該閘極。
  4. 如申請專利範圍第2項所述之移位暫存器，其中該些電晶體更包括：一第四電晶體，該第四電晶體之該閘極電性耦接至該第一電晶體之該汲/源極，該第四電晶體之該源/汲極用以輸出另一啟始脈衝訊號，且該第四電晶體之汲/源極電性耦接至該第三電晶體之該汲/源極或該源/汲極。
  5. 如申請專利範圍第2項所述之移位暫存器，其中該些電晶體更包括：一第五電晶體，該第五電晶體之該閘極因電性耦接關係而接收該第一時脈訊號，該第五電晶體之該源/汲極因電性耦接關係而接收一第二電源電壓且該第二電源電壓之準位等於該第二時脈訊號之該低準位，該第五電晶體之汲/源極電性耦接至該第三電晶體之該源/汲極。
  6. 一種移位暫存器，包括：一控制電路，該控制電路因電性耦接關係而接收一啟始脈衝訊號、一第一時脈訊號以及一電源電壓且依據該啟始脈衝訊號及該第一時脈訊號產生一致能訊號，其中該第一時脈訊號之低準位低於該電源電壓之準位；以及一輸出電路，該輸出電路接受該致能訊號之控制並依據一第二時脈訊號產生一閘極驅動訊號，其中該第二時脈訊號與該第一時脈訊號互為反相且該第二時脈訊號之低準位高於該電源電壓之該準位。
  7. 如申請專利範圍第第6項所述之移位暫存器，其中該控制電路包括：一第一控制電晶體，該第一控制電晶體之閘極用以接收該第一時脈訊號，該第一控制電晶體之源/汲極電性耦接至該電源電壓，該第一控制電晶體之汲/源極透過一耦合電容與該第一控制電晶體之該閘極電性相接；以及一第二控制電晶體，該第二控制電晶體之閘極電性耦接至該第一控制電晶體之該閘極，該第二控制電晶體之該源/汲極電性耦接至該第一控制電晶體之該汲/源極且用以輸出該致能訊號，該第二控制電晶體之汲/源極用以接收該啟始脈衝訊號。
  8. 如申請專利範圍第6項所述之移位暫存器，其中該輸出電路包括一第一輸出電晶體，該第一輸出電晶體之閘極用以接收該致能訊號，該第一輸出電晶體之源/汲極用以輸出該閘極驅動訊號，且該第一輸出電晶體之汲/源極用以接收該第二時脈訊號。
  9. 如申請專利範圍第8項所述之移位暫存器，其中該輸出電路更包括一第二輸出電晶體以產生一第二啟始脈衝訊號，該第二輸出電晶體之閘極電性耦接至該第一輸出電晶體之該閘極，該第二輸出電晶體之源/汲極用以輸出該第二啟始脈衝訊號，且該第二輸出電晶體之汲/源極電性耦接至該第一輸出電晶體之該源/汲極或該汲/源極。
  10. 如申請專利範圍第6項所述之移位暫存器，更包括：一重置電路，該重置電路接收該第一時脈訊號之控制以將該輸出電路之該閘極驅動訊號的輸出端之電位拉至一第二電源電壓，且該第二電源電壓之準位等於該第二時脈訊號之該低準位。
  11. 一種移位暫存器，包括：一控制電路，具有一啟始脈衝訊號輸入端、一第一時脈訊號輸入端以及一電源電壓輸入端，該控制電路包括：一第一控制電晶體，該第一控制電晶體之閘極電性耦接至該第一時脈訊號輸入端，該第一控制電晶體之源/汲極電性耦接至該電源電壓輸入端，且該第一控制電晶體之汲/源極透過一耦合電容與該第一控制電晶體之該閘極電性相接；以及一第二控制電晶體，該第二控制電晶體之閘極電性耦接至該第一時脈訊號輸入端，該第二控制電晶體之源/汲極電性耦接至該第一控制電晶體之該汲/源極，且該第二控制電晶體之汲/源極電性耦接至該啟始脈衝訊號輸入端；以及一第一輸出電晶體，該第一輸出電晶體之閘極電性耦接至該第一控制電晶體之該汲/源極，該第一輸出電晶體之源/汲極作為一閘極驅動訊號輸出端，且該第一輸出電晶體之汲/源極作為一第二時脈訊號輸入端；其中，該第一控制電晶體、該第二控制電晶體以及該第一輸出電晶體皆係負臨界電壓電晶體；一第二輸出電晶體，該第二輸出電晶體之閘極電性耦接至該控制電路之該第一控制電晶體之該汲/源極，該第二輸出電晶體之源/汲極作為一啟始脈衝訊號輸出端，且該第二輸出電晶體之汲/源極電性耦接至該閘極驅動訊號輸出端或該第二時脈訊號輸入端，並且該第二輸出電晶體係一負臨界電壓電晶體。
  12. 如申請專利範圍第11項所述之移位暫存器，其中該第一輸出電晶體之該源/汲極進一步透過另一耦合電容與該第一輸出電晶體之該閘極電性相接。
  13. 如申請專利範圍第11項所述之移位暫存器，更包括一重置電晶體，該重置電晶體之閘極電性耦接至該控制電路之該第一時脈訊號輸入端，該重置電晶體之源/汲極作為另一電源電壓輸入端，且該重置電晶體之汲/源極電性耦接至該閘極驅動訊號輸出端，並且該重置電晶體係一負臨界電壓電晶體。
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