JP2708006B2 - 薄膜集積回路 - Google Patents
薄膜集積回路Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、非晶質シリコン或いは
多結晶シリコン等の非単結晶シリコンからなる薄膜トラ
ンジスタを用いた薄膜集積回路に関するものであり、特
に、薄膜トランジスタの閾値電圧の変動を回復させる手
段を有する薄膜集積回路に関する。
多結晶シリコン等の非単結晶シリコンからなる薄膜トラ
ンジスタを用いた薄膜集積回路に関するものであり、特
に、薄膜トランジスタの閾値電圧の変動を回復させる手
段を有する薄膜集積回路に関する。
【０００２】
【従来の技術】近年、電子装置及びそれに用いるデバイ
スの小型化指向が高まり、ファクシミリ等の画像原稿読
み取り装置においては密着イメージセンサが多く用いら
れるようになってきている。又、画像表示装置において
は液晶ディスプレイパネル等が多く見られるようになっ
てきている。
スの小型化指向が高まり、ファクシミリ等の画像原稿読
み取り装置においては密着イメージセンサが多く用いら
れるようになってきている。又、画像表示装置において
は液晶ディスプレイパネル等が多く見られるようになっ
てきている。
【０００３】密着イメージセンサにおける読み取り単位
である画素は光電変換素子により構成されるが、それぞ
れの画素に対して一対一対応で信号処理回路を用意した
のでは、デバイス全体のうち画素部分の占有面積に対し
て信号処理回路の占有面積の方が非常に大きくなってし
まい、小型化の利点を生かすことができないばかりでな
く信号処理回路のコストが高くなってしまう。一方、液
晶ディスプレイパネルの場合も同様であり、特に液晶デ
ィスプレイパネルは一般に二次元表示であるため、前述
のような画素と一対一対応の信号処理回路ではデバイス
の構成自体が物理的に不可能となる。
である画素は光電変換素子により構成されるが、それぞ
れの画素に対して一対一対応で信号処理回路を用意した
のでは、デバイス全体のうち画素部分の占有面積に対し
て信号処理回路の占有面積の方が非常に大きくなってし
まい、小型化の利点を生かすことができないばかりでな
く信号処理回路のコストが高くなってしまう。一方、液
晶ディスプレイパネルの場合も同様であり、特に液晶デ
ィスプレイパネルは一般に二次元表示であるため、前述
のような画素と一対一対応の信号処理回路ではデバイス
の構成自体が物理的に不可能となる。
【０００４】そこで、この問題を解決するための手段と
して、密着イメージセンサでは画素群を複数個にブロッ
ク化し、これらのブロックをマトリクス配線することに
より、１ブロック毎に画像読み取り信号を順次取り出す
方式が採られている。又、液晶ディスプレイパネルでは
画素群を走査線毎にブロック化し、これらのブロックを
マトリクス配線することにより、１ブロック毎に画素表
示信号を順次画素に書き込む方式が採られている。
して、密着イメージセンサでは画素群を複数個にブロッ
ク化し、これらのブロックをマトリクス配線することに
より、１ブロック毎に画像読み取り信号を順次取り出す
方式が採られている。又、液晶ディスプレイパネルでは
画素群を走査線毎にブロック化し、これらのブロックを
マトリクス配線することにより、１ブロック毎に画素表
示信号を順次画素に書き込む方式が採られている。
【０００５】さらに最近では、上述の個々の画素に対し
て薄膜トランジスタからなるスイッチ素子を設けてこれ
らのスイッチ素子をブロック単位で順次選択する方式と
し、その選択を行うためのシフトレジスタ回路を個別の
ＩＣによって構成する方式から薄膜トランジスタで構成
する方式に変更することにより、スイッチ素子とシフト
レジスタ回路とを同一基板上に形成したものが提案され
ている。この方式によるシフトレジスタ回路としては、
従来、図７に示すものが知られている。この回路の動作
を図８に用いて説明する。薄膜トランジスタＴｒ12，Ｔ
ｒ32のドレイン電極にはクロックΦ1 が、印加され、Ｔ
ｒ22，Ｔｒ42のドレイン電極にはクロックΦ1 と逆位相
のクロックΦ2 が印加されている。トランジスタＴｒ11
のゲート電極にハイレベル（以下、Ｈレベルと記す）の
スタートパルスＤが印加されるとＴｒ11がオン状態にな
って、ノードＡ１が電源電圧ＶDDまで充電される。ノー
ドＡ1 は、Ｔｒ12のゲート〜ドレイン間電極容量、ゲー
ト〜ソース間電極容量およびＴｒ13のゲート〜ドレイン
間電極容量からなるキャパシタを形成している。スター
トパルスＤがロウレベル（以下、Ｌレベルと記す）に下
がるとＴｒ11はオフ状態となり、ノードＡ1 は電荷を保
持する。
て薄膜トランジスタからなるスイッチ素子を設けてこれ
らのスイッチ素子をブロック単位で順次選択する方式と
し、その選択を行うためのシフトレジスタ回路を個別の
ＩＣによって構成する方式から薄膜トランジスタで構成
する方式に変更することにより、スイッチ素子とシフト
レジスタ回路とを同一基板上に形成したものが提案され
ている。この方式によるシフトレジスタ回路としては、
従来、図７に示すものが知られている。この回路の動作
を図８に用いて説明する。薄膜トランジスタＴｒ12，Ｔ
ｒ32のドレイン電極にはクロックΦ1 が、印加され、Ｔ
ｒ22，Ｔｒ42のドレイン電極にはクロックΦ1 と逆位相
のクロックΦ2 が印加されている。トランジスタＴｒ11
のゲート電極にハイレベル（以下、Ｈレベルと記す）の
スタートパルスＤが印加されるとＴｒ11がオン状態にな
って、ノードＡ１が電源電圧ＶDDまで充電される。ノー
ドＡ1 は、Ｔｒ12のゲート〜ドレイン間電極容量、ゲー
ト〜ソース間電極容量およびＴｒ13のゲート〜ドレイン
間電極容量からなるキャパシタを形成している。スター
トパルスＤがロウレベル（以下、Ｌレベルと記す）に下
がるとＴｒ11はオフ状態となり、ノードＡ1 は電荷を保
持する。
【０００６】次に、クロックΦ1 がＨレベルに上がる
と、ブートストラップ効果によりノードＡ1 の電位は電
源電圧ＶDD以上にまで引き上げられると同時に、駆動用
トランジスタＴｒ12を通して出力Ｑ1 がＨレベルとなっ
て、負荷Ｚ1 を駆動する。そしてクロックΦ1 がＬレベ
ルに下がると出力Ｑ1 はＬレベルに下がり、続いて出力
Ｑ2 がＨレベルに上がるので、リセット用トランジスタ
Ｔｒ13のゲート電極がＨレベルになり、トランジスタＴ
ｒ13がオン状態になる。その結果、ノードＡ1 の電位は
グランドレベルにリセットされてＴｒ12はオフ状態とな
る。以上のようにして、出力Ｑは順次シフトしていく。
と、ブートストラップ効果によりノードＡ1 の電位は電
源電圧ＶDD以上にまで引き上げられると同時に、駆動用
トランジスタＴｒ12を通して出力Ｑ1 がＨレベルとなっ
て、負荷Ｚ1 を駆動する。そしてクロックΦ1 がＬレベ
ルに下がると出力Ｑ1 はＬレベルに下がり、続いて出力
Ｑ2 がＨレベルに上がるので、リセット用トランジスタ
Ｔｒ13のゲート電極がＨレベルになり、トランジスタＴ
ｒ13がオン状態になる。その結果、ノードＡ1 の電位は
グランドレベルにリセットされてＴｒ12はオフ状態とな
る。以上のようにして、出力Ｑは順次シフトしていく。
【０００７】上述の例ではブートストラップ効果を利用
しているため、薄膜トランジスタＴｒ12のゲート電極に
電源電圧ＶDDによりも高い電圧を印加することができ、
その結果、トランジスタＴｒ12から十分なオン電流を取
り出すことができるという利点がある。また、駆動用ト
ランジスタからグランド電位に直接流れる回路貫通電流
がないため、消費電力の小さいシフトレジスタ回路を実
現することができる。
しているため、薄膜トランジスタＴｒ12のゲート電極に
電源電圧ＶDDによりも高い電圧を印加することができ、
その結果、トランジスタＴｒ12から十分なオン電流を取
り出すことができるという利点がある。また、駆動用ト
ランジスタからグランド電位に直接流れる回路貫通電流
がないため、消費電力の小さいシフトレジスタ回路を実
現することができる。
【０００８】しかし一方では、ノードＡが電気的に浮遊
状態になっている時間が長いため、外部からのノイズ等
によりノードＡの電位が不安定に変動し、シフトレジス
タ回路が誤動作し易いという欠点がある。例えば図８の
例では、スタートパルスＤまたは出力Ｑ2 がＨレベルの
時にしかノードＡ1 が所定の電位に固定されない。従っ
て誤動作を防止するためには、ノードＡがＨレベルにあ
るとき以外は常にノードＡをＬレベルに固定すれば良
く、図７のリセット用トランジスタＴｒ13のゲート電極
にＨレベル電圧を与えておけばよい。
状態になっている時間が長いため、外部からのノイズ等
によりノードＡの電位が不安定に変動し、シフトレジス
タ回路が誤動作し易いという欠点がある。例えば図８の
例では、スタートパルスＤまたは出力Ｑ2 がＨレベルの
時にしかノードＡ1 が所定の電位に固定されない。従っ
て誤動作を防止するためには、ノードＡがＨレベルにあ
るとき以外は常にノードＡをＬレベルに固定すれば良
く、図７のリセット用トランジスタＴｒ13のゲート電極
にＨレベル電圧を与えておけばよい。
【０００９】ところで、非晶質薄膜トランジスタ或いは
多結晶薄膜トランジスタは、ゲート絶縁膜と半導体膜と
の界面及び各々の膜内部に欠陥が存在するために、閾値
電圧が変動するという現象が生じ易い。すなわち、薄膜
トランジスタにゲート〜ソース間電圧を印加した場合、
その電圧が正の場合には閾値電圧が正に変動する。ま
た、ゲート〜ソース間電圧が負の場合には逆に閾値電圧
が負に変動する。これらの変動量は一般に、印加するゲ
ート〜ソース間電圧値及びその印加時間に比例すること
が知られている。この閾値電圧変動は界面及び膜の欠陥
を減らすことによりある程度は改善することができる
が、上記のような非単結晶トランジスタでは閾値電圧変
動を根本的になくすことは難しいのが現状である。
多結晶薄膜トランジスタは、ゲート絶縁膜と半導体膜と
の界面及び各々の膜内部に欠陥が存在するために、閾値
電圧が変動するという現象が生じ易い。すなわち、薄膜
トランジスタにゲート〜ソース間電圧を印加した場合、
その電圧が正の場合には閾値電圧が正に変動する。ま
た、ゲート〜ソース間電圧が負の場合には逆に閾値電圧
が負に変動する。これらの変動量は一般に、印加するゲ
ート〜ソース間電圧値及びその印加時間に比例すること
が知られている。この閾値電圧変動は界面及び膜の欠陥
を減らすことによりある程度は改善することができる
が、上記のような非単結晶トランジスタでは閾値電圧変
動を根本的になくすことは難しいのが現状である。
【００１０】以上のように、ゲート〜ソース電極間に長
時間の正（Ｈレベル）電圧を印加することは、リセット
用トランジスタＴｒ13の閾値電圧を正に変動させるの
で、トランジスタＴｒ13をオン状態にさせるゲート〜ソ
ース間電圧が一定であれば薄膜トランジスタのオン電流
が低下することになる。従って、トランジスタＴｒ13は
ノードＡ1 を十分にリセットすることができなくなり、
ひいてはシフトレジスタ回路の誤動作を招くことにな
る。
時間の正（Ｈレベル）電圧を印加することは、リセット
用トランジスタＴｒ13の閾値電圧を正に変動させるの
で、トランジスタＴｒ13をオン状態にさせるゲート〜ソ
ース間電圧が一定であれば薄膜トランジスタのオン電流
が低下することになる。従って、トランジスタＴｒ13は
ノードＡ1 を十分にリセットすることができなくなり、
ひいてはシフトレジスタ回路の誤動作を招くことにな
る。
【００１１】このような閾値電圧変動を持つトランジス
タを用いた場合の問題点の対策としては、例えば特開平
５−２６７６３６号公報に開示された技術が知られてい
る。図９に上記公報記載の回路図を示す。図９において
トランジスタＴｒ3 ，Ｔｒ4はノードＡリセット用トラ
ンジスタで、これらのトランジスタに各々正のゲート〜
ソース間電圧を時系列的に印加することにより、個々の
トランジスタに対するゲート〜ソース間電圧印加時間を
減少させて、閾値電圧変動量を緩和している。また、ト
ランジスタＴｒ12のゲート電極部におけるブートストラ
ップ効果を利用して、駆動用トランジスタＴｒ12のゲー
ト電極に電源電圧ＶDDよりも高い電圧を印加できるよう
にすることにより、駆動用トランジスタのオン電流を大
きく確保するようにしている。更に、キャパシタＣB を
介してのブートストラップ効果によりリセット用トラン
ジスタＴｒ3 ，Ｔｒ4 の閾値電圧が正方向に変動して
も、ある程度のオン電流を確保してリセット能力を高め
るようにしている。
タを用いた場合の問題点の対策としては、例えば特開平
５−２６７６３６号公報に開示された技術が知られてい
る。図９に上記公報記載の回路図を示す。図９において
トランジスタＴｒ3 ，Ｔｒ4はノードＡリセット用トラ
ンジスタで、これらのトランジスタに各々正のゲート〜
ソース間電圧を時系列的に印加することにより、個々の
トランジスタに対するゲート〜ソース間電圧印加時間を
減少させて、閾値電圧変動量を緩和している。また、ト
ランジスタＴｒ12のゲート電極部におけるブートストラ
ップ効果を利用して、駆動用トランジスタＴｒ12のゲー
ト電極に電源電圧ＶDDよりも高い電圧を印加できるよう
にすることにより、駆動用トランジスタのオン電流を大
きく確保するようにしている。更に、キャパシタＣB を
介してのブートストラップ効果によりリセット用トラン
ジスタＴｒ3 ，Ｔｒ4 の閾値電圧が正方向に変動して
も、ある程度のオン電流を確保してリセット能力を高め
るようにしている。
【００１２】一方、正に変動した閾値電圧を元に戻すた
めにゲート〜ソース間に負電圧を印加する方式が特開平
５−３０２７８号公報に開示されている。図１０は、上
記公報記載の回路図を示す。電圧端子ＶC1には負電圧を
設定しておく。抵抗Ｒ11はトランジスタＴｒ12，Ｔｒ13
によるインバータの負荷抵抗（トランジスタＴｒ12が負
荷トランジスタで、この負荷抵抗値と駆動トランジスタ
Ｔｒ13のオン抵抗の比は６：１以上が望ましい）よりも
十分大きな抵抗値としておく。インバータ出力がＬレベ
ルになり、更にパストランジスタＴｒ11がオフ状態にな
ると、抵抗Ｒ11を通して負電圧がトランジスタＴｒ13の
ゲート電極に印加されるようになっている。これによ
り、正に変動した閾値電圧を元に戻す。
めにゲート〜ソース間に負電圧を印加する方式が特開平
５−３０２７８号公報に開示されている。図１０は、上
記公報記載の回路図を示す。電圧端子ＶC1には負電圧を
設定しておく。抵抗Ｒ11はトランジスタＴｒ12，Ｔｒ13
によるインバータの負荷抵抗（トランジスタＴｒ12が負
荷トランジスタで、この負荷抵抗値と駆動トランジスタ
Ｔｒ13のオン抵抗の比は６：１以上が望ましい）よりも
十分大きな抵抗値としておく。インバータ出力がＬレベ
ルになり、更にパストランジスタＴｒ11がオフ状態にな
ると、抵抗Ｒ11を通して負電圧がトランジスタＴｒ13の
ゲート電極に印加されるようになっている。これによ
り、正に変動した閾値電圧を元に戻す。
【００１３】
【発明が解決しようとする課題】上述したような従来の
技術には、以下のような問題点があった。先ず、特開平
５−２６７６３６号公報記載の回路では、複数のリセッ
ト用トランジスタを用いたとしても、正のゲート〜ソー
ス間電圧が印加される限り閾値電圧変動を完全に防止す
ることはできない。しかも、この例ではキャパシタＣB
におけるブートストラップ効果を利用してリセット用ト
ランジスタのゲート〜ソース間電圧を上昇させている
が、これは結局のところ正の閾値電圧変動を増加させる
ことになり、シフトレジスタ回路の動作寿命を十分に伸
ばすことができないという問題点がある。
技術には、以下のような問題点があった。先ず、特開平
５−２６７６３６号公報記載の回路では、複数のリセッ
ト用トランジスタを用いたとしても、正のゲート〜ソー
ス間電圧が印加される限り閾値電圧変動を完全に防止す
ることはできない。しかも、この例ではキャパシタＣB
におけるブートストラップ効果を利用してリセット用ト
ランジスタのゲート〜ソース間電圧を上昇させている
が、これは結局のところ正の閾値電圧変動を増加させる
ことになり、シフトレジスタ回路の動作寿命を十分に伸
ばすことができないという問題点がある。
【００１４】次に、特開平５−３０２７８号公報記載の
回路には、回路構成がインバータ方式であるため、回路
の貫通電流があり消費電力が大きいという問題点があ
る。ところで、シフトレジスタ回路が駆動する負荷は本
発明の製品分野から見ると、マトリクス配線およびそれ
に接続されたセンサ素子あるいは薄膜トランジスタから
なるスイッチ素子である。よって、駆動する負荷の電気
的性質は抵抗と容量の分布定数回路と見なすことができ
る。このうち抵抗についてはマトリスク配線導体の抵抗
分であり、容量についてはマトリクス配線導体の容量分
と、センサ素子あるいはスイッチ素子の寄生容量分であ
る。これらのうち抵抗分は、配線材料を電気抵抗の小さ
いアルミニウム等で形成することにより大幅に低減する
ことができる。しかし、容量分は製造プロセス上、大幅
な低減を実現するのは難しいのが現状である。
回路には、回路構成がインバータ方式であるため、回路
の貫通電流があり消費電力が大きいという問題点があ
る。ところで、シフトレジスタ回路が駆動する負荷は本
発明の製品分野から見ると、マトリクス配線およびそれ
に接続されたセンサ素子あるいは薄膜トランジスタから
なるスイッチ素子である。よって、駆動する負荷の電気
的性質は抵抗と容量の分布定数回路と見なすことができ
る。このうち抵抗についてはマトリスク配線導体の抵抗
分であり、容量についてはマトリクス配線導体の容量分
と、センサ素子あるいはスイッチ素子の寄生容量分であ
る。これらのうち抵抗分は、配線材料を電気抵抗の小さ
いアルミニウム等で形成することにより大幅に低減する
ことができる。しかし、容量分は製造プロセス上、大幅
な低減を実現するのは難しいのが現状である。
【００１５】従って、図１０のインバータの外部負荷を
考えた場合、出力がＬレベル→Ｈレベルに変化するとき
の時定数はトランジスタＴｒ12の抵抗値と負荷容量とに
よって決定される。また、出力がＨレベル→Ｌレベルに
変化するときの時定数はトランジスタＴｒ13のオン抵抗
と負荷容量とによって決定される。従って、望ましい回
路定数設定条件では、Ｌレベル→Ｈレベルに変化すると
きの時定数はＨレベル→Ｌレベルに変化するときの時定
数の６倍となってしまい、シフトレジスタ回路の出力パ
ルス形状が立ち上がりと立ち下がりとで非対称になって
しまう。このため、立ち上がり時間が所望の時定数にな
るようにトランジスタＴｒ12のサイズを決定した場合、
トランジスタＴｒ13の素子サイズが非常に大きくなって
しまい、シフトレジスタ回路の占有面積が大きくなりデ
バイスの小型化が困難となる。さらに、素子サイズが大
きくなると素子寄生容量も大きくなるので、抵抗Ｒ11に
よる負荷電圧印加の時定数も長くなり、十分な閾値電圧
変動回復効果が得られなくなるという問題点がある。
考えた場合、出力がＬレベル→Ｈレベルに変化するとき
の時定数はトランジスタＴｒ12の抵抗値と負荷容量とに
よって決定される。また、出力がＨレベル→Ｌレベルに
変化するときの時定数はトランジスタＴｒ13のオン抵抗
と負荷容量とによって決定される。従って、望ましい回
路定数設定条件では、Ｌレベル→Ｈレベルに変化すると
きの時定数はＨレベル→Ｌレベルに変化するときの時定
数の６倍となってしまい、シフトレジスタ回路の出力パ
ルス形状が立ち上がりと立ち下がりとで非対称になって
しまう。このため、立ち上がり時間が所望の時定数にな
るようにトランジスタＴｒ12のサイズを決定した場合、
トランジスタＴｒ13の素子サイズが非常に大きくなって
しまい、シフトレジスタ回路の占有面積が大きくなりデ
バイスの小型化が困難となる。さらに、素子サイズが大
きくなると素子寄生容量も大きくなるので、抵抗Ｒ11に
よる負荷電圧印加の時定数も長くなり、十分な閾値電圧
変動回復効果が得られなくなるという問題点がある。
【００１６】従って本発明の目的とするところは、上記
課題に鑑み、負荷の駆動能力を増大させつつ、低消費電
力化、小型化を実現し、且つ閾値電圧変動のある薄膜ト
ランジスタを用いた場合であっても閾値電圧変動を回復
させることにより、長期間に渡って誤動作のない、高信
頼性の薄膜集積回路を提供することにある。
課題に鑑み、負荷の駆動能力を増大させつつ、低消費電
力化、小型化を実現し、且つ閾値電圧変動のある薄膜ト
ランジスタを用いた場合であっても閾値電圧変動を回復
させることにより、長期間に渡って誤動作のない、高信
頼性の薄膜集積回路を提供することにある。
【００１７】
【課題を解決するための手段】本発明の薄膜集積回路
は、シフトレジスタ回路を薄膜トランジスタで構成した
薄膜集積回路において、ブートストラップ効果により駆
動用トランジスタの駆動能力を増大させ、且つ薄膜トラ
ンジスタの閾値電圧変動を回復させるために、負電圧を
持つ信号をリセット用トランジスタを初めとするリセッ
ト用回路に印加することを特徴とするものである。
は、シフトレジスタ回路を薄膜トランジスタで構成した
薄膜集積回路において、ブートストラップ効果により駆
動用トランジスタの駆動能力を増大させ、且つ薄膜トラ
ンジスタの閾値電圧変動を回復させるために、負電圧を
持つ信号をリセット用トランジスタを初めとするリセッ
ト用回路に印加することを特徴とするものである。
【００１８】そのために、同一の絶縁性基板上に、薄膜
トランジスタのような薄膜素子からなる複数の回路と、
前記複数の回路のそれぞれを負荷としそれら負荷をスタ
ートパルスの入力に応じて順次交互に駆動して行くため
の、薄膜トランジスタを用いて構成されたシフトレジス
タであって、信号入力点に与えられた信号をシフトパル
スにより信号出力点に転送しその出力信号により負荷を
駆動する信号転送回路を単位としてこれを複数縦列に接
続し、それぞれの信号転送回路に交互に逆位相のシフト
パルスを加えて得られる並列の出力信号で前記負荷を駆
動する構成のシフトレジスタとを備える薄膜集積回路に
おいて、前記単位の信号転送回路は、ゲート電極を信号
入力点とする入力トランジスタと、ゲート電極が前記入
力トランジスタの一方の主電極に接続され一方の主電極
を信号出力点としてその信号出力点に負荷が接続される
駆動トランジスタとを含み、前記信号入力点に入力され
たパルス信号を、前記駆動トランジスタのゲート電極部
に付随する容量の電荷蓄積作用と前記駆動トランジスタ
の他方の主電極へのシフトパルスの印加とに基づいて、
ブートストラップ効果を伴うダイナミック動作で前記信
号出力点に転送する構成の信号転送部と、一方の主電極
が前記駆動トランジスタのゲート電極に接続されて、前
記駆動トランジスタが遮断状態のときその遮断状態を保
たせるリセットトランジスタと、初段の信号転送回路に
入力されたスタートパルスが最終段の信号転送回路に順
次転送されてゆくそのシフト動作中の駆動トランジスタ
が遮断状態にある期間、前記リセットトランジスタのゲ
ート電極に、基準電位に対して負の電圧と正の電圧とを
交互に印加するゲート電圧制御手段とを備えることを特
徴とする。
トランジスタのような薄膜素子からなる複数の回路と、
前記複数の回路のそれぞれを負荷としそれら負荷をスタ
ートパルスの入力に応じて順次交互に駆動して行くため
の、薄膜トランジスタを用いて構成されたシフトレジス
タであって、信号入力点に与えられた信号をシフトパル
スにより信号出力点に転送しその出力信号により負荷を
駆動する信号転送回路を単位としてこれを複数縦列に接
続し、それぞれの信号転送回路に交互に逆位相のシフト
パルスを加えて得られる並列の出力信号で前記負荷を駆
動する構成のシフトレジスタとを備える薄膜集積回路に
おいて、前記単位の信号転送回路は、ゲート電極を信号
入力点とする入力トランジスタと、ゲート電極が前記入
力トランジスタの一方の主電極に接続され一方の主電極
を信号出力点としてその信号出力点に負荷が接続される
駆動トランジスタとを含み、前記信号入力点に入力され
たパルス信号を、前記駆動トランジスタのゲート電極部
に付随する容量の電荷蓄積作用と前記駆動トランジスタ
の他方の主電極へのシフトパルスの印加とに基づいて、
ブートストラップ効果を伴うダイナミック動作で前記信
号出力点に転送する構成の信号転送部と、一方の主電極
が前記駆動トランジスタのゲート電極に接続されて、前
記駆動トランジスタが遮断状態のときその遮断状態を保
たせるリセットトランジスタと、初段の信号転送回路に
入力されたスタートパルスが最終段の信号転送回路に順
次転送されてゆくそのシフト動作中の駆動トランジスタ
が遮断状態にある期間、前記リセットトランジスタのゲ
ート電極に、基準電位に対して負の電圧と正の電圧とを
交互に印加するゲート電圧制御手段とを備えることを特
徴とする。
【００１９】そして、前記ゲート電圧制御手段が、正電
圧と負電圧とを、前記スタートパルスに同期して同一周
波数で、デューティ比５０％で交互に発生する第１の電
圧発生手段と、前記駆動トランジスタが導通状態にある
とき、前記第１の電圧発生手段の出力点の電位を０電位
に強制する第２の電圧発生手段とから成ることを特徴と
する。
圧と負電圧とを、前記スタートパルスに同期して同一周
波数で、デューティ比５０％で交互に発生する第１の電
圧発生手段と、前記駆動トランジスタが導通状態にある
とき、前記第１の電圧発生手段の出力点の電位を０電位
に強制する第２の電圧発生手段とから成ることを特徴と
する。
【００２０】又、前記ゲート電圧制御手段は、正直流電
圧供給端子と負直流電圧供給端子との間に直列に接続さ
れ、その直列接続点が前記リセットトランジスタのゲー
ト電極に接続された第１，第２の２つのトランジスタ
と、それら２つのトランジスタの直列接続点と０電位点
との間に電流経路を成すように接続された第３のトラン
ジスタとを含み、前記第１のトランジスタには、前記正
直流電圧と負直流電圧とで決まる振幅をもち前記シフト
パルスと同位相のパルス信号をゲート入力として与え、
前記第２のトランジスタには、前記第１のトランジスタ
のゲート入力と同一振幅で逆位相のパルス信号を与え
て、２つのトランジスタが前記シフトパルスに応じて交
互に導通状態になって前記リセットトランジスタのゲー
ト電極に前記正電圧と前記負電圧とを交互に加えるよう
にすると共に、前記第３のトランジスタには、前記信号
出力点の信号をゲート入力として与えて、前記駆動トラ
ンジスタが導通状態にあるとき前記第３のトランジスタ
が導通状態になって前記リセットトランジスタのゲート
電圧を０に強制するように構成したことを特徴とする。
圧供給端子と負直流電圧供給端子との間に直列に接続さ
れ、その直列接続点が前記リセットトランジスタのゲー
ト電極に接続された第１，第２の２つのトランジスタ
と、それら２つのトランジスタの直列接続点と０電位点
との間に電流経路を成すように接続された第３のトラン
ジスタとを含み、前記第１のトランジスタには、前記正
直流電圧と負直流電圧とで決まる振幅をもち前記シフト
パルスと同位相のパルス信号をゲート入力として与え、
前記第２のトランジスタには、前記第１のトランジスタ
のゲート入力と同一振幅で逆位相のパルス信号を与え
て、２つのトランジスタが前記シフトパルスに応じて交
互に導通状態になって前記リセットトランジスタのゲー
ト電極に前記正電圧と前記負電圧とを交互に加えるよう
にすると共に、前記第３のトランジスタには、前記信号
出力点の信号をゲート入力として与えて、前記駆動トラ
ンジスタが導通状態にあるとき前記第３のトランジスタ
が導通状態になって前記リセットトランジスタのゲート
電圧を０に強制するように構成したことを特徴とする。
【００２１】
【実施例】以下に、本発明の好適な実施例を、図面を参
照して説明する。図１は、本発明の第１の実施例による
薄膜集積回路中のシフトレジスタ回路の回路図であり、
また図２はそのタイムチャートである。図１，２を参照
して、トランジスタＴｒ11, Ｔｒ15のドレイン電極には
正の電源電圧Ｖ1 が印加され、トランジスタＴｒ16のソ
ース電極には負の電源電圧Ｖ2 が印加されている。クロ
ックΦ1 は０〜Ｖ1の電圧振幅を持ち、クロックΦ2 は
クロックΦ1 と振幅が等しく且つ逆位相のクロックであ
る。また、クロックΦ1RはクロックΦ1 と同位相で且つ
Ｖ2 〜Ｖ1 の電圧振幅を持ち、クロックΦ2Rはクロック
Φ1Rと振幅が等しく且つ逆位相のクロックである。
照して説明する。図１は、本発明の第１の実施例による
薄膜集積回路中のシフトレジスタ回路の回路図であり、
また図２はそのタイムチャートである。図１，２を参照
して、トランジスタＴｒ11, Ｔｒ15のドレイン電極には
正の電源電圧Ｖ1 が印加され、トランジスタＴｒ16のソ
ース電極には負の電源電圧Ｖ2 が印加されている。クロ
ックΦ1 は０〜Ｖ1の電圧振幅を持ち、クロックΦ2 は
クロックΦ1 と振幅が等しく且つ逆位相のクロックであ
る。また、クロックΦ1RはクロックΦ1 と同位相で且つ
Ｖ2 〜Ｖ1 の電圧振幅を持ち、クロックΦ2Rはクロック
Φ1Rと振幅が等しく且つ逆位相のクロックである。
【００２２】トランジスタＴｒ11のゲート電極にＨレベ
ルのスタートパルスＤが印加されるとトランジスタＴｒ
11がオン状態になり、ノードＡ1 が電源電圧Ｖ1 まで充
電される。なお、ノードＡ1 はトランジスタＴｒ12のゲ
ート〜ドレイン間電極容量、ゲート〜ソース間電極容量
およびトランジスタＴｒ13のゲート〜ドレイン間電極容
量からなるキャパシタを形成している。スタートパルス
ＤがＬレベルに下がるとトランジスタＴｒ11はオフ状態
となり、ノードＡ1 は電荷を保持する。
ルのスタートパルスＤが印加されるとトランジスタＴｒ
11がオン状態になり、ノードＡ1 が電源電圧Ｖ1 まで充
電される。なお、ノードＡ1 はトランジスタＴｒ12のゲ
ート〜ドレイン間電極容量、ゲート〜ソース間電極容量
およびトランジスタＴｒ13のゲート〜ドレイン間電極容
量からなるキャパシタを形成している。スタートパルス
ＤがＬレベルに下がるとトランジスタＴｒ11はオフ状態
となり、ノードＡ1 は電荷を保持する。
【００２３】次に、クロックΦ1 がＨレベルに上がる
と、ブートストラップ効果によりノードＡ1 の電位は電
源電圧ＶDD以上にまで引き上げられると同時に、駆動用
トランジスタＴｒ12を通して出力Ｑ1 がＨレベルとなっ
て負荷Ｚ1 を駆動する。
と、ブートストラップ効果によりノードＡ1 の電位は電
源電圧ＶDD以上にまで引き上げられると同時に、駆動用
トランジスタＴｒ12を通して出力Ｑ1 がＨレベルとなっ
て負荷Ｚ1 を駆動する。
【００２４】次いで再びクロックΦ1 がＬレベルに下が
ると、出力Ｑ1 がＬレベルに下がると同時にブートスト
ラップ効果によりノードＡ1 の電位が電源電圧ＶDDに戻
る。
ると、出力Ｑ1 がＬレベルに下がると同時にブートスト
ラップ効果によりノードＡ1 の電位が電源電圧ＶDDに戻
る。
【００２５】このように、本実施例ではブートストラッ
プ効果を利用しているため、薄膜トランジスタＴｒ12の
ゲート電極に電源電圧ＶDDよりも高い電圧を印加でき、
その結果トランジスタＴｒ12から十分なオン電流を取り
出すことができる。従って、ブートストラップ効果を利
用しない場合に比べてトランジスタＴｒ12の素子サイズ
を小さくすることができる。一般に、シフトレジスタ回
路を構成するトランジスタの中で最も大きな駆動能力を
必要とされるのは駆動用トランジスタであるので、この
トランジスタの素子サイズを小さくすることは、シフト
レジスタ回路の小型化に大きく寄与する。
プ効果を利用しているため、薄膜トランジスタＴｒ12の
ゲート電極に電源電圧ＶDDよりも高い電圧を印加でき、
その結果トランジスタＴｒ12から十分なオン電流を取り
出すことができる。従って、ブートストラップ効果を利
用しない場合に比べてトランジスタＴｒ12の素子サイズ
を小さくすることができる。一般に、シフトレジスタ回
路を構成するトランジスタの中で最も大きな駆動能力を
必要とされるのは駆動用トランジスタであるので、この
トランジスタの素子サイズを小さくすることは、シフト
レジスタ回路の小型化に大きく寄与する。
【００２６】また本実施例によれば、駆動用トランジス
タからグランド電位に直接流れる回路貫通電流がないた
め、シフトレジスタ回路の消費電力が小さいという利点
がある。
タからグランド電位に直接流れる回路貫通電流がないた
め、シフトレジスタ回路の消費電力が小さいという利点
がある。
【００２７】次に、ノードＡ1 のリセット動作について
説明する。ノードＲ1 は通常はトランジスタＴｒ15，Ｔ
ｒ16が交互にオン・オフすることにより、電位Ｖ1 ，Ｖ
2 に交互に固定される。すなわち、ノードＲ1 の電位は
Ｖ1 〜Ｖ2 の電圧振幅を持ったデューティ比５０％のパ
ルス波となっている。ここで、負荷Ｚ1 が駆動される状
態、すなわち出力Ｑ1 が０→Ｈレベルになる状態を考え
る。このときトランジスタＴｒ15がオン状態になること
により、ノードＲ1 の電位は本来Ｖ2 →Ｖ1 に変化する
が、同時にトランジスタＴｒ14もオン状態になるので、
ノードＲ1 の電圧は０に固定される。この状態ではトラ
ンジスタＴｒ13はオフ状態のままであり、ノードＡ1 は
リセットされない。但し、トランジスタＴｒ14のサイズ
はトランジスタＴｒ15，Ｔｒ16に比べて十分大きいもの
とする。
説明する。ノードＲ1 は通常はトランジスタＴｒ15，Ｔ
ｒ16が交互にオン・オフすることにより、電位Ｖ1 ，Ｖ
2 に交互に固定される。すなわち、ノードＲ1 の電位は
Ｖ1 〜Ｖ2 の電圧振幅を持ったデューティ比５０％のパ
ルス波となっている。ここで、負荷Ｚ1 が駆動される状
態、すなわち出力Ｑ1 が０→Ｈレベルになる状態を考え
る。このときトランジスタＴｒ15がオン状態になること
により、ノードＲ1 の電位は本来Ｖ2 →Ｖ1 に変化する
が、同時にトランジスタＴｒ14もオン状態になるので、
ノードＲ1 の電圧は０に固定される。この状態ではトラ
ンジスタＴｒ13はオフ状態のままであり、ノードＡ1 は
リセットされない。但し、トランジスタＴｒ14のサイズ
はトランジスタＴｒ15，Ｔｒ16に比べて十分大きいもの
とする。
【００２８】本実施例において各トランジスタのゲート
〜ソース間に印加される電圧を見てみると、トランジス
タＴｒ13，Ｔｒ15，Ｔｒ16のゲート電圧は、正負の電圧
振幅Ｖ1 〜Ｖ2 を持つデューティ比５０％のパルス波と
なっている。薄膜トランジスタの閾値電圧が正負の方向
に変動することは先にも述べたが、絶対値が等しく互い
に逆極性のゲート〜ソース間電圧を印加した場合のそれ
ぞれの閾値電圧変動量は必ずしも等しくはならず、一般
的には正電圧による閾値電圧変動量の方が負電圧による
ものよりも２〜４倍程度大きい。従って、それぞれの変
動量に応じた正負電圧Ｖ1 ，Ｖ2 を設定して閾値電圧変
動量とその回復量とをバランスさせる。具体例としては
｜Ｖ1 ／Ｖ2 ｜＝２〜４となる正電圧Ｖ1 及び負電圧Ｖ
2 をそれぞれ印加することにより、閾値電圧変動量を非
常に小さく抑えることが可能となる。これにより、長期
間に渡ってシフトレジスタ回路の安定動作を維持するこ
とができる。
〜ソース間に印加される電圧を見てみると、トランジス
タＴｒ13，Ｔｒ15，Ｔｒ16のゲート電圧は、正負の電圧
振幅Ｖ1 〜Ｖ2 を持つデューティ比５０％のパルス波と
なっている。薄膜トランジスタの閾値電圧が正負の方向
に変動することは先にも述べたが、絶対値が等しく互い
に逆極性のゲート〜ソース間電圧を印加した場合のそれ
ぞれの閾値電圧変動量は必ずしも等しくはならず、一般
的には正電圧による閾値電圧変動量の方が負電圧による
ものよりも２〜４倍程度大きい。従って、それぞれの変
動量に応じた正負電圧Ｖ1 ，Ｖ2 を設定して閾値電圧変
動量とその回復量とをバランスさせる。具体例としては
｜Ｖ1 ／Ｖ2 ｜＝２〜４となる正電圧Ｖ1 及び負電圧Ｖ
2 をそれぞれ印加することにより、閾値電圧変動量を非
常に小さく抑えることが可能となる。これにより、長期
間に渡ってシフトレジスタ回路の安定動作を維持するこ
とができる。
【００２９】また、ノードＡ1 はクロックパルスと同じ
デューティ比５０％のパルス波によって逐次リセットさ
れるので、ノードＡ1 は外部ノイズに対して安定性を確
保することができる。
デューティ比５０％のパルス波によって逐次リセットさ
れるので、ノードＡ1 は外部ノイズに対して安定性を確
保することができる。
【００３０】次に、本発明の第２の実施例について説明
する。図３は、本発明の第２の実施例による薄膜集積回
路中のシフトレジスタ回路の回路図であり、また図４は
そのタイムチャートである。シフト動作は第１の実施例
と同様である。
する。図３は、本発明の第２の実施例による薄膜集積回
路中のシフトレジスタ回路の回路図であり、また図４は
そのタイムチャートである。シフト動作は第１の実施例
と同様である。
【００３１】以下に、ノードＡ1 のリセット動作につい
て説明する。ノードＲ1 は通常はトランジタＴｒ15，Ｔ
ｒ16が交互にオン・オフすることにより、電位Ｖ1 ，Ｖ
2 に交互に固定されている。すなわち、ノードＲ1 の電
位は、Ｖ1 〜Ｖ2 の電圧振幅を持ったデューティ５０％
のパルス波となっている。ここで、負荷Ｚ1 が駆動され
る直前では前段の負荷Ｚ0 が駆動されるので、出力Ｑ0
がＨレベルになりトランジスタＴｒ17がオン状態にな
る。従ってノードＲ1 の電位は本来Ｖ1 →Ｖ2 に変化す
るところを、トランジスタＴｒ17により０に固定され
る。そして負荷Ｚ1が駆動されるときにはトランジスタ
Ｔｒ14がオン状態になるので、ノードＲ1 の電位は０を
維持する。これらの一連の状態ではトランジスタＴｒ13
はオフ状態のままであり、ノードＡ1 はリセットされな
い。但し、トランジスタＴｒ14のサイズはトランジスタ
Ｔｒ15，Ｔｒ16に比べて十分大きいものとする。
て説明する。ノードＲ1 は通常はトランジタＴｒ15，Ｔ
ｒ16が交互にオン・オフすることにより、電位Ｖ1 ，Ｖ
2 に交互に固定されている。すなわち、ノードＲ1 の電
位は、Ｖ1 〜Ｖ2 の電圧振幅を持ったデューティ５０％
のパルス波となっている。ここで、負荷Ｚ1 が駆動され
る直前では前段の負荷Ｚ0 が駆動されるので、出力Ｑ0
がＨレベルになりトランジスタＴｒ17がオン状態にな
る。従ってノードＲ1 の電位は本来Ｖ1 →Ｖ2 に変化す
るところを、トランジスタＴｒ17により０に固定され
る。そして負荷Ｚ1が駆動されるときにはトランジスタ
Ｔｒ14がオン状態になるので、ノードＲ1 の電位は０を
維持する。これらの一連の状態ではトランジスタＴｒ13
はオフ状態のままであり、ノードＡ1 はリセットされな
い。但し、トランジスタＴｒ14のサイズはトランジスタ
Ｔｒ15，Ｔｒ16に比べて十分大きいものとする。
【００３２】本実施例によれば、出力Ｑ1 がＨレベルに
変化する時においても、トランジスタＴｒ13は安定的に
オフ状態を維持することができる。
変化する時においても、トランジスタＴｒ13は安定的に
オフ状態を維持することができる。
【００３３】次に、本発明の第３の実施例について説明
する。図５は、本発明の第３の実施例による薄膜集積回
路中のシフトレジスタ回路の回路図である。尚、タイム
チャートは、第１の実施例によるものと同じである。こ
の実施例では、第１の実施例に加えて出力Ｑ1側にもリ
セット用トランジスタＴｒ17を設けることにより、ノー
ドＡ1がＬレベルで駆動用トランジスタＴｒ12がオフの
状態すなわち非選択状態であっても、出力Ｑ1の電位を
外部ノイズに対して安定的にグランドレベルに固定する
ことができる。
する。図５は、本発明の第３の実施例による薄膜集積回
路中のシフトレジスタ回路の回路図である。尚、タイム
チャートは、第１の実施例によるものと同じである。こ
の実施例では、第１の実施例に加えて出力Ｑ1側にもリ
セット用トランジスタＴｒ17を設けることにより、ノー
ドＡ1がＬレベルで駆動用トランジスタＴｒ12がオフの
状態すなわち非選択状態であっても、出力Ｑ1の電位を
外部ノイズに対して安定的にグランドレベルに固定する
ことができる。
【００３４】次に、本発明の第４の実施例について説明
する。図６は、本発明の第４の実施例による薄膜集積回
路中のシフトレジスタ回路の回路図である。尚、タイム
チャートの第２の実施例によるものと同じである。本実
施例では第２の実施例に加えて、出力Ｑ1 側にもリセッ
ト用トランジスタＴｒ17を設けることにより、ノードＡ
1 がＬレベルで駆動用トランジスタＴｒ12がオフの状態
すなわち非選択状態であっても、出力Ｑ1 の電位を外部
ノイズに対して安定的にグランドレベルに固定すること
ができる。また、出力Ｑ1 がＨレベルに変化する時にお
いても、トランジスタＴｒ13は安定的にオフ状態を維持
することができる。
する。図６は、本発明の第４の実施例による薄膜集積回
路中のシフトレジスタ回路の回路図である。尚、タイム
チャートの第２の実施例によるものと同じである。本実
施例では第２の実施例に加えて、出力Ｑ1 側にもリセッ
ト用トランジスタＴｒ17を設けることにより、ノードＡ
1 がＬレベルで駆動用トランジスタＴｒ12がオフの状態
すなわち非選択状態であっても、出力Ｑ1 の電位を外部
ノイズに対して安定的にグランドレベルに固定すること
ができる。また、出力Ｑ1 がＨレベルに変化する時にお
いても、トランジスタＴｒ13は安定的にオフ状態を維持
することができる。
【００３５】
【発明の効果】以上説明したように、本発明の薄膜集積
回路は、ブートストラップ効果を伴うダイナミック動作
型のシフトレジスタ回路を備え、そのシフトレシスタ回
路のリセット用トランジスタのゲート電極に、一連のシ
フト動作中、負電圧と正電圧とを交互に加えるように構
成している。
回路は、ブートストラップ効果を伴うダイナミック動作
型のシフトレジスタ回路を備え、そのシフトレシスタ回
路のリセット用トランジスタのゲート電極に、一連のシ
フト動作中、負電圧と正電圧とを交互に加えるように構
成している。
【００３６】これにより本発明によれば、ダイナミック
動作による低消費電力性と、ブートストラップ効果によ
る高負荷駆動能力とを兼ね備え、小型で且つ外部からの
ノイズに対して安定な動作をするシフトレジスタ回路を
備える薄膜集積回路を提供できる。しかも、そのシフト
レジスタ回路は、一連のシフト動作を行ないながら、同
時に、これを構成する薄膜トランジスタの閾値電圧変動
を回復させつつ動作するので、長期間に渡って誤動作せ
ず、信頼性が非常に高い。
動作による低消費電力性と、ブートストラップ効果によ
る高負荷駆動能力とを兼ね備え、小型で且つ外部からの
ノイズに対して安定な動作をするシフトレジスタ回路を
備える薄膜集積回路を提供できる。しかも、そのシフト
レジスタ回路は、一連のシフト動作を行ないながら、同
時に、これを構成する薄膜トランジスタの閾値電圧変動
を回復させつつ動作するので、長期間に渡って誤動作せ
ず、信頼性が非常に高い。
【図１】本発明の第１の実施例による薄膜集積回路に用
いられるシフトレジスタ回路の回路図である。
いられるシフトレジスタ回路の回路図である。
【図２】図１に示すシフトレジスタ回路のタイミングチ
ャート図である。
ャート図である。
【図３】本発明の第２の実施例による薄膜集積回路に用
いられるシフトレジスタ回路の回路図である。
いられるシフトレジスタ回路の回路図である。
【図４】図３に示すシフトレジスタ回路のタイミングチ
ャート図である。
ャート図である。
【図５】本発明の第３の実施例による薄膜集積回路に用
いられるシフトレジスタ回路の回路図である。
いられるシフトレジスタ回路の回路図である。
【図６】本発明の第４の実施例による薄膜集積回路に用
いられるシフトレジスタ回路の回路図である。
いられるシフトレジスタ回路の回路図である。
【図７】光電変換素子を備える薄膜集積回路に用いられ
る従来のシフトレジスタ回路の一例の回路図である。
る従来のシフトレジスタ回路の一例の回路図である。
【図８】図８に示すシフトレジスタ回路のタイミングチ
ャート図である。
ャート図である。
【図９】光電変換素子を備える薄膜集積回路に用いられ
る従来のシフトレジスタ回路の他の例の回路図である。
る従来のシフトレジスタ回路の他の例の回路図である。
【図１０】光電変換素子を備える薄膜集積回路に用いら
れる従来のシフトレジスタ回路の更に他の例の回路図で
ある。
れる従来のシフトレジスタ回路の更に他の例の回路図で
ある。
Ｔｒ 薄膜トランジスタ Ｚ 負荷 Ｄ スタートパルス Φ1 ，Φ2 ，Φ1R，Φ2R クロックパルス Ａ，Ｒ ノード Ｑ 出力 Ｂ リセットパルス ＶDD，Ｖ1 ，Ｖ2 電源端子 Ｃ キャパシタ
Claims (5)
- 【請求項１】 同一の絶縁性基板上に、薄膜トランジス
タのような薄膜素子からなる複数の回路と、前記複数の
回路のそれぞれを負荷としそれら負荷をスタートパルス
の入力に応じて順次交互に駆動して行くための、薄膜ト
ランジスタを用いて構成されたシフトレジスタであっ
て、信号入力点に与えられた信号をシフトパルスにより
信号出力点に転送しその出力信号により負荷を駆動する
信号転送回路を単位としてこれを複数縦列に接続し、そ
れぞれの信号転送回路に交互に逆位相のシフトパルスを
加えて得られる並列の出力信号で前記負荷を駆動する構
成のシフトレジスタとを備える薄膜集積回路において、 前記単位の信号転送回路は、ゲート電極を信号入力点と
する入力トランジスタと、ゲート電極が前記入力トラン
ジスタの一方の主電極に接続され一方の主電極を信号出
力点としてその信号出力点に負荷が接続される駆動トラ
ンジスタとを含み、前記信号入力点に入力されたパルス
信号を、前記駆動トランジスタのゲート電極部に付随す
る容量の電荷蓄積作用と前記駆動トランジスタの他方の
主電極へのシフトパルスの印加とに基づいて、ブートス
トラップ効果を伴うダイナミック動作で前記信号出力点
に転送する構成の信号転送部と、 一方の主電極が前記駆動トランジスタのゲート電極に接
続されて、前記駆動トランジスタが遮断状態のときその
遮断状態を保たせるリセットトランジスタと、 初段の信号転送回路に入力されたスタートパルスが最終
段の信号転送回路に順次転送されてゆくそのシフト動作
中の駆動トランジスタが遮断状態にある期間、前記リセ
ットトランジスタのゲート電極に、基準電位に対して負
の電圧と正の電圧とを交互に印加する ゲート電圧制御手
段とを備えることを特徴とする薄膜集積回路。 - 【請求項２】 請求項１記載の薄膜集積回路において、前記ゲート電圧制御手段 が、正電圧と負電圧とを、前記
スタートパルスに同期して同一周波数で、デューティ比
５０％で交互に発生する第１の電圧発生手段と、前記駆
動トランジスタが導通状態にあるとき、前記第１の電圧
発生手段の出力点の電位を０電位に強制する第２の電圧
発生手段とから成ることを特徴とする薄膜集積回路。 - 【請求項３】 請求項２記載の薄膜集積回路において、 前記ゲート電圧制御手段は、正直流電圧供給端子と負直
流電圧供給端子との間に直列に接続され、その直列接続
点が前記リセットトランジスタのゲート電極に接続され
た第１，第２の２つのトランジスタと、それら２つのト
ランジスタの直列接続点と０電位点との間に電流経路を
成すように接続された第３のトランジスタとを含み、 前記第１のトランジスタには、前記正直流電圧と負直流
電圧とで決まる振幅をもち前記シフトパルスと同位相の
パルス信号をゲート入力として与え、前記第２のトラン
ジスタには、前記第１のトランジスタのゲート入力と同
一振幅で逆位相のパルス信号を与えて、２つのトランジ
スタが前記シフトパルスに応じて交互に導通状態になっ
て前記リセットトランジスタのゲート電極に前記正電圧
と前記負電圧とを交互に加えるようにすると共に、 前記第３のトランジスタには、前記信号出力点の信号を
ゲート入力として与えて、前記駆動トランジスタが導通
状態にあるとき前記第３のトランジスタが導通状態にな
って前記リセットトランジスタのゲート電圧を０に強制
するように構成したことを特徴とする薄膜集積回路。 - 【請求項４】 請求項３記載の薄膜集積回路において、
前記第３のトランジスタに並列に第４のトランジスタを
接続し、その第４のトランジスタのゲート電極を、前段
の信号転送回路の信号出力点に接続したことを特徴とす
る薄膜集積回路。 - 【請求項５】 請求項３又は請求項４記載の薄膜集積回
路において、 前記ゲート電圧制御手段に、前記信号出力点と前記０電
位点との間に電流経路を成すように接続された第５のト
ランジスタを設け、その第５のトランジスタのゲート電
極を前記第１及び第２のトランジスタの直列接続点に接
続したことを特徴とする薄膜集積回路。
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