KR100219337B1 - 박막 집적 회로 - Google Patents

Abstract

부트 스트랩 효과를 갖는 동적 동작을 위한 신호 전송 회로는 입력 트랜지스터 Tr₁₁및 부하 Z₁을 구동하기 위한 구동 트랜지스터 Tr₁₂로 형성된다. 리세팅 트랜지스터 Tr₁₃의 게이트 전극에, 포지티브 전압 V₁과 네가티브 전압 V₂가, 이들 사이에 직렬 접속된 트랜지스터들 Tr₁₅과 Tr₁₆및 시프트 펄스들 Φ₁과 Φ₂에 동기되는 펄스 Φ_1R과 Φ_2R에 의해서, 시프트 펄스에 동기하여 50％의 듀티비로 번갈아 가며 인가된다. 출력 Q₁이 하이 레벨일 때, 트랜지스터 Tr₁₄는 도전 상태로 되어, 트랜지스터 Tr₁₃의 게이트 전압을 강제로 0이 되게 함으로써 리세팅을 해제한다.

Description

박막 집적 회로

제1도는 광전 변환 소자를 갖는 박막 집적 회로에 채택되는 종래의 시프트레지스터 회로의 일예를 도시한 회로도.

제2도는 제1도에 도시한 시프트 레지스터 회로의 타이밍도.

제3도는 광전 변환 소자를 갖는 박막 집적 회로에서 사용되는 종래의 회로의 또 다른 회로도.

제4도는 광전 변환 소자를 갖는 박막 집적 회로에 사용되는 종래의 회로에 대한 또 다른 회로도.

제5도는 본 발명의 제1실시예에 따른 박막 집적 회로에서 사용된 시프트 레지스터 회로를 도시한 회로도.

제6도는 제5도에 도시한 시프트 레지스터의 타이밍도.

제7도는 본 발명의 제2실시예에 따른 박막 집적 회로에서 사용된 시프트 레지스터 회로를 도시한 회로도.

제8도는 제7도에 도시한 시프트 레지스터의 타이밍도.

제9도는 본 발명의 제3실시예에 따른 박막 집적 회로에서 사용된 시프트 레지스터 회로를 도시한 회로도.

제10도는 본 발명의 제4실시예에 따른 박막 집적 회로에서 사용된 시프트 레지스터 회로를 도시한 회로도.

* 도면의 주요부분에 대한 부호의 설명

Tr₁∼Tr₇, Tr₁₁∼Tr₁₇, Tr₂₁∼Tr₂₇: 트랜지스터

Z₀, Z₁, Z₂: 부하 Φ₁, Φ₂, Φ_1R, Φ_2R: 클럭

A₀∼A₂, R₁: 노드 V₁, V₂: 전원 전압

D : 개시펄스 Q₀∼Q₂: 출력

본 발명은 대체로 비정질 실리콘, 다결정 실리콘과 같이 비-단결정 실리콘으로 형성된 박막 트랜지스터를 채택한 박막 집적 회로에 관한 것이다. 특히, 본 발명은 박막 트랜지스터의 임계 전압의 변동을 회복시키는 기능을 갖는 박막 집적 회로에 관한 것이다.

최근에, 전자 장치에서 사용되는 전자 장치 및 디바이스들의 크기 축소에 대한 요구가 더욱 커지고 있다. 팩시밀리 등의 이미지 원고 판독 장치에서, 밀차 이미지 센서들이 흔히 사용되고 있다. 한편, 이미지 디스플레이 장치에서, 액정 디스플레이 패널 등이 흔히 사용되고 있다.

밀착 이미지 센서에서 판독 단위로서의 픽셀은 광전 변환 소자로 구성된다. 이러한 경우, 신호 처리 회로들이 하나씩 픽셀 마다 설치된다면, 전체 디바이스에서 신호 처리 회로들이 점유하는 면적은 픽셀부의 점유 면적과 비교하여 매우 커지게 되므로 크기 축소의 장점을 손상시킨다. 더욱이, 대량의 신호 처리 회로의 필요성 때문에 비용이 증가하게 된다. 이것은 액정 디스플레이 패널의 경우에서도 마찬가지이다. 특히, 액정 디스플레이 패널의 경우, 통상 2차원 디스플레이를 사용하므로 픽셀들에 대응된 신호 처리 회로들을 일대일로 구비한 디바이스를 구성하는 것이 실제적으로는 가능하지 않다.

그러므로, 이에 대한 해결책으로, 밀착 이미지 센서의 경우, 픽셀 그룹들은 복수개의 블록들로 분할되고, 이미지 신호가 블록마다 연속적으로 추출되도록 이들 블록들이 매트릭스로 배선된다. 한편, 액정 디스플레이 패널에서, 픽셀들은 각각의 스캐닝 라인마다 분리되어 블록들을 형성하고, 이들 블록들은 매트릭스로 배선되어 블록마다 각각의 픽셀들에 이미지 디스플레이 신호가 연속적으로 기입된다.

더욱이, 최근에, 박막 트랜지스터로 구성되어 각각의 픽셀마다 제공된 스위칭 소자들을 연속적으로 선택하기 위한 시스템으로서, 스위칭 소자들 및 시프트 레지스터 회로를 공통 기판 상에 형성하되 개별 IC대신에 박막 트랜지스터들을 사용하여 시프트 레지스터를 구성하는 것이 제안되었다.

이 시스템의 시프트 레지스터 회로로서, 제1도에 도시한 회로가 통상적으로 공지되어 있다. 제1도의 회로의 동작은 제2도에 도시되어 있다. 박막 트랜지스터들 Tr₁₂및 Tr₃₂의 드레인 전극들에 클럭 Φ₁이 인가되고, 박막 트랜지스터들 Tr₂₂및 Tr₄₂의 드레인 전극에 클럭 Φ₁과 위상이 반대인 클럭 Φ₂가 인가된다. 하이 레벨(이하 H레벨이라 함)의 개시 펄스 D가 트랜지스터 Tr₁₁의 게이트 전극에 인가될 때, 트랜지스터 Tr₁₁은 턴 온되어 노드 A₁이 전원 전압 V_DD까지 충전된다. 노드 A₁은 트랜지스터 Tr₁₂의 게이트-드레인 전극 용량 및 게이트-소스 전극 용량과, 트랜지스터 Tr₁₃의 게이트-드레인 전극 용량을 갖는 캐패시터를 형성한다. 이어서, 개시 펄스 D가 로우 레벨(이하 L레벨이라 함)로 떨어질 때, 트랜지스터 Tr₁₁은 턴 오프되어 노드 A₁의 전하가 유지된다.

다음에, 클럭Φ₁이 H레벨로 상승될 때, 노드 A₁에서의 전위는 부트 스트랩 효과에 의해서 전원 전압 V_DD이상으로 풀업된다. 이와 관련하여, 구동 트랜지스터 Tr₁₂의 출력 Q₁은 H레벨로 되어 부하 Z₁를 구동하게 된다. 그런 다음, 클럭 Φ₁이 L레벨로 떨어질 때, 출력 Q₁은 L레벨로 떨어진다. 계속해서, 출력 Q₂는 H레벨로 상승된다. 이에 따라, 노드 A₁에서의 전위는 접지 레벨로 리세트되어 트랜지스트 Tr₁₂를 턴 오프시킨다. 상술한 방식으로, 출력 Q가 연속적으로 시프트된다.

상술한 예는 부트 스트랩 효과를 채택하기 때문에, 전원 전입 V_DD보다 높은 전압이 박막 트랜지스터 Tr₁₂의 게이트 전극에 인가될 수 있다. 따라서, 충분한 온전류가 구동 트랜지스터로부터 효과적으로 취해질 수 있다. 한편, 구동 트랜지스터로부터 접지 전위로 직접 흐르는 회로 관통 전류가 없기 때문에, 저 전력 소비의 시프트 레지스터를 실현할 수 있다.

그러나, 노드 A₁이 전기적으로 플로팅 상태를 유지하고 있는 기간이 길기 때문에, 노드 A₁에서의 전위는 외부 잡음 등에 의해서 불안정하게 변동할 수 있어 레지스터 회로의 오동작이 쉽게 야기될 수 있다. 예를 들면, 제2도의 예의 경우에, 노드 A₁의 전위는 개시 펄스 D 또는 출력 Q₂가 하이 레벨일 때만 고정된다. 따라서, 오동작을 피하기 위해서, 노드A₁의 전위는 이 전위가 H레벨인 기간 동안을 제외하고 L레벨로 고정되어야 한다. 이것은 제1도의 리세팅 트랜지스터 Tr₁₃의 게이트 전극에 H레벨 전압을 인가함으로써 달성될 수 있다.

한편, 비정질 박막 트랜지스터 및 다결정 박막트랜지스터는 게이트 절연층과 반도체층간의 계면에서 그리고 층 내에 결함을 갖고 있어, 임계 전압의 변동(fluctuation)이 쉽게 야기될 수 있다. 즉, 게이트-소스 전압이 박막 트랜지스터에 인가될 때, 인가된 전압이 포지티브일 경우 임계 전압은 포지티브로 변동될 수 있다. 역으로, 게이트-소스 전압이 네가티브일 경우 임계 전압은 네가티브로 변동된다. 일반적으로 변동량은 인가된 게이트-소스 전압값 및 충전 기간에 비례한다는 것이 알려져 있다. 임계 전압의 변동은 계면 및 층에서의 결함들을 줄임으로써 어느 정도 개선될 수 있다. 단일 결정 트랜지스터가 아닌 상기 설명한 트랜지스터들에 있어서, 임계 전압의 변동을 궁극적으로 제거하는 것은 현재 불가능하다.

이상과 같이, 장시간 동안 게이트와 소스 전극간에 포지티브(H 레벨)전압을 인가하는 것은 리세팅 트랜지스터 Tr₁₃의 임계 전압의 변동을 포지티브로 되게 한다. 그러므로, 트랜지스터 Tr₁₃을 턴 온시키는 게이트-소스 전압이 일정하다면, 박막 트랜지스터의 온(ON)전류는 낮아질 수 있다. 따라서, 트랜지스터 Tr₁₃은 충분하게 리세트될 수 없어, 시프트 레지스터 회로가 오동작에 이르게 된다.

임계 전압의 변동을 갖는 트랜지스터를 사용하는 경우의 문제에 대한 대책으로서, 예를 들면 일본국 미심사 특허 공개 번호 평5-267636에 개시된 공지된 기술이 있다. 제3도는 공개에 나타난 회로도이다. 제3도에서, 트랜지스터들 Tr₃및 Tr₄는 노드AA를 리세트시키기 위한 트랜지스터들이며, 여기서 임계 전압의 변동은 시계열적으로 트랜지스터들에 포지티브 게이트-소스 전압을 충전시키는 것에 의해 트랜지스터들 각각의 게이트-소스 전압의 충전 기간을 감소시킴으로써 감소된다. 한편 트랜지스터 Tr₁₂의 게이트 전극부에서 부트 스크랩 효과를 이용할 때, 구동 트랜지스터의 큰 온 전류는 구동 트랜지스터 Tr₁₂의 게이트 전극부에 전원 전압 V_DD보다 높은 전압을 인가함으로써 확실하게 유지될 수 있다. 더욱이, 캐패시터 C_B를 통한 부트 스트랩 효과에 의해서, 리세팅 트랜지스터들 Tr₃과 Tr₄의 임계 전압이 포지티브 방향으로 변동될 때라도, 리세팅 기능은 어느 정도 온 전류를 확보함으로써 향상 될수 있다.

그러나, 상기 언급된 공개물에 개시된 종래 기술에서는 다음의 문제가 나타난다. 즉, 일본국 미심사 특허 공개 번호 평5-267636에 개시된 회로에서는, 복수의 리세팅 트랜지스터들을 사용할 때라도, 포지티브 게이트-소스 전압이 인가되는 한임계 전압의 변동을 완전히 방지할 수는 없다. 더우기, 임계 전압의 포지티브 변동이 증가되도록 야기되기 때문에, 시프트 레지스터의 동작 수명을 연장할 수가 없다.

한편, 포지티브로 변동된 임계 전압을 초기 레벨로 복귀시키기 위해서 게이트와 소스간에 네가티브 전압을 충전하기 위한 시스템이 일본국 미심사 특허 공개번호 평5-30278호에 개시되어 있다. 제4도는 상기 공개물에 개시된 회로도이다. 전압 단자 V_C1에 네가티브 전압이 설정된다. 저항기 R₁₁은 트랜지스터들 Tr₁₂및 Tr₁₃으로 구성된 인버터의 부하 저항값보다 충분히 큰 저항값으로 설정된다. 즉, 트랜지스터 Tr₁₂는 부하 트랜지스터이다. 공개 문헌에 부하 트랜지스터의 저항값은 온(ON)저항의 6배 또는 그 이상의 범위로 구동 트랜지스터 Tr₁₃의 온 저항보다 큰 것이 좋다는 기재가 있다. 인버터의출력이 로우 레벨로 되어 통과 트랜지스터 Tr₁₁이 턴 오프로 될 때, 저항기 R₁₁를 통해 게이트 전극에 네가티브 전압이 충전된다. 이것에 의해서, 포지티브로 변동된 임계 전압은 정상 레벨로 복귀된다.

그러나, 일본국 미심사 특허 공개 번호 평5-30278호에서는, 회로 구성이 인버터 시스템이기 때문에, 큰 전력 소비를 야기시키는 회로의 관통 전류(through current)가 나타나는 문제가 발생된다. 한편, 본 발명의 제품 분야 면에서 볼 때, 시프트 레지스터에 의해 구동될 부하는 매트릭스 배선 및 센서 소자이거나 이 매트릭스 배선에 접속된 박막 트랜지스터의 스위칭 소자들이 된다. 그러므로, 구동될 부하의 전기적 특성은 저항 및 용량의 분포가 일정한 회로로서 간주될 수 있다. 이중에서, 저항은 매트릭스 배선 도전체의 저항이며, 용량은 매트릭스 배선 도전체의 용량 및 센서 소자 또는 스위치 소자들의 기생 용량이다. 저항은 작은 전기 저항, 즉 알루미늄 등의 물질로 배선 도전체를 형성함으로써 현저하게 감소될 수 있다. 그러나, 캐패시터의 제조 공정으로 현저한 감소를 실현하는 것은 현재 가능하지 않다.

따라서, 제4도의 인버터의 외부 부하를 고려하여, 출력이 L레벨에서 H레벨로 변할 때 시정수는 트랜지스터 Tr₁₂의 저항값 및 부하 용량에 의해서 결정된다. 또한 출력이 H레벨에서 L레벨로 변할 때의 시정수는 트랜지스터 Tr₁₃의 온 저항 및 부하 캐패시터에 의해서 결정된다. 따라서, 소망하는 회로 정수 설정 조건에서, L레벨로부터 H레벨로 출력이 변할 때의 시정수는 H레벨로부터 L레벨로 출력이 변할 때의 시정수보다 6배 크게 되어, 출력 펄스 형상의 상승 및 하강을 비대칭으로 만들게 된다. 그러므로, 상승 기간의 소망하는 시정수를 갖도록 트랜지스터 Tr₁₂의 크기가 결정될 때, 트랜지스터 Tr₁₃의 소자 크기는 현저하게 커져, 시프트 레지스터회로의 큰 점유 면적 때문에 소자의 크기 축소는 곤란하게 된다. 더우기, 소자 기생 용량이 커짐에 따라 소자 크기가 커지므로, 부하 전압의 인가시 시정수는 저항 R₁₁에 기인하여 길어져, 임계 전압의 변동에 대한 충분한 회복 효과를 얻을 수 없게 된다.

본 발명의 목적은 증가하는 부하 구동 수행능력을 증가시키면서도 저소비 전력 및 크기 축소를 실현시킬 수 있으며, 장기간에 걸쳐 오동작을 유발하지 않고, 임계 전압의 변동을 갖는 박막 트랜지스터를 사용하더라도 임계 전압의 변동을 회복함으로써 높은 신뢰성을 갖는 박막 집적 회로를 제공하는 것이다.

본 발명에 따른 박막 집적 회로는 박막 트랜지스터로 형성된 시프트 레지스터 회로를 구비한 박막 집적 회로에 있어서, 부트 스트랩 효과가 구동 트랜지스터의 구동 능력을 증대시키기 위해서 이용되며, 네가티브 전압을 갖는 신호가 박막 트랜지스터의 임계 전압의 변동을 회복시키기 위해 리세팅 트랜지스터를 포함한 리세팅회로에 인가된다.

본 발명에 따른 박막 집적 회로는 부트 스트랩 효과를 유발하는 동적 동작형 시프트 레지스터 회로를 가지며, 네가티브 극성의 전압을 포함하는 게이트 전압은 시프트 레지스터 회로의 리세팅 트랜지스터에 인가되기 때문에, 박막 집적 회로는 동적 동작에 의해서 저전력 소비를 달성하며, 부트 스트랩 효과에 의한 높은 부하구동 수행능력 및 콤팩트하고 외부 잡음에 대해 안정한 시프트 레지스터 회로를 갖는다. 더우기, 박막 트랜지스터의 임계 전압의 변동은 회복될 수 있기 때문에, 시프트 레지스터 회로는 오동작을 유발함이 없이 장기간 동안 동작할 수 있어 높은 신뢰성을 달성한다.

본 발명은 이하 주어진 상세한 설명 및 본 발명의 바람직한 실시예의 첨부 도면으로부터 보다 완전히 이해될 것이며, 그러나, 이들은 본 발명을 제한하려는 것이 아니라 설명 및 이해를 하기 위한 것이다.

본 발명의 바람직한 실시예에 대해서 첨부한 도면을 참조하여 이하 상세히 설명한다. 다음의 설명에서, 본 발명의 전반적인 이해를 제공하기 위해서 세부 사항들을 상세히 설명한다. 그러나, 이 분야에 숙련된 자들은 본 발명이 이들 상세한 세부 설명들 없이도 실시될 수 있음을 명백히 알 것이다. 다른 경우에, 본 발명을 불필요하게 모호하게 되지 않도록 공지의 구조는 상세히 나타내지 않았다.

제5도는 본 발명의 제1실시예에 따른 박막 집적 회로 내의 시프트 레지스터 회로에 대한 회로도이며, 제6도는 이 회로도의 타이밍도이다. 제5도 및 제6도에서, 포지티브(positive)의 전원 전압 V₁은 트랜지스터들 Tr₁₁및 Tr₁₆의 드레인 전극들에 인가된다. 네가티브 전원 전압 V₂은 트랜지스터 Tr₁₆의 소스 전극에 인가된다. 클럭은 Φ₁은 0 내지 V₁의 전압 진폭을 가지며, 클럭 Φ₂는 클럭Φ₁과 동일 전압 진폭 및 역위상을 갖는 클럭이다. 클럭 Φ_1R은 클럭 Φ₁과 동일 위상이며 V₂내지 V₁의 전압진폭을 갖고, 클럭 Φ_2R은 클럭 Φ_1R과 동일 진폭을 가지나, 위상은 반대이다.

개시 펄스 D의 H레벨이 트랜지스터 Tr₁₁의 게이트 전극에 인가될 때, 트랜지스터 Tr₁₁는 턴 온되어 노드 A₁을 전원 전압 V₁까지 충전한다. 노드 A₁은 트랜지스터 Tr₁₂의 게이트-드레인 전극 용량 및 게이트-소스 전극 용량과, 트랜지스터 Tr₁₃의 게이트-드레인 전극 용량을 갖는 캐패시터를 형성한다. 개시 펄스 D가 L레벨로 떨어질 때, 트랜지스터 Tr₁₁은 턴 오프되어 노드 A1이 전하를 유지하게 된다.

다음에, 클럭 Φ₁은 H레벨로 상승되어, 노드 A₁에서의 전위는 부트 스트랩 효과에 의해서 전원 전원 V_DD보다 높거나 같게 되도록 높아진다. 이와 관련하여, 출력 Q₁은 부하 Z₁을 구동하기 위한 구동 트랜지스터 Tr₁₂를 통해 H레벨로 된다.

이어서, 클럭Φ₁이 다시 L레벨로 낮아질 때, 출력 Q₁은 L레벨로 낮아진다. 이와 관련하여, 노드 A₁의 전위는 부트 스트랩 효과에 의해서 전원 전압 V_DD로 복귀된다.

상기 설명한 바와 같이, 본 실시예는 부트 스트랩 효과를 이용하므로, 전원 전압 V_DD보다 큰 전압이 박막 트랜지스터 Tr₁₂의 게이트 전극에 인가될 수 있다. 그 결과, 충분한 온 전류를 트랜지스터 Tr₁₂로부터 인출될 수 있다. 이에 따라, 부트 스트랩 효과를 이용하지 않는 경우와 비교하여, 트랜지스터 Tr₁₂의 크기는 더 작아질 수 있다. 일반적으로, 구동 트랜지스터는 시프트 레지스트 회로를 구성하는 트랜지스터들 중에서 가장 큰 구동 수행능력을 필요로 하기 때문에, 이 트랜지스터의 크기 감소는 시프트 레지스터 회로의 크기 축소에 상당히 기여할 수 있다.

한편, 본 실시예에 따라서, 구동 트랜지스터로부터 접지 전압으로 직접 흐르는 회로 관통 전류가 없기 때문에, 시프트 레지스트의 전력 소비가 적어질 수 있다.

다음으로, 노드 A₁의 동작을 리세팅 동작에 대해 설명한다. 노드 R₁는 트랜지스터들 Tr₁₅과 Tr₁₆을 번갈아 턴 온 및 오프시킴으로써 전위들 V₁과 V₂로 번갈아 가며 고정된다. 즉, 노드 R₁의 전위는 V₁내지 V₂의 전압 진폭을 갖는 50％듀티비를 갖는 펄스파이다. 여기서는 부하 Z₁이 구동되는 상태, 즉 출력 Q₁이 0에서 H레벨로 변하게 되는 상태를 고찰한다. 이때, 트랜지스터 Tr₁₆을 턴 온시킴으로써 노드 R₁의 전위가 V₂에서 V₁으로 자연히 가변된다. 그러나, 트랜지스터 Tr₁₄가 동시에 턴온되기 때문에, 노드 R₁에서의 전압은 0으로 고정된다. 이 상태에서, 트랜지스터 Tr₁₃는 오프로 유지되어 노드 A₁을 리세트되지 않도록 유지한다. 트랜지스터 Tr₁₄의 크기는 Tr₁₅및 Tr₁₆과 비교하여 충분히 큰 것으로 가정함에 주목한다.

본 실시예에서는, 트랜지스터들 각각의 게이트와 소스간에 인가될 전압을 고려하여, 트랜지스터들 Tr₁₅, Tr₁₆, 및 Tr₁₈의 게이트 전압이 V₁내지 V₂의 포지티브와 네가티브 전압 진폭을 갖는 50％듀티비의 펄스파가 된다. 상기 설명한 바와 같이, 박막 트랜지스터의 임계 전압은 절대값이 같고 반대 극성을 갖는 게이트-소스 전압들이 인가될 때 정방향 및 부방향으로 가변되며, 임계 전압들의 변동 크기는 서로간에 반드시 동일한 필요는 없다. 일반적으로, 포지티브 전압에 의한 임계 전압의 변동 크기는 네가티브 전압의 변동 크기보다 2배 내지 4배 정도로 크다. 따라서, 변동 크기에 따라 포지티브 및 네가티브 전압들 V₁및 V₂를 설정함으로써, 임계 전압의 변동 크기와 회복 크기간의 균형이 달성된다. 구체적인 예로서, ｜V₁/V₂｜=2 내지 4를 만드는 포지티브 전압 V₁과 네가티브 전압 V₂를 인가함으로써, 임계 전압의 변동 크기는 상당히 작게 제한될 수 있다. 이것에 의해서, 장기간 동안 시프트 레지스터의 안정한 동작을 유지할 수 있게 된다.

한편, 노드 A₁은 클럭 펄스와 동일한 50％듀티비의 펄스파에 의해서 연속적으로 리세트되기 때문에, 외부 잡음에 대한 노드 A₁의 안정성은 확실하게 유지될 수 있다.

다음에, 본 발명의 제2실시예에 대해서 설명한다. 제7도는 본 발명의 제2실시예에 따른 박막 집적 회로를 나타낸 회로도이며, 제8도는 이에 대한 타이밍도이다. 시프트하는 동작은 제1실시예의 동작과 동일함에 유의한다.

노드 A₁의 리세팅 동작에 대해서 설명한다. 통상은, 노드 R₁이 트랜지스터들 Tr₁₅과 Tr₁₆을 번갈아 턴 온 및 오프시킴으로써 전위들 V₁과 V₂로 번갈아 가며 고정된다. 즉, 노드 R₁의 전위는 V₁내지 V₂의 전압 진폭을 갖는 50% 듀티비를 갖는 펄스파이다. 여기서는 전단의 부하 Z₀가 부하 Z₁의 구동 직전에 구동되므로, 출력 Q₀는 H레벨로 되어 트랜지스터 Tr₁₇를 턴 온시킨다. 이에 따라, 노드 R₁의 전위가 V₁에서 V₂로 자연히 가변되는 동작 대신에, 이 전위가 트랜지스터 Tr₁₇에 의해서 0으로 유지된다. 부하Z₁가 구동될 때, 트랜지스터 Tr₁₄가 온 상태로 되므로, 노드 R₁의 전위는 0을 유지한다. 이러한 일련의 조건에서, 트랜지스터 Tr₁₃은 오프로 유지된다. 그러므로, 노드 A₁은 리세트 되지 않는다. 트랜지스터 Tr₁₄의 크기는 트랜지스터들 Tr₁₅및 Tr₁₆의 크기들과 비교하여 충분히 큰 크기를 취함에 유의한다.

본 실시예에서, 출력 Q₁이 H레벨로 변할 때라도, 트랜지스터 Tr₁₃은 오프상태로 안정하게 유지된다.

다음에, 본 발명의 제3실시예에 대해 설명한다. 제9도는 본 발명의 제3실시예에 따른 박막 직접 회로를 도시한 회로도이다. 타이밍도는 제6도에 도시한 바와 같다. 본 실시예에서는, 제1실시예에 추가하여, 출력 Q₁측에서도 리세팅 트랜지스터 Tr₁₇가 설치된다. 그렇게 함으로써, 출력 Q₁에서의 전위는 노드 A₁이 L레벨이어서 구동 트랜지스터 T_R12가 오프 상태로 된 때에라도 접지 레벨로 안정하게 고정될 수 있다. 또한, 출력 Q₁이 H레벨로 변한 때라도, 트랜지스터 TR₁₃은 오프상태로 안정하게 유지될 수 있다.

본 발명에 대한 실시예에 관해 예시 및 설명하였으나, 당해 분야의 숙련된 자들은 본 발명의 사상 및 범위에서 벗어남이 없이 전술한 것을 행할 수 있고, 다양한 변형, 생략 및 부가를 본 발명에 행할 수 있음을 알아야 한다. 그러므로, 본 발명은 상기 설명한 특정의 실시예로 한정되는 것이 아니라 첨부된 청구 범위에 지정한 특징에 관한 본 발명의 등가물 및 포함 범위 내에서 실시될 수 있는 모든 가능한 실시예를 포함하는 것으로 이해되어야 한다.

Claims (6)

1. 박막 집적 회로에 있어서, 절연 기판 상에 설치된 박막 소자들로 구성된 복수의 회로들; 및 상기 복수의 회로들을 각각 부하들로서의 취해, 개시 펄스의 입력에 따라 상기 부하들을 순차적으로 그리고 교대로 구동하는, 박막 트랜지스터들로 구성된 시프트 레지스터를 포함하며, 상기 시프트 레지스터는 직렬로 접속되어, 신호 입력점에 인가된 신호를 시프트 펄스로서 신호 출력점에 전송하여, 그 출력 신호에 의해서 상기 부하들을 구동하는 복수의 신호 전송 회로들; 및 상호 반대되는 위상의 시프트 펄스들을 상기 복수의 신호 전송 회로들에 인가하고, 이에 따라 얻어진 병렬 출력 신호들로 상기 부하를 구동하는 구동 회로를 포함하며, 상기 개개의 신호 전송 회로는 게이트 전극을 신호 입력점으로서 취하는 입력 트랜지스터; 게이트 전극이 상기 입력 트랜지스터의 주(primary)전극들 중 하나에 접속되어, 상기 주 전극을 상기 부하가 접속되는 신호 출력점으로서 취하는 구동 트랜지스터; 상기 구동 트랜지스터의 상기 게이트 전극에 관련된 용량의 전하 축적 작용 및 상기 구동 트랜지스터의 다른 주 전극에의 시프트 펄스 인가에 기초하여, 부트 스트랩 효과(boot strap effect)를 갖는 동적 동작에 의해서, 상기 신호 입력점에 입력된 펄스 신호를 상기 신호 출력점으로 전송하는 신호 전송부; 및 하나의 주전극이 상기 구동트랜지스터의 상기 게이트 전극에 접속되어, 상기 구동 트랜지스터가 차단(shut-off)상태에 있는 동안 차단 상태를 유지하는 리세팅 트랜지스터, 및 상기 리세팅 트랜지스터의 게이트 전극에 네가티브 극성의 전압을 포함한 게이트 전압을 제공하기 위한 게이트 전압 제어 수단을 포함하는 리세팅부를 포함하는 것을 특징으로 하는 박막 집적 회로.
2. 제1항에 있어서, 상기 리세팅부의 상기 게이트 전압 제어 수단은 상기 개시 펄스에 동기하여 이 펄스와 동일 주파수로, 50％의 듀티비를 갖는 포지티브(positive)전압 및 네가티브 전압을 교대로 발생하는 제1전압 발생 수단; 및 상기 구동 크랜지스터가 도통 상태가 있을 때, 상기 제1 전압 발생 수단의 상기 출력점에서의 전위를 0전위로 강제적으로 설정하기 위한 제2전압 발생 수단을 포함하는 것을 특징으로 하는 박막 집적 회로.
3. 제2항에 있어서, 상기 리세팅부의 상기 게이트 전압 제어 수단은 포지티브 직류 전압 공급 단자와 네가티브 직류 전압 공급 단자간에 직렬 접속되며, 이 직렬 접속의 접점이 상기 리세팅 트랜지스터의 상기 게이트 전극에 접속되는 제1및 제2트랜지스터; 상기 제1및 제2트랜지스터의 직렬 접속의 접점과 0전위점간에 전류 경로를 설정하기 위해 접속된 제3트랜지스터; 소정의 진폭이 상기 포지티브 직류 전압과 상기 네가티브 직류 전압에 의해 결정되는 시프트 펄스와 동일한 위상의 펄스 신호를 게이트 입력으로서 상기 제1트랜지스터에 인가하며, 상기 제1트랜지스터의 상기 게이트 입력과는 반대의 위상 및 동일한 진폭의 펄스 신호를 상기 제2트랜지스터에 인가함으로써, 상기 포지티브 전압 및 상기 네가티브 전압을 상기 리세팅 트랜지스터의 상기 게이트 전극에 교대로 인가하고, 상기 시프트 펄스에 응답하여 상기 제1및 제2트랜지스터를 교대로 도통 상태로 되게 하기 위한 수단; 및 상기 구동 트랜지스터가 도통 상태에 있는 동안, 상기 제3트랜지스터를 도통 상태로 되게 하기 위해서 상기 신호 츨력점에서의 신호를 상기 제3트랜지스터에 게이트 입력으로서 인가함으로써, 상기 리세팅 트랜지스터의 상기 게이트 전압을 0으로 강제적으로 설정하기 위한 수단을 포함하는 것을 특징으로 하는 박막 집적 회로.
4. 제3항에 있어서, 상기 리세팅부의 상기 게이트 전압 제어 수단은 상기 제3트랜지스터에 병렬로 접속된 제4트랜지스터를 가지며, 상기 제4트랜지스터는 전단의 신호 전송 회로의 상기 신호 출력점에 접속된 게이트 전극을 갖는 것을 특징으로 하는 박막 집적 회로.
5. 제3항에 있어서, 상기 리세팅부의 상기 게이트 전압 제어 수단은 상기 신호 출력점과 상기 0 전위점간에 전류 경로를 설정하기 위해서 접속된 제5트랜지스터를 가지며, 상기 제5트랜지스터는 상기 제1및 제2트랜지스터의 상기 직렬 접점에 접속된 게이트 전극을 갖는 것을 특징으로 하는 박막 집적 회로.
6. 제4항에 있어서, 상기 리세팅부의 상기 게이트 전압 제어 수단은 상기 신호 출력점과 상기 0 전위점간에 전류 경로를 설정하기 위해서 접속된 제5트랜지스터를 가지며, 상기 제5트랜지스터는 상기 제1및 제2트랜지스터의 상기 직렬 접점에 접속된 게이트 전극을 갖는 것을 특징으로 하는 박막 집적 회로.