KR100745111B1 - 시프트 레지스터 및 액정 드라이버 - Google Patents

Abstract

본 발명은 동작속도를 증가시킬 수 있는 시프트 레지스터, 또 이 시프트 레지스터를 사용한 액정 드라이버를 제공하는 것이다.

이를 위한 본 발명의 시프트 레지스터는, 종속 접속된 복수의 스테이지를 가지고, 입력 데이터를 위상이 다른 복수의 클럭에 의하여 시프트하여 상기 입력 데이터가 입력되면 출력 트랜지스터의 드레인에 입력되는 클럭을, 위상 시프트 클럭으로서 소스로부터 출력하고, 출력신호의 시프트동작을 행하는 시프트 레지스터로서, n 단째의 스테이지에 대하여, n-2 단째 및 n-1 단째의 위상 시프트 클럭을 입력시키고, 상기 출력 트랜지스터의 게이트전압을 n-2 단째 및 n-1 단째의 위상 시프트 클럭에 의하여 차례로 승압한다.

Description

시프트 레지스터 및 액정 드라이버{SHIFT REGISTER AND LIQUID CRYSTAL DRIVER}

도 1은 본 발명의 제 1 및 제 2 실시형태에 의한 시프트 레지스터의 구성예를 나타내는 블럭도,

도 2는 도 1에 있어서의 스테이지(3)의 회로의 구성예를 나타내는 개념도,

도 3은 제 1 실시형태에 의한 시프트 레지스터의 동작예를 나타내는 파형도,

도 4는 제 2 실시형태에 의한 시프트 레지스터의 동작예를 나타내는 파형도,

도 5는 액정 표시장치의 구성을 나타내는 개념도,

도 6은 종래예에 의한 시프트 레지스터의 구성을 나타내는 블럭도,

도 7은 도 6의 각 스테이지인 스테이지의 회로구성을 나타내는 개념도,

도 8은 도 6의 시프트 레지스터의 동작예를 나타내는 파형도,

도 9는 FET의 Vgs(게이트-소스전압)와 Ids(드레인전류)와의 대응을 나타내는 그래프이다.

※ 도면의 주요부분에 대한 부호의 설명

1, 2, 3, 4, n : 스테이지 A, B : 접속점

C1, C2 : 콘덴서 D1, D2 : 다이오드

M1 : 출력 트랜지스터 M2, M3, M4, M5 : 트랜지스터

Mout1, Mout2, Mout3, Mout4, Moutn : 단자

본 발명은 예를 들면 액정 디스플레이 등의 액정 표시장치에 설치하여 주사 구동신호를 주는 시프트 레지스터 및 그것을 사용한 액정 구동회로에 관한 것이다.

예를 들면 컴퓨터의 표시장치 및 텔레비전에 사용되고 있는 액티브 매트릭스형의 액정 표시장치에 있어서는, 영상 신호선(열 배선)과 주사 구동신호선(행 배선)이 매트릭스형상으로 설치되어 있고, 이들 배선의 교점에 각 화소의 액정을 구동하는 박막 트랜지스터 등의 스위칭소자가 설치되어 있다.

그리고 복수의 주사 구동신호선에, 이들 신호선을 차례로 주사하여 하나의 주사 구동 신호선상의 모든 스위칭소자를 일시적으로 도통상태(온상태)로 하는 주사 구동신호가 주어지고, 영상 신호선에 대해서는 주사 구동 신호선에 동기하여 영상신호가 공급된다.

여기서 복수의 주사 구동 신호선에 대하여 차례로 공급하는 동작을 행하는 것이 시프트 레지스터이다.

도 5에 나타내는 바와 같이, 표시부에 있어서 행 배선 및 열 배선이 매트릭스상에 복수 설치되어 있고, 이 행 배선 및 열 배선의 교차부에 액정에의 전압인가를 제어하는 스위칭소자(트랜지스터)와, 제어되는 액정부에 의하여 구성되는 액정소자가 배치된 액티브 매트릭스회로로 되어 있다.

게이트 드라이버(시프트 레지스터)가 행 배선(주사선)을 시계열로 소정의 전압을 인가시켜 온상태로 하고, 열 배선의 드라이버가 이 타이밍에 동기시켜 소스에 소정의 전압을 인가(신호선에 의하여 인가)함으로써, 액정의 광학상태를 변경시켜 액정 표시장치를 구동하게 된다.

그리고, 액정소자를 구동시키기 위하여 도 5에 있어서 게이트 드라이버를 박막 트랜지스터에 의하여 제조하는 것이 행하여지고 있다(예를 들면, 특허문헌 1 참조).

이때 행 배선에 전압을 인가하는 게이트 드라이버를 고속으로 동작시키고, 또한 충분한 전류량을 행 배선에 공급시키는 것이 필요하게 된다.

여기서 게이트 드라이버는 도 6에 나타내는 바와 같이 복수의 SR(시프트 레지스터)스테이지의 단수를 가지는 시프트 레지스터로 구성되어 있다.

그리고, 각 SR 스테이지가 도 7에 나타내는 구성으로 되어 있고, 이 SR 스테이지가 도 6에 나타내는 바와 같이 캐스케이드 접속되어 차례로 각 SR 스테이지가 열 배선에 구동펄스로서 전압을 인가하고, 액정소자의 박막 트랜지스터의 게이트에 소정의 전압을 인가하는 게이트 드라이버로서의 기능을 하고 있다.

여기서 도 8의 구동파형을 나타내는 파형도에 있어서, 도 7도에 있어서의 노드(P1)에 구동펄스(위상 시프트 클럭) 출력 전후에 있어서, 출력 트랜지스터(16)가 충분히 온상태(온저항이 충분히 낮은 상태)가 되는 게이트전압(VgS)(게이트-소스전압)이 인가되도록 시프트 레지스터는 설계되어 있다.

[특허문헌 1]

일본국 특개평08-87897호 공보

도 7에서 알 수 있는 바와 같이 노드(P1)에는 클럭(C1)에 의한 노드(13)의 전압상승에 따르는 부트스트랩효과에 의하여 입력전압(실제로는 트랜지스터의 문턱값을 나눗셈한 값)보다 높은 전압이 되어, 출력 OUTn의 출력전압의 고전압을 클럭(C1)의 고전전압까지 상승시키는 것이 가능해진다.

그러나, 특허문헌 1에 나타내는 시프트 레지스터에 있어서는, 게이트 드라이버의 구동대상인 대상장치에 의하여 출력 OUTn에 생기는 원하는 고전압이 개략 정해져 있기 때문에, 시프트 레지스터의 입력전압이 고정되고, 부트스트랩효과에 의하여 노드(P1)에 발생하는 승압전압도 입력전압이 되는 출력 OUT의 전압에 의하여 대략 정해진다.

상기한 바와 같이 게이트 드라이버의 대상장치의 하나인 액정 표시장치는, 최근, 고선명화 및 동화상 대응의 고속화가 진행되고 있어, 상기한 게이트 드라이버의 고속동작이 과제의 하나로 되어 있다.

출력 트랜지스터(16)(FET ; 전계효과 트랜지스터)의 게이트전압(Vgs)을 파라미터로 하여 출력 트랜지스터(16)의 드레인전류를 측정한 도 9에서도 알 수 있는 바와 같이, 트랜지스터의 게이트전압을 높게 할 수 있으면, 전류 구동능력이 증가하여 시프트 레지스터의 동작을 고속화하는 것이 가능하다.

그러나, 출력 트랜지스터의 게이트전압을, 상기 부트스트랩에 의한 승압전압보다 높게 하는 것은, 특허문헌 1의 시프트 레지스터의 구성에서는 실현 불가능하다.

본 발명은 이와 같은 사정을 감안하여 이루어진 것으로, 동작속도를 증가시킬 수 있는 시프트 레지스터, 또 이 시프트 레지스터를 사용한 액정 드라이버를 제공하는 것을 목적으로 한다.

본 발명의 시프트 레지스터는, 종속 접속된 복수의 스테이지를 가지고, 입력 데이터를 위상이 다른 복수의 클럭에 의하여 시프트하고, 상기 입력 데이터가 입력되면 출력 트랜지스터의 드레인에 입력되는 클럭을, 위상 시프트 클럭으로서 소스로부터 출력하고, 출력신호의 시프트동작을 행하는 시프트 레지스터이고, n 단째의 스테이지에 대하여, n-2 단째 및 n-1 단째의 위상 시프트 클럭을 입력시키고, 상기 출력 트랜지스터의 게이트전압을 n-2 단째 및 n-1 단째의 위상 시프트 클럭에 의하여 차례로 승압한다.

이에 의하여 본 발명의 시프트 레지스터는, 상기 출력 트랜지스터의 게이트전압을, 위상 시프트 클럭에 의하여 클럭의 배의 전압으로 하고, 다시 이것을 클럭의 전압에 의하여 승압하여 게이트-소스전압을 클럭의 대략 3배의 전압으로 함으로써 출력 트랜지스터의 온 저항을 대폭으로 저하시키기 때문에, 고속으로 온 동작하여 클럭의 전압을 대략 그대로의 상승, 하강의 급준한 위상 시프트 클럭을 출력시키는 것이 가능하게 된다.

본 발명의 시프트 레지스터는, 상기 스테이지에 있어서 상기 출력 트랜지스터의 게이트와 소스와의 사이에 제 1 콘덴서 및 제 2 콘덴서가 직렬로 접속되어 있 고, 상기 n-2 단째의 위상 시프트 클럭을 상기 게이트와 제 1 콘덴서와의 접속부에 입력시키는 제 1 입력회로와, 상기 n-1 단째의 위상 시프트 클럭을 상기 제 1 및 제 2 콘덴서의 접속부에 입력시키는 제 2 입력회로를 가지고 있다.

이에 의하여 본 발명의 시프트 레지스터는, n-2 단째의 출력하는 위상 시프트 클럭에 의하여 제 1 콘덴서를 충전시키고, 다음에 n-1 단째의 출력하는 위상 시프트 클럭에 의하여 제 2 콘덴서를 충전시켜 제 1 콘덴서의 전위를 상승시키고, 다음에 클럭에 의하여 다시 제 1 콘덴서의 전위를 상승시키기 위하여 출력 트랜지스터의 온 저항을 대폭 저하시키고, 고속으로 온 동작하여 클럭의 전압을 대략 그대로의 상승, 하강의 급준한 위상 시프트 클럭을 출력시키는 것이 가능하게 된다.

본 발명의 시프트 레지스터는, 제 2항에 있어서,
상기 제 1 및 제 2 입력회로는 다이오드이고, 상기 제 1 입력회로는, 애노드가 상기 n-2 단째의 위상 시프트 클럭이 인가되는 단자에 접속되고, 캐소드가 상기 출력 트랜지스터의 게이트와 상기 제 1 콘덴서의 접속부에 접속되며, 상기 제 2 입력회로는, 애노드가 상기 n-1 단째의 위상 시프트 클럭이 인가되는 단자에 접속되고, 캐소드가 상기 제 1 및 제 2 콘덴서의 접속부에 접속되어 있다.

이에 의하여 본 발명의 시프트 레지스터는, 제 1 콘덴서 및 제 2 콘덴서에 축적된 전하를 역류에 의한 방전을 방지할 수 있고, 각 콘덴서에 충전된 전압을, n-2 단째, n-1 단째의 위상 시프트 클럭 및 클럭에 의한 일련의 승압처리가 완료될 때까지 필요한 전압을 유지할 수 있다.

본 발명의 시프트 레지스터는, 상기 제 1 콘덴서 및 제 2 콘덴서의 용량비를 조정하여 상기 게이트에 입력되는 전압의 승압하는 비율을 제어한다.

이에 의하여 본 발명의 시프트 레지스터는, 출력 트랜지스터의 게이트에 입력되는 게이트전압을 조정하는 것이 가능해지고, 동작적으로 불필요한 게이트전압을 인가하는 것을 피하여 출력 트랜지스터의 신뢰성을 향상시킬 수 있다.

본 발명의 액정 구동회로는, 청구항 1 내지 청구항 4 중 어느 한 항에 기재된 시프트 레지스터가, 주사선 및 신호선이 교차하여 이루어지는 액티브 매트릭스회로의 주사 구동신호를 생성시키기 위하여 사용되고 있는 것을 특징으로 한다.

이에 의하여 본 발명의 액정 드라이버는, 클럭의 전압을 대략 그대로의 상승, 하강의 급준한 위상 시프트 클럭을 출력시키는 것이 가능한 시프트 레지스터를 사용하기 때문에, 액정소자를 고속으로 구동시키는 것이 가능해져, 화상 데이터가 변화될 때의 잔상이나 콘트라스트 저하를 방지할 수 있다.

본 발명은, 액정 표시장치의 기판에 a-Si 등에 의하여 형성된 시프트 레지스터의 각 스테이지인 레지스터 셀에 있어서, 액정소자를 구동하는 주사 구동신호인 위상 시프트 클럭(Gout)을 출력하는 출력 트랜지스터의 게이트전압을, 종래예에 비하여 높게 승압하는 기술에 관한 것이다.

즉, 본 발명의 시프트 레지스터의 각 스테이지는, n 단째의 스테이지(n)의 출력 트랜지스터(M1)의 게이트에 인가되는 전압으로서, n-2단째의 스테이지(n-2)부터 출력되는 위상 시프트 클럭(Gout)(n-2)의 전압을, n-1 단째의 스테이지(n-1)로부터 출력되는 위상 시프트 클럭(Gout)(n-1)의 전압에 의하여 승압함으로써 종래보다 위상 시프트 클럭분의 높은 게이트전압을 얻는 구성으로 되어 있다.

<제 1 실시형태>

이하, 본 발명의 제 1 실시형태에 의한 도 5의 게이트 드라이버(액정 구동회로)로서 사용되는 시프트 레지스터를 도면을 참조하여 설명한다. 도 1은 상기 제 1 실시형태에 의한 시프트 레지스터의 구성예를 나타내는 블럭도이다.

이 도면에 있어서, 시프트 레지스터(100)는 스테이지(레지스터 셀)(1, 2, 3, 4, …)가 복수로 종속하여 접속된 구성으로 되어 있고, 외부의 클럭 제네레이터로부터 입력되는 복수의 상, 예를 들면 3상의 클럭(CK1, CK2, CK3)에 의하여 입력 데이터를 시프트시키고, 입력 데이터가 입력된 스테이지에서 이 스테이지에 입력되는 상의 클럭에 동기시켜 각 스테이지로부터 차례로 위상 시프트 클럭을 단자(Mout1, Mout2, Mout3, Mout4, …)에 대하여 각각 출력한다.

여기서 각 스테이지는 3상의 클럭 중 어느 하나의 클럭이 위상순으로 입력되고, 차례로 시프트되는 입력 데이터가 자신에게 도달하였을 때에, 입력되어 있는 클럭에 동기하여 출력 데이터(위상 시프트 클럭)를 출력한다.

스테이지(1)가 위상 시프트 클럭(Gout1)을 출력하고, 스테이지(2)가 위상 시프트 클럭(Gout2)을 출력하며, 스테이지(3)가 위상 시프트 클럭(Gout3)을 출력하고, 스테이지(4)가 위상 시프트 클럭(Gout4)을 출력한다.

즉, 시프트 레지스터(100)에 있어서, 스타트신호(ST1 및 ST2)에 의하여 입력되는 입력 데이터를, 상기 3층의 클럭에 의하여 차례로 시프트시키고, 입력 데이터가 입력된 스테이지가, 이 스테이지에 입력되는 클럭에 동기시켜 접속된 단자(Moutn)를 거쳐 위상 시프트 클럭을 구동신호로서 액정소자에 출력한다.

스테이지(1)에는 클럭(CK1)이 입력되고, 스테이지(2)에는 클럭(CK2)이 입력되며, 스테이지(3)에는 클럭(CK3)이 입력되고, 스테이지(4)에는 클럭(CK1)이 입력되며, …, 스테이지(n)에는 클럭(CKm)이 입력된다(m은, n을「3」으로 나눗셈한 나머지의 수치이고, 나머지가 없는 경우는 3이다.).

다음에, 도 2를 참조하여 도 1의 시프트 레지스터에 있어서의 스테이지(3)의 구성을 설명한다. 도 2는 스테이지(3)의 회로구성을 나타내는 개념도이다[다른 스테이지도 입력되는 신호가 다르나, 구성은 이 스테이지(3)와 동일하다].

여기서, Moutn은 Mout3이고, n-2 단째의 스테이지(n-2)는 스테이지 1이며, n-1 단째의 스테이지(n-1)는 스테이지 2이며, 클럭(CKm)은 클럭 CK3이다.

출력 트랜지스터(M1)는, 게이트에 트랜지스터(M2)의 드레인이 접속되어 있고, 드레인에 클럭(CK3)이 입력되며, 소스가 단자(Mout3)에 접속되어 있다.

트랜지스터(M2)는 소스가 접지되고, 드레인이 상기 출력 트랜지스터(M1)의 게이트에 접속되며, 게이트에 제어신호(S2)가 입력되어 있다.

다이오드(D1)는 입력회로로서, 단자(I1)에 애노드가 접속되고, 출력 트랜지스터(M1)의 게이트에 캐소드가 접속(접속점 A로 접속)되어 있다.

이 다이오드(D1)는 도 2와 같이 트랜지스터로 구성하여도 좋고, 이 경우 애노드로서 게이트와 드레인을 접속한 단자를 사용하고, 캐소드로서 소스를 사용한다.

콘덴서(C1)는, 다이오드(D1)의 캐소드에 한쪽 끝이 접속되고, 다이오드(D2)의 캐소드에 다른쪽 끝이 접속되며, 즉 다이오드(D1)의 캐소드와 다이오드(D2)의 캐소드와의 사이에 거쳐 삽입되어 있다.

콘덴서(C2)는 한쪽 끝이 콘덴서(C1)의 다른쪽 끝에 접속되고, 다른쪽 끝이 출력 트랜지스터(M1)의 소스에 접속되며, 즉 콘덴서(C1)의 다른쪽 끝과 출력 트랜지스터(M1)의 소스와의 사이에 거쳐 삽입되어 있다.

다이오드(D2)는 입력회로로서, 애노드가 단자(I2)에 접속되고, 캐소드가 콘덴서(C1)의 다른쪽 끝과 콘덴서(C2)의 한쪽 끝과의 접속점(B)에 접속되어 있다.

이 다이오드(D2)는, 다이오드(D1)와 마찬가지로 도 2와 같이 트랜지스터로 구성하여도 좋고, 이 경우 애노드로서 게이트와 드레인을 접속한 단자를 사용하여 캐소드로서 소스를 사용한다.

트랜지스터(M2)는 소스가 접지되고, 드레인이 상기 출력 트랜지스터(M1)의 게이트에 접속되며, 게이트에 제어신호(S2)가 입력되어 있다.

트랜지스터(M3)는 소스가 접지되고, 드레인이 상기 접속점(B)에 접속되며, 게이트에 제어신호(S3)가 입력되어 있다.

트랜지스터(M4)는 소스가 접지되고, 드레인이 상기 출력 트랜지스터(M1)의 소스에 접속되며, 게이트에 제어신호(S4)가 입력되어 있다.

트랜지스터(M5)는 소스가 접지되고, 드레인이 상기 출력 트랜지스터(M1)의 소스에 접속되며, 게이트에 제어신호(S5)가 입력되어 있다.

트랜지스터(M1∼M5)는 모두 n 채널 FET(전계효과 트랜지스터)이다.

다음에 도 3을 사용하여 본 발명의 일 실시형태에 의한 시프트 레지스터의 동작에 대하여 스테이지(3)를 기준으로 하여 설명한다. 도 3은 일 실시형태에 의한 시프트 레지스터에 있어서의 스테이지(3)의 동작을 나타내는 파형도이다.

스테이지(3)에 있어서는, 다이오드(D1)의 애노드가 단자(Mout1)에 접속되고, 다이오드(D2)의 애노드가 단자(Mout2)에 접속되어 있다.

시각 t1에 있어서는, 제어신호(S3)가 「H」레벨이기 때문에, 트랜지스터(M3) 가 온 상태가 되고, 제어신호(S2, S4 및 S5)가 「L」레벨이기 때문에, 트랜지스터 (M2, M4, M5) 및 출력 트랜지스터(M1)가 오프상태이다.

이때 스테이지(1)는 소정의 펄스폭의 클럭(CK1)이 입력되고, 이 클럭(CK1)에 동기하여 클럭(CK1)과 동일한 폭의 위상 시프트 클럭(Gout1)을 출력한다.

이에 의하여 스테이지(3)에 있어서는, 다이오드(D1)를 거쳐, 위상 시프트 클럭(Gout1)이 콘덴서(C1)의 한쪽 끝, 즉 접속점(A)측에 입력되고, 콘덴서(1)에 위상 시프트 클럭(Gout1)의 전압(Vout)으로부터 다이오드(D1)의 문턱값 전압(Vth)을 감산한 전압 Vout-Vth으로 하도록 전하가 축적된다.

여기서 콘덴서(C1)의 다른쪽 끝, 즉 접속점(B)측은 트랜지스터(M3)가 온상태이기 때문에, 접지전위로 되어 있다.

다음에 시각 t2에 있어서는, 제어신호(S3)가 「L」레벨로 천이하여 트랜지스터(M3)가 오프상태가 되고, 제어신호(S4)가 「H」레벨이 되어 트랜지스터(M4)가 온상태가 되며, 제어신호(S2, S5)가 「L」레벨이기 때문에 트랜지스터(M2 및 M5)가 오프상태이다.

이때 스테이지(2)는 소정의 펄스폭의 클럭(CK2)이 입력되고, 이 클럭(CK2)에 동기하여 클럭(CK2)과 동일한 폭의 위상 시프트 클럭(Gout2)을 출력한다.

이에 의하여, 스테이지(3)에 있어서는 다이오드(D2)를 거쳐 위상 시프트 클럭 (Gout2)이 콘덴서(1)의 다른쪽 끝, 즉 접속점(B)측에 입력되고, 콘덴서(2)에 위상 시프트 클럭(Gout2)의 전압(Vout)으로부터 다이오드(D2)의 문턱값 전압(Vth)을 감산한 전압 Vout - Vth으로 하도록 전하가 축적된다.

여기서 콘덴서(C2)의 다른쪽 끝, 즉 단자(Mout3)측은 트랜지스터(M4)가 온상태이기 때문에 접지전위로 되어 있다.

그리고 콘덴서(C1)의 접속점(A)측의 전압이, 위상 시프트 클럭(Gout2)에 의하여 접속점(B)측의 전압이 전압 Vout-Vth이 되기 때문에, 전압 Vout-Vth로부터 전압(Vout-Vth) × 2로 승압된다(부트스트랩효과).

다음에, 시각 t3에 있어서는, 제어신호(S4)가 「L」레벨이 되어 트랜지스터(M4)가 오프상태가 되고, 제어신호(S2, S3, S5)가 「L」레벨이기 때문에 트랜지스터 (M2, M3 및 M5)가 오프상태이다.

이때 스테이지(3)에 있어서, 출력 트랜지스터(M1)의 게이트에 전압(Vout-Vth)× 2가 인가된 상태(Vgs로서)로 되어 있고, 트랜지스터(M1)가 온 상태로 되어 있다. 출력 트랜지스터(M3)의 소스가 접지전압(Vss)이기 때문에, 게이트-소스간 전압(Vgs)은 상기한 전압(Vout-Vth) × 2로 되어 있다.

그리고 출력 트랜지스터(M1)의 드레인에 소정의 펄스폭의 클럭(CK3)이 입력되고, 출력 트랜지스터(M1)의 소스로부터 이 클럭(CK3)에 동기하여 클럭(CK3)과 동일한 폭의 위상 시프트 클럭(Gout3)이 출력된다.

또, 위상 시프트 클럭(Gout)(Gout1, Gout2, Gout3, Gout4, …)은, 뒤에서 설명하는 바와 같이 「H」레벨의 전압이 Vout이고, 클럭 제네레이터로부터 출력되는 클럭(CK1∼CK3) 및 제어회로로부터 출력회로로부터 출력되는 스타트신호(ST1, ST2)와 동일한 전압 및 펄스폭의 펄스이다.

이에 의하여 위상 시프트 클럭(Gout3)이 단자(Mout3)에 출력되면, 콘덴서 (C2)의 다른쪽 끝, 즉 콘덴서(C2)의 접속점(B)과 접속된 반대쪽의 단자(Mout3)[출력 트랜지스터(M3)의 소스]가 전압(Vout)이 되기 때문에, 콘덴서(C2)의 접속점(B)측의 단자가 전압 Vout - Vth으로부터 전압 (Vout - Vth) + Vout으로 승압된다.

그리고, 콘덴서(C1)의 접속점(B)측이 전압 Vout - Vth로부터 전압(Vout - Vth) + Vout으로 Vout 만큼 승압됨으로써 콘덴서(C1)의 접속점(A)측, 즉 출력 트랜지스터(M1)의 게이트에 인가되는 전압이 전압 (Vout - Vth)× 2으로부터 전압｛(Vout - Vth)× 2 + Vout｝으로 승압된다.

이때의 출력 트랜지스터(M3)의 Vgs(게이트-소스전압)는, (Vout - Vth)× 2 이다.

이 결과, 출력 트랜지스터(M1)의 온 저항이 대폭으로 저하하여 충분한 전류가 단자(Mout3)에 공급되기 때문에, 후단에 접속되어 있는 복수의 액정소자에 대하여 이 액정소자를 구성하는 트랜지스터의 게이트(게이트용량의 부하)에 대하여 충분한 전류를 공급할 수 있게 되어, 고속으로 위상 시프트 클럭(Gout3)의 펄스를 상승하는 것이 가능하게 된다.

이때, 위상 시프트 클럭(Gout3)은, 출력 트랜지스터(M1)의 게이트에 전압(Vout - Vth)× 2 + Vout이 인가되기 때문에, 대략 클럭(CK3)과 동일한 전압(Vout)의「H」레벨의 신호로서 출력, 즉 클럭(CK3)과 동일한 파형으로 출력된다.

따라서 위상 시프트 클럭(Gout3)은, 클럭(CK3)이 하강하면, 마찬가지로 고속으로 하강하여 「L」 레벨이 된다.

다음에 시각 t4에 있어서는, 제어신호(S2, S3 및 S5)가 「H」레벨이 되어 트 랜지스터(M2, M3 및 M5)가 온상태가 되고, 단자(Mout3)가 「L」레벨이 됨과 동시에, 콘덴서(C1 및 C2)에 축적된 전하가 방출되어 접속점(A, B) 모두 접지전위(Vss의 전위)가 된다.

여기서 도 2에 나타낸 클램핑용의 트랜지스터(M2 및 M3)와, 풀다운용의 트랜지스터(M5)를 온으로 하는 제어신호(S2, S3 및 S5)를 복수의 펄스폭의 기간으로 온하 도록 구성하였으나, 하나의 펄스폭의 타이밍만 온이 되도록 온의 타이밍이 다른 복수개의 트랜지스터를 각각 병렬로 접속하여 구성하여도 좋다.

그리고 다이오드(D1)의 애노드에는 n-2 단째의 스테이지(n-2)가 출력하는 위상 시프트 클럭[Gout(n-2)]이 입력되고, 다이오드(D2)의 애노드에는 n-1 단째의 스테이지(n-1)가 출력하는 위상 시프트 클럭[Gout(n-1)]이 입력된다.

또, 스테이지(1 및 2) 각각에는 전단, 전전단 또는 전단의 스테이지가 존재하지 않기 때문에, 이후 시프트시키는 입력 데이터를 입력하는 처리가 필요하게 된다.

즉, 도시 생략한 제어회로가 스테이지(1)의 다이오드(D1)의 애노드에 대하여 클럭(CK2)의 타이밍에 동기시켜 스타트신호(ST1)를 입력시키고, 다이오드(D2)의 애노드에 클럭(CK3)에 동기시켜 스타트신호(ST2)를 입력시킨다.

마찬가지로, 상기 제어회로가 스테이지(2)의 다이오드(D1)의 애노드에 대하여 클럭(CK3)의 타이밍에 동기시켜 스타트신호(ST2)를 입력시키고, 스테이지(1)가 클럭 (CK1)의 타이밍으로 다이오드(D2)의 애노드에 대하여 위상 시프트 클럭(Gout1)을 입력시킨다.

이에 의하여 시프트 레지스터에 있어서의 전 스테이지가, 위상이 다른 클럭 (CK1, CK2 및 CK3)에 의하여 차례로 스테이지(1)에 입력되는 입력 데이터를 시프트 레지스터에 있어서 시프트시키고, 입력 데이터가 입력된 스테이지(n)가 입력되는 클럭(CKm)에 동기하여 위상 시프트 클럭(Goutn)을 출력한다.

상기한 바와 같이, 제 1 실시형태의 시프트 레지스터의 동작은 종래의 시프트 레지스터가 전단의 스테이지의 출력을 입력 데이터로 하고 있던 것과 달리, 전전단과 전단과의 2개의 출력[위상 시프트 클럭(Gout)]을 시프트시키는 입력 데이터로 하고 있고, 이 2개의 위상 시프트 클럭(Gout)의 전압이 적산되어 축적된 스테이지가, 입력 데이터가 입력된 스테이지가 된다.

간단하게 본 발명의 시프트 레지스터의 동작을 확인하면, 이하와 같이 된다.

시각 t(-3)에 있어서, 클럭(CK2)에 동기하여 시프트 레지스터의 전단의 스테이지의 트랜지스터(M2∼M5)에 대하여, 「H」 레벨의 제어신호(S2, S3, S4, S5)가 각각 입력되고, 시프트 레지스터의 초기화가 행하여진다.

시각 t(-2)에 있어서, 스테이지(1)에 있어서 클럭(CK2)에 동기하여 스타트신호(ST1)[전압(Vout)]가 다이오드(D1)의 애노드에 입력된다.

이 시점에서 트랜지스터(M3)만 온상태이고, 다른 트랜지스터(M2, M4, M5)는 오프상태이다.

따라서 스타트신호(ST1)의 소정 폭의 펄스에 의하여 콘덴서(C1)에 전압(Vout)으로부터 다이오드(D1)의 문턱값(Vth)을 감산한 전압(Vout - Vth)에 대응하는 전하가 축적된다.

시각 t(-1)에 있어서, 스테이지(1)에 있어서 클럭(CK3)에 동기하여 스타트신호(ST2)[전압(Vout)]가 다이오드(D2)의 애노드에 입력된다.

이때 트랜지스터(M3)가 오프상태가 되고, 트랜지스터(M4)가 온상태가 되며, 다른 트랜지스터(M2, M5)는 오프상태이다.

따라서 스타트신호(ST2)의 소정 폭의 펄스에 의하여 콘덴서(C2)에 전압(Vout)으로부터 다이오드(D2)의 문턱값(Vth)을 감산한 전압(Vout - Vth)에 대응하는 전하가 축적되어 접속부(A)의 전압이 전압(Vout - Vth)× 2로 승압된다.

또 이때, 스테이지(2)에 있어서 클럭(CK3)에 동기하여 스타트신호(ST2)[전압 (Vout)]가 다이오드(D1)의 애노드에 입력된다.

이 시점에서 트랜지스터(M3)만 온상태이고, 다른 트랜지스터(M2, M4, M5)는 오프상태이다.

따라서, 스타트신호(ST2)의 소정 폭의 펄스에 의하여 콘덴서(C1)에 전압(Vout)으로부터 다이오드(D1)의 문턱값(Vth)을 감산한 전압(Vout - Vth)에 대응하는 전하가 축적된다.

시각 t1에 있어서, 스테이지(1)에 있어서 출력 트랜지스터(M1)의 드레인에 클럭(CK1)이 입력되고, 게이트에 전압(Vout - Vth)× 2이 인가되어 있는 상태이기 때문에, 출력 트랜지스터(M3)는 위상 시프트 클럭(Gout1)을 출력한다.

이때 트랜지스터(M4)가 오프상태가 되고, 다른 트랜지스터(M2, M3, M5)는 오프상태이다.

또, 스테이지(2)에 있어서, 클럭(CK1)에 동기하여 전단으로부터 위상 시프트 클럭(Gout1)[전압(Vout)]이 다이오드(D2)의 애노드에 입력된다.

이때 트랜지스터(M3)가 오프상태가 되고, 트랜지스터(M4)가 온상태가 되며, 다른 트랜지스터(M2, M5)는 오프상태이다.

따라서, 위상 시프트 클럭(Gout1)의 소정 폭의 펄스에 의하여 콘덴서(C2)에 전압(Vout)으로부터 다이오드(D2)의 문턱값(Vth)을 감산한 전압(Vout - Vth)에 대응하는 전하가 축적되고, 접속부(A)의 전압이 전압(Vout - Vth)× 2으로 승압된다.

이 시점에 있어서 스테이지(1)로부터 스테이지(2)로 입력 데이터가 시프트된 것이 된다.

또 스테이지(3)에 있어서, 클럭(CK1)에 동기하여 전단으로부터 위상 시프트 클럭(Gout1)[전압(Vout)]이 다이오드(D2)의 애노드에 입력된다.

이에 의하여 위상 시프트 클럭(Gout1)의 소정 폭의 펄스에 의하여 콘덴서(C1)에 전압(Vout)으로부터 다이오드(D1)의 문턱값(Vth)을 감산한 전압(Vout - Vth)에 대응하는 전하가 축적된다.

시각 t2에 있어서, 스테이지(2)에 있어서 출력 트랜지스터(M1)의 드레인에 클럭(CK2)이 입력되고, 게이트에 전압(Vout - Vth)× 2이 인가되어 있는 상태이기 때문에, 출력 트랜지스터(M3)는 위상 시프트 클럭(Gout2)을 출력한다.

이때, 트랜지스터(M4)가 오프상태가 되고, 다른 트랜지스터(M2, M3, M5)는 오프상태이다.

그리고, 상기 위상 시프트 클럭(Gout2)이 출력됨으로써 스테이지(1)의 트랜지스터(M2, M3, M5)가 온상태가 되고, 스테이지(1)의 출력 트랜지스터(M1)의 출력 상태는 리세트된다.

또, 스테이지(3)에 있어서 클럭(CK2)에 동기하여 전단으로부터 위상 시프트 클럭(Gout2)[전압(Vout)]이 다이오드(D2)의 애노드에 입력된다.

이때 트랜지스터(M3)가 오프상태가 되고, 트랜지스터(M4)가 온상태가 되며, 다른 트랜지스터(M2, M5)는 오프상태이다.

따라서 위상 시프트 클럭(Gout2)의 소정 폭의 펄스에 의하여 콘덴서(C2)에 전압(Vout)으로부터 다이오드(D2)의 문턱값(Vth)을 감산한 전압(Vout - Vth)에 대응하는 전하가 축적되고, 접속부(A)의 전압이 전압(Vout - Vth)× 2로 승압된다.

이 시점에 있어서 스테이지(2)로부터 스테이지(3)에 입력 데이터가 시프트된 것이 된다.

또, 스테이지(4)에 있어서 클럭(CK2)에 동기하여 전단으로부터 위상 시프트 클럭(Gout2)[전압(Vout)]이 다이오드(D2)의 애노드에 입력된다.

이에 의하여 위상 시프트 클럭(Gout2)의 소정 폭의 펄스에 의하여 콘덴서(C1)에 전압(Vout)으로부터 다이오드(D1)의 문턱값(Vth)을 감산한 전압(Vout - Vth)에 대응하는 전하가 축적된다.

상기한 처리가 반복되어 시프트 레지스터에 있어서 입력 데이터가 차례로 시프트되고, 출력 데이터인 위상 시프트 클럭(Gout)이 각 스테이지로부터 종속된 순서대로 출력된다.

<제 2 실시형태>

다음에 출력 트랜지스터(M1)의 게이트에 인가하는 전압을, 더욱 고전압으로 서 생성하고 싶은 경우, 예를 들면 클럭을 3상으로부터 4상으로 증가시키고, 승압시키는 입력 데이터를 3종류로 함으로써 가능하게 된다.

상기한 바와 같이 클럭의 상수를 증가시키면 시프트 레지스터를 구성하는 트랜지스터 등의 소자수가 증가하여 소자 사이의 배선도 마찬가지로 증가하고, 시프트 레지스터가 형성되는 면적이 증대하여 액정 표시장치의 크기에 영향을 미치는 단점이 있다.

한편, 출력 트랜지스터의 게이트전압이, 액정소자의 구동에 대하여 필요 이상으로(원하는 전압보다도) 높아진 경우에, 출력 트랜지스터의 신뢰성을 향상시키기 위하여 적당한 게이트의 전압이 되도록 접속점(A) 또는 접속점(B)에 전압 강하수단을 설치하여 조정하는 것도 가능하다.

또한, 원하는 전압으로 제어하는 수단으로서, 스테이지(n)에 있어서, n-2 단째의 위상 시프트 클럭[Gout(n-2)]이 입력되었을 때, 클램핑용의 트랜지스터(M3)를 온으로 하지 않고, 풀다운용의 트랜지스터(M4 또는 M5) 중 어느 하나를 온으로 하여 콘덴서(C1) 및 콘덴서(C2)를 직렬로 충전시킨다.

도 4에 이때의 도 2의 스테이지(3)에 있어서의 동작을 나타내는 파형도를 나타낸다.

동작은 상기한 바와 같이 시각 t1의 시점에 있어서 제어신호(S3, S4)를 「L」 레벨 그대로 하여 트랜지스터(M3, M4)를 오프상태로 하고, 한편 제어신호(S5)를「H」레벨로 하여 트랜지스터(M5)를 온상태로 한다.

그리고 스테이지(1)로부터 위상 시프트 클럭(Gout1)이 소정의 펄스폭으로 다 이오드(D1)의 애노드에 입력된다.

이에 의하여 콘덴서(C1) 및 콘덴서(C2)의 용량값이 같다고 하면, 위상 시프트 클럭(Gout1)의 전압(Vout)으로부터 콘덴서(D1)의 문턱값(Vth)을 감산한 전압(Vout - Vth)이 동일하게 분압되어, 콘덴서(C1) 및 콘덴서(C2) 각각의 양쪽 끝에 (Vout - Vth)/2의 전압이 충전(전하가 축적)된다.

이때 접속점(A)의 전압은, 전압(Vout - Vth)으로 되어 있다.

다음에 시각 t2에 있어서, 제어신호(S3)를 「L」레벨 그대로 하여 트랜지스터(M3)를 오프상태로 하고, 한편 제어신호(S4)를 「H」레벨로 하여 트랜지스터(M4)를 온상태로 하고, 제어신호(S5)를 「L」레벨로 하여 트랜지스터(M5)를 오프상태로 한다.

그리고, 스테이지(2)로부터 위상 시프트 클럭(Gout2)이 소정의 펄스폭으로 다이오드(D2)의 애노드에 입력된다.

이에 의하여 위상 시프트 클럭(Gout1)의 전압(Vout)으로부터 콘덴서(D1)의 문턱값(Vth)을 감산한 전압(Vout - Vth)이 콘덴서(C2)의 양쪽 끝에 충전된다.

그리고 콘덴서(C2)의 양쪽 끝에 충전된 전압, 즉 접속점(B)의 전압이 전압(Vout - Vth)이 되기 때문에, 콘덴서(C1)의 양쪽 끝, 즉 접속점(A)의 전압이 전압(Vout - Vth)×(3/2)로 승압된다.

다음에 시각 t3에 있어서, 제어신호(S3, S5)를 「L」레벨 그대로 하여 트랜지스터(M3, M5)를 오프상태로 하고, 또 제어신호(S4)를 「L」 레벨 그대로 하여 트랜지스터(M4)를 오프상태로 한다.

그리고 클럭 제네레이터로부터 소정의 펄스폭의 클럭(CK3)이 출력 트랜지스터 (M1)의 드레인에 입력되고, 단자(Mout3)[출력 트랜지스터(M1)의 소스]가 전압(Vout)이 된다.

이에 의하여 접속점(B)의 전압이 전압｛(Vout-Vth)+Vout｝이 되기 때문에, 콘덴서(C1)의 양쪽 끝, 즉 접속점(A)의 전압이 전압｛(Vout-Vth)×(3/2)+Vout｝으로 승압된다.

이때의 출력 트랜지스터(M3)의 Vgs(게이트-소스전압)는, (Vout-Vth)×(3/2)이다.

상기한 바와 같이, 콘덴서(C1 및 C2)의 용량의 비를 조정함으로써 종래의 부트스트랩전압(Vout-Vth)+Vout과, 제 1 실시형태에 있어서 얻어지는 전압｛(Vout-Vth)×2 + Vout｝과의 사이에 있어서, 미세 조정을 행하는 것이 가능해진다. 다른 동작은 제 1 실시형태와 동일하다.

따라서 출력 트랜지스터(M1)가, 액정소자의 트랜지스터의 게이트의 부하에 대하여 필요한 속도로 동작시키는 전류량을 공급할 수 있도록, 출력 트랜지스터(M1)의 온 저항이 얻어지는 게이트전압[접속점(A)의 전압]으로 하도록 콘덴서(C1 및 C2)의 용량의 비를 설계하면 좋다.

또, 상기한 제 1 및 제 2 실시형태에 의한 시프트 레지스터의 회로구성은, a-Si(아몰퍼스 실리콘) TFT(박막 트랜지스터)뿐만 아니라, 다결정 실리콘 TFT의 게이트 드라이버나 단결정 실리콘 드라이버 IC(집적회로)에도 적용하는 것이 가능하다.

이상 설명한 바와 같이, 본 발명의 시프트 레지스터에 의하면, 출력 트랜지스터의 온 저항을 대폭으로 저하시키기 위하여 구동전류를 증가시킴으로써 고속으로 온 동작하여 클럭의 전압을 대략 그대로의 상승, 하강의 급준한 위상 시프트 클럭을 출력시킬 수 있기 때문에, 액정소자의 동작속도를 향상시킬 수 있다는 효과를 얻을 수 있다.

Claims (5)

1. 종속 접속된 복수의 스테이지를 가지고, 입력 데이터를 위상이 다른 복수의 클럭에 의하여 시프트하고, 상기 입력 데이터가 입력되면 출력 트랜지스터의 드레인에 입력되는 클럭을, 위상 시프트 클럭으로 하여 소스로부터 출력하고, 출력신호의 시프트동작을 행하는 시프트 레지스터에 있어서,

   n 단째의 스테이지에 대하여, n-2 단째 및 n-1 단째의 위상 시프트 클럭을 입력시키고, 상기 출력 트랜지스터의 게이트전압을, n-2 단째 및 n-1 단째의 위상 시프트 클럭에 의하여 차례로 승압하는 것을 특징으로 하는 시프트 레지스터.
2. 제 1항에 있어서,

   상기 스테이지에 있어서, 상기 출력 트랜지스터의 게이트와 소스와의 사이에 제 1 콘덴서 및 제 2 콘덴서가 직렬로 접속되어 있고,

   상기 n-2 단째의 위상 시프트 클럭을 상기 게이트와 제 1 콘덴서와의 접속부에 입력시키는 제 1 입력회로와,

   상기 n-1 단째의 위상 시프트 클럭을 상기 제 1 및 제 2 콘덴서의 접속부에 입력시키는 제 2 입력회로를 가지고 있는 것을 특징으로 하는 시프트 레지스터.
3. 제 2항에 있어서,

   상기 제 1 및 제 2 입력회로는 다이오드이고,

   상기 제 1 입력회로는, 애노드가 상기 n-2 단째의 위상 시프트 클럭이 인가되는 단자에 접속되고, 캐소드가 상기 출력 트랜지스터의 게이트와 상기 제 1 콘덴서의 접속부에 접속되며,

   상기 제 2 입력회로는, 애노드가 상기 n-1 단째의 위상 시프트 클럭이 인가되는 단자에 접속되고, 캐소드가 상기 제 1 및 제 2 콘덴서의 접속부에 접속되는 것을 특징으로 하는 시프트 레지스터.
4. 제 2항에 있어서,

   상기 제 1 콘덴서 및 제 2 콘덴서의 용량비를 조정하여 상기 게이트에 입력되는 전압이 승압하는 비율을 제어하는 것을 특징으로 하는 시프트 레지스터.
5. 제 1항 내지 제 4항 중 어느 한 항에 기재된 시프트 레지스터가, 주사선 및 신호선이 교차하여 이루어지는 액티브 매트릭스회로의 주사 구동신호를 생성시키기 위하여 사용되고 있는 것을 특징으로 하는 액정 구동회로.

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