KR100455014B1 - 양방향 시프트 레지스터 - Google Patents
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Abstract
Description
Claims (17)
- 제1 시프트 방향이 선택될 때 제1 위상 관계를 가지며, 반대의 시프트 방향이 선택될 때 제2 위상 관계를 갖는 복수개의 위상 시프트된 클록 신호의 신호원과;상기 클록 신호의 신호원에 결합된 복수개의 캐스케이드 단을 포함하고,상기 복수개의 캐스케이드 단의 제1 단은,상기 제1 단과 관련된 대응하는 클록 신호의 기간 중에 제1 출력 트랜지스터가 인에이블될 때에 상기 제1 단의 출력에 출력 펄스를 발생시키고, 상기 관련된 클록 신호의 기간 중에 제1 출력 트랜지스터가 디스에이블될 때에는 상기 제1 단의 출력 펄스의 발생을 방지하는 제1 출력 트랜지스터와;제2 단과 제3 단의 출력 펄스의 각각이 발생될 때에 상기 제1 출력 트랜지스터를 인에이블하는 제2 단과 제3 단 중 하나의 단에서 각각 발생되는 대응하는 출력 펄스에 응답하여, 상기 제1 위상 관계가 선택될 때에 상기 제1 단의 출력 펄스는 상기 제2 단의 출력 펄스에 후속해서 발생하고, 상기 제2 위상 관계가 선택될 때에 상기 제1 단의 출력 펄스는 상기 제3 단의 출력 펄스에 후속해서 발생하는 제1 입력부와;상기 제1 단의 출력 펄스가 발생된 후에 대응하는 단에서 발생되는 대응하는 출력 펄스에 응답하여 상기 제1 출력 트랜지스터를 디스에이블시키는 제2 입력부를 포함하는 것을 특징으로 하는 양방향 시프트 레지스터.
- 제1항에 있어서, 상기 제1 출력 트랜지스터가 디스에이블될 때에 푸시-풀 방식으로 상기 제1 출력 트랜지스터와 결합되어 상기 제1 단의 출력에서 저출력 임피던스를 발생시키는 제2 출력 트랜지스터를 더 포함하는 양방향 시프트 레지스터.
- 제1항에 있어서, 상기 제2 입력부는, 상기 제1 시프트 방향이 선택될 때 제4 단의 출력 펄스에 응답하여 상기 제3 단의 출력 펄스에 후속해서 상기 제1 출력 트랜지스터를 디스에이블시키고, 상기 반대의 시프트 방향이 선택되는 경우에는 제5 단의 출력 펄스에 응답하여 상기 제2 단의 출력 펄스에 후속해서 상기 제1 출력 트랜지스터를 디스에이블시키는 것인 양방향 시프트 레지스터.
- 제1항에 있어서, 상기 제2 입력부는, 상기 제1 시프트 방향이 선택될 때 제4 단의 출력 펄스에 응답하여, 상기 제1 단의 출력 펄스와 상기 제3 단의 출력 펄스의 양쪽이 발생된 후에 상기 제1 출력 트랜지스터를 디스에이블시키는 로우 듀티 사이클에서 동작하는 제3 트랜지스터를 포함하는 양방향 시프트 레지스터.
- 제4항에 있어서, 상기 제2 입력부는, 상기 반대의 시프트 방향이 선택될 때 제5 단의 출력 펄스에 응답하여, 상기 제1 단의 출력 펄스와 상기 제2 단의 출력 펄스의 양쪽이 발생된 후에 상기 제1 출력 트랜지스터를 디스에이블시키는 로우 듀티 사이클에서 동작하는 제4 트랜지스터를 더 포함하는 양방향 시프트 레지스터.
- 제1항에 있어서, 상기 제1 입력부는 상기 제2 단과 제3 단의 각각의 대응하는 출력 펄스가 상기 제1 출력 트랜지스터를 인에이블시키기 위해 발생될 때 상기 제1 출력 트랜지스터의 제어 단자와 관련된 커패시턴스에 전하를 저장하는 스위치를 포함하고, 상기 클록 신호를 상기 제1 출력 트랜지스터의 메인 전류 전도 단자에 인가해서 상기 제1 단의 출력 펄스를 부트스트랩 방식으로 발생시키는 것인 양방향 시프트 레지스터.
- 제1항에 있어서, 상기 제1 입력부는, 상기 제1 출력 트랜지스터를 인에이블시키기 위해 상기 제1 출력 트랜지스터의 제어 단자와 관련된 커패시턴스에 저장된 전하로부터 발생된 제어 신호의 상태를 변화시키는 상기 제1 출력 트랜지스터의 제어 단자에 상기 제2 단의 출력 펄스와 상기 제3 단의 출력 펄스의 각각을 결합하는 스위칭 배열을 포함하는 양방향 시프트 레지스터.
- 제7항에 있어서, 상기 스위칭 배열은 상기 제2 단의 출력 펄스를 상기 출력 트랜지스터의 제어 단자에 인가하는 로우 듀티 사이클에서 동작하는 제2 트랜지스터와, 상기 제3 단의 출력 펄스를 상기 출력 트랜지스터의 제어 단자에 인가하는 로우 듀티 사이클에서 동작하는 제3 트랜지스터를 포함하는 양방향 시프트 레지스터.
- 제1항에 있어서, 상기 제2 입력부는, 상기 제2 위상 관계가 선택될 때 제4 단의 출력 펄스에 응답하여 상기 출력 트랜지스터를 디스에이블시키는 제2 트랜지스터와, 상기 제1 위상 관계가 시프트 방향을 제어하는 방식으로 선택될 때 제5 단의 출력 펄스에 응답하여 상기 출력 트랜지스터를 디스에이블시키는 제3 트랜지스터를 포함하는 양방향 시프트 레지스터.
- 제9항에 있어서, 상기 제2 트랜지스터 및 제3 트랜지스터의 각각은 로우 듀티 사이클로 동작하는 것인 양방향 시프트 레지스터.
- 제9항에 있어서, 상기 제2 트랜지스터 및 제3 트랜지스터의 각각이 도통될 때, 이들 제2 및 제3 트랜지스터의 각각은 상기 제1 출력 트랜지스터를 디스에이블시키기 위하여 상기 출력 트랜지스터의 제어 단자에 결합된 대응하는 메인 전류 전도 단자를 포함하는 양방향 시프트 레지스터.
- 제9항에 있어서, 상기 제2 트랜지스터 및 제3 트랜지스터의 각각은 상기 제1 단의 출력 펄스에 후속하는 상기 관련된 클록 신호가 발생되기 전에 상기 출력 트랜지스터를 디스에이블시키는 것인 양방향 시프트 레지스터.
- 제1항에 있어서, 상기 출력 트랜지스터는 인에이블될 때에 도통되고, 디스에이블될 때에는 비도통되는 것인 양방향 시프트 레지스터.
- 제1항에 있어서, 상기 제1 위상 관계가 선택될 때는 상기 제2 단이 상기 제1 단의 상류측에 배치되고, 상기 제2 위상 관계가 선택될 때는 상기 제3 단이 상기 제1 단의 상류측에 배치되는 것인 양방향 시프트 레지스터.
- 제1항에 있어서, 상기 제1 단의 출력에 결합되어 상기 제1 출력 트랜지스터와 푸시-풀 배열을 형성하는 제2 출력 트랜지스터를 더 포함하고,상기 제1 출력 트랜지스터가 인에이블될 때 상기 관련된 클록 신호를 상기 제1 단의 출력에 인가하여 상기 제1 단의 출력 펄스를 발생시키며, 상기 관련된 클록 신호의 종료 시점 이후에 발생하는 제1 기간 동안 상기 제1 출력 트랜지스터는 상기 제1 단의 출력에 저출력 임피던스를 발생하는 방식으로 온 상태를 유지하고, 상기 제1 기간에 후속해서 상기 제1 출력 트랜지스터는 오프되며, 상기 제2 출력 트랜지스터는 상기 출력 임피던스를 낮게 유지하는 방식으로 온되는 것인 양방향 시프트 레지스터.
- 제1 시프트 방향이 선택될 때 제1 위상 관계를 가지며, 반대의 시프트 방향이 선택될 때 제2 위상 관계를 갖는 복수개의 위상 시프트된 클록 신호의 신호원과;상기 위상 시프트된 클록 신호의 신호원에 결합된 복수개의 캐스케이드 단을 포함하고,상기 복수개의 캐스케이드 단의 제1 단은,상기 제1 단의 출력에 출력 펄스를 발생하는 제1 출력 트랜지스터와;상기 제1 출력 트랜지스터를 인에이블시키기 위해서 제2 단과 제3 단의 대응하는 출력 펄스가 발생될 때, 상기 캐스케이드 단의 제2 단 및 제3 단의 출력에서 발생되는 출력 펄스에 응답하여, 상기 제1 출력 트랜지스터의 제어 단자에 결합된 커패시턴스에 전하를 저장하는 제2 트랜지스터 및 제3 트랜지스터와;상기 제1 출력 트랜지스터를 디스에이블하기 위해서 제4 단과 제5 단의 대응하는 출력 펄스가 발생될 때, 제4 단 및 제5 단의 출력에서 발생되는 출력 펄스에 응답하여, 상기 저장된 전하를 방전시키는 제4 트랜지스터 및 제5 트랜지스터를 포함하며,상기 제1 출력 트랜지스터는, 상기 제1 단과 관련된 클록 신호에 결합되어, 상기 클록 신호가 상기 제1 위상 관계를 가질 때 상기 제2 단의 출력 펄스의 발생에 후속하며 상기 제4 단의 출력 펄스의 발생 이전에 상기 제1 출력 트랜지스터의 제2 메인 전류 전도 단자에서 상기 제1 단의 출력 펄스를 발생시키고, 상기 클록 신호가 상기 제2 위상 관계를 갖는 경우에는 상기 제3 단의 출력 펄스의 발생에 후속하며 상기 제5 단의 출력 펄스의 발생 이전에 상기 제1 단의 출력 펄스를 발생시키는 제1 메인 전류 전도 단자를 포함하는 것을 특징으로 하는 양방향 시프트 레지스터.
- 제16항에 있어서, 푸시-풀 방식으로 상기 제1 출력 트랜지스터에 결합된 제2 출력 트랜지스터를 더 포함하고,상기 제2 출력 트랜지스터는 상기 제2 단의 출력 펄스 및 상기 제3 단의 출력 펄스에 응답하여 상기 제2 출력 트랜지스터를 디스에이블시키고, 상기 제4 단의 출력 펄스 및 상기 제5 단의 출력 펄스에 응답하여 상기 제2 출력 트랜지스터를 인에이블시키는 것인 양방향 시프트 레지스터.
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