JP4165907B2 - 二方向シフトレジスタ - Google Patents

Description

本発明は表示装置用の駆動回路に関し、より詳細には液晶表示器（ＬＣＤ）の行選択ラインへ行選択ライン信号を印加する二方向シフトレジスタに関する。
液晶表示器のような表示装置は水平に行が、垂直に列が配置されるマトリックス又は画素の配列で構成される。表示されるビデオ情報は画素のそれぞれの列とそれぞれ関連したデータラインへの輝度（グレースケール）信号として印加される。画素の行は行選択ラインで発生された信号によりシーケンシャルにスキャンされる。作動された行選択ラインと関連された画素のコンデンサは対応するデータラインを介してそれぞれの列に印加された輝度信号のレベルにより種々の輝度レベルに充電される。
アモルファスシリコンはこの材料が低温で組み立て可能である故に液晶表示器を形成するために好ましい技術である。低い組立温度は標準の、容易に利用可能で、安価な基板材料の使用を許容する故に重要である。しかしながら、集積された末端画素ドライバのアモルファス薄膜トランジスタ（ａ−Ｓｉ ＴＦＴ）の使用は低い移動度、閾値電圧ドリフト、Ｎ型金属酸化物半導体（Ｎ−ＭＯＳ）エンハンスメントトランジスタのみしか用いることができない故に、設計上の困難を生ずる。ＴＦＴの閾値電圧は印加されたゲート／ソース電圧の大きさに直接関係して変動する量により恒久的に増加する。ゲート／ソース電圧が大きいほど、印加される時間が長いほど、閾値電圧の恒久的な増加は大きい。故に、ゲート／ソース電圧及びその時間の大きさはＴＦＴが被るストレスを示す。
行選択ラインを駆動する知られているスキャン又はシフトレジスタの例はＷｅｉｓｂｒｏｄ等による米国特許第５４１０５８３号に記載されており、これは液晶表示装置の配列に結合される。Ｗｅｉｓｂｒｏｄ等のシフトレジスタはカスケード段を含む。レジスタの与えられた段の出力部分はＴＦＴにより形成されたプッシュプル増幅器として配置される。所定の行が外されたときにプッシュプル増幅器のプルダウンＴＦＴは外された行の行ライン導電体の端子で適切なインピーダンスを印加するようオンされる。所定の行が選択されたときに、プルアップトランジスタは所定の段の出力パルスを発生するようオンされる。
所定の段の下流の段の出力パルスへ応答する更なるトランジスタは制御電圧を発生するプルダウントランジスタの制御端子に結合される。制御電圧はプルダウントランジスタの閾値電圧より若干大きい。それにより、好ましくは、プルダウントランジスタのストレスは減少される。ストレスはＴＦＴの閾値電圧のドリフトを生ずる傾向がある。更なるトランジスタは低いデューティーサイクルで動作する。故に、好ましくはストレスを減少することが課題である。
画素の配列はシフトレジスタへ配列の行選択ラインを接続するために端子又はピンを用いる。所定の配列に対して、ピンは所定の連続した順序で構成される。例えば、画素配列の上部で行選択ラインに関するピンは導体の群の一端に配置され、他方で画素配列の下部で行選択ラインに関するピンは導体の群の他端に配置される。同様に、シフトレジスタを含む集積回路（ＩＣ）は配列のピンに行選択ラインドライバを接続する端子又はピンで構成される。シフトレジスタＩＣのピンはまた同様な連続した順で組織化される。シフトレジスタＩＣのピン及び行選択ラインのそれらはそれぞれ相互に結合される。シフトレジスタ内のシフトの要求される方向はシフトレジスタＩＣのピンの順に関する配列のピンの順に依存する。
用途を広くするために、第一の方向にシフトすることが望ましいとき、及び反対方向にシフトすることが望ましいときに同一のＩＣを用いることが望ましい。例えば三原色を表示するために３つのＬＣＤ配列を含むある映写表示応用で、画素の一配列は表示器の下から上にスキャンされる。他方で、他の２つの配列は表示器の上から下へと従来の方法でスキャンされる。斯くしてシフトレジスタを二方向に形成することが望ましい。よけいな回路を付加することなく二方向特性を達成することが更に望ましい。減少されたストレスで二方向シフトレジスタのＴＦＴを動作することがまた望ましい。
本発明の一特徴を実現する二方向シフトレジスタはシフトの第一の方向が選択されたときに、それらの間の第一の位相関係を有し、シフトの反対の方向が選択されたときに、それらの間の第二の位相関係を有する複数の位相シフトされたクロック信号の信号源を含む。複数のカスケード段は該クロック信号の該信号源に結合される。該カスケード段の所定の段は該所定の段と関連する対応するクロック信号中に、第一の出力トランジスタがイネーブルされるときに該所定の段の出力で出力パルスを発生する。該関連するクロック信号中に、第一の出力トランジスタがディスエーブルされるときに、第一の出力トランジスタは該所定の段の該出力パルスの発生を防止する。第一の入力部分は第二の段と第三の段の出力パルスのそれぞれが発生したときに、該第一の出力トランジスタをイネーブルする第二と第三段の各一つで発生される対応する出力パルスに応答する。該第一の位相関係が選択されたときに、該所定の段の出力パルスは該第二の段の出力パルスに続いて発生する。該第二の位相関係が選択されたときに、該所定の段の出力パルスは該第三の段の出力パルスに続いて発生する。第二の入力部分は該所定の段の出力パルスが発生した後に該第一の出力トランジスタをディスエーブルする対応する段で発生される対応する出力パルスに応答する。
図１は複数のカスケード段を含むシフトレジスタのブロック図である。
図２は図１のシフトレジスタで用いられる本発明の一特徴を実現するシフトレジスタ段を示す。
図３ａ−３ｇはシフトレジスタが一方向にシフト動作をなすときに図２に示された段を用いる図１のシフトレジスタのそれぞれのノードで生ずるそれぞれのクロック信号と出力信号の相対的タイミングを示す。
図４ａ−４ｈはシフトレジスタが図３ａ−３ｇに示された方向の反対方向にシフト動作をなすときに図２に示された段を用いる図１のシフトレジスタのそれぞれのノードで生ずるそれぞれのクロック信号と出力信号の相対的タイミングを示す。
図２は図１のシフトレジスタ１００の例示的な段ｎを示す。図１のシフトレジスタ１００は図示されない液晶表示マトリックスの行選択ライン１１８を駆動する。クロック発生器１０１はシフトレジスタ１００を制御する３相クロック信号（クロック信号Ｃ１，Ｃ２，Ｃ３）を発生する。
シフトレジスタ１００で、段ｎ−１，ｎ，ｎ＋１，ｎ＋２はカスケード構成で相互に結合される。所定の段の出力パルス信号は連鎖状にすぐ後に続く段の入力と結合される。例えばレジスタ１００の連鎖の段ｎ−１の出力パルス信号ＯＵＴ_n-1は第一の方向にシフトするために、図２のｎ段の入力端子１に結合される。第一の方向はここでは上から下の方向と称する。何故ならばそれは垂直方向で上から下へのスキャンを提供するからである。同様にレジスタ１００の連鎖の段ｎ＋１の出力パルス信号ＯＵＴ_n+1は反対のの方向にシフトするために、図２のｎ段の入力端子１２ａに結合され、ここではそれを下から上の方向と称する。説明のために４つの段ｎ−１，ｎ，ｎ＋１，ｎ＋２のみが示される。しかしながらレジスタ１００の連鎖で段ｎの全体の数は実質的にはより多い。
図３ａ−３ｇはシフトレジスタがここでは上から下への選択モードと称する一の方向にシフト動作をなすときに図２に示された段を用いる図１のシフトレジスタのそれぞれのノードで生ずるそれぞれのクロック信号と出力信号の相対的タイミングを示す。図４ａ−４ｈはシフトレジスタが下から上への選択モードと称する反対方向にシフト動作をなすときに図２に示された段を用いる図１のシフトレジスタのそれぞれのノードで生ずるそれぞれのクロック信号と出力信号の相対的タイミングを示す。図１、２、３ａ−ｇ．４ａ−ｈの類似の符号及び記号は類似の項目及び機能を示す。
図１のシフトレジスタ１００は”ウオーキングワン”シフトレジスタと称される。これはビデオフレーム時間中にレジスタ１００を通してＴＲＵＥ状態が伝搬されることを意味する。クロック信号Ｃ１，Ｃ２，Ｃ３はＴＲＵＥ状態がレジスタ１００の段ｎの上昇順で、又は下降順で伝搬するかを決定する。ＴＲＵＥ状態が図３ｄ−３ｇに示されるように第一の方向にシフトすると称される、段ｎの上昇順で伝搬するとき、表示の行（図示せず）は上から下への行選択モードと称される、表示の上から下へ連続的に選択される。他方で、ＴＲＵＥ状態が図４ｄ−４ｈに示されるように反対の方向にシフトすると称される、段ｎの下降順で伝搬するとき、表示の行（図示せず）は下から上への行選択モードと称される、表示の下から上へ連続的に選択される。
クロック信号Ｃ１，Ｃ２，Ｃ３間の相対的位相がそれぞれ図３ａ−３ｃ，４ａ−４ｃに示されるように、上から下と下から上の両方の行選択モードで同一であることを前提とする。上から下の行選択モードでは、クロック信号Ｃ１は図１のレジスタ１００の導体１０１ａに印加され；クロック信号Ｃ２はレジスタ１００の導体１０１ｂに印加され；クロック信号Ｃ３はレジスタ１００の導体１０１ｃに印加される。他方で下から上の行選択モードでは、クロック信号Ｃ１とＣ３は相互に交換され、それぞれ導体１０１ｃ，１０１ａに印加される。
従来の上から下の行選択モードでは、例えば、図１の信号ＯＵＴ_n-1は図２の段ｎの入力端子１２に印加される。ハイレベルでの信号ＯＵＴ_n-1は制御信号Ｐ１を印加する端子１８８へのスイッチとして動作するよう図２のトランジスタ１８を介して結合される。図３ｄの信号ＯＵＴ_n-1のパルスはクロック信号Ｃ３と一致して生ずる。段ｎの入力端子１２に結合される段階ｎ−１の信号ＯＵＴ_n-1はまたトランジスタ２１のゲート電極に結合される。トランジスタ２１のドレインはトランジスタ１９のゲート及びプルダウントランジスタ１７のゲート電極に端子２１１を介して結合される。結果としてトランジスタ２１は導通状態に置かれ、これはトランジスタ１９と１７の両方を非導通にする。
信号Ｐ１のＨＩＧＨ又はＴＲＵＥレベルは電極間のコンデンサＣＰ及びブートストラップコンデンサ３０に記憶される。出力トランジスタ１６のゲートに印加される信号Ｐ１は出力トランジスタ１６を導通にする。図３ｂのくロック信号Ｃ１は端子１８８がハイの時にトランジスタ１６を介して出力端子１３に結合される。電極間の寄生容量ＣＰを介してコンデンサ３０に結合され、トランジスタ１６のゲートに印加されるクロック信号Ｃ１はトランジスタ１６に特別な駆動を提供する端子１８８に電位をブートストラップしようとする。従って、出力パルス信号ＯＵＴ_nはレジスタｎの出力端子１３に印加される。パルス信号ＯＵＴ_n-1を出力する間に、プルダウントランジスタ１７はトランジスタ２１の動作により非導通にされ、信号ＯＵＴ_nで作動しない。
段ｎの信号ＯＵＴ_nは図１の続く段ｎ＋１の入力端子に印加される。段ｎ＋１は対応するトランジスタをオンにする段階ｎのクロック信号Ｃ１の代わりに、クロック信号Ｃ２を用いることを除き段階ｎと同じように動作する。クロック信号Ｃ１が不作動のＬＯＷレベルを達成するとき、トランジスタ１６は信号Ｐ１がロウになるまでオンのままである。段ｎの信号ＯＵＴ_nがクロック信号Ｃ１がロウの時にトランジスタ１６を通した放電によりロウになる。
トランジスタ２５は導通したときに、プルアップトランジスタ１６をオフ又は不作動にするために充分な端子１８８と基準電位ＶＳＳ１との間に結合されたドレイン／ソース導電路を有する。段ｎのトランジスタ２５のゲートは図１の連鎖の連続した段ｎ＋２の出力端子に結合され、出力信号ＯＵＴ_n+2により制御される。信号ＯＵＴ_n+2はレジスタ１００のパルス伝搬路の下流に発生する。
信号ＯＵＴ_n+2のパルスは図３ａのクロック信号Ｃ３と同時に発生する。信号ＯＵＴ_n+2のパルスは図２のトランジスタ２５の端子１８８に関連した容量を放電させる。トランジスタ２５は端子１８ａの信号をトランジスタ１６をディスエーブルし、トランジスタ１６をクロック信号Ｃ１のすぐに後のパルスが発生したときに、信号ＯＵＴ_nのいかなる付加的なパルスも発生しないようなレベルにクランプする。
信号ＯＵＴ_n+2のパルスはまたトランジスタ２０をオンするＴＦＴであるトランジスタ２０のゲートに結合される。トランジスタ２０は電圧ＶＤＤをトランジスタ１７、１９をオンするよう端子２１１に印加する。故にトランジスタ２０は例えば５６０行の中の一行の選択中のみでオンされる。故にトランジスタ２０は低いデューティーサイクルで動作する。従って、トランジスタ２０は顕著にストレス状態にならない。これにより、トランジスタ２０の閾値電圧ドリフトが減少され、その動作寿命が増加する結果となる。
信号ＯＵＴ_n+2のパルスに続いて、トランジスタ２０はオフされる。しかしながらトランジスタ１７、１９のゲートに結合されたコンデンサ３２はトランジスタ２０の動作により電荷を蓄積している。コンデンサ３２に蓄積された電荷はトランジスタ２１をオンし、それによりトランジスタ１７、１９がオフされるとき、次のスキャンサイクルまで端子１２の信号がトランジスタ１７、１９を導通に保つ。コンデンサ３２はまた端子１２で信号に対するノイズフィルタリングを提供する。
トランジスタ１７は導通している限り、それは端子１３で適切なインピーダンスを印加するプルダウントランジスタとして動作する。斯くしてトランジスタ１７は電流ｉ１７を低下する。好ましくはトランジスタ１７のドレイン／ソースインピーダンスは行選択ライン上のハイレベルを放電するよう充分低く、加えてそれはＬＣＤマトリックスの列ラインから行選択ラインに結合されたいかなる寄生電流をも低下するよう充分に低い。寄生電流がトランジスタ１７により放散されない場合には、それらは続くレジスタ段で誤った選択を引き起こすために充分大きな強度に成長する電位を発生する。斯くして、誤り選択は防止され、それによりトランジスタ１７の閾値電圧は動作寿命にわたり顕著に増加しない。好ましくは、トランジスタ１９が導通するときに、それはクロック信号Ｃ１，Ｃ３がトランジスタ１６をオンすることを防ぐ。
例えば信号ＯＵＴ_n+2のパルスである図１のレジスタ１００の各出力端子でのパルスは約１６．６ミリ秒の垂直期間中に一回のみ発生する。故に、好ましくは図２の段ｎのスイッチされたトランジスタ１８、１６、２０、２５のいずれも各垂直期間中に一クロック周期より長く導通するようバイアスされない。
しかしながらトランジスタ１７、１９は垂直期間のほとんどの間で、連続的に導通するようにバイアスされる。トランジスタ１７、１９のストレスを減少するために、トランジスタ１７のゲートで信号Ｐ２はトランジスタ１７の閾値電圧よりも顕著に大きくない電圧レベルで確立される。
本発明の一特徴によれば、クロック信号Ｃ１，Ｃ３は下から上の行選択モードと、上から下の行選択モードの状態に関して、相互に交換される。斯くして、クロック信号Ｃ１は下から上のモードでクロック信号Ｃ３が上から下の選択モードで結合される同一の段に結合され、逆もまた成り立つ。クロック信号Ｃ２は両方の選択モードで同一の段に結合される。斯くして、図１、２に括弧なしに示されるクロック信号Ｃ１は上から下の選択モードで例えば段ｎに結合される。他方で、下から上の選択モードで、図１、２に括弧内に示されるクロック信号Ｃ１は例えば段ｎ−１及びｎ＋２に結合される。それに対して、図１、２に括弧なしに示されるクロック信号Ｃ３は上から下の選択モードで段ｎ−１及びｎ＋２に結合される。他方で、下から上の選択モードで、図１、２に括弧内に示されるクロック信号Ｃ３は段ｎに結合される。下から上の選択モードで、クロック信号Ｃ１の代わりに括弧内に示されるクロック信号Ｃ３は図２のトランジスタ１６のドレイン電極に結合される。好ましくは、クロック信号Ｃ１トランジスタＣ３を交換するだけで、図１のレジスタ１００は第一の方向又は反対の方向のいずれのシフトに対しても選択的に適応される。
下から上の行選択モードで、図１の信号ＯＵＴ_n+1は図２の段ｎの入力端子１２ａに印加される。ハイレベルで信号ＯＵＴ_n+1はスイッチとして動作する図２のトランジスタ１８ａを介して制御信号Ｐ１を発生するために端子１８８に結合される。トランジスタ１８ａは上記のトランジスタ１８と類似である。図４ｅの信号ＯＵＴ_n+1はクロック信号Ｃ２と一致して発生する。
図２の段ｎの入力端子１２ａに結合された段ｎ＋１の信号ＯＵＴ_n+1はまたトランジスタ２１ａのゲート電極に結合される。トランジスタ２１ａは上記のトランジスタ２１と類似である。トランジスタ２１ａのドレインは端子２１１を介してトランジスタ１９のゲートと、プルダウントランジスタ１７のゲート電極とに結合される。結果として、トランジスタ１７、１９の両方は非導通にされる。
信号Ｐ１のハイ、又は真（トゥルー）レベルは上記の電極間コンデンサＣＰ及びコンデンサ３０に一時的に記憶される。出力トランジスタ１６のゲートに印加された信号Ｐ１は出力トランジスタ１６を導通状態にする。図４ａのクロック信号Ｃ３は端子１８８がハイの時にトランジスタ１６を介して出力端子１３に結合される。電極間の寄生容量ＣＰを介して結合されたクロック信号Ｃ３はトランジスタ１６に余分なドライブを供給するよう端子１８８に電位をブートストラップするようになる。従って、出力パルス信号ＯＵＴ_nはレジスタｎの出力端子１３に印加される。この期間中に、プルダウントランジスタ１７はトランジスタ２１ａの動作により非導通にされ、信号ＯＵＴ_nに影響しない。
段ｎの信号ＯＵＴ_nは図１の段ｎ−１の入力端子に印加される。段ｎ−１は対応するトランジスタをオンするために段ｎでクロック信号Ｃ３の代わりにクロック信号Ｃ１を用いる以外は段ｎと類似である。クロック信号Ｃ３が不動作のロウレベルになったときに、段ｎのトランジスタ１６はＰ１がロウになるまでなおオンのままである。段ｎの信号ＯＵＴ_nはクロック信号Ｃ３がロウのときにトランジスタ１６を通して放電によりロウになる。
上記のトランジスタ２５と類似であるトランジスタ２５ａはトランジスタ２５ａが導通の時にプルアップトランジスタ１６をオフにし、ディスエーブルするために充分端子１８８と基準電位ＶＳＳ１との間に結合されたドレイン／ソース導電路を有する。段ｎのトランジスタ２５ａのゲートは図１の段ｎ−２の出力端子に結合され、出力信号ＯＵＴ_n-2により制御される。信号ＯＵＴ_n-2はレジスタ１００のパルス伝搬路の下流で発生される。
図４ｈの信号ＯＵＴ_n-2のパルスは期間ｔ１−ｔ２の間に図４ｃのクロック信号Ｃ２と同時に発生する。信号ＯＵＴ_n-2のパルスは図２のトランジスタ２５ａが上記の電極間容量ＣＰを端子１８８で放電させるようにする。トランジスタ２５ａはクロック信号Ｃ３にすぐに続くパルスが生じたときにトランジスタ１６に信号ＯＵＴ_nの付加的なパルスを発生させないようにトランジスタ１６をディスエーブルするレベルに信号を端子１８８でクランプする。
信号ＯＵＴ_n-2のパルスはまたトランジスタ２０ａをオンするためにＴＦＴであるトランジスタ２０ａのゲートに結合される。トランジスタ２０ａは上記トランジスタ２０と類似である。トランジスタ２０ａはトランジスタ１７、１９をオンするよう端子２１１に電圧ＶＤＤを印加する。故にトランジスタ２０ａは例えば５６０行のうちの一行の選択中にのみオンされるだけである。故に、トランジスタ２０ａは低いデューティーサイクルで動作する。故に、トランジスタ２０ａは顕著にストレス状態にはない。トランジスタ２０ａの閾値電圧ドリフトが減少し、その動作寿命が増加するという結果が得られる。
信号ＯＵＴ_n-2のパルスに続き、トランジスタ２０ａはオフされる。しかしながらトランジスタ１７、１９のゲートに結合されたコンデンサ３２ａはトランジスタ２０ａの動作により電荷を蓄積する。コンデンサ３２ａは上記のコンデンサ３２と同様である。コンデンサ３２ａに蓄積された電荷はトランジスタ１７、１９を次のスキャンサイクル、即ち、端子１２ａの信号がトランジスタ２１ａをオンさせ、それによりトランジスタ１７、１９がオフになるまで導通状態に維持する。コンデンサ３２ａはまた端子１２ａで信号のノイズフィルタリングを提供する。
本発明の特徴により、レジスタ１００の二方向特性が上記のようにクロック信号Ｃ１，Ｃ３交換するだけで得られる。それはレジスタ１００の段の間の相互接続を変更し、又は各段ｎに他の制御信号を印加することなしに得られる。故に簡単な回路で達成されうる。
図３ｄ，３ｇの信号ＯＵＴ_n-1及び図３ｆ，３ｅの信号ＯＵＴ_n+1の各パルスは第一の方向又は反対の方向のシフトのいずれが選択されたかの区別なしに、導通するように図２のトランジスタ１６を条件づける。好ましくはこの特徴は簡単な設計を提供する。しかしながら、上から下の選択モードで、図３ｇの信号ＯＵＴ_n+2はクロック信号Ｃ１のパルスにすぐ続く前に、導通状態から非導通又はディスエーブル状態へ図２のトランジスタ１６の導電状態を変化する。クロック信号Ｃ１にすぐに続くパルスは図３ｂの期間ｔ１−ｔ２の間に生ずる。故に、好ましくは、図３ｆの信号ＯＵＴ_n+1は図２の信号ＯＵＴ_nが発生することを防止される。同様にしたから上の選択モードで、図４ｈの信号ＯＵＴ_n-2は図４ａの期間ｔ３−ｔ４中にクロック信号Ｃ３のすぐに続くパルスの前に図２のトランジスタ１６の導電状態を導通状態から非導通状態へ変化する。故に好ましくは図４ｇの信号ＯＵＴ_n-1は図２の信号ＯＵＴ_nの発生を防止される。

Claims (13)

1. 第一のシフト方向が選択されたときに、３相クロック信号が第ｎ段、第（ｎ＋１）段、第（ｎ＋２）段の順序で与えられる第一の位相関係を有し（図３ａ−３ｇ）、反対のシフト方向が選択されたときに、該３相クロック信号が第（ｎ＋２）段、第（ｎ＋１）段、第ｎ段の順序で与えられる第二の位相関係を有する（図４ａ−４ｂ）３相クロック信号（Ｃ１，Ｃ２，Ｃ３）の信号源（１０１、図１）と、
   該クロック信号の該信号源に結合された複数のカスケード段（ｎ−１，ｎ，ｎ＋１，ｎ＋２；図１）とを有し、
   該カスケード段の第ｎ段は：
   該第ｎ段と関連する対応するクロック信号（Ｃ１）期間中に、第一の出力トランジスタがイネーブルされるとき（１６のゲートがハイ）に、該第ｎ段の出力（１１８）に出力パルス（ＯＵＴ _n ）を発生し、該第ｎ段と関連する対応するクロック信号（Ｃ１）期間中に、第一の出力トランジスタがディスエーブルされるとき（１６のゲートがロウ）に、第一の出力トランジスタは該第ｎ段の該出力パルスの発生を防止する第一の出力トランジスタを含む二方向シフトレジスタであって、
   第（ｎ−１）段の出力パルスが発生したときに、該第一の出力トランジスタをイネーブルする第（ｎ−１）段で発生される対応する出力パルス（ＯＵＴ _n-1 ）に応答する第（ｎ−１）段からの入力部分（１８）が設けられ、
   第（ｎ＋１）段の出力パルスが発生したときに、該第一の出力トランジスタをイネーブルする第（ｎ＋１）段で発生される対応する出力パルス（ＯＵＴ _n+1 ）に応答する第（ｎ＋１）段からの入力部分（１８ａ）が設けられ、
   該第一のシフト方向が選択されたときに、該第ｎ段の出力パルスは該第（ｎ−１）段の出力パルスに続いて発生し、該反対のシフト方向が選択されたときに、該第ｎ段の出力パルスは該第（ｎ＋１）段の出力パルスに続いて発生し；
   該第ｎ段の出力パルスが発生した後に該第一の出力トランジスタをディスエーブルする第（ｎ＋２）段で発生される対応する出力パルス（ＯＵＴ _n+2 ）に応答する第（ｎ＋２）段からの入力部分（２５）が設けられ、
   該第ｎ段の出力パルスが発生した後に該第一の出力トランジスタをディスエーブルする第（ｎ−２）段で発生される対応する出力パルス（ＯＵＴ _n-2 ）に応答する第（ｎ−２）段からの入力部分（２５ａ）が設けられていることを特徴とするシフトレジスタ。
2. 該第一の出力トランジスタがディスエーブルされたときに該第ｎ段の出力（１１８）で低出力インピーダンスを発生するプッシュプル方式で該第一の出力トランジスタ（１６）に結合された第二の出力トランジスタ（１７）を更に含む請求項１記載のシフトレジスタ。
3. 第（ｎ＋２）段からの入力部分（２５）は該第一のシフト方向が選択されたときに該第（ｎ＋１）段の出力パルス（ＯＵＴ _n+1 ）に続く該第一の出力トランジスタ（１６）をディスエーブルする第（ｎ＋２）段の出力パルス（ＯＵＴ _n+2 ）に応答し、第（ｎ−２）段からの入力部分（２５ａ）は該反対のシフト方向が選択されたときに該第（ｎ−１）段の出力パルス（ＯＵＴ _n-1 ）に続く該第一の出力トランジスタをディスエーブルする第（ｎ−２）段の出力パルス（ＯＵＴ _n-2 ）に応答する請求項１記載のシフトレジスタ。
4. 該第（ｎ＋２）段からの入力部分（２５）は第（ｎ＋２）段の出力パルス（ＯＵＴ _n+2 ）に応答し、該第一のシフト方向が選択されたときに該第（ｎ＋１）段の出力パルス（ＯＵＴ _n+1 ）と該第ｎ段の出力パルス（ＯＵＴ _n ）の両方が生じた後に、該第一の出力トランジスタ（１６）をディスエーブルする第三のトランジスタ（２５）を有する請求項１記載のシフトレジスタ。
5. 該第（ｎ−２）段からの入力部分（２５ａ）は第（ｎ−２）段の出力パルスに応答し、該反対のシフト方向が選択されたときに該第（ｎ−１）段の出力パルス（ＯＵＴ _n-1 ）と該第ｎ段の出力パルス（ＯＵＴ _n ）の両方が生じた後に、該第一の出力トランジスタ（１６）をディスエーブルする第四のトランジスタ（２５ａ）を有する請求項４記載のシフトレジスタ。
6. 該第（ｎ−１）段からの入力部分（１８）は該第（ｎ−１）段の対応する出力パルスが該第一の出力トランジスタをイネーブルするために発生するときに該第一の出力トランジスタ（１６）の制御端子（ゲート）に関連するコンデンサ（３０）に電荷を蓄積する第一のスイッチ（１８）を有し、
   該第（ｎ＋１）段からの入力部分（１８ａ）は該第（ｎ＋１）段の対応する出力パルスが該第一の出力トランジスタをイネーブルするために発生するときに該第一の出力トランジスタ（１６）の制御端子（ゲート）に関連するコンデンサ（３０）に電荷を蓄積する第二のスイッチ（１８ａ）を有し、
   該クロック信号（Ｃ１，Ｃ３）はブートストラップ方式（ＣＰを介して）で該第ｎ段の出力パルスを発生する該第一の出力トランジスタの主電流導電端子（ドレイン）に印加される請求項１記載のシフトレジスタ。
7. 該第（ｎ−１）段からの入力部分（１８）は該第一の出力トランジスタをイネーブルするために該第一の出力トランジスタの該制御端子と関連するコンデンサ（３０）に蓄積された電荷から発生する制御信号の状態を変化する該出力トランジスタ（１６）の制御端子（ゲート）に該第（ｎ−１）段の出力パルス（ＯＵＴ _n-1 ）を結合する第一のスイッチ（１８）を有し、
   該第（ｎ＋１）段からの入力部分（１８ａ）は該第一の出力トランジスタをイネーブルするために該第一の出力トランジスタの該制御端子と関連するコンデンサ（３０）に蓄積された電荷から発生する制御信号の状態を変化する該出力トランジスタ（１６）の制御端子（ゲート）に該第（ｎ＋１）段の出力パルス（ＯＵＴ _n+1 ）を結合する第二のスイッチ（１８ａ）を有する請求項１記載のシフトレジスタ。
8. 該第一のスイッチ（１８）は該第（ｎ−１）段の出力パルス（ＯＵＴ _n-1 ）を該出力トランジスタ（１６）の該制御端子に印加する第二のトランジスタ（１８）を有し、
   該第二のスイッチ（１８ａ）は該第（ｎ＋１）段の出力パルス（ＯＵＴ _n+1 ）を該出力トランジスタ（１６）の該制御端子（ゲート）に印加する第三のトランジスタ（１８ａ）を有する請求項７記載のシフトレジスタ。
9. 該第（ｎ−２）段からの入力部分（２５ａ）は該反対のシフト方向が選択されたときに出力トランジスタ（１６）をディスエーブルするために第（ｎ−２）段の出力パルス（ＯＵＴ _n-2 ）に応答する第四のトランジスタ（２５ａ）を有し、
   該第（ｎ＋２）段からの入力部分（２５）は該第一のシフト方向が選択されたときに該出力トランジスタ（１６）をディスエーブルするために第（ｎ＋２）段の出力パルスに応答する第三のトランジスタ（２５）を有する請求項１記載のシフトレジスタ。
10. 該第三及び第四のトランジスタ（２５，２５ａ）のそれぞれが導通したときに、それらのそれぞれは該第一の出力トランジスタをディスエーブルするために該出力トランジスタ（１６）の制御端子（ゲート）に結合される対応する主電流導電端子（ドレイン）を有する請求項９記載のシフトレジスタ。
11. 該第三及び第四のトランジスタ（２５，２５ａ）のそれぞれは該第ｎ段の出力パルス（ＯＵＴ _n ）に続く該関連するクロック信号（Ｃ１／Ｃ３）が発生する前に該出力トランジスタ（１６）をディスエーブルする請求項９記載のシフトレジスタ。
12. 該出力トランジスタ（１６）はイネーブルされたときには導通し、ディスエーブルされたときには非導通である請求項１記載のシフトレジスタ。
13. 該第一の出力トランジスタ（１６）とプッシュプル配列を形成するために該第ｎ段の該出力（１１８）に結合された第二の出力トランジスタ（１７）を更に含む請求項１記載のシフトレジスタ。

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