JP5358449B2 - 低電力消費用途のためのシフトレジスタ - Google Patents

Description

関連出願

本願は、2006年11月20日出願の米国特許仮出願番号第60/860,059号の利益を主張する。上記出願の全教示は参照により本明細書に引用したものとする。

本発明は、シフトレジスタ回路、より具体的には、可能な限り最も低い電力消費を実現するシフトレジスタの設計に関する。

図１は、単一ステージのスタティックシフトレジスタの従来設計の１つを示す。任意のシフトレジスタと同様に、この回路１０は、信号入力ｉｎ、クロック入力ｃｋ、およびこの構成においては相補出力ｏｕｔとｏｕｔ^＊を有する。回路は、２つのレール電圧ＶＤＤ、ＶＳＳによって与えられる供給電圧で電力供給されている。

この特定の回路は、一対の交差結合トランジスタＭＰ２、ＭＰ３に出力を供給する入力信号バッファトランジスタＭＰ１を用いて入力信号状態を記憶する。ＭＰ３の出力に接続されたインバータＩＮＶ１、ＩＮＶ２は、出力電圧レベルおよび電流レベルをバッファする（緩衝記憶する）役割を果たす。クロックスイッチトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４はシフトレジスタをオンにして、前段（前ステージ）からのようなデジタル入力信号を受け入れる。

シフトレジスタを正しく機能させるには、スイッチＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４を完全にオンまたはオフにしなければならない。このために、これらスイッチのゲート端子における完全なレール・ツー・レール電圧スイングが要求されている。外部から低電圧クロック信号（電圧振幅が小さいクロック信号）が供給されたとしても、レベルシフタおよびクロックバッファ（図１には図示せず）を用いて、ゲート制御電圧を完全なレール電圧スイングにしなければならない。不利なことに、これらのクロックバッファの電力消費は、Ｖ^２Ｃ_ｐｆ_ｃに等しい。ここで、Ｖは電源電位差（ＶＤＤ−ＶＳＳ）、Ｃ_ｐはクロックバッファ出力に関連する全寄生容量、ｆ_ｃはクロック周波数である。高電圧供給（１０ｖ以上）、多数の直列シフトレジスタ、長い接続ワイヤ、および高クロック周波数であるため、図１のステージ回路を用いるシフトレジスタは大量の電力を消費する可能性がある。

図２は、図１の設計を多少改良した、別の既知のシフトレジスタステージ回路２０を示す。このシフトレジスタステージ回路（単一ステージを構成するシフトレジスタ回路）は、低電圧スイングの（電圧スイングの幅が小さい）クロック信号で作動するが、高電圧スイングの論理回路である。例えば、高速を実現するために、ＶＤＤとＶＳＳの間の電圧範囲は１０ボルトである。しかし、電力消費を低減するために、クロック入力ｃｋからの電圧スイングは極めて小さい（３ボルト程度）。

図２の回路２０における入出力信号は以下の通りである。
ｃｋ クロック信号であって、低電圧ＶＥＥから高電圧ＶＤＤまでのピーク・ツー・ピーク電圧を有する（ＶＥＥ＞ＶＳＳ）
ｅ^＊ 前段のシフトレジスタステージからの相補出力
ｏおよびｏ^＊ それぞれ、レジスタ出力およびその相補出力
ｒ 個々のシフトレジスタに対するリセット信号
ｖｇｐ アナログバイアス電圧
ｐｃ 全シフトレジスタを、開始前のｌｏｗに初期化するためのプリチャージ信号

回路２０は、内部ノードａが、入力信号状態用、および出力バッファＩＮＶ１の駆動用の集合点として作用するように構成されている。ここで、状態トランジスタの数は、カスコード接続で配置された、僅か２つのＭＰ２とＭＰ１のみに縮小化されている。ｃｋ信号入力は、ＭＰ２のソースに供給される。ＶＤＤ供給電圧は、トランジスタＭＰ２の本体にバイアスをかけるために供給される。ＭＰ２のゲートには、前段のシフトレジスタステージからの相補出力が供給される。

ＭＰ１のゲートは、アナログバイアス電圧であるｖｇｐによって制御される。ＭＰ１は、そのソース電圧がｖｇｐよりもＶｔｐだけ大きいときに導通するようにバイアスされる。ここで、ＶｔｐはＭＰ１のしきい値電圧である。プリチャージ入力ｐｃおよびリセット入力ｒもＭＰ１のドレインに給電する。このＭＰ１のドレインは、ノードａにおける電圧も設定する。

動作中、電圧ｖｇｐはＶＥＥ−ｖｇｐ＜Ｖｔｐとなるように設定される。ここで、ＶｔｐはトランジスタＭＰ１のしきい値電圧である。ｃｋが低電圧（ＶＥＥ）の場合、ＭＰ１はオフであり、ノードａは前回の値のままである。ｃｋが高電圧（ＶＤＤ）であって、前段の出力ｅが高の場合（これは、ｅ^＊が低（ＶＳＳ）であることを意味する）、ノードａはトランジスタＭＰ１、ＭＰ２を通して高電圧（ＶＤＤ）まで充電される。

このように、図２の回路２０は、図１の回路１０と比較してその電力消費が低減されている。しかし、このような低電圧スイングの入力クロックによって駆動される高電圧スイングの（スイング幅の大きい）シフトレジスタにおける設計では、内部または外部のレベルシフタとクロックバッファが必要とされることが多い。

本発明は、高電圧シフトレジスタの改良された設計に関する。高電圧シフトレジスタは、クロックバッファを用いずに低電圧クロック信号入力を直接受け入れる。より具体的には、シフトレジスタステージ回路は、低電圧スイングの（電圧スイング幅の小さい）クロック信号を用いて、単一入力トランジスタによって直接駆動される単一状態ノードａを有するステージ回路において作動する。この構成によって、消費電力が低減される。

本発明はまた、速度の向上にも寄与する。シフトレジスタステージの速度は、主に、単一ノードａの寄生容量と、クロック信号入力ｃｋからノードａへの小信号抵抗とによって決定される。寄生容量には、配線容量と、ノードａに接続されたトランジスタの容量とが含まれる。

多くの用途において、結果として得られる低電力消費と高速性とを利用することができる。これら用途には、新規な本発明によるシフトレジスタを用いるように設計された表示装置、ビデオアイウェア（video eyewear：眼鏡型ディスプレイ）のような電池で稼動する携帯機器、ビデオカメラ（camcorder：カムコーダ）およびデジタルカメラ用の電子ビューファインダ、熱画像表示装置（Thermal Weapon Sight）および暗視眼鏡などの軍用システム、ならびに他の最終用途が含まれる。

上記内容は、添付図面で示されている、本発明の実施形態の例に関する以下のより具体的な説明から明らかとなるであろう。なお、同一の参照符号は異なる図面であっても同一部品を指している。これら図面は必ずしも縮尺通りではなく、代わりに、本発明の実施形態を説明することに重点が置かれている。

低電圧スイングのクロック信号入力に対応する、従来技術によるシフトレジスタステージを示す回路図である。 別の従来技術によるシフトレジスタステージを示す回路図である。 本発明の一実施形態を示す回路図である。 クロック信号の詳細図である。 クロック信号の詳細図である。 図３のマルチステージ（多段）パイプラインシフトレジスタの結合方法を示す図である。 図５Ａのシフトレジスタのタイミング図である。 双方向シフトレジスタの高水準構成図である。

本発明の例示的実施形態を以下に説明する。

図３は、図１および図２の構成を改良した回路３０を示す。ここでも、クロック信号入力ｃｋはステージトランジスタＭＰ１を駆動する。ただし、ＭＰ１のゲートには、一対のカスコードトランジスタＭＰ２、ＭＰ３からの出力が供給される。これらトランジスタＭＰ２、ＭＰ３は、入力ｅ^＊およびｖｇｐによって決定されるノードａの状態を設定するものである。前段からの反転入力ｅ^＊が、トランジスタＭＰ２のゲートを制御するために、インバータＩＮＶ３の入力端子に供給される。つまり、トランジスタＭＰ２とＭＰ３には、相補入力信号（２つの相補的な入力信号）が受け入れられる。ＭＰ２のドレイン端子は、トランジスタＭＰ１のゲートを制御する。トランジスタＭＰ３のソース端子には、電圧ＶＤＤが加えられる。

意図されたプリチャージ入力ｐｃ^＊が、リセット信号ｒ^＊と共に単一のＮＡＮＤゲートを介して供給される。単一のＮＡＮＤゲートの出力は、信号バッファトランジスタＭＮ１のゲート端子を駆動する。第１インバータＩＮＶ１および第２インバータＩＮＶ２は、それぞれ、反転出力ｏｕｔ^＊および非反転出力ｏｕｔを提供する。

回路３０の動作は、図２の回路２０の動作と同様である。ただし、ノードａに接続されているトランジスタの数は、図２の回路２０に比べて図３の回路３０の方が少ない。さらに、ノードａは、インバータＩＮＶ１、ＩＮＶ２によって、外部配線およびシフトレジスタステージ３０が駆動する機器から遮蔽されている。ｃｋからノードａへの抵抗もまた、図２に示す一対のカスコードトランジスタの抵抗よりも、図３に示す単一のトランジスタの抵抗の方が、数が少ない。

図２の回路２０に関しては、ｖｇｐはＶＥＥ−ｖｇｐ＜Ｖｔｐに設定されていた。ここで、ＶｔｐはトランジスタＭＰ１のしきい値電圧である。この状況は、図４Ａによって視覚化される。この図において、ＶｓｗはトランジスタＭＰ１のスイッチングしきい値であり、ＶｔｐはＭＰ１のｐチャネルしきい値電圧である。

図４Ｂは、低電圧クロック信号ｃｋの状況をより具体的に示す。この図において、低電圧クロック信号の信号値は、高レール電圧ＶＤＤから電圧ＶＥＥまでしか変化しない。すなわち、高電圧ＶＤＤと低電圧ＶＥＥの電圧範囲で変化する。この電圧ＶＥＥは、低レール電圧ＶＳＳよりも極めて値が大きい電圧である。ＶＥＥとＶＤＤの間のスイングは、例えばわずか３．３ボルトであり、しきい値電圧Ｖ_ｔｈはＶＥＥよりもわずかに上に設定されている。

これにより、図３のシフトレジスタステージ３０の速度は、主として、ノードａの寄生容量と、クロック入力ｃｋからノードａへの小さい信号抵抗とによって決定される。この寄生容量には、配線容量、およびノードａに接続されたトランジスタの容量が含まれる。

次に、トランジスタＭＰ１は、ノードａを充電すると、かろうじてオンになるようにバイアスされる。このスイッチング動作はただでさえ比較的遅いはずであるため、（すなわち、スイッチング動作は低電圧スイングを有する（電圧スイング幅の小さい）クロック信号によって制御される）、設計者はここに余分な抵抗を導入するのを回避したいと望む。

ノードａはインバータＩＮＶ１への単一入力のみを駆動すればよく、外部出力を直接駆動する必要がないことから、出力ドライバインバータＩＮＶ１、ＩＮＶ２によって生じる出力負荷はここでさらに低減される。これにより、インバータＩＮＶ１、ＩＮＶ２はまた、出力ｏｕｔおよびｏｕｔ^＊の両方からの分離を実現し、さらに外部回路によって生じるインピーダンスから回路３０を分離する。

インバータＩＮＶ１、ＩＮＶ２は、低電圧スイングのクロック信号によって駆動される別の内部シフトレジスタ２０の回路（図２）に比べて、電力消費の点で問題の少ない高速の１０ボルトのスイングゲートを備えてもよい。この構成によって、単一接続のみを有することによってノードａにおける容量負荷も低減される。

このように、図３の回路３０は、ノードａが、高電圧ＶＤＤから低電圧ＶＳＳまでスイングするのを可能にすると同時に、抵抗負荷および容量負荷の両方を最小限にする。ここで、高電圧ＶＤＤから低電圧ＶＶＳＳまでのスイングは、低電圧スイングのクロック信号ｃｋ（０〜３ボルトからの極めて低い範囲からスイングする）によってのみ駆動される。これにより、図３の回路３０は、以下の理由によって、図１および／または図２の回路１０または２０よりも優れた利点を提供する。

１．小さいｒ^＊およびｐｃ^＊の入力を結合するので、１つのトランジスタ（ＭＮ１）のみを用いて、ノードａをプリチャージまたはリセットすることができる。
２．入力ｖｇｐおよびｅ^＊をステージ回路に印加する前に結合するので、１つの他のトランジスタＭＰ１のみが、ノードａを駆動するのに必要とされる。この構成によって、クロック入力からノードａに提供される抵抗が低減されるため、抵抗×容量（ＲＣ）遅延もまた小さくなる。
３．出力信号ｏｕｔおよびｏｕｔ^＊の両方を高電圧スイング（１０ボルト）のゲートで分離するので、速度を増すことができる。

図５Ａおよび図５Ｂは、図３の複数の個々のステージ３０を組み合わせて、パイプラインシフトレジスタ５０を提供する方法を示す。ここでは、入力から出力に論理ビット１を供給するのに、少なくとも３つの個々のステージ３０が必要とされる。直列接続された（パイプライン化された）ステージ３０−１、３０−２、３０−３は、それぞれ、次の連続した反転入力信号ｅ^＊を供給する反転出力信号ｏ^＊を有する。一対のオフセットクロック信号ｃｋ０およびｃｋ１が各ステージに供給される。所与のステージ３０−３の出力が、初期段階のリセット入力を供給する。これにより、この回路は、ビット値が入力から出力にシフトするタイプの循環シフトレジスタを実現する。

図５Ｂのタイミング図は、例えば、プリチャージｐｃ信号の立ち上がりエッジにおいて、全ステージ（ｏ０、ｏ１、ｏ２、ｏ３、…）がゼロ論理状態にリセットされていることを示す。次のｃｋ０の立ち上がりエッジにおいて、出力ｏ０（第１ステージ３０−１から）は、高（ｈｉｇｈ）論理値状態に切り替わる。次のクロック信号ｃｋ１の立ち上がりエッジにおいて、ｏ１（第２ステージ３０−２の出力）の状態に同様の変化が生じる。次のクロック信号ｃｋ０の立ち上がりエッジにおいて、出力ｏ２も高（ｈｉｇｈ）電圧状態に達する。そして、第３ステージ（３０−３）の出力ｏ２から第１ステージ３０−１に戻るフィードバック接続によって、第１ステージ３０−１の出力状態ｏ０が低（ｌｏｗ）論理値に戻る。

ステージ３０−４（図示せず）の出力ｏ３からのフィードバック信号が、同様に、シフトレジスタの所望の長さに応じてこのような一連のステージにおける第２ステージ３０−２を制御し、以下同様に制御する。

図６は、図５Ａに示すようなパイプラインシフトレジスタ５０を配置して、双方向シフトレジスタ６０を実現する方法を示す高水準構成図である。このような１つのパイプライン５０−１が、左から右にシフトするように配置され、第２のパイプライン５０−２が右から左にシフトするよう配置される。各出力ビットに接続されたマルチプレクサ５１−１、…、５１−ｎ−１、５１−ｎによって、使用する方向を選択することができる。

本発明によるシフトレジスタは、多くの様々な用途で用いられてもよい。一例にすぎないが、参照により本明細書に引用されている、2007年4月5日に出願された同時係属中の米国特許出願番号第11/784,215号に記載されたタイプの表示装置は、画素要素アレイを有する。当分野で公知のように、これらの画素要素は、行選択線および列選択線によって制御される。これらの選択線は、本明細書で説明したように実現された各シフトレジスタ５０から給電されてもよい。このタイプの表示装置は、同様に、デジタルカメラ、デジタル一眼レフ（ＳＬＲ）カメラ、暗視ディスプレイ、携帯型ビデオゲーム、携帯電話、ビデオ用眼鏡デバイスおよび他の同様の製品で使用されてもよい。

本発明を、本発明の実施形態の例を参照して具体的に示し、説明してきたが、当業者であれば、添付の特許請求項に包含される本発明の範囲から逸脱することなく、形態および細部において様々な変更が可能なことが理解されよう。

３０ シフトレジスタステージ回路
ＭＰ１ 単一ステージのトランジスタ

Claims (11)

1. ソース端子においてクロック信号ｃｋを受け入れるように接続され、ゲート端子において状態入力信号を受け入れるように接続され、かつドレイン端子においてステージ出力ノード信号を提供するように接続された単一ステージのトランジスタＭＰ１であって、前記クロック信号は、供給基準電圧の高電圧ＶＤＤとクロック低電圧ＶＥＥの間の電圧範囲にある低電圧クロック信号であり、前記クロック低電圧ＶＥＥは供給基準電圧の低電圧ＶＳＳよりも大きい、トランジスタＭＰ１と、
   カスコード接続ペアとして接続された少なくとも一対の入力トランジスタＭＰ２、ＭＰ３を有する入力回路であって、前記入力トランジスタＭＰ２、ＭＰ３は、一方の入力トランジスタＭＰ２のドレイン端子が他方の入力トランジスタＭＰ３のソース端子に、カスコード接続のペアノードにおいて接続されており、
   前記トランジスタＭＰ２および前記トランジスタＭＰ３のゲート端子は、相補入力信号を受け入れるように接続され、
   前記トランジスタＭＰ２のソース端子は前記供給基準電圧の高電圧ＶＤＤに接続され、
   前記トランジスタＭＰ３のドレイン端子はバイアス電圧Ｖｇｐに接続されており、
   前記バイアス電圧Ｖｇｐは前記単一ステージのトランジスタのしきい値電圧Ｖｔｐと前記クロック低電圧ＶＥＥによって決定され、
   さらに、前記カスコード接続のペアノードにおいて前記単一ステージのトランジスタＭＰ１の前記ゲート端子に前記状態入力信号を提供するように接続されている入力回路とを備えたシフトレジスタステージ回路。
2. 請求項１において、前記クロック低電圧ＶＥＥは、０ボルトよりも大きく３．３ボルトよりも小さい、シフトレジスタステージ回路。
3. 請求項１において、前記相補入力信号は、別のシフトレジスタステージ回路から受け入れられる、シフトレジスタステージ回路。
4. 請求項１において、さらに、
   ソース端子において前記供給基準電圧の前記低電圧ＶＳＳを受け入れるように接続され、ドレイン端子において前記ステージの出力ノードに接続され、かつゲート端子からノード制御信号を受け入れるように接続された、単一のバッファトランジスタＭＮ１を備えた、シフトレジスタステージ回路。
5. 請求項４において、さらに、
   第１入力端子においてプリチャージ信号を受け入れ、第２入力端子においてステージリセット信号を受け入れ、かつ前記バッファトランジスタの前記ゲート端子に結合された出力端子において前記ノード制御信号を提供するように接続された、論理ゲートを備えた、シフトレジスタステージ回路。
6. 請求項５において、前記論理ゲートはＮＡＮＤゲートである、シフトレジスタステージ回路。
7. 請求項５において、さらに、
   前記ステージ出力ノードを分離するように、このステージ出力ノードに接続された少なくとも１つの出力バッファインバータＩＮＶ１を備えた、シフトレジスタステージ回路。
8. 少なくとも３つのシフトレジスタステージを備えたマルチステージのパイプラインシフトレジスタ回路であって、各ステージは、
   ソース端子においてクロック信号ｃｋを受け入れるように接続され、ゲート端子において状態入力信号を受け入れるように接続され、かつドレイン端子においてステージ出力ノード信号を供給するように接続された単一ステージのトランジスタＭＰ１であって、前記クロック信号は、供給基準電圧の高電圧ＶＤＤとクロック低電圧ＶＥＥの間の電圧範囲にある低電圧クロック信号であり、前記クロック低電圧ＶＥＥは供給基準電圧の低電圧ＶＳＳよりも大きい、単一ステージのトランジスタＭＰ１と、
   カスコード接続ペアとして接続された少なくとも一対の入力トランジスタＭＰ２、ＭＰ３を有する入力回路であって、前記入力トランジスタＭＰ２、ＭＰ３は、一方の入力トランジスタＭＰ２のドレイン端子が他方の入力トランジスタＭＰ３のソース端子に、カスコード接続のペアノードにおいて接続されており、
   前記トランジスタＭＰ２および前記トランジスタＭＰ３のゲート端子は、相補入力信号を受け入れるように接続され、
   前記トランジスタＭＰ２のソース端子は前記供給基準電圧の高電圧ＶＤＤに接続され、
   前記トランジスタＭＰ３のドレイン端子はバイアス電圧Ｖｇｐに接続されており、
   前記バイアス電圧Ｖｇｐは前記単一ステージのトランジスタのしきい値電圧Ｖｔｐと前記クロック低電圧ＶＥＥによって決定され、
   さらに、前記カスコード接続のペアノードにおいて前記単一ステージのトランジスタＭＰ１の前記ゲート端子に前記状態入力信号を提供するように接続されている、入力回路と、
   第１入力端子においてプリチャージ信号を受け入れ、第２入力端子においてステージリセット信号を受け入れ、かつバッファトランジスタのゲート端子に結合された出力端子においてノード制御信号を供給するように接続された、論理ゲートとを備え、
   前記少なくとも３つのシフトレジスタステージはさらに、第１シフトレジスタステージの前記ステージ出力ノード信号が第２シフトレジスタステージのステージ入力ノード信号に接続され、前記第２シフトレジスタステージの前記ステージ出力ノード信号が第３シフトレジスタステージのステージ入力ノード信号に接続され、前記第３シフトレジスタステージの前記ステージ出力ノード信号が前記ステージリセット信号を前記第１シフトレジスタステージに供給するように接続されている、マルチステージのパイプラインシフトレジスタ回路。
9. 請求項１において、前記シフトレジスタステージは表示要素に結合されている、シフトレジスタステージ回路。
10. 請求項９において、前記表示要素は、デジタルカメラ、デジタル一眼レフ（ＳＬＲ）カメラ、暗視ディスプレイ、携帯型ビデオゲーム、携帯電話またはビデオアイウェア機器のうちの１つにおいて用いられる、シフトレジスタステージ回路。
11. 請求項９において、表示行選択線または表示列選択線のうちの少なくとも一方が、前記シフトレジスタから提供される、シフトレジスタステージ回路。

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