JP5358449B2 - 低電力消費用途のためのシフトレジスタ - Google Patents

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関連出願
本願は、2006年11月20日出願の米国特許仮出願番号第60/860,059号の利益を主張する。上記出願の全教示は参照により本明細書に引用したものとする。
本発明は、シフトレジスタ回路、より具体的には、可能な限り最も低い電力消費を実現するシフトレジスタの設計に関する。
図1は、単一ステージのスタティックシフトレジスタの従来設計の1つを示す。任意のシフトレジスタと同様に、この回路10は、信号入力in、クロック入力ck、およびこの構成においては相補出力outとoutを有する。回路は、2つのレール電圧VDD、VSSによって与えられる供給電圧で電力供給されている。
この特定の回路は、一対の交差結合トランジスタMP2、MP3に出力を供給する入力信号バッファトランジスタMP1を用いて入力信号状態を記憶する。MP3の出力に接続されたインバータINV1、INV2は、出力電圧レベルおよび電流レベルをバッファする(緩衝記憶する)役割を果たす。クロックスイッチトランジスタMN1、MN2、MN3、MN4はシフトレジスタをオンにして、前段(前ステージ)からのようなデジタル入力信号を受け入れる。
シフトレジスタを正しく機能させるには、スイッチMN1、MN2、MN3、MN4を完全にオンまたはオフにしなければならない。このために、これらスイッチのゲート端子における完全なレール・ツー・レール電圧スイングが要求されている。外部から低電圧クロック信号(電圧振幅が小さいクロック信号)が供給されたとしても、レベルシフタおよびクロックバッファ(図1には図示せず)を用いて、ゲート制御電圧を完全なレール電圧スイングにしなければならない。不利なことに、これらのクロックバッファの電力消費は、Vに等しい。ここで、Vは電源電位差(VDD−VSS)、Cはクロックバッファ出力に関連する全寄生容量、fはクロック周波数である。高電圧供給(10v以上)、多数の直列シフトレジスタ、長い接続ワイヤ、および高クロック周波数であるため、図1のステージ回路を用いるシフトレジスタは大量の電力を消費する可能性がある。
図2は、図1の設計を多少改良した、別の既知のシフトレジスタステージ回路20を示す。このシフトレジスタステージ回路(単一ステージを構成するシフトレジスタ回路)は、低電圧スイングの(電圧スイングの幅が小さい)クロック信号で作動するが、高電圧スイングの論理回路である。例えば、高速を実現するために、VDDとVSSの間の電圧範囲は10ボルトである。しかし、電力消費を低減するために、クロック入力ckからの電圧スイングは極めて小さい(3ボルト程度)。
図2の回路20における入出力信号は以下の通りである。
ck クロック信号であって、低電圧VEEから高電圧VDDまでのピーク・ツー・ピーク電圧を有する(VEE>VSS)
前段のシフトレジスタステージからの相補出力
oおよびo それぞれ、レジスタ出力およびその相補出力
r 個々のシフトレジスタに対するリセット信号
vgp アナログバイアス電圧
pc 全シフトレジスタを、開始前のlowに初期化するためのプリチャージ信号
回路20は、内部ノードaが、入力信号状態用、および出力バッファINV1の駆動用の集合点として作用するように構成されている。ここで、状態トランジスタの数は、カスコード接続で配置された、僅か2つのMP2とMP1のみに縮小化されている。ck信号入力は、MP2のソースに供給される。VDD供給電圧は、トランジスタMP2の本体にバイアスをかけるために供給される。MP2のゲートには、前段のシフトレジスタステージからの相補出力が供給される。
MP1のゲートは、アナログバイアス電圧であるvgpによって制御される。MP1は、そのソース電圧がvgpよりもVtpだけ大きいときに導通するようにバイアスされる。ここで、VtpはMP1のしきい値電圧である。プリチャージ入力pcおよびリセット入力rもMP1のドレインに給電する。このMP1のドレインは、ノードaにおける電圧も設定する。
動作中、電圧vgpはVEE−vgp<Vtpとなるように設定される。ここで、VtpはトランジスタMP1のしきい値電圧である。ckが低電圧(VEE)の場合、MP1はオフであり、ノードaは前回の値のままである。ckが高電圧(VDD)であって、前段の出力eが高の場合(これは、eが低(VSS)であることを意味する)、ノードaはトランジスタMP1、MP2を通して高電圧(VDD)まで充電される。
このように、図2の回路20は、図1の回路10と比較してその電力消費が低減されている。しかし、このような低電圧スイングの入力クロックによって駆動される高電圧スイングの(スイング幅の大きい)シフトレジスタにおける設計では、内部または外部のレベルシフタとクロックバッファが必要とされることが多い。
本発明は、高電圧シフトレジスタの改良された設計に関する。高電圧シフトレジスタは、クロックバッファを用いずに低電圧クロック信号入力を直接受け入れる。より具体的には、シフトレジスタステージ回路は、低電圧スイングの(電圧スイング幅の小さい)クロック信号を用いて、単一入力トランジスタによって直接駆動される単一状態ノードaを有するステージ回路において作動する。この構成によって、消費電力が低減される。
本発明はまた、速度の向上にも寄与する。シフトレジスタステージの速度は、主に、単一ノードaの寄生容量と、クロック信号入力ckからノードaへの小信号抵抗とによって決定される。寄生容量には、配線容量と、ノードaに接続されたトランジスタの容量とが含まれる。
多くの用途において、結果として得られる低電力消費と高速性とを利用することができる。これら用途には、新規な本発明によるシフトレジスタを用いるように設計された表示装置、ビデオアイウェア(video eyewear:眼鏡型ディスプレイ)のような電池で稼動する携帯機器、ビデオカメラ(camcorder:カムコーダ)およびデジタルカメラ用の電子ビューファインダ、熱画像表示装置(Thermal Weapon Sight)および暗視眼鏡などの軍用システム、ならびに他の最終用途が含まれる。
上記内容は、添付図面で示されている、本発明の実施形態の例に関する以下のより具体的な説明から明らかとなるであろう。なお、同一の参照符号は異なる図面であっても同一部品を指している。これら図面は必ずしも縮尺通りではなく、代わりに、本発明の実施形態を説明することに重点が置かれている。
低電圧スイングのクロック信号入力に対応する、従来技術によるシフトレジスタステージを示す回路図である。 別の従来技術によるシフトレジスタステージを示す回路図である。 本発明の一実施形態を示す回路図である。 クロック信号の詳細図である。 クロック信号の詳細図である。 図3のマルチステージ(多段)パイプラインシフトレジスタの結合方法を示す図である。 図5Aのシフトレジスタのタイミング図である。 双方向シフトレジスタの高水準構成図である。
本発明の例示的実施形態を以下に説明する。
図3は、図1および図2の構成を改良した回路30を示す。ここでも、クロック信号入力ckはステージトランジスタMP1を駆動する。ただし、MP1のゲートには、一対のカスコードトランジスタMP2、MP3からの出力が供給される。これらトランジスタMP2、MP3は、入力eおよびvgpによって決定されるノードaの状態を設定するものである。前段からの反転入力eが、トランジスタMP2のゲートを制御するために、インバータINV3の入力端子に供給される。つまり、トランジスタMP2とMP3には、相補入力信号(2つの相補的な入力信号)が受け入れられる。MP2のドレイン端子は、トランジスタMP1のゲートを制御する。トランジスタMP3のソース端子には、電圧VDDが加えられる。
意図されたプリチャージ入力pcが、リセット信号rと共に単一のNANDゲートを介して供給される。単一のNANDゲートの出力は、信号バッファトランジスタMN1のゲート端子を駆動する。第1インバータINV1および第2インバータINV2は、それぞれ、反転出力outおよび非反転出力outを提供する。
回路30の動作は、図2の回路20の動作と同様である。ただし、ノードaに接続されているトランジスタの数は、図2の回路20に比べて図3の回路30の方が少ない。さらに、ノードaは、インバータINV1、INV2によって、外部配線およびシフトレジスタステージ30が駆動する機器から遮蔽されている。ckからノードaへの抵抗もまた、図2に示す一対のカスコードトランジスタの抵抗よりも、図3に示す単一のトランジスタの抵抗の方が、数が少ない。
図2の回路20に関しては、vgpはVEE−vgp<Vtpに設定されていた。ここで、VtpはトランジスタMP1のしきい値電圧である。この状況は、図4Aによって視覚化される。この図において、VswはトランジスタMP1のスイッチングしきい値であり、VtpはMP1のpチャネルしきい値電圧である。
図4Bは、低電圧クロック信号ckの状況をより具体的に示す。この図において、低電圧クロック信号の信号値は、高レール電圧VDDから電圧VEEまでしか変化しない。すなわち、高電圧VDDと低電圧VEEの電圧範囲で変化する。この電圧VEEは、低レール電圧VSSよりも極めて値が大きい電圧である。VEEとVDDの間のスイングは、例えばわずか3.3ボルトであり、しきい値電圧VthはVEEよりもわずかに上に設定されている。
これにより、図3のシフトレジスタステージ30の速度は、主として、ノードaの寄生容量と、クロック入力ckからノードaへの小さい信号抵抗とによって決定される。この寄生容量には、配線容量、およびノードaに接続されたトランジスタの容量が含まれる。
次に、トランジスタMP1は、ノードaを充電すると、かろうじてオンになるようにバイアスされる。このスイッチング動作はただでさえ比較的遅いはずであるため、(すなわち、スイッチング動作は低電圧スイングを有する(電圧スイング幅の小さい)クロック信号によって制御される)、設計者はここに余分な抵抗を導入するのを回避したいと望む。
ノードaはインバータINV1への単一入力のみを駆動すればよく、外部出力を直接駆動する必要がないことから、出力ドライバインバータINV1、INV2によって生じる出力負荷はここでさらに低減される。これにより、インバータINV1、INV2はまた、出力outおよびoutの両方からの分離を実現し、さらに外部回路によって生じるインピーダンスから回路30を分離する。
インバータINV1、INV2は、低電圧スイングのクロック信号によって駆動される別の内部シフトレジスタ20の回路(図2)に比べて、電力消費の点で問題の少ない高速の10ボルトのスイングゲートを備えてもよい。この構成によって、単一接続のみを有することによってノードaにおける容量負荷も低減される。
このように、図3の回路30は、ノードaが、高電圧VDDから低電圧VSSまでスイングするのを可能にすると同時に、抵抗負荷および容量負荷の両方を最小限にする。ここで、高電圧VDDから低電圧VVSSまでのスイングは、低電圧スイングのクロック信号ck(0〜3ボルトからの極めて低い範囲からスイングする)によってのみ駆動される。これにより、図3の回路30は、以下の理由によって、図1および/または図2の回路10または20よりも優れた利点を提供する。
1.小さいrおよびpcの入力を結合するので、1つのトランジスタ(MN1)のみを用いて、ノードaをプリチャージまたはリセットすることができる。
2.入力vgpおよびeをステージ回路に印加する前に結合するので、1つの他のトランジスタMP1のみが、ノードaを駆動するのに必要とされる。この構成によって、クロック入力からノードaに提供される抵抗が低減されるため、抵抗×容量(RC)遅延もまた小さくなる。
3.出力信号outおよびoutの両方を高電圧スイング(10ボルト)のゲートで分離するので、速度を増すことができる。
図5Aおよび図5Bは、図3の複数の個々のステージ30を組み合わせて、パイプラインシフトレジスタ50を提供する方法を示す。ここでは、入力から出力に論理ビット1を供給するのに、少なくとも3つの個々のステージ30が必要とされる。直列接続された(パイプライン化された)ステージ30−1、30−2、30−3は、それぞれ、次の連続した反転入力信号eを供給する反転出力信号oを有する。一対のオフセットクロック信号ck0およびck1が各ステージに供給される。所与のステージ30−3の出力が、初期段階のリセット入力を供給する。これにより、この回路は、ビット値が入力から出力にシフトするタイプの循環シフトレジスタを実現する。
図5Bのタイミング図は、例えば、プリチャージpc信号の立ち上がりエッジにおいて、全ステージ(o0、o1、o2、o3、…)がゼロ論理状態にリセットされていることを示す。次のck0の立ち上がりエッジにおいて、出力o0(第1ステージ30−1から)は、高(high)論理値状態に切り替わる。次のクロック信号ck1の立ち上がりエッジにおいて、o1(第2ステージ30−2の出力)の状態に同様の変化が生じる。次のクロック信号ck0の立ち上がりエッジにおいて、出力o2も高(high)電圧状態に達する。そして、第3ステージ(30−3)の出力o2から第1ステージ30−1に戻るフィードバック接続によって、第1ステージ30−1の出力状態o0が低(low)論理値に戻る。
ステージ30−4(図示せず)の出力o3からのフィードバック信号が、同様に、シフトレジスタの所望の長さに応じてこのような一連のステージにおける第2ステージ30−2を制御し、以下同様に制御する。
図6は、図5Aに示すようなパイプラインシフトレジスタ50を配置して、双方向シフトレジスタ60を実現する方法を示す高水準構成図である。このような1つのパイプライン50−1が、左から右にシフトするように配置され、第2のパイプライン50−2が右から左にシフトするよう配置される。各出力ビットに接続されたマルチプレクサ51−1、…、51−n−1、51−nによって、使用する方向を選択することができる。
本発明によるシフトレジスタは、多くの様々な用途で用いられてもよい。一例にすぎないが、参照により本明細書に引用されている、2007年4月5日に出願された同時係属中の米国特許出願番号第11/784,215号に記載されたタイプの表示装置は、画素要素アレイを有する。当分野で公知のように、これらの画素要素は、行選択線および列選択線によって制御される。これらの選択線は、本明細書で説明したように実現された各シフトレジスタ50から給電されてもよい。このタイプの表示装置は、同様に、デジタルカメラ、デジタル一眼レフ(SLR)カメラ、暗視ディスプレイ、携帯型ビデオゲーム、携帯電話、ビデオ用眼鏡デバイスおよび他の同様の製品で使用されてもよい。
本発明を、本発明の実施形態の例を参照して具体的に示し、説明してきたが、当業者であれば、添付の特許請求項に包含される本発明の範囲から逸脱することなく、形態および細部において様々な変更が可能なことが理解されよう。
30 シフトレジスタステージ回路
MP1 単一ステージのトランジスタ

Claims (11)

  1. ソース端子においてクロック信号ckを受け入れるように接続され、ゲート端子において状態入力信号を受け入れるように接続され、かつドレイン端子においてステージ出力ノード信号を提供するように接続された単一ステージのトランジスタMP1であって、前記クロック信号は、供給基準電圧の高電圧VDDとクロック低電圧VEEの間の電圧範囲にある低電圧クロック信号であり、前記クロック低電圧VEEは供給基準電圧の低電圧VSSよりも大きい、トランジスタMP1と、
    カスコード接続ペアとして接続された少なくとも一対の入力トランジスタMP2、MP3を有する入力回路であって、前記入力トランジスタMP2、MP3は、一方の入力トランジスタMP2のドレイン端子が他方の入力トランジスタMP3のソース端子に、カスコード接続のペアノードにおいて接続されており、
    前記トランジスタMP2および前記トランジスタMP3のゲート端子は、相補入力信号を受け入れるように接続され、
    前記トランジスタMP2のソース端子は前記供給基準電圧の高電圧VDDに接続され、
    前記トランジスタMP3のドレイン端子はバイアス電圧Vgpに接続されており、
    前記バイアス電圧Vgpは前記単一ステージのトランジスタのしきい値電圧Vtpと前記クロック低電圧VEEによって決定され、
    さらに、前記カスコード接続のペアノードにおいて前記単一ステージのトランジスタMP1の前記ゲート端子に前記状態入力信号を提供するように接続されている入力回路とを備えたシフトレジスタステージ回路。
  2. 請求項1において、前記クロック低電圧VEEは、0ボルトよりも大きく3.3ボルトよりも小さい、シフトレジスタステージ回路。
  3. 請求項において、前記相補入力信号は、別のシフトレジスタステージ回路から受け入れられる、シフトレジスタステージ回路。
  4. 請求項1において、さらに、
    ソース端子において前記供給基準電圧の前記低電圧VSSを受け入れるように接続され、ドレイン端子において前記ステージの出力ノードに接続され、かつゲート端子からノード制御信号を受け入れるように接続された、単一のバッファトランジスタMN1を備えた、シフトレジスタステージ回路。
  5. 請求項において、さらに、
    第1入力端子においてプリチャージ信号を受け入れ、第2入力端子においてステージリセット信号を受け入れ、かつ前記バッファトランジスタの前記ゲート端子に結合された出力端子において前記ノード制御信号を提供するように接続された、論理ゲートを備えた、シフトレジスタステージ回路。
  6. 請求項において、前記論理ゲートはNANDゲートである、シフトレジスタステージ回路。
  7. 請求項において、さらに、
    前記ステージ出力ノードを分離するように、このステージ出力ノードに接続された少なくとも1つの出力バッファインバータINV1を備えた、シフトレジスタステージ回路。
  8. 少なくとも3つのシフトレジスタステージを備えたマルチステージのパイプラインシフトレジスタ回路であって、各ステージは、
    ソース端子においてクロック信号ckを受け入れるように接続され、ゲート端子において状態入力信号を受け入れるように接続され、かつドレイン端子においてステージ出力ノード信号を供給するように接続された単一ステージのトランジスタMP1であって、前記クロック信号は、供給基準電圧の高電圧VDDとクロック低電圧VEEの間の電圧範囲にある低電圧クロック信号であり、前記クロック低電圧VEEは供給基準電圧の低電圧VSSよりも大きい、単一ステージのトランジスタMP1と、
    カスコード接続ペアとして接続された少なくとも一対の入力トランジスタMP2、MP3を有する入力回路であって、前記入力トランジスタMP2、MP3は、一方の入力トランジスタMP2のドレイン端子が他方の入力トランジスタMP3のソース端子に、カスコード接続のペアノードにおいて接続されており、
    前記トランジスタMP2および前記トランジスタMP3のゲート端子は、相補入力信号を受け入れるように接続され、
    前記トランジスタMP2のソース端子は前記供給基準電圧の高電圧VDDに接続され、
    前記トランジスタMP3のドレイン端子はバイアス電圧Vgpに接続されており、
    前記バイアス電圧Vgpは前記単一ステージのトランジスタのしきい値電圧Vtpと前記クロック低電圧VEEによって決定され、
    さらに、前記カスコード接続のペアノードにおいて前記単一ステージのトランジスタMP1の前記ゲート端子に前記状態入力信号を提供するように接続されている、入力回路と、
    第1入力端子においてプリチャージ信号を受け入れ、第2入力端子においてステージリセット信号を受け入れ、かつバッファトランジスタのゲート端子に結合された出力端子においてノード制御信号を供給するように接続された、論理ゲートとを備え、
    前記少なくとも3つのシフトレジスタステージはさらに、第1シフトレジスタステージの前記ステージ出力ノード信号が第2シフトレジスタステージのステージ入力ノード信号に接続され、前記第2シフトレジスタステージの前記ステージ出力ノード信号が第3シフトレジスタステージのステージ入力ノード信号に接続され、前記第3シフトレジスタステージの前記ステージ出力ノード信号が前記ステージリセット信号を前記第1シフトレジスタステージに供給するように接続されている、マルチステージのパイプラインシフトレジスタ回路。
  9. 請求項1において、前記シフトレジスタステージは表示要素に結合されている、シフトレジスタステージ回路。
  10. 請求項において、前記表示要素は、デジタルカメラ、デジタル一眼レフ(SLR)カメラ、暗視ディスプレイ、携帯型ビデオゲーム、携帯電話またはビデオアイウェア機器のうちの1つにおいて用いられる、シフトレジスタステージ回路。
  11. 請求項において、表示行選択線または表示列選択線のうちの少なくとも一方が、前記シフトレジスタから提供される、シフトレジスタステージ回路。
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