JPH0192998A - シフトレジスタ - Google Patents
シフトレジスタInfo
- Publication number
- JPH0192998A JPH0192998A JP62249597A JP24959787A JPH0192998A JP H0192998 A JPH0192998 A JP H0192998A JP 62249597 A JP62249597 A JP 62249597A JP 24959787 A JP24959787 A JP 24959787A JP H0192998 A JPH0192998 A JP H0192998A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- shift register
- data
- turned
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000295 complement effect Effects 0.000 claims description 5
- 239000000470 constituent Substances 0.000 claims 1
- 239000003990 capacitor Substances 0.000 abstract description 8
- 101150110971 CIN7 gene Proteins 0.000 abstract 1
- 101150110298 INV1 gene Proteins 0.000 abstract 1
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野′〕
本発明は一次元あるいは二次元状にアレイを構成したイ
メージセンサ、デイスプレィパネルなどの走査回路に用
いられるシフトレジスタに関する〔発明のａ！要〕 本発明は一次元あるいは二次元状に構成された機能素子
アレイを選択走査するための走査回路に用いられるシフ
トレジスタにおいて、相補型トランジスタの回路にダイ
ナミック技術の考えを取シ入すて、素子数が少なく、信
号の転送時間が速く、かつ低消費電力なシフトレジスタ
が構成できるようにしたものである。
メージセンサ、デイスプレィパネルなどの走査回路に用
いられるシフトレジスタに関する〔発明のａ！要〕 本発明は一次元あるいは二次元状に構成された機能素子
アレイを選択走査するための走査回路に用いられるシフ
トレジスタにおいて、相補型トランジスタの回路にダイ
ナミック技術の考えを取シ入すて、素子数が少なく、信
号の転送時間が速く、かつ低消費電力なシフトレジスタ
が構成できるようにしたものである。
従来のシフトレジスタは特公昭筒６２−５６３１３号公
報の第２図に示すものがある。１ビツトあたり１４トラ
ンジスタと素子数が多い。
報の第２図に示すものがある。１ビツトあたり１４トラ
ンジスタと素子数が多い。
他の従来のシフトレジスタは特公昭筒６２−３６５１４
号公報の第３図に示すものがある。１ビツトあたり１２
トランジスタと素子数が多い。
号公報の第３図に示すものがある。１ビツトあたり１２
トランジスタと素子数が多い。
しかし、前述の従来技術では１ビツトあたりの素子数が
多く、−次元あるいは二次元状にアレイを構成したイメ
ージ七ンサ、デイスプレィパネルのアレイのピッチの微
細化に対応した走査回路を提供できないという問題点を
有する。
多く、−次元あるいは二次元状にアレイを構成したイメ
ージ七ンサ、デイスプレィパネルのアレイのピッチの微
細化に対応した走査回路を提供できないという問題点を
有する。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、素子数が少なく、信号の転送時
間が速く、かつ低消費電力なシフトレジスタを提供する
ところにある。
の目的とするところは、素子数が少なく、信号の転送時
間が速く、かつ低消費電力なシフトレジスタを提供する
ところにある。
本発明のシフトレジスタは、相補型に構成されたトラン
ジスタを有する。
ジスタを有する。
第１の極性の第１のトランジスタのゲートと第２の極性
の第２のトランジスタのゲートを接続し【クロック入力
とする。
の第２のトランジスタのゲートを接続し【クロック入力
とする。
第１のトランジスタのソースを第１の電源と接続する。
第２のトランジスタのソースを第２の極性の第３のトラ
ンジスタのドレインと接続する。
ンジスタのドレインと接続する。
第３のトランジスタのソースを第２の電源と接続する。
第３のトランジスタのゲートをデータ入力とする。
第１のトランジスタのソースと第２のトランジスタのソ
ースを接続してデータ出力としたセルをシフトレジスタ
の構成要素とすることを特徴とする。
ースを接続してデータ出力としたセルをシフトレジスタ
の構成要素とすることを特徴とする。
本発明の上記の構成によれば、次のような動作を行なう
。
。
第１のトランジスタがオンのときはデータリセット動作
を行なう。
を行なう。
第２のトランジスタがオンで、第５のトランジスタがオ
フのときはデータ変わらず。
フのときはデータ変わらず。
第２のトランジスタがオンで、第３のトランジスタがオ
ンのときはデータセット動作を行なう。
ンのときはデータセット動作を行なう。
この３種類の状態の組み合せによってシフトレジスタ動
作を行なう。
作を行なう。
第１図は本発明の実施例におけるシフトレジスタの回路
図である。
図である。
第２図は本発明の実施例におけるシフトレジスタのタイ
ミング図である。
ミング図である。
本実施例においては、特許請求の範囲記載の第１の極性
のトランジスタとしてＰチャネル型エンハンスメ、ント
トランジスタ、第２の極性のトランジスタとしてＮチャ
ネル型エンへンスメントトランジスタを用いている。第
２図のタイミング図においては、本実施例のＰチャネル
とＮチャネルを入れ換えた場合、ダイミング図を負論理
として参照すれば良い。
のトランジスタとしてＰチャネル型エンハンスメ、ント
トランジスタ、第２の極性のトランジスタとしてＮチャ
ネル型エンへンスメントトランジスタを用いている。第
２図のタイミング図においては、本実施例のＰチャネル
とＮチャネルを入れ換えた場合、ダイミング図を負論理
として参照すれば良い。
第１図において、Ｑｓｔ＞Ｑ、ｔｔがＰチャネル型エン
′ンスメントトランジスタｓ Ｑｌｔｐ （Ｌｔｓ＊
Ｑｚｚ＊’Ｌ！ｌｌ７５’Ｎチャネル型エンハンスメン
トトランジスタ、ＩＮｖｌ、ＪＮＶ、２はインバータ、
０１ 。
′ンスメントトランジスタｓ Ｑｌｔｐ （Ｌｔｓ＊
Ｑｚｚ＊’Ｌ！ｌｌ７５’Ｎチャネル型エンハンスメン
トトランジスタ、ＩＮｖｌ、ＪＮＶ、２はインバータ、
０１ 。
Ｃ！はコンデンサ、ＶＤＤ 、７３ Ｓは電源端子、φ
、７はクロック入力、Ｄはデータ入力、Ｍ、Ｍはマスタ
ー出力、Ｑ、ＩＱはスレーブ出力である。
、７はクロック入力、Ｄはデータ入力、Ｍ、Ｍはマスタ
ー出力、Ｑ、ＩＱはスレーブ出力である。
トランジスタＱｔｔｅ Ｑｌｔｅ Ｑｔｓｅ ”ンデン
サＣ！及びインパータエＮ７１で、ハーフピットのシフ
トレジスタを構成している。第１図会体で１ビツトのシ
フトレジスタを構成しており、従来例より少い１０トラ
ンジスタで構成されている。多段のシフトレジスタを必
要とする場合はこの回路の繰り遠し接続で良い、走査回
路に用いる場合１ビツトのシフトレジスタからマスター
出力Ｍとスレーブ出力Ｑを選択パルスとして利用できる
。
サＣ！及びインパータエＮ７１で、ハーフピットのシフ
トレジスタを構成している。第１図会体で１ビツトのシ
フトレジスタを構成しており、従来例より少い１０トラ
ンジスタで構成されている。多段のシフトレジスタを必
要とする場合はこの回路の繰り遠し接続で良い、走査回
路に用いる場合１ビツトのシフトレジスタからマスター
出力Ｍとスレーブ出力Ｑを選択パルスとして利用できる
。
第１，２図において、クロック人力φがローレベルにな
るとトランジスタＱｌｌがオンしてマスター出力ｉはハ
イレベルになる１次にデータ人力りがハイレベルになる
が、トランジスタＱ１！がオフのためにマ・スター出力
ｉに変化はなくハイレペルである。次にクロック人力φ
がハイレベルになるとトランジスタＱｔｔがオフしてト
ランジスタＱ１゜がオン、トランジスタＱｓｓはデータ
人力ｐがハイレベルのためオンであるから、マスター出
力ｉはローレベルとなる。コンデンサ０１ｓＯ１は論理
状態を記憶するためのコンデンサであり、クロック人力
φ、７０周波数により、特別に設けたり、インバータエ
ＮＶ１ 、工ＮＶ２のゲート容量で代用したりする。次
にデータ人力りがローレベルとなり、トランジスタＱ、
はオフとなるが、マスター出力画の論理状態はコンデン
サ０１に蓄えられているので、マスター出力ｉはローレ
ベルのままである０次にクロック人力φがローレベルに
なるとトランジスタＱ！！がオンし、トランジスタＱｉ
ｔｓがオンしていたので、スレーブ出力可はハイレベル
からローレベルに変化する。これとほぼ同時にトランジ
スタＱ、ｔｔがオフし、トランジスタＱ１！がオンする
のでマスター出力ｉはハイレベルとなり、マスター出力
Ｍはローレベルとなる。マスター出力Ｍがローレベルと
なると、トランジス７ＲＱ、。
るとトランジスタＱｌｌがオンしてマスター出力ｉはハ
イレベルになる１次にデータ人力りがハイレベルになる
が、トランジスタＱ１！がオフのためにマ・スター出力
ｉに変化はなくハイレペルである。次にクロック人力φ
がハイレベルになるとトランジスタＱｔｔがオフしてト
ランジスタＱ１゜がオン、トランジスタＱｓｓはデータ
人力ｐがハイレベルのためオンであるから、マスター出
力ｉはローレベルとなる。コンデンサ０１ｓＯ１は論理
状態を記憶するためのコンデンサであり、クロック人力
φ、７０周波数により、特別に設けたり、インバータエ
ＮＶ１ 、工ＮＶ２のゲート容量で代用したりする。次
にデータ人力りがローレベルとなり、トランジスタＱ、
はオフとなるが、マスター出力画の論理状態はコンデン
サ０１に蓄えられているので、マスター出力ｉはローレ
ベルのままである０次にクロック人力φがローレベルに
なるとトランジスタＱ！！がオンし、トランジスタＱｉ
ｔｓがオンしていたので、スレーブ出力可はハイレベル
からローレベルに変化する。これとほぼ同時にトランジ
スタＱ、ｔｔがオフし、トランジスタＱ１！がオンする
のでマスター出力ｉはハイレベルとなり、マスター出力
Ｍはローレベルとなる。マスター出力Ｍがローレベルと
なると、トランジス７ＲＱ、。
がオフするが、コンデンサＣ０にローレベルが電荷酸し
て保持されているのでスレーブ出力可はローレベルのま
まである。。
て保持されているのでスレーブ出力可はローレベルのま
まである。。
以上の動作の繰り返しにより第２図に示す、時系列的な
パルス列を得ることができる。動作上の問題点としては
、マスター出力Ｍの立ち下がりとスレーブ出力Ｑの立ち
上がりが同時であり、データがうまく伝達できるかであ
るが、インパータエＮＶ１の動作遅延に比べてマスター
出力可の立ち下がり応答を早くできるよう回路定数を設
定すれば、安定に動作させることができる。
パルス列を得ることができる。動作上の問題点としては
、マスター出力Ｍの立ち下がりとスレーブ出力Ｑの立ち
上がりが同時であり、データがうまく伝達できるかであ
るが、インパータエＮＶ１の動作遅延に比べてマスター
出力可の立ち下がり応答を早くできるよう回路定数を設
定すれば、安定に動作させることができる。
第２図において、クロック人力φ、７がローレベルの場
合にはそれぞれに対応する出力、マスター出力Ｍ、スレ
ーブ出力Ｑはローレベルである。
合にはそれぞれに対応する出力、マスター出力Ｍ、スレ
ーブ出力Ｑはローレベルである。
次にクロック人力φ、７がハ・ｆレベルとなって、デー
タ人力ｐがローレベル、あるいはマスター出力Ｍがロー
レベルの場合にはそれぞれに対応する出力、マスター出
力Ｍ、スレーブ出力Ｑはローレベルのままである。これ
はコンデンサ０１ 、’！にクロック人力φ、ｉがロ
ー１ノベルの場合の状態が蓄積されていたためである。
タ人力ｐがローレベル、あるいはマスター出力Ｍがロー
レベルの場合にはそれぞれに対応する出力、マスター出
力Ｍ、スレーブ出力Ｑはローレベルのままである。これ
はコンデンサ０１ 、’！にクロック人力φ、ｉがロ
ー１ノベルの場合の状態が蓄積されていたためである。
また、同じくクロック人力φ、７がハイレベルとなって
、データ人力りがハイレベル、あるいはマスター出力Ｍ
がハイレベルの場合にはそれぞれに対応する出力、マス
ター出力Ｍ、スレーブ出力Ｑはローレベルのままである
。
、データ人力りがハイレベル、あるいはマスター出力Ｍ
がハイレベルの場合にはそれぞれに対応する出力、マス
ター出力Ｍ、スレーブ出力Ｑはローレベルのままである
。
第２図には示されていないが、クロック人力φ、７を共
にローレベルにすることにより、シフトレジスタ上のハ
イレベルのデータをクリアさせることができる。これは
段数の多いシフトレジスタには有用な機能である。
にローレベルにすることにより、シフトレジスタ上のハ
イレベルのデータをクリアさせることができる。これは
段数の多いシフトレジスタには有用な機能である。
以上本発明によれば、次のような効果を有する相補型ト
ランジスタの回路にダイナミック技術の考えを取シ入れ
て構成したシフトレジスタなので１ビツト１０トランジ
スタと従来技術に比べ素子数が少なく、微細なピッチの
走査回路として用いてもレイアウトが容易である。
ランジスタの回路にダイナミック技術の考えを取シ入れ
て構成したシフトレジスタなので１ビツト１０トランジ
スタと従来技術に比べ素子数が少なく、微細なピッチの
走査回路として用いてもレイアウトが容易である。
斑抗負荷を用いず、相補型の構成であり、素子数も少な
いので低消費電力である。
いので低消費電力である。
バッファとなるインバータをマスター出力、スレーブ出
力に設けているので信号の転送時間が速い。
力に設けているので信号の転送時間が速い。
本発明はドライバー内蔵の液晶デイプレイパネルや密着
型イメージセ〉・サーの高集積、高密度。
型イメージセ〉・サーの高集積、高密度。
高解像度化に真に有用なものである。
第１図は本発明の実施例におけるシフトレジスタの回路
図。 耐２図は本発明の実施例におけるシフトレジスタのタイ
ミング図。 Ｑｌｌ・・・・・・・・・第１の極性の第１のトランジ
スタＱｌ！・・・・・・・・・第２の極性の第２のトラ
ンジスタＱ１．・・・・・・・・・第２の極性の第３の
トランジスタ’ＶＤＤ・・・…第１の電源 ＶＳＳ・・・・・・第２の電源 Ｄ・・・・・・・・・データ入力 ｉ・・・・・・・・・データ出力 φ・・・・・・・・・クロック入力 以上 出願人セイコーエプソン株式会社 Ｑｒｌ Ｎ＋の穆仁Ｌ／）Ｘｉ乃 トランシ′スタ
Ｑ４Ｚ ＸＺｘ＆ｉ４稟ｚｎ Ｌ’ｙ＞Ｖ’スフ
Ｑ１３ Ｎ５ｔｒｈｃＬｓ ’１ｒ３ｓ １う
”’スフＶＤＤ Ｈ？ ４ ｔ ｓ）ヤ、ＶＳ
Ｓ 窩ｚ４電遥 Ｄ す゛−２入力 Ｈデーターで φ クロ、７人力 第１図
図。 耐２図は本発明の実施例におけるシフトレジスタのタイ
ミング図。 Ｑｌｌ・・・・・・・・・第１の極性の第１のトランジ
スタＱｌ！・・・・・・・・・第２の極性の第２のトラ
ンジスタＱ１．・・・・・・・・・第２の極性の第３の
トランジスタ’ＶＤＤ・・・…第１の電源 ＶＳＳ・・・・・・第２の電源 Ｄ・・・・・・・・・データ入力 ｉ・・・・・・・・・データ出力 φ・・・・・・・・・クロック入力 以上 出願人セイコーエプソン株式会社 Ｑｒｌ Ｎ＋の穆仁Ｌ／）Ｘｉ乃 トランシ′スタ
Ｑ４Ｚ ＸＺｘ＆ｉ４稟ｚｎ Ｌ’ｙ＞Ｖ’スフ
Ｑ１３ Ｎ５ｔｒｈｃＬｓ ’１ｒ３ｓ １う
”’スフＶＤＤ Ｈ？ ４ ｔ ｓ）ヤ、ＶＳ
Ｓ 窩ｚ４電遥 Ｄ す゛−２入力 Ｈデーターで φ クロ、７人力 第１図
Claims (1)
- 相補型に構成されたトランジスタを有するシフトレジ
スタに、おいて、第１の極性の第１のトランジスタのゲ
ートと第２の極性の第２のトランジスタのゲートを接続
してクロック入力とし、第１のトランジスタのソースを
第１の電源と接続し、第２のトランジスタのソースを第
２の極性の第３のトランジスタのドレインと接続し、第
３のトランジスタのソースを第２の電源と接続し、第３
のトランジスタのゲートをデータ入力とし、第１のトラ
ンジスタのソースと第２のトランジスタのソースを接続
してデータ出力としたセルを構成要素とすることを特徴
とするシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249597A JPH0192998A (ja) | 1987-10-02 | 1987-10-02 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249597A JPH0192998A (ja) | 1987-10-02 | 1987-10-02 | シフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0192998A true JPH0192998A (ja) | 1989-04-12 |
Family
ID=17195383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62249597A Pending JPH0192998A (ja) | 1987-10-02 | 1987-10-02 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0192998A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001143491A (ja) * | 1999-08-31 | 2001-05-25 | Semiconductor Energy Lab Co Ltd | シフトレジスタ回路、表示装置の駆動回路および該駆動回路を用いた表示装置 |
| JP2010510612A (ja) * | 2006-11-20 | 2010-04-02 | コピン コーポレーション | 低電力消費用途のためのシフトレジスタ |
| US8872750B2 (en) | 1999-08-31 | 2014-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Shift register circuit, driving circuit of display device, and display device using the driving circuit |
| JP2015062149A (ja) * | 2005-05-20 | 2015-04-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9886231B2 (en) | 2008-03-28 | 2018-02-06 | Kopin Corporation | Head worn wireless computer having high-resolution display suitable for use as a mobile internet device |
-
1987
- 1987-10-02 JP JP62249597A patent/JPH0192998A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001143491A (ja) * | 1999-08-31 | 2001-05-25 | Semiconductor Energy Lab Co Ltd | シフトレジスタ回路、表示装置の駆動回路および該駆動回路を用いた表示装置 |
| US8872750B2 (en) | 1999-08-31 | 2014-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Shift register circuit, driving circuit of display device, and display device using the driving circuit |
| JP2015062149A (ja) * | 2005-05-20 | 2015-04-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2010510612A (ja) * | 2006-11-20 | 2010-04-02 | コピン コーポレーション | 低電力消費用途のためのシフトレジスタ |
| US9886231B2 (en) | 2008-03-28 | 2018-02-06 | Kopin Corporation | Head worn wireless computer having high-resolution display suitable for use as a mobile internet device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7180350B2 (en) | Hybrid latch flip-flop | |
| US20030179174A1 (en) | Shift register and display apparatus using same | |
| US8054934B2 (en) | Shift register with no overlap effective output signal and liquid crystal display using the same | |
| US20010015712A1 (en) | Device circuit of display unit | |
| ATE532168T1 (de) | Flüssigkristallanzeige | |
| MY128184A (en) | Pulse output circuit, shift register, and display device | |
| EP1030288A1 (en) | Power generator circuit, power generating method and liquid crystal display device using the circuit and/or the method | |
| JP2006259753A (ja) | スタティッククロックパルス発生器およびディスプレイ | |
| US6778627B2 (en) | Shift-register circuit | |
| EP1030288A2 (en) | Power generator circuit, power generating method and liquid crystal display device using the circuit and/or the method | |
| US4019178A (en) | CMOS drive system for liquid crystal display units | |
| US6275210B1 (en) | Liquid crystal display device and driver circuit thereof | |
| KR940012021A (ko) | 표시장치의 구동회로 | |
| JP3764733B2 (ja) | 低電圧クロック信号を用いる連続パルス列発生器 | |
| JP3062110B2 (ja) | データラッチ回路 | |
| JPH0192998A (ja) | シフトレジスタ | |
| KR100999894B1 (ko) | 시프트 레지스터 및 표시장치 | |
| JPS6045512B2 (ja) | ダイナミック型シフトレジスタ回路 | |
| KR910001952B1 (ko) | 키 회로 | |
| US6839398B2 (en) | Shift-register circuit | |
| JPS5920196B2 (ja) | 双方向性シフトレジスタ | |
| JPS622485B2 (ja) | ||
| KR19980014199A (ko) | 2비트 리니어 버스트 시퀸스를 구현하는 카운터 회로 | |
| GB1384830A (en) | Polyphase logical circuits | |
| JPH11184432A (ja) | 液晶表示装置の駆動回路 |