JPH11184432A - 液晶表示装置の駆動回路 - Google Patents

Abstract

(57)【要約】 【課題】 電圧転送型のシフトレジスタでは、コモン反
転駆動法を用いることによって駆動回路系を低電源電圧
化できたとしても、クロックが電源電圧にほぼ等しいパ
ルス電圧でないと、所望の動作速度のシフト動作を実現
できない。 【解決手段】 シフトレジスタの転送段の各々におい
て、データ転送部４１を、転送パルスＩＮをゲート入力
とするＰＭＯＳトランジスタＱｐ１１と、そのソースと
電源ＶＤＤ間に接続され、シフトクロックＣＫ１をゲー
ト入力とするＰＭＯＳトランジスタＱｐ１２と、ＰＭＯ
ＳトランジスタＱｐ１１のドレインと電源ＶＳＳの間に
接続されたダイオード接続のＮＭＯＳトランジスタＱｎ
１１と、このＮＭＯＳトランジスタＱｎ１１と共にカレ
ントミラーを構成するＮＭＯＳトランジスタＱｎ１２
と、そのドレインと電源ＶＤＤの間に接続され、シフト
クロックＣＫ３をゲート入力とするＰＭＯＳトランジス
タＱｐ１３とで構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置（以
下、ＬＣＤ(Liquid Crystal Display)と称す）の駆動回
路に関し、特に行列状に２次元配置された複数個の画素
を順次選択する構成のマトリクス型ＬＣＤの駆動回路に
関する。

【０００２】

【従来の技術】駆動回路系がポリシリコンＴＦＴ(Thin
Film Transistor;薄膜トランジスタ）で画素（液晶）系
と一体的に形成されるいわゆる駆動回路一体型ＬＣＤを
作る場合、ポリシリコンＴＦＴの諸特性が結晶シリコン
よりも劣るため、どうしても高い電源電圧やクロックパ
ルス電圧が必要となっているのが現状である。代表的に
は、電源電圧ＶＤＤがＶＤＤ＞１３Ｖである。

【０００３】現在、低消費電力のモバイルコンピュータ
の開発、商品化が活発であるが、この用途での必要条件
は低消費電力化である。しかし、先述したように、ＶＤ
Ｄ＞１３Ｖ等で使用する場合には消費電力が大きく、か
つ入力するタイミング系にも高電圧が必要であるため、
ＬＣＤパネル外部若しくは内部でＴＴＬレベル若しくは
２．７Ｖ系のクロックパルス電圧を１３Ｖ系に昇圧する
必要があり、システム的にも消費電力が増大するばかり
でなく、不要輻射も問題となる。

【０００４】一方、液晶駆動法で一般に知られているコ
モン反転駆動法を用いると、駆動回路系は５Ｖ程度のダ
イナミックレンジで済むことになる。ここに、コモン反
転駆動法とは、入力信号と逆相に対向電極を振ることに
よって実効的な外部からの入力ビデオ信号を約１／２に
低減できる駆動法を言う。モバイルＬＣＤの低消費電力
化のためには、このコモン反転駆動法が有力なのである
が、駆動回路系がデバイス実力の観点から低消費電力Ｌ
ＣＤへの展開にとっては大きな阻害要因となっている。

【０００５】図９に、駆動回路系における例えばソース
ドライバ（水平駆動回路）の主要部を構成するシフトレ
ジスタの従来の回路例を示す。

【０００６】図９において、一対のクロックドインバー
タ１０１，１０２の出力端が共通に接続され、これらク
ロックドインバータ１０１，１０２の共通接続された出
力端にはインバータ１０３の入力端が接続され、このイ
ンバータ１０３の出力端はクロックドインバータ１０２
の入力端に接続されている。この一対のクロックドイン
バータ１０１，１０２およびインバータ１０３からなる
回路を一単位として１つの転送段（レジスタ）が構成さ
れ、この転送段が複数段シリアル接続されることによっ
てシフトレジスタを構成している。

【０００７】そして、クロックドインバータ１０１の入
力端が各転送段の入力端となり、クロックドインバータ
１０２の入力端とインバータ１０３の出力端の共通接続
点が各転送段の出力端となる。各段のクロックドインバ
ータ１０１，１０２には、互いに逆相の２相のシフトク
ロックＣＫ１，ＣＫ２が与えられる。図１０に、入力Ｉ
Ｎ、２相のシフトクロックＣＫ１，ＣＫ２および４段目
までの出力ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４の
タイミング関係を示す。

【０００８】１つの転送段の具体的な回路構成の一例を
図１１に示す。同図において、各ゲートおよび各ドレイ
ンがそれぞれ共通に接続されたＰＭＯＳトランジスタＱ
ｐ１０１およびＮＭＯＳトランジスタＱｎ１０１からな
るＣ‐ＭＯＳインバータと、ＰＭＯＳトランジスタＱｐ
１０１のソースと正電源ＶＤＤの間に接続され、シフト
クロックＣＫ１をゲート入力とするＰＭＯＳトランジス
タＱｐ１０２と、ＮＭＯＳトランジスタＱｎ１０１のソ
ースと負電源ＶＳＳの間に接続され、シフトクロックＣ
Ｋ２をゲート入力とするＮＭＯＳトランジスタＱｎ１０
２とによってクロックドインバータ１０１が構成されて
いる。

【０００９】同様にして、各ゲートおよび各ドレインが
それぞれ共通に接続されたＰＭＯＳトランジスタＱｐ１
０３およびＮＭＯＳトランジスタＱｎ１０３からなるＣ
‐ＭＯＳインバータと、ＰＭＯＳトランジスタＱｐ１０
３のソースと正電源ＶＤＤの間に接続され、シフトクロ
ックＣＫ２をゲート入力とするＰＭＯＳトランジスタＱ
ｐ１０４と、ＮＭＯＳトランジスタＱｎ１０３のソース
と負電源ＶＳＳの間に接続され、シフトクロックＣＫ１
をゲート入力とするＮＭＯＳトランジスタＱｎ１０４と
によってクロックドインバータ１０２が構成されてい
る。

【００１０】また、各ゲートおよび各ドレインがそれぞ
れ共通に接続されたＰＭＯＳトランジスタＱｐ１０５お
よびＮＭＯＳトランジスタＱｎ１０５からなるＣ‐ＭＯ
Ｓインバータによってインバータ１０３が構成されてい
る。そして、クロックドインバータ１０１，１０２の各
出力端となるＣ‐ＭＯＳインバータのドレイン共通接続
点が相互に接続されるとともに、インバータ１０３の入
力端となるＣ‐ＭＯＳインバータのゲート共通接続点に
接続され、またクロックドインバータ１０２の入力端と
なるＣ‐ＭＯＳインバータのゲート共通接続点がインバ
ータ１０３の出力端となるＣ‐ＭＯＳインバータのドレ
イン共通接続点に接続されている。

【００１１】

【発明が解決しようとする課題】上記構成のシフトレジ
スタは、データパルスをその電圧で転送するいわゆる電
圧転送型シフトレジスタである。この電圧転送型のシフ
トレジスタを用いて構成されたソースドライバでは、先
述したように、液晶駆動法としてコモン反転駆動法を用
いることにより、駆動回路系の電源電圧を例えば５Ｖに
低電圧化できたとしても、シフトクロックＣＫ１，ＣＫ
２が電源電圧にほぼ等しいパルス電圧のものでないと、
所望の動作速度のシフト動作を実現できないことにな
る。

【００１２】すなわち、シフトレジスタに入力されるシ
フトクロックＣＫ１，ＣＫ２のパルス電圧が例えば２．
７Ｖ系であるとすると、上記構成の電圧転送型シフトレ
ジスタにおいて、クロックドインバータ１０１，１０２
を構成するＮチャネルのＭＯＳトランジスタのしきい値
電圧Ｖｔｈが２．５Ｖ程度であることから、非常に動作
速度が遅くなるという問題がある。

【００１３】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、低電源電圧、低電圧
入力信号であっても十分な動作速度を確保できる液晶表
示装置の駆動回路を提供することにある。

【００１４】

【課題を解決するための手段】本発明による液晶表示装
置の駆動回路は、行列状に２次元配置された複数個の画
素を順次選択する走査回路としてシフトレジスタを用い
た液晶表示装置において、シフトレジスタの転送段の各
々が、入力転送パルスをゲート入力とする第１のＰＭＯ
Ｓトランジスタと、この第１のＰＭＯＳトランジスタの
ソースと第１の電源の間に接続され、第１のシフトパル
スをゲート入力とする第２のＰＭＯＳトランジスタと、
第１のＰＭＯＳトランジスタのドレインと第２の電源の
間に接続されたダイオード接続の第１のＮＭＯＳトラン
ジスタと、この第１のＮＭＯＳトランジスタと共にカレ
ントミラーを構成する第２のＮＭＯＳトランジスタと、
この第２のＮＭＯＳトランジスタのドレインと第１の電
源の間に接続され、第２のシフトパルスをゲート入力と
する第３のＰＭＯＳトランジスタとを有するデータ転送
部を備えた構成となっている。

【００１５】上記構成の液晶表示装置の駆動回路におい
て、第１のＰＭＯＳトランジスタが入力転送パルスをセ
ンスし、第２，第３のＰＭＯＳトランジスタがシフトパ
ルスをセンスする。このように、ＰＭＯＳトランジスタ
で入力転送パルスおよびシフトパルスをセンスすること
で、ＮＭＯＳトランジスタをセンス用トランジスタとし
て用いた場合の閾値電圧Ｖｔｈ分のロスがないため、低
電源電圧、低電圧入力信号であっても十分な動作速度を
確保できる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明が適
用されるアクティブマトリクス型ＬＣＤの一般的な構成
例を示す概略構成図である。

【００１７】図１において、複数行分のゲートバスライ
ン１１の各々と複数列分の信号ライン（ソースライン）
１２の各々の交差部には、複数個の画素１３が行列状に
２次元配置されている。これら画素１３の各々は、ゲー
トバスライン１１にゲート電極が、信号ライン１２にソ
ース電極がそれぞれ接続されたＴＦＴ（薄膜トランジス
タ）１４と、このＴＦＴ１４のドレイン電極に画素電極
が接続された液晶セル１５と、当該ドレイン電極に一方
の電極が接続された補助容量１６とから構成されてい
る。補助容量１６の他方の電極にはコモン電圧Ｖｃｏｍ
が印加される。

【００１８】複数個の画素１３の各々は、列単位で選択
して駆動するためのソースドライバ（水平駆動回路）１
７および行単位で選択して駆動するためのスキャンドラ
イバ（垂直駆動回路）１８によって駆動される。このソ
ースドライバ７およびスキャンドライバ１８は、水平方
向および垂直方向に順次走査するための走査回路を内蔵
しており、この走査回路としてシフトレジスタが用いら
れる。

【００１９】図２は、アナログインタ−フェ−ス型のソ
ースドライバの一例を示す構成図である。このアナログ
インタ−フェ−ス型ソースドライバは、アドレスパルス
であるサンプリングパルスを順次出力する水平シフトレ
ジスタ２１と、入力されるアナログビデオ信号を水平シ
フトレジスタ２１から順次出力されるサンプリングパル
スに同期してサンプリングし、信号ライン１２に出力す
るアナログスイッチ群２２とから構成されている。

【００２０】図３は、ディジタルインタ−フェ−ス型の
ソースドライバの一例を示す構成図である。このディジ
タルインタ−フェ−ス型ソースドライバは、アドレスパ
ルスであるデータラッチパルスを順次出力する水平シフ
トレジスタ３１と、入力されるディジタルデータを水平
シフトレジスタ３１から順次出力されるデータラッチパ
ルスに同期してラッチするデータラッチ回路３２と、こ
のデータラッチ回路３２にラッチされたデータをデコー
ドし、信号ライン１２に出力するデコーダ回路３３とか
ら構成されている。

【００２１】上述したことから明らかなように、アナロ
グインタ−フェ−ス型およびディジタルインタ−フェ−
ス型のいずれの型のシフトレジスタの場合にも、順次ア
ドレスパルスを発生するための水平シフトレジスタ２
１，３１を必要とする。本発明に係るシフトレジスタ
は、これら水平シフトレジスタ２１，３１として用いて
好適なものである。なお、水平シフトレジスタに限ら
ず、スキャンドライバ８に内蔵する垂直シフトレジスタ
として用いることも可能であるが、以下、水平シフトレ
ジスタに適用した場合を例に採って説明するものとす
る。

【００２２】図４は、本発明の一実施形態を示す回路図
である。本実施形態においては、入力されるタイミング
系は、＜０Ｖ−２．７Ｖ＞のＴＴＬレベルを想定してい
る。そのため、ＮＭＯＳトランジスタを用いてセンス回
路を構成すると、当該トランジスタの閾値電圧Ｖｔｈ分
だけロスとなるので、タイミング系のセンス部にはＰＭ
ＯＳトランジスタを用いた回路構成を採っている。

【００２３】図４において、ＰＭＯＳトランジスタＱｐ
１１は、前段から与えられる転送データＩＮをゲート入
力とし、当該転送データＩＮが低レベル（以下、“Ｌ”
レベルと記す）のときにオン（導通）状態となる。この
ＰＭＯＳトランジスタＱｐ１１のソースと正電源ＶＤＤ
の間には、シフトクロックＣＫ１をゲート入力とするＰ
ＭＯＳトランジスタＱｐ１２が接続されている。このＰ
ＭＯＳトランジスタＱｐ１２は、クロックセンス用のト
ランジスタであり、シフトクロックＣＫ１が“Ｌ”レベ
ルのときにオン状態となる。

【００２４】また、ＰＭＯＳトランジスタＱｐ１１のド
レインと負電源ＶＳＳの間には、ドレインとゲートが共
通に接続されたダイオード接続のＮＭＯＳトランジスタ
Ｑｎ１１が接続されている。このＮＭＯＳトランジスタ
Ｑｎ１１はＮＭＯＳトランジスタＱｎ１２と共に、ゲー
トが共通に接続されることによってカレントミラーを構
成している。ＮＭＯＳトランジスタＱｎ１２のソースは
負電源ＶＳＳに接続され、そのドレインと正電源ＶＤＤ
の間には、シフトクロックＣＫ３をゲート入力とするＰ
ＭＯＳトランジスタＱｐ１３が接続されている。

【００２５】以上により、入力された転送データＩＮを
次段に転送するデータ転送部４１が構成されている。こ
のデータ転送部４１において、ＮＭＯＳトランジスタＱ
ｎ１１に対してＮＭＯＳトランジスタＱｎ１３が並列に
接続されている。すなわち、ＮＭＯＳトランジスタＱｎ
１１およびＮＭＯＳトランジスタＱｎ１３のドレイン同
士およびソース同士がそれぞれ共通に接続されている。
そして、ＮＭＯＳトランジスタＱｎ１３のゲートは、Ｐ
ＭＯＳトランジスタＱｐ１１のゲートと共通に接続され
ている。このＮＭＯＳトランジスタＱｎ１３は、ＮＭＯ
ＳトランジスタＱｎ１１に貫通電流が流れるのを防止す
るために設けられたものである。

【００２６】このデータ転送部４１の出力端Ｂ、即ちＰ
ＭＯＳトランジスタＱｐ１３およびＮＭＯＳトランジス
タＱｎ１２のドレイン共通接続点は、次段のデータラッ
チ部４２の入力端に接続されている。データラッチ部４
２は、正電源ＶＤＤと負電源ＶＳＳの間に接続されたＰ
ＭＯＳトランジスタＱｐ１４およびＮＭＯＳトランジス
タＱｎ１４からなるＣＭＯＳインバータと、同様に正電
源ＶＤＤと負電源ＶＳＳの間に接続されたＰＭＯＳトラ
ンジスタＱｐ１５およびＮＭＯＳトランジスタＱｎ１５
からなるＣＭＯＳインバータとが、互いに逆極性で並列
に、即ちリング状に接続された構成となっている。

【００２７】このデータラッチ部４２において、各ＣＭ
ＯＳインバータを構成するＭＯＳトランジスタＱｐ１
４，Ｑｎ１４およびＱｐ１５，Ｑｎ１５としては、デー
タ転送部４１の出力トランジスタであるＭＯＳトランジ
スタＱｐ１３，Ｑｎ１２よりもそのサイズが十分に小さ
いものが用いられる。

【００２８】上述した回路構成のデータ転送部４１およ
びデータラッチ部４２からなる回路を一単位として１つ
の転送段（レジスタ）が構成され、この単位転送段が複
数段縦続接続されることによって本実施形態に係るシフ
トレジスタを構成している。なお、初段を含む奇数段目
の転送段のＰＭＯＳトランジスタＱｐ１３にはシフトク
ロックＣＫ３が印加されるが、偶数段目のＰＭＯＳトラ
ンジスタＱｐ１３にはシフトクロックＣＫ２が印加され
ることになる。ここで、３相のシフトクロックＣＫ１，
ＣＫ２，ＣＫ３は、図５のタイミングチャートに示す位
相関係となっている。

【００２９】次に、上記構成のシフトレジスタにおい
て、初段の転送段を例にとってその回路動作について、
図５のタイミングチャートを参照しつつ説明する。

【００３０】入力転送データＩＮが“Ｌ”レベルとなる
ことで、ＰＭＯＳトランジスタＱｐ１１がオン状態とな
り、次いでこの転送データＩＮの“Ｌ”レベルの期間に
シフトクロックＣＫ１が“Ｌ”レベルとなることで、Ｐ
ＭＯＳトランジスタＱｐ１２がオン状態となる。これに
より、ＮＭＯＳトランジスタＱｎ１１がオン状態とな
り、このＮＭＯＳトランジスタＱｎ１１と共にカレント
ミラーを構成するＮＭＯＳトランジスタＱｎ１２のドレ
インに電流ｉａが流れる。その結果、データ転送部４１
の出力端Ｂが放電され、その出力端Ｂの電位はＶＳＳレ
ベルとなる。

【００３１】続いて、入力転送データＩＮが高レベル
（以下、“Ｈ”レベルと記す）となることにより、ＰＭ
ＯＳトランジスタＱｐ１１がオフ状態となり、ＮＭＯＳ
トランジスタＱｎ１３がオン状態となる。これにより、
ノードＡはＮＭＯＳトランジスタＱｎ１３を経由して放
電され、ＮＭＯＳトランジスタＱｎ１２がオフ状態とな
るため、データ転送部４１の出力端Ｂがハイインピーダ
ンスとなるが、それまでの出力端ＢのＶＳＳレベルは、
データ転送部４１の出力トランジスタよりもサイズの十
分に小さいＭＯＳトランジスタＱｐ１４，Ｑｎ１４，Ｑ
ｐ１５，Ｑｎ１５で構成されたデータラッチ部４２で保
持される。

【００３２】次に、シフトクロックＣＫ３が“Ｈ”レベ
ルから“Ｌ”レベルに遷移すると、ＰＭＯＳトランジス
タＱｐ１３がオン状態となり、このＰＭＯＳトランジス
タＱｐ１３を介してデータ転送部４１の出力端Ｂへ電流
ｉｂが流れ込むため、当該出力端Ｂは電源電圧ＶＤＤま
で充電される。その後、データ転送部４１の出力端Ｂが
ハイインピーダンスとなっても、ＶＤＤレベルのデータ
は、データラッチ部４２で保持される。

【００３３】図６に、シミュレーション結果を示す。こ
のシミュレーション結果から明らかなように、ＶＤＤ＝
５Ｖ、ＶＳＳ＝０Ｖとした場合に、＜０Ｖ−２．７Ｖ＞
のＴＴＬレベルのタイミング系に対して、入力転送デー
タＩＮおよびシフトクロックＣＫ１，ＣＫ２，ＣＫ３の
センス用のトランジスタとしてＰＭＯＳトランジスタを
用いた電流転送型のシフトレジスタ構成としたことによ
り、出力ＯＵＴ１は０Ｖ−５Ｖの振幅となる。そして、
以降、その振幅にて各転送段で順次転送されることにな
る。

【００３４】これにより、コモン反転駆動法との組み合
わせによって低電源電圧（例えば、５Ｖ系）、低電圧入
力信号（例えば、２．７Ｖ系）でシフトレジスタを構成
できるので、低消費電力化が可能になるとともに、外部
タイミングＩＣとダイレクトインターフェースが可能と
なり、システムが簡単になる。また、不要輻射を低減で
き、セット設計が容易になる。

【００３５】なお、上記実施形態では、３相のシフトク
ロックＣＫ１，ＣＫ２，ＣＫ３の各“Ｌ”レベルの時間
をそれぞれ１周期Ｔを３等分した時間（Ｔ／３）とした
が、図７のタイミングチャートに示すように、シフトク
ロックＣＫ１，ＣＫ２，ＣＫ３の“Ｌ”レベルの時間を
Ｔ／３よりも短く設定することも可能である。具体的に
は、ノードＡを放電するのに必要な時間とノードＡを電
源ＶＤＤまで充電するのに必要な時間のうちの長い方の
時間まで短縮することができる。

【００３６】これにより、ＰＭＯＳトランジスタＱｐ１
２→ＰＭＯＳトランジスタＱｐ１１→ＮＭＯＳトランジ
スタＱｎ１１を流れる貫通電流を低減できるため、電力
損失を抑制できる。この際、データ転送部４１の出力端
Ｂを十分充放電すれば、データの転送には何ら支障はな
い。

【００３７】図８は、本発明の他の実施形態を示す回路
図である。本実施形態に係るシフトレジスタは、各転送
段ごとに、データラッチ部４２の後段にカレントバッフ
ァ部４３を備えた構成となっている。このカレントバッ
ファ部４３は、正電源ＶＤＤと負電源ＶＳＳの間に接続
されたＰＭＯＳトランジスタＱｐ１６およびＮＭＯＳト
ランジスタＱｎ１６からなるＣＭＯＳインバータと、同
様に正電源ＶＤＤと負電源ＶＳＳの間に接続されたＰＭ
ＯＳトランジスタＱｐ１７およびＮＭＯＳトランジスタ
Ｑｎ１７からなるＣＭＯＳインバータとが直列に接続さ
れた構成となっている。

【００３８】このように、各転送段ごとに、データラッ
チ部４２の後段にカレントバッファ部４３を有すること
により、データラッチ部４２がサイズの小さいＭＯＳト
ランジスタからなり、その駆動能力が小さくても、カレ
ントバッファ部４３をデータラッチ部４２よりもサイズ
の大きいＭＯＳトランジスタで構成することにより、例
えば図３に示すディジタルインタ−フェ−ス型ソースド
ライバにおいて、データラッチ回路３２に対して十分な
駆動能力を得ることができる利点がある。

【００３９】なお、上記各実施形態では、駆動回路系を
ポリシリコンＴＦＴで画素系と一体的に形成する駆動回
路一体型ＬＣＤに適用するとしたが、別体型ＬＣＤにも
同様に適用可能である。また、構成するトランジスタ
は、ポリシリコン、結晶シリコンのいずれでも可能であ
る。さらに、Ｂｕｌｋシリコンでも、絶縁層上のＴＦＴ
でも構成は可能である。特にＴＦＴでは、基板バイアス
効果により｜Ｖｔｈ｜の上昇がないため、低電圧駆動に
は好適と言える。

【００４０】また、上記各実施形態においては、３相の
シフトクロックＣＫ１，ＣＫ２，ＣＫ３を用いた場合に
ついて説明したが、必ずしも３相のシフトクロックに限
定されるものではなく、相互のタイミング関係を適当に
設定することにより、２相又は４相以上の多相クロック
でも適用可能である。

【００４１】

【発明の効果】以上説明したように、本発明によれば、
ＰＭＯＳトランジスタを用いて入力転送パルスおよびシ
フトパルスをセンスする電流転送型としたことにより、
ＮＭＯＳトランジスタをセンス用トランジスタとして用
いた場合の閾値電圧Ｖｔｈ分のロスがないため、低電源
電圧、低電圧入力信号であっても十分な動作速度を確保
できることになる。

【図面の簡単な説明】

【図１】本発明が適用されるアクティブマトリクス型Ｌ
ＣＤの一般的な構成例を示す概略構成図である。

【図２】アナログインタ−フェ−ス型のソースドライバ
の一例を示す構成図である。

【図３】ディジタルインタ−フェ−ス型のソースドライ
バの一例を示す構成図である。

【図４】本発明の一実施形態を示す回路図である。

【図５】図４の回路動作を説明するためのタイミングチ
ャートである。

【図６】本実施形態に係るシミュレーション結果を示す
波形図である。

【図７】一実施形態の変形例に係るタイミングチャート
である。

【図８】本発明の他の実施形態を示す回路図である。

【図９】従来例を示すブロック図である。

【図１０】従来例に係るタイミングチャートである。

【図１１】従来例に係る単位転送段の回路構成の一例を
示す回路図である。

【符号の説明】

１１…ゲートバスライン、１２…信号ライン（ソースラ
イン）、１３…画素、１４…ＴＦＴ（薄膜トランジス
タ）、１５…液晶セル、１７…ソースドライバ、１８…
スキャンドライバ、２１，３１…水平シフトレジスタ、
４１…データ転送部、４２…データラッチ部、４３…カ
レントバッファ部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 行列状に２次元配置された複数個の画素
   を順次選択する走査回路としてシフトレジスタを用いた
   液晶表示装置の駆動回路において、 前記シフトレジスタの転送段の各々が、 入力転送パルスをゲート入力とする第１のＰＭＯＳトラ
   ンジスタと、 前記第１のＰＭＯＳトランジスタのソースと第１の電源
   の間に接続され、第１のシフトパルスをゲート入力とす
   る第２のＰＭＯＳトランジスタと、 前記第１のＰＭＯＳトランジスタのドレインと第２の電
   源の間に接続されたダイオード接続の第１のＮＭＯＳト
   ランジスタと、 前記第１のＮＭＯＳトランジスタと共にカレントミラー
   を構成する第２のＮＭＯＳトランジスタと、 前記第２のＮＭＯＳトランジスタのドレインと第１の電
   源の間に接続され、第２のシフトパルスをゲート入力と
   する第３のＰＭＯＳトランジスタとを有するデータ転送
   部を備えていることを特徴とする液晶表示装置の駆動回
   路。
2. 【請求項２】 前記データ転送部はさらに、 前記第１のＮＭＯＳトランジスタに対して並列に接続さ
   れ、前記入力転送パルスをゲート入力とする第３のＮＭ
   ＯＳトランジスタを有していることを特徴とする請求項
   １記載の液晶表示装置の駆動回路。
3. 【請求項３】 前記シフトレジスタの転送段の各々は
   さらに、 前記データ転送部の出力を保持するデータ保持部を備え
   ていることを特徴とする請求項１記載の液晶表示装置の
   駆動回路。
4. 【請求項４】 前記データ保持部は、前記データ転送
   部よりも高いインピーダンスを持つ２つのインバータが
   リング状に接続されてなることを特徴とする請求項３記
   載の液晶表示装置の駆動回路。
5. 【請求項５】 前記シフトレジスタの転送段の各々は
   さらに、 前記データ保持部の後段にカレントバッファ部を備えて
   いることを特徴とする請求項３記載の液晶表示装置の駆
   動回路。