JP4576648B2 - 液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、デジタルアナログ変換回路およびこれを搭載した液晶表示装置（ＬＣＤ；Liquid Crystal Display）に関し、特に基準電圧選択型のデジタルアナログ変換回路およびこのデジタルアナログ変換回路を含む駆動回路が各画素のスイッチング素子としてポリシリコンＴＦＴ（thin film transistor；薄膜トランジスタ）がマトリクス状に配列された基板上に一体形成してなるいわゆる駆動回路一体型液晶表示装置に関する。
【０００２】
【従来の技術】
デジタルインターフェース駆動回路を、ＴＦＴで画素部と同一の基板上に一体形成してなる駆動回路一体型液晶表示装置の従来例を図３４に示す。同図において、画素がマトリクス状に配列されてなる有効画素領域７０１に対して、その上下に第１，第２の水平駆動系７０２，７０３が配され、また例えば図の左側に垂直駆動系７０４が配され、ＴＦＴで有効画素領域７０１と共に同一基板（以下、ＬＣＤパネルと称す）上に一体形成された構成となっている。
【０００３】
第１の水平駆動系７０２は、水平シフトレジスタ７２１、サンプリング＆第１ラッチ回路７２２、第２ラッチ回路７２３およびＤＡ（デジタルアナログ）変換回路７２４によって構成されている。第２の水平駆動系７０３も第１の水平駆動系７０２と同様に、水平シフトレジスタ７３１、サンプリング＆第１ラッチ回路７３２、第２ラッチ回路７３３およびＤＡ変換回路７３４によって構成されている。垂直駆動系７４は、垂直シフトレジスタ７４１によって構成されている。
【０００４】
【発明が解決しようとする課題】
ここで、上記構成の駆動回路一体型液晶表示装置を作成したときに大きな問題となるのが、ＬＣＤパネル上に駆動回路を一体形成する領域面積、即ち有効画素領域７０１の周辺部の領域（以下、これを額縁と称す）の大きさである。特に、ＤＡ変換回路７２４，７３４の回路面積は、ＬＣＤパネルの額縁の大きさを決める際の重要なポイントとなる。駆動回路一体型液晶表示装置のＤＡ変換回路としては、基準電圧選択型が広く用いられる。その理由は、出力電位のばらつきが小さいためである。
【０００５】
図３５に、基準電圧選択型ＤＡ変換回路の回路構成の一例を示す。この回路例では、３ビット８階調のＤＡ変換回路構成の場合を示している。このＤＡ変換回路は、図３５から明らかなように、選択スイッチ７０５、ラッチ回路７０６およびデコード回路７０７からなる階調選択ユニット７０８-0〜７０８-7を、各階調（基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ７）ごとに設けた構成となっている。
【０００６】
しかしながら、かかる構成の基準電圧選択型ＤＡ変換回路では、各階調ごとにラッチ回路７０６およびデコード回路７０７が設けられていることから、図３５の回路構成から明らかなように、回路を構成する素子数が非常に多くなるため、多階調のＤＡ変換回路をＴＦＴで一体形成しようとすると、非常に大きな回路面積が必要となり、結果として、液晶表示装置に搭載する際に、ＬＣＤパネルの額縁が大きくなり、デバイス全体の小型化の妨げとなるという課題がある。
【０００７】
一方、回路面積の縮小化を図るために、基準電圧選択型ＤＡ変換回路にスイッチド・キャパシタを組み合わせた回路構成を採ることも考えられる。しかし、この回路構成の場合には、バッファ回路を必要とするために、バッファ回路で消費する分だけシステム全体の消費電力の増大を招くという課題がある。
【０００８】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、回路を構成する素子数が少なくて済み、しかも消費電力を増やすことなく、ＬＣＤパネルの額縁の狭幅化に寄与できるＤＡ変換回路およびこれを搭載した液晶表示装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明によるＤＡ変換回路は、ｎビット（ｎは２以上の整数）のデータ信号の各ビットの論理に対応した極性のｎ個のアナログスイッチが互いに直列に接続されてなり、かつ２n 本の基準電圧線の各々と出力線との間にそれぞれ接続された２n 個の階調選択ユニットを有する構成となっている。そして、この基準電圧選択型ＤＡ変換回路は、駆動回路一体型液晶表示装置に、その駆動回路の一部を構成するＤＡ変換回路として搭載される。
【００１０】
上記構成のＤＡ変換回路およびこれを搭載した液晶表示装置において、データ信号の各ビットの論理に対応した極性のｎ個のアナログスイッチが互いに直列に接続された構成の階調選択ユニットが、基準電圧線と画素部のコラム線との間に接続されることで、データ信号をデコードするデコード回路と、そのデコード出力に基づいて対応する基準電圧を選択する選択スイッチとを同一トランジスタで形成可能となる。したがって、その分だけ回路を構成する素子数が少なくて済むことになる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の一実施形態に係る駆動回路一体型液晶表示装置のシステム構成を示すブロック図である。図１において、画素がマトリクス状に配列されてなる有効画素領域１１に対して、その上下に第１，第２の水平駆動系１２，１３が配され、また例えば図の左側に垂直駆動系１４が配されている。
【００１２】
なお、水平駆動系については、必ずしも有効画素領域１１の上下に配置する必要はなく、上下の一方側だけの配置であっても良い。また、垂直駆動系については、図の右側の配置であっても、また左右両側の配置であっても良い。そして、第１，第２の水平駆動系１２，１３および垂直駆動系１４は、ＴＦＴ（薄膜トランジスタ）で有効画素領域１１と同一の基板（第１の基板）上に一体形成されている。この基板に対して、第２の基板（図示せず）が所定の間隔をもって対向配置されている。そして、両基板間には液晶層が保持されている。
【００１３】
第１の水平駆動系１２は、水平シフトレジスタ１２１、サンプリング＆第１ラッチ回路１２２、第２ラッチ回路１２３、レベルシフタ１２４およびＤＡ変換回路（ＤＡＣ）１２５によって構成されている。第２の水平駆動系１３も第１の水平駆動系１２と同様に、水平シフトレジスタ１３１、サンプリング＆第１ラッチ回路１３２、第２ラッチ回路１３３、レベルシフタ１３４およびＤＡ変換回路１３５によって構成されている。垂直駆動系１４は、垂直シフトレジスタ１４１によって構成されている。
【００１４】
図２に、有効画素領域１１における各画素２０の構成の一例を示す。画素２０は、スイッチング素子であるＴＦＴ２１と、このＴＦＴ２１のドレイン電極に画素電極が接続された液晶セル２２と、ＴＦＴ２１のドレイン電極に一方の電極が接続された補助容量２３とから構成されている。この画素構造において、各画素２０のＴＦＴ２１は、そのゲート電極が垂直選択線であるロー（行）線…，２４ｍ−１，２４ｍ，２４ｍ＋１，…に接続され、そのソース電極が信号線であるコラム（列）線…，２５ｎ−１，２５ｎ，２５ｎ＋１，…に接続されている。
【００１５】
また、液晶セル２２の対向電極は、コモン電圧ＶＣＯＭが与えられるコモン線２６に接続されている。ここで、液晶セル２２の駆動法として、例えば、コモン電圧ＶＣＯＭを１Ｈ（１水平期間）ごとに反転するいわゆるコモン反転駆動法が採られる。このコモン反転駆動法を用いることにより、コモン電圧ＶＣＯＭの極性が１Ｈごとに反転することから、第１，第２の水平駆動系１２，１３の低電圧化が図れ、デバイス全体の消費電力を低減できることになる。
【００１６】
次に、第１，第２の水平駆動系１２，１３の各部の動作について説明する。なお、以下の説明では、第１の水平駆動系１２を例に採って説明するが、第２の水平駆動系１３についても全く同様のことが言える。
【００１７】
第１の水平駆動系１２において、水平シフトレジスタ１２１には、水平転送パルス１、即ち水平スタートパルスＨＳＴ１および水平クロックパルスＨＣＫ１が与えられる。すると、水平シフトレジスタ１２１は、水平スタートパルスＨＳＴ１に応答して水平クロックパルスＨＣＫ１の周期で水平走査を行う。サンプリング＆第１ラッチ回路１２２は、水平シフトレジスタ１２１の水平走査に同期してデジタルデータを順次サンプリングし、さらにサンプリングしたデータをコラム線…，２５ｎ−１，２５ｎ，２５ｎ＋１，…ごとにラッチする。
【００１８】
第２ラッチ回路１２３は、サンプリング＆第１ラッチ回路１２２でラッチされたコラム線に対応するラッチデータを、１Ｈ周期で与えられるラッチ信号に応答して１Ｈごとに再ラッチする。レベルシフタ１２４は、第２ラッチ回路１２３で再ラッチされたラッチデータについて、その信号レベル（振幅）を所定のレベルにレベルシフトしてＤＡ変換回路１２５に供給する。なお、このレベルシフタ１２４においてシフトするレベルについては後述する。
【００１９】
一方、垂直駆動系１４において、垂直シフトレジスタ１４１には、垂直転送パルス、即ち垂直スタートパルスＶＳＴおよび垂直クロックパルスＶＣＫが与えられる。すると、垂直シフトレジスタ１４１は、垂直スタートパルスＶＳＴに応答して垂直クロックパルスＶＣＫの周期で垂直走査を行うことで、有効画素領域１１に対して行単位で順次行選択信号を与える。
【００２０】
なお、第１，第２の水平駆動系１２，１３のＤＡ変換回路１２５，１３５としては、レベルシフタ１２４，１３４でレベルシフトされたデータを受けて階調数分の基準電圧から目的の基準電圧を選択して対応するコラム線へ出力する基準電圧選択型ＤＡ変換回路が用いられる。この基準電圧選択型ＤＡ変換回路１２５，１３５の具体的な回路構成が、本発明の特徴とする部分である。
【００２１】
図３に、基準電圧選択型ＤＡ変換回路の基本構成を示す。なお、ここでは、３ビット（ｂ２，ｂ１，ｂ０）のデジタルデータに対して、８（＝２3 ）階調の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ７が用意されている回路構成の場合を例に採って説明するものとする。また、図３では、あるコラム線２５ｎに対応したＤＡ変換回路の回路構成を示しているが、当該ＤＡ変換回路は各コラム線ごとに設けられるものである。
【００２２】
図３において、８階調の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ７に対して、８個の階調選択ユニット３０〜３７が設けられている。これらの階調選択ユニット３０〜３７は、デジタルデータの各ビット（ｂ２，ｂ１，ｂ０）の論理に対応した極性（正極性／負極性）の３個のアナログスイッチが互いに直列に接続された構成となっている。すなわち、
【００２３】
階調選択ユニット３０は、Ｖｒｅｆ０の基準電圧線３８-0とコラム線２５ｎとの間に接続され、データ“０００”に対して３個の負極性のアナログスイッチ３０１，３０２，３０３が互いに直列に接続された構成となっている。階調選択ユニット３１は、Ｖｒｅｆ１の基準電圧線３８-1とコラム線２５ｎとの間に接続され、データ“００１”に対して２個の負極性のアナログスイッチ３１１，３１２と１個の正極性のアナログスイッチ３１３が互いに直列に接続された構成となっている。
【００２４】
階調選択ユニット３２は、Ｖｒｅｆ２の基準電圧線３８-2とコラム線２５ｎとの間に接続され、データ“０１０”に対して負極性のアナログスイッチ３２１、正極性のアナログスイッチ３２２および負極性のアナログスイッチ３２３が互いに直列に接続された構成となっている。階調選択ユニット３３は、Ｖｒｅｆ３の基準電圧線３８-3とコラム線２５ｎとの間に接続され、データ“０１１”に対して１個の負極性のアナログスイッチ３３１と２個の正極性のアナログスイッチ３３２，３３３が互いに直列に接続された構成となっている。
【００２５】
階調選択ユニット３４は、Ｖｒｅｆ４の基準電圧線３８-4とコラム線２５ｎとの間に接続され、データ“１００”に対して１個の正極性のアナログスイッチ３４１と２個の負極性のアナログスイッチ３４２，３４３が互いに直列に接続された構成となっている。階調選択ユニット３５は、Ｖｒｅｆ５の基準電圧線３８-5とコラム線２５ｎとの間に接続され、データ“１０１”に対して正極性のアナログスイッチ３５１、負極性のアナログスイッチ３５２および正極性のアナログスイッチ３５３が互いに直列に接続された構成となっている。
【００２６】
階調選択ユニット３６は、Ｖｒｅｆ６の基準電圧線３８-6とコラム線２５ｎとの間に接続され、データ“１１０”に対して２個の正極性のアナログスイッチ３６１，３６２と１個の負極性のアナログスイッチ３６３が互いに直列に接続された構成となっている。階調選択ユニット３７は、Ｖｒｅｆ７の基準電圧線３８-7とコラム線２５ｎとの間に接続され、データ“１１１”に対して３個の正極性のアナログスイッチ３７１，３７２，３７３が互いに直列に接続された構成となっている。
【００２７】
図４は、図３に示した基本構成の基準電圧選択型ＤＡ変換回路１２５を実現する具体的な回路構成の一例を示す回路図であり、図３と同等部分には同一符号を付して示してある。８階調分の階調選択ユニット３０〜３７の各３個のアナログスイッチとして、デジタルデータの各ビット（ｂ２，ｂ１，ｂ０）の論理に対応した導電型（Ｎチャネル／Ｐチャネル）のＭＯＳトランジスタを用いた構成となっている。
【００２８】
図４において、階調選択ユニット３０は、データ“０００”に対応した共にＰチャネルのＭＯＳ（以下、ＰＭＯＳと記す）トランジスタＱｐ３０１，Ｑｐ３０２，Ｑｐ３０３をアナログスイッチ３０１，３０２，３０３として用い、これらをシリーズに配置して作成された構成となっている。階調選択ユニット３１は、データ“００１”に対応したＰＭＯＳトランジスタＱｐ３１１，Ｑｐ３１２およびＮチャネルのＭＯＳ（以下、ＮＭＯＳと記す）トランジスタＱｎ３１３をアナログスイッチ３１１，３１２，３１３として用い、これらをシリーズに配置して作成された構成となっている。
【００２９】
階調選択ユニット３２は、データ“０１０”に対応したＰＭＯＳトランジスタＱｐ３２１、ＮＭＯＳトランジスタＱｎ３２２およびＰＭＯＳトランジスタＱｐ３２３をアナログスイッチ３２１，３２２，３２３として用い、これらをシリーズに配置して作成された構成となっている。階調選択ユニット３３は、データ“０１１”に対応したＰＭＯＳトランジスタＱｐ３３１およびＮＭＯＳトランジスタＱｎ３３２，Ｑｎ３３３をアナログスイッチ３３１，３３２，３３３として用い、これらをシリーズに配置して作成された構成となっている。
【００３０】
階調選択ユニット３４は、データ“１００”に対応したＮＭＯＳトランジスタＱｎ３４１およびＰＭＯＳトランジスタＱｐ３４２，Ｑｐ３４３をアナログスイッチ３４１，３４２，３４３として用い、これらをシリーズに配置して作成された構成となっている。階調選択ユニット３５は、データ“１０１”に対応したＮＭＯＳトランジスタＱｎ３５１、ＰＭＯＳトランジスタＱｐ３５２およびＮＭＯＳトランジスタＱｎ３５３をアナログスイッチ３５１，３５２，３５３として用い、これらをシリーズに配置して作成された構成となっている。
【００３１】
階調選択ユニット３６は、データ“１１０”に対応したＮＭＯＳトランジスタＱｎ３６１，Ｑｎ３６２およびＰＭＯＳトランジスタＱｐ３６３をアナログスイッチ３６１，３６２，３６３として用い、これらをシリーズに配置して作成された構成となっている。階調選択ユニット３７は、データ“１１１”に対応した共にＮＭＯＳトランジスタＱｎ３７１，Ｑｎ３７２，Ｑｎ３７３をアナログスイッチ３７１，３７２，３７３として用い、これらをシリーズに配置して作成された構成となっている。
【００３２】
上記構成の基準電圧選択型ＤＡ変換回路１２５では、ｎビット（ｎ≧２）のデジタルデータの各ビットの論理に対応した極性のｎ個のアナログスイッチの各々を、１個のＰＭＯＳトランジスタまたは１個のＮＭＯＳトランジスタを用いて作成し、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの組み合わせで、目的の階調に対応する２n 個の階調選択ユニットを構成しているので、小面積で多階調のＤＡ変換回路を実現でき、結果として、非常に狭幅な額縁のＬＣＤパネルを実現できる。これは、以下の理由による。
【００３３】
▲１▼図３５に示す従来回路における選択スイッチ７０５とデコード回路７０７が、同一のトランジスタで形成されることから、回路を構成する素子数が非常に少なくて済むためである。
▲２▼ＴＦＴ回路には素子分離のためのウェルが存在しなく、スイッチとなるＰＭＯＳトランジスタとＮＭＯＳトランジスタとを近接して連続形成できることから、回路の占有面積が非常に小さくて済むためである。
【００３４】
上記理由▲２▼について、単結晶シリコン・トランジスタの構造と比較してさらに詳述する。ここでは、１個のＮＭＯＳトランジスタと１個のＰＭＯＳトランジスタとをシリーズに配置して形成する場合を例に採って考えるものとする。
【００３５】
先ず、単結晶シリコン・トランジスタの構造を考えると、図５に示すように、Ｐ形シリコン基板４１の基板表面側に、一定の間隔をもってＮ+ 拡散領域４２，４３が形成され、これらＮ+ 拡散領域４２，４３間のチャネルの上方にゲート絶縁膜４４を介してゲート電極４５が配されることで、ＮＭＯＳトランジスタが形成される。ここで、Ｎ+ 拡散領域４２がドレイン／ソース領域となり、Ｎ+ 拡散領域４３がソース／ドレイン領域となる。
【００３６】
一方、ＮＭＯＳトランジスタに隣接してＰＭＯＳトランジスタを形成するために、Ｎ形不純物の導入による素子分離用のＮウェル４６が形成される。そして、このＮウェル４６内の基板表面側に、一定の間隔をもってＰ+ 拡散領域４７，４８が形成され、これらＰ+ 拡散領域４７，４８間のチャネルの上方にゲート絶縁膜４４を介してゲート電極４９が配されることで、ＰＭＯＳトランジスタが形成される。ここで、Ｐ+ 拡散領域４７がソース／ドレイン領域となり、Ｐ+ 拡散領域４８がドレイン／ソース領域となる。
【００３７】
そして、両トランジスタをシリーズに配置するために、ＮＭＯＳトランジスタのソース／ドレイン領域となるＮ+ 拡散領域４３とＰＭＯＳトランジスタのソース／ドレイン領域となるＰ+ 拡散領域４７とが、層間絶縁膜４９を通してアルミニウム（Ａｌ）配線５０によって接続される。また、ＮＭＯＳトランジスタのドレイン／ソース領域となるＮ+ 拡散領域４２にはＡｌ電極５１が接続され、ＰＭＯＳトランジスタのドレイン／ソース領域となるＰ+ 拡散領域４８にはＡｌ電極５２が接続される。
【００３８】
続いて、例えばボトムゲート型のポリシリコン（多結晶シリコン）・ＴＦＴの構造を考えると、図６に示すように、ガラス基板５３上に一定の距離をおいてゲート電極５４，５５が形成され、その上にゲート絶縁膜５６を介してポリシリコン層５７が形成される。
【００３９】
そして、ゲート電極５４，５５の側方のシリコン酸化膜５６上に、ＮＭＯＳトランジスタのドレイン／ソース領域となる拡散層５８、ＮＭＯＳ，ＰＭＯＳトランジスタの双方のソース／ドレイン領域となる拡散層５９およびＰＭＯＳトランジスタのドレイン／ソース領域となる拡散層６０が形成される。拡散層５８，６０には、層間絶縁膜６１を通してＡｌ電極６２，６３がそれぞれ接続される。
【００４０】
図５のトランジスタ構造と図６のトランジスタ構造との対比から明らかなように、ポリシリコン・ＴＦＴの場合には、単結晶シリコン・トランジスタの場合のような素子分離のためのウェル（４６）が存在しないため、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを近接して連続形成が可能となり、結果として、回路の占有面積が非常に小さくて済むのである。
【００４１】
ところで、コモン（ＶＣＯＭ）反転駆動を用いた液晶表示装置において、例えば０Ｖ〜５Ｖのレベル範囲の基準電圧を選択するＤＡ変換回路では、上述したように、アナログスイッチとしてＭＯＳトランジスタを用いた場合に、選択される基準電圧のダイナミックレンジを確保するためには、ＰＭＯＳトランジスタの閾値をＶｔｈｐ、ＮＭＯＳトランジスタの閾値をＶｔｈｎとすると、選択データ信号の低レベル側は０Ｖ−Ｖｔｈｐ以下でなければならず、高レベル側は５Ｖ＋Ｖｔｈｎ以上でなければならない。
【００４２】
このように、選択データ信号の振幅を、基準電圧のレベル範囲に対してＰＭＯＳトランジスタの閾値Ｖｔｈｐだけ低く、かつＮＭＯＳトランジスタの閾値Ｖｔｈｎだけ高いレベル範囲（上記の例では、０Ｖ−Ｖｔｈｐ〜５Ｖ＋Ｖｔｈｎ）以上に設定する必要があることから、図１のシステム構成において、本実施形態では、ＤＡ変換回路１２５，１３５の前段にレベルシフタ（レベルシフト回路）１２４，１３４を配置し、これらレベルシフタ１２４，１３４でのレベルシフトによって選択データ信号の上記振幅を達成する構成を採っている。
【００４３】
この構成によれば、サンプリング＆第１ラッチ回路１２２，１３２の電源電圧を高く設定することなく、小面積の基準電圧選択型ＤＡ変換回路を実現できることになる。ただし、元々の選択データ信号の振幅が上記の条件を満足するものである場合には、レベルシフタ１２４，１３４を設けなくても、選択される基準電圧のダイナミックレンジを確保することができることは明らかである。
【００４４】
ここで、レベルシフタ１２４，１３４として用いるレベルシフト回路の具体的な回路構成について説明する。
【００４５】
図７は、レベルシフト回路の第１実施例を示す回路図である。この第１実施例に係るレベルシフト回路は、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ１１およびＰＭＯＳトランジスタＱｐ１１からなるＣＭＯＳインバータ７１と、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ１２およびＰＭＯＳトランジスタＱｐ１２からなるＣＭＯＳインバータ７２とが、電源ＶＤＤとグランドとの間に互いに並列に接続されてなるＣＭＯＳラッチセル７０を基本構成としている。
【００４６】
このＣＭＯＳラッチセル７０において、ＣＭＯＳインバータ７１の入力端（即ち、ＭＯＳトランジスタＱｎ１１，Ｑｐ１１のゲート共通接続点）と、ＣＭＯＳインバータ７２の出力端（即ち、ＭＯＳトランジスタＱｎ１２，Ｑｐ１２のドレイン共通接続点）とが接続され、さらにＣＭＯＳインバータ７２の入力端（即ち、ＭＯＳトランジスタＱｎ１２，Ｑｐ１２のゲート共通接続点）とＣＭＯＳインバータ７１の出力端（即ち、ＭＯＳトランジスタＱｎ１１，Ｑｐ１１のドレイン共通接続点）とが接続されている。
【００４７】
また、ＣＭＯＳインバータ７１の入力端と第１回路入力端子７３との間に抵抗素子Ｒ１１が、ＣＭＯＳインバータ７２の入力端と第２回路入力端子７４との間に抵抗素子Ｒ１２がそれぞれ接続されている。さらに、ＣＭＯＳインバータ７１の入力端と電源ＶＤＤとの間に抵抗素子Ｒ１３が、ＣＭＯＳインバータ７２の入力端と電源ＶＤＤとの間に抵抗素子Ｒ１４がそれぞれ接続されている。また、抵抗素子Ｒ１２，Ｒ１４の共通接続点であるノード▲２▼と第１回路出力端子７５との間にインバータ７７が、抵抗素子Ｒ１１，Ｒ１２の共通接続点であるノード▲１▼と第２回路出力端子７６との間にインバータ７８がそれぞれ接続されている。
【００４８】
上記構成の第１実施例に係るレベルシフト回路において、第１回路入力端子７３には例えば３Ｖ程度の振幅Ｖｐの信号ｉｎ１が入力され、第２回路入力端子７４には入力信号ｉｎ１の反転の信号ｉｎ２が入力されるものとする。
【００４９】
ここで、例えば、入力信号ｉｎ１が論理“１”（＝Ｖｐ）、入力信号ｉｎ２が論理“０”（＝０Ｖ）の場合の回路動作を例にとって図８のタイミングを用いて説明すると、ＣＭＯＳラッチセル７０において、ＮＭＯＳトランジスタＱｎ１１がオン状態となるため、電源ＶＤＤ→抵抗素子Ｒ１４→ノード▲２▼→ＮＭＯＳトランジスタＱｎ１１→グランドの経路で電流が流れ、同時にＰＭＯＳトランジスタＱｐ１２がオン状態となるため、電源ＶＤＤ→ＰＭＯＳトランジスタＱｐ１２→ノード▲１▼→抵抗素子Ｒ１１→第２回路入力端子７３の経路で電流が流れる。
【００５０】
このとき、抵抗素子Ｒ１１，Ｒ１４で電圧降下が生じ、その電圧降下分だけノード▲１▼，▲２▼の電位が上昇する。すなわち、ノード▲１▼，▲２▼の電位は、ＤＣシフトする。ここで、ノード▲１▼の方がノード▲２▼よりもシフト量が大きいため、ノード▲１▼，▲２▼では入力信号ｉｎ１，ｉｎ２の振幅差よりも大きな振幅差が得られることになる。
【００５１】
また、抵抗素子Ｒ１３，Ｒ１４は、ノード▲１▼，▲２▼をバイアスすることにより、ＣＭＯＳインバータ７１，７２の動作点をより明確にする作用をなす。そして、ノード▲２▼の電位はインバータ７７で反転されて第１回路出力端子７５からＶＤＤの振幅の出力信号ｏｕｔとして導出され、ノード▲１▼の電位はインバータ７８で反転されて第２回路出力端子７６から出力信号ｏｕｔの反転信号ｘｏｕｔとして導出される。
【００５２】
上述した回路動作によって、振幅Ｖｐが例えば３Ｖの入力信号ｉｎ１，ｉｎ２が、電源電圧ＶＤＤの振幅の出力信号ｏｕｔ，ｘｏｕｔにレベルシフトされて導出されることになる。また、入力信号ｉｎ１が論理“０”、入力信号ｉｎ２が論理“０”のときには、上述した動作と全く逆の動作によってレベルシフト動作が行われることになる。
【００５３】
このように、ＣＭＯＳラッチセル７０の２つの入力部、即ちＣＭＯＳインバータ７１，７２の各入力端と２つの入力信号源、即ち入力信号ｉｎ１，ｉｎ２が入力される２つの回路入力端子７３，７４との間に抵抗素子Ｒ１１，Ｒ１２を接続し、入力信号ｉｎ１，ｉｎ２をＤＣシフトしてＣＭＯＳラッチセル７０の２つの入力部に与えるようにしたことにより、ＣＭＯＳラッチセル７０を構成する各トランジスタをオンさせるのに十分な電圧を得ることができるため、閾値Ｖｔｈが大きいデバイス、例えばＴＦＴを用いた回路であっても、安定したレベルシフト動作を高速にて実現できる。
【００５４】
しかも、ＣＭＯＳラッチセル７０の基本回路に対して抵抗素子を付加するのみで良いため小面積で実現できるとともに、電源電圧ＶＤＤを下げてもレベルシフト動作を確実に行うことができるため低消費電力化を図ることができる。さらには、ＣＭＯＳラッチセル７０の２つの入力部と電源ＶＤＤとの間にも抵抗素子Ｒ１３，Ｒ１４を接続し、ノード▲１▼，▲２▼をバイアスするようにしたことにより、ＣＭＯＳインバータ７１，７２の動作点をより明確にすることができるので、より安定したレベルシフト動作を実現できる。
【００５５】
なお、第１実施例に係るレベルシフト回路では、入力信号ｉｎ２として、入力信号ｉｎ１の反転信号を入力とするとしたが、入力信号ｉｎ１の論理を判別することができれば良い訳であるから、必ずしも反転信号である必要はなく、０Ｖから電源電圧ＶＤＤまでの範囲内の任意の直流電圧を、その判別の基準電圧Ｖｒｅｆとして用いるようにすることも可能である。図９に、入力信号ｉｎ２として基準電圧Ｖｒｅｆ（０≦Ｖｒｅｆ≦ＶＤＤ）を入力した場合のタイミングチャートを示す。
【００５６】
また、図７の回路例では、非反転と反転の２つの出力信号ｏｕｔ，ｘｏｕｔを導出する構成となっているが、いずれか一方の出力信号のみを導出する構成であっても良い。この場合には、２つのインバータ７７，７８のうちの一方が不要になる。
【００５７】
図１０は、第１実施例に係るレベルシフト回路の変形例を示す回路図であり、図中、図７と同等部分には同一符号を付して示している。この変形例に係るレベルシフト回路では、図７の抵抗素子Ｒ１１，Ｒ１２として、各ゲートが電源ＶＤＤに接続されたＮＭＯＳトランジスタＱｎ１３，Ｑｎ１４を用い、抵抗素子Ｒ１３，Ｒ１４として、各ゲートがグランドに接続されたＰＭＯＳトランジスタＱｐ１３，Ｑｐ１４を用いた構成となっている。
【００５８】
このように、抵抗素子Ｒ１１〜Ｒ１４をトランジスタで実現した場合にも、その回路の動作は図７の回路の場合と同じである。また、タイミング例についても図８および図９と同じである。なお、本変形例では、抵抗素子Ｒ１１，Ｒ１２をＮＭＯＳで、抵抗素子Ｒ１３，Ｒ１４をＰＭＯＳで実現しているが、これら抵抗素子と等価な形になるようにトランジスタを配置すれば、各トランジスタの極性はどちらでも構わない。
【００５９】
図１１は、第１実施例に係るレベルシフト回路の他の変形例を示す回路図であり、図中、図１０と同等部分には同一符号を付して示している。この変形例に係るレベルシフト回路では、図１０の回路において、ＮＭＯＳトランジスタＱｎ１３，Ｑｎ１４およびＰＭＯＳトランジスタＱｐ１３，Ｑｐ１４を、コントロール信号ＣＮＴＬによってスイッチングする構成となっている。すなわち、図示せぬ制御回路から制御端子７９に入力されるアクティブ“Ｈ”のコントロール信号ＣＮＴＬが、ＮＭＯＳトランジスタＱｎ１３，Ｑｎ１４の各ゲートに印加されるとともに、インバータ７９で反転されてＰＭＯＳトランジスタＱｐ１３，Ｑｐ１４の各ゲートに印加されるようになっている。
【００６０】
このように、ＣＭＯＳラッチセル７０の各トランジスタＱｎ１３，Ｑｎ１４，Ｑｐ１３，Ｑｐ１４を、コントロール信号ＣＮＴＬによってスイッチングする構成をとることで、本レベルシフト回路をレベルシフトの必要なときにのみアクティブにし、レベルシフトの必要のないときにはデータ、即ち入力信号ｉｎ１，１ｎ２の論理状態を保持する、いわゆるラッチ兼用型のレベルシフト回路を実現できることになる。
【００６１】
なお、本例では、抵抗素子Ｒ１１〜Ｒ１４をトランジスタで実現した場合において、これらトランジスタをスイッチング制御するとしたが、抵抗素子Ｒ１１〜Ｒ１４として有限の抵抗値を持つスイッチを用い、これらスイッチをスイッチング制御するようにしても、同様の作用効果を得ることができる。
【００６２】
図１２は、第１実施例に係るレベルシフト回路のさらに他の変形例を示す回路図であり、図中、図１１と同等部分には同一符号を付して示している。この変形例に係るレベルシフト回路では、図１１の回路にさらにＣＭＯＳラッチセル７０の初期値を決めるためのリセット回路８１を付加した構成となっている。このリセット回路８１は、電源ＶＤＤとノード▲２▼との間に接続されたＰＭＯＳトランジスタＱｐ１５によって構成され、このＰＭＯＳトランジスタＱｐ１５のゲートがリセット端子８２に接続されている。
【００６３】
そして、リセット端子８２には、リセット信号Ｒｅｓｅｔが与えられるようになっている。ここで、リセット信号Ｒｅｓｅｔとしては、図１３のタイミングチャートに示すように、電源電圧ＶＤＤよりも遅れたタイミングで立ち上がる信号を用いるようにする。このリセット信号Ｒｅｓｅｔは、例えば図１４に示すように、電源電圧ＶＤＤをＲＣ積分回路８３で積分することによって簡単に生成することが可能である。
【００６４】
このように、図１１の回路にさらにリセット回路８１を付加し、このリセット回路８１に対して電源電圧ＶＤＤよりも遅れたタイミングで立ち上がるリセット信号Ｒｅｓｅｔを与えるようにすることにより、電源立ち上げ時のＣＭＯＳラッチセル７０内の初期値を決定することができる。このリセット動作により、本例の場合は、図１３のタイミングチャートから明らかなように、電源立ち上げ時の初期状態でノード▲２▼の電位が“Ｈ”レベルとなり、出力信号ｏｕｔが“Ｌ”レベルとなる。
【００６５】
図１５は、レベルシフト回路の第２実施例を示す回路図である。この第２実施例に係るレベルシフト回路は、各々のゲートおよびドレインが共通に接続されたＮＭＯＳトランジスタＱｎ２１およびＰＭＯＳトランジスタＱｐ２１からなるＣＭＯＳインバータ８５と、各々のゲートおよびドレインが共通に接続されたＮＭＯＳトランジスタＱｎ２２およびＰＭＯＳトランジスタＱｐ２２からなるＣＭＯＳインバータ８６とが、電源ＶＤＤとグランドとの間に互いに並列に接続されてなるＣＭＯＳラッチセル８４を基本回路とした構成となっている。
【００６６】
このＣＭＯＳラッチセル８４において、ＣＭＯＳインバータ８５の入力端（即ち、ＭＯＳトランジスタＱｎ２１，Ｑｐ２１のゲート共通接続点）と、ＣＭＯＳインバータ８６の出力端（即ち、ＭＯＳトランジスタＱｎ２２，Ｑｐ２２のドレイン共通接続点）とが接続され、さらにＣＭＯＳインバータ８６の入力端（即ち、ＭＯＳトランジスタＱｎ２２，Ｑｐ２２のゲート共通接続点）とＣＭＯＳインバータ８５の出力端（即ち、ＭＯＳトランジスタＱｎ２１，Ｑｐ２１のドレイン共通接続点）とが接続されている。
【００６７】
また、ＣＭＯＳインバータ８５の入力端と第１回路入力端子８７との間に抵抗素子Ｒ２１が、ＣＭＯＳインバータ８６の入力端と第２回路入力端子８８との間に抵抗素子Ｒ２２がそれぞれ接続されている。ＣＭＯＳインバータ８６の入力端と第１回路出力端子８９との間にインバータ９１が、ＣＭＯＳインバータ８５の入力端と第２回路出力端子９０との間にインバータ９２がそれぞれ接続されている。
【００６８】
上記構成の第２実施例に係るレベルシフト回路において、第１回路入力端子８７には例えば３Ｖ程度の振幅Ｖｐの信号ｉｎ１が入力され、第２回路入力端子８８には入力信号ｉｎ１の反転の信号ｉｎ２が入力されるものとする。
【００６９】
ここで、例えば、入力信号ｉｎ１が論理“１”、入力信号ｉｎ２が論理“０”の場合の回路動作を例にとると、ＣＭＯＳラッチセル８４において、ＮＭＯＳトランジスタＱｎ２１がオン状態となるため、電源ＶＤＤ→ＰＭＯＳトランジスタＱｐ２１→ＮＭＯＳトランジスタＱｎ２１→グランドの経路で電流が流れ、同時にＰＭＯＳトランジスタＱｐ２２がオン状態となるため、電源ＶＤＤ→ＰＭＯＳトランジスタＱｐ２２→抵抗素子Ｒ２１→第２回路入力端子８７の経路で電流が流れる。
【００７０】
このとき、抵抗素子Ｒ２１で電圧降下が生じ、その電圧降下分だけＣＭＯＳインバータ８５の入力端の電位が上昇する。すなわち、ＣＭＯＳインバータ８５の入力電位は、大きくＤＣシフトする。一方、ＣＭＯＳインバータ８６の入力電位は、ＰＭＯＳトランジスタＱｐ２１から流れ出る電流が少ないため、ほとんどＤＣシフトしない。
【００７１】
これにより、ＣＭＯＳインバータ８５，８６の各入力端では入力信号ｉｎ１，ｉｎ２の振幅差よりも大きな振幅差が得られることになる。そして、ＣＭＯＳインバータ８６の入力端の電位はインバータ９１で反転されて第１回路出力端子８９からＶＤＤの振幅の出力信号ｏｕｔとして導出され、ＣＭＯＳインバータ８５の入力端の電位はインバータ９２で反転されて第２回路出力端子９０から出力信号ｏｕｔの反転信号ｘｏｕｔとして導出される。
【００７２】
上述した回路動作により、第１実施例に係るレベルシフトレジスタ回路の回路動作の場合と同様に、振幅Ｖｐが例えば３Ｖの入力信号ｉｎ１，ｉｎ２が電源電圧ＶＤＤの振幅の出力信号ｏｕｔ，ｘｏｕｔにレベルシフトされて導出されることになる。また、入力信号ｉｎ１が論理“０”、入力信号ｉｎ２が論理“０”のときには、上述した動作と全く逆の動作によってレベルシフトが行われることになる。
【００７３】
なお、第２実施例に係るレベルシフト回路の場合にも、入力信号ｉｎ２の代わりに、０Ｖから電源電圧ＶＤＤまでの範囲内の任意の直流電圧を、その判別の基準電圧Ｖｒｅｆとして用いることが可能であり、また非反転と反転の２つの出力信号ｏｕｔ，ｘｏｕｔのうちのいずれか一方のみを導出する構成とすることが可能である。
【００７４】
図１６は、第２実施例に係るレベルシフト回路の変形例を示す回路図であり、図中、図１５と同等部分には同一符号を付して示している。この変形例に係るレベルシフト回路では、図１５の抵抗素子Ｒ２１，Ｒ２２として、各ゲートが電源ＶＤＤに接続されたＮＭＯＳトランジスタＱｎ２３，Ｑｎ２４を用いた構成となっている。このように、抵抗素子Ｒ２１，Ｒ２２をトランジスタで実現した場合にも、その回路の動作は図１５の回路の場合と同じである。また、この図１６の回路についても、図１１や図１２の変形例と同様の変形が可能である。
【００７５】
次に、水平シフトレジスタ１２１，１３１の具体的な構成について説明する。
図１７は、水平シフトレジスタ１２１，１３１の構成の一例を示すブロック図である。
【００７６】
ここでは、簡単のために、転送段が３段のシフトレジスタの例を示している。
すなわち、３個のＤ‐ＦＦ（フリップフロップ）９３-1，９３-2，９３-3が縦続接続されている。そして、初段のＤ‐ＦＦ９３-1のＤ（データ）入力側にレベルシフト回路９４が設けられ、また各段のＤ‐ＦＦ９３-1，９３-2，９３-3の各ＣＫ（クロック）入力側にそれぞれレベルシフト回路９５-1，９５-2，９５-3が設けられている。
【００７７】
レベルシフト回路９４は、例えば３Ｖ程度の振幅の互いに逆相のスタート信号ＳＴ，ＸＳＴを電源電圧ＶＤＤの振幅の信号にレベルシフトし、これを初段のＤ‐ＦＦ９３-1のＤ入力として与えるためのものである。レベルシフト回路９５-1，９５-2，９５-3は、例えば３Ｖ程度の振幅の互いに逆相のクロック信号ＣＫ，ＸＣＫを電源電圧ＶＤＤの振幅の信号にレベルシフトし、これを各段のＤ‐ＦＦ９３-1，９３-2，９３-3の各ＣＫ入力として与えるためのものである。
【００７８】
上記構成の水平シフトレジスタ１２１，１３１において、レベルシフト回路９４，９５-1，９５-2，９５-3として、例えば、図１１に示した構成のレベルシフト回路を用いている。そして、レベルシフト回路９４には、スタート信号ＳＴ，ＸＳＴが入力信号ｉｎ１，ｉｎ２として入力され、電源電圧ＶＤＤがコントロール信号ＣＮＴＬとして入力される。すなわち、レベルシフト回路９４は、コントロール信号ＣＮＴＬが電源電圧ＶＤＤであることにより、当該回路は常時アクティブの状態にあるため、レベルシフタとしてのみ機能することになる。
【００７９】
一方、レベルシフト回路９５-1，９５-2，９５-3には、クロック信号ＣＫ，ＸＣＫが入力信号ｉｎ１，ｉｎ２として入力され、自段のシフトパルス（Ｑ出力）と前段のシフトパルス（自段のＤ入力）を２入力とするＯＲゲート９６-1，９６-2，９６-3の各出力がコントロール信号ＣＮＴＬとして入力される。すなわち、レベルシフト回路９５-1，９５-2，９５-3は、自段のＤ‐ＦＦ９３-1，９３-2，９３-3がシフト動作を行うときにのみ、即ち低電圧振幅のクロック信号ＣＫ，ＸＣＫを転送に必要なときにのみレベルシフトを行い、それ以外のときにはクロック信号ＣＫ，ＸＣＫをラッチして転送させないようにするラッチ兼用型として機能することになる。
【００８０】
このように、水平シフトレジスタ１２１，１３１において、レベルシフト回路９４，９５-1，９５-2，９５-3として、図１１に示した構成のレベルシフト回路を用いることにより、当該レベルシフト回路は低電圧振幅のスタート信号ＳＴ，ＸＳＴやクロック信号ＣＫ，ＸＣＫに対して安定したレベルシフト動作を高速にて実現できるため、Ｄ‐ＦＦ９３-1，９３-2，９３-3を閾値Ｖｔｈが大きいデバイス、例えばＴＦＴを用いて構成した場合であっても、安定した高速転送動作を実現できることになる。
【００８１】
なお、本例では、レベルシフト回路９４，９５-1，９５-2，９５-3として、図１１に示した構成のレベルシフト回路を用いるとしたが、これに限られるものではなく、図７、図１０、図１２、図１５または図１６に示した構成のレベルシフト回路を用いることも可能であり、上記の場合と同様の作用効果を得ることができる。
【００８２】
上述したように、駆動回路一体型液晶表示装置において、水平駆動系１２，１３の水平シフトレジスタ１２１，１３１として上記構成のシフトレジスタ、即ち小面積で実現でき、低消費電力のシフトレジスタを用いることにより、水平シフトレジスタ１２１，１３１を含む水平駆動系１２，１３や垂直駆動系１４などの駆動回路を、有効画素領域１１と同一基板上に作成する際に、当該駆動回路を配する有効画素領域１１の周辺領域（額縁）を狭くできるとともに、低消費電力の駆動回路一体型液晶表示装置を実現できる。
【００８３】
しかも、上記構成のシフトレジスタの場合には、先述したことから明らかなように、閾値Ｖｔｈが大きいデバイス、例えばＴＦＴを用いた回路であっても、安定した高速転送動作を実現できるという利点もある。
【００８４】
次に、第１，第２の水平駆動系１２，１３のサンプリング＆第１ラッチ回路１２２，１３２として用いるサンプリングラッチ回路の具体的な構成について説明する。
【００８５】
図１８は、サンプリングラッチ回路の第１実施例を示す回路図である。この第１実施例に係るサンプリングラッチ回路は、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ３１およびＰＭＯＳトランジスタＱｐ３１からなるＣＭＯＳインバータ１０１と、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ３２およびＰＭＯＳトランジスタＱｐ３２からなるＣＭＯＳインバータ１０２とが、電源電圧ＶＤＤの電源ライン１０７とグランドとの間に互いに並列に接続されてなる比較器構成のＣＭＯＳラッチセル１００を基本構成としている。
【００８６】
このＣＭＯＳラッチセル１００において、ＣＭＯＳインバータ１０１の入力端（即ち、ＭＯＳトランジスタＱｎ３１，Ｑｐ３１のゲート共通接続点）と、ＣＭＯＳインバータ１０２の出力端（即ち、ＭＯＳトランジスタＱｎ３２，Ｑｐ３２のドレイン共通接続点）とが接続され、さらにＣＭＯＳインバータ１０２の入力端（即ち、ＭＯＳトランジスタＱｎ３２，Ｑｐ３２のゲート共通接続点）とＣＭＯＳインバータ１０１の出力端（即ち、ＭＯＳトランジスタＱｎ３１，Ｑｐ３１のドレイン共通接続点）とが接続されている。
【００８７】
また、ＣＭＯＳインバータ１０１の入力端と第１回路入力端子１０３との間にスイッチ１０５が、ＣＭＯＳインバータ１０２の入力端と第２回路入力端子１０４との間にスイッチ１０６がそれぞれ接続されている。さらに、ＣＭＯＳラッチセル１００の電源側、即ちノードＡと電源ライン１０７との間にも、スイッチ１０８が接続されている。
【００８８】
スイッチ１０５，１０６はサンプリング端子１０９から入力されるサンプリングパルスＳＰによって直接スイッチング制御され、スイッチ１０８はインバータ１１０を経たサンプリングパルスＳＰの反転パルスによってスイッチング制御される。また、ＣＭＯＳインバータ１０２の入力端であるノード▲２▼と第１回路出力端子１１１との間にインバータ１１３が、ＣＭＯＳインバータ１０１の入力端であるノード▲１▼と第２回路出力端子１１２との間にインバータ１１４がそれぞれ接続されている。
【００８９】
上記構成の第１実施例に係るサンプリングラッチ回路において、第１回路入力端子１０３には例えば３Ｖ程度の振幅Ｖｐの信号ｉｎ１が入力され、第２回路入力端子１０４には０Ｖ以上Ｖｐ以下の電圧範囲内の任意の直流電圧（基準電圧Ｖｒｅｆ）が信号ｉｎ２として入力されるものとする。
【００９０】
ここで、図１９のタイミングチャートを用いて回路動作を説明するに、サンプリング端子１０９からアクティブ“Ｈ”のサンプリングパルスＳＰが入力されると、スイッチ１０５，１０６がオン（閉）状態となり、これにより入力信号ｉｎ１，ｉｎ２は、ＣＭＯＳラッチセル１００のノード▲１▼，▲２▼に伝達される。このとき同時に、サンプリングパルスＳＰの反転パルスによってスイッチ１０８がオフ（開）状態となるため、ＣＭＯＳラッチセル１００の電源側（ノードＡ）が電源ライン１０７と切り離される。
【００９１】
次に、サンプリングパルスＳＰが消滅すると、ＣＭＯＳラッチセル１００のノード▲１▼，▲２▼が第１，第２回路入力端子１０３，１０４と分断され、同時にＣＭＯＳラッチセル１００の電源側が電源ライン１０７に接続される。この瞬間のノード▲１▼，▲２▼の電圧に応じた比較処理がＣＭＯＳラッチセル１００によって行われ、かつラッチ動作が始まる。最終的に、ノード▲１▼はサンプリングパルスＳＰの消滅した瞬間の入力信号ｉｎ１の極性にしたがって電源電圧ＶＤＤもしくは０Ｖにラッチされることになる。このときノード▲２▼には、その逆極性の電圧がラッチされる。
【００９２】
以上の回路動作により、振幅Ｖｐが例えば３Ｖ程度の入力信号ｉｎ１のデータが、サンプリングパルスＳＰに同期してサンプリングされ、かつノード▲１▼に電源電圧ＶＤＤの振幅のデータとしてラッチされる。そして、ノード▲２▼のラッチデータは、インバータ１１３で反転されて第１回路出力端子１１１から出力信号ｏｕｔとして導出され、ノード▲１▼のラッチデータは、インバータ１１４で反転されて第２回路出力端子１１２から出力信号ｏｕｔの反転信号ｘｏｕｔとして導出される。
【００９３】
上述したように、比較器構成のＣＭＯＳラッチセル１００を基本構成とし、このＣＭＯＳラッチセル１００の２つの入力部（ノード▲１▼，▲２▼）と、２つの入力信号源（第１，第２回路入力端子１０３，１０４）との間にそれぞれスイッチ１０５，１０６を接続するとともに、ＣＭＯＳラッチセル１００の電源側（ノードＡ）と電源ライン１０７との間にもスイッチ１０８を接続し、スイッチ１０５，１０６とスイッチ１０８とを相補的にスイッチング制御することにより、スイッチ１０５，１０６による入力信号ｉｎ１，ｉｎ２のサンプリング期間にはＣＭＯＳラッチセル１００に電流が流れず、したがって動作時に流れる直流電流は極めて僅かであるため、本サンプリングラッチ回路での消費電力を低減できる。
【００９４】
また、サンプリング期間が終了し、ＣＭＯＳラッチセル１００にスイッチ１０８を通して電源電圧ＶＤＤが供給された瞬間には、振幅Ｖｐが例えば３Ｖ程度の入力信号ｉｎ１のデータが電源電圧ＶＤＤの振幅のデータとしてラッチされることになるため、ＴＦＴのような閾値Ｖｔｈの大きなデバイスを用いて構成した回路の場合であっても、安定したサンプリング＆ラッチ動作を実現できる。しかも、ＣＭＯＳラッチセル１００の基本回路に対してスイッチ１０５，１０６，１０８等を付加するだけで構成できるため、非常に少ない素子数にて小面積でレベルシフト機能を持つサンプリングラッチ回路を実現できる。
【００９５】
なお、本実施例に係るサンプリングラッチ回路においては、入力信号ｉｎ２として、０≦Ｖｒｅｆ≦Ｖｐの範囲の直流電圧（基準電圧）Ｖｒｅｆを入力するとしたが、入力信号ｉｎ１の論理を判別することができれば良い訳であるから、必ずしも直流電圧である必要はなく、図２０のタイミングチャートに示すように、入力信号ｉｎ１の反転信号を、その判別の基準信号として用いるようにすることも可能である。この場合には、０≦Ｖｒｅｆ≦Ｖｐの範囲の直流電圧を基準電圧とする場合よりも、入力信号ｉｎ１の論理判別のマージンを大きくとれる利点がある。
【００９６】
また、図１８の回路例では、非反転と反転の２つの出力信号ｏｕｔ，ｘｏｕｔを導出する構成となっているが、いずれか一方の出力信号のみを導出する構成であっても良い。この場合には、２つのインバータ１１３，１１４のうちの一方が不要になる。
【００９７】
図２１は、第１実施例に係るレベルシフト回路の変形例を示す回路図であり、図中、図１８と同等部分には同一符号を付して示している。この変形例に係るレベルシフト回路では、図１８の信号入力側のスイッチ１０５，１０６としてＮＭＯＳトランジスタＱｎ３３，Ｑｎ３４を用いるとともに、電源側のスイッチ１０８としてＰＭＯＳトランジスタＱｐ３３を用い、これらトランジスタの各ゲートに対してサンプリングパルスＳＰを直接印加する構成となっている。
【００９８】
このように、スイッチ１０５，１０６，１０８をトランジスタで実現した場合にも、その回路の動作は図１８の回路の場合と同じである。また、タイミング例についても図１９および図２０と同じである。なお、本変形例では、スイッチ１０５，１０６をＮＭＯＳ、スイッチ１０８をＰＭＯＳで実現しているが、サンプリングパルスＳＰがアクティブ“Ｌ”の場合には、その極性は逆になることは明らかである。
【００９９】
図２２は、サンプリングラッチ回路の第２実施例を示す回路図である。この第２実施例に係るサンプリングラッチ回路は、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ４１およびＰＭＯＳトランジスタＱｐ４１からなるＣＭＯＳインバータ１５１と、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ４２およびＰＭＯＳトランジスタＱｐ４２からなるＣＭＯＳインバータ１５２とが、電源ライン１５７とグランドとの間に互いに並列に接続されてなる比較器構成のＣＭＯＳラッチセル１５０を基本構成としている。
【０１００】
このＣＭＯＳラッチセル１５０において、ＣＭＯＳインバータ１５１の入力端（即ち、ＭＯＳトランジスタＱｎ４１，Ｑｐ４１のゲート共通接続点）と、ＣＭＯＳインバータ１５２の出力端（即ち、ＭＯＳトランジスタＱｎ４２，Ｑｐ４２のドレイン共通接続点）とが接続され、さらにＣＭＯＳインバータ１５２の入力端（即ち、ＭＯＳトランジスタＱｎ４２，Ｑｐ４２のゲート共通接続点）とＣＭＯＳインバータ１５１の出力端（即ち、ＭＯＳトランジスタＱｎ４１，Ｑｐ４１のドレイン共通接続点）とが接続されている。
【０１０１】
また、ＣＭＯＳインバータ１５１の入力端と第１回路入力端子１５３との間にスイッチ１５５が、ＣＭＯＳインバータ１５２の入力端と第２回路入力端子１５４との間にスイッチ１５６がそれぞれ接続されている。さらに、ＣＭＯＳラッチセル１５０の電源側、即ちノードＡと電源ライン１５７との間にも、スイッチ１５８が接続されている。スイッチ１５５，１５６はサンプリング端子１５９から入力されるサンプリングパルスＳＰによって直接スイッチング制御され、スイッチ１５８はインバータ１６０を経たサンプリングパルスＳＰの反転パルスによってスイッチング制御される。
【０１０２】
また、ＣＭＯＳインバータ１５２の入力端であるノード▲２▼と第１回路出力端子１６１との間にインバータ１６３が、ＣＭＯＳインバータ１５１の入力端であるノード▲１▼と第２回路出力端子１６２との間にインバータ１６４がそれぞれ接続されている。インバータ１６３は、各ゲートおよびドレインがそれぞれ共通に接続され、かつノードＡとグランドとの間に接続されたＰ，ＮＭＯＳトランジスタＱｐ４３，Ｑｎ４３からなるＣＭＯＳインバータ構成となっている。インバータ１５４も同様に、各ゲートおよびドレインがそれぞれ共通に接続され、かつノードＡとグランドとの間に接続されたＰ，ＮＭＯＳトランジスタＱｐ４４，Ｑｎ４４からなるＣＭＯＳインバータ構成となっている。
【０１０３】
上記構成の第２実施例に係るサンプリングラッチ回路において、第１回路入力端子１５３には例えば３Ｖ程度の振幅Ｖｐの信号ｉｎ１が入力され、第２回路入力端子１５４には０Ｖ以上Ｖｐ以下の範囲内の任意の直流電圧が信号ｉｎ２として入力されるものとする。この第２実施例に係るサンプリングラッチ回路の回路動作については、第１実施例に係るサンプリングラッチ回路のそれと基本的に同じである。
【０１０４】
すなわち、サンプリング端子１５９からアクティブ“Ｈ”のサンプリングパルスＳＰが入力されると、スイッチ１５５，１５６がオン（閉）状態となり、これにより入力信号ｉｎ１，ｉｎ２は、ＣＭＯＳラッチセル１５０のノード▲１▼，▲２▼に伝達される。このとき同時に、サンプリングパルスＳＰの反転パルスによってスイッチ１５８がオフ（開）状態となるため、ＣＭＯＳラッチセル１５０の電源側が電源ライン１５７と切り離される。
【０１０５】
次に、サンプリングパルスＳＰが消滅すると、ＣＭＯＳラッチセル１５０のノード▲１▼，▲２▼が第１，第２回路入力端子１５３，１５４と分断され、同時にＣＭＯＳラッチセル１５０の電源側が電源ライン１５７に接続される。この瞬間のノード▲１▼，▲２▼の電圧に応じた比較処理がＣＭＯＳラッチセル１５０によって行われ、かつラッチ動作が始まる。最終的に、ノード▲１▼はサンプリングパルスＳＰの消滅した瞬間の入力信号ｉｎ１の極性にしたがって電源電圧ＶＤＤもしくは０Ｖにラッチされることになる。このときノード▲２▼には、その逆極性の電圧がラッチされる。
【０１０６】
以上の回路動作により、振幅Ｖｐが例えば３Ｖ程度の入力信号ｉｎ１のデータが、サンプリングパルスＳＰに同期してサンプリングされ、かつノード▲１▼に電源電圧ＶＤＤの振幅のデータとしてラッチされる。そして、ノード▲２▼のラッチデータは、インバータ１６３で反転されて第１回路出力端子１６１から出力信号ｏｕｔとして導出され、ノード▲１▼のラッチデータは、インバータ１６４で反転されて第２回路出力端子１６２から出力信号ｏｕｔの反転信号ｘｏｕｔとして導出される。
【０１０７】
この第２実施例に係るサンプリングラッチ回路の構成によれば、先述した第１実施例に係るサンプリングラッチ回路による作用効果に加えて、ＣＭＯＳインバータ１６３，１６４に対する電源供給についてもＣＭＯＳラッチセル１５０と同様にスイッチング制御することにより、ＣＭＯＳインバータ１６３，１６４に流れる不要な電流を削減できるため、本サンプリングラッチ回路での消費電力をさらに低減できる。
【０１０８】
なお、第２実施例に係るサンプリングラッチ回路の場合にも、図２１に示した第１実施例の変形例の場合のように、スイッチ１５５，１５６，１５８をトランジスタで実現可能であり、また入力信号ｉｎ２として入力信号ｉｎ１の反転信号を用いたり、非反転と反転の２つの出力信号ｏｕｔ，ｘｏｕｔのうちのいずれか一方のみを導出する構成とすることも可能である。
【０１０９】
上述したように、駆動回路一体型液晶表示装置において、第１，第２の水平駆動系１２，１３のサンプリング＆第１ラッチ回路１２２，１３２として上記構成の第１，第２実施例に係るサンプリングラッチ回路、即ち小面積で実現でき、低消費電力のサンプリングラッチ回路を用いることにより、当該サンプリングラッチ回路を含む第１，第２の水平駆動系１２，１３や垂直駆動系１４などの駆動回路を、有効画素領域１１と同一基板上に作成する際に、当該駆動回路を配する有効画素領域１１の額縁を狭くできるとともに、低消費電力の駆動回路一体型液晶表示装置を実現できる。
【０１１０】
しかも、上記構成のサンプリングラッチ回路の場合には、先述したことから明らかなように、閾値Ｖｔｈが大きいデバイス、例えばＴＦＴを用いた回路であっても、安定したサンプリング＆ラッチ動作を実現できるという利点もある。
【０１１１】
図２３は、上記構成のサンプリングラッチ回路を用いて構成されるサンプリング＆第１ラッチ回路の具体的な構成の一例を示すブロック図であり、例えば３ビットのデジタルデータｂ０，ｂ１，ｂ２を入力とする場合を示す。ここでは、第１の水平駆動系１２側のサンプリング＆第１ラッチ回路１２２を示すが、第２の水平駆動系１３側のサンプリング＆第１ラッチ回路１３２についても、その構成は全く同じである。
【０１１２】
図２３から明らかなように、デジタルデータｂ０，ｂ１，ｂ２の各ビットごとにサンプリングラッチ回路１２２-1，１２２-2，１２２-3が設けられている。これらサンプリングラッチ回路１２２-1，１２２-2，１２２-3には、入力信号ｉｎ１としてデジタルデータｂ０，ｂ１，ｂ２の各ビットデータが入力され、入力信号ｉｎ２として基準電圧（直流電圧）Ｖｒｅｆが各回路に共通に入力される。そして、水平シフトレジスタ１２１から出力されるサンプリングパルスＳＰにしたがって、低電圧振幅のデータ信号ｂ０，ｂ１，ｂ２のサンプリングを行うようになっている。
【０１１３】
このサンプリングラッチ回路１２２-1，１２２-2，１２２-3の各々においてサンプリングされた信号は、ＴＦＴ回路に必要な高電圧振幅の信号にレベルシフトされかつラッチされる。そして、このラッチされた高電圧振幅の信号は、サンプリングラッチ回路１２２-1，１２２-2，１２２-3と同様にデジタルデータの各ビットごとに設けられた次段の第２ラッチ回路１２３-1，１２３-2，１２３-3により線順次処理され、図示せぬレベルシフト１２４（図１参照）を経た後、ＤＡコンバータ１２５を通して有効画素領域１１の対応するコラム線に出力される。
【０１１４】
ここで、サンプリングラッチ回路１２２-1，１２２-2，１２２-3は非常に小面積の中に納め得ることが要求される。１つのサンプリングラッチユニットに割り当てられる水平方向の長さは、図１に示す駆動回路一体型液晶表示装置の構成では、ドットピッチ／ビット数となり、極めて短い。したがって、この条件を満足できるサンプリングラッチ回路１２２-1，１２２-2，１２２-3として、小面積で実現できる上記各実施例に係るサンプリングラッチ回路が非常に有効なものとなる。
【０１１５】
なお、図２３の回路例では、入力信号ｉｎ２として基準電圧（直流電圧）Ｖｒｅｆを各回路に共通に入力する構成となっているが、第１実施例に係るサンプリングラッチ回路においても説明したように、図２４に示すように、各サンプリングラッチ回路１２２-1，１２２-2，１２２-3ごとに、データ信号ｂ０，ｂ１，ｂ２の反転信号ｘｂ０，ｘｂ１，ｘｂ２を入力することも可能である。
【０１１６】
図２５は、図２４の変形例を示すブロック図であり、図中、図２４と同等部分には同一符号を付して示している。この変形例では、各サンプリングラッチ回路１２２-1，１２２-2，１２２-3の電源側のスイッチ（図１８のスイッチ１０８、図２２のスイッチ１５８に相当）を各回路１２２-1，１２２-2，１２２-3間で共用し、このスイッチを例えばＰＭＯＳトランジスタＱｐ４５で実現した構成となっている。
【０１１７】
上記の構成によれば、デジタルデータが例えば３ビットの場合には、電源側のスイッチを２個削減できることになるため、回路のさらなる小面積化が可能となる。また、図２３の回路例の場合と同様に、反転信号ｘｂ０，ｘｂ１，ｘｂ２に代えて、直流電圧の基準電圧Ｖｒｅｆを各サンプリングラッチ回路１２２-1，１２２-2，１２２-3に共通の入力信号ｉｎ２としても良い。
【０１１８】
次に、第１，第２の水平駆動系１２，１３の第２ラッチ回路１２３，１３３として用いるラッチ回路の具体的な構成について説明する。
【０１１９】
図２６は、ラッチ回路の第１実施例を示す回路図である。この第１実施例に係るラッチ回路は、各々のゲートおよびドレインがそれぞれ共通に接続されたＮチャネルＭＯＳトランジスタＱｎ５１およびＰチャネルＭＯＳトランジスタＱｐ５１からなるＣＭＯＳインバータ１７１と、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ５２およびＰＭＯＳトランジスタＱｐ５２からなるＣＭＯＳインバータ１７２とが、互いに並列に接続されてなるＣＭＯＳラッチセル１７０を基本構成としている。
【０１２０】
このＣＭＯＳラッチセル１７０において、ＣＭＯＳインバータ１７１の入力端（即ち、ＭＯＳトランジスタＱｎ５１，Ｑｐ５１のゲート共通接続点）と、ＣＭＯＳインバータ１７２の出力端（即ち、ＭＯＳトランジスタＱｎ５２，Ｑｐ５２のドレイン共通接続点）とが接続され、さらにＣＭＯＳインバータ１７２の入力端（即ち、ＭＯＳトランジスタＱｎ５２，Ｑｐ５２のゲート共通接続点）とＣＭＯＳインバータ１７１の出力端（即ち、ＭＯＳトランジスタＱｎ５１，Ｑｐ５１のドレイン共通接続点）とが接続されている。
【０１２１】
ＣＭＯＳインバータ１７１の入力端と第１回路入力端子１７３との間にスイッチ１７５が接続され、ＣＭＯＳインバータ１７２の入力端と第２回路入力端子１７４との間にスイッチ１７６が接続されている。また、ＣＭＯＳインバータ１７２の出力端は第１回路出力端子１７７に、ＣＭＯＳインバータ１７１の出力端は第２回路出力端子１７８にそれぞれ接続されている。そして、これら回路出力端子１７７，１７８を通して互いに逆極性（逆相）の２つの出力信号ｏｕｔ１，ｏｕｔ２が導出される。
【０１２２】
このＣＭＯＳラッチセル１７０の正電源側、即ちノードＡは正の電源電圧ＶＤＤの電源ライン１７９に直接接続されている。また、負電源側、即ちノードＢはスイッチ１８０を介して負電源側電圧（例えば、グランドレベル）ＶＳＳ１の電源ライン１８２に接続されるとともに、スイッチ１８１を介して電源電圧ＶＳＳ１よりも低い電源電圧（負電源電圧）ＶＳＳ２の電源ライン１８３に接続されている。
【０１２３】
スイッチ１８０はスイッチ１７５，１７６と共に、図示せぬ制御回路から入力端子１８４に入力されるアウトプットイネーブルパルスｏｅ１によってスイッチング制御される。一方、スイッチ１８１は、上記制御回路から入力端子１８５に入力されるアウトプットイネーブルパルスｏｅ２によってスイッチング制御される。
【０１２４】
上記構成の第１実施例に係るラッチ回路において、第１回路入力端子１７３にはＶＤＤ〜ＶＳＳ１の振幅を持つ信号ｉｎ１が入力され、第２回路入力端子１７４には入力信号ｉｎ１の反転信号ｉｎ２が入力されるものとする。ここで、第１実施例に係るラッチ回路の回路動作について、図２７のタイミングチャートを用いて説明する。
【０１２５】
先ず、アクティブ“Ｈ”のアウトプットイネーブルパルスｏｅ１が入力端子１７４に入力されると、これに応答してスイッチ１７５，１７６がオン（閉）状態となって入力信号ｉｎ１，ｉｎ２をサンプリングし、ＣＭＯＳラッチセル１７０へ伝達する。これにより、入力信号ｉｎ１，ｉｎ２は、ＶＤＤ〜ＶＳＳ１の振幅で一旦ＣＭＯＳラッチセル１７０にラッチされる。
【０１２６】
このラッチ動作の期間では、スイッチ１８０がアウトプットイネーブルパルスｏｅ１に応答してオン状態にある一方、アウトプットイネーブルパルスｏｅ２がアウトプットイネーブルパルスｏｅ１の逆極性（“Ｌ”レベル）にあることから、スイッチ１８１がオフ（開）状態にあるため、ＣＭＯＳラッチセル１７０の負電源側は電源電圧ＶＳＳ１の電源ライン１７２に接続されることになる。
【０１２７】
次に、アウトプットイネーブルパルスｏｅ１が“Ｌ”レベルに遷移するとともに、アウトプットイネーブルパルスｏｅ２が“Ｈ”レベルに遷移することによって出力動作の期間に移行する。この期間では、スイッチ１８０がオフ状態、スイッチ１８１がオン状態となるため、ＣＭＯＳラッチセル１７０の負電源側は電源電圧ＶＳＳ２の電源ライン１８３に接続されることになる。
【０１２８】
これにより、ＣＭＯＳラッチセル１７０において、それまでＶＤＤ〜ＶＳＳ１の振幅でラッチされていた信号が、ＶＤＤ〜ＶＳＳ２の振幅を持つことになる。
そして、このＶＤＤ〜ＶＳＳ２の振幅の信号が信号ｏｕｔ１，ｏｕｔ２として出力されることになる。その結果、ＶＤＤ〜ＶＳＳ１の振幅を持つ信号ｉｎ１，ｉｎ２をサンプリングラッチし、ＶＤＤ〜ＶＳＳ２の振幅を持つ信号ｏｕｔ１，ｏｕｔ２にレベル変換（レベルシフト）することができる。
【０１２９】
上述したように、第１実施形態に係るラッチ回路では、ＣＭＯＳラッチセル１７０を基本構成とし、レベルシフト機能を持つラッチ回路において、ＣＭＯＳラッチセル１７０の負電源側にＶＳＳ１電源とＶＳＳ２電源を選択する２つのスイッチ１８０，１８１を設け、これらスイッチ１８０，１８１をＣＭＯＳラッチセル１７０のラッチ動作および出力動作の各期間に応じてスイッチング制御することにより、ＣＭＯＳラッチセル１７０がラッチ動作の期間ではＶＳＳ１電源で動作し、出力動作の期間ではＶＳＳ２電源で動作することになる。
【０１３０】
これにより、ＶＳＳ１／ＶＳＳ２の電源に流れる電流を抑制することができ、特に出力負荷を充電するための充電電流の多くはＶＤＤ電源からＶＳＳ１電源に向かって流れるため、ＶＳＳ２電源に流れる電流が非常に少ない。しかも、少ない回路素子数でラッチ動作およびレベルシフト動作を実現できるとともに、低電圧振幅の信号で強制的に高電圧振幅の信号用のラッチを書き換える必要がなく、前段の信号バッファのサイズが小さくて済むため、小面積化のレベルシフト機能付きラッチ回路を実現できる。
【０１３１】
図２８に、別のタイミング例を示す。図２８のタイミング例では、アウトプットイネーブルパルスｏｅ２の立ち下がりがアウトプットイネーブルパルスｏｅ１の立ち上がりよりも若干早く、アウトプットイネーブルパルスｏｅ２の立ち上がりがアウトプットイネーブルパルスｏｅ１の立ち下がりよりも若干遅くなっている。このようなタイミング関係にすることで、ＶＳＳ２電源へ流れ込む電流を確実に減らすことができる。
【０１３２】
図２９は、第１実施例に係るラッチ回路の具体例を示す回路図であり、図中、図２６と同等部分には同一符号を付して示している。この具体例に係るラッチ回路では、図２６のスイッチ１７５，１７６，１８０，１８１として、ＮＭＯＳトランジスタＱｎ５３，Ｑｎ５４，Ｑｎ５５，Ｑｎ５６を用い、トランジスタＱｎ５３，Ｑｎ５４，Ｑｎ５５の各ゲートにアウトプットイネーブルパルスｏｅ１を、トランジスタＱｎ５６のゲートにアウトプットイネーブルパルスｏｅ２をそれぞれ印加する構成となっている。
【０１３３】
このように、スイッチ１７５，１７６，１８０，１８１をトランジスタで実現した場合にも、その回路の動作は図２６の回路の場合と同じである。また、タイミング例についても図２７および図２８と同じである。なお、本具体例では、スイッチ１７５，１７６，１８０，１８１をＮＭＯＳで実現しているが、アウトプットイネーブルパルスｏｅ１，ｏｅ２がアクティブ“Ｌ”の場合には、その極性は逆になることは明らかである。
【０１３４】
図３０は、ラッチ回路の第２実施例を示す回路図である。この第２実施例に係るラッチ回路は、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ６１およびＰＭＯＳトランジスタＱｐ６１からなるＣＭＯＳインバータ１９１と、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ６２およびＰＭＯＳトランジスタＱｐ６２からなるＣＭＯＳインバータ１９２とが、互いに並列に接続されてなるＣＭＯＳラッチセル１９０を基本構成としている。
【０１３５】
このＣＭＯＳラッチセル１９０において、ＣＭＯＳインバータ１９１の入力端（即ち、ＭＯＳトランジスタＱｎ６１，Ｑｐ６１のゲート共通接続点）と、ＣＭＯＳインバータ１９２の出力端（即ち、ＭＯＳトランジスタＱｎ６２，Ｑｐ６２のドレイン共通接続点）とが接続され、さらにＣＭＯＳインバータ１９２の入力端（即ち、ＭＯＳトランジスタＱｎ６２，Ｑｐ６２のゲート共通接続点）とＣＭＯＳインバータ１９１の出力端（即ち、ＭＯＳトランジスタＱｎ６１，Ｑｐ６１のドレイン共通接続点）とが接続されている。
【０１３６】
ＣＭＯＳインバータ１９１の入力端と第１回路入力端子１９３との間にスイッチ１９５が接続され、ＣＭＯＳインバータ１９２の入力端と第２回路入力端子１９４との間にスイッチ１９６が接続されている。また、ＣＭＯＳインバータ１９２の出力端は第１回路出力端子１９７に、ＣＭＯＳインバータ１９１の出力端は第２回路出力端子１９８にそれぞれ接続されている。そして、これら回路出力端子１９７，１９８を通して互いに逆極性（逆相）の２つの出力信号ｏｕｔ１，ｏｕｔ２が導出される。
【０１３７】
このＣＭＯＳラッチセル１９０の正電源側、即ちノードＡはスイッチ１９９を介して正電源電圧ＶＤＤ１の電源ライン２０１に接続されるとともに、スイッチ２００を介して電源電圧ＶＤＤ１よりも高い電源電圧ＶＤＤ２の電源ライン２０２に接続されている。また、負電源側、即ちノードＢは負電源側電圧（例えば、グランドレベル）ＶＳＳの電源ライン２０３に直接接続されている。
【０１３８】
スイッチ１９９はスイッチ１９５，１９６と共に、図示せぬ制御回路から入力端子２０４に入力されるアウトプットイネーブルパルスｏｅ１によってスイッチング制御される。一方、スイッチ２００は、上記制御回路から入力端子２０５に入力されるアウトプットイネーブルパルスｏｅ２によってスイッチング制御される。
【０１３９】
上記構成の第２実施例に係るラッチ回路において、第１回路入力端子１９３にはＶＤＤ１〜ＶＳＳの振幅を持つ信号ｉｎ１が入力され、第２回路入力端子１９４には入力信号ｉｎ１の反転信号ｉｎ２が入力されるものとする。また、アウトプットイネーブルパルスｏｅ１，ｏｅ２としては、第１実施例に係るラッチ回路の場合と同様に、図２７または図２８のタイミング関係にあるパルスが入力される。
【０１４０】
これにより、第２実施例に係るラッチ回路では、基本的に、第１実施例に係るラッチ回路と同じ動作が行われる。すなわち、アウトプットイネーブルパルスｏｅ１がアクティブのラッチ動作の期間では、ＶＤＤ１電源のもとで動作し、ＶＤＤ１〜ＶＳＳの振幅を持つ信号ｉｎ１，ｉｎ２がスイッチ１９５，１９６を通してＣＭＯＳラッチセル１９０に同じ振幅で一旦ラッチされる。
【０１４１】
次に、アウトプットイネーブルパルスｏｅ２がアクティブの出力動作の期間では、ＣＭＯＳラッチセル１９０の正側の電源がＶＤＤ１電源からＶＤＤ２電源に切り換わるため、ＶＤＤ１〜ＶＳＳの振幅を持つ信号がＶＤＤ２〜ＶＳＳの振幅の信号にレベルシフトされ、これが出力信号ｏｕｔ１，ｏｕｔ２として導出されることになる。
【０１４２】
上述したように、第２実施例に係るラッチ回路では、ＣＭＯＳラッチセル１９０の正電源側に電源選択用の２つのスイッチ１９９，２００を設け、これらスイッチ１９９，２００をＣＭＯＳラッチセル１９０のラッチ動作および出力動作の各期間に応じてスイッチング制御することにより、ラッチ動作の期間ではＶＤＤ１電源で動作し、出力動作の期間ではＶＤＤ２電源で動作することになるため、第１実施例の場合と同様に、ＶＤＤ１／ＶＤＤ２の電源に流れる電流を抑制することができ、しかも少ない回路素子数で構成できるとともに、低電圧振幅の信号で強制的に高電圧振幅の信号用のラッチを書き換える必要がなく、前段の信号バッファのサイズが小さくて済むため、小面積化が可能となる。
【０１４３】
図３１は、ラッチ回路の第３実施例を示す回路図である。この第３実施例に係るラッチ回路は、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ７１およびＰＭＯＳトランジスタＱｐ７１からなるＣＭＯＳインバータ２１１と、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ７２およびＰＭＯＳトランジスタＱｐ７２からなるＣＭＯＳインバータ２１２とが、互いに並列に接続されてなるＣＭＯＳラッチセル２１０を基本構成としている。
【０１４４】
このＣＭＯＳラッチセル２１０において、ＣＭＯＳインバータ２１１の入力端（即ち、ＭＯＳトランジスタＱｎ７１，Ｑｐ７１のゲート共通接続点）と、ＣＭＯＳインバータ２１２の出力端（即ち、ＭＯＳトランジスタＱｎ７２，Ｑｐ７２のドレイン共通接続点）とが接続され、さらにＣＭＯＳインバータ２１２の入力端（即ち、ＭＯＳトランジスタＱｎ７２，Ｑｐ７２のゲート共通接続点）とＣＭＯＳインバータ２１１の出力端（即ち、ＭＯＳトランジスタＱｎ７１，Ｑｐ７１のドレイン共通接続点）とが接続されている。
【０１４５】
ＣＭＯＳインバータ２１１の入力端と第１回路入力端子２１３との間にスイッチ２１５が接続され、ＣＭＯＳインバータ２１２の入力端と第２回路入力端子２１４との間にスイッチ２１６が接続されている。また、ＣＭＯＳインバータ２１２の出力端は第１回路出力端子２１７に、ＣＭＯＳインバータ２１１の出力端は第２回路出力端子２１８にそれぞれ接続されている。そして、これら回路出力端子２１７，２１８を通して互いに逆極性（逆相）の２つの出力信号ｏｕｔ１，ｏｕｔ２が導出される。
【０１４６】
このＣＭＯＳラッチセル２１０の正電源側、即ちノードＡはスイッチ２１９を介して正電源電圧ＶＤＤ１の電源ライン２２１に接続されるとともに、スイッチ２２０を介して電源電圧ＶＤＤ１よりも高い電源電圧ＶＤＤ２の電源ライン２２２に接続されている。また、負電源側、即ちノードＢはスイッチ２２３を介して負電源側電圧（例えば、グランドレベル）ＶＳＳ１の電源ライン２２５に接続されるとともに、スイッチ２２４を介して電源電圧ＶＳＳ１よりも低い電源電圧（負電源電圧）ＶＳＳ２の電源ライン２２６に接続されている。
【０１４７】
スイッチ２１９，２２３はスイッチ２１５，２１６と共に、図示せぬ制御回路から入力端子２２７に入力されるアウトプットイネーブルパルスｏｅ１によってスイッチング制御される。一方、スイッチ２２０，２２４は、上記制御回路から入力端子２２８に入力されるアウトプットイネーブルパルスｏｅ２によってスイッチング制御される。
【０１４８】
上記構成の第３実施例に係るラッチ回路において、第１回路入力端子２１３にはＶＤＤ１〜ＶＳＳの振幅を持つ信号ｉｎ１が入力され、第２回路入力端子２１４には入力信号ｉｎ１の反転信号ｉｎ２が入力されるものとする。また、アウトプットイネーブルパルスｏｅ１，ｏｅ２としては、第１，第２実施例に係るラッチ回路の場合と同様に、図２７または図２８のタイミング関係にあるパルスが入力される。
【０１４９】
これにより、第３実施例に係るラッチ回路では、基本的に、第１，第２実施例に係るラッチ回路と同じ動作が行われる。すなわち、アウトプットイネーブルパルスｏｅ１がアクティブのラッチ動作の期間では、ＶＤＤ１，ＶＳＳ１の各電源のもとで動作し、ＶＤＤ１〜ＶＳＳ１の振幅を持つ信号ｉｎ１，ｉｎ２がスイッチ２１５，２１６を通してＣＭＯＳラッチセル２１０に同じ振幅で一旦ラッチされる。
【０１５０】
次に、アウトプットイネーブルパルスｏｅ２がアクティブの出力動作の期間では、ＣＭＯＳラッチセル２１０の正側の電源がＶＤＤ１電源からＶＤＤ２電源に切り換わるとともに、負側の電源がＶＳＳ１電源からＶＳＳ２電源に切り換わるため、ＶＤＤ１〜ＶＳＳ１の振幅を持つ信号がＶＤＤ２〜ＶＳＳ２の振幅の信号にレベルシフトされ、これが出力信号ｏｕｔ１，ｏｕｔ２として導出されることになる。
【０１５１】
上述したように、第３実施例に係るラッチ回路では、ＣＭＯＳラッチセル２１０の正電源側および負電源側にそれぞれ２つのスイッチ２１９，２２０およびスイッチ２２３，２２４を電源選択用として設け、これらスイッチ２１９，２２０およびスイッチ２２３，２２４をＣＭＯＳラッチセル２１０のラッチ動作および出力動作の各期間に応じてスイッチング制御することにより、ラッチ動作の期間ではＶＤＤ１，ＶＳＳ１の各電源で動作し、出力動作の期間ではＶＤＤ２，ＶＳＳ２の各電源で動作することになるため、第１，第２実施例の場合と同様に、各電源に流れる電流を抑制することができる。しかも、少ない回路素子数で構成できるとともに、低電圧振幅の信号で強制的に高電圧振幅の信号用のラッチを書き換える必要がなく、前段の信号バッファのサイズが小さくて済むため、小面積化が可能となる。
【０１５２】
なお、上記第２，第３実施例に係るラッチ回路についても、第１実施例の具体例（図２９参照）と同様に、図３０におけるスイッチ１９５，１９６，１９９，２００および図３１におけるスイッチ２１５，２１６，２１９，２２０，２２３，２２４をトランジスタで実現可能である。ただし、図３０におけるスイッチ１９９，２００および図３１におけるスイッチ２１９，２２０としては、ＰＭＯＳトランジスタが好ましく、この場合はこれらをスイッチングする信号としてアウトプットイネーブルパルスｏｅ１，ｏｅ２の各反転信号を用いることになる。
【０１５３】
また、第１，第２，第３実施例に係るラッチ回路では、互いに反転信号である２つの出力信号ｏｕｔ１，ｏｕｔ２を導出する構成としたが、いずれか一方の出力信号のみを導出する構成であっても良い。
【０１５４】
上述したように、駆動回路一体型液晶表示装置において、第１，第２の水平駆動系１２，１３の第２ラッチ回路１２３，１３３として上記構成のレベルシフト機能付きラッチ回路、即ち小面積で実現でき、低消費電力のラッチ回路を用いることにより、当該ラッチ回路を含む水平駆動系１２，１３や垂直駆動系１４などの駆動回路を、有効画素領域１１と同一基板上に作成する際に、当該駆動回路を配する有効画素領域１１の額縁を狭くできるとともに、低消費電力の駆動回路一体型液晶表示装置を実現できる。
【０１５５】
図３２は、上述した各実施例のうち、第１実施例に係るラッチ回路（図２６参照）を第２ラッチ回路１２３，１３３として用いた場合の具体的な構成の一例を示すブロック図であり、例えば３ビットのデジタルデータｂ０，ｂ１，ｂ２を入力する場合の例を示している。ここでは、第１の水平駆動系１２側の第２ラッチ回路１２３を示すが、第２の水平駆動系１３側の第２ラッチ回路１３３についても、その構成は全く同じである。
【０１５６】
図３２から明らかなように、デジタルデータｂ０，ｂ１，ｂ２の各ビットごとにサンプリングラッチ回路１２２-1，１２２-2，１２２-3が、さらにその後段にラッチ回路１２３-1，１２３-2，１２３-3がそれぞれ設けられている。サンプリングラッチ回路１２２-1，１２２-2，１２２-3は、デジタルデータｂ０，ｂ１，ｂ２の各ビットデータを入力とし、水平シフトレジスタ１２１（図１参照）から出力されるサンプリングパルスにしたがって、各入力データのサンプリングを行うようになっている。
【０１５７】
一方、ラッチ回路１２３-1，１２３-2，１２３-3には、サンプリングラッチ回路１２２-1，１２２-2，１２２-3から各サンプリングデータが供給されるとともに、外部から入力されるラッチパルスに基づいてバッファ２３０から出力されるアウトプットイネーブルパルスｏｅ１，ｏｅ２がラッチパルスとして入力され、さらに第２の電源発生回路２３１からＶＳＳ２電源が負側の第２の電源として供給される構成となっている。
【０１５８】
これにより、ラッチ回路１２３-1，１２３-2，１２３-3は、前段のサンプリングラッチ回路１２２-1，１２２-2，１２２-3の各サンプリングデータをアウトプットイネーブルパルスｏｅ１に応答してサンプリングラッチした後、データの同時化（線順次化）と次段のＤＡ変換に必要な信号振幅へのレベル変換をアウトプットイネーブルパルスｏｅ２のタイミングで行い、図示せぬレベルシフタ１２４（図１参照）でレベルシフトした後、ＤＡコンバータ１２５を通して有効画素領域１１の対応するコラム線へ出力する。
【０１５９】
このように、駆動回路一体型液晶表示装置において、第２ラッチ回路１２３，１３３として上記各実施例に係るラッチ回路を用いることにより、当該ラッチ回路ではラッチ動作／出力動作の各期間で電源を使い分けるようにしているため、第２の電源発生回路２３１に流れる電流を抑制できる。これにより、第２の電源発生回路２３１の液晶パネルへの内蔵（一体形成）化が容易になるとともに、第２ラッチ回路１２３，１３３を小面積にて実現できるため、液晶パネルの狭額縁化が可能となる。
【０１６０】
図３３は、図３２の変形例を示すブロック図であり、図中、図３２と同等部分には同一符号を付して示しているいる。この変形例では、各ラッチ回路１２３-1，１２３-2，１２３-3の負電源側のスイッチ（図２６のスイッチ１８０，１８１に相当）としてスイッチ２３２，２３３を設け、このスイッチ２３２，２３３を各回路１２３-1，１２３-2，１２３-3間で共用した構成となっている。
【０１６１】
この構成によれば、デジタルデータが例えば３ビットの例では、図２６の回路をそのまま用いた場合には、３ビットに対応した３個のラッチ回路の各々に対して負電源側のスイッチが２個、計６個の電源切り換え用のスイッチが必要であるのに対して、３個のラッチ回路に対して２個のスイッチで済み、電源切り換え用のスイッチを４個削減できることになるため、さらなる小面積化が可能となり、よって液晶パネルのより狭額縁化が実現できる。
【０１６２】
なお、本例では、第２ラッチ回路１２３，１３３として、第１実施例に係るラッチ回路を用いるとしたが、第２，第３実施例に係るラッチ回路を用いることも可能であり、同様の作用効果を得ることができる。
【０１６３】
以上、水平シフトレジスタ１２１，１３１、サンプリング＆ラッチ回路１２２，１３２、第２ラッチ回路１２３，１３３、レベルシフタ１２４，１３４およびＤＡ変換回路１２５，１３５の具体的な実施例について説明したが、これら各実施例に係る回路構成を液晶表示装置の各回路が同時に採用する必要はなく、いずれかの回路が上記各実施例に係る回路構成を採用した構成とすることも可能であり、この場合であってもＬＣＤパネルの狭額縁化に寄与できる。
【０１６４】
【発明の効果】
以上説明したように、本発明によれば、基準電圧選択型ＤＡ変換回路およびこれを搭載した駆動回路一体型液晶表示装置において、ｎビットのデータ信号の各ビットの論理に対応した極性のｎ個のアナログスイッチが互いに直列に接続されてなる２n 個の階調選択ユニットを、２n 本の基準電圧線の各々と画素部のコラム線との間にそれぞれ接続したことにより、データ信号をデコードするデコード回路と、そのデコード出力に基づいて対応する基準電圧を選択する選択スイッチとを同一トランジスタで形成可能となり、回路を構成する素子数が少なくて済むため、消費電力を増やすことなく、非常に狭幅な額縁のＬＣＤパネルを実現できることになる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る駆動回路一体型液晶表示装置のシステム構成を示すブロック図である。
【図２】有効画素領域の構成の一例を示す回路図である。
【図３】基準電圧選択型ＤＡ変換回路の基本構成図である。
【図４】基準電圧選択型ＤＡ変換回路の具体的な回路構成を示す回路図である。
【図５】単結晶シリコン・トランジスタの構造の一例を示す断面図である。
【図６】ポリシリコンＴＦＴの構造の一例を示す断面図である。
【図７】レベルシフト回路の第１実施例を示す回路図である。
【図８】第１実施例に係るレベルシフト回路の回路動作を説明するためのタイミングチャートである。
【図９】直流電圧を基準電圧とした場合のタイミングチャートである。
【図１０】第１実施例に係るレベルシフト回路の変形例を示す回路図である。
【図１１】第１実施例に係るレベルシフト回路の他の変形例を示す回路図である。
【図１２】第１実施例に係るレベルシフト回路のさらに他の変形例を示す回路図である。
【図１３】リセット回路を付加した場合の回路動作を説明するためのタイミングチャートである。
【図１４】リセット信号を生成する回路例を示す回路図である。
【図１５】レベルシフト回路の第２実施例を示す回路図である。
【図１６】第２実施例に係るレベルシフト回路の変形例を示す回路図である。
【図１７】水平シフトレジスタの構成の一例を示すブロック図である。
【図１８】サンプリングホールド回路の第１実施例を示す回路図である。
【図１９】第１実施例に係るサンプリングホールド回路の回路動作を説明するためのタイミングチャートである。
【図２０】入力信号ｉｎ１の反転信号を入力信号ｉｎ２とした場合のタイミングチャートである。
【図２１】第１実施形態に係るサンプリングホールド回路の変形例を示す回路図である。
【図２２】サンプリングホールド回路の第２実施例を示す回路図である。
【図２３】各実施例に係るサンプリングホールド回路をサンプリング＆第１ラッチ回路として用いた場合の具体的な構成の一例を示すブロック図である。
【図２４】デジタルデータの反転データを入力信号ｉｎ２とした場合の構成を示すブロック図である。
【図２５】図２４の変形例を示すブロック図である。
【図２６】ラッチ回路の第１実施例を示す回路図である。
【図２７】第１実施形態に係るラッチ回路の回路動作を説明するためのタイミングチャートである。
【図２８】第１実施形態に係るラッチ回路の回路動作の別のタイミング例を示すタイミングチャートである。
【図２９】第１実施形態に係るラッチ回路の具体例を示す回路図である。
【図３０】ラッチ回路の第２実施例を示す回路図である。
【図３１】ラッチ回路の第３実施例を示す回路図である。
【図３２】各実施形態に係るラッチ回路を第２ラッチ回路として用いた場合の具体的な構成の一例を示すブロック図である。
【図３３】図３２の変形例を示すブロック図である。
【図３４】従来例のシステム構成を示すブロック図である。
【図３５】基準電圧選択型ＤＡ変換回路の一例を示す回路図である。
【符号の説明】
１１…有効画素領域、１２，１３…第１，第２の水平駆動系、１４…垂直駆動系、２０…画素、２１…ＴＦＴ（薄膜トランジスタ）、２２…液晶セル、２３…補助容量、３０〜３７…階調選択ユニット、７０，８４，１００，１５０，１７０，１９０…ＣＭＯＳラッチセル、７１，７２，８５，８６，１０１，１０２，１５１，１５２，１７１，１７２，１９１，１９２…ＣＭＯＳインバータ、１２１，１３１…水平シフトレジスタ、１２２，１３２…サンプリング＆第１ラッチ回路（サンプリングラッチ回路）、１２３，１３３…第２ラッチ回路（ラッチ回路）、１２４，１３４…レベルシフタ（レベルシフト回路）、１２５，１３５…ＤＡ変換回路、３０１〜３０３，３１１〜３１３，３２１〜３２３，３３１〜３３３，３４１〜３４３，３５１〜３５３，３６１〜３６３，３７１〜３７３…アナログスイッチ、Ｖｒｅｆ０〜Ｖｒｅｆ７…基準電圧
【発明の属する技術分野】
本発明は、デジタルアナログ変換回路およびこれを搭載した液晶表示装置（ＬＣＤ；Liquid Crystal Display）に関し、特に基準電圧選択型のデジタルアナログ変換回路およびこのデジタルアナログ変換回路を含む駆動回路が各画素のスイッチング素子としてポリシリコンＴＦＴ（thin film transistor；薄膜トランジスタ）がマトリクス状に配列された基板上に一体形成してなるいわゆる駆動回路一体型液晶表示装置に関する。
【０００２】
【従来の技術】
デジタルインターフェース駆動回路を、ＴＦＴで画素部と同一の基板上に一体形成してなる駆動回路一体型液晶表示装置の従来例を図３４に示す。同図において、画素がマトリクス状に配列されてなる有効画素領域７０１に対して、その上下に第１，第２の水平駆動系７０２，７０３が配され、また例えば図の左側に垂直駆動系７０４が配され、ＴＦＴで有効画素領域７０１と共に同一基板（以下、ＬＣＤパネルと称す）上に一体形成された構成となっている。
【０００３】
第１の水平駆動系７０２は、水平シフトレジスタ７２１、サンプリング＆第１ラッチ回路７２２、第２ラッチ回路７２３およびＤＡ（デジタルアナログ）変換回路７２４によって構成されている。第２の水平駆動系７０３も第１の水平駆動系７０２と同様に、水平シフトレジスタ７３１、サンプリング＆第１ラッチ回路７３２、第２ラッチ回路７３３およびＤＡ変換回路７３４によって構成されている。垂直駆動系７４は、垂直シフトレジスタ７４１によって構成されている。
【０００４】
【発明が解決しようとする課題】
ここで、上記構成の駆動回路一体型液晶表示装置を作成したときに大きな問題となるのが、ＬＣＤパネル上に駆動回路を一体形成する領域面積、即ち有効画素領域７０１の周辺部の領域（以下、これを額縁と称す）の大きさである。特に、ＤＡ変換回路７２４，７３４の回路面積は、ＬＣＤパネルの額縁の大きさを決める際の重要なポイントとなる。駆動回路一体型液晶表示装置のＤＡ変換回路としては、基準電圧選択型が広く用いられる。その理由は、出力電位のばらつきが小さいためである。
【０００５】
図３５に、基準電圧選択型ＤＡ変換回路の回路構成の一例を示す。この回路例では、３ビット８階調のＤＡ変換回路構成の場合を示している。このＤＡ変換回路は、図３５から明らかなように、選択スイッチ７０５、ラッチ回路７０６およびデコード回路７０７からなる階調選択ユニット７０８-0〜７０８-7を、各階調（基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ７）ごとに設けた構成となっている。
【０００６】
しかしながら、かかる構成の基準電圧選択型ＤＡ変換回路では、各階調ごとにラッチ回路７０６およびデコード回路７０７が設けられていることから、図３５の回路構成から明らかなように、回路を構成する素子数が非常に多くなるため、多階調のＤＡ変換回路をＴＦＴで一体形成しようとすると、非常に大きな回路面積が必要となり、結果として、液晶表示装置に搭載する際に、ＬＣＤパネルの額縁が大きくなり、デバイス全体の小型化の妨げとなるという課題がある。
【０００７】
一方、回路面積の縮小化を図るために、基準電圧選択型ＤＡ変換回路にスイッチド・キャパシタを組み合わせた回路構成を採ることも考えられる。しかし、この回路構成の場合には、バッファ回路を必要とするために、バッファ回路で消費する分だけシステム全体の消費電力の増大を招くという課題がある。
【０００８】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、回路を構成する素子数が少なくて済み、しかも消費電力を増やすことなく、ＬＣＤパネルの額縁の狭幅化に寄与できるＤＡ変換回路およびこれを搭載した液晶表示装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明によるＤＡ変換回路は、ｎビット（ｎは２以上の整数）のデータ信号の各ビットの論理に対応した極性のｎ個のアナログスイッチが互いに直列に接続されてなり、かつ２n 本の基準電圧線の各々と出力線との間にそれぞれ接続された２n 個の階調選択ユニットを有する構成となっている。そして、この基準電圧選択型ＤＡ変換回路は、駆動回路一体型液晶表示装置に、その駆動回路の一部を構成するＤＡ変換回路として搭載される。
【００１０】
上記構成のＤＡ変換回路およびこれを搭載した液晶表示装置において、データ信号の各ビットの論理に対応した極性のｎ個のアナログスイッチが互いに直列に接続された構成の階調選択ユニットが、基準電圧線と画素部のコラム線との間に接続されることで、データ信号をデコードするデコード回路と、そのデコード出力に基づいて対応する基準電圧を選択する選択スイッチとを同一トランジスタで形成可能となる。したがって、その分だけ回路を構成する素子数が少なくて済むことになる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の一実施形態に係る駆動回路一体型液晶表示装置のシステム構成を示すブロック図である。図１において、画素がマトリクス状に配列されてなる有効画素領域１１に対して、その上下に第１，第２の水平駆動系１２，１３が配され、また例えば図の左側に垂直駆動系１４が配されている。
【００１２】
なお、水平駆動系については、必ずしも有効画素領域１１の上下に配置する必要はなく、上下の一方側だけの配置であっても良い。また、垂直駆動系については、図の右側の配置であっても、また左右両側の配置であっても良い。そして、第１，第２の水平駆動系１２，１３および垂直駆動系１４は、ＴＦＴ（薄膜トランジスタ）で有効画素領域１１と同一の基板（第１の基板）上に一体形成されている。この基板に対して、第２の基板（図示せず）が所定の間隔をもって対向配置されている。そして、両基板間には液晶層が保持されている。
【００１３】
第１の水平駆動系１２は、水平シフトレジスタ１２１、サンプリング＆第１ラッチ回路１２２、第２ラッチ回路１２３、レベルシフタ１２４およびＤＡ変換回路（ＤＡＣ）１２５によって構成されている。第２の水平駆動系１３も第１の水平駆動系１２と同様に、水平シフトレジスタ１３１、サンプリング＆第１ラッチ回路１３２、第２ラッチ回路１３３、レベルシフタ１３４およびＤＡ変換回路１３５によって構成されている。垂直駆動系１４は、垂直シフトレジスタ１４１によって構成されている。
【００１４】
図２に、有効画素領域１１における各画素２０の構成の一例を示す。画素２０は、スイッチング素子であるＴＦＴ２１と、このＴＦＴ２１のドレイン電極に画素電極が接続された液晶セル２２と、ＴＦＴ２１のドレイン電極に一方の電極が接続された補助容量２３とから構成されている。この画素構造において、各画素２０のＴＦＴ２１は、そのゲート電極が垂直選択線であるロー（行）線…，２４ｍ−１，２４ｍ，２４ｍ＋１，…に接続され、そのソース電極が信号線であるコラム（列）線…，２５ｎ−１，２５ｎ，２５ｎ＋１，…に接続されている。
【００１５】
また、液晶セル２２の対向電極は、コモン電圧ＶＣＯＭが与えられるコモン線２６に接続されている。ここで、液晶セル２２の駆動法として、例えば、コモン電圧ＶＣＯＭを１Ｈ（１水平期間）ごとに反転するいわゆるコモン反転駆動法が採られる。このコモン反転駆動法を用いることにより、コモン電圧ＶＣＯＭの極性が１Ｈごとに反転することから、第１，第２の水平駆動系１２，１３の低電圧化が図れ、デバイス全体の消費電力を低減できることになる。
【００１６】
次に、第１，第２の水平駆動系１２，１３の各部の動作について説明する。なお、以下の説明では、第１の水平駆動系１２を例に採って説明するが、第２の水平駆動系１３についても全く同様のことが言える。
【００１７】
第１の水平駆動系１２において、水平シフトレジスタ１２１には、水平転送パルス１、即ち水平スタートパルスＨＳＴ１および水平クロックパルスＨＣＫ１が与えられる。すると、水平シフトレジスタ１２１は、水平スタートパルスＨＳＴ１に応答して水平クロックパルスＨＣＫ１の周期で水平走査を行う。サンプリング＆第１ラッチ回路１２２は、水平シフトレジスタ１２１の水平走査に同期してデジタルデータを順次サンプリングし、さらにサンプリングしたデータをコラム線…，２５ｎ−１，２５ｎ，２５ｎ＋１，…ごとにラッチする。
【００１８】
第２ラッチ回路１２３は、サンプリング＆第１ラッチ回路１２２でラッチされたコラム線に対応するラッチデータを、１Ｈ周期で与えられるラッチ信号に応答して１Ｈごとに再ラッチする。レベルシフタ１２４は、第２ラッチ回路１２３で再ラッチされたラッチデータについて、その信号レベル（振幅）を所定のレベルにレベルシフトしてＤＡ変換回路１２５に供給する。なお、このレベルシフタ１２４においてシフトするレベルについては後述する。
【００１９】
一方、垂直駆動系１４において、垂直シフトレジスタ１４１には、垂直転送パルス、即ち垂直スタートパルスＶＳＴおよび垂直クロックパルスＶＣＫが与えられる。すると、垂直シフトレジスタ１４１は、垂直スタートパルスＶＳＴに応答して垂直クロックパルスＶＣＫの周期で垂直走査を行うことで、有効画素領域１１に対して行単位で順次行選択信号を与える。
【００２０】
なお、第１，第２の水平駆動系１２，１３のＤＡ変換回路１２５，１３５としては、レベルシフタ１２４，１３４でレベルシフトされたデータを受けて階調数分の基準電圧から目的の基準電圧を選択して対応するコラム線へ出力する基準電圧選択型ＤＡ変換回路が用いられる。この基準電圧選択型ＤＡ変換回路１２５，１３５の具体的な回路構成が、本発明の特徴とする部分である。
【００２１】
図３に、基準電圧選択型ＤＡ変換回路の基本構成を示す。なお、ここでは、３ビット（ｂ２，ｂ１，ｂ０）のデジタルデータに対して、８（＝２3 ）階調の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ７が用意されている回路構成の場合を例に採って説明するものとする。また、図３では、あるコラム線２５ｎに対応したＤＡ変換回路の回路構成を示しているが、当該ＤＡ変換回路は各コラム線ごとに設けられるものである。
【００２２】
図３において、８階調の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ７に対して、８個の階調選択ユニット３０〜３７が設けられている。これらの階調選択ユニット３０〜３７は、デジタルデータの各ビット（ｂ２，ｂ１，ｂ０）の論理に対応した極性（正極性／負極性）の３個のアナログスイッチが互いに直列に接続された構成となっている。すなわち、
【００２３】
階調選択ユニット３０は、Ｖｒｅｆ０の基準電圧線３８-0とコラム線２５ｎとの間に接続され、データ“０００”に対して３個の負極性のアナログスイッチ３０１，３０２，３０３が互いに直列に接続された構成となっている。階調選択ユニット３１は、Ｖｒｅｆ１の基準電圧線３８-1とコラム線２５ｎとの間に接続され、データ“００１”に対して２個の負極性のアナログスイッチ３１１，３１２と１個の正極性のアナログスイッチ３１３が互いに直列に接続された構成となっている。
【００２４】
階調選択ユニット３２は、Ｖｒｅｆ２の基準電圧線３８-2とコラム線２５ｎとの間に接続され、データ“０１０”に対して負極性のアナログスイッチ３２１、正極性のアナログスイッチ３２２および負極性のアナログスイッチ３２３が互いに直列に接続された構成となっている。階調選択ユニット３３は、Ｖｒｅｆ３の基準電圧線３８-3とコラム線２５ｎとの間に接続され、データ“０１１”に対して１個の負極性のアナログスイッチ３３１と２個の正極性のアナログスイッチ３３２，３３３が互いに直列に接続された構成となっている。
【００２５】
階調選択ユニット３４は、Ｖｒｅｆ４の基準電圧線３８-4とコラム線２５ｎとの間に接続され、データ“１００”に対して１個の正極性のアナログスイッチ３４１と２個の負極性のアナログスイッチ３４２，３４３が互いに直列に接続された構成となっている。階調選択ユニット３５は、Ｖｒｅｆ５の基準電圧線３８-5とコラム線２５ｎとの間に接続され、データ“１０１”に対して正極性のアナログスイッチ３５１、負極性のアナログスイッチ３５２および正極性のアナログスイッチ３５３が互いに直列に接続された構成となっている。
【００２６】
階調選択ユニット３６は、Ｖｒｅｆ６の基準電圧線３８-6とコラム線２５ｎとの間に接続され、データ“１１０”に対して２個の正極性のアナログスイッチ３６１，３６２と１個の負極性のアナログスイッチ３６３が互いに直列に接続された構成となっている。階調選択ユニット３７は、Ｖｒｅｆ７の基準電圧線３８-7とコラム線２５ｎとの間に接続され、データ“１１１”に対して３個の正極性のアナログスイッチ３７１，３７２，３７３が互いに直列に接続された構成となっている。
【００２７】
図４は、図３に示した基本構成の基準電圧選択型ＤＡ変換回路１２５を実現する具体的な回路構成の一例を示す回路図であり、図３と同等部分には同一符号を付して示してある。８階調分の階調選択ユニット３０〜３７の各３個のアナログスイッチとして、デジタルデータの各ビット（ｂ２，ｂ１，ｂ０）の論理に対応した導電型（Ｎチャネル／Ｐチャネル）のＭＯＳトランジスタを用いた構成となっている。
【００２８】
図４において、階調選択ユニット３０は、データ“０００”に対応した共にＰチャネルのＭＯＳ（以下、ＰＭＯＳと記す）トランジスタＱｐ３０１，Ｑｐ３０２，Ｑｐ３０３をアナログスイッチ３０１，３０２，３０３として用い、これらをシリーズに配置して作成された構成となっている。階調選択ユニット３１は、データ“００１”に対応したＰＭＯＳトランジスタＱｐ３１１，Ｑｐ３１２およびＮチャネルのＭＯＳ（以下、ＮＭＯＳと記す）トランジスタＱｎ３１３をアナログスイッチ３１１，３１２，３１３として用い、これらをシリーズに配置して作成された構成となっている。
【００２９】
階調選択ユニット３２は、データ“０１０”に対応したＰＭＯＳトランジスタＱｐ３２１、ＮＭＯＳトランジスタＱｎ３２２およびＰＭＯＳトランジスタＱｐ３２３をアナログスイッチ３２１，３２２，３２３として用い、これらをシリーズに配置して作成された構成となっている。階調選択ユニット３３は、データ“０１１”に対応したＰＭＯＳトランジスタＱｐ３３１およびＮＭＯＳトランジスタＱｎ３３２，Ｑｎ３３３をアナログスイッチ３３１，３３２，３３３として用い、これらをシリーズに配置して作成された構成となっている。
【００３０】
階調選択ユニット３４は、データ“１００”に対応したＮＭＯＳトランジスタＱｎ３４１およびＰＭＯＳトランジスタＱｐ３４２，Ｑｐ３４３をアナログスイッチ３４１，３４２，３４３として用い、これらをシリーズに配置して作成された構成となっている。階調選択ユニット３５は、データ“１０１”に対応したＮＭＯＳトランジスタＱｎ３５１、ＰＭＯＳトランジスタＱｐ３５２およびＮＭＯＳトランジスタＱｎ３５３をアナログスイッチ３５１，３５２，３５３として用い、これらをシリーズに配置して作成された構成となっている。
【００３１】
階調選択ユニット３６は、データ“１１０”に対応したＮＭＯＳトランジスタＱｎ３６１，Ｑｎ３６２およびＰＭＯＳトランジスタＱｐ３６３をアナログスイッチ３６１，３６２，３６３として用い、これらをシリーズに配置して作成された構成となっている。階調選択ユニット３７は、データ“１１１”に対応した共にＮＭＯＳトランジスタＱｎ３７１，Ｑｎ３７２，Ｑｎ３７３をアナログスイッチ３７１，３７２，３７３として用い、これらをシリーズに配置して作成された構成となっている。
【００３２】
上記構成の基準電圧選択型ＤＡ変換回路１２５では、ｎビット（ｎ≧２）のデジタルデータの各ビットの論理に対応した極性のｎ個のアナログスイッチの各々を、１個のＰＭＯＳトランジスタまたは１個のＮＭＯＳトランジスタを用いて作成し、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの組み合わせで、目的の階調に対応する２n 個の階調選択ユニットを構成しているので、小面積で多階調のＤＡ変換回路を実現でき、結果として、非常に狭幅な額縁のＬＣＤパネルを実現できる。これは、以下の理由による。
【００３３】
▲１▼図３５に示す従来回路における選択スイッチ７０５とデコード回路７０７が、同一のトランジスタで形成されることから、回路を構成する素子数が非常に少なくて済むためである。
▲２▼ＴＦＴ回路には素子分離のためのウェルが存在しなく、スイッチとなるＰＭＯＳトランジスタとＮＭＯＳトランジスタとを近接して連続形成できることから、回路の占有面積が非常に小さくて済むためである。
【００３４】
上記理由▲２▼について、単結晶シリコン・トランジスタの構造と比較してさらに詳述する。ここでは、１個のＮＭＯＳトランジスタと１個のＰＭＯＳトランジスタとをシリーズに配置して形成する場合を例に採って考えるものとする。
【００３５】
先ず、単結晶シリコン・トランジスタの構造を考えると、図５に示すように、Ｐ形シリコン基板４１の基板表面側に、一定の間隔をもってＮ+ 拡散領域４２，４３が形成され、これらＮ+ 拡散領域４２，４３間のチャネルの上方にゲート絶縁膜４４を介してゲート電極４５が配されることで、ＮＭＯＳトランジスタが形成される。ここで、Ｎ+ 拡散領域４２がドレイン／ソース領域となり、Ｎ+ 拡散領域４３がソース／ドレイン領域となる。
【００３６】
一方、ＮＭＯＳトランジスタに隣接してＰＭＯＳトランジスタを形成するために、Ｎ形不純物の導入による素子分離用のＮウェル４６が形成される。そして、このＮウェル４６内の基板表面側に、一定の間隔をもってＰ+ 拡散領域４７，４８が形成され、これらＰ+ 拡散領域４７，４８間のチャネルの上方にゲート絶縁膜４４を介してゲート電極４９が配されることで、ＰＭＯＳトランジスタが形成される。ここで、Ｐ+ 拡散領域４７がソース／ドレイン領域となり、Ｐ+ 拡散領域４８がドレイン／ソース領域となる。
【００３７】
そして、両トランジスタをシリーズに配置するために、ＮＭＯＳトランジスタのソース／ドレイン領域となるＮ+ 拡散領域４３とＰＭＯＳトランジスタのソース／ドレイン領域となるＰ+ 拡散領域４７とが、層間絶縁膜４９を通してアルミニウム（Ａｌ）配線５０によって接続される。また、ＮＭＯＳトランジスタのドレイン／ソース領域となるＮ+ 拡散領域４２にはＡｌ電極５１が接続され、ＰＭＯＳトランジスタのドレイン／ソース領域となるＰ+ 拡散領域４８にはＡｌ電極５２が接続される。
【００３８】
続いて、例えばボトムゲート型のポリシリコン（多結晶シリコン）・ＴＦＴの構造を考えると、図６に示すように、ガラス基板５３上に一定の距離をおいてゲート電極５４，５５が形成され、その上にゲート絶縁膜５６を介してポリシリコン層５７が形成される。
【００３９】
そして、ゲート電極５４，５５の側方のシリコン酸化膜５６上に、ＮＭＯＳトランジスタのドレイン／ソース領域となる拡散層５８、ＮＭＯＳ，ＰＭＯＳトランジスタの双方のソース／ドレイン領域となる拡散層５９およびＰＭＯＳトランジスタのドレイン／ソース領域となる拡散層６０が形成される。拡散層５８，６０には、層間絶縁膜６１を通してＡｌ電極６２，６３がそれぞれ接続される。
【００４０】
図５のトランジスタ構造と図６のトランジスタ構造との対比から明らかなように、ポリシリコン・ＴＦＴの場合には、単結晶シリコン・トランジスタの場合のような素子分離のためのウェル（４６）が存在しないため、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを近接して連続形成が可能となり、結果として、回路の占有面積が非常に小さくて済むのである。
【００４１】
ところで、コモン（ＶＣＯＭ）反転駆動を用いた液晶表示装置において、例えば０Ｖ〜５Ｖのレベル範囲の基準電圧を選択するＤＡ変換回路では、上述したように、アナログスイッチとしてＭＯＳトランジスタを用いた場合に、選択される基準電圧のダイナミックレンジを確保するためには、ＰＭＯＳトランジスタの閾値をＶｔｈｐ、ＮＭＯＳトランジスタの閾値をＶｔｈｎとすると、選択データ信号の低レベル側は０Ｖ−Ｖｔｈｐ以下でなければならず、高レベル側は５Ｖ＋Ｖｔｈｎ以上でなければならない。
【００４２】
このように、選択データ信号の振幅を、基準電圧のレベル範囲に対してＰＭＯＳトランジスタの閾値Ｖｔｈｐだけ低く、かつＮＭＯＳトランジスタの閾値Ｖｔｈｎだけ高いレベル範囲（上記の例では、０Ｖ−Ｖｔｈｐ〜５Ｖ＋Ｖｔｈｎ）以上に設定する必要があることから、図１のシステム構成において、本実施形態では、ＤＡ変換回路１２５，１３５の前段にレベルシフタ（レベルシフト回路）１２４，１３４を配置し、これらレベルシフタ１２４，１３４でのレベルシフトによって選択データ信号の上記振幅を達成する構成を採っている。
【００４３】
この構成によれば、サンプリング＆第１ラッチ回路１２２，１３２の電源電圧を高く設定することなく、小面積の基準電圧選択型ＤＡ変換回路を実現できることになる。ただし、元々の選択データ信号の振幅が上記の条件を満足するものである場合には、レベルシフタ１２４，１３４を設けなくても、選択される基準電圧のダイナミックレンジを確保することができることは明らかである。
【００４４】
ここで、レベルシフタ１２４，１３４として用いるレベルシフト回路の具体的な回路構成について説明する。
【００４５】
図７は、レベルシフト回路の第１実施例を示す回路図である。この第１実施例に係るレベルシフト回路は、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ１１およびＰＭＯＳトランジスタＱｐ１１からなるＣＭＯＳインバータ７１と、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ１２およびＰＭＯＳトランジスタＱｐ１２からなるＣＭＯＳインバータ７２とが、電源ＶＤＤとグランドとの間に互いに並列に接続されてなるＣＭＯＳラッチセル７０を基本構成としている。
【００４６】
このＣＭＯＳラッチセル７０において、ＣＭＯＳインバータ７１の入力端（即ち、ＭＯＳトランジスタＱｎ１１，Ｑｐ１１のゲート共通接続点）と、ＣＭＯＳインバータ７２の出力端（即ち、ＭＯＳトランジスタＱｎ１２，Ｑｐ１２のドレイン共通接続点）とが接続され、さらにＣＭＯＳインバータ７２の入力端（即ち、ＭＯＳトランジスタＱｎ１２，Ｑｐ１２のゲート共通接続点）とＣＭＯＳインバータ７１の出力端（即ち、ＭＯＳトランジスタＱｎ１１，Ｑｐ１１のドレイン共通接続点）とが接続されている。
【００４７】
また、ＣＭＯＳインバータ７１の入力端と第１回路入力端子７３との間に抵抗素子Ｒ１１が、ＣＭＯＳインバータ７２の入力端と第２回路入力端子７４との間に抵抗素子Ｒ１２がそれぞれ接続されている。さらに、ＣＭＯＳインバータ７１の入力端と電源ＶＤＤとの間に抵抗素子Ｒ１３が、ＣＭＯＳインバータ７２の入力端と電源ＶＤＤとの間に抵抗素子Ｒ１４がそれぞれ接続されている。また、抵抗素子Ｒ１２，Ｒ１４の共通接続点であるノード▲２▼と第１回路出力端子７５との間にインバータ７７が、抵抗素子Ｒ１１，Ｒ１２の共通接続点であるノード▲１▼と第２回路出力端子７６との間にインバータ７８がそれぞれ接続されている。
【００４８】
上記構成の第１実施例に係るレベルシフト回路において、第１回路入力端子７３には例えば３Ｖ程度の振幅Ｖｐの信号ｉｎ１が入力され、第２回路入力端子７４には入力信号ｉｎ１の反転の信号ｉｎ２が入力されるものとする。
【００４９】
ここで、例えば、入力信号ｉｎ１が論理“１”（＝Ｖｐ）、入力信号ｉｎ２が論理“０”（＝０Ｖ）の場合の回路動作を例にとって図８のタイミングを用いて説明すると、ＣＭＯＳラッチセル７０において、ＮＭＯＳトランジスタＱｎ１１がオン状態となるため、電源ＶＤＤ→抵抗素子Ｒ１４→ノード▲２▼→ＮＭＯＳトランジスタＱｎ１１→グランドの経路で電流が流れ、同時にＰＭＯＳトランジスタＱｐ１２がオン状態となるため、電源ＶＤＤ→ＰＭＯＳトランジスタＱｐ１２→ノード▲１▼→抵抗素子Ｒ１１→第２回路入力端子７３の経路で電流が流れる。
【００５０】
このとき、抵抗素子Ｒ１１，Ｒ１４で電圧降下が生じ、その電圧降下分だけノード▲１▼，▲２▼の電位が上昇する。すなわち、ノード▲１▼，▲２▼の電位は、ＤＣシフトする。ここで、ノード▲１▼の方がノード▲２▼よりもシフト量が大きいため、ノード▲１▼，▲２▼では入力信号ｉｎ１，ｉｎ２の振幅差よりも大きな振幅差が得られることになる。
【００５１】
また、抵抗素子Ｒ１３，Ｒ１４は、ノード▲１▼，▲２▼をバイアスすることにより、ＣＭＯＳインバータ７１，７２の動作点をより明確にする作用をなす。そして、ノード▲２▼の電位はインバータ７７で反転されて第１回路出力端子７５からＶＤＤの振幅の出力信号ｏｕｔとして導出され、ノード▲１▼の電位はインバータ７８で反転されて第２回路出力端子７６から出力信号ｏｕｔの反転信号ｘｏｕｔとして導出される。
【００５２】
上述した回路動作によって、振幅Ｖｐが例えば３Ｖの入力信号ｉｎ１，ｉｎ２が、電源電圧ＶＤＤの振幅の出力信号ｏｕｔ，ｘｏｕｔにレベルシフトされて導出されることになる。また、入力信号ｉｎ１が論理“０”、入力信号ｉｎ２が論理“０”のときには、上述した動作と全く逆の動作によってレベルシフト動作が行われることになる。
【００５３】
このように、ＣＭＯＳラッチセル７０の２つの入力部、即ちＣＭＯＳインバータ７１，７２の各入力端と２つの入力信号源、即ち入力信号ｉｎ１，ｉｎ２が入力される２つの回路入力端子７３，７４との間に抵抗素子Ｒ１１，Ｒ１２を接続し、入力信号ｉｎ１，ｉｎ２をＤＣシフトしてＣＭＯＳラッチセル７０の２つの入力部に与えるようにしたことにより、ＣＭＯＳラッチセル７０を構成する各トランジスタをオンさせるのに十分な電圧を得ることができるため、閾値Ｖｔｈが大きいデバイス、例えばＴＦＴを用いた回路であっても、安定したレベルシフト動作を高速にて実現できる。
【００５４】
しかも、ＣＭＯＳラッチセル７０の基本回路に対して抵抗素子を付加するのみで良いため小面積で実現できるとともに、電源電圧ＶＤＤを下げてもレベルシフト動作を確実に行うことができるため低消費電力化を図ることができる。さらには、ＣＭＯＳラッチセル７０の２つの入力部と電源ＶＤＤとの間にも抵抗素子Ｒ１３，Ｒ１４を接続し、ノード▲１▼，▲２▼をバイアスするようにしたことにより、ＣＭＯＳインバータ７１，７２の動作点をより明確にすることができるので、より安定したレベルシフト動作を実現できる。
【００５５】
なお、第１実施例に係るレベルシフト回路では、入力信号ｉｎ２として、入力信号ｉｎ１の反転信号を入力とするとしたが、入力信号ｉｎ１の論理を判別することができれば良い訳であるから、必ずしも反転信号である必要はなく、０Ｖから電源電圧ＶＤＤまでの範囲内の任意の直流電圧を、その判別の基準電圧Ｖｒｅｆとして用いるようにすることも可能である。図９に、入力信号ｉｎ２として基準電圧Ｖｒｅｆ（０≦Ｖｒｅｆ≦ＶＤＤ）を入力した場合のタイミングチャートを示す。
【００５６】
また、図７の回路例では、非反転と反転の２つの出力信号ｏｕｔ，ｘｏｕｔを導出する構成となっているが、いずれか一方の出力信号のみを導出する構成であっても良い。この場合には、２つのインバータ７７，７８のうちの一方が不要になる。
【００５７】
図１０は、第１実施例に係るレベルシフト回路の変形例を示す回路図であり、図中、図７と同等部分には同一符号を付して示している。この変形例に係るレベルシフト回路では、図７の抵抗素子Ｒ１１，Ｒ１２として、各ゲートが電源ＶＤＤに接続されたＮＭＯＳトランジスタＱｎ１３，Ｑｎ１４を用い、抵抗素子Ｒ１３，Ｒ１４として、各ゲートがグランドに接続されたＰＭＯＳトランジスタＱｐ１３，Ｑｐ１４を用いた構成となっている。
【００５８】
このように、抵抗素子Ｒ１１〜Ｒ１４をトランジスタで実現した場合にも、その回路の動作は図７の回路の場合と同じである。また、タイミング例についても図８および図９と同じである。なお、本変形例では、抵抗素子Ｒ１１，Ｒ１２をＮＭＯＳで、抵抗素子Ｒ１３，Ｒ１４をＰＭＯＳで実現しているが、これら抵抗素子と等価な形になるようにトランジスタを配置すれば、各トランジスタの極性はどちらでも構わない。
【００５９】
図１１は、第１実施例に係るレベルシフト回路の他の変形例を示す回路図であり、図中、図１０と同等部分には同一符号を付して示している。この変形例に係るレベルシフト回路では、図１０の回路において、ＮＭＯＳトランジスタＱｎ１３，Ｑｎ１４およびＰＭＯＳトランジスタＱｐ１３，Ｑｐ１４を、コントロール信号ＣＮＴＬによってスイッチングする構成となっている。すなわち、図示せぬ制御回路から制御端子７９に入力されるアクティブ“Ｈ”のコントロール信号ＣＮＴＬが、ＮＭＯＳトランジスタＱｎ１３，Ｑｎ１４の各ゲートに印加されるとともに、インバータ７９で反転されてＰＭＯＳトランジスタＱｐ１３，Ｑｐ１４の各ゲートに印加されるようになっている。
【００６０】
このように、ＣＭＯＳラッチセル７０の各トランジスタＱｎ１３，Ｑｎ１４，Ｑｐ１３，Ｑｐ１４を、コントロール信号ＣＮＴＬによってスイッチングする構成をとることで、本レベルシフト回路をレベルシフトの必要なときにのみアクティブにし、レベルシフトの必要のないときにはデータ、即ち入力信号ｉｎ１，１ｎ２の論理状態を保持する、いわゆるラッチ兼用型のレベルシフト回路を実現できることになる。
【００６１】
なお、本例では、抵抗素子Ｒ１１〜Ｒ１４をトランジスタで実現した場合において、これらトランジスタをスイッチング制御するとしたが、抵抗素子Ｒ１１〜Ｒ１４として有限の抵抗値を持つスイッチを用い、これらスイッチをスイッチング制御するようにしても、同様の作用効果を得ることができる。
【００６２】
図１２は、第１実施例に係るレベルシフト回路のさらに他の変形例を示す回路図であり、図中、図１１と同等部分には同一符号を付して示している。この変形例に係るレベルシフト回路では、図１１の回路にさらにＣＭＯＳラッチセル７０の初期値を決めるためのリセット回路８１を付加した構成となっている。このリセット回路８１は、電源ＶＤＤとノード▲２▼との間に接続されたＰＭＯＳトランジスタＱｐ１５によって構成され、このＰＭＯＳトランジスタＱｐ１５のゲートがリセット端子８２に接続されている。
【００６３】
そして、リセット端子８２には、リセット信号Ｒｅｓｅｔが与えられるようになっている。ここで、リセット信号Ｒｅｓｅｔとしては、図１３のタイミングチャートに示すように、電源電圧ＶＤＤよりも遅れたタイミングで立ち上がる信号を用いるようにする。このリセット信号Ｒｅｓｅｔは、例えば図１４に示すように、電源電圧ＶＤＤをＲＣ積分回路８３で積分することによって簡単に生成することが可能である。
【００６４】
このように、図１１の回路にさらにリセット回路８１を付加し、このリセット回路８１に対して電源電圧ＶＤＤよりも遅れたタイミングで立ち上がるリセット信号Ｒｅｓｅｔを与えるようにすることにより、電源立ち上げ時のＣＭＯＳラッチセル７０内の初期値を決定することができる。このリセット動作により、本例の場合は、図１３のタイミングチャートから明らかなように、電源立ち上げ時の初期状態でノード▲２▼の電位が“Ｈ”レベルとなり、出力信号ｏｕｔが“Ｌ”レベルとなる。
【００６５】
図１５は、レベルシフト回路の第２実施例を示す回路図である。この第２実施例に係るレベルシフト回路は、各々のゲートおよびドレインが共通に接続されたＮＭＯＳトランジスタＱｎ２１およびＰＭＯＳトランジスタＱｐ２１からなるＣＭＯＳインバータ８５と、各々のゲートおよびドレインが共通に接続されたＮＭＯＳトランジスタＱｎ２２およびＰＭＯＳトランジスタＱｐ２２からなるＣＭＯＳインバータ８６とが、電源ＶＤＤとグランドとの間に互いに並列に接続されてなるＣＭＯＳラッチセル８４を基本回路とした構成となっている。
【００６６】
このＣＭＯＳラッチセル８４において、ＣＭＯＳインバータ８５の入力端（即ち、ＭＯＳトランジスタＱｎ２１，Ｑｐ２１のゲート共通接続点）と、ＣＭＯＳインバータ８６の出力端（即ち、ＭＯＳトランジスタＱｎ２２，Ｑｐ２２のドレイン共通接続点）とが接続され、さらにＣＭＯＳインバータ８６の入力端（即ち、ＭＯＳトランジスタＱｎ２２，Ｑｐ２２のゲート共通接続点）とＣＭＯＳインバータ８５の出力端（即ち、ＭＯＳトランジスタＱｎ２１，Ｑｐ２１のドレイン共通接続点）とが接続されている。
【００６７】
また、ＣＭＯＳインバータ８５の入力端と第１回路入力端子８７との間に抵抗素子Ｒ２１が、ＣＭＯＳインバータ８６の入力端と第２回路入力端子８８との間に抵抗素子Ｒ２２がそれぞれ接続されている。ＣＭＯＳインバータ８６の入力端と第１回路出力端子８９との間にインバータ９１が、ＣＭＯＳインバータ８５の入力端と第２回路出力端子９０との間にインバータ９２がそれぞれ接続されている。
【００６８】
上記構成の第２実施例に係るレベルシフト回路において、第１回路入力端子８７には例えば３Ｖ程度の振幅Ｖｐの信号ｉｎ１が入力され、第２回路入力端子８８には入力信号ｉｎ１の反転の信号ｉｎ２が入力されるものとする。
【００６９】
ここで、例えば、入力信号ｉｎ１が論理“１”、入力信号ｉｎ２が論理“０”の場合の回路動作を例にとると、ＣＭＯＳラッチセル８４において、ＮＭＯＳトランジスタＱｎ２１がオン状態となるため、電源ＶＤＤ→ＰＭＯＳトランジスタＱｐ２１→ＮＭＯＳトランジスタＱｎ２１→グランドの経路で電流が流れ、同時にＰＭＯＳトランジスタＱｐ２２がオン状態となるため、電源ＶＤＤ→ＰＭＯＳトランジスタＱｐ２２→抵抗素子Ｒ２１→第２回路入力端子８７の経路で電流が流れる。
【００７０】
このとき、抵抗素子Ｒ２１で電圧降下が生じ、その電圧降下分だけＣＭＯＳインバータ８５の入力端の電位が上昇する。すなわち、ＣＭＯＳインバータ８５の入力電位は、大きくＤＣシフトする。一方、ＣＭＯＳインバータ８６の入力電位は、ＰＭＯＳトランジスタＱｐ２１から流れ出る電流が少ないため、ほとんどＤＣシフトしない。
【００７１】
これにより、ＣＭＯＳインバータ８５，８６の各入力端では入力信号ｉｎ１，ｉｎ２の振幅差よりも大きな振幅差が得られることになる。そして、ＣＭＯＳインバータ８６の入力端の電位はインバータ９１で反転されて第１回路出力端子８９からＶＤＤの振幅の出力信号ｏｕｔとして導出され、ＣＭＯＳインバータ８５の入力端の電位はインバータ９２で反転されて第２回路出力端子９０から出力信号ｏｕｔの反転信号ｘｏｕｔとして導出される。
【００７２】
上述した回路動作により、第１実施例に係るレベルシフトレジスタ回路の回路動作の場合と同様に、振幅Ｖｐが例えば３Ｖの入力信号ｉｎ１，ｉｎ２が電源電圧ＶＤＤの振幅の出力信号ｏｕｔ，ｘｏｕｔにレベルシフトされて導出されることになる。また、入力信号ｉｎ１が論理“０”、入力信号ｉｎ２が論理“０”のときには、上述した動作と全く逆の動作によってレベルシフトが行われることになる。
【００７３】
なお、第２実施例に係るレベルシフト回路の場合にも、入力信号ｉｎ２の代わりに、０Ｖから電源電圧ＶＤＤまでの範囲内の任意の直流電圧を、その判別の基準電圧Ｖｒｅｆとして用いることが可能であり、また非反転と反転の２つの出力信号ｏｕｔ，ｘｏｕｔのうちのいずれか一方のみを導出する構成とすることが可能である。
【００７４】
図１６は、第２実施例に係るレベルシフト回路の変形例を示す回路図であり、図中、図１５と同等部分には同一符号を付して示している。この変形例に係るレベルシフト回路では、図１５の抵抗素子Ｒ２１，Ｒ２２として、各ゲートが電源ＶＤＤに接続されたＮＭＯＳトランジスタＱｎ２３，Ｑｎ２４を用いた構成となっている。このように、抵抗素子Ｒ２１，Ｒ２２をトランジスタで実現した場合にも、その回路の動作は図１５の回路の場合と同じである。また、この図１６の回路についても、図１１や図１２の変形例と同様の変形が可能である。
【００７５】
次に、水平シフトレジスタ１２１，１３１の具体的な構成について説明する。
図１７は、水平シフトレジスタ１２１，１３１の構成の一例を示すブロック図である。
【００７６】
ここでは、簡単のために、転送段が３段のシフトレジスタの例を示している。
すなわち、３個のＤ‐ＦＦ（フリップフロップ）９３-1，９３-2，９３-3が縦続接続されている。そして、初段のＤ‐ＦＦ９３-1のＤ（データ）入力側にレベルシフト回路９４が設けられ、また各段のＤ‐ＦＦ９３-1，９３-2，９３-3の各ＣＫ（クロック）入力側にそれぞれレベルシフト回路９５-1，９５-2，９５-3が設けられている。
【００７７】
レベルシフト回路９４は、例えば３Ｖ程度の振幅の互いに逆相のスタート信号ＳＴ，ＸＳＴを電源電圧ＶＤＤの振幅の信号にレベルシフトし、これを初段のＤ‐ＦＦ９３-1のＤ入力として与えるためのものである。レベルシフト回路９５-1，９５-2，９５-3は、例えば３Ｖ程度の振幅の互いに逆相のクロック信号ＣＫ，ＸＣＫを電源電圧ＶＤＤの振幅の信号にレベルシフトし、これを各段のＤ‐ＦＦ９３-1，９３-2，９３-3の各ＣＫ入力として与えるためのものである。
【００７８】
上記構成の水平シフトレジスタ１２１，１３１において、レベルシフト回路９４，９５-1，９５-2，９５-3として、例えば、図１１に示した構成のレベルシフト回路を用いている。そして、レベルシフト回路９４には、スタート信号ＳＴ，ＸＳＴが入力信号ｉｎ１，ｉｎ２として入力され、電源電圧ＶＤＤがコントロール信号ＣＮＴＬとして入力される。すなわち、レベルシフト回路９４は、コントロール信号ＣＮＴＬが電源電圧ＶＤＤであることにより、当該回路は常時アクティブの状態にあるため、レベルシフタとしてのみ機能することになる。
【００７９】
一方、レベルシフト回路９５-1，９５-2，９５-3には、クロック信号ＣＫ，ＸＣＫが入力信号ｉｎ１，ｉｎ２として入力され、自段のシフトパルス（Ｑ出力）と前段のシフトパルス（自段のＤ入力）を２入力とするＯＲゲート９６-1，９６-2，９６-3の各出力がコントロール信号ＣＮＴＬとして入力される。すなわち、レベルシフト回路９５-1，９５-2，９５-3は、自段のＤ‐ＦＦ９３-1，９３-2，９３-3がシフト動作を行うときにのみ、即ち低電圧振幅のクロック信号ＣＫ，ＸＣＫを転送に必要なときにのみレベルシフトを行い、それ以外のときにはクロック信号ＣＫ，ＸＣＫをラッチして転送させないようにするラッチ兼用型として機能することになる。
【００８０】
このように、水平シフトレジスタ１２１，１３１において、レベルシフト回路９４，９５-1，９５-2，９５-3として、図１１に示した構成のレベルシフト回路を用いることにより、当該レベルシフト回路は低電圧振幅のスタート信号ＳＴ，ＸＳＴやクロック信号ＣＫ，ＸＣＫに対して安定したレベルシフト動作を高速にて実現できるため、Ｄ‐ＦＦ９３-1，９３-2，９３-3を閾値Ｖｔｈが大きいデバイス、例えばＴＦＴを用いて構成した場合であっても、安定した高速転送動作を実現できることになる。
【００８１】
なお、本例では、レベルシフト回路９４，９５-1，９５-2，９５-3として、図１１に示した構成のレベルシフト回路を用いるとしたが、これに限られるものではなく、図７、図１０、図１２、図１５または図１６に示した構成のレベルシフト回路を用いることも可能であり、上記の場合と同様の作用効果を得ることができる。
【００８２】
上述したように、駆動回路一体型液晶表示装置において、水平駆動系１２，１３の水平シフトレジスタ１２１，１３１として上記構成のシフトレジスタ、即ち小面積で実現でき、低消費電力のシフトレジスタを用いることにより、水平シフトレジスタ１２１，１３１を含む水平駆動系１２，１３や垂直駆動系１４などの駆動回路を、有効画素領域１１と同一基板上に作成する際に、当該駆動回路を配する有効画素領域１１の周辺領域（額縁）を狭くできるとともに、低消費電力の駆動回路一体型液晶表示装置を実現できる。
【００８３】
しかも、上記構成のシフトレジスタの場合には、先述したことから明らかなように、閾値Ｖｔｈが大きいデバイス、例えばＴＦＴを用いた回路であっても、安定した高速転送動作を実現できるという利点もある。
【００８４】
次に、第１，第２の水平駆動系１２，１３のサンプリング＆第１ラッチ回路１２２，１３２として用いるサンプリングラッチ回路の具体的な構成について説明する。
【００８５】
図１８は、サンプリングラッチ回路の第１実施例を示す回路図である。この第１実施例に係るサンプリングラッチ回路は、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ３１およびＰＭＯＳトランジスタＱｐ３１からなるＣＭＯＳインバータ１０１と、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ３２およびＰＭＯＳトランジスタＱｐ３２からなるＣＭＯＳインバータ１０２とが、電源電圧ＶＤＤの電源ライン１０７とグランドとの間に互いに並列に接続されてなる比較器構成のＣＭＯＳラッチセル１００を基本構成としている。
【００８６】
このＣＭＯＳラッチセル１００において、ＣＭＯＳインバータ１０１の入力端（即ち、ＭＯＳトランジスタＱｎ３１，Ｑｐ３１のゲート共通接続点）と、ＣＭＯＳインバータ１０２の出力端（即ち、ＭＯＳトランジスタＱｎ３２，Ｑｐ３２のドレイン共通接続点）とが接続され、さらにＣＭＯＳインバータ１０２の入力端（即ち、ＭＯＳトランジスタＱｎ３２，Ｑｐ３２のゲート共通接続点）とＣＭＯＳインバータ１０１の出力端（即ち、ＭＯＳトランジスタＱｎ３１，Ｑｐ３１のドレイン共通接続点）とが接続されている。
【００８７】
また、ＣＭＯＳインバータ１０１の入力端と第１回路入力端子１０３との間にスイッチ１０５が、ＣＭＯＳインバータ１０２の入力端と第２回路入力端子１０４との間にスイッチ１０６がそれぞれ接続されている。さらに、ＣＭＯＳラッチセル１００の電源側、即ちノードＡと電源ライン１０７との間にも、スイッチ１０８が接続されている。
【００８８】
スイッチ１０５，１０６はサンプリング端子１０９から入力されるサンプリングパルスＳＰによって直接スイッチング制御され、スイッチ１０８はインバータ１１０を経たサンプリングパルスＳＰの反転パルスによってスイッチング制御される。また、ＣＭＯＳインバータ１０２の入力端であるノード▲２▼と第１回路出力端子１１１との間にインバータ１１３が、ＣＭＯＳインバータ１０１の入力端であるノード▲１▼と第２回路出力端子１１２との間にインバータ１１４がそれぞれ接続されている。
【００８９】
上記構成の第１実施例に係るサンプリングラッチ回路において、第１回路入力端子１０３には例えば３Ｖ程度の振幅Ｖｐの信号ｉｎ１が入力され、第２回路入力端子１０４には０Ｖ以上Ｖｐ以下の電圧範囲内の任意の直流電圧（基準電圧Ｖｒｅｆ）が信号ｉｎ２として入力されるものとする。
【００９０】
ここで、図１９のタイミングチャートを用いて回路動作を説明するに、サンプリング端子１０９からアクティブ“Ｈ”のサンプリングパルスＳＰが入力されると、スイッチ１０５，１０６がオン（閉）状態となり、これにより入力信号ｉｎ１，ｉｎ２は、ＣＭＯＳラッチセル１００のノード▲１▼，▲２▼に伝達される。このとき同時に、サンプリングパルスＳＰの反転パルスによってスイッチ１０８がオフ（開）状態となるため、ＣＭＯＳラッチセル１００の電源側（ノードＡ）が電源ライン１０７と切り離される。
【００９１】
次に、サンプリングパルスＳＰが消滅すると、ＣＭＯＳラッチセル１００のノード▲１▼，▲２▼が第１，第２回路入力端子１０３，１０４と分断され、同時にＣＭＯＳラッチセル１００の電源側が電源ライン１０７に接続される。この瞬間のノード▲１▼，▲２▼の電圧に応じた比較処理がＣＭＯＳラッチセル１００によって行われ、かつラッチ動作が始まる。最終的に、ノード▲１▼はサンプリングパルスＳＰの消滅した瞬間の入力信号ｉｎ１の極性にしたがって電源電圧ＶＤＤもしくは０Ｖにラッチされることになる。このときノード▲２▼には、その逆極性の電圧がラッチされる。
【００９２】
以上の回路動作により、振幅Ｖｐが例えば３Ｖ程度の入力信号ｉｎ１のデータが、サンプリングパルスＳＰに同期してサンプリングされ、かつノード▲１▼に電源電圧ＶＤＤの振幅のデータとしてラッチされる。そして、ノード▲２▼のラッチデータは、インバータ１１３で反転されて第１回路出力端子１１１から出力信号ｏｕｔとして導出され、ノード▲１▼のラッチデータは、インバータ１１４で反転されて第２回路出力端子１１２から出力信号ｏｕｔの反転信号ｘｏｕｔとして導出される。
【００９３】
上述したように、比較器構成のＣＭＯＳラッチセル１００を基本構成とし、このＣＭＯＳラッチセル１００の２つの入力部（ノード▲１▼，▲２▼）と、２つの入力信号源（第１，第２回路入力端子１０３，１０４）との間にそれぞれスイッチ１０５，１０６を接続するとともに、ＣＭＯＳラッチセル１００の電源側（ノードＡ）と電源ライン１０７との間にもスイッチ１０８を接続し、スイッチ１０５，１０６とスイッチ１０８とを相補的にスイッチング制御することにより、スイッチ１０５，１０６による入力信号ｉｎ１，ｉｎ２のサンプリング期間にはＣＭＯＳラッチセル１００に電流が流れず、したがって動作時に流れる直流電流は極めて僅かであるため、本サンプリングラッチ回路での消費電力を低減できる。
【００９４】
また、サンプリング期間が終了し、ＣＭＯＳラッチセル１００にスイッチ１０８を通して電源電圧ＶＤＤが供給された瞬間には、振幅Ｖｐが例えば３Ｖ程度の入力信号ｉｎ１のデータが電源電圧ＶＤＤの振幅のデータとしてラッチされることになるため、ＴＦＴのような閾値Ｖｔｈの大きなデバイスを用いて構成した回路の場合であっても、安定したサンプリング＆ラッチ動作を実現できる。しかも、ＣＭＯＳラッチセル１００の基本回路に対してスイッチ１０５，１０６，１０８等を付加するだけで構成できるため、非常に少ない素子数にて小面積でレベルシフト機能を持つサンプリングラッチ回路を実現できる。
【００９５】
なお、本実施例に係るサンプリングラッチ回路においては、入力信号ｉｎ２として、０≦Ｖｒｅｆ≦Ｖｐの範囲の直流電圧（基準電圧）Ｖｒｅｆを入力するとしたが、入力信号ｉｎ１の論理を判別することができれば良い訳であるから、必ずしも直流電圧である必要はなく、図２０のタイミングチャートに示すように、入力信号ｉｎ１の反転信号を、その判別の基準信号として用いるようにすることも可能である。この場合には、０≦Ｖｒｅｆ≦Ｖｐの範囲の直流電圧を基準電圧とする場合よりも、入力信号ｉｎ１の論理判別のマージンを大きくとれる利点がある。
【００９６】
また、図１８の回路例では、非反転と反転の２つの出力信号ｏｕｔ，ｘｏｕｔを導出する構成となっているが、いずれか一方の出力信号のみを導出する構成であっても良い。この場合には、２つのインバータ１１３，１１４のうちの一方が不要になる。
【００９７】
図２１は、第１実施例に係るレベルシフト回路の変形例を示す回路図であり、図中、図１８と同等部分には同一符号を付して示している。この変形例に係るレベルシフト回路では、図１８の信号入力側のスイッチ１０５，１０６としてＮＭＯＳトランジスタＱｎ３３，Ｑｎ３４を用いるとともに、電源側のスイッチ１０８としてＰＭＯＳトランジスタＱｐ３３を用い、これらトランジスタの各ゲートに対してサンプリングパルスＳＰを直接印加する構成となっている。
【００９８】
このように、スイッチ１０５，１０６，１０８をトランジスタで実現した場合にも、その回路の動作は図１８の回路の場合と同じである。また、タイミング例についても図１９および図２０と同じである。なお、本変形例では、スイッチ１０５，１０６をＮＭＯＳ、スイッチ１０８をＰＭＯＳで実現しているが、サンプリングパルスＳＰがアクティブ“Ｌ”の場合には、その極性は逆になることは明らかである。
【００９９】
図２２は、サンプリングラッチ回路の第２実施例を示す回路図である。この第２実施例に係るサンプリングラッチ回路は、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ４１およびＰＭＯＳトランジスタＱｐ４１からなるＣＭＯＳインバータ１５１と、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ４２およびＰＭＯＳトランジスタＱｐ４２からなるＣＭＯＳインバータ１５２とが、電源ライン１５７とグランドとの間に互いに並列に接続されてなる比較器構成のＣＭＯＳラッチセル１５０を基本構成としている。
【０１００】
このＣＭＯＳラッチセル１５０において、ＣＭＯＳインバータ１５１の入力端（即ち、ＭＯＳトランジスタＱｎ４１，Ｑｐ４１のゲート共通接続点）と、ＣＭＯＳインバータ１５２の出力端（即ち、ＭＯＳトランジスタＱｎ４２，Ｑｐ４２のドレイン共通接続点）とが接続され、さらにＣＭＯＳインバータ１５２の入力端（即ち、ＭＯＳトランジスタＱｎ４２，Ｑｐ４２のゲート共通接続点）とＣＭＯＳインバータ１５１の出力端（即ち、ＭＯＳトランジスタＱｎ４１，Ｑｐ４１のドレイン共通接続点）とが接続されている。
【０１０１】
また、ＣＭＯＳインバータ１５１の入力端と第１回路入力端子１５３との間にスイッチ１５５が、ＣＭＯＳインバータ１５２の入力端と第２回路入力端子１５４との間にスイッチ１５６がそれぞれ接続されている。さらに、ＣＭＯＳラッチセル１５０の電源側、即ちノードＡと電源ライン１５７との間にも、スイッチ１５８が接続されている。スイッチ１５５，１５６はサンプリング端子１５９から入力されるサンプリングパルスＳＰによって直接スイッチング制御され、スイッチ１５８はインバータ１６０を経たサンプリングパルスＳＰの反転パルスによってスイッチング制御される。
【０１０２】
また、ＣＭＯＳインバータ１５２の入力端であるノード▲２▼と第１回路出力端子１６１との間にインバータ１６３が、ＣＭＯＳインバータ１５１の入力端であるノード▲１▼と第２回路出力端子１６２との間にインバータ１６４がそれぞれ接続されている。インバータ１６３は、各ゲートおよびドレインがそれぞれ共通に接続され、かつノードＡとグランドとの間に接続されたＰ，ＮＭＯＳトランジスタＱｐ４３，Ｑｎ４３からなるＣＭＯＳインバータ構成となっている。インバータ１５４も同様に、各ゲートおよびドレインがそれぞれ共通に接続され、かつノードＡとグランドとの間に接続されたＰ，ＮＭＯＳトランジスタＱｐ４４，Ｑｎ４４からなるＣＭＯＳインバータ構成となっている。
【０１０３】
上記構成の第２実施例に係るサンプリングラッチ回路において、第１回路入力端子１５３には例えば３Ｖ程度の振幅Ｖｐの信号ｉｎ１が入力され、第２回路入力端子１５４には０Ｖ以上Ｖｐ以下の範囲内の任意の直流電圧が信号ｉｎ２として入力されるものとする。この第２実施例に係るサンプリングラッチ回路の回路動作については、第１実施例に係るサンプリングラッチ回路のそれと基本的に同じである。
【０１０４】
すなわち、サンプリング端子１５９からアクティブ“Ｈ”のサンプリングパルスＳＰが入力されると、スイッチ１５５，１５６がオン（閉）状態となり、これにより入力信号ｉｎ１，ｉｎ２は、ＣＭＯＳラッチセル１５０のノード▲１▼，▲２▼に伝達される。このとき同時に、サンプリングパルスＳＰの反転パルスによってスイッチ１５８がオフ（開）状態となるため、ＣＭＯＳラッチセル１５０の電源側が電源ライン１５７と切り離される。
【０１０５】
次に、サンプリングパルスＳＰが消滅すると、ＣＭＯＳラッチセル１５０のノード▲１▼，▲２▼が第１，第２回路入力端子１５３，１５４と分断され、同時にＣＭＯＳラッチセル１５０の電源側が電源ライン１５７に接続される。この瞬間のノード▲１▼，▲２▼の電圧に応じた比較処理がＣＭＯＳラッチセル１５０によって行われ、かつラッチ動作が始まる。最終的に、ノード▲１▼はサンプリングパルスＳＰの消滅した瞬間の入力信号ｉｎ１の極性にしたがって電源電圧ＶＤＤもしくは０Ｖにラッチされることになる。このときノード▲２▼には、その逆極性の電圧がラッチされる。
【０１０６】
以上の回路動作により、振幅Ｖｐが例えば３Ｖ程度の入力信号ｉｎ１のデータが、サンプリングパルスＳＰに同期してサンプリングされ、かつノード▲１▼に電源電圧ＶＤＤの振幅のデータとしてラッチされる。そして、ノード▲２▼のラッチデータは、インバータ１６３で反転されて第１回路出力端子１６１から出力信号ｏｕｔとして導出され、ノード▲１▼のラッチデータは、インバータ１６４で反転されて第２回路出力端子１６２から出力信号ｏｕｔの反転信号ｘｏｕｔとして導出される。
【０１０７】
この第２実施例に係るサンプリングラッチ回路の構成によれば、先述した第１実施例に係るサンプリングラッチ回路による作用効果に加えて、ＣＭＯＳインバータ１６３，１６４に対する電源供給についてもＣＭＯＳラッチセル１５０と同様にスイッチング制御することにより、ＣＭＯＳインバータ１６３，１６４に流れる不要な電流を削減できるため、本サンプリングラッチ回路での消費電力をさらに低減できる。
【０１０８】
なお、第２実施例に係るサンプリングラッチ回路の場合にも、図２１に示した第１実施例の変形例の場合のように、スイッチ１５５，１５６，１５８をトランジスタで実現可能であり、また入力信号ｉｎ２として入力信号ｉｎ１の反転信号を用いたり、非反転と反転の２つの出力信号ｏｕｔ，ｘｏｕｔのうちのいずれか一方のみを導出する構成とすることも可能である。
【０１０９】
上述したように、駆動回路一体型液晶表示装置において、第１，第２の水平駆動系１２，１３のサンプリング＆第１ラッチ回路１２２，１３２として上記構成の第１，第２実施例に係るサンプリングラッチ回路、即ち小面積で実現でき、低消費電力のサンプリングラッチ回路を用いることにより、当該サンプリングラッチ回路を含む第１，第２の水平駆動系１２，１３や垂直駆動系１４などの駆動回路を、有効画素領域１１と同一基板上に作成する際に、当該駆動回路を配する有効画素領域１１の額縁を狭くできるとともに、低消費電力の駆動回路一体型液晶表示装置を実現できる。
【０１１０】
しかも、上記構成のサンプリングラッチ回路の場合には、先述したことから明らかなように、閾値Ｖｔｈが大きいデバイス、例えばＴＦＴを用いた回路であっても、安定したサンプリング＆ラッチ動作を実現できるという利点もある。
【０１１１】
図２３は、上記構成のサンプリングラッチ回路を用いて構成されるサンプリング＆第１ラッチ回路の具体的な構成の一例を示すブロック図であり、例えば３ビットのデジタルデータｂ０，ｂ１，ｂ２を入力とする場合を示す。ここでは、第１の水平駆動系１２側のサンプリング＆第１ラッチ回路１２２を示すが、第２の水平駆動系１３側のサンプリング＆第１ラッチ回路１３２についても、その構成は全く同じである。
【０１１２】
図２３から明らかなように、デジタルデータｂ０，ｂ１，ｂ２の各ビットごとにサンプリングラッチ回路１２２-1，１２２-2，１２２-3が設けられている。これらサンプリングラッチ回路１２２-1，１２２-2，１２２-3には、入力信号ｉｎ１としてデジタルデータｂ０，ｂ１，ｂ２の各ビットデータが入力され、入力信号ｉｎ２として基準電圧（直流電圧）Ｖｒｅｆが各回路に共通に入力される。そして、水平シフトレジスタ１２１から出力されるサンプリングパルスＳＰにしたがって、低電圧振幅のデータ信号ｂ０，ｂ１，ｂ２のサンプリングを行うようになっている。
【０１１３】
このサンプリングラッチ回路１２２-1，１２２-2，１２２-3の各々においてサンプリングされた信号は、ＴＦＴ回路に必要な高電圧振幅の信号にレベルシフトされかつラッチされる。そして、このラッチされた高電圧振幅の信号は、サンプリングラッチ回路１２２-1，１２２-2，１２２-3と同様にデジタルデータの各ビットごとに設けられた次段の第２ラッチ回路１２３-1，１２３-2，１２３-3により線順次処理され、図示せぬレベルシフト１２４（図１参照）を経た後、ＤＡコンバータ１２５を通して有効画素領域１１の対応するコラム線に出力される。
【０１１４】
ここで、サンプリングラッチ回路１２２-1，１２２-2，１２２-3は非常に小面積の中に納め得ることが要求される。１つのサンプリングラッチユニットに割り当てられる水平方向の長さは、図１に示す駆動回路一体型液晶表示装置の構成では、ドットピッチ／ビット数となり、極めて短い。したがって、この条件を満足できるサンプリングラッチ回路１２２-1，１２２-2，１２２-3として、小面積で実現できる上記各実施例に係るサンプリングラッチ回路が非常に有効なものとなる。
【０１１５】
なお、図２３の回路例では、入力信号ｉｎ２として基準電圧（直流電圧）Ｖｒｅｆを各回路に共通に入力する構成となっているが、第１実施例に係るサンプリングラッチ回路においても説明したように、図２４に示すように、各サンプリングラッチ回路１２２-1，１２２-2，１２２-3ごとに、データ信号ｂ０，ｂ１，ｂ２の反転信号ｘｂ０，ｘｂ１，ｘｂ２を入力することも可能である。
【０１１６】
図２５は、図２４の変形例を示すブロック図であり、図中、図２４と同等部分には同一符号を付して示している。この変形例では、各サンプリングラッチ回路１２２-1，１２２-2，１２２-3の電源側のスイッチ（図１８のスイッチ１０８、図２２のスイッチ１５８に相当）を各回路１２２-1，１２２-2，１２２-3間で共用し、このスイッチを例えばＰＭＯＳトランジスタＱｐ４５で実現した構成となっている。
【０１１７】
上記の構成によれば、デジタルデータが例えば３ビットの場合には、電源側のスイッチを２個削減できることになるため、回路のさらなる小面積化が可能となる。また、図２３の回路例の場合と同様に、反転信号ｘｂ０，ｘｂ１，ｘｂ２に代えて、直流電圧の基準電圧Ｖｒｅｆを各サンプリングラッチ回路１２２-1，１２２-2，１２２-3に共通の入力信号ｉｎ２としても良い。
【０１１８】
次に、第１，第２の水平駆動系１２，１３の第２ラッチ回路１２３，１３３として用いるラッチ回路の具体的な構成について説明する。
【０１１９】
図２６は、ラッチ回路の第１実施例を示す回路図である。この第１実施例に係るラッチ回路は、各々のゲートおよびドレインがそれぞれ共通に接続されたＮチャネルＭＯＳトランジスタＱｎ５１およびＰチャネルＭＯＳトランジスタＱｐ５１からなるＣＭＯＳインバータ１７１と、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ５２およびＰＭＯＳトランジスタＱｐ５２からなるＣＭＯＳインバータ１７２とが、互いに並列に接続されてなるＣＭＯＳラッチセル１７０を基本構成としている。
【０１２０】
このＣＭＯＳラッチセル１７０において、ＣＭＯＳインバータ１７１の入力端（即ち、ＭＯＳトランジスタＱｎ５１，Ｑｐ５１のゲート共通接続点）と、ＣＭＯＳインバータ１７２の出力端（即ち、ＭＯＳトランジスタＱｎ５２，Ｑｐ５２のドレイン共通接続点）とが接続され、さらにＣＭＯＳインバータ１７２の入力端（即ち、ＭＯＳトランジスタＱｎ５２，Ｑｐ５２のゲート共通接続点）とＣＭＯＳインバータ１７１の出力端（即ち、ＭＯＳトランジスタＱｎ５１，Ｑｐ５１のドレイン共通接続点）とが接続されている。
【０１２１】
ＣＭＯＳインバータ１７１の入力端と第１回路入力端子１７３との間にスイッチ１７５が接続され、ＣＭＯＳインバータ１７２の入力端と第２回路入力端子１７４との間にスイッチ１７６が接続されている。また、ＣＭＯＳインバータ１７２の出力端は第１回路出力端子１７７に、ＣＭＯＳインバータ１７１の出力端は第２回路出力端子１７８にそれぞれ接続されている。そして、これら回路出力端子１７７，１７８を通して互いに逆極性（逆相）の２つの出力信号ｏｕｔ１，ｏｕｔ２が導出される。
【０１２２】
このＣＭＯＳラッチセル１７０の正電源側、即ちノードＡは正の電源電圧ＶＤＤの電源ライン１７９に直接接続されている。また、負電源側、即ちノードＢはスイッチ１８０を介して負電源側電圧（例えば、グランドレベル）ＶＳＳ１の電源ライン１８２に接続されるとともに、スイッチ１８１を介して電源電圧ＶＳＳ１よりも低い電源電圧（負電源電圧）ＶＳＳ２の電源ライン１８３に接続されている。
【０１２３】
スイッチ１８０はスイッチ１７５，１７６と共に、図示せぬ制御回路から入力端子１８４に入力されるアウトプットイネーブルパルスｏｅ１によってスイッチング制御される。一方、スイッチ１８１は、上記制御回路から入力端子１８５に入力されるアウトプットイネーブルパルスｏｅ２によってスイッチング制御される。
【０１２４】
上記構成の第１実施例に係るラッチ回路において、第１回路入力端子１７３にはＶＤＤ〜ＶＳＳ１の振幅を持つ信号ｉｎ１が入力され、第２回路入力端子１７４には入力信号ｉｎ１の反転信号ｉｎ２が入力されるものとする。ここで、第１実施例に係るラッチ回路の回路動作について、図２７のタイミングチャートを用いて説明する。
【０１２５】
先ず、アクティブ“Ｈ”のアウトプットイネーブルパルスｏｅ１が入力端子１７４に入力されると、これに応答してスイッチ１７５，１７６がオン（閉）状態となって入力信号ｉｎ１，ｉｎ２をサンプリングし、ＣＭＯＳラッチセル１７０へ伝達する。これにより、入力信号ｉｎ１，ｉｎ２は、ＶＤＤ〜ＶＳＳ１の振幅で一旦ＣＭＯＳラッチセル１７０にラッチされる。
【０１２６】
このラッチ動作の期間では、スイッチ１８０がアウトプットイネーブルパルスｏｅ１に応答してオン状態にある一方、アウトプットイネーブルパルスｏｅ２がアウトプットイネーブルパルスｏｅ１の逆極性（“Ｌ”レベル）にあることから、スイッチ１８１がオフ（開）状態にあるため、ＣＭＯＳラッチセル１７０の負電源側は電源電圧ＶＳＳ１の電源ライン１７２に接続されることになる。
【０１２７】
次に、アウトプットイネーブルパルスｏｅ１が“Ｌ”レベルに遷移するとともに、アウトプットイネーブルパルスｏｅ２が“Ｈ”レベルに遷移することによって出力動作の期間に移行する。この期間では、スイッチ１８０がオフ状態、スイッチ１８１がオン状態となるため、ＣＭＯＳラッチセル１７０の負電源側は電源電圧ＶＳＳ２の電源ライン１８３に接続されることになる。
【０１２８】
これにより、ＣＭＯＳラッチセル１７０において、それまでＶＤＤ〜ＶＳＳ１の振幅でラッチされていた信号が、ＶＤＤ〜ＶＳＳ２の振幅を持つことになる。
そして、このＶＤＤ〜ＶＳＳ２の振幅の信号が信号ｏｕｔ１，ｏｕｔ２として出力されることになる。その結果、ＶＤＤ〜ＶＳＳ１の振幅を持つ信号ｉｎ１，ｉｎ２をサンプリングラッチし、ＶＤＤ〜ＶＳＳ２の振幅を持つ信号ｏｕｔ１，ｏｕｔ２にレベル変換（レベルシフト）することができる。
【０１２９】
上述したように、第１実施形態に係るラッチ回路では、ＣＭＯＳラッチセル１７０を基本構成とし、レベルシフト機能を持つラッチ回路において、ＣＭＯＳラッチセル１７０の負電源側にＶＳＳ１電源とＶＳＳ２電源を選択する２つのスイッチ１８０，１８１を設け、これらスイッチ１８０，１８１をＣＭＯＳラッチセル１７０のラッチ動作および出力動作の各期間に応じてスイッチング制御することにより、ＣＭＯＳラッチセル１７０がラッチ動作の期間ではＶＳＳ１電源で動作し、出力動作の期間ではＶＳＳ２電源で動作することになる。
【０１３０】
これにより、ＶＳＳ１／ＶＳＳ２の電源に流れる電流を抑制することができ、特に出力負荷を充電するための充電電流の多くはＶＤＤ電源からＶＳＳ１電源に向かって流れるため、ＶＳＳ２電源に流れる電流が非常に少ない。しかも、少ない回路素子数でラッチ動作およびレベルシフト動作を実現できるとともに、低電圧振幅の信号で強制的に高電圧振幅の信号用のラッチを書き換える必要がなく、前段の信号バッファのサイズが小さくて済むため、小面積化のレベルシフト機能付きラッチ回路を実現できる。
【０１３１】
図２８に、別のタイミング例を示す。図２８のタイミング例では、アウトプットイネーブルパルスｏｅ２の立ち下がりがアウトプットイネーブルパルスｏｅ１の立ち上がりよりも若干早く、アウトプットイネーブルパルスｏｅ２の立ち上がりがアウトプットイネーブルパルスｏｅ１の立ち下がりよりも若干遅くなっている。このようなタイミング関係にすることで、ＶＳＳ２電源へ流れ込む電流を確実に減らすことができる。
【０１３２】
図２９は、第１実施例に係るラッチ回路の具体例を示す回路図であり、図中、図２６と同等部分には同一符号を付して示している。この具体例に係るラッチ回路では、図２６のスイッチ１７５，１７６，１８０，１８１として、ＮＭＯＳトランジスタＱｎ５３，Ｑｎ５４，Ｑｎ５５，Ｑｎ５６を用い、トランジスタＱｎ５３，Ｑｎ５４，Ｑｎ５５の各ゲートにアウトプットイネーブルパルスｏｅ１を、トランジスタＱｎ５６のゲートにアウトプットイネーブルパルスｏｅ２をそれぞれ印加する構成となっている。
【０１３３】
このように、スイッチ１７５，１７６，１８０，１８１をトランジスタで実現した場合にも、その回路の動作は図２６の回路の場合と同じである。また、タイミング例についても図２７および図２８と同じである。なお、本具体例では、スイッチ１７５，１７６，１８０，１８１をＮＭＯＳで実現しているが、アウトプットイネーブルパルスｏｅ１，ｏｅ２がアクティブ“Ｌ”の場合には、その極性は逆になることは明らかである。
【０１３４】
図３０は、ラッチ回路の第２実施例を示す回路図である。この第２実施例に係るラッチ回路は、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ６１およびＰＭＯＳトランジスタＱｐ６１からなるＣＭＯＳインバータ１９１と、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ６２およびＰＭＯＳトランジスタＱｐ６２からなるＣＭＯＳインバータ１９２とが、互いに並列に接続されてなるＣＭＯＳラッチセル１９０を基本構成としている。
【０１３５】
このＣＭＯＳラッチセル１９０において、ＣＭＯＳインバータ１９１の入力端（即ち、ＭＯＳトランジスタＱｎ６１，Ｑｐ６１のゲート共通接続点）と、ＣＭＯＳインバータ１９２の出力端（即ち、ＭＯＳトランジスタＱｎ６２，Ｑｐ６２のドレイン共通接続点）とが接続され、さらにＣＭＯＳインバータ１９２の入力端（即ち、ＭＯＳトランジスタＱｎ６２，Ｑｐ６２のゲート共通接続点）とＣＭＯＳインバータ１９１の出力端（即ち、ＭＯＳトランジスタＱｎ６１，Ｑｐ６１のドレイン共通接続点）とが接続されている。
【０１３６】
ＣＭＯＳインバータ１９１の入力端と第１回路入力端子１９３との間にスイッチ１９５が接続され、ＣＭＯＳインバータ１９２の入力端と第２回路入力端子１９４との間にスイッチ１９６が接続されている。また、ＣＭＯＳインバータ１９２の出力端は第１回路出力端子１９７に、ＣＭＯＳインバータ１９１の出力端は第２回路出力端子１９８にそれぞれ接続されている。そして、これら回路出力端子１９７，１９８を通して互いに逆極性（逆相）の２つの出力信号ｏｕｔ１，ｏｕｔ２が導出される。
【０１３７】
このＣＭＯＳラッチセル１９０の正電源側、即ちノードＡはスイッチ１９９を介して正電源電圧ＶＤＤ１の電源ライン２０１に接続されるとともに、スイッチ２００を介して電源電圧ＶＤＤ１よりも高い電源電圧ＶＤＤ２の電源ライン２０２に接続されている。また、負電源側、即ちノードＢは負電源側電圧（例えば、グランドレベル）ＶＳＳの電源ライン２０３に直接接続されている。
【０１３８】
スイッチ１９９はスイッチ１９５，１９６と共に、図示せぬ制御回路から入力端子２０４に入力されるアウトプットイネーブルパルスｏｅ１によってスイッチング制御される。一方、スイッチ２００は、上記制御回路から入力端子２０５に入力されるアウトプットイネーブルパルスｏｅ２によってスイッチング制御される。
【０１３９】
上記構成の第２実施例に係るラッチ回路において、第１回路入力端子１９３にはＶＤＤ１〜ＶＳＳの振幅を持つ信号ｉｎ１が入力され、第２回路入力端子１９４には入力信号ｉｎ１の反転信号ｉｎ２が入力されるものとする。また、アウトプットイネーブルパルスｏｅ１，ｏｅ２としては、第１実施例に係るラッチ回路の場合と同様に、図２７または図２８のタイミング関係にあるパルスが入力される。
【０１４０】
これにより、第２実施例に係るラッチ回路では、基本的に、第１実施例に係るラッチ回路と同じ動作が行われる。すなわち、アウトプットイネーブルパルスｏｅ１がアクティブのラッチ動作の期間では、ＶＤＤ１電源のもとで動作し、ＶＤＤ１〜ＶＳＳの振幅を持つ信号ｉｎ１，ｉｎ２がスイッチ１９５，１９６を通してＣＭＯＳラッチセル１９０に同じ振幅で一旦ラッチされる。
【０１４１】
次に、アウトプットイネーブルパルスｏｅ２がアクティブの出力動作の期間では、ＣＭＯＳラッチセル１９０の正側の電源がＶＤＤ１電源からＶＤＤ２電源に切り換わるため、ＶＤＤ１〜ＶＳＳの振幅を持つ信号がＶＤＤ２〜ＶＳＳの振幅の信号にレベルシフトされ、これが出力信号ｏｕｔ１，ｏｕｔ２として導出されることになる。
【０１４２】
上述したように、第２実施例に係るラッチ回路では、ＣＭＯＳラッチセル１９０の正電源側に電源選択用の２つのスイッチ１９９，２００を設け、これらスイッチ１９９，２００をＣＭＯＳラッチセル１９０のラッチ動作および出力動作の各期間に応じてスイッチング制御することにより、ラッチ動作の期間ではＶＤＤ１電源で動作し、出力動作の期間ではＶＤＤ２電源で動作することになるため、第１実施例の場合と同様に、ＶＤＤ１／ＶＤＤ２の電源に流れる電流を抑制することができ、しかも少ない回路素子数で構成できるとともに、低電圧振幅の信号で強制的に高電圧振幅の信号用のラッチを書き換える必要がなく、前段の信号バッファのサイズが小さくて済むため、小面積化が可能となる。
【０１４３】
図３１は、ラッチ回路の第３実施例を示す回路図である。この第３実施例に係るラッチ回路は、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ７１およびＰＭＯＳトランジスタＱｐ７１からなるＣＭＯＳインバータ２１１と、各々のゲートおよびドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ７２およびＰＭＯＳトランジスタＱｐ７２からなるＣＭＯＳインバータ２１２とが、互いに並列に接続されてなるＣＭＯＳラッチセル２１０を基本構成としている。
【０１４４】
このＣＭＯＳラッチセル２１０において、ＣＭＯＳインバータ２１１の入力端（即ち、ＭＯＳトランジスタＱｎ７１，Ｑｐ７１のゲート共通接続点）と、ＣＭＯＳインバータ２１２の出力端（即ち、ＭＯＳトランジスタＱｎ７２，Ｑｐ７２のドレイン共通接続点）とが接続され、さらにＣＭＯＳインバータ２１２の入力端（即ち、ＭＯＳトランジスタＱｎ７２，Ｑｐ７２のゲート共通接続点）とＣＭＯＳインバータ２１１の出力端（即ち、ＭＯＳトランジスタＱｎ７１，Ｑｐ７１のドレイン共通接続点）とが接続されている。
【０１４５】
ＣＭＯＳインバータ２１１の入力端と第１回路入力端子２１３との間にスイッチ２１５が接続され、ＣＭＯＳインバータ２１２の入力端と第２回路入力端子２１４との間にスイッチ２１６が接続されている。また、ＣＭＯＳインバータ２１２の出力端は第１回路出力端子２１７に、ＣＭＯＳインバータ２１１の出力端は第２回路出力端子２１８にそれぞれ接続されている。そして、これら回路出力端子２１７，２１８を通して互いに逆極性（逆相）の２つの出力信号ｏｕｔ１，ｏｕｔ２が導出される。
【０１４６】
このＣＭＯＳラッチセル２１０の正電源側、即ちノードＡはスイッチ２１９を介して正電源電圧ＶＤＤ１の電源ライン２２１に接続されるとともに、スイッチ２２０を介して電源電圧ＶＤＤ１よりも高い電源電圧ＶＤＤ２の電源ライン２２２に接続されている。また、負電源側、即ちノードＢはスイッチ２２３を介して負電源側電圧（例えば、グランドレベル）ＶＳＳ１の電源ライン２２５に接続されるとともに、スイッチ２２４を介して電源電圧ＶＳＳ１よりも低い電源電圧（負電源電圧）ＶＳＳ２の電源ライン２２６に接続されている。
【０１４７】
スイッチ２１９，２２３はスイッチ２１５，２１６と共に、図示せぬ制御回路から入力端子２２７に入力されるアウトプットイネーブルパルスｏｅ１によってスイッチング制御される。一方、スイッチ２２０，２２４は、上記制御回路から入力端子２２８に入力されるアウトプットイネーブルパルスｏｅ２によってスイッチング制御される。
【０１４８】
上記構成の第３実施例に係るラッチ回路において、第１回路入力端子２１３にはＶＤＤ１〜ＶＳＳの振幅を持つ信号ｉｎ１が入力され、第２回路入力端子２１４には入力信号ｉｎ１の反転信号ｉｎ２が入力されるものとする。また、アウトプットイネーブルパルスｏｅ１，ｏｅ２としては、第１，第２実施例に係るラッチ回路の場合と同様に、図２７または図２８のタイミング関係にあるパルスが入力される。
【０１４９】
これにより、第３実施例に係るラッチ回路では、基本的に、第１，第２実施例に係るラッチ回路と同じ動作が行われる。すなわち、アウトプットイネーブルパルスｏｅ１がアクティブのラッチ動作の期間では、ＶＤＤ１，ＶＳＳ１の各電源のもとで動作し、ＶＤＤ１〜ＶＳＳ１の振幅を持つ信号ｉｎ１，ｉｎ２がスイッチ２１５，２１６を通してＣＭＯＳラッチセル２１０に同じ振幅で一旦ラッチされる。
【０１５０】
次に、アウトプットイネーブルパルスｏｅ２がアクティブの出力動作の期間では、ＣＭＯＳラッチセル２１０の正側の電源がＶＤＤ１電源からＶＤＤ２電源に切り換わるとともに、負側の電源がＶＳＳ１電源からＶＳＳ２電源に切り換わるため、ＶＤＤ１〜ＶＳＳ１の振幅を持つ信号がＶＤＤ２〜ＶＳＳ２の振幅の信号にレベルシフトされ、これが出力信号ｏｕｔ１，ｏｕｔ２として導出されることになる。
【０１５１】
上述したように、第３実施例に係るラッチ回路では、ＣＭＯＳラッチセル２１０の正電源側および負電源側にそれぞれ２つのスイッチ２１９，２２０およびスイッチ２２３，２２４を電源選択用として設け、これらスイッチ２１９，２２０およびスイッチ２２３，２２４をＣＭＯＳラッチセル２１０のラッチ動作および出力動作の各期間に応じてスイッチング制御することにより、ラッチ動作の期間ではＶＤＤ１，ＶＳＳ１の各電源で動作し、出力動作の期間ではＶＤＤ２，ＶＳＳ２の各電源で動作することになるため、第１，第２実施例の場合と同様に、各電源に流れる電流を抑制することができる。しかも、少ない回路素子数で構成できるとともに、低電圧振幅の信号で強制的に高電圧振幅の信号用のラッチを書き換える必要がなく、前段の信号バッファのサイズが小さくて済むため、小面積化が可能となる。
【０１５２】
なお、上記第２，第３実施例に係るラッチ回路についても、第１実施例の具体例（図２９参照）と同様に、図３０におけるスイッチ１９５，１９６，１９９，２００および図３１におけるスイッチ２１５，２１６，２１９，２２０，２２３，２２４をトランジスタで実現可能である。ただし、図３０におけるスイッチ１９９，２００および図３１におけるスイッチ２１９，２２０としては、ＰＭＯＳトランジスタが好ましく、この場合はこれらをスイッチングする信号としてアウトプットイネーブルパルスｏｅ１，ｏｅ２の各反転信号を用いることになる。
【０１５３】
また、第１，第２，第３実施例に係るラッチ回路では、互いに反転信号である２つの出力信号ｏｕｔ１，ｏｕｔ２を導出する構成としたが、いずれか一方の出力信号のみを導出する構成であっても良い。
【０１５４】
上述したように、駆動回路一体型液晶表示装置において、第１，第２の水平駆動系１２，１３の第２ラッチ回路１２３，１３３として上記構成のレベルシフト機能付きラッチ回路、即ち小面積で実現でき、低消費電力のラッチ回路を用いることにより、当該ラッチ回路を含む水平駆動系１２，１３や垂直駆動系１４などの駆動回路を、有効画素領域１１と同一基板上に作成する際に、当該駆動回路を配する有効画素領域１１の額縁を狭くできるとともに、低消費電力の駆動回路一体型液晶表示装置を実現できる。
【０１５５】
図３２は、上述した各実施例のうち、第１実施例に係るラッチ回路（図２６参照）を第２ラッチ回路１２３，１３３として用いた場合の具体的な構成の一例を示すブロック図であり、例えば３ビットのデジタルデータｂ０，ｂ１，ｂ２を入力する場合の例を示している。ここでは、第１の水平駆動系１２側の第２ラッチ回路１２３を示すが、第２の水平駆動系１３側の第２ラッチ回路１３３についても、その構成は全く同じである。
【０１５６】
図３２から明らかなように、デジタルデータｂ０，ｂ１，ｂ２の各ビットごとにサンプリングラッチ回路１２２-1，１２２-2，１２２-3が、さらにその後段にラッチ回路１２３-1，１２３-2，１２３-3がそれぞれ設けられている。サンプリングラッチ回路１２２-1，１２２-2，１２２-3は、デジタルデータｂ０，ｂ１，ｂ２の各ビットデータを入力とし、水平シフトレジスタ１２１（図１参照）から出力されるサンプリングパルスにしたがって、各入力データのサンプリングを行うようになっている。
【０１５７】
一方、ラッチ回路１２３-1，１２３-2，１２３-3には、サンプリングラッチ回路１２２-1，１２２-2，１２２-3から各サンプリングデータが供給されるとともに、外部から入力されるラッチパルスに基づいてバッファ２３０から出力されるアウトプットイネーブルパルスｏｅ１，ｏｅ２がラッチパルスとして入力され、さらに第２の電源発生回路２３１からＶＳＳ２電源が負側の第２の電源として供給される構成となっている。
【０１５８】
これにより、ラッチ回路１２３-1，１２３-2，１２３-3は、前段のサンプリングラッチ回路１２２-1，１２２-2，１２２-3の各サンプリングデータをアウトプットイネーブルパルスｏｅ１に応答してサンプリングラッチした後、データの同時化（線順次化）と次段のＤＡ変換に必要な信号振幅へのレベル変換をアウトプットイネーブルパルスｏｅ２のタイミングで行い、図示せぬレベルシフタ１２４（図１参照）でレベルシフトした後、ＤＡコンバータ１２５を通して有効画素領域１１の対応するコラム線へ出力する。
【０１５９】
このように、駆動回路一体型液晶表示装置において、第２ラッチ回路１２３，１３３として上記各実施例に係るラッチ回路を用いることにより、当該ラッチ回路ではラッチ動作／出力動作の各期間で電源を使い分けるようにしているため、第２の電源発生回路２３１に流れる電流を抑制できる。これにより、第２の電源発生回路２３１の液晶パネルへの内蔵（一体形成）化が容易になるとともに、第２ラッチ回路１２３，１３３を小面積にて実現できるため、液晶パネルの狭額縁化が可能となる。
【０１６０】
図３３は、図３２の変形例を示すブロック図であり、図中、図３２と同等部分には同一符号を付して示しているいる。この変形例では、各ラッチ回路１２３-1，１２３-2，１２３-3の負電源側のスイッチ（図２６のスイッチ１８０，１８１に相当）としてスイッチ２３２，２３３を設け、このスイッチ２３２，２３３を各回路１２３-1，１２３-2，１２３-3間で共用した構成となっている。
【０１６１】
この構成によれば、デジタルデータが例えば３ビットの例では、図２６の回路をそのまま用いた場合には、３ビットに対応した３個のラッチ回路の各々に対して負電源側のスイッチが２個、計６個の電源切り換え用のスイッチが必要であるのに対して、３個のラッチ回路に対して２個のスイッチで済み、電源切り換え用のスイッチを４個削減できることになるため、さらなる小面積化が可能となり、よって液晶パネルのより狭額縁化が実現できる。
【０１６２】
なお、本例では、第２ラッチ回路１２３，１３３として、第１実施例に係るラッチ回路を用いるとしたが、第２，第３実施例に係るラッチ回路を用いることも可能であり、同様の作用効果を得ることができる。
【０１６３】
以上、水平シフトレジスタ１２１，１３１、サンプリング＆ラッチ回路１２２，１３２、第２ラッチ回路１２３，１３３、レベルシフタ１２４，１３４およびＤＡ変換回路１２５，１３５の具体的な実施例について説明したが、これら各実施例に係る回路構成を液晶表示装置の各回路が同時に採用する必要はなく、いずれかの回路が上記各実施例に係る回路構成を採用した構成とすることも可能であり、この場合であってもＬＣＤパネルの狭額縁化に寄与できる。
【０１６４】
【発明の効果】
以上説明したように、本発明によれば、基準電圧選択型ＤＡ変換回路およびこれを搭載した駆動回路一体型液晶表示装置において、ｎビットのデータ信号の各ビットの論理に対応した極性のｎ個のアナログスイッチが互いに直列に接続されてなる２n 個の階調選択ユニットを、２n 本の基準電圧線の各々と画素部のコラム線との間にそれぞれ接続したことにより、データ信号をデコードするデコード回路と、そのデコード出力に基づいて対応する基準電圧を選択する選択スイッチとを同一トランジスタで形成可能となり、回路を構成する素子数が少なくて済むため、消費電力を増やすことなく、非常に狭幅な額縁のＬＣＤパネルを実現できることになる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る駆動回路一体型液晶表示装置のシステム構成を示すブロック図である。
【図２】有効画素領域の構成の一例を示す回路図である。
【図３】基準電圧選択型ＤＡ変換回路の基本構成図である。
【図４】基準電圧選択型ＤＡ変換回路の具体的な回路構成を示す回路図である。
【図５】単結晶シリコン・トランジスタの構造の一例を示す断面図である。
【図６】ポリシリコンＴＦＴの構造の一例を示す断面図である。
【図７】レベルシフト回路の第１実施例を示す回路図である。
【図８】第１実施例に係るレベルシフト回路の回路動作を説明するためのタイミングチャートである。
【図９】直流電圧を基準電圧とした場合のタイミングチャートである。
【図１０】第１実施例に係るレベルシフト回路の変形例を示す回路図である。
【図１１】第１実施例に係るレベルシフト回路の他の変形例を示す回路図である。
【図１２】第１実施例に係るレベルシフト回路のさらに他の変形例を示す回路図である。
【図１３】リセット回路を付加した場合の回路動作を説明するためのタイミングチャートである。
【図１４】リセット信号を生成する回路例を示す回路図である。
【図１５】レベルシフト回路の第２実施例を示す回路図である。
【図１６】第２実施例に係るレベルシフト回路の変形例を示す回路図である。
【図１７】水平シフトレジスタの構成の一例を示すブロック図である。
【図１８】サンプリングホールド回路の第１実施例を示す回路図である。
【図１９】第１実施例に係るサンプリングホールド回路の回路動作を説明するためのタイミングチャートである。
【図２０】入力信号ｉｎ１の反転信号を入力信号ｉｎ２とした場合のタイミングチャートである。
【図２１】第１実施形態に係るサンプリングホールド回路の変形例を示す回路図である。
【図２２】サンプリングホールド回路の第２実施例を示す回路図である。
【図２３】各実施例に係るサンプリングホールド回路をサンプリング＆第１ラッチ回路として用いた場合の具体的な構成の一例を示すブロック図である。
【図２４】デジタルデータの反転データを入力信号ｉｎ２とした場合の構成を示すブロック図である。
【図２５】図２４の変形例を示すブロック図である。
【図２６】ラッチ回路の第１実施例を示す回路図である。
【図２７】第１実施形態に係るラッチ回路の回路動作を説明するためのタイミングチャートである。
【図２８】第１実施形態に係るラッチ回路の回路動作の別のタイミング例を示すタイミングチャートである。
【図２９】第１実施形態に係るラッチ回路の具体例を示す回路図である。
【図３０】ラッチ回路の第２実施例を示す回路図である。
【図３１】ラッチ回路の第３実施例を示す回路図である。
【図３２】各実施形態に係るラッチ回路を第２ラッチ回路として用いた場合の具体的な構成の一例を示すブロック図である。
【図３３】図３２の変形例を示すブロック図である。
【図３４】従来例のシステム構成を示すブロック図である。
【図３５】基準電圧選択型ＤＡ変換回路の一例を示す回路図である。
【符号の説明】
１１…有効画素領域、１２，１３…第１，第２の水平駆動系、１４…垂直駆動系、２０…画素、２１…ＴＦＴ（薄膜トランジスタ）、２２…液晶セル、２３…補助容量、３０〜３７…階調選択ユニット、７０，８４，１００，１５０，１７０，１９０…ＣＭＯＳラッチセル、７１，７２，８５，８６，１０１，１０２，１５１，１５２，１７１，１７２，１９１，１９２…ＣＭＯＳインバータ、１２１，１３１…水平シフトレジスタ、１２２，１３２…サンプリング＆第１ラッチ回路（サンプリングラッチ回路）、１２３，１３３…第２ラッチ回路（ラッチ回路）、１２４，１３４…レベルシフタ（レベルシフト回路）、１２５，１３５…ＤＡ変換回路、３０１〜３０３，３１１〜３１３，３２１〜３２３，３３１〜３３３，３４１〜３４３，３５１〜３５３，３６１〜３６３，３７１〜３７３…アナログスイッチ、Ｖｒｅｆ０〜Ｖｒｅｆ７…基準電圧
Claims (2)
- 複数の画素からなる有効画素領域とデジタルアナログ変換回路を含む駆動回路とが形成された第１の基板と、前記第１の基板に対して所定の間隔をもって対向配置された第２の基板と、前記第１の基板と前記第２の基板との間に保持された液晶層とを具備する液晶表示装置であって、
前記デジタルアナログ変換回路は、ｎビット（ｎは２以上の整数）のデータ信号の各ビットの論理に対応した極性のｎ個のアナログスイッチが互いに直列に接続されてなり、かつ２n本の基準電圧線と画素部のコラム線との間にそれぞれ接続された２n個の階調選択ユニットを有することを特徴とする液晶表示装置。 - 前記有効画素領域の各画素は、液晶セルの対向電極に共通に印加されるコモン電圧を１水平期間ごとに反転させるコモン反転駆動によって駆動されることを特徴とする請求項１に記載の液晶表示装置。
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