JPH1155122A - デジタル−アナログ変換器、回路基板、電子機器及び液晶表示装置 - Google Patents

デジタル−アナログ変換器、回路基板、電子機器及び液晶表示装置

Info

Publication number
JPH1155122A
JPH1155122A JP10060006A JP6000698A JPH1155122A JP H1155122 A JPH1155122 A JP H1155122A JP 10060006 A JP10060006 A JP 10060006A JP 6000698 A JP6000698 A JP 6000698A JP H1155122 A JPH1155122 A JP H1155122A
Authority
JP
Japan
Prior art keywords
potential
digital
wiring
resistance
analog converter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10060006A
Other languages
English (en)
Other versions
JP3812130B2 (ja
Inventor
Mutsumi Kimura
睦 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP06000698A priority Critical patent/JP3812130B2/ja
Priority to CNB981096719A priority patent/CN1155935C/zh
Priority to TW087108539A priority patent/TW507422B/zh
Priority to US09/088,844 priority patent/US6157334A/en
Priority to KR1019980020335A priority patent/KR100579537B1/ko
Publication of JPH1155122A publication Critical patent/JPH1155122A/ja
Application granted granted Critical
Publication of JP3812130B2 publication Critical patent/JP3812130B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0619—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by dividing out the errors, i.e. using a ratiometric arrangement
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0271—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping
    • G09G2320/0276—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping for the purpose of adaptation to the characteristics of a display device, i.e. gamma correction
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/80—Simultaneous conversion using weighted impedances
    • H03M1/808—Simultaneous conversion using weighted impedances using resistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Analogue/Digital Conversion (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Liquid Crystal (AREA)

Abstract

(57)【要約】 【課題】 抵抗及びスイッチの数を減らし、消費電力を
低減するデジタル−アナログ変換器、回路基板、電子機
器及び液晶表示装置を得ることを課題とする。 【解決手段】 複数ビットのデジタル信号をアナログ出
力に変換するデジタル−アナログ変換器において、高電
位ＶH が供給される高電位配線１０２と、低電位ＶL が
供給される低電位配線１０２と、アナログ出力Ｖs を得
る出力配線１０６と、高電位配線１０２と出力配線１０
６との間に設けられて抵抗値が変化可能な第１の可変抵
抗部Ｒ1 と、出力配線１０６と低電位配線１０２との間
に設けられて抵抗値が変化可能な第２の可変抵抗部１０
２と、を有し、第１及び第２の可変抵抗部Ｒ1 、Ｒ2 の
抵抗値の比は、合計が一定の自然数で、デジタル信号Ｄ
0 〜Ｄ2 の値が最小単位ずつ増減するのに応じて１ずつ
変化する非負整数の比で表すことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デジタル−アナロ
グ変換器、回路基板、電子機器及び液晶表示装置に関す
る。
【０００２】
【発明の背景】デジタル−アナログ変換器として、抵抗
を直列に接続して分圧回路を形成し、デジタル信号に応
じたアナログ出力を得るものが知られている。例えば、
日本特許情報機構のＰＡＴＯＬＩＳにより、検索式 （（Ｄ／Ａ＋デジタル−アナログ＋（デジタル＊アナロ
グ））＊（Ｃ＋コンバータ））＋（駆動＊回路）＊抵抗
＊（直列＋並列）＊（電位＋電圧）＊液晶 で調査を行ったところ９８件が対応し、特に、抵抗が直
列に接続されたものとして、特開平５−１８１４３６号
公報が見出された。
【０００３】このような従来のデジタル−アナログ変換
器によれば、直列接続された抵抗から分圧回路が構成さ
れるので、例えば、図１１に示すように、抵抗をたくさ
ん設ける必要があるばかりか、それぞれの抵抗に対する
スイッチをたくさん設けなければならない。さらに、直
列接続された抵抗には、常に貫通電流が流れており、消
費電力が大きいという問題があった。
【０００４】そこで、本発明の目的は、抵抗及びスイッ
チの数を減らし、消費電力を低減するデジタル−アナロ
グ変換器、回路基板、電子機器及び液晶表示装置を得る
ことを目的とする。
【０００５】
【課題を解決するための手段】
（１）上記目的を達成するために、本発明に係るデジタ
ル−アナログ変換器は、複数ビットのデジタル信号をア
ナログ出力に変換するデジタル−アナログ変換器におい
て、高電位が供給される高電位配線と、低電位が供給さ
れる低電位配線と、前記アナログ出力の電位を得る出力
配線と、前記高電位配線と前記出力配線との間に設けら
れて抵抗値が変化可能な第１の可変抵抗手段と、前記出
力配線と前記低電位配線との間に設けられて抵抗値が変
化可能な第２の可変抵抗手段と、を有する。
【０００６】本発明によれば、高電位配線と出力配線の
間に第１の可変抵抗手段が設けられ、出力配線と低電位
配線との間に第２の可変抵抗手段が設けられている。し
たがって、第１及び第２の可変抵抗手段によって分圧回
路が構成され、出力配線には、高電位配線及び低電位配
線の電位と、第１及び第２の可変抵抗手段の抵抗値とに
応じて、高電位配線の電位から電位降下の生じた電位が
得られる。こうして得られた電位がアナログ出力とな
る。
【０００７】（２）前記第１及び第２の可変抵抗手段の
抵抗値の比は、合計が一定の自然数で、前記デジタル信
号の値が最小単位ずつ増減するのに応じて１ずつ変化す
る非負整数の比で表せることが好ましい。
【０００８】ここで、第１及び第２の可変抵抗手段の各
抵抗値は、変化に関わらず合計が一定に保たれる自然数
の比で書ける。すなわち、 Ｒ1 ：Ｒ2 ＝Ｎ1 ：Ｎ2 Ｎ1 ＋Ｎ2 ＝Ｃ Ｒ1 ：第１の可変抵抗手段の抵抗値 Ｒ2 ：第２の可変抵抗手段の抵抗値 Ｎ1 ：変数（非負整数） Ｎ2 ：変数（非負整数） Ｃ ：定数（自然数） と書ける。
【０００９】また、デジタル信号の値が最小単位ずつ増
減するのに応じて、それぞれの非負整数は、１ずつ逆方
向に増減させるように変化するように書ける。例えば、
Ｎ1が、１，２，３と変化すると、Ｎ2 が、３，２，１
と変化する。
【００１０】以上のように、第１及び第２の可変抵抗手
段の各抵抗値が変化すると、一方の抵抗値が、両抵抗値
の合計の１／自然数ずつ増加し、他方の抵抗値は、両抵
抗値の合計の１／自然数ずつ減少するようになる。こう
して、等分割された電圧降下が、第１の可変抵抗手段に
おいて生じる。その結果、高電位からの電圧降下が等分
割で変化するので、等間隔で変化するアナログ出力を得
ることができる。
【００１１】（３）前記第１及び第２の可変抵抗手段の
それぞれは、前記デジタル信号の各ビットに対応して並
列接続された複数の抵抗部を含み、前記各抵抗部の抵抗
値は、２進荷重された比で、最上位ビットから最下位ビ
ットに向けて大きくなるようにしてもよい。
【００１２】すなわち、第１及び第２の可変抵抗手段の
各抵抗値は、抵抗部が並列接続されているから、例え
ば、３つの抵抗部が設けられている例を挙げると、 １／Ｒ＝（１／ｒ1 ）＋（１／ｒ2 ）＋（１／ｒ3 ） Ｒ：可変抵抗手段の抵抗値 ｒ1 ，ｒ2 ，ｒ3 ：抵抗部の抵抗値 となる。
【００１３】また、各抵抗部は、２進荷重された比で、
最上位ビットから最下位ビットに向けて大きくなるの
で、例えば、ｒ1 が最上位ビットに対応すれば、 ｒ1 ：ｒ2 ：ｒ3 ＝２0 ：２1 ：２2 となる。
【００１４】以上のことから、可変抵抗手段は、デジタ
ル信号の各ビットに対応して荷重された抵抗部を有する
ので、デジタル信号の変化に応じて増減する抵抗値を得
ることができる。
【００１５】また、本発明によれば、抵抗の数及び抵抗
を制御するスイッチの数を減らすことができる。さら
に、消費電力を低減することができる。詳しくは、実施
形態に関連して後述する。
【００１６】（４）本発明に係るデジタル−アナログ変
換器は、前記第１及び第２の可変抵抗手段のそれぞれ
は、前記デジタル信号の各ビットに対応したスイッチを
含み、このスイッチは、前記各抵抗部の電気的な接続及
び切断を、前記第１及び第２の可変抵抗手段において同
一ビットに対応してＯＮとＯＦＦとを反転させて切り換
えるようになっていてもよい。
【００１７】こうすることで、第１及び第２の可変抵抗
手段の一方の抵抗値が増加すると、他方の抵抗値が減少
する。すなわち、第１及び第２の可変抵抗手段の各抵抗
値は、デジタル信号の値が増減するのに応じて、逆方向
に増減するように変化する。
【００１８】しかも、抵抗部の抵抗値がデジタル信号の
ビットに対応して２進荷重されていることから、第１及
び第２の可変抵抗手段の抵抗値の比は、合計が一定の自
然数で、デジタル信号の値が最小単位ずつ増減するのに
応じて１ずつ変化する非負整数の比で表すことができ
る。詳しくは、実施形態に関連して説明する。
【００１９】（５）前記各抵抗部は、寄生抵抗を含むス
イッチング素子から構成されてもよい。
【００２０】こうすることで、スイッチング素子自体の
抵抗を利用するので、別部材として抵抗部を設ける必要
がない。
【００２１】（６）前記スイッチング素子は、電解効果
トランジスタであり、前記デジタル信号の各ビットに対
応した前記第１及び第２の可変抵抗手段において、Ｎチ
ャネル形及びＰチャネル形を入れ替えて設けられてもよ
い。
【００２２】このように、Ｎチャネル形及びＰチャネル
形を入れ替えることで、抵抗部の電気的な接続及び切断
を、インバータ等の付加回路なしに、第１及び第２の可
変抵抗手段においてＯＮとＯＦＦとを反転させて切り換
えることができる。
【００２３】（７）前記電解効果トランジスタのチャネ
ル幅及びチャネル長は、前記デジタル信号の各ビットに
対応する抵抗値を得られるように形成されてもよい。
【００２４】つまり、チャネル幅及びチャネル長を調整
することで、電解効果トランジスタの抵抗値を変えるこ
とができ、２進荷重された抵抗値を得ることもできる。
なお、チャネル幅が大きくなると抵抗値が小さくなり、
チャネル長が大きくなると抵抗値が大きくなる。
【００２５】（８）前記第１及び第２の可変抵抗手段の
一方は、常時電気的に導通する付加抵抗部を有し、この
付加抵抗部の抵抗値は、最下位ビットに対応する前記抵
抗部の抵抗値に等しくしてもよい。
【００２６】こうすることで、第１及び第２の可変抵抗
手段の一方には、常に付加抵抗部の抵抗値が得られ、抵
抗値が無限大となる、すなわち出力配線がフローティン
グになることがない。そして、アナログ出力に、高電位
配線または低電位配線の電位を得ることが可能になる。
詳しくは、実施形態に関連して説明する。
【００２７】（９）本発明に係るデジタル−アナログ変
換器は、前記出力配線を一時的に前記高電位配線又は前
記低電位配線のいずれか一方に接続して、この出力配線
の電位を一時的に前記高電位又は前記低電位に設定する
プリチャージスイッチを有してもよい。
【００２８】ここで、アナログ出力は、高電位配線の電
位と低電位配線の電位との間で得られる。したがって、
プリチャージスイッチによって一瞬にして、アナログ出
力を、最も高い電位又は最も低い電位に設定することが
できる。これにより、出力配線をアナログ出力へと変化
させる時間を短縮することが可能となる。
【００２９】（１０）本発明に係るデジタル−アナログ
変換器は、前記高電位及び前記低電位のうち少なくとも
いずれか一方を変化させる電位調整手段を有してもよ
い。
【００３０】こうすることで、アナログ出力の電位範囲
を変えることができる。また、アナログ出力の電位範囲
が変わっても、本発明では、等分割の電位調整が可能で
ある。
【００３１】（１１）本発明に係る回路基板は、上記デ
ジタル−アナログ変換器と、所望の配線パターンが形成
された基板と、を有する。
【００３２】（１２）本発明に係る電子機器は、上記デ
ジタル−アナログ変換器を有する。
【００３３】（１３）本発明に係る液晶表示装置は、複
数ビットのデジタル信号をアナログ出力に変換するデジ
タル−アナログ変換器からのアナログ出力に応じて、液
晶の光透過率が変えられる液晶表示装置において、前記
デジタル−アナログ変換器は、高電位が供給される高電
位配線と、低電位が供給される低電位配線と、前記アナ
ログ出力の電位を得る出力配線と、前記高電位配線と前
記出力配線との間に設けられて抵抗値が変化可能な第１
の可変抵抗手段と、前記出力配線と前記低電位配線との
間に設けられて抵抗値が変化可能な第２の可変抵抗手段
と、前記高電位及び前記低電位の両方を変化させる電位
調整手段と、を有し、前記第１及び第２の可変抵抗手段
の抵抗値の比は、合計が一定の自然数で、前記デジタル
信号の値が最小単位ずつ増減するのに応じて１ずつ変化
する非負整数の比で表すことができ、前記第１及び第２
の可変抵抗手段のそれぞれは、前記デジタル信号の各ビ
ットに対応して並列接続された複数の抵抗部を含み、各
抵抗部の抵抗値は、２進荷重された比で、最上位ビット
から最下位ビットに向けて大きくなり、前記第１及び第
２の可変抵抗手段のそれぞれは、前記デジタル信号の各
ビットに対応したスイッチを含み、前記スイッチは、前
記各抵抗部の電気的な接続及び切断を、前記第１及び第
２の可変抵抗手段において同一ビットに対応してＯＮと
ＯＦＦとを反転させて切り換え、前記電位調整手段は、
前記高電位配線及び前記低電位配線の両方の電位を、前
記光透過率の変化範囲を均等に分割して区画されたいず
れかの分割範囲の最小値及び最大値に対応する印加電圧
のレベルに変化させ、前記最小値から前記最大値までの
範囲内で、前記アナログ出力が得られるようにする。
【００３４】本発明によれば、電位調整手段は、高電位
配線及び低電位配線の両方の電位を、光透過率の変化範
囲を均等に分割して区画された分割範囲の最小値及び最
大値に対応する印加電圧のレベルに変化させる。
【００３５】ここで、液晶の光透過率と印加電圧とは、
非線形の関係にあるため、印加電圧を等間隔で増減させ
ても、光透過率は等間隔で増減しない。そこで、本発明
では、逆に、光透過率を基準として、高電位配線及び低
電位配線の電位を変化させるので、等間隔で光透過率を
変化させることができる。
【００３６】また、同様の考え方で、必ずしも等間隔で
ない所望の光透過率を得ることも可能である。
【００３７】（１４）前記各抵抗部は、寄生抵抗を含む
スイッチング素子から構成されてもよい。
【００３８】（１５）前記スイッチング素子は、電解効
果トランジスタであり、前記デジタル信号の各ビットに
対応した前記第１及び第２の可変抵抗手段において、Ｎ
チャネル形及びＰチャネル形を入れ替えて設けられても
よい。
【００３９】（１６）前記電解効果トランジスタのチャ
ネル幅及びチャネル長は、前記デジタル信号の各ビット
に対応する抵抗値を得られるように形成されてもよい。
【００４０】（１７）前記電位調整手段は、前記デジタ
ル信号に対応するアナログ出力が、いずれの前記分割範
囲に対応するかを判断して、前記高電位配線及び前記低
電位配線の両方の電位を決定してもよい。
【００４１】こうすることで、液晶の光透過率がデジタ
ル信号に対応するアナログ信号を得ることができる。
【００４２】（１８）前記第１及び第２の可変抵抗手段
の一方は、常時電気的に導通する付加抵抗部を有し、こ
の付加抵抗部の抵抗値は、最下位ビットに対応する前記
抵抗部の抵抗値に等しくてもよい。
【００４３】
【発明の実施の形態】以下、本発明の好ましい実施の形
態を図面を参照して説明する。
【００４４】（第１実施形態）図１に、第１の実施形態
に係る液晶表示装置用の駆動回路を示す。また、図２に
液晶表示装置の分解斜視図を示す。図２に示すように、
この液晶表示装置は、アクティブマトリクス型の液晶パ
ネル４０を有する。液晶パネル４０は、画素電極４１へ
の電位の供給を制御する薄膜トランジスタ４２を有する
ＴＦＴ基板４３と、対向電極４４を有するカラーフィル
タ基板４５との間に液晶４６が封入されてなる。そし
て、液晶パネル４０の両面に偏光板４７、４８が取り付
けられ、一方の偏光板４８にはバックライト４９が取り
付けられている。また、駆動回路５０は、ＴＦＴ基板４
３に形成されている。
【００４５】駆動回路５０は、図１に示すように、本発
明に係るデジタル−アナログ変換回路１００を含む。デ
ジタル−アナログ変換回路１００は、３ビットのデジタ
ル信号をアナログ電圧に変換できるようになっている。
本実施形態では、説明を容易にするために、３ビット対
応のデジタル−アナログ変換回路１００が用いられる
が、鮮明な画像を表示するには、それ以上のビットに対
応するデジタル−アナログ変換回路が必要である。
【００４６】また、ＴＦＴ基板４３上の回路は、全て低
温プロセスにより形成されたポリシリコンから成る。
【００４７】図１において、３本のデジタル配線１０の
それぞれには、デジタル信号Ｄ0 〜Ｄ2 が入力される。
デジタル信号Ｄ0 〜Ｄ2 は、クロックＣＬ１及び反転ク
ロックｎＣＬ１に応じてラッチ回路Ａ0 〜Ａ2 に保持さ
れる。
【００４８】シフトレジスタ２０は、液晶表示装置の信
号線の本数に対応する段のレジスタ２１、２２、…を有
し、それぞれが、クロックＣＬ１としてのサンプリング
パルスＳＰを出力する。サンプリングパルスＳＰの信号
レベルは、インバータ１２によって反転し、反転クロッ
クｎＣＬ１が生成される。
【００４９】各レジスタ２１、２２、…のそれぞれに対
応してラッチ回路Ａ0 〜Ａ2 が設けられている。ラッチ
回路Ａ0 〜Ａ2 に信号が保持されると、全ての信号は一
斉に後段のラッチ回路Ｂ0 〜Ｂ2 に移される。そのため
に、クロックＣＬ２及び反転クロックｎＣＬ２がラッチ
回路Ｂ0 〜Ｂ2 に入力される。
【００５０】ラッチパルス配線３０には、クロックＣＬ
２としてのラッチパルスＬＰが入力される。ラッチパル
スＬＰの信号レベルは、インバータ１４によって反転
し、反転クロックｎＣＬ２が生成される。
【００５１】後段のラッチ回路Ｂ0 〜Ｂ2 に信号が移さ
れると、この信号に従ってデジタル−アナログ変換の処
理が行われる。この処理中に、各レジスタ２１、２２、
…のそれぞれに対応するラッチ回路Ａ0 〜Ａ2 に、次の
信号を順次入力することができる。
【００５２】ラッチ回路Ｂ0 〜Ｂ2 に保持された信号
は、デジタル−アナログ変換回路１００に入力される。
【００５３】デジタル−アナログ変換回路１００は、電
位ＶH の高電位配線１０２、電位ＶL の低電位配線１０
４及び電位Ｖs の出力配線１０６を含む。電位ＶH と電
位ＶL とは、 ＶL ＜ＶH の関係にあり、高電位配線１０２及び低電位配線１０４
は、それぞれの電位ＶH又はＶL に保たれる。本実施形
態では、電位ＶH は８Ｖで、電位ＶL は０Ｖである。
【００５４】そして、出力配線１０６には、デジタル信
号Ｄ0 〜Ｄ2 に応じて変換されたアナログ出力の電位Ｖ
s があらわれる。このデジタル−アナログ変換を行うた
めに、デジタル−アナログ変換回路１００は、抵抗値を
変えることができる可変抵抗部Ｒ1 、Ｒ2 を有する。
【００５５】可変抵抗部Ｒ1 は、高電位配線１０２と出
力配線１０６との間に接続され、抵抗ｒ10〜ｒ12及びス
イッチＴ10〜Ｔ12を有する。抵抗ｒ10〜ｒ12は、高電位
配線１０２と出力配線１０６との間で並列に接続されて
いる。また、抵抗ｒ10〜ｒ12は、高電位配線１０２と出
力配線１０６との間で、電気的な接続及び切断が可能と
なるように、スイッチＴ10〜Ｔ12に接続されている。つ
まり、高電位配線１０２と出力配線１０６との間には、
直列に接続された抵抗ｒ10及びスイッチＴ10と、直列に
接続された抵抗ｒ11及びスイッチＴ11と、直列に接続さ
れた抵抗ｒ12及びスイッチＴ12と、がそれぞれ並列に接
続されている。なお、スイッチＴ10〜Ｔ12の寄生抵抗は
無視できるほど小さいものとなっている。
【００５６】スイッチＴ10〜Ｔ12は、Ｎチャネル形のＭ
ＯＳ ＦＥＴ（電解効果トランジスタ）で構成されてお
り、それぞれのゲートがラッチ回路Ｂ0 〜Ｂ2 に接続さ
れている。したがって、スイッチＴ10〜Ｔ12は、デジタ
ル信号Ｄ0 〜Ｄ2 に対応して、抵抗ｒ10〜ｒ12を流れる
電流を制御するようになっている。なお、スイッチＴ10
〜Ｔ12を構成するＭＯＳ ＦＥＴは、薄膜トランジスタ
である。
【００５７】可変抵抗部Ｒ2 は、出力配線１０６と低電
位配線１０４との間に接続されており、抵抗ｒ20〜ｒ22
及びスイッチＴ20〜Ｔ22に加えて付加抵抗ｒx を有す
る。
【００５８】抵抗ｒ20〜ｒ22は、出力配線１０６と低電
位配線１０４との間で並列に接続されている。また、抵
抗ｒ20〜ｒ22は、出力配線１０６と低電位配線１０４と
の間で、電気的な接続及び切断が可能となるように、ス
イッチＴ20〜Ｔ22に接続されている。つまり、出力配線
１０６と低電位配線１０４との間には、直列に接続され
た抵抗ｒ20及びスイッチＴ20と、直列に接続された抵抗
ｒ21及びスイッチＴ21と、直列に接続された抵抗ｒ22及
びスイッチＴ22と、がそれぞれ並列に接続されている。
なお、スイッチＴ20〜Ｔ22の寄生抵抗は無視できるほど
小さいものとなっている。
【００５９】スイッチＴ20〜Ｔ22は、上述したスイッチ
Ｔ10〜Ｔ12と同様に、ＭＯＳ ＦＥＴ（電解効果トラン
ジスタ）で構成されており、それぞれのゲートがラッチ
回路Ｂ0 〜Ｂ2 に接続されている。したがって、スイッ
チＴ20〜Ｔ22は、デジタル信号Ｄ0 〜Ｄ2 に対応して、
抵抗ｒ20〜ｒ22を流れる電流を制御するようになってい
る。
【００６０】ただし、スイッチＴ20〜Ｔ22は、Ｐチャネ
ル形のＭＯＳ ＦＥＴ（電解効果トランジスタ）で構成
されており、スイッチＴ20〜Ｔ22とは、Ｐ形とＮ形とが
入れ替わっている。したがって、スイッチＴ10〜Ｔ12と
スイッチＴ20〜Ｔ22とは、ＯＮとＯＦＦが反転して切り
替わるようになっている。なお、スイッチＴ20〜Ｔ22を
構成するＭＯＳ ＦＥＴも薄膜トランジスタである。
【００６１】また、スイッチＴ１０〜Ｔ１２が、Ｐチャ
ネル型で、スイッチＴ２０〜Ｔ２２が、Ｎチャネル型で
あってもよい。デジタル信号のロジックが反転すること
を除けば、全く同様に動作する。さらに、抵抗ｒ１０〜
ｒ１２とスイッチＴ１０〜Ｔ１２、または抵抗ｒ２０〜
ｒ２２とスイッチＴ２０〜Ｔ２２が、入れ替わっていて
もよい。これらの構成によれば、スイッチがＯＮとなっ
ている時の寄生抵抗が低減でき、より正確なデジタル−
アナログ変換が可能になる。
【００６２】付加抵抗ｒx は、出力配線１０６と低電位
配線１０４との間で、常時導通するようにスイッチなし
で接続されている。
【００６３】デジタル−アナログ変換回路１００では、
抵抗ｒ10〜ｒ12、ｒ20〜ｒ22、ｒxの抵抗値に次のよう
な特徴を有する。
【００６４】まず、抵抗ｒ10〜ｒ12の抵抗値は、２進荷
重された比をなしている。また、最上位ビットのデジタ
ル信号Ｄ2 に対応する抵抗ｒ12から、最下位ビットのデ
ジタル信号Ｄ0 に対応する抵抗ｒ10に向けて、抵抗値が
大きくなっている。すなわち、 ｒ10：ｒ11：ｒ12＝２2 ：２1 ：２0 となっている。
【００６５】あるいは、抵抗値の逆数でみると、最下位
ビットのデジタル信号Ｄ0 に対応する抵抗ｒ10から、最
上位ビットのデジタル信号Ｄ2 に対応する抵抗ｒ12に向
けて、抵抗値の逆数が大きくなっている。すなわち、 １／ｒ10：１／ｒ11：１／ｒ12＝２0 ：２1 ：２2 となっている。
【００６６】抵抗ｒ20〜ｒ22の抵抗値も、同様に２進荷
重された比をなしており、 ｒ20：ｒ21：ｒ22＝２2 ：２1 ：２0 １／ｒ20：１／ｒ21：１／ｒ22＝２0 ：２1 ：２2 となっている。
【００６７】具体的には、本実施形態では、 ｒ10＝ｒ20＝１ Ω ｒ11＝ｒ21＝１／２ Ω ｒ12＝ｒ22＝１／４ Ω となっている。
【００６８】次に、付加抵抗ｒx は、最下位ビットのデ
ジタル信号Ｄ0 に対応する抵抗ｒ10、ｒ20と同じ抵抗
値、すなわち１Ωとなっている。
【００６９】デジタル−アナログ変換回路１００は、上
記のように構成されているので、可変抵抗部Ｒ1 と可変
抵抗部Ｒ2との抵抗値の比が所定の関係を有する。この
ことを図３を参照して説明する。図３には、デジタル信
号に応じて変化する可変抵抗部Ｒ1 及び可変抵抗部Ｒ2
の抵抗値、両者の抵抗値の合計及びアナログ出力の電位
Ｖs が示されている。
【００７０】図３において、例えばデジタル信号が００
０のとき、スイッチＴ10〜Ｔ12が全てオフになるので、
これらの合計からなる可変抵抗部Ｒ1 の値は、無限大と
なっている。
【００７１】また、デジタル信号００１のとき、スイッ
チＴ10がＯＮで、スイッチＴ11、Ｔ12がＯＦＦとなるの
で、これらの合計からなる可変抵抗部Ｒ1 の値は、 １／Ｒ1 ＝１／ｒ１０ によって求められ、ｒ１０＝１を代入して、 Ｒ1 ＝１ となる。
【００７２】一方、デジタル信号００１のとき、スイッ
チＴ20〜Ｔ22は、スイッチＴ10〜Ｔ12とは反転した切換
を行うので、スイッチＴ20がＯＦＦで、スイッチＴ21、
Ｔ22がＯＮとなる。可変抵抗部Ｒ2 の値は、これらの合
計に付加抵抗ｒx の抵抗値を加えて、 １／Ｒ2 ＝（１／ｒ21）＋（１／ｒ22）＋（１／ｒx ） によって求められるので、ｒ21＝１／２、ｒ22＝１／
４、ｒx ＝１を代入して、 Ｒ2 ＝１／７ となる。
【００７３】同様にして計算すると、可変抵抗部Ｒ1 、
Ｒ2 の抵抗値の比は、図３に示すようになる。
【００７４】そして、図４は、可変抵抗部Ｒ1 、Ｒ2 の
抵抗値を比で表した図である。同図に示すように、可変
抵抗部Ｒ1 、Ｒ2 の抵抗値の比は、デジタル信号００１
〜１１１の範囲で、合計が８に保たれる自然数の比で書
ける。
【００７５】また、デジタル信号の値が１ずつ増減する
と、可変抵抗部Ｒ1 、Ｒ2 の抵抗値の比は、それぞれ１
ずつ逆方向に増減する。
【００７６】例えば、デジタル信号が００１から０１０
になると、可変抵抗部Ｒ1 、Ｒ2 の抵抗値の比は、７：
１から、６：２となり、可変抵抗部Ｒ1 においては１減
少し、可変抵抗部Ｒ2 においては１増加するようになっ
ている。
【００７７】ここで、可変抵抗部Ｒ1 、Ｒ2 の抵抗値の
比の合計値８は、分圧回路として電位差を分割する個数
である。すなわち、可変抵抗部Ｒ1 、Ｒ2 は、高電位配
線１０２の電位ＶH と低電位配線１０４の電位ＶL との
電位差を、８分割する分圧回路を構成している。
【００７８】ここで、比の合計値８は、高電位配線１０
２の電位ＶH と低電位配線１０４の電位ＶL との電位差
が８Ｖであることから設定された。８Ｖの電位差を８分
割するので、１Ｖずつ増減可能な分圧回路を得ることが
できる。
【００７９】また、本実施形態によれば、図３に示すよ
うに、可変抵抗部Ｒ1 、Ｒ2 の抵抗値の合計（Ｒ1 ＋Ｒ
2 ）は、アナログ出力Ｖs が最大値又は最小値から中間
値に向かうにつれて小さくなる。すなわち、アナログ出
力Ｖs ＝４Ｖのときに、Ｒ1＋Ｒ2 ＝１／２Ｖで最小と
なり、デジタル信号（アナログ出力）が大きく又は小さ
くなるに従って、Ｒ1 ＋Ｒ2 は大きくなる。
【００８０】したがって、本実施形態によれば、アナロ
グ出力Ｖs を得るときに、最大値又は最小値の電位を得
るときには高抵抗を介してデジタル−アナログ変換が行
われるので、消費電力を減少させることができる。ま
た、アナログ出力Ｖs が、最大値又は最小値の電位から
離れるに従って、低抵抗を介してデジタル−アナログ変
換が行われるので、速やかに十分な充電が可能になる。
【００８１】さらに、本実施形態では、抵抗は７個、Ｔ
ＦＴは６個である。一方、特開平５−１８１４３６号公
報に見られるような抵抗を直列に接続したものを考える
と、図１１に示すように、抵抗は８個、ＴＦＴは１４個
である。本発明により、抵抗及びスイッチの数を減らせ
ることが分かる。
【００８２】この、抵抗及びスイッチの数を減らせる効
果は、デジタルのビット数が多くなると、より顕著にな
る。例えば、６ビットの場合、本発明によれば、抵抗１
３個、ＴＦＴ１２個であるが、抵抗を直列に接続した方
式によれば、抵抗６４個、ＴＦＴ１２６個となる。
【００８３】（第２実施形態）図５は、第２実施形態に
係るデジタル−アナログ変換回路を示す図である。この
デジタル−アナログ変換回路２００は、第１実施形態の
デジタル−アナログ変換回路１００に、電位判別部２１
０及びプリチャージスイッチＴc1、Ｔc2を付加したもの
である。
【００８４】プリチャージスイッチＴc1は、高電位配線
１０２と出力配線１０６との間に設けられ、プリチャー
ジスイッチＴc2は、出力配線１０６と低電位配線１０４
との間に設けられている。
【００８５】プリチャージスイッチＴc1をＯＮにしてプ
リチャージスイッチＴc2をＯＦＦにすれば、出力配線１
０６のアナログ出力Ｖs は、高電位配線１０２の電位Ｖ
H と同じになる。したがって、デジタル信号に対応する
アナログ出力Ｖs が、電位ＶH に近いときには、このよ
うに、一旦アナログ出力Ｖs を電位ＶH にしてから、可
変抵抗部Ｒ1 、Ｒ2 を用いて適正なアナログ出力Ｖs を
得ることができる。こうして、アナログ出力Ｖs の急激
な変化が必要なときでも、迅速に対応することができ
る。
【００８６】逆に、プリチャージスイッチＴc1をＯＦＦ
にしてプリチャージスイッチＴc2をＯＮにすれば、出力
配線１０６のアナログ出力Ｖs は、低電位配線１０４の
電位ＶL と同じになる。したがって、デジタル信号に対
応するアナログ出力Ｖs が、電位ＶL に近いときには、
このように、一旦アナログ出力Ｖs を電位ＶL にしてか
ら、可変抵抗部Ｒ1 、Ｒ2 を用いて適正なアナログ出力
Ｖs を得ることができる。こうして、アナログ出力Ｖs
の急激な変化が必要なときでも、迅速に対応することが
できる。
【００８７】また、本実施形態では、デジタル信号に対
応するアナログ出力Ｖs が、電位ＶH 、ＶL のいずれに
近いかを判断するために、電位判別部２１０が設けられ
ている。
【００８８】電位判別部２１０には、デジタル信号に対
応するアナログ出力Ｖs が記憶されている。例えば、第
１実施形態と同様の数値が適用された場合には、図３に
示すように、デジタル信号０００、００１、…、１１１
は、アナログ出力Ｖs は０、１、…、７（Ｖ）に対応す
ることが、電位判別部２１０に記憶されている。
【００８９】また、電位判別部２１０は、デジタル信号
に対応するアナログ出力Ｖs が、電位ＶH 、ＶL のいず
れに近いかを判断する。そのために、電位判別部２１０
には、ラッチ回路Ｂ0 〜Ｂ2 からデジタル信号Ｄ0 〜Ｄ
2 が入力される。
【００９０】具体的には、アナログ出力Ｖs と電位ＶH
との差の絶対値Ａと、アナログ出力Ｖs と電位ＶL との
差の絶対値Ｂと、が算出され、Ａ＜ＢならばＨレベルの
信号が得られ、Ｂ＜ＡならばＬレベルの信号が得られる
ようになっている。Ａ＝Ｂならば、どちらでもよい。
【００９１】例えば、第１実施形態と同様な数値が適用
された場合には、デジタル信号０００〜００１の場合に
はＬレベルの信号が得られ、デジタル信号１００〜１１
１の場合にはＨレベルの信号が得られる。この場合、電
位判別部は最上位ビットだけから判別を行うことができ
る。
【００９２】そして、Ｈレベルの信号が得られると、プ
リチャージスイッチＴc1がＯＮになりプリチャージスイ
ッチＴc2がＯＦＦになって、アナログ出力Ｖs が電位Ｖ
H になる。
【００９３】一方、Ｌレベルの信号が得られると、プリ
チャージスイッチＴc1がＯＮになりプリチャージスイッ
チＴc2がＯＦＦになって、アナログ出力Ｖs が電位ＶH
になる。
【００９４】こうして、アナログ出力Ｖs が、一旦、電
位ＶH 、ＶL のいずれかになると、プリチャージスイッ
チＴc1、Ｔc2の両方がＯＦＦにされて、可変抵抗部Ｒ1
、Ｒ2 によってデジタル−アナログ変換が行われる。
【００９５】本実施形態によれば、アナログ信号Ｖs
は、駆動能力の高いプリチャージスイッチＴc1、Ｔc2に
よって、最も高い電位ＶH 又は最も低い電位ＶL のいず
れかに瞬時に設定されてから、デジタル信号の値に対応
するアナログ出力Ｖs へと変化する。したがって、所望
のアナログ出力Ｖs を高速に得ることができる。
【００９６】また、第１実施形態で述べたように、アナ
ログ出力Ｖs を得るときに、最大値又は最小値の電位に
近い電位を得るときには、高抵抗を介してデジタル−ア
ナログ変換が行われるので、消費電力を減少させること
ができる。このとき、出力配線１０６が最大値又は最小
値の電位にプリチャージされているので、充電すべき電
位差は小さく、速やかに充電される。また、アナログ出
力Ｖs が、最大値又は最小値の電位から離れるに従っ
て、低抵抗を介してデジタル−アナログ変換が行われる
ので、速やかに十分な充電が可能になる。
【００９７】（第３実施形態）図６は、第３実施形態に
係るデジタル−アナログ変換回路を示す図である。この
デジタル−アナログ変換回路３００は、第１実施形態の
デジタル−アナログ変換回路１００に、電位調整部３１
０を付加したものである。
【００９８】電位調整部３１０は、高電位配線１０２及
び低電位配線１０４のそれぞれの電位ＶH 、ＶL を変え
る制御を行う。こうすることで、アナログ出力Ｖs の範
囲を変えることができる。
【００９９】例えば、第１実施形態では、電位ＶH ＝８
Ｖ、電位ＶL ＝０Ｖに設定され、アナログ出力Ｖs が０
〜７Ｖの範囲で変化するようになっていたが、電位ＶH
＝１６Ｖ、電位ＶL ＝８Ｖに変えると、アナログ出力Ｖ
s が８〜１５Ｖの範囲で変化する。そうすると、可変抵
抗部Ｒ1 、Ｒ2 の構成を変えることなく、結局、０〜１
５Ｖの範囲のアナログ出力Ｖs を得ることができる。
【０１００】（第４実施形態）図７は、第４実施形態に
係る液晶表示装置の駆動回路を示す図である。この駆動
回路は、デジタル−アナログ変換回路４００を含む。デ
ジタル−アナログ変換回路４００には、５ビットのデジ
タル信号が入力されるようになっている。各ビットのデ
ジタル信号Ｄ0 〜Ｄ4 は、ラッチ回路Ａ0 〜Ａ4 及びＢ
0 〜Ｂ4 を介してデジタル−アナログ変換回路４００に
入力される。ラッチ回路Ａ0 〜Ａ4 及びＢ0 〜Ｂ4 のそ
れぞれの構成は、図１に示すラッチ回路Ａ0 〜Ａ2 及び
Ｂ0 〜Ｂ2 と同様であるので詳細を省略する。
【０１０１】また、デジタル−アナログ変換回路４００
は、図１に示すデジタル−アナログ変換回路１００に電
位調整部４１０を加えたものである。そして、デジタル
−アナログ変換回路１００に、デジタル信号の下位３ビ
ットＤ0 〜Ｄ2 が入力される点も図１に示す実施形態と
同様である。
【０１０２】本実施形態では、上位２ビットのデジタル
信号Ｄ3 、Ｄ4 が、電位調整部４１０に入力される。こ
の電位調整部４１０は、デジタル信号Ｄ3 、Ｄ4 に応じ
て、高電位配線１０２の電位ＶH 及び低電位配線１０４
の電位ＶL を変えるようになっている。
【０１０３】図８は、電位調整部４１０によって電位Ｖ
H 及びＶL を変える例を示す図である。同図に示すよう
に、本実施形態では、デジタル信号の上位２ビットが０
０のときにはＶH ＝８、ＶL ＝０となり、上位２ビット
が０１のときにはＶH ＝１６、ＶL ＝８となり、上位２
ビットが１０のときにはＶH ＝２４、ＶL ＝１６とな
り、上位２ビットが１１のときにはＶH ＝３２、ＶL ＝
２４となる。
【０１０４】詳しくは、電位調整部４１０は、入力され
たデジタル信号Ｄ3 、Ｄ4 が００であるかどうかを判断
し、ＹＥＳなら高電位配線１０２に８Ｖを印加し、低電
位配線１０４を０Ｖとする。ＮＯなら、デジタル信号Ｄ
3 、Ｄ4 が０１であるかどうかを判断し、ＹＥＳなら高
電位配線１０２に１６Ｖを印加し、低電位配線１０４に
８Ｖを印加する。ＮＯなら、デジタル信号Ｄ3 、Ｄ4 が
１０であるかどうかを判断し、ＹＥＳなら高電位配線１
０２に２４Ｖを印加し、低電位配線１０４に１６Ｖを印
加する。ＮＯなら、デジタル信号Ｄ3 、Ｄ4 は１１であ
るから、高電位配線１０２に３２Ｖを印加し、低電位配
線１０４に２４Ｖを印加する。
【０１０５】こうすることで、図８に示すように、アナ
ログ出力Ｖs には、１Ｖずつ増減する０〜３１Ｖの電位
があらわれる。この電位によって、液晶表示装置を駆動
することができる。
【０１０６】本実施形態によれば、電位調整部４１０の
構成を変えるだけで、所望のビット数のデジタル信号に
対応したアナログ出力Ｖs を得ることができる。電位調
整部４１０には、ソフトウエアを利用することができる
ので、構成を変えることは容易である。
【０１０７】なお、電位調整部にも、本発明を適用した
デジタル−アナログ変換器を用いることができる。
【０１０８】（第５実施形態）図９は、第５実施形態に
係る液晶表示装置の駆動方法を説明する図である。ま
た、図９は、液晶表示装置における液晶への印加電圧と
液晶の光透過率との関係を表すグラフである。このグラ
フから明らかなように、印加電圧と光透過率とは、非線
形の関係にある。そして、印加電圧が均等の割合で増減
しても、光透過率は均等の割合で増減しないため、液晶
表示装置において適正な階調を得られない。
【０１０９】そこで、本実施形態では、光透過率が均等
の割合で増減するように、ガンマ補正を行えるようにな
っている。
【０１１０】そのため、本実施形態では、図７に示す液
晶表示装置の駆動回路が使用されており、電位調整部４
１０による電位ＶH 及び電位ＶL の調整によって、ガン
マ補正が行われるようになっている。
【０１１１】詳しくは、電位調整部４１０は、光透過率
の変化範囲を均等に４分割して区画された分割範囲の最
小値及び最大値に対応する印加電圧の範囲でアナログ出
力ができるように、電位ＶH 及び電位ＶL を変化させて
いる。なお、光透過率の範囲を４分割したのは、電位調
整部４１０に対応するデジタル信号が上位２ビットだか
らである。上位ｎビットが電位調整部４１０に対応すれ
ば、光透過率の変化範囲を２n 分割することになる。
【０１１２】こうして、供給される電位ＶH 及び電位Ｖ
L が決定され、対応するアナログ出力Ｖs が印加電圧と
なる。
【０１１３】また、アナログ出力Ｖs は、デジタル信号
の上位２ビットが増減したときに重複したアナログ出力
Ｖs があらわれないようにすることが好ましい。
【０１１４】すなわち、図９に示すように、デジタル信
号の上位２ビットが００のときには、印加電圧（アナロ
グ出力Ｖs ）は、 ０≦Ｖs ＜Ｖ1 であり、デジタル信号の上位２ビットが０１のときに
は、 Ｖ1 ≦Ｖs ＜Ｖ2 であり、デジタル信号の上位２ビットが１０のときに
は、 Ｖ2 ≦s ＜Ｖ3 であり、デジタル信号の上位２ビットが１１のときに
は、 Ｖ3 ≦Ｖs ＜Ｖsmax となることが好ましい。こうして、重複したアナログ出
力Ｖs をなくして、液晶表示装置における適正な階調を
得ることができる。
【０１１５】（第６実施形態）図１０は、第６実施形態
に係るデジタル−アナログ変換回路を示す図である。こ
のデジタル−アナログ変換回路５００は、第１実施形態
の駆動回路５０において、デジタル−アナログ変換回路
１００の代わりに使用することができる。
【０１１６】デジタル−アナログ変換回路５００は、可
変抵抗部Ｒ51がスイッチＴ50〜Ｔ52から構成され、可変
抵抗部Ｒ52がスイッチＴ60〜Ｔ62から構成される点で、
デジタル−アナログ変換回路１００と異なる。これ以外
の構成は、デジタル−アナログ変換回路１００と同様で
あるので、同一の符号を付して説明を省略する。
【０１１７】スイッチＴ50〜Ｔ52は、Ｎチャネル形のＭ
ＯＳ ＦＥＴ（電解効果トランジスタ）で構成されてお
り、それぞれのゲートがラッチ回路Ｂ0 〜Ｂ2 に接続さ
れている。また、スイッチＴ50〜Ｔ52は、ソース・ドレ
イン間の寄生抵抗の値が、図１の抵抗ｒ10〜ｒ12の抵抗
値に等しくなっている。すなわち、 Ｔ50：１Ω Ｔ51：１／２Ω Ｔ52：１／４Ω となっている。
【０１１８】したがって、スイッチＴ50〜Ｔ52は、図１
のスイッチＴ10〜Ｔ12及び抵抗ｒ10〜ｒ12と同等の機能
を果たす。
【０１１９】一方、スイッチＴ60〜Ｔ62は、Ｐチャネル
形のＭＯＳ ＦＥＴ（電解効果トランジスタ）で構成さ
れており、それぞれのゲートがラッチ回路Ｂ0 〜Ｂ2 に
接続されている。また、スイッチＴ60〜Ｔ62は、ソース
・ドレイン間の寄生抵抗の値が、図１の抵抗ｒ20〜ｒ22
の抵抗値に等しくなっている。すなわち、 Ｔ60：１Ω Ｔ61：１／２Ω Ｔ62：１／４Ω となっている。
【０１２０】したがって、スイッチＴ60〜Ｔ62は、図１
のスイッチＴ20〜Ｔ22及び抵抗ｒ20〜ｒ22と同等の機能
を果たす。
【０１２１】なお、スイッチＴ50〜Ｔ52及びＴ60〜Ｔ62
において、ソース・ドレイン間の寄生抵抗の値は、電流
通路（チャネル）の幅及び長さを変えることで調整する
ことができる。すなわち、チャネル幅を大きくすれば抵
抗値が小さくなり、チャネル長を大きくすれば抵抗値が
大きくなる。
【０１２２】こうして、本実施形態では、可変抵抗部Ｒ
51、Ｒ52において、別部材としての抵抗を省略すること
ができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る液晶表示装置用
の駆動回路を示す図である。
【図２】第１の実施形態に係る液晶表示装置の分解斜視
図である。
【図３】第１の実施形態において、デジタル信号に応じ
て変化する可変抵抗部Ｒ1 及びＲ2 の抵抗値、両者の抵
抗値の合計及びアナログ出力の電位の関係を示す図であ
る。
【図４】第１の実施形態における可変抵抗部の抵抗値を
比で表した図である。
【図５】本発明の第２実施形態に係るデジタル−アナロ
グ変換回路を示す図である。
【図６】本発明の第３実施形態に係るデジタル−アナロ
グ変換回路を示す図である。
【図７】本発明に係る第４実施形態に係る液晶表示装置
の駆動回路を示す図である。
【図８】第４実施形態において、電位調整部によって電
位及びを変える例を示す図である。
【図９】本発明の第５実施形態に係る液晶表示装置の駆
動方法を説明する図である。
【図１０】本発明の第６実施形態に係るデジタル−アナ
ログ変換回路を示す図である。
【図１１】従来のデジタル−アナログ変換回路を示す図
である。
【符号の説明】
１００ デジタル−アナログ変換回路 １０２ 高電位配線 １０４ 低電位配線 １０６ 出力配線 Ｄ0 〜Ｄ2 デジタル信号 Ｖs アナログ出力 ＶH 高電位 ＶL 低電位 Ｒ1 、Ｒ2 可変抵抗部 ｒ10〜ｒ12、ｒ20〜ｒ22 抵抗 ｒx 付加抵抗 Ｔ10〜Ｔ12、Ｔ20〜Ｔ22 スイッチ

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 複数ビットのデジタル信号をアナログ出
    力に変換するデジタル−アナログ変換器において、 高電位が供給される高電位配線と、 低電位が供給される低電位配線と、 前記アナログ出力の電位を得る出力配線と、 前記高電位配線と前記出力配線との間に設けられて抵抗
    値が変化可能な第１の可変抵抗手段と、 前記出力配線と前記低電位配線との間に設けられて抵抗
    値が変化可能な第２の可変抵抗手段と、 を有するデジタル−アナログ変換器。
  2. 【請求項２】 請求項１記載のデジタル−アナログ変換
    器において、 前記第１及び第２の可変抵抗手段の抵抗値の比は、合計
    が一定の自然数で、前記デジタル信号の値が最小単位ず
    つ増減するのに応じて１ずつ変化する非負整数の比で表
    すことができるデジタル−アナログ変換器。
  3. 【請求項３】 請求項１又は請求項２記載のデジタル−
    アナログ変換器において、 前記第１及び第２の可変抵抗手段のそれぞれは、前記デ
    ジタル信号の各ビットに対応して並列接続された複数の
    抵抗部を含み、 前記各抵抗部の抵抗値は、２進荷重された比で、最上位
    ビットから最下位ビットに向けて大きくなるデジタル−
    アナログ変換器。
  4. 【請求項４】 請求項３記載のデジタル−アナログ変換
    器において、 前記第１及び第２の可変抵抗手段のそれぞれは、前記デ
    ジタル信号の各ビットに対応したスイッチを含み、 このスイッチは、前記各抵抗部の電気的な接続及び切断
    を、前記第１及び第２の可変抵抗手段において同一ビッ
    トに対応してＯＮとＯＦＦとを反転させて切り換えるデ
    ジタル−アナログ変換器。
  5. 【請求項５】 請求項４記載のデジタル−アナログ変換
    器において、 前記各抵抗部は、寄生抵抗を含むスイッチング素子から
    なるデジタル−アナログ変換器。
  6. 【請求項６】 請求項５記載のデジタル−アナログ変換
    器において、 前記スイッチング素子は、電解効果トランジスタであ
    り、前記デジタル信号の各ビットに対応した前記第１及
    び第２の可変抵抗手段において、Ｎチャネル形及びＰチ
    ャネル形を入れ替えて設けられるデジタル−アナログ変
    換器。
  7. 【請求項７】 請求項６記載のデジタル−アナログ変換
    器において、 前記電解効果トランジスタのチャネル幅及びチャネル長
    は、前記デジタル信号の各ビットに対応する抵抗値を得
    られるように形成されるデジタル−アナログ変換器。
  8. 【請求項８】 請求項３から請求項７のいずれかに記載
    のデジタル−アナログ変換器において、 前記第１及び第２の可変抵抗手段の一方は、常時電気的
    に導通する付加抵抗部を有し、この付加抵抗部の抵抗値
    は、最下位ビットに対応する前記抵抗部の抵抗値に等し
    いデジタル−アナログ変換器。
  9. 【請求項９】 請求項３から請求項８のいずれかに記載
    のデジタル−アナログ変換器において、 前記出力配線を一時的に前記高電位配線又は前記低電位
    配線のいずれか一方に接続して、この出力配線の電位を
    一時的に前記高電位又は前記低電位に設定するプリチャ
    ージスイッチを有するデジタル−アナログ変換器。
  10. 【請求項１０】 請求項３から請求項９のいずれかに記
    載のデジタル−アナログ変換器において、 前記高電位及び前記低電位のうち少なくともいずれか一
    方を変化させる電位調整手段を有するデジタル−アナロ
    グ変換器。
  11. 【請求項１１】 請求項１から請求項１０のいずれかに
    記載のデジタル−アナログ変換器と、所望の配線パター
    ンが形成された基板と、を有する回路基板。
  12. 【請求項１２】 請求項１から請求項１０のいずれかに
    記載のデジタル−アナログ変換器を有する電子機器。
  13. 【請求項１３】 複数ビットのデジタル信号をアナログ
    出力に変換するデジタル−アナログ変換器からのアナロ
    グ出力に応じて、液晶の光透過率が変えられる液晶表示
    装置において、 前記デジタル−アナログ変換器は、 高電位が供給される高電位配線と、 低電位が供給される低電位配線と、 前記アナログ出力の電位を得る出力配線と、 前記高電位配線と前記出力配線との間に設けられて抵抗
    値が変化可能な第１の可変抵抗手段と、 前記出力配線と前記低電位配線との間に設けられて抵抗
    値が変化可能な第２の可変抵抗手段と、 前記高電位及び前記低電位の両方を変化させる電位調整
    手段と、 を有し、 前記第１及び第２の可変抵抗手段の抵抗値の比は、合計
    が一定の自然数で、前記デジタル信号の値が最小単位ず
    つ増減するのに応じて１ずつ変化する非負整数の比で表
    すことができ、 前記第１及び第２の可変抵抗手段のそれぞれは、前記デ
    ジタル信号の各ビットに対応して並列接続された複数の
    抵抗部を含み、 各抵抗部の抵抗値は、２進荷重された比で、最上位ビッ
    トから最下位ビットに向けて大きくなり、 前記第１及び第２の可変抵抗手段のそれぞれは、前記デ
    ジタル信号の各ビットに対応したスイッチを含み、 前記スイッチは、前記各抵抗部の電気的な接続及び切断
    を、前記第１及び第２の可変抵抗手段において同一ビッ
    トに対応してＯＮとＯＦＦとを反転させて切り換え、 前記電位調整手段は、前記高電位配線及び前記低電位配
    線の両方の電位を、前記光透過率の変化範囲を均等に分
    割して区画されたいずれかの分割範囲の最小値及び最大
    値に対応する印加電圧のレベルに変化させ、前記最小値
    から前記最大値までの範囲内で、前記アナログ出力が得
    られるようにする液晶表示装置。
  14. 【請求項１４】 請求項１３記載の液晶表示装置におい
    て、 前記各抵抗部は、寄生抵抗を含むスイッチング素子から
    なる液晶表示装置。
  15. 【請求項１５】 請求項１４記載の液晶表示装置におい
    て、 前記スイッチング素子は、電解効果トランジスタであ
    り、前記デジタル信号の各ビットに対応した前記第１及
    び第２の可変抵抗手段において、Ｎチャネル形及びＰチ
    ャネル形を入れ替えて設けられる液晶表示装置。
  16. 【請求項１６】 請求項１５記載の液晶表示装置におい
    て、 前記電解効果トランジスタのチャネル幅及びチャネル長
    は、前記デジタル信号の各ビットに対応する抵抗値を得
    られるように形成される液晶表示装置。
  17. 【請求項１７】 請求項１３から請求項１６のいずれか
    に記載の液晶表示装置において、 前記電位調整手段は、前記デジタル信号に対応するアナ
    ログ出力が、いずれの前記分割範囲に対応するかを判断
    して、前記高電位配線及び前記低電位配線の両方の電位
    を決定する液晶表示装置。
  18. 【請求項１８】 請求項１３から請求項１７のいずれか
    に記載の液晶表示装置において、 前記第１及び第２の可変抵抗手段の一方は、常時電気的
    に導通する付加抵抗部を有し、この付加抵抗部の抵抗値
    は、最下位ビットに対応する前記抵抗部の抵抗値に等し
    い液晶表示装置。
JP06000698A 1997-06-02 1998-03-11 デジタル−アナログ変換器、回路基板、電子機器及び液晶表示装置 Expired - Fee Related JP3812130B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP06000698A JP3812130B2 (ja) 1997-06-02 1998-03-11 デジタル−アナログ変換器、回路基板、電子機器及び液晶表示装置
CNB981096719A CN1155935C (zh) 1997-06-02 1998-06-01 数模转换器、液晶显示装置和电子器件
TW087108539A TW507422B (en) 1997-06-02 1998-06-01 Digital-analog converter, circuit board, electronic machine and liquid crystal display apparatus
US09/088,844 US6157334A (en) 1997-06-02 1998-06-02 Digital-analog converter, circuit board, electronic device and liquid crystal display device
KR1019980020335A KR100579537B1 (ko) 1997-06-02 1998-06-02 디지털-아날로그변환기와회로기판과전자기기및액정표시장치

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP15922097 1997-06-02
JP9-159220 1997-06-02
JP06000698A JP3812130B2 (ja) 1997-06-02 1998-03-11 デジタル−アナログ変換器、回路基板、電子機器及び液晶表示装置

Publications (2)

Publication Number Publication Date
JPH1155122A true JPH1155122A (ja) 1999-02-26
JP3812130B2 JP3812130B2 (ja) 2006-08-23

Family

ID=26401073

Family Applications (1)

Application Number Title Priority Date Filing Date
JP06000698A Expired - Fee Related JP3812130B2 (ja) 1997-06-02 1998-03-11 デジタル−アナログ変換器、回路基板、電子機器及び液晶表示装置

Country Status (5)

Country Link
US (1) US6157334A (ja)
JP (1) JP3812130B2 (ja)
KR (1) KR100579537B1 (ja)
CN (1) CN1155935C (ja)
TW (1) TW507422B (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000242209A (ja) * 1998-12-21 2000-09-08 Sony Corp デジタルアナログ変換回路およびこれを搭載した液晶表示装置
JP2001217654A (ja) * 2000-01-28 2001-08-10 Sony Corp 信号処理回路およびバイアス調整回路
JP2008066848A (ja) * 2006-09-05 2008-03-21 Ricoh Co Ltd Ｄ／ａ変換器
JP2008066998A (ja) * 2006-09-06 2008-03-21 Ricoh Co Ltd 高速ディジタルアナログコンバータおよび差動型高速出力アナログコンバータ
JP2010045381A (ja) * 2005-06-15 2010-02-25 Asml Netherlands Bv リソグラフィ装置、デバイス製造装置、これによって製造されるデバイスおよび分散型デジタル・アナログ変換による空間光変調器を用いる制御可能なパターニング装置
US8031188B2 (en) 1998-12-21 2011-10-04 Sony Corporation Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, and liquid crystal display device incorporating the same
JP2012132944A (ja) * 2010-12-17 2012-07-12 Japan Display East Co Ltd 立体表示装置

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6317069B1 (en) * 1999-05-06 2001-11-13 Texas Instruments Incorporated Digital-to-analog converter employing binary-weighted transistor array
TW521223B (en) * 1999-05-17 2003-02-21 Semiconductor Energy Lab D/A conversion circuit and semiconductor device
JP3514719B2 (ja) * 2000-09-14 2004-03-31 シャープ株式会社 Ｄ／ａ変換回路およびそれを用いた画像表示装置
KR100741891B1 (ko) * 2000-12-28 2007-07-23 엘지.필립스 엘시디 주식회사 액정표시장치의 구동회로
TW526465B (en) * 2001-04-27 2003-04-01 Toshiba Corp Display apparatus, digital/analog converting circuit and digital/analog converting method
US7023370B2 (en) * 2002-02-28 2006-04-04 Charles Douglas Murphy Shared parallel digital-to-analog conversion
GB2395383B (en) * 2002-11-06 2004-12-22 Toumaz Technology Ltd Vector dot product multipliers and digital to analogue converters
US20040196428A1 (en) * 2003-01-16 2004-10-07 Nano Loa, Inc. Liquid crystal display device
TWI283971B (en) * 2003-05-28 2007-07-11 Yamaha Corp D/A converter
CN100372234C (zh) * 2003-06-04 2008-02-27 友达光电股份有限公司 数字模拟转换器及其降低尖峰信号的方法
TWI250823B (en) * 2003-11-26 2006-03-01 Rohm Co Ltd D/A converter circuit, organic EL drive circuit and organic EL display device
US20070002267A1 (en) * 2005-06-29 2007-01-04 Nano Loa, Inc. Liquid crystal display device
US20070003709A1 (en) * 2005-06-29 2007-01-04 Nano Loa, Inc. Liquid crystal display device
US20070279541A1 (en) * 2005-06-29 2007-12-06 Nano Loa, Inc. Method of driving liquid crystal display device
JP2009014971A (ja) * 2007-07-04 2009-01-22 Nec Electronics Corp 表示ドライバ回路
CN101399546B (zh) * 2007-09-26 2010-11-10 中芯国际集成电路制造(上海)有限公司 数模转换单元和电路
US8031517B2 (en) * 2008-07-30 2011-10-04 Samsung Electronics Co., Ltd. Memory device, memory system having the same, and programming method of a memory cell
CN103529720B (zh) * 2013-09-26 2017-12-19 凯悦汽车大部件制造（张家口）有限公司 数字输入电路及使用其的车载控制器
CN104822197B (zh) * 2015-04-20 2018-07-24 南京矽力杰半导体技术有限公司 一种模拟调光控制方法、控制电路及应用其的led驱动电路
US20210125575A1 (en) * 2019-10-25 2021-04-29 Sharp Kabushiki Kaisha Display device and drive method thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61170139A (ja) * 1985-01-24 1986-07-31 Nec Corp デイジタル／アナログ変換器
JPS61173524A (ja) * 1985-01-28 1986-08-05 Mitsubishi Electric Corp デジタル・アナログ変換器
US4701694A (en) * 1986-09-08 1987-10-20 Tektronix, Inc. Digitally selectable, multiple current source proportional to a reference current
JPH01147912A (ja) * 1987-12-03 1989-06-09 Nec Corp アナログ電圧生成回路
JPH05181436A (ja) * 1992-01-07 1993-07-23 Hitachi Ltd Ｘ駆動回路および液晶駆動装置
JPH05235772A (ja) * 1992-02-20 1993-09-10 Toshiba Corp 抵抗分圧方式デジタル・アナログ変換回路
JPH066229A (ja) * 1992-06-23 1994-01-14 Mitsubishi Electric Corp Ｄ／ａ変換器
US5614905A (en) * 1994-01-25 1997-03-25 Crane; Ronald C. High speed serial digital data to analog signal converter
US5808576A (en) * 1997-02-24 1998-09-15 Texas Instruments Incorporated Resistor string digital-to-analog converter

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000242209A (ja) * 1998-12-21 2000-09-08 Sony Corp デジタルアナログ変換回路およびこれを搭載した液晶表示装置
JP4576648B2 (ja) * 1998-12-21 2010-11-10 ソニー株式会社 液晶表示装置
US8031188B2 (en) 1998-12-21 2011-10-04 Sony Corporation Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, and liquid crystal display device incorporating the same
JP2001217654A (ja) * 2000-01-28 2001-08-10 Sony Corp 信号処理回路およびバイアス調整回路
JP2010045381A (ja) * 2005-06-15 2010-02-25 Asml Netherlands Bv リソグラフィ装置、デバイス製造装置、これによって製造されるデバイスおよび分散型デジタル・アナログ変換による空間光変調器を用いる制御可能なパターニング装置
JP2008066848A (ja) * 2006-09-05 2008-03-21 Ricoh Co Ltd Ｄ／ａ変換器
JP2008066998A (ja) * 2006-09-06 2008-03-21 Ricoh Co Ltd 高速ディジタルアナログコンバータおよび差動型高速出力アナログコンバータ
JP2012132944A (ja) * 2010-12-17 2012-07-12 Japan Display East Co Ltd 立体表示装置

Also Published As

Publication number Publication date
US6157334A (en) 2000-12-05
KR100579537B1 (ko) 2006-09-22
TW507422B (en) 2002-10-21
CN1201969A (zh) 1998-12-16
CN1155935C (zh) 2004-06-30
JP3812130B2 (ja) 2006-08-23
KR19990006574A (ko) 1999-01-25

Similar Documents

Publication Publication Date Title
JPH1155122A (ja) デジタル−アナログ変換器、回路基板、電子機器及び液晶表示装置
KR100424828B1 (ko) 디지털-아날로그 변환기 및 액티브 매트릭스 액정 표시 장치
KR0183487B1 (ko) 액정 표시 장치용 구동 회로
JP5137321B2 (ja) 表示装置、ｌｃｄドライバ及び駆動方法
JP3807322B2 (ja) 基準電圧発生回路、表示駆動回路、表示装置及び基準電圧発生方法
JP3671973B2 (ja) 表示ドライバ、表示装置及び駆動方法
US7265602B2 (en) Voltage generating circuit with two resistor ladders
KR100292405B1 (ko) 오프셋 제거 기능을 갖는 박막트랜지스터 액정표시장치 소스드라이버
JPH04226422A (ja) 表示パネル駆動回路
US20070063759A1 (en) Level shift circuit, display apparatus, and portable terminal
JP3233580B2 (ja) レベル変換回路
US6127997A (en) Driver for liquid crystal display apparatus with no operational amplifier
KR19980081772A (ko) 저전력소비와 정밀한 전압출력을 갖는 액정 표시용 구동 회로
KR20050068839A (ko) 아날로그 버퍼 및 그를 이용한 액정 표시 장치 및 그 구동방법
US7245283B2 (en) LCD source driving circuit having reduced structure including multiplexing-latch circuits
KR101182300B1 (ko) 액정표시장치의 구동회로 및 이의 구동방법
JP2000137467A (ja) 液晶ディスプレイ用信号線駆動回路
JP2007086153A (ja) 駆動回路、電気光学装置及び電子機器
JP4031897B2 (ja) 液晶表示装置
EP0686959B1 (en) Power driving circuit of a thin film transistor liquid crystal display
TW200923891A (en) Driving circuit and related method of a display apparatus
JP4505481B2 (ja) 液晶表示装置の駆動装置
KR20070048898A (ko) 액정 표시 장치의 구동 장치에서의 디코더 및 상기디코더를 포함하는 액정 표시 장치의 구동 장치
JP2000267064A (ja) 半導体集積回路装置
US6876254B2 (en) Dual amplifier circuit and TFT display driving circuit using the same

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060207

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060214

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060414

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060509

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060522

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100609

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110609

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110609

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120609

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees