KR101182300B1 - 액정표시장치의 구동회로 및 이의 구동방법 - Google Patents

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Abstract

본 발명은 소비전력을 감소시킬 수 있는 액정표시장치의 구동회로 및 이의 구동방법에 관한 것으로, 화상을 표시하기 위한 N(단, N은 양의 정수)비트 데이터 중 일부 비트들의 데이터에 대응되는 다수개의 계조전압을 생성하는 계조전압 생성부; 상기 일부 비트들의 데이터에 따라 상기 다수개의 계조전압 중 제 1 및 제 2 계조전압을 선택하여 출력하는 디코더; 상기 데이터 중 나머지 비트들의 데이터와 외부로부터의 제어신호들을 조합하여 다수개의 스위칭 신호를 생성하는 스위칭 신호 생성부; 및 상기 디코더로부터의 제 1 및 제 2 계조전압을 공급받아 적어도 하나의 커패시터, 연산증폭기, 및 상기 스위칭 신호에 따라 동작하는 다수개의 스위치를 통해 상기 제 1 계조전압과 제 2 계조전압 사이의 값을 갖는 제 3 계조전압을 생성하고, 상기 제 1 계조전압 및 제 3 계조전압을 버퍼링하여 출력하는 연산증폭기로부터 출력되는 전류를 사용하여 상기 커패시터를 예비충전하는 중간계조전압 생성부를 포함하여 구성되는 것이다.
액정표시장치, 하이브리드, 커패시터, 소비전력, 디코더, 계조전압

Description

액정표시장치의 구동회로 및 이의 구동방법{A driving circuit of liquid crystal display device and a method for driving the same}
도 1은 종래의 하이브리드 방식의 구동회로에서 중간계조전압 생성부의 회로구성을 나타낸 도면
도 2는 본 발명의 실시예에 따른 액정표시장치의 구동회로를 나타낸 도면
도 3은 도 2의 중간계조전압 생성부의 회로구성을 나타낸 도면
도 4a 내지 도 4d는 중간계조전압 생성부의 동작을 설명하기 위한 도면
＊도면의 주요부에 대한 부호 설명
SW1 내지 SW11 : 제 1 내지 제 11 스위치
AMP : 연산증폭기 CAP1 및 CAP2 : 제 1 및 제 2 커패시터
본 발명은 액정표시장치에 관한 것으로, 소비전력을 감소시킬 수 있는 액정표시장치의 구동회로 및 이의 구동방법에 대한 것이다.
일반적인 액정표시장치(liquid crystal display, LCD)는 두 개의 서로 대향하는 기판과, 그 사이에 들어 있는 유전율 이방성(dielectrIout anisotropy)을 갖 는 액정층을 포함한다.
이와 같은 액정표시장치는 상기 액정층에 전계를 인가하고, 이 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다. 이러한 액정표시장치는 휴대가 간편한 평판표시장치(flat panel display, FPD) 중에서 대표적인 것으로서, 이 중에서도 박막트랜지스터(thin film transistor, TFT)를 스위칭 소자로 이용한 TFT-LCD가 주로 이용되고 있다.
이러한 TFT-LCD는 주사 신호를 전달하는 다수의 게이트 라인과 상기 게이트 라인에 수직교차하여 형성되며 화상 데이터를 전달하는 데이터 라인을 포함하며, 상기 게이트 라인과 상기 데이터 라인에 의해 둘러싸인 화소영역에 형성되며 각각 상기 게이트 라인 및 데이터 라인과 상기 박막트랜지스터를 통해 연결되는 행렬 형태의 다수의 화소를 포함한다.
이러한 LCD에서 각 화소에 화상 데이터를 인가하는 방법으로는, 먼저, 상기 게이트 라인들에 순차적으로 주사 신호인 게이트 온 신호를 인가하여 상기 게이트 라인에 연결된 박막트랜지스터를 순차적으로 턴-온시키고, 이와 동시에 상기 게이트 라인에 대응하는 화소 행에 인가할 화상 신호(보다 구체적으로 계조전압)를 상기 각 데이터 라인에 공급한다. 그러면, 상기 데이터 라인에 공급된 화상 신호는 턴-온된 박막트랜지스터를 통해 각 화소에 인가된다. 이 때, 한 프레임 주기 동안 모든 게이트 라인들에 순차적으로 게이트 온 신호를 인가하여 모든 화소 행에 화상 신호를 인가함으로써, 결국 하나의 프레임의 화상이 표시된다.
이와 같이 LCD의 데이터 라인으로 인가되는 계조전압은, 계조를 발생하기 위 해 상기 박막트랜지스터의 소스 전극에 인가되는 전압을 의미하며, 컬러 TFT LCD에 있어서 계조는 그래픽 제어기로부터 들어오는 레드(R), 그린(G), 블루(G) 데이터의 비트수에 의해 결정된다. 즉, 예컨대 적색(R)을 나타내는 데이터가 6비트로 들어온다고 하면 26= 64의 계조가 만들어져 64계조의 R을 표현할 수 있게 되는 것이다.
이러한 64개의 계조를 표현하기 위해서는 64개의 계조전압이 필요하며, 이러한 계조전압을 만들기 위해서는 예를 들어, 0V-10V(고전압 구동의 경우) 사이를 64등분으로 나누어 64개의 전압을 데이터 드라이버로 공급하여야 한다. 그러나, 실제로는 데이터 드라이버내에 8등분된 전압을 발생시켜주는 부분이 있기 때문에 외부에서 9개의 계조전압을 공급하면 된다. 따라서, 0V-10V 사이를 8등분 할 수 있도록 9개의 계조전압을 상기 데이터 드라이버로 넣어주면 된다. 이와 같은 계조전압을 발생시키는 방법은 다수개의 저항을 사용하는 저항렬 방식이 있다.
상기 각 저항으로부터 분압된 전압(이하, '계조전압'으로 표기)은 상기 계조를 표현하기 위한 것으로, 이러한 계조전압들은 데이터 신호에 따라 선택되어 데이터 라인에 공급된다.
한편, 상기 저항렬 방식은 계조수가 늘어날수록 많은 수의 저항을 필요로 하는 문제점이 있었다.
따라서, 이러한 문제점을 해결하기 위하여 저항 및 커패시터를 사용한 하이브리드(hybrid) 방식의 구동회로가 개발되었다.
종래의 하이브리드 방식의 구동회로는, 크게 화상을 표시하기 위한 N(단, N 은 양의 정수)비트의 데이터 중 일부 비트들의 데이터에 대응되는 다수개의 계조전압을 생성하는 계조전압 생성부와, 상기 일부 비트들의 데이터에 따라 상기 다수개의 계조전압들 중 두 개의 계조전압(이하, `제 1 계조전압 및 제 2 계조전압'으로 표기)을 선택하여 출력하는 디코더부와, 상기 데이터 중 나머지 비트들의 데이터와 외부로부터의 제어신호들을 조합하여 다수개의 스위칭 신호를 생성하는 스위칭 신호 생성부와, 상기 디코더부로부터 출력된 제 1 및 제 2 계조전압을 공급받아 상기 제 1 계조전압과 제 2 계조전압 사이의 값을 갖는 제 3 계조전압을 생성하고, 상기 스위칭 신호에 따라 상기 제 1 계조전압 또는 제 3 계조전압을 선택하여 출력하는 중간계조전압 생성부를 포함한다.
상기 중간계조전압 생성부는 상기 디코더부로부터 출력된 제 1 및 제 2 계조전압(Vrl, Vrh)을 공급받는다. 이 중간계조전압 생성부는 상기 데이터의 최하위 비트의 논리값을 판독하고, 이 판독된 결과에 따라 상기 제 1 계조전압 또는 제 3 계조전압 중 어느 하나를 출력한다. 즉, 상기 최하위 비트의 논리값이 0 이라면, 상기 중간계조전압 생성부는 제 1 계조전압을 출력한다. 그리고, 상기 최하위 비트의 논리값이 '1'이라면, 상기 중간계조전압 생성부는 제 3 계조전압을 출력한다.
이와 같이, 상기 계조전압 생성부는 전체 계조수(예를 들어, 64개)들 중 32개의 계조수를 생성하며, 중간계조전압 생성부는 서로 인접한 2개의 계조전압을 공급받아 이 두 개의 계조전압의 사이 값을 갖는 제 3 계조전압을 생성한다.
여기서, 첨부된 도면을 참조하여 상기 중간계조전압 생성부를 좀 더 구체적으로 설명하면 다음과 같다.
도 1은 종래의 하이브리드 방식의 구동회로에서 중간계조전압 생성부의 회로구성을 나타낸 도면이다.
종래의 중간계조전압 생성부(103)는, 도 1에 도시된 바와 같이, 연산증폭기(AMP)와, 제 1 및 2제 2 커패시터(CAP1, CAP2)와, 그리고, 제 1 내지 5 스위치들(SW1 내지 SW5)로 구성되어 있다.
상기 제 1 스위치(SW1)의 일측에는 제 1 계조전압(Vrl)이 공급되는 제 1 입력단자(201)가 접속되며, 상기 제 2 스위치(SW2)의 일측에는 제 2 계조전압(Vrh)이 공급되는 제 2 입력단자(202)가 접속된다. 그리고, 상기 제 1 스위치(SW1)의 타측과 상기 제 2 스위치(SW2)의 타측은 제 1 노드(n1)에 접속된다. 이 제 1 노드(n1)와 상기 연산증폭기(AMP)의 반전단자(-) 사이에는 제 1 커패시터(CAP1)가 접속된다. 그리고, 상기 제 1 노드(n1)와 상기 연산증폭기(AMP)의 출력단자(203) 사이에는 제 3 및 제 4 스위치(SW3, SW4)가 직렬로 접속된다. 상기 제 3 스위치(SW3)와 상기 제 4 스위치(SW4) 사이의 제 2 노드(n2)와, 상기 연산증폭기(AMP)의 출력단자(202) 사이에는 제 2 커패시터(CAP2) 및 제 5 스위치(SW5)가 직렬로 접속된다. 그리고, 상기 제 2 커패시터(CAP2)와 상기 제 5 스위치(SW5) 사이의 제 3 노드(n3)는 상기 연산증폭기(AMP)의 반전단자(-)에 접속된다. 그리고, 상기 연산증폭기(AMP)의 비반전단자(+)는 기준전압(Vref)이 공급되는 제 3 입력단자(204)에 접속된다.
여기서, 상기 제 1 내지 제 5 스위치(SW1 내지 SW5)는 스위칭 신호 생성부로부터의 스위칭 신호에 따라 온 또는 오프된다.
상기 중간계조전압 생성부(103)는 상기 스위칭 신호를 통해 제 1 내지 제 5 스위치(SW1 내지 SW5)를 선택적으로 온 또는 오프시킴으로써 상기 제 1 계조전압(Vrl) 및 제 3 계조전압 중 어느 하나를 출력한다. 이때, 상기 제 3 계조전압의 크기는 상기 제 1 커패시터(CAP1)의 커패시턴스과 제 2 커패시터(CAP2)의 커패시턴스에 따라 결정된다.
이와 같이 구성된 하이브리드 방식의 구동회로는 상술한 바와 같이, 계조전압 생성부(101)의 저항(R)을 통해 전체 계조전압의 일부를 생성하고, 나머지 계조전압을 상기 중간계조전압 생성부(103)에 구비된 커패시터(CAP1, CAP2)를 통해 생성함으로써 상기 저항(R)의 수를 감소시키고 있다. 그러나, 종래의 하이브리드 방식의 구동회로는, 상기 커패시터(CAP1, CAP2)를 충전하기 위해 상기 계조전압 생성부(101)가 높은 구동전류를 흘릴 수 있는 능력을 갖추어야 하는 제약이 있었다. 이로 인해, 종래의 하이브리드 방식의 구동회로는 소비전력이 증가하는 문제점을 갖는다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 연산증폭기의 특성 즉 연산증폭기의 높은 전류구동 능력을 이용하여 상기 커패시터를 충전시킴으로써 계조전압 생성부의 소비전력을 낮출 수 있는 액정표시장치의 구동회로 및 이의 구동방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치의 구동회로는, 화상을 표시하기 위한 N(단, N은 양의 정수)비트 데이터 중 일부 비트들의 데 이터에 대응되는 다수개의 계조전압을 생성하는 계조전압 생성부; 상기 일부 비트들의 데이터에 따라 상기 다수개의 계조전압 중 제 1 및 제 2 계조전압을 선택하여 출력하는 디코더; 상기 데이터 중 나머지 비트들의 데이터와 외부로부터의 제어신호들을 조합하여 다수개의 스위칭 신호를 생성하는 스위칭 신호 생성부; 및 상기 디코더로부터의 제 1 및 제 2 계조전압을 공급받아 적어도 하나의 커패시터, 연산증폭기, 및 상기 스위칭 신호에 따라 동작하는 다수개의 스위치를 통해 상기 제 1 계조전압과 제 2 계조전압 사이의 값을 갖는 제 3 계조전압을 생성하고, 상기 제 1 계조전압 및 제 3 계조전압을 버퍼링하여 출력하는 연산증폭기로부터 출력되는 전류를 사용하여 상기 커패시터를 예비충전하는 중간계조전압 생성부를 포함하여 구성됨을 그 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치의 구동방법은, 화상을 표시하기 위한 액정표시장치의 구동방법에 있어서, 상기 화상을 표시하기 위한 N(단, N은 양의 정수)비트 데이터 중 일부 비트들의 데이터에 대응되는 다수개의 계조전압을 생성하는 단계; 상기 일부 비트들의 데이터에 따라 상기 다수개의 계조전압 중 제 1 및 제 2 계조전압을 출력하는 단계; 상기 데이터 중 나머지 비트들의 데이터와 외부로부터의 제어신호들을 조합하여 다수개의 스위칭 신호를 생성하는 단계; 적어도 하나의 커패시터, 연산증폭기, 및 상기 스위칭 신호에 따라 동작하는 다수개의 스위치를 통해 상기 제 1 계조전압과 제 2 계조전압 사이의 값을 갖는 제 3 계조전압을 생성하는 단계; 및, 상기 제 1 계조전압 및 제 3 계조전압을 버퍼링하여 출력하는 연산증폭기로부터 출력되는 전류를 사용하여 상기 커패시터를 예비충전하는 단계를 포함하여 이루어짐을 그 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 액정표시장치의 구동회로를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 액정표시장치의 구동회로를 나타낸 도면이다.
본 발명의 실시예에 따른 액정표시장치의 구동회로는, 도 2에 도시된 바와 같이, 화상을 표시하기 위한 N(단, N은 양의 정수)비트의 데이터 중 일부 비트들의 데이터에 대응되는 다수개의 계조전압을 생성하는 계조전압 생성부(301)와, 상기 일부 비트들의 데이터에 따라 상기 다수개의 계조전압들 중 두 개의 계조전압(이하, '제 1 계조전압(Vrl) 및 제 2 계조전압(Vrh)'으로 표기)을 선택하여 출력하는 디코더부(302)와, 상기 데이터 중 나머지 비트들의 데이터 값과 외부로부터의 제어신호들을 조합하여 다수개의 스위칭 신호를 생성하는 스위칭 신호 생성부(도시되지 않음)와, 상기 디코더부(302)로부터의 제 1 및 제 2 계조전압(Vrl, Vrh)을 공급받아 적어도 하나의 커패시터(CAP1, CAP2), 연산증폭기(AMP), 및 상기 스위칭 신호에 따라 동작하는 다수개의 스위치를 통해 상기 제 1 계조전압(Vrl)과 제 2 계조전압(Vrh) 사이의 값을 갖는 제 3 계조전압을 생성하고, 상기 스위칭 신호 생성부로부터의 스위칭 신호에 따라 상기 제 1 계조전압(Vrl) 및 제 3 계조전압 중 어느 하나를 선택하여 액정패널의 데이터 라인에 공급하며, 상기 제 1 계조전압(Vrl) 및 제 3 계조전압을 버퍼링하는 연산증폭기(AMP)로부터 출력되는 전류를 사용하여 상기 커패시터(CAP1, CAP2)를 예비충전하는 중간계조전압 생성부(303)를 포함한다.
여기서, 상기 데이터는 화상을 표시하기 위한 디지털 비디오 신호이다. 여기서 상기 N을 6이리고 가정할 경우, 즉 이 데이터가 6비트의 디지털 데이터라고 가정할 경우, 전체 계조수는 64(26)개가 된다. 이때, 상기 계조전압 생성부(301)는 상기 데이터의 비트들 중 5비트의 데이터 값에 대응하는 계조수, 즉 32(25)개의 계조전압을 발생시킨다. 이 계조전압 생성부(301)는 다수개의 저항(R)으로 구성되어 있으며, 상기 저항(R)을 통해 외부로부터 입력되는 다수개의 기준 계조전압(Vgma)을 분압함으로써 상기 계조전압들을 발생시킨다.
상기 디코더부(302)는 계조전압들 중 5비트 데이터에 해당하는 제 1 계조전압(Vrl)을 출력함과 아울러, 상기 제 1 계조전압(Vrl)과 한 단계 차이의 계조값을 나타내는 제 2 계조전압(Vrh)을 출력한다. 이 디코더부(302)는 다수개의 스위치들로 구성되어 있으며, 각 스위치는 상기 5비트의 데이터를 공급받아 선택적으로 온 또는 오프됨으로써 상기 5비트 데이터의 각 비트의 논리값에 따라 서로 다른 계조전압을 출력한다.
중간계조전압 생성부(303)는 상기 디코더부(302)로부터 출력된 제 1 및 제 2 계조전압(Vrl, Vrh)을 공급받는다. 이 중간계조전압 생성부(303)는 상기 데이터의 최하위 비트의 논리값을 판독하고, 이 판독된 결과에 따라 상기 제 1 계조전압(Vrl) 또는 제 3 계조전압(상기 제 1 계조전압(Vrl)과 제 2 계조전압(Vrh) 사이의 계조값을 갖는 계조전압) 중 어느 하나를 출력한다. 즉, 상기 최하위 비트의 논리값이 '0'이라면, 상기 중간계조전압 생성부(303)는 제 1 계조전압(Vrl)을 출력한 다. 그리고, 상기 최하위 비트의 논리값이 '1'이라면, 상기 중간계조전압 생성부(303)는 제 3 계조전압을 출력한다.
이와 같이, 상기 계조전압 생성부(301)는 전체 계조수(64개)들 중 32개의 계조수를 생성하며, 중간계조전압 생성부(303)는 서로 인접한 2개의 계조전압을 공급받아 이 두 개의 계조전압의 사이 값을 갖는 중간 계조전압, 즉 제 3 계조전압을 생성한다.
여기서, 상기 중간계조전압 생성부(303)를 좀 더 구체적으로 설명하면 다음과 같다.
도 3은 도 2의 중간계조전압 생성부의 회로구성을 나타낸 도면이다.
중간계조전압 생성부(303)는, 도 3에 도시된 바와 같이, 연산증폭기(AMP)와, 제 1 및 제 2 커패시터(CAP1, CAP2)와, 그리고, 제 1 내지 제 11 스위치(SW1 내지 SW11)들로 구성되어 있다.
제 1 스위치(SW1)는 제 1 계조전압(Vrl)이 입력되는 제 1 입력단자(401)와 제 1 노드(n1) 사이에 접속되며, 제 2 스위치(SW2)는 제 2 계조전압(Vrh)이 입력되는 제 2 입력단자(402)와 상기 제 1 노드(n1) 사이에 접속되며, 제 3 스위치(SW3)는 상기 제 1 입력단자(401)와 연산증폭기(AMP)의 비반전단자(+) 사이에 접속되며, 제 4 스위치(SW4)는 기준전압(Vref)이 입력되는 제 3 입력단자(403)와 상기 연산증폭기(AMP)의 비반전단자(+) 사이에 접속되며, 제 5 스위치(SW5)는 상기 제 1 노드(n1)와 상기 연산증폭기(AMP)의 반전단자(-) 사이에 접속되며, 제 6 스위치(SW6)는 상기 제 1 노드(n1)와 제 2 노드(n2) 사이에 접속되며, 제 7 스위치(SW7)는 상기 제 2 노드(n2)와 상기 연산증폭기(AMP)의 출력단자(404) 사이에 접속되며, 제 8 스위치(SW8)는 상기 연산증폭기(AMP)의 출력단자(404)와 반전단자(-) 사이에 접속되며, 제 9 스위치(SW9)는 상기 연산증폭기(AMP)의 반전단자(-)와 제 3 노드(n3)에 접속되며, 제 10 스위치(SW10)는 상기 제 3 노드(n3)와 상기 제 3 입력단자(403) 사이에 접속되며, 제 11 스위치(SW11)는 상기 연산증폭기(AMP)의 출력단자(404)와 액정패널의 데이터 라인 사이에 접속된다.
그리고, 제 1 커패시터(CAP1)는 상기 제 1 노드(n1)와 상기 제 3 노드(n3) 사이에 접속되며, 제 2 커패시터(CAP2)는 상기 제 2 노드(n2)와 상기 제 3 노드(n3) 사이에 접속된다.
이와 같이 구성된 본 발명의 실시예에 따른 액정표시장치의 구동회로의 동작을 상세히 설명하면 다음과 같다.
계조전압 생성부(301)는 외부로부터 공급되는 다수개의 기준 계조전압(Vgma)을 저항(R)을 통해 분압하여 다수개의 계조전압을 생성하고, 이 계조전압들을 디코더부(302)에 공급한다. 그리고, 디코더부(302)는 상기 계조전압들 중 현재 자신에 입력되는 데이터에 해당하는 제 1 계조전압(Vrl)을 선택한다. 또한, 상기 디코더부(302)는 상기 제 1 계조전압(Vrl)보다 한 단계 위의 계조(또는 한 단계 아래의 계조)를 나타내는 제 2 계조전압(Vrh)을 선택한다. 이와 같이, 상기 디코더부(302)는 자신에 공급되는 데이터에 따라 제 1 및 제 2 계조전압(Vrl, Vrh)을 선택하고, 상기 선택된 제 1 및 제 2 계조전압(Vrl, Vrh)을 중간계조전압 생성부(303)에 공급한다. 구체적으로, 상기 디코더부(302)는 상기 제 1 계조전압(Vrl)을 상기 중간계조 전압 생성부(303)의 제 1 입력단자(401)에 공급하고, 제 2 계조전압(Vrh)을 상기 중간계조전압 생성부(303)의 제 2 입력단자(402)에 공급한다.
상기 중간계조전압 생성부(303)는 상기 제 1 계조전압(Vrl)과 제 2 계조전압(Vrh)을 조합하여, 상기 제 1 계조전압(Vrl)과 제 2 계조전압(Vrh)의 사이의 계조를 나타내는 제 3 계조전압을 생성한다. 그리고, 상기 데이터의 최하위 비트의 논리값을 판독하고, 이 판독된 결과에 따라 상기 제 1 계조전압(Vrl)과 제 3 계조전압 중 어느 하나를 선택하여 출력한다.
이를 좀 더 구체적으로 설명하면 다음과 같다.
먼저, 제 1 기간의 동작을 설명하면 다음과 같다.
도 4a 내지 도 4d는 중간계조전압 생성부의 동작을 설명하기 위한 도면이다.
제 1 기간에는, 도 4a에 도시된 바와 같이, 제 3, 제 5, 제 6, 제 8, 및 제 10 스위치(SW3, SW5, SW6, SW8, SW10)가 닫혀지고, 나머지 스위치들(SW1, SW2, SW4, SW7, SW9, SW11)은 개방된다. 즉, 상기 제 3, 제 5, 제 6, 제 8, 및 제 10 스위치(SW3, SW5, SW6, SW8, SW10)가 온되고, 나머지 스위치들(SW1, SW2, SW4, SW7, SW9, SW11)은 오프된다.
그러면, 제 1 입력단자(401)에 입력된 제 1 계조전압(Vrl)은 제 3 스위치(SW3)를 통해 연산증폭기(AMP)의 비반전단자(+)에 입력된다. 이때, 연산증폭기(AMP)의 피드백 매카니즘(feedback mechanism)에 의해 상기 연산증폭기(AMP)의 반전단자(-)는 상기 비반전단자(+)와 동일한 전압을 나타낸다. 즉, 상기 연산증폭기(AMP)의 반전단자(-)에도 제 1 계조전압(Vrl)이 인가된다. 또한, 상기 연산증폭기 (AMP)의 피드백 경로에는, 즉 상기 연산증폭기(AMP)의 출력단자(404)와 반전단자(-) 사이에는, 어떠한 로드도 없으므로 상기 출력단자(404)에도 제 1 계조전압(Vrl)이 인가된다. 이때, 상기 연산증폭기(AMP)는 자신의 비반전단자(+)를 통해 입력되는 제 1 계조전압(Vrl)에 따라 전류(Iout)를 발생시키고, 이 전류(Iout)를 자신의 출력단자(404)를 통해 출력한다.
여기서, 이상적인 연산증폭기(AMP)의 출력 임피던스는 0이므로 상기 연산증폭기(AMP)의 출력단자(404)에 발생된 전류(Iout)는 이상적으로는 무한대이지만, 실제로 출력단자(404)에는 저항성분이 존재하기 때문에 상기 전류는 약간 감소한다. 그러나, 상기 저항성분의 크기는 상기 전류(Iout)의 크기에 비하면 미미한 수준이므로, 상기 저항성분을 고려하더라도 상기 출력단자(404)에 흐르는 전류(Iout)는 상당히 큰 값을 나타낸다. 이 출력단자(404)로부터 출력된 전류(Iout)는 상기 반전단자(-)와 커패시터들(CAP1, CAP2)에 나뉘어 입력된다. 그런데, 이상적인 연산증폭기(AMP)의 입력 임피던스는 무한대이므로, 상기 연산증폭기(AMP)의 반전단자(-)로는 상기 전류(Iout)가 입력될 수 없다. 따라서, 이 전류(Iout)는 상기 제 1 및 제 2 커패시터(CAP1, CAP2)에 나누어 입력되어 상기 제 1 및 제 2 커패시터(CAP1, CAP2)를 충전시킨다.
이때, 상술한 바와 같이, 상기 연산증폭기(AMP)로부터 출력된 전류(Iout)는 거의 무한대에 가까우므로, 상기 제 1 및 제 2 커패시터(CAP1, CAP2)는 상당히 빠른 속도로 충전된다.
이와 같이, 상기 제 1 기간은 상기 제 1 및 제 2 커패시터(CAP1, CAP2)를 충 전시키는 예비충전(pre-charge) 기간으로서, 이 기간에 상기 제 1 및 제 2 커패시터(CAP1, CAP2)는 상기 연산증폭기(AMP)의 높은 전류구동 능력에 따라 발생되는 상당히 큰 값의 전류(Iout)에 의해 빠르게 충전된다. 따라서, 계조전압 생성부(301)는 큰 전류를 발생시킬 필요가 없다. 결국, 상기 계조전압 생성부(301)는 종래보다 낮은 소비전력을 나타낸다.
다음으로, 제 2 기간의 동작을 설명하면 다음과 같다.
제 2 기간에는, 도 4b에 도시된 바와 같이, 제 1, 제 4, 제 6, 제 8, 및 제 9 스위치(SW1, SW4, SW6, SW8, SW9)가 닫혀지고, 나머지 스위치들(SW2, SW3, SW5, SW7, SW10, SW11)은 개방된다. 즉, 상기 제 1, 제 4, 제 6, 제 8, 및 제 9 스위치(SW1, SW4, SW6, SW8, SW9)가 온되고, 나머지 스위치들(SW2, SW3, SW5, SW7, SW10, SW11)은 오프된다.
그러면, 제 1 입력단자(401)에 입력된 제 1 계조전압(Vrl)은 제 1 스위치(SW1)를 통해 상기 제 1 커패시터(CAP1)의 일측 단자(제 1 노드(n1))에 공급된다. 또한, 상기 제 1 계조전압(Vrl)은 상기 제 1 스위치(SW1) 및 제 6 스위치(SW6)를 통해 제 2 커패시터(CAP2)의 일측 단자(제 2 노드(n2))에 공급된다.
한편, 이 기간에 연산증폭기(AMP)의 비반전단자(+)에 제 4 스위치(SW4)를 통해 기준전압(Vref)이 공급되므로, 상기 연산증폭기(AMP)의 피드백 매카니즘에 의해, 상기 연산증폭기(AMP)의 반전단자(-)에도 상기 기준전압(Vref)이 인가된다. 또한, 상기 연산증폭기(AMP)의 피드백 경로에는, 즉 상기 연산증폭기(AMP)의 출력단자(404)와 반전단자(-) 사이에는, 어떠한 로드도 없으므로 상기 출력단자(404)에도 기준전압(Vref)이 인가된다. 이 연산증폭기(AMP)의 반전단자(-) 및 출력단자(404)에 인가된 기준전압(Vref)은 제 9 스위치(SW9)를 통해 상기 제 1 및 제 2 커패시터(CAP1, CAP2)의 각 타측 단자(제 3 노드(n3))에 공급된다. 이에 따라, 상기 제 1 및 제 2 커패시터(CAP1, CAP2) 각각에는 상기 기준전압(Vref)과 상기 제 1 계조전압(Vrl)간의 차에 해당하는 전압이 저장된다. 이때, 상기 제 1 커패시터(CAP1)와 제 2 커패시터(CAP2)의 극성이 서로 반대이므로, 제 1 커패시터(CAP1)에는 저장된 전압(Vref-Vrl+α)과 제 2 커패시터(CAP2)에 저장된 전압(Vrl-Vref-α)은 서로 반대의 극성을 나타낸다. 여기서, 상기 α는 오프셋 캔슬링 전압으로서, 상기 연산증폭기(AMP)의 반전단자(-)와 비반전단자(+)간의 전압차를 나타내는데, 이상적인 연산증폭기(AMP)에서 상기 오프셋 캔슬링 전압은 0이므로 이 값은 생략하여 설명하기로 한다.
이어서, 제 3 기간의 동작을 상세히 설명하면 다음과 같다.
제 3 기간에는, 도 4c에 도시된 바와 같이, 제 1, 제 4, 제 7, 제 8, 제 9, 및 제 11 스위치(SW1, SW4, SW7, SW8, SW9, SW11)가 닫혀지고, 나머지 스위치들(SW2, SW3, SW5, SW6, SW10)은 개방된다. 즉, 상기 제 1, 제 4, 제 7, 제 8, 제 9, 및 제 11 스위치(SW1, SW4, SW7, SW8, SW9, SW11)가 온되고, 나머지 스위치들(SW2, SW3, SW5, SW6, SW10)은 오프된다.
이 제 3 기간에, 상기 제 1 커패시터(CAP1)의 양측 단자에는 각각 제 1 계조전압(Vrl) 및 기준전압(Vref)이 공급되므로, 상기 제 1 커패시터(CAP1)에 저장된 전압(Vref-Vrl)은 제 2 기간과 동일하다. 그런데, 이 기간에 제 6 스위치(SW6)가 오프되고 제 7 스위치(SW7)가 온됨에 따라, 제 2 커패시터(CAP2)의 일측 단자에는 기준전압(Vref)이 아닌 다른 전압이 공급된다. 즉, 상기 제 6 스위치(SW6)가 오프되고, 제 7 스위치(SW7)가 온됨에 따라 상기 연산증폭기(AMP)의 출력단자(404)와 반전단자(-)간의 피드백 경로에는 제 2 커패시터(CAP2)가 로드로서 접속되기 때문에, 상기 연산증폭기(AMP)의 출력단자(404)에는 다음과 같은 출력전압(Vout)이 인가된다. 이 출력단자(404)에 인가된 출력전압(Vout)은 상기 제 2 커패시터(CAP2)의 일측단자에 공급된다.
상기 출력전압(Vout)을 구해보면 다음과 같다.
먼저, 상기 제 3 기간에 상기 제 6 스위치(SW6)가 오프되고, 제 7 스위치(SW7)가 온됨에 따라 상기 출력전압(Vout)은 상기 제 2 커패시터(CAP2)의 일측 단자에 공급된다. 그리고, 이 제 3 기간에 제 10 스위치(SW10)가 온됨에 따라 상기 제 2 커패시터(CAP2)의 타측 단자에는, 상기 제 10 스위치(SW10)를 통해 기준전압(Vref)이 공급된다. 따라서, 이 기간에 상기 제 2 커패시터(CAP2)에는 상기 출력전압(Vout)과 상기 기준전압(Vref)간의 차전압(Vout-Vref)이 저장된다.
한편, 제 2 기간부터 제 3 기간까지 상기 제 1 커패시터(CAP1)에 저장된 전하량의 변화와 제 2 커패시터(CAP2)에 저장된 전하량의 변화는 동일하다. 즉, 전하량의 변화는 커패시터의 커패시턴스와 전압의 변화분의 곱에 비례하므로(Q=CΔV), 제 1 커패시터(CAP1)의 전하량의 변화 및 제 2 커패시터(CAP2)의 전하량의 변화는 다음 수식으로 나타낼 수 있다.
Q1=C1ΔVc1
Q2=C2ΔVc2
상기 수학식에서 Q1은 제 1 커패시터(CAP1)의 전하량을 나타내며, C1은 상기 제 1 커패시터(CAP1)의 커패시턴스를 나타내며, 그리고 Vc1은 제 3 기간에 상기 제 1 커패시터(CAP1)에 저장된 전압(Vref-Vrl)과 제 2 기간에 상기 제 1 커패시터(CAP1)에 저장된 전압간의 차전압(Vref-Vrl)을 나타낸다.
그리고, 상기 수학식에서 Q2는 제 2 커패시터(CAP2)의 전하량의 변화분을 나타내며, C2는 상기 제 2 커패시터(CAP2)의 커패시턴스를 나타내며, 그리고 Vc2는 제 3 기간에 상기 제 2 커패시터(CAP2)에 저장된 전압(Vout-Vref)과 제 2 기간에 상기 제 2 커패시터(CAP2)에 저장된 전압(Vrl-Vref)간의 차전압을 나타낸다.
상술한 바와 같이, 상기 각 커패시터(CAP1, CAP2)의 전하량의 변화분(Q1, Q2)이 동일하므로, 이를 수식으로 나타내면 다음과 같다.
C1{Vref-Vrl-(Vref-Vrl)}=-C2{Vout-Vref-(Vrl-Vref)}
이 제 2 수학식의 양변을 C2로 나누고, 출력전압(Vout)에 대하여 풀면 다음 수식과 같은 결과가 나온다.
Vout=Vrl
제 1 내지 제 3 기간은 상기 중간계조전압 생성부(303)에 공급된 데이터의 최하위 비트의 논리값이 '0'인 경우로서, 이때 상기 중간계조전압 생성부(303)는 제 1 계조전압(Vrl)을 그대로 출력한다.
다음으로, 상기 중간계조전압 생성부(303)에 공급된 데이터의 최하위 비트의 논리값이 '1'인 경우에, 상기 중간계조전압 생성부(303)의 동작을 상세히 설명하면 다음과 같다.
먼저, 도 4a 및 도 4b에 도시된 바와 같이, 제 1 및 제 2 기간동안 상기 중간계조전압 생성부(303)는 상기 계조전압 생성부(301)를 통해 제 1 및 제 2 계조전압(Vrl, Vrh)을 공급받아, 상술한 바와 같이 동작한다.
이후, 제 3 기간에는, 도 4d에 도시된 바와 같이, 제 2, 제 4, 제 7, 제 9, 제 10, 및 제 11 스위치(SW2, SW4, SW7, SW9, SW10, SW11)가 닫혀지고, 나머지 스위치들(SW1, SW3, SW5, SW6, SW8)은 개방된다. 즉, 상기 제 2, 제 4, 제 7, 제 9, 제 10, 및 제 11 스위치(SW2, SW4, SW7, SW9, SW10, SW11)가 온되고, 나머지 스위치들(SW1, SW3, SW5, SW6, SW8)은 오프된다.
이에 따라, 제 1 커패시터(CAP1)의 일측 단자는 제 2 스위치(SW2)를 통해 제 2 입력단자(402)에 접속되고, 타측 단자는 제 9 스위치(SW9)를 통해 연산증폭기(AMP)의 반전단자(-)와 접속된다. 이 제 1 커패시터(CAP1)의 타측 단자는 제 10 스위치(SW10)를 통해 제 3 입력단자(403)에도 접속된다.
그리고, 제 2 커패시터(CAP2)의 일측 단자는 제 7 스위치(SW7)를 통해 연산증폭기(AMP)의 출력단자(404)와 접속되고, 타측 단자는 제 9 스위치(SW9)를 통해 연산증폭기(AMP)의 반전단자(-)에 접속된다. 이 제 2 커패시터(CAP2)의 타측 단자는 제 10 스위치(SW10)를 통해 제 3 입력단자(403)에도 접속된다.
여기서, 상기 제 2 입력단자(402)에는 제 2 계조전압(Vrh)이 공급되며, 상기 제 3 입력단자(403)에는 기준전압(Vref)이 공급된다. 따라서, 제 3 기간에 상기 제 1 커패시터(CAP1)에는 상기 기준전압(Vref)과 제 2 계조전압(Vrh)간의 차전압(Vref-Vrh)이 저장되고, 상기 제 2 커패시터(CAP2)에는 상기 출력전압(Vout)과 상기 기준전압(Vref)간의 차전압(Vout-Vref)이 저장된다.
이때, 상술한 바와 같이, 상기 제 1 커패시터(CAP1)에 저장된 전하량의 변화분(Q1)과 제 2 커패시터(CAP2)에 저장된 전하량의 변화분(Q2)이 서로 동일하다. 이를 수식으로 나타내면 다음과 같다.
C1{Vref-Vrh-(Vref-Vrl)}=-C2{Vout-Vref-(Vrl-Vref)}
이 제 4 수학식의 양변을 C2로 나누고, 출력전압(Vout)에 대하여 풀면 다음 수식과 같은 결과가 나온다.
Vout=C1/C2(Vrh-Vrl)+Vrl
이 제 5 수학식을 살펴보면, 상기 출력전압(Vout)은 상기 각 커패시터(CAP1, CAP2)의 커패시턴스(C1, C2)에 영향을 받음을 알 수 있다. 이 출력전압(Vout)은 제 3 계조전압으로서, 이 제 3 계조전압은 상기 제 1 계조전압(Vrl)과 제 2 계조전압(Vrh) 사이의 값을 갖는다.
이와 같이, 상기 중간계조전압 생성부(303)는 입력되는 데이터의 최하위 비트의 논리값에 따라 제 1 계조전압(Vrl) 또는 제 3 계조전압을 출력한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 액정표시장치의 구동회로 및 이의 구동방법에는 다음과 같은 효과가 있다.
본 발명에 따른 액정표시장치의 구동회로는, 연산증폭기의 높은 전류구동 능력을 이용하여 커패시터를 빠른 속도로 충전시킨다. 따라서, 본 발명에 따른 액정표시장치의 구동회로는 소비전력이 낮다.

Claims (7)

  1. 화상을 표시하기 위한 N(단, N은 양의 정수)비트 데이터 중 일부 비트들의 데이터에 대응되는 다수개의 계조전압을 생성하는 계조전압 생성부;
    상기 일부 비트들의 데이터에 따라 상기 다수개의 계조전압 중 제 1 및 제 2 계조전압을 선택하여 출력하는 디코더;
    상기 데이터 중 나머지 비트들의 데이터와 외부로부터의 제어신호들을 조합하여 다수개의 스위칭 신호를 생성하는 스위칭 신호 생성부; 및
    상기 디코더로부터의 제 1 및 제 2 계조전압을 공급받아 적어도 하나의 커패시터, 연산증폭기, 및 상기 스위칭 신호에 따라 동작하는 다수개의 스위치를 통해 상기 제 1 계조전압과 제 2 계조전압 사이의 값을 갖는 제 3 계조전압을 생성하고, 상기 제 1 계조전압 및 제 3 계조전압을 버퍼링하여 출력하는 연산증폭기로부터 출력되는 전류를 사용하여 상기 커패시터를 예비충전하는 중간계조전압 생성부를 포함하여 구성됨을 특징으로 하는 액정표시장치의 구동회로.
  2. 제 1 항에 있어서,
    상기 중간계조전압 생성부는,
    제 1 계조전압이 입력되는 제 1 입력단자와 제 1 노드 사이에 접속되는 제 1 스위치;
    제 2 계조전압이 입력되는 제 2 입력단자와 상기 제 1 노드 사이에 접속되는 제 2 스위치;
    상기 제 1 입력단자와 연산증폭기의 비반전단자 사이에 접속되는 제 3 스위치;
    기준전압이 입력되는 제 3 입력단자와 상기 연산증폭기의 비반전단자 사이에 접속되는 제 4 스위치;
    상기 제 1 노드와 상기 연산증폭기의 반전단자 사이에 접속되는 제 5 스위 치;
    상기 제 1 노드와 제 2 노드 사이에 접속되는 제 6 스위치;
    상기 제 2 노드와 상기 연산증폭기의 출력단자 사이에 접속되는 제 7 스위치;
    상기 연산증폭기의 출력단자와 반전단자 사이에 접속되는 제 8 스위치;
    상기 연산증폭기의 반전단자와 제 3 노드에 접속되는 제 9 스위치;
    상기 제 3 노드와 상기 제 3 입력단자 사이에 접속되는 제 10 스위치;
    상기 연산증폭기의 출력단자와 액정패널의 데이터 라인 사이에 접속된 제 11 스위치;
    상기 제 1 노드와 상기 제 3 노드 사이에 접속된 제 1 커패시터; 및,
    상기 제 2 노드와 상기 제 3 노드 사이에 접속된 제 2 커패시터를 포함하여 구성됨을 특징으로 하는 액정표시장치의 구동회로.
  3. 제 2 항에 있어서,
    제 1 기간에 상기 중간계조전압 생성부의 제 3, 제 5, 제 6, 제 8, 및 제 10 스위치만 닫혀지고, 나머지 스위치들은 개방되는 것을 특징으로 하는 액정표시장치의 구동회로.
  4. 제 3 항에 있어서,
    제 2 기간에 상기 중간계조전압 생성부의 제 1, 제 4, 제 6, 제 8, 및 제 9 스위치가 닫혀지고, 나머지 스위치들은 개방되는 것을 특징으로 하는 액정표시장치의 구동회로.
  5. 제 4 항에 있어서,
    제 3 기간에, 상기 중간계조전압 생성부의 제 1, 제 4, 제 7, 제 8, 제 9, 및 제 11 스위치가 닫혀지고, 나머지 스위치들은 개방되는 것을 특징으로 하는 액정표시장치의 구동회로.
  6. 제 4 항에 있어서,
    제 3 기간에 상기 중간계조전압 생성부의 제 2, 제 4, 제 7, 제 9, 제 10, 및 제 11 스위치가 닫혀지고, 나머지 스위치들은 개방되는 것을 특징으로 하는 액정표시장치의 구동회로.
  7. 화상을 표시하기 위한 액정표시장치의 구동방법에 있어서,
    상기 화상을 표시하기 위한 N(단, N은 양의 정수)비트 데이터 중 일부 비트들의 데이터에 대응되는 다수개의 계조전압을 생성하는 단계;
    상기 일부 비트들의 데이터에 따라 상기 다수개의 계조전압 중 제 1 및 제 2 계조전압을 출력하는 단계;
    상기 데이터 중 나머지 비트들의 데이터와 외부로부터의 제어신호들을 조합하여 다수개의 스위칭 신호를 생성하는 단계;
    적어도 하나의 커패시터, 연산증폭기, 및 상기 스위칭 신호에 따라 동작하는 다수개의 스위치를 통해 상기 제 1 계조전압과 제 2 계조전압 사이의 값을 갖는 제 3 계조전압을 생성하는 단계; 및,
    상기 제 1 계조전압 및 제 3 계조전압을 버퍼링하여 출력하는 연산증폭기로부터 출력되는 전류를 사용하여 상기 커패시터를 예비충전하는 단계를 포함하여 이루어짐을 특징으로 하는 액정표시장치의 구동방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007279186A (ja) * 2006-04-04 2007-10-25 Nec Electronics Corp 増幅回路、及び駆動回路
KR100907413B1 (ko) 2008-03-03 2009-07-10 삼성모바일디스플레이주식회사 유기전계발광 표시장치 및 그 구동방법
KR20100011285A (ko) * 2008-07-24 2010-02-03 삼성전자주식회사 프리 디코더를 구비하는 디스플레이 구동회로 및 그구동방법
US10438535B2 (en) * 2016-09-21 2019-10-08 Apple Inc. Time-interleaved source driver for display devices
US10964280B2 (en) * 2019-03-04 2021-03-30 Novatek Microelectronics Corp. Source driver
CN114664223B (zh) * 2022-03-31 2022-11-25 惠科股份有限公司 显示面板的驱动电路、阵列基板及其驱动方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001067047A (ja) 1999-08-30 2001-03-16 Texas Instr Japan Ltd 液晶ディスプレイのデータ線駆動回路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3031312B2 (ja) * 1997-09-11 2000-04-10 日本電気株式会社 ドライバ回路及び液晶駆動用半導体装置、並びにそれらの駆動方法
JP3420148B2 (ja) * 1999-12-20 2003-06-23 山形日本電気株式会社 液晶駆動方法及び液晶駆動回路
JP4579377B2 (ja) * 2000-06-28 2010-11-10 ルネサスエレクトロニクス株式会社 多階調デジタル映像データを表示するための駆動回路及びその方法
JP4437378B2 (ja) * 2001-06-07 2010-03-24 株式会社日立製作所 液晶駆動装置
US6838930B2 (en) * 2001-11-28 2005-01-04 Freescale Semiconductor, Inc. Switched capacitor amplifier with high throughput architecture
KR100825103B1 (ko) * 2002-05-16 2008-04-25 삼성전자주식회사 액정 표시 장치 및 그 구동 방법
JP4424946B2 (ja) * 2003-09-03 2010-03-03 三菱電機株式会社 表示装置
US6967611B2 (en) * 2004-03-19 2005-11-22 Freescale Semiconductor, Inc. Optimized reference voltage generation using switched capacitor scaling for data converters

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001067047A (ja) 1999-08-30 2001-03-16 Texas Instr Japan Ltd 液晶ディスプレイのデータ線駆動回路

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