JP2003233354A - 基準電圧発生回路、表示駆動回路、表示装置及び基準電圧発生方法 - Google Patents

基準電圧発生回路、表示駆動回路、表示装置及び基準電圧発生方法

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Abstract

(57)【要約】 【課題】 回路規模を増大させることなく、表示装置の
種類に関わらず汎用的に用いられる基準電圧発生回路、
表示駆動回路、表示装置及び基準電圧発生方法を提供す
る。 【解決手段】 基準電圧発生回路４８は、第１〜第３の
ラダー抵抗回路７０、７２、７４を含む。第１のラダー
抵抗回路７０は、その両端の抵抗値が可変の可変抵抗回
路を少なくとも１つ含み、多値の基準電圧を出力する。
第２のラダー抵抗回路７２は、抵抗値が固定の複数の抵
抗回路が直列接続され、複数の基準電圧を出力する。第
３のラダー抵抗回路７４は、その両端の抵抗値が可変の
可変抵抗回路を少なくとも１つ含み、多値の基準電圧を
出力する。第１〜第３のラダー抵抗回路７０、７２、７
４は、第１及び第２の電源線の間に直列接続される。第
１及び第３のラダー抵抗回路に含まれる可変抵抗回路の
抵抗値は、所与のコマンド又は外部入力端子からの可変
制御信号により可変制御される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、基準電圧発生回
路、表示駆動回路、表示装置及び基準電圧発生方法に関
する。
【０００２】
【背景技術及び発明が解決しようとする課題】液晶装置
等の電気光学装置に代表される表示装置は、小型化かつ
高精細化が要求されている。中でも液晶装置は、低消費
電力化が実現され、携帯型の電子機器に搭載されること
が多い。例えば携帯電話機の表示部として搭載された場
合、多階調化による色調豊富な画像表示が要求される。
【０００３】一般に、画像表示を行うための映像信号
は、表示装置の表示特性に応じてガンマ補正が行われ
る。このガンマ補正は、ガンマ補正回路（広義には、基
準電圧発生回路）により行われる。液晶装置を例にとれ
ば、ガンマ補正回路は、階調表示を行うための階調デー
タに基づいて、画素の透過率に応じた電圧を生成する。
【０００４】このようなガンマ補正回路は、表示装置を
駆動する表示駆動回路に内蔵される。したがって、小型
化が要求される電子機器に搭載される表示駆動回路は小
規模であることが望ましい。そのため、ガンマ補正回路
は、駆動する表示装置の表示特性に特化したガンマ補正
を行うように調整されており、表示装置の種類に関わら
ず汎用的に用いられる表示駆動回路を提供することがで
きなかった。
【０００５】本発明は、以上のような技術的課題に鑑み
てなされたものであり、その目的とするところは、回路
規模を増大させることなく、表示装置の種類に関わらず
汎用的に用いられる基準電圧発生回路、表示駆動回路、
表示装置及び基準電圧発生方法を提供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に本発明は、階調データに基づいてガンマ補正された階
調値を生成するための多値の基準電圧を発生する基準電
圧発生回路であって、その両端の間の抵抗値が可変の可
変抵抗回路を少なくとも１つ含み、多値の電圧を出力す
る第１のラダー抵抗回路と、抵抗値が固定の複数の抵抗
回路が直列接続され、複数の電圧を出力する第２のラダ
ー抵抗回路と、その両端の間の抵抗値が可変の可変抵抗
回路を少なくとも１つ含み、多値の電圧を出力する第３
のラダー抵抗回路とを含み、前記第１〜第３のラダー抵
抗回路は、第１及び第２の電源電圧が供給される第１及
び第２の電源線の間に直列に接続され、前記第１及び第
３のラダー抵抗回路に含まれる可変抵抗回路は、所与の
コマンド設定又は所与の可変制御信号に基づいて、抵抗
値が可変制御されることを特徴とする。
【０００７】本発明において、第１及び第２の電源線の
間に第１〜第３のラダー抵抗回路を直列に接続し、各ラ
ダー抵抗回路から多値の基準電圧を出力させる。第１及
び第３のラダー抵抗回路は、その両端の間の抵抗値が可
変の可変抵抗回路を少なくとも１つ含み、第２のラダー
抵抗回路は、抵抗値が固定の抵抗回路が直列接続されて
いる。そして、第１及び第３のラダー抵抗回路は、例え
ばユーザからの所与のコマンドや所与の可変制御信号に
より可変制御されるが、第２のラダー抵抗回路はコマン
ドや可変制御信号によって抵抗値が変更されない構成と
なっている。
【０００８】ここで第１及び第３のラダー抵抗回路の可
変制御を行うコマンドや可変制御信号は、同一のもので
あってもよいし、別個のものであってもよい。
【０００９】表示パネル、特に液晶パネルについては、
液晶材等に依存して、最適な階調表現を行うための基準
電圧が異なり、表示パネルの種類ごとにラダー抵抗の抵
抗比を最適化する必要がある。しかしながら、中間調を
表現する領域においては表示パネルの種類に関わらずほ
ぼ一定である。したがって、本発明によれば、第１及び
第３のラダー抵抗回路の抵抗値のみをコマンドや可変制
御信号により可変制御を行って、表示パネルに応じた抵
抗比を変更できるようにしたので、可変制御に伴う回路
規模の増大を最低限に抑えつつ、表示パネルの種類に関
わらず、最適な階調表現を行うためにガンマ補正された
基準電圧を生成することができる。
【００１０】また本発明に係る基準電圧発生回路は、前
記第１又は第３のラダー抵抗回路に含まれる可変抵抗回
路は、スイッチ素子と抵抗素子とが直列接続された抵抗
切替回路が並列接続されていてもよい。
【００１１】本発明によれば、スイッチ素子と抵抗素子
とが直列接続された抵抗切替回路を用いて該抵抗切替回
路を並列に接続することで、スイッチ素子の制御により
多様な抵抗値を容易に実現させるようにしたので、簡素
な構成で、上述のように汎用的な基準電圧発生回路を提
供することができる。
【００１２】また本発明に係る基準電圧発生回路は、前
記第１又は第３のラダー抵抗回路に含まれる可変抵抗回
路は、前記抵抗切替回路と並列に接続された抵抗素子を
含むことができる。
【００１３】本発明によれば、スイッチ素子を介さない
抵抗回路を、抵抗切替回路と並列に接続するようにした
ので、誤ったスイッチ制御によりオープンの状態を回避
するための制御又は付加回路を簡素化することができ
る。
【００１４】また本発明に係る基準電圧発生回路は、前
記第１又は第３のラダー抵抗回路に含まれる可変抵抗回
路は、抵抗素子と該抵抗素子と並列に接続されたスイッ
チ素子とを含む抵抗切替回路が直列接続されていてもよ
い。
【００１５】本発明によれば、抵抗素子と該抵抗素子と
並列に接続されたスイッチ素子とにより可変抵抗回路を
構成し、スイッチ素子を制御して、多様な抵抗値を容易
に実現させるようにしたので、簡素な構成で、上述のよ
うに汎用的な基準電圧発生回路を提供することができ
る。
【００１６】また本発明に係る基準電圧発生回路は、前
記第１又は第３のラダー抵抗回路は、前記可変抵抗回路
を少なくとも２つ有し、直列接続されていてもよい。
【００１７】本発明によれば、より高精度に抵抗比を制
御することができ、汎用的な基準電圧発生回路を提供す
ることができる。
【００１８】また本発明に係る基準電圧発生回路は、前
記第１又は第３のラダー抵抗回路に含まれる可変抵抗回
路は、第１〜第Ｒ（Ｒは２以上の整数）の基準電圧のう
ち第ｉ（１≦ｉ≦Ｒ、ｉは整数）の基準電圧を生成する
ための第ｉ（ｉは正の整数）の分割ノードと第（ｉ−
１）の基準電圧を出力するための第（ｉ−１）の分割ノ
ードとの間に挿入された抵抗素子と、前記第ｉの分割ノ
ードにその入力が接続されたボルテージフォロワ接続の
第１の演算増幅回路と、第ｉの基準電圧の出力ノードと
前記第１の演算増幅回路の出力との間に挿入された第１
のスイッチ素子と、前記第ｉの基準電圧の出力ノードと
前記第ｉの分割ノードとの間に挿入された第２のスイッ
チ素子とを含み、前記第１及び第２のスイッチ素子は、
所与の駆動期間の前半期間において、前記第１のスイッ
チ素子がオン状態、前記第２のスイッチ素子がオフ状態
に制御され、前記駆動期間の後半期間において、前記第
１のスイッチ素子がオフ状態、前記第２のスイッチ素子
がオン状態に制御され、前記第１の演算増幅回路は、前
記後半期間において、その動作電流が制限又は停止され
てもよい。
【００１９】本発明によれば、第１の演算増幅回路によ
り、所与の基準電圧を迅速に駆動することができるよう
になるとともに、該第１の演算増幅回路の電流消費を最
低限に抑えることができるので、駆動期間が短縮化され
た場合であっても低消費電力化を実現する基準電圧発生
回路を提供することができる。
【００２０】本発明に係る基準電圧発生回路は、前記第
１の演算増幅回路の出力と第（ｉ＋１）の基準電圧の出
力ノードとの間に挿入された第２の演算増幅回路を含
み、前記第２の演算増幅回路は、前記前半期間におい
て、第ｉの基準電圧に所与のオフセット電圧を付加した
電圧を出力し、前記後半期間において、その動作電流が
制限又は停止されてもよい。
【００２１】本発明によれば、例えば中間調を表現する
ための基準電圧の立ち上げについても、第１の演算増幅
回路により高速化し、かつ第２の演算増幅回路により付
加されたオフセットにより高精度の駆動が可能となる。
また、第２の演算増幅回路の電流消費を最低限に抑える
ことができる。
【００２２】また本発明に係る基準電圧発生回路は、前
記第１〜第３のラダー抵抗回路を構成する第１〜第Ｐ
（Ｐは正の整数）の抵抗回路のうち、第１の表示パネル
を駆動する場合の第Ｌ（１≦Ｌ≦Ｐ、Ｌは整数）の抵抗
回路の抵抗値を第１の抵抗値、第２の表示パネルを駆動
する場合の第Ｌの抵抗回路の抵抗値を第２の抵抗値とし
た場合、前記第２のラダー抵抗回路は、前記第２の抵抗
値に対する前記第１の抵抗値の比が２以下となる抵抗回
路により構成されてもよい。
【００２３】本発明によれば、階調表現を損なうことな
く、表示パネルの種類に依存しない基準電圧発生回路を
提供することができる。
【００２４】また本発明に係る表示駆動回路は、上記い
ずれか記載の基準電圧発生回路と、前記基準電圧発生回
路によって発生された多値の基準電圧から、階調データ
に基づいて電圧を選択する電圧選択回路と、前記電圧選
択回路によって選択された電圧を用いて信号電極を駆動
する信号電極駆動回路とを含むことができる。
【００２５】本発明によれば、汎用的なガンマ補正回路
を含む表示駆動回路を提供することができ、低コスト化
を図ることができる。
【００２６】また本発明に係る表示駆動回路は、前記可
変制御信号が入力される外部入力端子を含むことができ
る。
【００２７】本発明によれば、ユーザ自身が表示パネル
に応じて、容易に調整可能な表示駆動回路を提供するこ
とができる。
【００２８】また本発明係る表示装置は、複数の信号電
極と、前記複数の信号電極と交差する複数の走査電極
と、前記複数の信号電極と前記複数の走査電極とにより
特定される画素と、前記複数の信号電極を駆動する上記
記載の表示駆動回路と、前記複数の走査電極を駆動する
走査電極駆動回路とを含むことができる。
【００２９】本発明によれば、表示パネルの種類に依存
しない汎用的な表示駆動回路により、低コストに表示装
置を提供することができる。
【００３０】また本発明に係る表示装置は、複数の信号
電極と、前記複数の信号電極と交差する複数の走査電極
と、前記複数の信号電極と前記複数の走査電極とにより
特定される画素とを含む表示パネルと、前記複数の信号
電極を駆動する上記記載の表示駆動回路と、前記複数の
走査電極を駆動する走査電極駆動回路とを含むことがで
きる。
【００３１】本発明によれば、表示パネルの種類に依存
しない汎用的な表示駆動回路により、低コストに表示装
置を提供することができる。
【００３２】また本発明は、階調データに基づいてガン
マ補正された階調値を生成するための多値の基準電圧を
発生する基準電圧発生方法であって、第１及び第２の電
源電圧が供給される第１及び第２の電源線との間に直列
接続された第１〜第３のラダー抵抗回路のうち、第２の
ラダー抵抗回路の抵抗値を固定した状態で、前記第１及
び第３のラダー抵抗回路に含まれる抵抗回路の抵抗値を
所与のコマンド又は可変制御信号に基づいて可変制御す
ることを特徴とする。
【００３３】本発明によれば、第１及び第３のラダー抵
抗回路の抵抗値のみをコマンドや可変制御信号により可
変制御を行って、表示パネルに応じた抵抗比を変更でき
るようにしたので、簡素な可変制御により、表示パネル
の種類に関わらず、最適な階調表現を行うためにガンマ
補正された基準電圧を生成することができる。
【００３４】
【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を用いて詳細に説明する。なお、以下に説
明する実施の形態は、特許請求の範囲に記載された本発
明の内容を不当に何ら限定するものではない。また以下
で説明される構成の全てが本発明の必須構成要件である
とは限らない。
【００３５】本実施形態における基準電圧発生回路は、
ガンマ補正回路として用いることができる。このガンマ
補正回路は、表示駆動回路に含まれる。表示駆動回路
は、印加電圧によって光学特性を変化させる電気光学装
置、例えば液晶装置の駆動に用いることができる。
【００３６】以下では、液晶装置に本実施形態における
基準電圧発生回路を適用する場合について説明するが、
これに限定されるものではなく、他の表示装置にも適用
することができる。
【００３７】１． 表示装置 図１に、本実施形態における基準電圧発生回路を含む表
示駆動回路が適用された表示装置の構成の概要を示す。
【００３８】表示装置（狭義には、電気光学装置、液晶
装置）１０は、表示パネル（狭義には、液晶パネル）２
０を含むことができる。
【００３９】表示パネル２０は、例えばガラス基板上に
形成される。このガラス基板上には、Ｙ方向に複数配列
されそれぞれＸ方向に伸びる走査電極（ゲートライン）
Ｇ1〜ＧN（Ｎは、２以上の自然数）と、Ｘ方向に複数配
列されそれぞれＹ方向に伸びる信号電極（ソースライ
ン）Ｓ1〜ＳM（Ｍは、２以上の自然数）とが配置されて
いる。また、走査電極Ｇn（１≦ｎ≦Ｎ、ｎは自然数）
と信号電極Ｓm（１≦ｍ≦Ｍ、ｍは自然数）との交差点
に対応して、画素領域（画素）が設けられ、該画素領域
に薄膜トランジスタ（Thin Film Transistor：以下、Ｔ
ＦＴと略す。）２２nmが配置されている。
【００４０】ＴＦＴ２２nmのゲート電極は、走査電極Ｇ
nに接続されている。ＴＦＴ２２nmのソース電極は、信
号電極Ｓmに接続されている。ＴＦＴ２２nmのドレイン
電極は、液晶容量（広義には液晶素子）２４nmの画素電
極２６nmに接続されている。
【００４１】液晶容量２４nmにおいては、画素電極２６
nmに対向する対向電極２８nmとの間に液晶が封入されて
形成され、これら電極間の印加電圧に応じて画素の透過
率が変化するようになっている。対向電極２８nmには、
対向電極電圧Ｖｃｏｍが供給される。
【００４２】表示装置１０は、信号ドライバＩＣ３０を
含むことができる。信号ドライバＩＣ３０として、本実
施形態における表示駆動回路を用いることができる。信
号ドライバＩＣ３０は、画像データに基づいて、表示パ
ネル２０の信号電極Ｓ1〜ＳMを駆動する。
【００４３】表示装置１０は、走査ドライバＩＣ３２を
含むことができる。走査ドライバＩＣ３２は、一垂直走
査期間内に、表示パネル２０の走査電極Ｇ1〜ＧNを順次
駆動する。
【００４４】表示装置１０は、電源回路３４を含むこと
ができる。電源回路３４は、信号電極の駆動に必要な電
圧を生成し、信号ドライバＩＣ３０に対して供給する。
また電源回路３４は、走査電極の駆動に必要な電圧を生
成し、走査ドライバＩＣ３２に対して供給する。更に電
源回路３４は、対向電極電圧Ｖｃｏｍを生成することが
できる。
【００４５】表示装置１０は、コモン電極駆動回路３６
を含むことができる。コモン電極駆動回路３６は、電源
回路３４によって生成された対向電極電圧Ｖｃｏｍが供
給され、該対向電極電圧Ｖｃｏｍを表示パネル２０の対
向電極に出力する。
【００４６】表示装置１０は、信号制御回路３８を含む
ことができる。信号制御回路３８は、図示しない中央処
理装置（Central Processing Unit：以下、ＣＰＵと略
す。）等のホストにより設定された内容にしたがって、
信号ドライバＩＣ３０、走査ドライバＩＣ３２、電源回
路３４を制御する。例えば、信号制御回路３８は、信号
ドライバＩＣ３０及び走査ドライバＩＣ３２に対し、動
作モードの設定、内部で生成した垂直同期信号や水平同
期信号の供給を行い、電源回路３４に対し、極性反転タ
イミングの制御を行う。
【００４７】なお図１では、表示装置１０に電源回路３
４、コモン電極駆動回路３６又は信号制御回路３８を含
めて構成するようにしているが、これらのうち少なくと
も１つを表示装置１０の外部に設けて構成するようにし
てもよい。或いは、表示装置１０に、ホストを含めるよ
うに構成することも可能である。
【００４８】また図１において、信号ドライバＩＣ３０
の機能を有する表示駆動回路、及び走査ドライバＩＣ３
２の機能を有する走査電極駆動回路のうち少なくとも１
つを表示パネル２０が形成されたガラス基板上に、形成
するようにしてもよい。
【００４９】このような構成の表示装置１０において、
信号ドライバＩＣ３０は、階調データに基づく階調表示
を行うため、当該階調データに対応した電圧を信号電極
に出力するようになっている。信号ドライバＩＣ３０
は、信号電極に出力する電圧を、階調データに基づいて
ガンマ補正する。そのため、信号ドライバＩＣ３０は、
ガンマ補正を行う基準電圧発生回路（狭義には、ガンマ
補正回路）を含む。
【００５０】一般に、表示パネル２０は、その構造や用
いられる液晶材に応じて階調特性が異なる。すなわち、
液晶に印加すべき電圧と画素の透過率との関係が一定と
はならない。そこで、階調データに応じて液晶に印加す
べき最適な電圧を生成するために、基準電圧発生回路に
よりガンマ補正が行われる。
【００５１】階調データに基づいて選択されて出力され
る電圧を最適化するため、ガンマ補正では、ラダー抵抗
により生成される多値の電圧を補正する。そのとき、表
示パネル２０の製造メーカ等から指定された電圧を生成
するように、ラダー抵抗を構成する抵抗回路の抵抗比が
決められる。
【００５２】このようなガンマ補正によれば、駆動対象
の表示パネルに最適な電圧を用いて駆動することができ
る一方、駆動対象の表示パネルごとにラダー抵抗を構成
する各抵抗回路の抵抗比を変えて基準電圧発生回路によ
り発生される電圧を変更する必要が生ずる。そのため、
駆動対象の表示パネルの種類が異なると、基準電圧発生
回路を含む表示駆動回路をも変える必要がある。したが
って、表示駆動回路を汎用化することができず、より一
層の低コスト化を図ることができなかった。
【００５３】そこで本実施形態では、駆動対象の表示パ
ネルの種類にかかわらず、汎用的に用いることができる
基準電圧発生回路と、これを用いた表示駆動回路を提供
する。
【００５４】以下では、上述の基準電圧発生回路を含む
表示駆動回路が適用された信号ドライバＩＣ３０につい
て説明する。
【００５５】２． 信号ドライバＩＣ 図２に、本実施形態における基準電圧発生回路を含む表
示駆動回路が適用された信号ドライバＩＣ３０の機能ブ
ロック図を示す。
【００５６】信号ドライバＩＣ３０は、入力ラッチ回路
４０、シフトレジスタ４２、ラインラッチ回路４４、ラ
ッチ回路４６、基準電圧選択回路（狭義には、ガンマ補
正回路）４８、ＤＡＣ（Digital/Analog Converter）
（広義には、電圧選択回路）５０、ボルテージフォロワ
回路（広義には、信号電極駆動回路）５２を含む。
【００５７】入力ラッチ回路４０は、図１に示す信号制
御回路３８から供給される例えば各６ビットのＲＧＢ信
号からなる階調データを、クロック信号ＣＬＫに基づい
てラッチする。クロック信号ＣＬＫは、信号制御回路３
８から供給される。
【００５８】入力ラッチ回路４０でラッチされた階調デ
ータは、シフトレジスタ４２において、クロック信号Ｃ
ＬＫに基づき順次シフトされる。シフトレジスタ４２で
順次シフトされて入力された階調データは、ラインラッ
チ回路４４に取り込まれる。
【００５９】ラインラッチ回路４４に取り込まれた階調
データは、ラッチパルス信号ＬＰのタイミングでラッチ
回路４６にラッチされる。ラッチパルス信号ＬＰは、水
平走査周期で入力される。
【００６０】基準電圧発生回路４８は、駆動対象の表示
パネルの階調表現が最適化されるように決められたラダ
ー抵抗の抵抗比を用いて、高電位側の電源電圧（第１の
電源電圧）Ｖ０と低電位側の電源電圧（第２の電源電
圧）ＶＳＳとの間で抵抗分割された分割ノードにおいて
発生した多値の基準電圧Ｖ０〜ＶＹ（Ｙは、自然数）を
出力する。
【００６１】図３に、ガンマ補正の原理を説明するため
の図を示す。
【００６２】ここでは、液晶の印加電圧に対する画素の
透過率の変化を示す階調特性の図を模式的に示す。画素
の透過率を０％〜１００％（又は１００％〜０％）で示
すと、一般に液晶の印加電圧が小さくなるほど又は大き
くなるほど、透過率の変化が小さくなる。また液晶の印
加電圧が中間付近の領域では、透過率の変化が大きくな
る。
【００６３】そこで上述の透過率の変化と逆の変化を行
うようなガンマ（γ）補正を行うことで、印加電圧に応
じてリニアに変化するガンマ補正された透過率を実現さ
せることができる。したがって、ディジタルデータであ
る階調データに基づき、最適化された透過率を実現する
基準電圧Ｖγを生成することができる。すなわち、この
ような基準電圧が生成されるようにラダー抵抗の抵抗比
を実現すればよい。
【００６４】図２における基準電圧発生回路４８で生成
された多値の基準電圧Ｖ０〜ＶＹは、ＤＡＣ５０に供給
される。
【００６５】ＤＡＣ５０は、ラッチ回路４６から供給さ
れた階調データに基づいて、多値の基準電圧Ｖ０〜ＶＹ
のいずれかの電圧を選択して、ボルテージフォロワ回路
５２に出力する。
【００６６】ボルテージフォロワ回路５２は、インピー
ダンス変換を行って、ＤＡＣ５０から供給された電圧に
基づいて信号電極を駆動する。
【００６７】このように信号ドライバＩＣ３０は、信号
電極ごとに、階調データに基づいて多値の基準電圧の中
から選択した電圧を用いて、インピーダンス変換を行っ
て出力する。
【００６８】図４に、ボルテージフォロワ回路５２の構
成の概要を示す。
【００６９】ここでは、１出力当たりの構成のみを示
す。
【００７０】ボルテージフォロワ回路５２は、演算増幅
器６０、第１及び第２のスイッチング素子Ｑ１、Ｑ２を
含む。
【００７１】演算増幅器６０は、ボルテージフォロワ接
続されている。すなわち、演算増幅器６０の出力端子が
反転入力端子に接続されて、負帰還が構成されている。
【００７２】演算増幅器６０の非反転入力端子には、図
２に示すＤＡＣ５０で選択された基準電圧Ｖｉｎが入力
される。演算増幅器６０の出力端子は、第１のスイッチ
ング素子Ｑ１を介して、駆動電圧Ｖｏｕｔが出力される
信号電極に接続される。当該信号電極は、第２のスイッ
チング素子Ｑ２を介して、演算増幅器６０の非反転入力
端子にも接続されている。
【００７３】コントロール信号発生回路６２は、第１及
び第２のスイッチング素子Ｑ１、Ｑ２のオンオフ制御を
行うための制御信号ＶＦｃｎｔを生成する。このような
コントロール信号発生回路６２は、１又は複数の信号電
極ごとに設けることができる。
【００７４】第２のスイッチング素子Ｑ２は、制御信号
ＶＦｃｎｔによりオンオフ制御される。第１のスイッチ
ング素子Ｑ１は、制御信号ＶＦｃｎｔが入力されたイン
バータ回路ＩＮＶ１の出力信号によりオンオフ制御され
る。
【００７５】図５に、ボルテージフォロワ回路５２の動
作タイミングの一例を示す。
【００７６】コントロール信号発生回路６２により生成
された制御信号ＶＦｃｎｔは、ラッチパルス信号ＬＰに
より規定される選択期間（駆動期間）ｔの前半期間（駆
動期間の初めの所与の期間）ｔ１と後半期間ｔ２で論理
レベルが変化する。すなわち、前半期間ｔ１で制御信号
ＶＦｃｎｔの論理レベルが「Ｌ」になると、第１のスイ
ッチング素子Ｑ１がオン、第２のスイッチング素子Ｑ２
がオフとなる。また、後半期間ｔ２で制御信号ＶＦｃｎ
ｔの論理レベルが「Ｈ」になると、第１のスイッチング
素子Ｑ１がオフ、第２のスイッチング素子Ｑ２がオンと
なる。したがって、選択期間ｔにおいて、前半期間ｔ１
ではボルテージフォロワ接続された演算増幅器６０によ
りインピーダンス変換されて信号電極が駆動され、後半
期間ｔ２ではＤＡＣ５０から出力された基準電圧を用い
て信号電極が駆動される。
【００７７】このように駆動することで、液晶容量や配
線容量等の充電に必要な前半期間ｔ１では、高い駆動能
力を有するボルテージフォロワ接続された演算増幅器６
０により高速に駆動電圧Ｖｏｕｔを立ち上げ、高い駆動
能力が不要な後半期間ｔ２では、ＤＡＣ５０により駆動
電圧を出力することができる。したがって、電流消費が
大きい演算増幅器６０の動作期間を最低限に抑え、低消
費化を図ることができるとともに、ライン数の増加によ
って選択期間ｔが短くなり充電期間が足りなくなるとい
った事態を回避することができる。
【００７８】図２における基準電圧発生回路４８は、駆
動対象の表示パネルの階調特性に着目して、ラダー抵抗
を構成する各抵抗回路を全て可変にすることなく、その
一部の抵抗回路のみ可変制御できるように構成される。
これにより、ラダー抵抗の回路規模や制御線の配線、或
いは制御自体が簡素化される。。特に多階調化が進むの
に伴い、発生すべき基準電圧の多値化が予想されるた
め、できるだけラダー抵抗の回路規模を増大させること
なく、かつ表示パネルに依存せずに汎用化できることが
望ましい。
【００７９】更に基準電圧発生回路４８は、マスク変更
等による配線切替で可変制御を行うのではなく、ユーザ
からの所与のコマンド又は外部入力端子からの可変制御
信号に基づいて、上述のラダー抵抗の可変制御を行う。
これにより、信号ドライバＩＣ３０を、表示パネルの種
類に関わらず汎用的に用いることができる。
【００８０】次に、基準電圧発生回路４８について詳細
に説明する。
【００８１】３． 基準電圧発生回路 図６に、本実施形態における基準電圧発生回路４８の構
成の概要を示す。
【００８２】ここでは、本実施形態における基準電圧発
生回路４８の他に、ＤＡＣ５０と、ボルテージフォロワ
回路５２とを併せて図示している。
【００８３】基準電圧発生回路４８は、高電位側の電源
電圧（第１の電源電圧）Ｖ０が供給される第１の電源線
と低電位側の電源電圧（第２の電源電圧）ＶＳＳが供給
される第２の電源線との間に接続されたラダー抵抗によ
り、多値の基準電圧Ｖ０〜ＶＹを出力する。より具体的
には、基準電圧発生回路４８は、第１〜第３のラダー抵
抗回路７０、７２、７４を含む。第１のラダー抵抗回路
７０は、その両端部の抵抗値が可変の可変抵抗回路を少
なくとも１つ含み、多値の電圧を出力する。第２のラダ
ー抵抗回路７２は、抵抗値が固定の複数の抵抗回路が直
列接続され、複数の電圧を出力する。第３のラダー抵抗
回路７４は、その両端部の抵抗値が可変の可変抵抗回路
を少なくとも１つ含み、多値の電圧を出力する。
【００８４】第１〜第３のラダー抵抗回路７０、７２、
７４は、第１及び第２の電源線の間に直列接続される。
より具体的には、一端が第１の電源線に接続された第１
のラダー抵抗回路７０の他端には、第２のラダー抵抗回
路７２の一端が接続される。第２のラダー抵抗回路７２
の他端には、第３のラダー抵抗回路７４の一端が接続さ
れ、第３のラダー抵抗回路７４の他端には第２の電源線
が接続される。第１のラダー抵抗回路７０は、ラダー抵
抗を構成する各抵抗回路の両端の電圧を多値の基準電圧
として出力する。第２のラダー抵抗回路７２は、ラダー
抵抗を構成する各抵抗回路の両端の電圧を多値の基準電
圧として出力する。第３のラダー抵抗回路７４は、ラダ
ー抵抗を構成する各抵抗回路の両端の電圧を多値の基準
電圧として出力する。
【００８５】第１のラダー抵抗回路７０に含まれる可変
抵抗回路は、例えばユーザから指定された第１のコマン
ド又は所与の外部入力端子を介して入力された第１の可
変制御信号に基づいて抵抗値の可変制御が行われる。第
３のラダー抵抗回路７４に含まれる可変抵抗回路は、例
えばユーザから指定された第２のコマンド又は所与の外
部入力端子を介して入力された第２の可変制御信号に基
づいて抵抗値の可変制御が行われる。第１及び第３のラ
ダー抵抗回路７０、７４には、抵抗値が固定の抵抗回路
が含まれていてもよいし、全てが可変抵抗回路で構成さ
れていてもよく、少なくとも１つの可変抵抗回路を含ん
で構成されていればよい。可変抵抗回路は、抵抗素子
や、抵抗素子とスイッチ素子等により実現することがで
きる。
【００８６】第１及び第２のコマンドは、同一のコマン
ドであってもよいし、別個に指定されるコマンドであっ
てもよい。第１及び第２の可変制御信号は、同一の制御
信号であってもよいし、別個に入力される制御信号であ
ってもよい。
【００８７】このように基準電圧発生回路４８は、第１
及び第２の電源線の間に接続されたラダー抵抗のうち、
第１及び第２の電源電圧に近い基準電圧を生成するため
の抵抗回路のみを可変制御する構成となっていることを
特徴とする。そのため、ラダー抵抗を構成する全抵抗回
路について可変制御を行う必要がなくなるため、制御が
容易となり、かつ回路規模の増大を防ぐことができる。
【００８８】基準電圧発生回路４８によって生成された
多値の基準電圧Ｖ０〜ＶＹは、ＤＡＣ５０に供給され
る。ＤＡＣ５０は、基準電圧の出力ノードごとに設けら
れたスイッチ回路を有する。各スイッチ回路は、図２に
示すラッチ回路４６から供給された階調データに基づい
て択一的にオン制御される。ＤＡＣ５０は、このように
して選択した電圧を、出力電圧Ｖｉｎとしてボルテージ
フォロワ回路５２に出力する。
【００８９】３．１ 階調特性 図７に、階調特性について説明するための図を示す。
【００９０】一般に表示パネル、特に液晶パネルは、そ
の構造や液晶材によって階調特性が異なる。したがっ
て、液晶に印加すべき電圧と画素の透過率との関係が一
定とはならないことが知られている。図７に示すよう
に、電源電圧が５Ｖ系の第１の液晶パネルと、電源電圧
が３Ｖ系の第２の液晶パネルとを例に挙げると、画素の
透過率の変化が大きい能動領域で動作する印加電圧の範
囲が異なる。そのため、第１及び第２の液晶パネルそれ
ぞれ別個に、最適な階調表現を実現する電圧に補正する
ため、ラダー抵抗の抵抗比を決める必要がある。ここ
で、ラダー抵抗の抵抗比とは、第１及び第２の電源線の
間に直列接続されるラダー抵抗の総抵抗値に対する、各
抵抗回路の抵抗値の比をいう。
【００９１】図８に、第１及び第２の液晶パネルにおい
て、階調値に応じて最適化された基準電圧を示す。
【００９２】ここでは、６４階調の各階調値について最
適化された基準電圧を、電源電圧を基準とした相対値比
で示しており、階調値が最大のとき基準電圧の相対値が
「１００」になる。図８に示すように、液晶パネルに依
存して、補正された基準電圧が異なる。
【００９３】そこで本願出願人は、抵抗値比に着目して
解析を進めた結果、以下の通りであることがわかった。
ここで抵抗値比とは、ラダー抵抗が直列接続された第１
〜第Ｐ（Ｐは、正の整数）の抵抗回路により構成されて
いるものとすると、第１の液晶パネルについて最適化さ
れた基準電圧を生成する第Ｌ（１≦Ｌ≦Ｐ、Ｌは正の整
数）の抵抗回路の抵抗値を第１の抵抗値、第２の液晶パ
ネルについて最適化された基準電圧を生成する第Ｌの抵
抗回路の抵抗値を第２の抵抗値とした場合、第２の抵抗
値に対する第１の抵抗値の比をいう。
【００９４】図９に、階調値と第１及び第２の液晶パネ
ルの抵抗値比との関係を示す。
【００９５】ここでは、６４階調分の基準電圧を生成す
るために必要な６３個の抵抗値比について示している。
抵抗値比に着目すると、高電位側の電源電圧及び低電位
側の電源電圧に近い基準電圧を生成する部分８０、８２
では抵抗値比が高くなるが、中間調の部分８４の抵抗値
比はほぼ「１」であることがわかる。抵抗値比がほぼ
「１」の場合、当該階調値に対応した基準電圧を生成す
るための抵抗値が同等であることを示す。
【００９６】更に、高電位側の電源電圧及び低電位側の
電源電圧に近い基準電圧を生成する部分８０、８２の両
端４階調分を削除した場合には、図１０に示すように、
中間調の基準電圧を生成するための抵抗値はほぼ「１」
となることがより顕著となり、中間調の基準電圧を生成
するための抵抗回路を共用できることを意味する。
【００９７】そこで、図８に示す第１及び第２の液晶パ
ネルについて、高電位側の電源電圧及び低電位側の電源
電圧に近い基準電圧を生成する部分８０、８２の両端４
階調分を削除した場合の階調特性は、図１２に示すよう
に中間調においてほぼ一致することが判明した。
【００９８】したがって、ガンマ補正を行うためのラダ
ー抵抗の高電位側及び低電位側の電源電圧に近い数個
（例えば４個）ずつの抵抗回路の抵抗値のみを調整する
ことで、異なる種類の液晶パネルに対し最適なガンマ補
正を行うことができる基準電圧発生回路を提供すること
ができる。すなわち、ラダー抵抗を構成する全抵抗回路
について可変制御を行う必要がない。
【００９９】そこで、図６に示すように、本実施形態に
おける基準電圧発生回路４８は、第１及び第３のラダー
抵抗回路７０、７４のみを可変制御し、中間調の基準電
圧を生成するための第２のラダー抵抗回路７２では抵抗
値が固定の抵抗回路のみにより構成する。
【０１００】なお、第２のラダー抵抗回路７２を構成す
る各抵抗回路は、抵抗値比がほぼ「１」の場合のみなら
ず抵抗値比が「２」以下であれば、階調特性を損なうこ
となく、汎用的な基準電圧発生回路を提供することがで
きる。
【０１０１】図１２に、基準電圧発生回路４８が適用さ
れた信号ドライバＩＣ３０の具体的な構成の一例を示
す。
【０１０２】ここでは基準電圧発生回路４８が、Ｍ本の
信号電極の駆動に共用化されている場合を示している。
すなわち、Ｍ本の信号電極Ｓ1〜ＳMそれぞれについて、
ＤＡＣ５０-1〜５０-M、ボルテージフォロワ回路５２-1
〜５２-Mを有している。
【０１０３】ＤＡＣ５０-1〜ＤＡＣ５０-Mは、各信号電
極に対応する階調データに基づいて、多値の基準電圧の
中から１つの基準電圧を選択する。ＤＡＣ５０-1〜５０
-Mに供給される多値の基準電圧は、基準電圧発生回路４
８で生成される。基準電圧発生回路４８は、第１〜第３
のラダー抵抗回路７０、７２、７４を含む。第１及び第
３のラダー抵抗回路７０、７４は、ユーザからのコマン
ド又は外部入力端子を介して入力された可変制御信号に
より、ラダー抵抗を構成する抵抗回路の抵抗値が可変制
御される。このように構成することで、信号電極数が増
加しても、基準電圧発生回路４８による回路規模の増大
を抑える効果は顕著となる。
【０１０４】３．２ ラダー抵抗の可変制御の例 図７に示す階調特性において、所与の透過率ｔｒ１、ｔ
ｒ２の範囲の透過率の変化の大きい領域を能動領域、そ
れ以外を第１及び第２の非能動領域とする。能動領域
は、中間調の階調値に応じた電圧が印加される領域であ
る。第１の非能動領域を、液晶の印加電圧が大きいとき
透過率が変化する領域とし、第２の非能動領域を、液晶
の印加電圧が小さいとき透過率が変化する領域とする。
【０１０５】所与の液晶パネルにおいて、透過率ｔｒ２
を得るための印加電圧をＶＡ、透過率ｔｒ１を得るため
の印加電圧をＶＡ´（第１の液晶パネルの場合ＶＡ＝Ｖ
Ａ１、ＶＡ´＝ＶＡ１´で、第２の液晶パネルの場合Ｖ
Ａ＝ＶＡ２、ＶＡ´＝ＶＡ２´）とした場合、第１及び
第２の電源電圧の電圧差をＶＤＩＦとしたときに、（Ｖ
ＤＩＦ−ＶＡ）／ＶＤＩＦが大きいほど、第１及び第３
のラダー抵抗回路７０、７４で可変制御される可変抵抗
回路の抵抗値を大きくし、（ＶＤＩＦ−ＶＡ）／ＶＤＩ
Ｆが小さいほど、第１及び第３のラダー抵抗回路７０、
７４で可変制御される可変抵抗回路の抵抗値を小さくす
る。
【０１０６】例えば図８に示す第１の液晶パネルの場合
に第１及び第３のラダー抵抗回路７０、７４で可変制御
される可変抵抗回路の抵抗値を、第２の液晶パネルの場
合に第１及び第３のラダー抵抗回路７０、７４で可変制
御される可変抵抗回路の抵抗値より大きくする。
【０１０７】また上述の能動領域が、図９に示す抵抗値
比が２以下となることが望ましい。すなわち第２のラダ
ー抵抗回路７２では、抵抗値比が２以下となる抵抗回路
が直列接続されるように構成することが望ましい。そし
て、その両端の階調値に対応した基準電圧を生成する第
１及び第２のラダー抵抗回路７０、７４の可変抵抗回路
については、上述のように可変制御する。
【０１０８】例えば、以上のように可変制御を行うこと
によって、図６に示す構成の基準電圧発生回路４８を含
む信号ドライバＩＣ３０を、駆動対象の表示パネルに関
わらず汎用的に用いることができるようになる。
【０１０９】３．３ ラダー抵抗の構成 基準電圧発生回路４８において上述のように可変制御さ
れる第１及び第３のラダー抵抗回路７０、７４は、例え
ば以下のように構成することができる。以下では、第１
のラダー抵抗回路７０の構成例について説明するが、第
３のラダー抵抗回路７４も同様に構成することができ
る。
【０１１０】３．３．１ 第１の構成例 図１３（Ａ）、（Ｂ）、（Ｃ）に、第１のラダー抵抗回
路７０の第１の構成例を示す。
【０１１１】ここでは第１のラダー抵抗回路７０は、図
１３（Ａ）に示すように例えば直列接続された可変抵抗
回路ＶＲ０〜ＶＲ３を含むもののとする。
【０１１２】可変抵抗回路は、図１３（Ｂ）に示すよう
に、スイッチ回路（スイッチ素子）と抵抗回路（抵抗素
子）とが直列接続された抵抗切替回路を並列接続して構
成することができる。この場合、並列接続された抵抗切
替回路のスイッチ回路では、コマンド若しくは外部入力
端子を介して入力される可変制御信号に基づいて、少な
くとも１つがオンとなるように制御される。
【０１１３】例えば可変抵抗回路ＶＲ０は、抵抗切替回
路９０-01〜９０-04を並列接続して構成することができ
る。可変抵抗回路ＶＲ１は、抵抗切替回路９０-11〜９
０-14を並列接続して構成することができる。可変抵抗
回路ＶＲ２は、抵抗切替回路９０-21〜９０-24を並列接
続して構成することができる。可変抵抗回路ＶＲ３は、
抵抗切替回路９０-31〜９０-34を並列接続して構成する
ことができる。
【０１１４】また図１３（Ｃ）に示すように、可変抵抗
回路において並列接続された抵抗切替回路に対し、更に
抵抗回路を並列接続するようにしてもよい。
【０１１５】例えば可変抵抗回路ＶＲ０は、抵抗切替回
路９０-01〜９０-04と並列に、抵抗回路９２-0を接続し
て構成することができる。可変抵抗回路ＶＲ１は、抵抗
切替回路９０-11〜９０-14と並列に抵抗回路９２-1を接
続して構成することができる。可変抵抗回路ＶＲ２は、
抵抗切替回路９０-21〜９０-24と並列に抵抗回路９２-2
を接続して構成することができる。可変抵抗回路ＶＲ３
は、抵抗切替回路９０-31〜９０-34と並列に抵抗回路９
２-3を接続して構成することができる。
【０１１６】この場合、並列接続された抵抗切替回路の
スイッチ回路が少なくとも１つがオンとなるように制御
する必要がなくなるので、誤って設定されてオープンと
なる状態を回避したり、或いは当該状態を回避する回路
を設ける必要がなくなり、構成又は制御が簡素化され
る。
【０１１７】このような構成において、各抵抗切替回路
のスイッチ回路は、コマンド若しくは外部入力端子を介
して入力される可変制御信号に基づいて、オンオフ制御
される。
【０１１８】３．３．２ 第２の構成例 図１４に、第１のラダー抵抗回路７０の第２の構成例を
示す。
【０１１９】ここでは第１のラダー抵抗回路７０は、図
１３（Ａ）に示すように例えば直列接続された可変抵抗
回路ＶＲ０〜ＶＲ３を含むもののとする。
【０１２０】可変抵抗回路は、図１４に示すように、抵
抗回路とスイッチ回路とが並列に接続された抵抗切替回
路を直列接続して構成することができる。この場合、抵
抗切替回路のスイッチ素子は、コマンド若しくは外部入
力端子を介して入力される可変制御信号に基づいて、オ
ンオフ制御される 例えば可変抵抗回路ＶＲ０は、抵抗切替回路９４-01〜
９４-04を直列接続して構成することができる。可変抵
抗回路ＶＲ１は、抵抗切替回路９４-11〜９４-14を直列
接続して構成することができる。可変抵抗回路ＶＲ２
は、抵抗切替回路９４-21〜９４-24を直列接続して構成
することができる。可変抵抗回路ＶＲ３は、抵抗切替回
路９４-31〜９４-34を直列接続して構成することができ
る。
【０１２１】このような構成において、各抵抗切替回路
のスイッチ回路は、コマンド若しくは外部入力端子を介
して入力される可変制御信号に基づいて、オンオフ制御
される。
【０１２２】３．３．３ 第３の構成例 図１５に、第１のラダー抵抗回路７０の第３の構成例を
示す。
【０１２３】ここでは第１のラダー抵抗回路７０は、図
１３（Ａ）に示すように例えば直列接続された可変抵抗
回路ＶＲ０〜ＶＲ３を含むもののとする。
【０１２４】可変抵抗回路ＶＲ０では、第１の電源線と
分割ノードＮＤ１との間に、直列に接続されたスイッチ
回路（スイッチ素子）ＳＷＡ及び抵抗回路Ｒ01が挿入さ
れている。分割ノードＮＤ１と基準電圧Ｖ１の出力ノー
ドとの間には、スイッチ回路ＳＷ11が挿入されている。
また可変抵抗回路ＶＲ０では、第１の電源線とノードＮ
Ｄ１Ｂとの間に、直列に接続されたスイッチ回路ＳＷＢ
及び抵抗回路Ｒ02が挿入されている。ノードＮＤ１Ｂと
基準電圧Ｖ１との間には、スイッチ回路ＳＷ12が挿入さ
れている。更に可変抵抗回路ＶＲ０では、第１の電源線
とノードＮＤ１Ｃとの間に、直列に接続されたスイッチ
回路ＳＷＣ及び抵抗回路Ｒ03が挿入されている。ノード
ＮＤ１Ｃと基準電圧Ｖ１の出力ノードとの間には、スイ
ッチ回路ＳＷ13が挿入されている。
【０１２５】可変抵抗回路ＶＲ１では、分割ノードＮＤ
１と分割ノードＮＤ２との間に、抵抗回路Ｒ11が挿入さ
れている。分割ノードＮＤ２と基準電圧Ｖ２の出力ノー
ドとの間には、スイッチ回路ＳＷ21が挿入されている。
また可変抵抗回路ＶＲ１では、ノードＮＤ１Ｂとノード
ＮＤ２Ｂとの間に、抵抗回路Ｒ12が挿入されている。ノ
ードＮＤ２Ｂと基準電圧Ｖ２の出力ノードとの間には、
スイッチ回路ＳＷ22が挿入されている。更に可変抵抗回
路ＶＲ１では、ノードＮＤ１ＣとノードＮＤ２Ｃとの間
に、抵抗回路Ｒ13が挿入されている。ノードＮＤ２Ｃと
基準電圧Ｖ２の出力ノードとの間には、スイッチ回路Ｓ
Ｗ23が挿入されている。
【０１２６】可変抵抗回路ＶＲ２では、分割ノードＮＤ
２と分割ノードＮＤ３との間に、抵抗回路Ｒ21が挿入さ
れている。分割ノードＮＤ３と基準電圧Ｖ３の出力ノー
ドとの間には、スイッチ回路ＳＷ31が挿入されている。
また可変抵抗回路ＶＲ２では、ノードＮＤ２Ｂとノード
ＮＤ３Ｂとの間に、抵抗回路Ｒ22が挿入されている。ノ
ードＮＤ３Ｂと基準電圧Ｖ３の出力ノードとの間には、
スイッチ回路ＳＷ32が挿入されている。更に可変抵抗回
路ＶＲ２では、ノードＮＤ２ＣとノードＮＤ３Ｃとの間
に、抵抗回路Ｒ23が挿入されている。ノードＮＤ３Ｃと
基準電圧Ｖ３の出力ノードとの間には、スイッチ回路Ｓ
Ｗ33が挿入されている。
【０１２７】可変抵抗回路ＶＲ３では、分割ノードＮＤ
３と基準電圧Ｖ４の出力ノードとの間に、抵抗回路Ｒ31
が挿入されている。また可変抵抗回路ＶＲ３では、ノー
ドＮＤ３Ｂと基準電圧Ｖ４の出力ノードとの間に、抵抗
回路Ｒ32が挿入されている。更に可変抵抗回路ＶＲ３で
は、ノードＮＤ３Ｃと基準電圧Ｖ４の出力ノードとの間
に、抵抗回路Ｒ33が挿入されている。
【０１２８】このような構成において、スイッチ回路Ｓ
ＷＡ、ＳＷＢ、ＳＷＣ、ＳＷ11〜ＳＷ13、ＳＷ21〜ＳＷ
23、ＳＷ31〜ＳＷ33は、コマンド若しくは外部入力端子
を介して入力される可変制御信号に基づいて、オンオフ
制御される。
【０１２９】例えば、スイッチ回路ＳＷＢ、ＳＷＣ、Ｓ
Ｗ13、ＳＷ22がオン、スイッチ回路ＳＷＡ、ＳＷ11、Ｓ
Ｗ12、ＳＷ21、ＳＷ23がオフの場合、基準電圧Ｖ１とし
て電源電圧Ｖ０が抵抗回路Ｒ03により電圧降下した電圧
が出力され、基準電圧Ｖ２として電源電圧Ｖ０から抵抗
回路Ｒ03と抵抗回路Ｒ12とにより電圧降下した電圧が出
力される。
【０１３０】このように、ラダー抵抗の可変抵抗回路の
設定可能な抵抗値をより多様化することができるので、
多くの表示パネルに最適化できる基準電圧発生回路を含
む信号ドライバＩＣを提供することができるようにな
る。
【０１３１】３．３．４ 第４の構成例 図１６に、第１のラダー抵抗回路７０の第４の構成例を
示す。
【０１３２】ここでは第１のラダー抵抗回路７０は、図
１３（Ａ）に示すように例えば直列接続された可変抵抗
回路ＶＲ０〜ＶＲ３を含むもののとする。
【０１３３】可変抵抗回路ＶＲ０では、第１の電源線と
分割ノードＮＤ１との間に、抵抗回路Ｒ０が挿入されて
いる。また可変抵抗回路ＶＲ０では、分割ノードＮＤ１
と基準電圧Ｖ１の出力ノードとの間にボルテージフォロ
ワ回路９６-1が挿入されている。ボルテージフォロワ回
路９６-1は、図４に示したボルテージフォロワ回路と同
様の構成をなしており、ボルテージフォロワ回路９６-1
に含まれる各スイッチ回路は制御信号ｃｎｔ０、ｃｎｔ
１によりオンオフ制御される。
【０１３４】可変抵抗回路ＶＲ１では、分割ノードＮＤ
１と分割ノードＮＤ２との間に、抵抗回路Ｒ１が挿入さ
れている。また可変抵抗回路ＶＲ１では、分割ノードＮ
Ｄ２と基準電圧Ｖ２の出力ノードとの間にボルテージフ
ォロワ回路９６-2が挿入されている。ボルテージフォロ
ワ回路９６-2は、図４に示したボルテージフォロワ回路
と同様の構成をなしており、ボルテージフォロワ回路９
６-2に含まれる各スイッチ回路は制御信号ｃｎｔ０、ｃ
ｎｔ１によりオンオフ制御される。
【０１３５】可変抵抗回路ＶＲ２では、分割ノードＮＤ
２と分割ノードＮＤ３との間に、抵抗回路Ｒ２が挿入さ
れている。また可変抵抗回路ＶＲ２では、分割ノードＮ
Ｄ３と基準電圧Ｖ３の出力ノードとの間にボルテージフ
ォロワ回路９６-3が挿入されている。ボルテージフォロ
ワ回路９６-3は、図４に示したボルテージフォロワ回路
と同様の構成をなしており、ボルテージフォロワ回路９
６-3に含まれる各スイッチ回路は制御信号ｃｎｔ０、ｃ
ｎｔ１によりオンオフ制御される。
【０１３６】可変抵抗回路ＶＲ３では、分割ノードＮＤ
３と基準電圧Ｖ４の出力ノードとの間に、抵抗回路Ｒ３
が挿入されている。また可変抵抗回路ＶＲ３では、ボル
テージフォロワ回路９６-3のボルテージフォロワ接続さ
れた演算増幅器の出力端子と基準電圧Ｖ４の出力ノード
との間にオフセット付き演算増幅回路９８が挿入されて
いる。演算増幅回路９８は、制御信号ｃｎｔ１により動
作制御される（動作電流の制御が行われる）。
【０１３７】すなわち、第１〜第Ｒ（Ｒは２以上の整
数）の基準電圧のうち第ｉ（１≦ｉ≦Ｒ、ｉは整数）の
基準電圧（例えば基準電圧Ｖ３）を生成するための第ｉ
の分割ノード（例えば分割ノードＮＤ３）と第（ｉ−
１）の基準電圧を生成するための第（ｉ−１）の分割ノ
ード（例えば分割ノードＮＤ２）との間に、抵抗素子
（例えば抵抗回路Ｒ２）が挿入される。更に、第ｉの分
割ノードにその入力端子が接続されたボルテージフォロ
ワ接続の第１の演算増幅器（例えば、ボルテージフォロ
ワ回路９６-3の演算増幅器）と、第ｉの基準電圧の出力
ノードと第１の演算増幅器の出力との間に挿入された第
１のスイッチ回路（例えば、ボルテージフォロワ回路９
６-3の第１のスイッチ素子）と、第ｉの基準電圧の出力
ノードと第ｉの分割ノードとの間に挿入された第２のス
イッチ回路（例えば、ボルテージフォロワ回路９６-3の
第１のスイッチ素子）とを設ける。
【０１３８】そして、第（ｉ＋１）の分割ノードと第
（ｉ＋２）の分割ノードとの間に挿入される抵抗回路の
抵抗値が固定の場合、第１の演算増幅器（例えば、ボル
テージフォロワ回路９６-3の演算増幅器）の出力と第
（ｉ＋１）の基準電圧の出力ノードとの間に第２の演算
増幅回路（例えば、演算増幅回路９８）が挿入される。
【０１３９】図１７に、図１６に示した第１のラダー抵
抗回路７０の制御タイミングの一例を示す。
【０１４０】例えば抵抗回路ＶＲ０において、ラッチパ
ルス信号ＬＰにより規定される選択期間（駆動期間）ｔ
の前半期間（駆動期間の初めの所与の期間）ｔ１と後半
期間ｔ２で、制御信号ｃｎｔ０、ｃｎｔ１の論理レベル
が変化する。すなわち、前半期間ｔ１で制御信号ｃｎｔ
０の論理レベルが「Ｌ」、制御信号ｃｎｔ１の論理レベ
ルが「Ｈ」になると、ボルテージフォロワ接続された演
算増幅器が基準電圧Ｖ１の出力ノードを駆動する。また
後半期間ｔ２で、制御信号ｃｎｔ０の論理レベルが
「Ｈ」、制御信号ｃｎｔ１の論理レベルが「Ｌ」になる
と、分割ノードＮＤ１と基準電圧Ｖ４の出力ノードとが
短絡される。したがって、選択期間ｔにおいて、前半期
間ｔ１ではボルテージフォロワ接続された演算増幅器に
よりインピーダンス変換されて基準電圧Ｖ１の出力ノー
ドが駆動され、後半期間ｔ２では抵抗回路Ｒ０を介して
基準電圧Ｖ１の出力ノードの電圧が決まる。
【０１４１】すなわち、図１７に示すように、液晶容量
や配線容量等の充電に必要な前半期間ｔ１では、高い駆
動能力を有するボルテージフォロワ接続された演算増幅
器により高速に駆動電圧を立ち上げ、高い駆動能力が不
要な後半期間ｔ２では、抵抗回路Ｒ０により駆動電圧を
出力することができる。したがって、ボルテージフォロ
ワ回路によりインピーダンス変換を行うことができるの
で、第１〜第３の構成例と同様の効果を得ることができ
る。
【０１４２】なおボルテージフォロワ回路９６-1〜９６
-3の演算増幅器については、動作時には動作電流が定常
的に流れるため、選択期間ｔの後半期間ｔ２において、
当該動作電流を制限又は停止させることが望ましい。
【０１４３】更に可変抵抗回路ＶＲ３では、選択期間ｔ
の前半期間ｔ１において、演算増幅回路９８が基準電圧
Ｖ３にオフセットを付加した電圧を、基準電圧Ｖ４とし
て出力する。
【０１４４】同様に、演算増幅回路９８についても、選
択期間ｔの後半期間ｔ２において、当該動作電流を制限
又は停止させることが望ましい。
【０１４５】図１８に、演算増幅回路９８の詳細な構成
例を示す。
【０１４６】演算増幅回路９８は、差動増幅部１００
と、出力部１０２とを含む。
【０１４７】差動増幅部１００は、第１及び第２の差動
増幅部１０４、１０６を含む。
【０１４８】第１の差動増幅部１０４は、ゲート電極に
基準信号ＶＲＥＦＮが印加されるｎ型ＭＯＳトランジス
タＴｒｎ１（以下、ｎ型ＭＯＳトランジスタＴｒｎｘ
（ｘは任意の整数）を単にＴｒｎｘと略す。）のドレイ
ン・ソース間に流れる電流を電流源とし、該電流源はＴ
ｒｎ２〜Ｔｒｎ４のソース端子に接続される。Ｔｒｎ
２、Ｔｒｎ３のゲート電極には、演算増幅回路９８の出
力信号ＯＵＴが印加されている。Ｔｒｎ４のゲート電極
には入力信号ＩＮが印加されている。
【０１４９】Ｔｒｎ２〜Ｔｒｎ４のドレイン端子は、カ
レントミラー構造のｐ型ＭＯＳトランジスタＴｒｐ１
（以下、ｐ型ＭＯＳトランジスタＴｒｐｙ（ｙは任意の
整数）を単にＴｒｐｙと略す。）、Ｔｒｐ２のドレイン
端子に接続される。なおＴｒｐ１、Ｔｒｐ２のゲート電
極は、Ｔｒｎ２、Ｔｒｎ３のドレイン端子に接続され
る。
【０１５０】Ｔｒｐ２のドレイン端子から差動出力信号
ＳＯ１が出力される。
【０１５１】第２の差動増幅部１０６は、ゲート電極に
基準信号ＶＲＥＦＰが印加されるＴＴｒｐ３のドレイン
・ソース間に流れる電流を電流源とし、該電流源はＴｒ
ｐ４〜Ｔｒｐ６のソース端子に接続される。Ｔｒｐ４、
Ｔｒｐ５のゲート電極には、演算増幅回路９８の出力信
号ＯＵＴが印加されている。Ｔｒｐ６のゲート電極には
入力信号ＩＮが印加されている。
【０１５２】Ｔｒｐ４〜Ｔｒｐ６のドレイン端子は、カ
レントミラー構造のＴｒｎ５、Ｔｒｎ６のドレイン端子
に接続される。なおＴｒｎ５、Ｔｒｎ６のゲート電極
は、Ｔｒｐ４、Ｔｒｐ５のドレイン端子に接続される。
【０１５３】Ｔｒｎ６のドレイン端子から差動出力信号
ＳＯ２が出力される。
【０１５４】出力部１０２は、電源電圧ＶＤＤと接地電
源電圧ＶＳＳとの間に直列接続されたＴｒｐ７とＴｒｎ
７とを含む。Ｔｒｐ７のゲート電極には、差動出力信号
ＳＯ１が印加されている。Ｔｒｎ７のゲート電極には、
差動出力信号ＳＯ２が印加されている。Ｔｒｐ７及びＴ
ｒｎ７のドレイン端子から、出力信号ＯＵＴが出力され
る。
【０１５５】またＴｒｐ７のゲート電極は、Ｔｒｐ８の
ドレイン端子が接続される。Ｔｒｐ８のソース端子は電
源電圧ＶＤＤに接続され、ゲート電極にはイネーブル信
号ＥＮＢが印加される。Ｔｒｎ７のゲート電極は、Ｔｒ
ｎ８のドレイン端子が接続される。Ｔｒｎ８のソース端
子は接地電源電圧ＶＳＳに接続され、ゲート電極には反
転イネーブル信号ＸＥＮＢが印加される。
【０１５６】このような構成の演算増幅回路９８は、図
１９に示すように基準信号ＶＲＥＦＮ、ＶＲＥＦＰ、イ
ネーブル信号ＥＮＢ、反転イネーブル信号ＸＥＮＢが動
作して、入力信号ＩＮの電圧にオフセットを付加した出
力信号ＯＵＴを出力する。基準信号ＶＲＥＦＮとイネー
ブル信号ＥＮＢとして、図１６及び図１７に示した制御
信号ｃｎｔ１を用いることができる。基準信号ＶＲＥＦ
Ｐと反転イネーブル信号ＥＮＢとして、制御信号ｃｎｔ
１を反転した信号を用いることができる。
【０１５７】第１の差動増幅部１０４において、基準信
号ＶＲＥＦＮの論理レベルが「Ｈ」になりＴｒｎ１が電
流源として動作を開始すると、出力信号ＯＵＴと入力信
号ＩＮとに基づき、差動対を構成するＴｒｎ２、Ｔｒｎ
３とＴｒｎ４との駆動能力の差に対応した電圧が差動出
力信号ＳＯ１として出力される。このときＴｒｐ８は遮
断されるため、差動出力信号ＳＯ１がそのままＴｒｐ７
のゲート電極に印加される。また、第２の差動増幅部１
０６においても、同様にして差動出力信号ＳＯ２がＴｒ
ｎ７のゲート電極に印加される。その結果、出力部１０
２は、入力信号ＩＮに、上述の差動対を構成する駆動能
力に対応したオフセットが付加された出力信号ＯＵＴを
出力することができる。
【０１５８】第１の差動増幅部１０４において、基準信
号ＶＲＥＦＮの論理レベルが「Ｌ」になりＴｒｎ１が遮
断されると、増幅動作ができなくなり、Ｔｒｐ８を介し
てＴｒｐ７のゲート電極に電源電圧ＶＤＤが印加され
る。同様に、第２の差動増幅部１０６においても、Ｔｒ
ｎ８を介してＴｒｎ７のゲート電極に接地電源電圧ＶＳ
Ｓが印加される。その結果、出力部１０２は、その出力
をハイインピーダンス状態とする。なお基準信号ＶＲＥ
ＦＮ、ＶＲＥＦＰにより、電流源に流れる電流を制限又
は停止することができるので、動作が不要な期間では動
作電流が流れないように制御することができる。
【０１５９】このようにすることで、演算増幅回路９８
は、オフセットを高精度に付加することができる。した
がって、第４の構成例においては、ボルテージフォロワ
回路によるインピーダンス変換を用いて、可変抵抗回路
の抵抗値を可変制御することができ、表示パネルの種類
に関わらず汎用的な基準電圧発生回路を構成することが
できる。
【０１６０】第４の構成例では、可変抵抗回路ＶＲ０〜
ＶＲ３を制御信号ｃｎｔ０、ｃｎｔ１で可変制御するも
のとして説明したが、これに限定されるものではない。
可変抵抗回路ＶＲ０〜ＶＲ３を、別個の制御信号で可変
制御するようにしてもよい。
【０１６１】４． その他 以上においては、ＴＦＴを用いた液晶パネルを備える液
晶装置を例に説明したが、これに限定されるものではな
い。基準電圧発生回路４８で生成した基準電圧を、所与
の電流変換回路で電流に変えて、電流駆動型の素子に供
給するようにしてもよい。このようにすれば、例えば信
号電極及び走査電極により特定される画素に対応して設
けられた有機ＥＬ素子を含む有機ＥＬパネルを表示駆動
する信号ドライバＩＣにも適用することができる。
【０１６２】図２０に、このような信号ドライバＩＣに
より駆動される有機ＥＬパネルにおける２トランジスタ
方式の画素回路の一例を示す。
【０１６３】有機ＥＬパネルは、信号電極Ｓmと走査電
極Ｇnとの交差点に、駆動ＴＦＴ８００nmと、スイッチ
ＴＦＴ８１０nmと、保持キャパシタ８２０nmと、有機Ｌ
ＥＤ８３０nmとを有する。駆動ＴＦＴ８００nmは、ｐ型
トランジスタにより構成される。
【０１６４】駆動ＴＦＴ８００nmと有機ＬＥＤ８３０nm
とは、電源線に直列に接続される。
【０１６５】スイッチＴＦＴ８１０nmは、駆動ＴＦＴ８
００nmのゲート電極と、信号電極Ｓ mとの間に挿入され
る。スイッチＴＦＴ８１０nmのゲート電極は、走査電極
Ｇnに接続される。
【０１６６】保持キャパシタ８２０nmは、駆動ＴＦＴ８
００nmのゲート電極と、キャパシタラインとの間に挿入
される。
【０１６７】このような有機ＥＬ素子において、走査電
極Ｇnが駆動されスイッチＴＦＴ８１０nmがオンになる
と、信号電極Ｓmの電圧が保持キャパシタ８２０nmに書
き込まれるとともに、駆動ＴＦＴ８００nmのゲート電極
に印加される。駆動ＴＦＴ８００nmのゲート電圧Ｖｇｓ
は、信号電極Ｓmの電圧によって決まり、駆動ＴＦＴ８
００nmに流れる電流が定まる。駆動ＴＦＴ８００nmと有
機ＬＥＤ８３０nmとは直列接続されているため、駆動Ｔ
ＦＴ８００nmに流れる電流がそのまま有機ＬＥＤ８３０
nmに流れる電流となる。
【０１６８】したがって、保持キャパシタ８２０nmによ
り信号電極Ｓmの電圧に応じたゲート電圧Ｖｇｓを保持
することによって、例えば１フレーム期間中において、
ゲート電圧Ｖｇｓに対応した電流を有機ＬＥＤ８３０nm
に流すことで、当該フレームにおいて光り続ける画素を
実現することができる。
【０１６９】図２１（Ａ）に、信号ドライバＩＣを用い
て駆動される有機ＥＬパネルにおける４トランジスタ方
式の画素回路の一例を示す。図２１（Ｂ）に、この画素
回路の表示制御タイミングの一例を示す。
【０１７０】この場合も、有機ＥＬパネルは、駆動ＴＦ
Ｔ９００nmと、スイッチＴＦＴ９１０nmと、保持キャパ
シタ９２０nmと、有機ＬＥＤ９３０nmとを有する。
【０１７１】図２０に示した２トランジスタ方式の画素
回路と異なる点は、定電圧の代わりにスイッチ素子とし
てのｐ型ＴＦＴ９４０nmを介して定電流源９５０nmから
の定電流Ｉｄａｔａを画素に供給するようにした点と、
電源線にスイッチ素子としてのｐ型ＴＦＴ９６０nmを介
して保持キャパシタ９２０nm及び駆動ＴＦＴ９００nmと
接続するようにした点である。
【０１７２】このような有機ＥＬ素子において、まずゲ
ート電圧Ｖｇｐによりｐ型ＴＦＴ９６０をオフにして電
源線を遮断し、ゲート電圧Ｖｓｅｌによりｐ型ＴＦＴ９
４０ nmとスイッチＴＦＴ９１０nmをオンにして、定電流
源９５０nmからの定電流Ｉｄａｔａを駆動ＴＦＴ９００
nmに流す。
【０１７３】駆動ＴＦＴ９００nmに流れる電流が安定す
るまでの間に、保持キャパシタ９２０nmには定電流Ｉｄ
ａｔａに応じた電圧が保持される。
【０１７４】続いて、ゲート電圧Ｖｓｅｌによりｐ型Ｔ
ＦＴ９４０nmとスイッチＴＦＴ９１０nmをオフにし、更
にゲート電圧Ｖｇｐによりｐ型ＴＦＴ９６０nmをオンに
し、電源線と駆動ＴＦＴ９００nm及び有機ＬＥＤ９３０
nmを電気的に接続する。このとき、保持キャパシタ９２
０nmに保持された電圧により、定電流Ｉｄａｔａとほぼ
同等か、又はこれに応じた大きさの電流が有機ＬＥＤ９
３０nmに供給される。
【０１７５】このような有機ＥＬ素子では、例えば、走
査電極をゲート電圧Ｖｓｅｌが印加される電極、信号電
極をデータ線として構成することができる。
【０１７６】有機ＬＥＤは、透明アノード（ＩＴＯ）の
上部に発光層を設け、更にその上部にメタルカソードを
設けるようにしても良いし、メタルアノードの上部に、
発光層、光透過性カソード、透明シールを設けるように
しても良く、その素子構造に限定されるものではない。
【０１７７】以上説明したような有機ＥＬ素子を含む有
機ＥＬパネルを表示駆動する信号ドライバＩＣを上述し
たように構成することによって、有機ＥＬパネルについ
て汎用的に用いられる信号ドライバＩＣを提供すること
ができる。
【０１７８】なお、本発明は上述した実施の形態に限定
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。例えば、プラズマディスプレイ装
置にも適用可能である。
【図面の簡単な説明】
【図１】本実施形態における基準電圧発生回路を含む表
示駆動回路が適用された表示装置の構成の概要を示す構
成図である。
【図２】基準電圧発生回路を含む表示駆動回路が適用さ
れた信号ドライバＩＣの機能ブロック図である。
【図３】ガンマ補正の原理を説明するための説明図であ
る。
【図４】ボルテージフォロワ回路の構成の概要を示すブ
ロック図である。
【図５】ボルテージフォロワ回路の動作タイミングの一
例を示すタイミングチャートである。
【図６】本実施形態における基準電圧発生回路の構成の
概要を示す回路構成図である。
【図７】階調特性について説明するための説明図であ
る。
【図８】第１及び第２の液晶パネルにおいて、階調値に
応じて最適化された基準電圧を示す説明図である。
【図９】階調値と第１及び第２の液晶パネルの抵抗値比
との関係を示す説明図である。
【図１０】両端４階調ずつ削除した場合の階調値と第１
及び第２の液晶パネルの抵抗値比との関係を示す説明図
である。
【図１１】両端４階調ずつ削除した場合の階調値に応じ
て最適化された基準電圧を示す説明図である。
【図１２】本実施形態における基準電圧発生回路を適用
した場合の具体的な回路構成例を示す図である。
【図１３】図１３（Ａ）、（Ｂ）、（Ｃ）は、第１の構
成例における第１のラダー抵抗回路の回路構成図であ
る。
【図１４】第２の構成例における第１のラダー抵抗回路
の回路構成図である。
【図１５】第３の構成例における第１のラダー抵抗回路
の回路構成図である。
【図１６】第４の構成例における第１のラダー抵抗回路
の回路構成図である。
【図１７】第４の構成例における第１のラダー抵抗回路
の動作タイミングを示すタイミング図である。
【図１８】演算増幅回路の具体的な回路構成例を示す回
路図である。
【図１９】演算増幅回路の動作制御タイミングを示すタ
イミング図である。
【図２０】有機ＥＬパネルにおける２トランジスタ方式
の画素回路の一例を示す構成図である。
【図２１】図２１（Ａ）は、有機ＥＬパネルにおける４
トランジスタ方式の画素回路の一例を示す回路構成図で
ある。図２１（Ｂ）は、画素回路の表示制御タイミング
の一例を示すタイミング図である。
【符号の説明】
１０ 表示装置（液晶装置） ２０ 表示パネル（液晶パネル） ２２nm ＴＦＴ ２４nm 液晶容量 ２６nm 画素電極 ２８nm 対向電極 ３０ 信号ドライバＩＣ（表示駆動回路） ３２ 走査ドライバＩＣ ３４ 電源回路 ３６ コモン電極駆動回路 ３８ 信号制御回路 ４０ 入力ラッチ回路 ４２ シフトレジスタ ４４ ラインラッチ回路 ４６ ラッチ回路 ４８ 基準電圧発生回路（ガンマ補正回路） ５０、５０-1、５０-2、・・・、５０-M ＤＡＣ（電圧
選択回路） ５２、５２-1、５２-2、・・・、５２-M、９６-1〜９６
-3 ボルテージフォロワ回路 ６０ 演算増幅器 ６２ コントロール信号発生回路 ７０ 第１のラダー抵抗回路 ７２ 第２のラダー抵抗回路 ７４ 第３のラダー抵抗回路 ９０、９０-01〜９０-04、９０-11〜９０-14、９０-21
〜９０-24、９０-31〜９０-34、９４-01〜９４-04、９
４-11〜９４-14、９４-21〜９４-24、９４-31〜９４-3
4、 抵抗切替回路 ９２-0〜９２-3 抵抗回路 ９８ 演算増幅回路 １００ 差動増幅部 １０２ 出力部 １０４ 第１の差動増幅部 １０６ 第２の差動増幅部 ＶＲ０〜ＶＲ３ 可変抵抗回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NC01 NC22 NC26 NC34 ND50 5C006 AF46 AF83 BB16 BF25 BF43 FA43 FA51 5C080 AA06 AA10 BB05 DD22 EE29 FF11 JJ02 JJ03 JJ04 JJ05 5H420 NA31 NA35 NB02 NB37 NC03

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 階調データに基づいてガンマ補正された
    階調値を生成するための多値の基準電圧を発生する基準
    電圧発生回路であって、 その両端の間の抵抗値が可変の可変抵抗回路を少なくと
    も１つ含み、多値の電圧を出力する第１のラダー抵抗回
    路と、 抵抗値が固定の複数の抵抗回路が直列接続され、複数の
    電圧を出力する第２のラダー抵抗回路と、 その両端の間の抵抗値が可変の可変抵抗回路を少なくと
    も１つ含み、多値の電圧を出力する第３のラダー抵抗回
    路と、 を含み、 前記第１〜第３のラダー抵抗回路は、 第１及び第２の電源電圧が供給される第１及び第２の電
    源線の間に直列に接続され、 前記第１及び第３のラダー抵抗回路に含まれる可変抵抗
    回路は、 所与のコマンド設定又は所与の可変制御信号に基づい
    て、抵抗値が可変制御されることを特徴とする基準電圧
    発生回路。
  2. 【請求項２】 請求項１において、 前記第１又は第３のラダー抵抗回路に含まれる可変抵抗
    回路は、 スイッチ素子と抵抗素子とが直列接続された抵抗切替回
    路が並列接続されていることを特徴とする基準電圧発生
    回路。
  3. 【請求項３】 請求項２において、 前記第１又は第３のラダー抵抗回路に含まれる可変抵抗
    回路は、 前記抵抗切替回路と並列に接続された抵抗素子を含むこ
    とを特徴とする基準電圧発生回路。
  4. 【請求項４】 請求項１において、 前記第１又は第３のラダー抵抗回路に含まれる可変抵抗
    回路は、 抵抗素子と該抵抗素子と並列に接続されたスイッチ素子
    とを含む抵抗切替回路が直列接続されていることを特徴
    とする基準電圧発生回路。
  5. 【請求項５】 請求項２乃至４のいずれかにおいて、 前記第１又は第３のラダー抵抗回路は、 前記可変抵抗回路を少なくとも２つ有し、直列接続され
    ていることを特徴とする基準電圧発生回路。
  6. 【請求項６】 請求項１において、 前記第１又は第３のラダー抵抗回路に含まれる可変抵抗
    回路は、 第１〜第Ｒ（Ｒは２以上の整数）の基準電圧のうち第ｉ
    （１≦ｉ≦Ｒ、ｉは整数）の基準電圧を生成するための
    第ｉ（ｉは正の整数）の分割ノードと第（ｉ−１）の基
    準電圧を出力するための第（ｉ−１）の分割ノードとの
    間に挿入された抵抗素子と、 前記第ｉの分割ノードにその入力が接続されたボルテー
    ジフォロワ接続の第１の演算増幅回路と、 第ｉの基準電圧の出力ノードと前記第１の演算増幅回路
    の出力との間に挿入された第１のスイッチ素子と、 前記第ｉの基準電圧の出力ノードと前記第ｉの分割ノー
    ドとの間に挿入された第２のスイッチ素子とを含み、 前記第１及び第２のスイッチ素子は、 所与の駆動期間の前半期間において、前記第１のスイッ
    チ素子がオン状態、前記第２のスイッチ素子がオフ状態
    に制御され、 前記駆動期間の後半期間において、前記第１のスイッチ
    素子がオフ状態、前記第２のスイッチ素子がオン状態に
    制御され、 前記第１の演算増幅回路は、 前記後半期間において、その動作電流が制限又は停止さ
    れることを特徴とする基準電圧発生回路。
  7. 【請求項７】 請求項６において、 前記第１の演算増幅回路の出力と第（ｉ＋１）の基準電
    圧の出力ノードとの間に挿入された第２の演算増幅回路
    を含み、 前記第２の演算増幅回路は、 前記前半期間において、第ｉの基準電圧に所与のオフセ
    ット電圧を付加した電圧を出力し、 前記後半期間において、その動作電流が制限又は停止さ
    れることを特徴とする基準電圧発生回路。
  8. 【請求項８】 請求項１乃至７のいずれかにおいて、 前記第１〜第３のラダー抵抗回路を構成する第１〜第Ｐ
    （Ｐは正の整数）の抵抗回路のうち、第１の表示パネル
    を駆動する場合の第Ｌ（１≦Ｌ≦Ｐ、Ｌは整数）の抵抗
    回路の抵抗値を第１の抵抗値、第２の表示パネルを駆動
    する場合の第Ｌの抵抗回路の抵抗値を第２の抵抗値とし
    た場合、 前記第２のラダー抵抗回路は、 前記第２の抵抗値に対する前記第１の抵抗値の比が２以
    下となる抵抗回路により構成されていることを特徴とす
    る基準電圧発生回路。
  9. 【請求項９】 請求項１乃至８のいずれか記載の基準電
    圧発生回路と、 前記基準電圧発生回路によって発生された多値の基準電
    圧から、階調データに基づいて電圧を選択する電圧選択
    回路と、 前記電圧選択回路によって選択された電圧を用いて信号
    電極を駆動する信号電極駆動回路と、 を含むことを特徴とする表示駆動回路。
  10. 【請求項１０】 請求項９において、 前記可変制御信号が入力される外部入力端子を含むこと
    を特徴とする表示駆動回路。
  11. 【請求項１１】 複数の信号電極と、 前記複数の信号電極と交差する複数の走査電極と、 前記複数の信号電極と前記複数の走査電極とにより特定
    される画素と、 前記複数の信号電極を駆動する請求項９又は１０に記載
    の表示駆動回路と、 前記複数の走査電極を駆動する走査電極駆動回路と、 を含むことを特徴とする表示装置。
  12. 【請求項１２】 複数の信号電極と、 前記複数の信号電極と交差する複数の走査電極と、 前記複数の信号電極と前記複数の走査電極とにより特定
    される画素と、 を含む表示パネルと、 前記複数の信号電極を駆動する請求項９又は１０に記載
    の表示駆動回路と、 前記複数の走査電極を駆動する走査電極駆動回路と、 を含むことを特徴とする表示装置。
  13. 【請求項１３】 階調データに基づいてガンマ補正され
    た階調値を生成するための多値の基準電圧を発生する基
    準電圧発生方法であって、 第１及び第２の電源電圧が供給される第１及び第２の電
    源線との間に直列接続された第１〜第３のラダー抵抗回
    路のうち、第２のラダー抵抗回路の抵抗値を固定した状
    態で、前記第１及び第３のラダー抵抗回路に含まれる抵
    抗回路の抵抗値を所与のコマンド又は可変制御信号に基
    づいて可変制御することを特徴とする基準電圧発生方
    法。
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