以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
1.D/A変換回路
図1に本実施形態のD/A変換回路52の構成例を示す。このD/A変換回路52は第1のD/A変換器DACAと第2のD/A変換器DACBを含む。
ここで、第1のD/A変換器DACA(奇数DAC)は、複数の階調電圧V1、V3、V5、V7・・・Vm-1(広義には複数の入力電圧)の中から階調データ(広義には入力
データ)に対応する階調電圧(電圧)を選択することで、第1の階調電圧VG1(第1の電圧)を出力する。
一方、第2のD/A変換器DACB(偶数DAC)は、複数の階調電圧V0、V2、V4、V6、V8・・・Vm(複数の入力電圧)の中から階調データ(入力データ)に対応する階調電圧(電圧)を選択することで、第2の階調電圧VG2(広義には第2の電圧)を出力する。なお第1、第2の階調電圧VG1、VG2は、その電圧差が階調データ(入力データ)の例えば少なくとも1LSB分の電圧になっている。
DACAは、前段のセレクタブロックが有するセレクタの出力が後段のセレクタブロックが有するセレクタに入力される複数段のセレクタブロックBL1A、BL2A、BL3Aを含む。DACBは、前段のセレクタブロックが有するセレクタの出力が後段のセレクタブロックが有するセレクタに入力される複数段のセレクタブロックBL1B、BL2B、BL3Bを含む。なおセレクタブロックの段数は図1のような3段には限定されず、2段や4段以上であってもよい。
図2に第1、第2のD/A変換器DACA、DACBの詳細な構成例を示す。これらのDACA、DACBの各々は、いわゆるトーナメント方式で複数の階調電圧から1つの階調電圧を選択して、第1、第2の階調電圧VG1、VG2として出力する。
図2に示すようにDACAの1段目のセレクタブロックBL1Aは、複数の2入力セレクタS10A〜S13A(2to1セレクタ)を含む。一方、DACBの1段目のセレクタブロックBL1Bは、複数の3入力セレクタS10B〜S13B(3to1セレクタ)を含む。これらのセレクタが含むスイッチ素子は、例えばP型トランジスタとN型トランジスタからなるトランスファーゲートにより構成できる。
DACAの複数の2入力セレクタのうちの2入力セレクタS10A(第iの2入力セレクタ。i=0)は、階調データ(入力データ)に基づいて、V1(第4i+1の入力電圧)とV3(第4i+3)の階調電圧(入力電圧)のいずれかを選択して、後段のセレクタブロックBL2Aの4入力セレクタS20Aに出力する。
また2入力セレクタS11A(第iの2入力セレクタ。i=1)は、階調データに基づいてV5とV7の階調電圧(第4i+1、第4i+3の入力電圧)のいずれかを選択して、後段の4入力セレクタS20Aに出力する。2入力セレクタS12A、S13Aについても同様である。
そして4入力セレクタS20Aは、2入力セレクタS10A、S11A、S12A、S13Aのいずれかの出力電圧を選択して、第1の階調電圧VG1として出力する。
DACBの複数の3入力セレクタのうちの3入力セレクタS10B(第iの3入力セレクタ。i=0)は、階調データ(入力データ)に基づいて、V0とV2とV4の階調電圧(第4i、第4i+2、第4i+4の入力電圧)のいずれかを選択して、後段のセレクタブロックBL2Bの4入力セレクタS20Bに出力する。
また3入力セレクタS11B(第iの3入力セレクタ。i=1)は、階調データに基づいて、V4とV6とV8の階調電圧(第4i、第4i+2、第4i+4の入力電圧)のいずれかを選択して、後段の4入力セレクタS20Bに出力する。3入力セレクタS12B、S13Bについても同様である。
そして4入力セレクタS20Bは、3入力セレクタS10B、S11B、S12B、S13Bのいずれかの出力電圧を選択して、第2の階調電圧VG2として出力する。
なお図2に示すようにDACBでは、階調電圧V4は3入力セレクタS10B、S11Bに共通に入力される。また階調電圧V8は3入力セレクタS11B、S12Bに共通に入力され、階調電圧V12は3入力セレクタS12B、S13Bに共通に入力される。
DACAの2入力セレクタS10A〜S13Aは、DACA専用のセレクタ制御信号EN1Aに基づき制御される。
具体的には、セレクタ制御信号EN1Aの電圧レベルに基づいて、2入力セレクタS10A〜S13Aが有する2つのスイッチ素子のいずれか一方のスイッチ素子がオンになり、他方のスイッチ素子がオフになる。
DACBの3入力セレクタS10B〜S13Bは、DACB専用のセレクタ制御信号EN1B[2]〜EN1B[0]に基づき制御される。
具体的には、セレクタ制御信号EN1B[2]〜EN1B[0]の電圧レベルに基づいて、3入力セレクタS10B〜S13Bが有する3つのスイッチ素子のうちのいずれか1つのスイッチ素子がオンになり、他のスイッチ素子がオフになる。
一方、DACAの2段目(2段目以降)のセレクタブロックBL2Aが含む4入力セレクタS20Aと、DACBの2段目(2段目以降)のセレクタブロックBL2Bが含む4入力セレクタS20Bは、共通のセレクタ制御信号EN2[3]〜EN2[0]に基づき制御される。
具体的には、セレクタ制御信号EN2[3]〜EN2[0]の電圧レベルに基づいて、4入力セレクタS20Aが有する4つのスイッチ素子のうちのいずれか1つのスイッチ素子がオンになり、他のスイッチ素子がオフになる。これによりDACAから第1の階調電圧VG1が出力されるようになる。
またセレクタ制御信号EN2[3]〜EN2[0]の電圧レベルに基づいて、4入力セレクタS20Bが有する4つのスイッチ素子のうちのいずれか1つのスイッチ素子がオンになり、他のスイッチ素子がオフになる。これによりDACBから第2の階調電圧VG2が出力されるようになる。
図2の構成によればDACA、DACBのセレクタのスイッチ素子の個数を減らすことができると共に、セレクタ制御信号の本数も減らすことができる。
例えば図3に比較例となるDACA、DACBの構成を示す。図3では、DACAは、16個の階調電圧V0〜V15の中から1つの階調電圧を選択できる構成になっている。DACBも、16個の階調電圧V0〜V15の中から1つの階調電圧を選択できる構成になっている。
そして、DACAの1段目のセレクタブロックBL1Aが含む4入力セレクタは、セレクタ制御信号EN1A[3]〜EN1A[0]に基づき制御され、2段目のセレクタブロックBL2Aが含む4入力セレクタは、セレクタ制御信号EN2A[3]〜EN2A[0]に基づき制御される。
同様に、DACBの1段目のセレクタブロックBL1Bが含む4入力セレクタは、セレクタ制御信号EN1B[3]〜EN1B[0]に基づき制御され、2段目のセレクタブロックBL2Bが含む4入力セレクタは、セレクタ制御信号EN2B[3]〜EN2B[0]に基づき制御される。
図2の本実施形態の構成によれば、図3の比較例に比べて、スイッチ素子の個数を40個から28個に減らすことができる。またセレクタ制御信号の本数を16本から8本に減らすことができる。従って、D/A変換回路52の回路面積を図3に比べて縮小化できる。またセレクタ制御信号の本数が減ることで、信号線の配線領域を縮小化でき、集積回路装置の小面積化を図れる。
2.第1、第2のD/A変換器の第2の構成例
図4に第1、第2のD/A変換器DACA、DACBの第2の構成例を示す。図2ではDACA、DACBに階調電圧V0〜V16が入力されているのに対して、図4では階調電圧V0〜V64が入力されており、階調数が多くなっている。また図2ではセレクタブロックの段数が2段になっているが、図4ではセレクタブロックの段数が3段になっている。更に図4では、セレクタ制御信号を生成して出力するプリデコーダPD1A、PD1B、PD2、PD3が設けられている。
図4では図2と同様に、第1のD/A変換器DACAの1段目のセレクタブロックBL1Aは複数の2入力セレクタ素子を含む。そして複数の2入力セレクタのうちの第iの2入力セレクタは、階調データ(階調データの上位ビット)に基づいて、第4i+1(iは0以上の整数)の階調電圧と第4i+3の階調電圧のいずれかを選択して、次段のセレクタブロックBL2Aの4入力セレクタに出力する。
具体的には第iの2入力セレクタは、階調データ(入力データ)の第j+1のビット(jは自然数)に基づいて、第4i+1、第4i+3の階調電圧(入力電圧)のいずれかを選択して出力する。即ち図4では、第iの2入力セレクタは、階調データD7〜D0の第3のビットD3(第j+lのビット。j=2)に基づいて、第4i+1、第4i+3の階調電圧のいずれかを選択して出力している。例えば階調電圧V1、V3が入力される2入力セレクタは、階調データのビットD3に基づいて、V1、V3のいずれかを選択して出力している。
また図4では図2と同様に、第2のD/A変換器DACBの1段目のセレクタブロックBL1Bは複数の3入力セレクタを含む。そして複数の3入力セレクタのうちの第iの3入力セレクタは、階調データ(階調データの上位ビット)に基づいて、第4i、第4i+2、第4i+4の階調電圧のいずれかを選択して、次段のセレクタブロックBL2Bの4入力セレクタに出力する。
具体的には第iの3入力セレクタは、階調データ(入力データ)の第j+1のビットと第jのビットに基づいて、第4i、第4i+2、第4i+4の階調電圧(入力電圧)のいずれかを選択して出力する。即ち図4では、第iの3入力セレクタは、階調データD7〜D0の第3のビットD3(第j+lのビット。j=2)と第2のビットD2(第jのビット)に基づいて、第4i、第4i+2、第4i+4の階調電圧のいずれかを選択して出力している。例えば階調電圧V0、V2、V4が入力される3入力セレクタは、階調データのビットD3とビットD2に基づいて、V0、V2、V4のいずれかを選択して出力している。
例えばプリデコーダPD1Aには階調データのビットD3が入力される。そしてプリデコーダPD1Aは、セレクタ制御信号EN1Aを1段目のセレクタブロックBL1Aの2入力セレクタに出力する。このセレクタ制御信号EN1Aに基づいて、2入力セレクタが有する2つのスイッチ素子のいずれか一方がオンになり、他方がオフになる。このようにすることで、ビットD3に基づいて、第4i+1の階調電圧(例えばV1やV5)と第4i+3の階調電圧(例えばV3やV7)のいずれか一方が選択されて、次段のセレクタブロックBL2Aの4入力セレクタに出力されることになる。
一方、プリデコーダPD1Bには階調データのビットD3とビットD2が入力される。そしてプリデコーダPD1Bは、セレクタ制御信号EN1B[2]〜EN1B[0]を1段目のセレクタブロックBL1Bの3入力セレクタに出力する。このセレクタ制御信号EN1B[2]〜EN1B[0]に基づいて、3入力セレクタが有する3つのスイッチ素子のいずれか1つのスイッチ素子がオンになり、他のスイッチ素子がオフになる。このようにすることで、ビットD3とビットD2に基づいて、第4iの階調電圧(例えばV0やV4)と第4i+2の階調電圧(例えばV2やV6)と第4i+4の階調電圧(例えばV4やV8)のいずれかが選択されて、次段のセレクタブロックBL2Bの4入力セレクタに出力されることになる。
一方、第1のD/A変換器DACAの2段目以降のセレクタブロックBL2A、BL3Aが含むセレクタと、第2のD/A変換器DACBの2段目以降のセレクタブロックBL2B、BL3Bが含むセレクタは、共通のセレクタ制御信号により制御される。
例えばプリデコーダPD2には階調データのビットD4、D5が入力される。そしてプリデコーダPD2はセレクタ制御信号EN2[3]〜EN2[0]を出力する。このセレクタ制御信号EN2[3]〜EN2[0]に基づいて、セレクタブロックBL2Aが含む4入力セレクタは、前段のセレクタブロックBL1Aの2入力セレクタからの出力電圧の選択を行う。またセレクタブロックBL2Bが含む4入力セレクタは、前段のセレクタブロックBL1Bの3入力セレクタからの出力電圧の選択を行う。
またプリデコーダPD3には階調データのビットD6、D7が入力される。そしてプリデコーダPD3はセレクタ制御信号EN3[3]〜EN3[0]を出力する。このセレクタ制御信号EN3[3]〜EN3[0]に基づいて、セレクタブロックBL3Aが含む4入力セレクタは、前段のセレクタブロックBL2Aの4入力セレクタからの出力電圧の選択を行い、第1の階調電圧VG1として出力する。またセレクタブロックBL3Bが含む4入力セレクタは、前段のセレクタブロックBL2Bの4入力セレクタからの出力電圧の選択を行い、第2の階調電圧VG2として出力する。
このように図4では、セレクタ制御信号EN2[3]〜EN2[0]やEN3[3]〜EN3[0]を、DACA、DACBの共通の制御信号として使用できる。従って、セレクタ制御信号の配線の引き回しが減り、例えば図3の比較例の手法に比べて、配線領域を大幅に削減できる。
図5は、階調データとDACA及びDACBの選択階調電圧とセレクタ制御信号の関係について示す図である。
例えば階調データの上位ビットD7〜D2が(000000)の場合には、DACAの1段目のセレクタブロックBL1Aの2入力セレクタに対するセレクタ制御信号EN1Aは「1」になり、1段目の2入力セレクタの上側のスイッチ素子(V1)がオンになる。またDACBの1段目のセレクタブロックBL1Bの3入力セレクタに対するセレクタ制御信号EN1B[2]〜[0]は(001)になり、1段目の3入力セレクタの一番上のスイッチ素子(V0)がオンになる。またDACA、DACBの2段目のセレクタブロックBL2A、BL2Bの4入力セレクタに対するセレクタ制御信号EN2[3]〜[0]は(0001)になり、2段目の4入力セレクタの一番上のスイッチ素子がオンになる。また3段目のセレクタブロックBL3A、BL3Bの4入力セレクタに対するセレクタ制御信号EN3[3]〜[0]は(0001)になり、3段目の4入力セレクタの一番上のスイッチ素子がオンになる。
従ってD7〜D2が(000000)の場合には図5に示すように、DACAは、階調電圧V1=Vを選択して、第1の階調電圧VG1として出力し、DACBは、階調電圧V0=0を選択して、第2の階調電圧VG2として出力することになる。なおここでは第1、第2の階調電圧VG1、VG2の電圧差がVになっている。
また階調データの上位ビットD7〜D2が(000001)の場合には、DACAの1段目用のセレクタ制御信号EN1Aは「1」になり、1段目の2入力セレクタの上側のスイッチ素子(V1)がオンになる。またDACBの1段目用のセレクタ制御信号EN1B[2]〜[0]は(010)になり、1段目の3入力セレクタの真ん中のスイッチ素子(V2)がオンになる。またDACA、DACBの2段目用、3段目用のセレクタ制御信号EN2[3]〜[0]、EN3[3]〜[0]は(0001)になり、2段目、3段目の4入力セレクタの一番上のスイッチ素子がオンになる。
従ってD7〜D2が(000001)の場合には図5に示すように、DACAは、階調電圧V1=Vを選択してVG1として出力し、DACBは、階調電圧V2=2Vを選択してVG2として出力することになる。
また階調データの上位ビットD7〜D2が(000010)の場合には、DACAの1段目用のセレクタ制御信号EN1Aは「0」になり、1段目の2入力セレクタの下側(V3)のスイッチ素子がオンになる。またDACBの1段目用のセレクタ制御信号EN1B[2]〜[0]は(010)になり、1段目の3入力セレクタの真ん中のスイッチ素子(V2)がオンになる。またDACA、DACBの2段目用、3段目用のセレクタ制御信号EN2[3]〜[0]、EN3[3]〜[0]は(0001)になり、2段目、3段目の4入力セレクタの一番上のスイッチ素子がオンになる。
従ってD7〜D2が(000010)の場合には図5に示すように、DACAは、階調電圧V3=3Vを選択してVG1として出力し、DACBは、階調電圧V2=2Vを選択してVG2として出力することになる。
また階調データの上位ビットD7〜D2が(000011)の場合には、DACAの1段目用のセレクタ制御信号EN1Aは「0」になり、1段目の2入力セレクタの下側のスイッチ素子(V3)がオンになる。またDACBの1段目用のセレクタ制御信号EN1B[2]〜[0]は(100)になり、1段目の3入力セレクタの一番下のスイッチ素子(V4)がオンになる。またDACA、DACBの2段目用、3段目用のセレクタ制御信号EN2[3]〜[0]、EN3[3]〜[0]は(0001)になり、2段目、3段目の4入力セレクタの一番上のスイッチ素子がオンになる。
従ってD7〜D2が(000011)の場合には図5に示すように、DACAは、階調電圧V3=3Vを選択してVG1として出力し、DACBは階調電圧V4=4Vを選択してVG2として出力することになる。
以上のように図4の構成によれば、DACA、DACBは、階調データが大きくなるにつれて単調増加(或いは単調減少)し、その電圧差がVである第1、第2の階調電圧VG1、VG2を出力することになる。
なお図5に示すように、DACAの1段目用のセレクタ制御信号EN1Aは、階調データのビットD3(第j+1のビット)が変化した場合に、変化する。従って、DACAの1段目の2入力セレクタは、ビットD3に基づいて電圧を選択すればよく、このために図4のプリデコーダPD1AはビットD3をデコードして、セレクタ制御信号EN1Aを生成している。
また図5に示すように、DACBの1段目用のセレクタ制御信号EN1B[3]〜[0]は、階調データのビットD3(第j+1のビット)又はビットD2(第jのビット)が変化した場合に、変化する。従って、DACBの1段目の3入力セレクタは、ビットD3及D2に基づいて電圧を選択すればよく、このために図4のプリデコーダPD1BはビットD3、D2をデコードして、セレクタ制御信号EN1B[3]〜[0]を生成している。
一方、図5に示すように、セレクタ制御信号EN2[3]〜[0]、EN3[3]〜[0]には、DACA、DACBの区別が無く、DACA、DACBに共通に使用できる。
なお図6に、D/A変換器回路52に供給される階調電圧を生成する階調電圧生成回路110の構成例を示す。この階調電圧生成回路110は、第1の階調生成用電源VGMHと、第2の階調生成用電源VGMLとの間に設けられたラダー抵抗回路RDLを含む。そしてラダー抵抗回路RDLの各タップ位置に、階調電圧V0〜V63を発生する。そして階調電圧V1、V3、V5・・・V61、V63を図4の第1のD/A変換器DACAに供給し、階調電圧V0、V2、V4・・・V60、V62、V64を第2のD/A変換器DACBに供給する。なおラダー抵抗回路RDLにより抵抗分割した電圧をインピーダンス変換する演算増幅器等を更に設けてもよい。
3.集積回路装置
図7に本実施形態のデータドライバを含む集積回路装置10(表示ドライバ)の回路構成例を示す。なお本実施形態の集積回路装置10は図7の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
表示パネル400(広義には電気光学装置)は、複数のデータ線(例えばソース線)と、複数の走査線(例えばゲート線)と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子(狭義には、液晶素子)の光学特性を変化させることで、表示動作を実現する。この表示パネルは、例えばTFT、TFDなどのスイッチ素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネル(有機ELパネル等)であってもよい。
メモリ20(表示データRAM)は画像データを記憶する。メモリセルアレイ22は複数のメモリセルを含み、少なくとも1フレーム(1画面)分の画像データ(表示データ)を記憶する。ローアドレスデコーダ24(MPU/LCDローアドレスデコーダ)はローアドレスについてのデコード処理を行い、メモリセルアレイ22のワード線の選択処理を行う。カラムアドレスデコーダ26(MPUカラムアドレスデコーダ)はカラムアドレスについてのデコード処理を行い、メモリセルアレイ22のビット線の選択処理を行う。ライト/リード回路28(MPUライト/リード回路)はメモリセルアレイ22への画像データのライト処理や、メモリセルアレイ22からの画像データのリード処理を行う。
ロジック回路40(ドライバ用ロジック回路)は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路40は例えばゲートアレイ(G/A)などの自動配置配線により形成できる。
制御回路42は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路110に対して、階調特性(γ特性)を調整するための階調調整データ(γ補正データ)を出力したり、電源回路90に対して、電源電圧を調整するための電源調整データを出力する。またローアドレスデコーダ24、カラムアドレスデコーダ26、ライト/リード回路28を用いたメモリへのライト/リード処理を制御する。
表示タイミング制御回路44は表示タイミングを制御するための各種の制御信号を生成し、メモリ20から表示パネル側への画像データの読み出しを制御する。ホスト(MPU)インターフェース回路46は、ホストからのアクセス毎に内部パルスを発生してメモリ20にアクセスするホストインターフェースを実現する。RGBインターフェース回路48は、ドットクロックにより動画のRGBデータをメモリ20に書き込むRGBインターフェースを実現する。なおホストインターフェース回路46、RGBインターフェース回路48のいずれか一方のみを設ける構成としてもよい。
データドライバ50は、表示パネルのデータ線を駆動するためのデータ信号を生成する回路である。具体的にはデータドライバ50は、メモリ20から画像データ(階調データ、表示データ)を受け、階調電圧生成回路110から複数(例えば256段階)の階調電圧(基準電圧)を受ける。そして、これらの複数の階調電圧の中から、画像データ(階調データ)に対応する電圧(データ電圧)を選択して、表示パネルのデータ線に出力する。
走査ドライバ70は表示パネルの走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号(イネーブル入出力信号)を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号(走査電圧)として表示パネルの各走査線に出力する。なお走査ドライバ70に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。
電源回路90は各種の電源電圧を生成する回路である。具体的には、入力電源電圧や内部電源電圧を、内蔵する昇圧回路が含む昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧する。そして昇圧により得られた電圧を、データドライバ50、走査ドライバ70、階調電圧生成回路110などに供給する。
階調電圧生成回路(γ補正回路)110は階調電圧を生成してデータドライバ50に供給する回路である。具体的には階調電圧生成回路110は、高電位側電圧と低電位側電圧の間を抵抗分割し、抵抗分割ノードに階調電圧を出力するラダー抵抗回路を含むことができる。また階調調整データが書き込まれる階調レジスタ部や、書き込まれた階調調整データに基づいて、抵抗分割ノードに出力される階調電圧を可変に設定(制御)する階調電圧設定回路などを含むことができる。
4.データドライバ
図8に本実施形態のデータドライバ(ソースドライバ)の構成例を示す。このデータドライバは液晶パネルなどの表示パネル400(電気光学装置)のデータ線を駆動するものであり、D/A変換回路52、スイッチ回路54、データ線駆動回路60を含む。
なおデータ線駆動回路60等を表示パネル400の各データ線毎に設けてもよいし、データ線駆動回路60が複数のデータ線を時分割に駆動するようにしてもよい。また1つのD/A変換回路52を複数のデータ線駆動回路60により共有する構成にしてもよい。またデータドライバ(集積回路装置)の一部又は全部を表示パネル400上に一体に形成してもよい。
D/A変換回路52(電圧生成回路)は、例えば図7のメモリ20から階調データDG(画像データ、表示データ)を受ける。そして階調データDGに対応した第1、第2の階調電圧VG1、VG2を出力する。
具体的にはD/A変換回路52は、図7の階調電圧生成回路110から階調電圧線を介して複数の階調電圧(例えばV0〜V128、V0〜V64)を受ける。そしてこれらの複数の階調電圧の中から階調データDGに対応した第1、第2の階調電圧VG1、VG2を選択して出力する。この場合に、D/A変換回路52が出力する第1、第2の階調電圧VG1、VG2は、隣り合う階調電圧になる。具体的には、階調電圧線を介してD/A変換回路52に入力される複数の階調電圧(V0〜V128、V0〜V64)において隣り合う階調電圧(例えばV0とV1、V1とV2、V2とV3)になる。
例えば図9において階調データDGはD7〜D0の8ビット(256階調)のデータになっている。またD/A変換回路52には複数の階調電圧V0〜V128が入力される。ここでは、V0〜V128には、V0>V1>V2・・・・V127>V128という単調減少の関係が成り立っている。但しV0<V1<V2・・・・V127<V128という単調増加の関係が成り立つようにしてもよい。
D/A変換回路52は、階調データがDG(D7〜D0)=(00000000)、(00000001)の場合には、VG1=V1、VG2=V0を出力し、(00000010)、(00000011)の場合には、VG1=V1、VG2=V2を出力する。またDG=(00000100)、(00000101)の場合には、VG1=V3、VG2=V2を出力し、(00000110)、(00000111)の場合には、VG1=V3、VG2=V4を出力する。
このようにD/A変換回路52は、階調電圧生成回路110から入力される階調電圧V0〜V128のうち、階調データDGに応じた階調電圧であって、隣り合う第1、第2の階調電圧VG1、VG2を出力する。なお図8、図9はD/A変換回路52が第1、第2の階調電圧VG1、VG2の2種類の階調電圧を生成する例であるが、出力される階調電圧の種類(数)はこれに限定されるものではない。
データ線駆動回路60(データ線駆動回路60-1〜60-N)は表示パネル400のデータ線を駆動する回路であり、階調生成アンプ62(階調生成アンプ62-1〜62-N)を含む。この階調生成アンプ62(階調生成サンプルホールド回路)は、第1の階調電圧VG1と第2の階調電圧VG2の間の階調電圧を生成して出力できる。
図9において階調生成アンプ62は、階調データがDG=(00000001)の場合には、VG1=V1とVG2=V0の間の階調電圧VS=V0−(V0−V1)/2を生成(サンプリング)して出力する。なお階調データがDG=(00000000)の場合にはVS=VG2=V0を出力する。また階調データがDG=(00000011)の場合には、VG1=V1とVG2=V2の間の階調電圧VS=V1−(V1−V2)/2を生成して出力する。なお階調データがDG=(00000010)の場合にはVS=VG1=V1を出力する。
スイッチ回路54はD/A変換回路52とデータ線駆動回路60との間に設けられる。なおスイッチ回路54はD/A変換回路52又はデータ線駆動回路60の構成要素であってもよい。
スイッチ回路54は複数のスイッチ素子を含む。例えば図8では第1〜第4のスイッチ素子SW1〜SW4を含む。なおスイッチ素子の個数はこれに限定されず、例えば後述するように8個、16個等であってもよい。また各スイッチ素子SW1〜SW4はCMOSのトランジスタにより構成できる。具体的にはP型トランジスタとN型トランジスタとからなるトランスファーゲートにより構成できる。そしてこれらのトランジスタは、図示しないスイッチ制御信号生成回路からのスイッチ制御信号によりオン・オフされる。
スイッチ素子SW1は、D/A変換回路52の第1の階調電圧VG1の出力ノードである第1の電圧出力ノードNG1と、階調生成アンプ62(データ線駆動回路60)の第1の入力ノードNI1との間に設けられる。スイッチ素子SW2は、D/A変換回路52の第2の階調電圧VG2の出力ノードである第2の電圧出力ノードNG2と、階調生成アンプ62の入力ノードNI1との間に設けられる。これらのスイッチ素子SW1とSW2は排他的にオン・オフになる。例えば図9に示すように階調データがDG=(00000000)の場合にはSW1がオフになる一方でSW2がオンになり、DG=(00000001)の場合にはSW1がオンになる一方でSW2がオフになる。
スイッチ素子SW3は、D/A変換回路52の電圧出力ノードNG1と階調生成アンプ62の入力ノードNI2との間に設けられる。スイッチ素子SW4は、D/A変換回路52の電圧出力ノードNG2と階調生成アンプ62の入力ノードNI2との間に設けられる。これらのスイッチ素子SW3とSW4は排他的にオン・オフになる。例えばDG=(00000001)の場合にはSW3がオフになる一方でSW4がオンになり、DG=(00000010)の場合にはSW3がオンになる一方でSW4がオフになる。
図9に示すように、階調データがDG=(00000000)の場合には、D/A変換回路52はVG1=V1、VG2=V0を出力する。またスイッチ回路54のスイッチ素子SW1、SW2、SW3、SW4は、各々、オフ、オン、オフ、オンになる。従って階調生成アンプ62の入力ノードNI1、NI2には、各々、VI1=VG2=V0、VI2=VG2=V0が入力される。これにより階調生成アンプ62は階調電圧(サンプリング電圧)VS=V0を出力する。
一方、階調データがDG=(00000001)の場合には、スイッチ素子SW1、SW2、SW3、SW4は、各々、オン、オフ、オフ、オンになる。従って階調生成アンプ62は、その入力ノードNI1、NI2にVI1=VG1=V1、VI2=VG2=V0が入力され、階調電圧VS=V0−(V0−V1)/2を出力する。即ち階調データDG=(00000001)に対応する階調電圧を出力する。
階調データがDG=(00000010)の場合には、D/A変換回路52はVG1=V1、VG2=V2を出力する。またスイッチ素子SW1、SW2、SW3、SW4は、各々、オン、オフ、オン、オフになる。従って階調生成アンプ62は、その入力ノードNI1、NI2にVI1=VG1=V1、VI2=VG1=V1が入力され、階調電圧VS=V1を出力する。
一方、階調データがDG=(00000011)の場合には、スイッチ素子SW1、SW2、SW3、SW4は、各々、オフ、オン、オン、オフになる。従って階調生成アンプ62は、その入力ノードNI1、NI2にVI1=VG2=V2、VI2=VG1=V1が入力され、階調電圧VS=V1−(V1−V2)/2を出力する。即ち階調データDG=(00000011)に対応する階調電圧を出力する。
そして図9から明らかなように、スイッチ素子SW1〜SW4は、階調データDGの下位ビットに基づいてオン・オフされる。即ち階調データDGの下位ビットに基づき生成されたスイッチ制御信号に基づいて、スイッチ素子SW1〜SW4はオン・オフされる。例えば階調データDGの下位ビットであるD1、D0が(00)の場合には、図9に示すようにスイッチ素子SW1、SW2、SW3、SW4は、各々、オフ、オン、オフ、オンになり、(01)の場合には、各々、オン、オフ、オフ、オンになる。また(10)の場合には、オン、オフ、オン、オフになり、(11)の場合にはオフ、オン、オン、オフになる。
以上に説明した本実施形態のデータドライバによれば、階調生成アンプ62により階調電圧を生成できるため、図7の階調電圧生成回路110が生成する階調電圧の個数(種類)を削減できる。これにより階調電圧線の本数を削減できると共に、D/A変換回路52の回路規模を削減できる。
例えば階調データDGが8ビットであり、階調数が28=256階調である場合に、従来の手法では、階調電圧生成回路110は256個の階調電圧を生成する必要があり、D/A変換回路52には、これらの256個の階調電圧の中から階調データDGに応じた階調電圧を選択するセレクタ群が必要になる。従って、階調電圧生成回路110やD/A変換回路52の大規模化を招く。また階調電圧線の本数も256本になるため、配線領域の占有面積も大きくなる。
この点、図8の本実施形態のデータドライバによれば、階調生成アンプ62により階調電圧が生成されるため、階調電圧生成回路110は例えば128個の階調電圧を生成すればよく、D/A変換回路52には、これらの128個の階調電圧の中から電圧を選択するセレクタ群を設ければ済む。従って、従来の手法に比べて回路規模の大幅な削減が可能になる。また階調電圧線の本数も128本にすることができ、配線領域の面積も大幅に削減できる。なお、実際には、階調生成アンプ62が第1、第2の階調電圧VG1、VG2を分割した電圧を生成するため、上記の場合に階調電圧線は128+1=129本必要になる。
また図8のデータドライバによれば、階調生成アンプ62にサンプルホールド機能を持たせることができる。従って、D/A変換回路52によりデータ線を直接駆動するDAC駆動を行わなくても、バラツキが少ない電圧をデータ線に供給できる。即ち比較的小規模で簡素な回路構成で、精度の高い電圧をデータ線に供給できる。更に階調生成アンプ62にサンプルホールド機能を持たせることで、1つのD/A変換回路52を複数のデータ線駆動回路60で共有する構成が可能になり、更なる回路の小規模化を図れる。
また図8のデータドライバによれば、D/A変換回路52とデータ線駆動回路60の間にスイッチ回路54が設けられる。従って、D/A変換回路52からの第1、第2の階調電圧VG1、VG2に基づいて、例えば図7に示すように(VI1、VI2)=(V0、V0)、(V1、V0)、(V1、V1)、(V2、V1)・・・というような入力電圧を階調生成アンプ62に入力できる。これにより階調生成アンプ62は、例えばVS=V0、V0−(V0−V1)/2、V1、V1−(V1−V2)/2、V2・・・というような単調減少(或いは単調増加)する階調電圧を出力できるようになり、簡素な回路構成で適正な階調電圧出力を実現できる。
5.フリップアラウンド型サンプルホールド回路
階調生成アンプ62は、いわゆるフリップアラウンド型サンプルホールド回路により構成できる。ここでフリップアラウンド型サンプルホールド回路は、例えば、サンプリング期間において、入力電圧に応じた電荷をサンプリング用キャパシタにサンプリングし、ホールド期間において、このサンプリング用キャパシタのフリップアラウンド動作を行って、蓄積された電荷に対応する電圧をその出力ノードに出力する回路である。
図10(A)、図10(B)を用いてフリップアラウンド型サンプルホールド回路について更に詳細に説明する。
例えば図10(A)、図10(B)において、フリップアラウンド型サンプルホールド回路により構成される階調生成アンプ62は、演算増幅器OP1と、第1、第2のサンプリング用キャパシタCS1、CS2(複数のサンプリング用キャパシタ)を含む。
サンプリング用キャパシタCS1は、演算増幅器OP1の反転入力端子(広義には第1の入力端子)と階調生成アンプ62の入力ノードNI1との間に設けられる。そして図10(A)に示すようにキャパシタCS1には、サンプリング期間において入力ノードNI1の入力電圧VI1に応じた電荷が蓄積される。
サンプリング用キャパシタCS2は、演算増幅器OP1の反転入力端子と階調生成アンプ62の入力ノードNI2との間に設けられる。そしてキャパシタCS2には、サンプリング期間において入力ノードNI2の入力電圧VI2に応じた電荷が蓄積される。
なお図10(A)に示すようにサンプリング期間では演算増幅器OP1の出力がOP1の反転入力端子のノードNEGに帰還される。また、演算増幅器OP1の非反転入力端子(広義には第2の入力端子)は、アナログの基準電圧であるAGNDに設定される。従って演算増幅器OP1のイマジナリーショート機能により、キャパシタCS1、CS2の一端が接続されるノードNEGは、AGNDに設定される。これによりキャパシタCS1、CS2には、入力電圧VI1、VI2に応じた電荷が蓄積されるようになる。
図10(B)に示すようにホールド期間においては、階調生成アンプ62は、サンプリング期間においてサンプリング用キャパシタCS1、CS2に蓄積された電荷に応じた出力電圧VQG(=VS)を、その出力ノードNQGに出力する。具体的には、その一端にノードNEGが接続されるキャパシタCS1、CS2の他端を、演算増幅器OP1の出力端子に接続するフリップアラウンド動作を行うことで、CS1、CS2に蓄積された電荷に応じた出力電圧VQGを出力する。
以上のようなフリップアラウンド型サンプルホールド回路により階調生成アンプ62を構成すれば、いわゆるオフセットフリーを実現できる。
例えば演算増幅器OP1の反転入力端子と非反転入力端子の間に発生するオフセット電圧をVOFとし、AGND=0とし、サンプリング期間での入力電圧をVI1=VI2=VIとし、並列接続されるキャパシタCS1、CS2の並列容量値をCSとする。すると、サンプリング期間において蓄積される電荷Qは下式のように表される。
Q=(VI−VOF)×CS (1)
一方、ホールド期間でのノードNEGの電圧をVXとし、出力電圧をVQGとすると、ホールド期間において蓄積される電荷Q’は下式のように表される。
Q’=(VQG−VX)×CS (2)
また演算増幅器OP1の増幅率をAとすると、VQGは下式のように表される。
VQG=−A×(VX−VOF) (3)
すると電荷保存の法則によりQ=Q’となるため、下式が成立する。
(VI−VOF)×CS=(VQG−VX)×CS (4)
従って上式(3)、(4)により、
VQG=VI−VOF+VX=VI−VOF+VOF−VQG/A
が成立する。従って、階調生成アンプ62の出力電圧VQGは下式のように表される。
VQG={1/(1+1/A)}×VI (5)
上式(5)から明らかなように、階調生成アンプ62の出力電圧VQGは、オフセット電圧VOFに依存せず、オフセットをキャンセルできるため、オフセットフリーを実現できる。
例えば複数のデータ線駆動回路60により複数のデータ線が駆動される場合に、出力電圧VQGにオフセット電圧VOFが表れると、データ線間で出力電圧VQGがばらついてしまい、表示品質が劣化する。
この点、フリップアラウンド型サンプルホールド回路を用いれば、オフセットをキャンセルできるため、データ線間での出力電圧VQGのバラツキを最小限に抑えることができる。従って、バラツキの少ない高精度の電圧をデータ線に供給でき、表示品質を向上できる。また、D/A変換回路52によりデータ線を直接駆動するDAC駆動が不要になるため、高速駆動や制御の簡素化を実現できる。
図11(A)、図11(B)にフリップアラウンド型サンプルホールド回路を用いた階調生成アンプ62の詳細な構成例を示す。
図11(A)、図11(B)の階調生成アンプ62は、演算増幅器OP1と、第1、第2のサンプリング用スイッチ素子SS1、SS2と、第1、第2のサンプリング用キャパシタCS1、CS2と、帰還用スイッチ素子SFGと、第1、第2のフリップアラウンド用スイッチ素子SA1、SA2を含む。また出力用スイッチ素子SQGを含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの変形実施も可能である。またスイッチ素子SS1、SS2、SA1、SA2、SFG、SQGは、例えばトランスファーゲートなどのCMOSトランジスタにより構成できる。
演算増幅器OP1の非反転入力端子(第2の入力端子)には、アナログの基準電圧AGND(広義には所与の基準電圧)が設定される。
サンプリング用スイッチ素子SS1及びサンプリング用キャパシタCS1は、階調生成アンプ62の入力ノードNI1と演算増幅器OP1の反転入力端子(第1の入力端子)との間に設けられる。サンプリング用スイッチ素子SS2及びサンプリング用キャパシタCS2は、階調生成アンプ62の入力ノードNI2と演算増幅器OP1の反転入力端子との間に設けられる。
帰還用スイッチ素子SFGは、演算増幅器OP1の出力端子とOP1の反転入力端子との間に設けられる。
フリップアラウンド用スイッチ素子SA1は、スイッチ素子SS1とキャパシタCS1との間の第1の接続ノードNS1と、演算増幅器OP1の出力端子との間に設けられる。フリップアラウンド用スイッチ素子SA2は、スイッチ素子SS2とキャパシタCS2との間の第2の接続ノードNS2と、演算増幅器OP1の出力端子との間に設けられる。
そして図11(A)に示すようにサンプリング期間においては、サンプリング用スイッチ素子SS1、SS2及び帰還用スイッチ素子SFGがオンになると共に、フリップアラウンド用スイッチ素子SA1、SA2がオフになる。これにより、図10(A)で説明したフリップアラウンド型サンプルホールド回路のサンプリング動作を実現できる。
一方、図11(B)に示すようにホールド期間においては、サンプリング用スイッチ素子SS1、SS2及び帰還用スイッチ素子SFGがオフになると共に、フリップアラウンド用スイッチ素子SA1、SA2がオンになる。これにより、図10(B)で説明したフリップアラウンド型サンプルホールド回路のホールド動作を実現できる。
また出力用スイッチ素子SQGは、演算増幅器OP1の出力端子と階調生成アンプ62の出力ノードNQGとの間に設けられる。そして図11(A)に示すようにサンプリング期間においては、出力用スイッチ素子SQGはオフになる。これにより、階調生成アンプ62の出力がハイインピーダンス状態になり、サンプリング期間中の不確定な電圧が後段に伝達されるのを防止できる。
一方、図11(B)に示すように、ホールド期間においては、出力用スイッチ素子SQGはオンになる。これにより、サンプリング期間において生成された階調電圧である電圧VQGを出力できる。
次に図12を用いて、図11(A)、図11(B)の回路動作を説明する。ノードNG1には、D/A変換回路52からの第1の階調電圧VG1が入力され、ノードNG2には、図9で説明したように、VG1とは電圧レベルが異なる第2の階調電圧VG2が入力される。
スイッチ回路54のスイッチ素子SW1、SW2は、図9で説明したように、階調データDGに応じていずれか一方が排他的にオンになる。スイッチ素子SW3、SW4も、階調データDGに応じていずれか一方が排他的にオンになる。
サンプリング期間においては、サンプリング用スイッチ素子SS1、SS2、帰還用スイッチ素子SFGに入力されるスイッチ制御信号がアクティブ(Hレベル)になるため、スイッチ素子SS1、SS2、SFGはオンになる。一方、フリップアラウンド用スイッチ素子SA1、SA2、出力用スイッチ素子SQGに入力されるスイッチ制御信号が非アクティブ(Lレベル)になるため、スイッチ素子SA1、SA2、SQGはオフになる。
ホールド期間においては、スイッチ素子SS1、SS2、SFGに入力されるスイッチ制御信号が非アクティブになるため、SS1、SS2、SFGはオフになる。一方、スイッチ素子SA1、SA2、SQGに入力されるスイッチ制御信号がアクティブになるため、SA1、SA2、SQGはオンになる。
なお図12のA1、A2に示すように、サンプリング用スイッチ素子SS1、SS2は、帰還用スイッチ素子SFGがオフになった後にオフになる。このようにすれば、後述するようにチャージインジェクションの悪影響を最小限に抑えることができる。そしてA3に示すように、フリップアラウンド用スイッチ素子SA1、SA2、出力用スイッチ素子SQGは、サンプリング用スイッチ素子SS1、SS2がオフになった後にオンになる。
図13(A)、図13(B)に、第2の構成例の階調生成アンプを示し、図14にその回路動作の説明図を示す。
図14のB1、B2に示すように、図13(A)、図13(B)の第2の構成例では、D/A変換回路52からの第1、第2の階調電圧がサンプリング期間において時分割に階調生成アンプ62に入力される。そして図14のB3に示すようにサンプリング用スイッチ素子SS1がオフになることで、B1で入力されてサンプリングされた第1の階調電圧がホールドされる。またB4に示すようにサンプリング用スイッチ素子SS2がオフになることで、B2で入力されてサンプリングされた第2の階調電圧がホールドされる。
この図13(A)〜図14の第2の構成例では、図11(A)〜図12に比べてサンプリング期間が短くなってしまうため、サンプリング動作に時間的な余裕が無くなり、出力電圧VQGの精度が低下するおそれがある。
これに対して図11(A)〜図12の構成では、サンプリング期間を十分に長く取れるため、精度の良いサンプルホールド動作を実現でき、高精度な出力電圧VQGを出力できる。
また、第2の構成例では時系列にスイッチ素子SS1、SS2をオフにする必要があるため、図14のB3、B5に示すようにスイッチ素子SFGがオフになる前にスイッチ素子SS1がオフになってしまう。従って、スイッチ素子SS1がオフになるタイミングでは、スイッチ素子SFGがオン状態であり、ノードNEGがハイインピーダンス状態になっていないため、スイッチ素子SS1でのチャージインジェクションやクロックフィードスルーによる悪影響を受けてしまう。
これに対して、図11(A)〜図12の構成では、図12のA1、A2、A3に示すタイミングでのスイッチ制御が可能になるため、チャージインジェクション等の悪影響を最小限に抑えることができ、出力電圧VQGの変動を最小限にできる。
例えば図15(A)に、スイッチ素子となるトランスファーゲートTGの例を示す。トランスファーゲートTGを構成するN型トランジスタTN、P型トランジスタTPのゲートにはスイッチ制御信号CNN、CNPが入力されている。そしてトランスファーゲートTGがオフになる時に、ゲート・ドレイン間やゲート・ソース間の寄生容量Cgd、Cgsを原因とするクロックフィードスルーが発生する。またトランスファーゲートTGのオフ時に、チャネルの電荷がドレインやソースに流れ込み、チャージインジェクションが発生する。
この点、本実施形態では、図15(B)に示すように帰還用スイッチ素子SFGがオフになった後に、図15(C)に示すようにサンプリング用スイッチ素子SS1、SS2がオフになるため、チャージインジェクションやクロックフィードスルーによる悪影響を図13(A)〜図14の第2の構成例に比べて低減できる。
即ち図15(B)のようにスイッチ素子SS1、SS2がオン状態の時にスイッチ素子SFGがオフになると、スイッチ素子SFGでのチャージインジェクションやクロックフィードスルーの影響は受けてしまう。しかしながら、図15(C)に示すようにスイッチ素子SS1、SS2がオフになるタイミングでは、スイッチ素子SFGがオフなっておりノードNEGがハイインピーダンス状態になっている。従って、SS1、SS2でのクロックフィードスルーやチャージインジェクションによる影響は受けないようになるため、第2の構成例に比べてチャージインジェクションやフィードスルーによる悪影響を低減できる。
なお図15(A)のトランスファーゲートTGのトランジスタTN、TPのゲートには、VDD〜VSSの振幅のスイッチ制御信号CNN、CNPが入力される。従って、トランスファーゲートTGのドレイン又はソースの電位がVSSやVDDに設定されると、N型トランジスタTNからの電荷量とP型トランジスタTPからの電荷量にアンバランスが生じ、チャージインジェクションによる電荷が相殺されずに残るようになる。
この点、図15(B)のようにスイッチ素子SFGがオフになる直前では、演算増幅器OP1の非反転入力端子には、VDD(広義には第2の電源)とVSS(広義には第1の電源)の中間電圧となるAGNDが設定され、演算増幅器OP1のイマジナリーショート機能により、ノードNEGの電位はAGND=(VDD+VSS)/2に設定される。従って、スイッチ素子SFGがオフになる直前ではSFGのソース及びドレインはAGNDに設定され、入力される階調電圧の依存性がないと共に、トランスファーゲートTGのN型トランジスタからの電荷量とP型トランジスタからの電荷量のアンバランスを低減できるため、スイッチ素子SFGがオフになることによるチャージインジェクションの悪影響を最小限に抑えることができる。
なお図16に演算増幅器OP1の構成例を示す。この演算増幅器OP1はA級の増幅動作を行う。図16において、トランジスタTD1、TD2、TD3、TD4、TD5により演算増幅器OP1の差動部(差動段)が構成され、トランジスタTD6、TD7によりOP1の出力部(出力段)が構成される。そして図16では、差動部の出力ノードND1と、演算増幅器OP1の出力ノードND2との間に、位相補償用キャパシタCCPが設けられている。
6.駆動アンプ
図17にデータドライバの第1の変形例を示す。図17では図8と比較して、データ線駆動回路60が駆動アンプ64を更に含んでいる。
この駆動アンプ64(駆動用サンプルホールド回路、出力アンプ)は、階調生成アンプ62の後段に設けられ、表示パネル400のデータ線を駆動する。この駆動アンプ64も、図10(A)、図10(B)で説明したフリップアラウンド型サンプルホールド回路により構成できる。このようにすれば、フリップアラウンド型サンプルホールド回路のオフセットキャンセル機能により、駆動アンプ64の出力電圧のバラツキを最小限に抑えることができ、表示品質を向上できる。
図18、図19に駆動アンプ64の具体的な構成例を示す。なお駆動アンプ64の構成はこれに限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
駆動アンプ64は、第2の演算増幅器OP2と、サンプリング用キャパシタCSを含む。サンプリング用キャパシタCSは、演算増幅器OP2の反転入力端子(第1の入力端子)と駆動アンプ64の入力ノードNQGとの間に設けられる。
そして図18に示すように、サンプリング用キャパシタCSには、駆動アンプ用サンプリング期間において入力ノードNQGの入力電圧VQGに応じた電荷が蓄積される。即ち駆動アンプ用サンプリング期間では、階調生成アンプ62はホールド動作を行っており、サンプリング期間で蓄積された電荷に対応した電圧VQGを出力している。駆動アンプ64は、駆動アンプ用サンプリング期間において、この出力された電圧VQGをサンプリングする。
そして駆動アンプ64は、図18の駆動アンプ用サンプリング期間においてキャパシタCSに蓄積された電荷に応じた出力電圧VQDを、図19に示すように駆動アンプ用ホールド期間において出力する。この時、階調生成アンプ62はサンプリング動作を行っており、その出力用スイッチ素子SQGはオフになっている。
更に具体的には、駆動アンプ64は、演算増幅器OP2と、サンプリング用スイッチ素子SS及びサンプリング用キャパシタCSと、第2の帰還用スイッチ素子SFDと、フリップアラウンド用スイッチ素子SAを含む。また出力用スイッチ素子SQDを含む。
ここで演算増幅器OP2の非反転入力端子(第2の入力端子)にはAGNDの基準電圧(所与の基準電圧)が設定される。
サンプリング用スイッチ素子SS及びサンプリング用キャパシタCSは、駆動アンプ64の入力ノードNQGと演算増幅器のOP2の反転入力端子(第1の入力端子)との間に設けられる。帰還用スイッチ素子SFDは、演算増幅器OP2の出力端子と反転入力端子との間に設けられる。
フリップアラウンド用スイッチ素子SAは、スイッチ素子SSとキャパシタCSとの間の接続ノードNSと、演算増幅器OP2の出力端子との間に設けられる。出力用スイッチ素子SQDは、演算増幅器OP2の出力端子と駆動アンプ64の出力ノードNQDとの間に設けられる。
そして図18に示すように駆動アンプ用サンプリング期間においては、サンプリング用スイッチ素子SS及び帰還用スイッチ素子SFDがオンになると共に、フリップアラウンド用スイッチ素子SAがオフになる。これにより、フリップアラウンド型サンプルホールド回路のサンプリング動作を実現できる。
一方、図19に示すように駆動アンプ用ホールド期間においては、サンプリング用スイッチ素子SS及び帰還用スイッチ素子SFDがオフになると共に、フリップアラウンド用スイッチ素子SAがオンになる。これにより、フリップアラウンド型サンプルホールド回路のホールド動作を実現できる。
なお図18に示すように、駆動アンプ用サンプリング期間においては、出力用スイッチ素子SQDはオフになる。これにより、駆動アンプ64の出力がハイインピーダンス状態になり、サンプリング期間中の不確定な電圧が後段に伝達されるのを防止できる。また図19に示すように駆動アンプ用ホールド期間においては、スイッチ素子SQDはオンになる。これにより、サンプリング期間においてサンプリングされた電圧を後段に出力できる。
以上のような駆動アンプ64を設ければ、図18のように階調生成アンプ62がそのホールド期間において出力した電圧VQGを、駆動アンプ用サンプリング期間においてサンプルできる。そして図19のように階調生成アンプ62のサンプリング期間中に、駆動アンプ64は、電圧VQGに応じた電圧VQDを階調生成アンプ62に代わってデータ線に出力できる。
例えば階調生成アンプ62のサンプリング期間を長くすると、その長いサンプリング期間の間は、階調生成アンプ62の出力がハイインピーダンス状態になってしまうため、データ線を駆動できず、駆動時間に余裕が無くなる。
これに対して図18、図19のような駆動アンプ64を設ければ、階調生成アンプ62のサンプリング期間の間、駆動アンプ64がホールド動作モードになってデータ線を駆動できる。この結果、駆動時間を長くすることができ、表示品質を向上できる。
特に、D/A変換回路52を複数のデータ線駆動回路60で共有し、D/A変換回路52が複数のデータ線駆動回路60に対して時分割で階調電圧を供給する構成の場合に、複数のデータ線駆動回路60の複数のサンプリング期間の総和時間は非常に長くなってしまう。
この点、図18、図19のような駆動アンプ64を設ければ、これらの複数のデータ線駆動回路60の複数のサンプリング期間の間、駆動アンプ64がホールド動作モードになってデータ線を駆動できる。従って、高精度の電圧をデータ線に供給することができ、表示品質を向上できる。
なお階調生成アンプ62の他に駆動アンプ64を設けた場合には、階調生成アンプ62が含む演算増幅器OP1を、例えばA級の増幅動作を行う増幅器により構成し、駆動アンプ64が含む演算増幅器OP2を、例えばAB級の増幅動作を行う増幅器により構成してもよい。具体的には、演算増幅器OP2を、サンプリング期間ではA級増幅動作を行い、ホールド期間ではAB級増幅動作を行う増幅器により構成する。
例えば階調生成アンプ62を構成する図16の演算増幅器OP1はA級増幅動作の増幅器になっている。このようなA級増幅動作の増幅器を用いれば、回路を簡素化できると共に低消費電力化も容易になる。そして後段に駆動アンプ64を設けた場合には、階調生成アンプ62の駆動負荷は、駆動アンプ64のサンプリング用キャパシタCS等だけになり、低負荷であるため、問題なく駆動できる。
一方、駆動アンプ64は、そのホールド期間において、大きな寄生容量を有するデータ線を駆動する必要があり、その駆動負荷は高負荷になる。そこで駆動アンプ64の演算増幅器OP2についてはAB級増幅動作が可能な増幅器により構成する。
図20にAB級の増幅動作が可能な演算増幅器OP2の構成例を示す。この演算増幅器OP2は、トランジスタTE1、TE2、TE3、TE4、TE5により構成される差動部(差動段)と、トランジスタTE6、TE7により構成される出力部(出力段)を含む。
図20の演算増幅器OP2では、図16の演算増幅器OP1とは異なり、その一端にバイアス電圧BSが供給され、その他端が出力部のトランジスタTE7のゲートノードNE3に接続されるスイッチ素子SE1が設けられている。またキャパシタCCP2は、差動部の出力ノードNE1と、トランジスタTE7のゲートノードNE3との間に設けられる。
スイッチ素子SE1は、駆動アンプ用サンプリング期間ではオンになる。これにより図20の演算増幅器OP2は、その出力部のトランジスタTE7のゲートにバイアス電圧BSが入力されるようになるため、A級増幅動作の増幅器として機能する。一方、スイッチ素子SE1は、駆動アンプ用ホールド期間ではオフになる。これによりトランジスタTE7のゲートノードNE3がフローティング状態になり、キャパシタCCP2により、ノードNE1の電圧変動に応じてノードNE2の電圧も変動するようになる。これにより図20の演算増幅器OP2はAB級増幅動作の増幅器として機能するようになる。
7.スイッチ素子の個数
図21にデータドライバの第2の変形例を示す。図18ではスイッチ回路54には4個のスイッチ素子SW1〜SW4が設けられているが、本実施形態はこれに限定されない。例えば図21のスイッチ回路54には8個のスイッチ素子SW1〜SW8が設けられている。なおスイッチ素子の個数を8個よりも多くしてもよい(例えば16個、32個等)。
また図18では階調生成アンプ62には、2個のサンプリング用スイッチ素子SS1、SS2、2個のサンプリング用キャパシタCS1、CS2、2個のフリップアラウンド用スイッチ素子SA1、SA2が設けられているが、これらの個数も2個に限定されない。例えば図21では、4個のサンプリング用スイッチ素子SS1〜SS4、4個のサンプリング用キャパシタCS1〜CS4、4個のフリップアラウンド用スイッチ素子SA1〜SA4が設けられている。なおこれらの個数を4個よりも多くしてもよい(例えば8個、16個等)。
図21においてもスイッチ素子SW1とSW2、SW3とSW4、SW5とSW6、SW7とSW8は、各々、互いに排他的にオン・オフされる。そしてこれらのスイッチ素子SW1〜SW8のオン又はオフの設定により、図9と同様の手法で、階調生成アンプ62に第1、第2の階調電圧VG1、VG2の間の階調電圧を生成させることができる。具体的には図9では、VG1とVG2の間の1つの階調電圧が生成されるが、図21では、VG1とVG2の間の3つの階調電圧の生成が可能になる。
例えば階調データが8ビットであり、階調数が28=256階調である場合に、図18の構成では、階調電圧生成回路110は128個の階調電圧を生成すればよく、D/A変換回路52には、128個の階調電圧の中から電圧を選択するセレクタ群を設ければよい。
これに対して図21の構成によれば、階調電圧生成回路110は64個の階調電圧を生成すればよく、D/A変換回路52には、64個の階調電圧の中から電圧を選択するセレクタ群を設ければ済む。従って、階調電圧生成回路110やD/A変換回路52の回路規模や、階調電圧線の本数を更に削減でき、データドライバを含む集積回路装置の更なる小面積化を図れる。
8.D/A変換回路とスイッチ回路の接続構成
図22にD/A変換回路52と、8個のスイッチ素子SW1〜SW8を有するスイッチ回路54の接続構成例を示す。図22に示すようにスイッチ素子SW1、SW3、SW5、SW7の一端には、第1のD/A変換器DACAからの第1の階調電圧VG1が入力され、スイッチ素子SW2、SW4、SW6、SW8の一端には、第2のD/A変換器DACBからの第2の階調電圧VG2が入力される。そしてスイッチ素子SW1とSW2の他端に電圧VI1が出力され、SW3とSW4の他端に電圧VI2が出力される。またSW5とSW6の他端に電圧VI3が出力され、SW7とSW8の他端に電圧VI4が出力される。
図23は、階調データと、スイッチ素子SW1〜SW8のオンオフと、階調生成アンプ62の入力電圧VI1〜VI4の関係について示す図である。
図23では階調データの第2のビットD2(広義には第jのビット。jは自然数)が「0」(広義には第1の論理レベル)である場合には、第1の階調電圧VG1の方が第2の階調電圧VG2よりも大きくなっている。一方、第2のビットD2が「1」(広義には第2の論理レベル)である場合には第2の階調電圧VG2の方が第1の階調電圧VG1よりも大きくなっている。
例えば図5に示すように、階調データのビットD7〜D2が(000000)であり、ビットD2が「0」である場合には、VG1=V、VG2=0となり、VG1>VG2になる。一方、階調データのビットD7〜D2が(000001)であり、ビットD2が「1」である場合には、VG1=V、VG2=2Vとなり、VG1<VG2になる。
即ち本実施形態の第1、第2のD/A変換器DACA、DACBは、例えば図4等に示すような構成になっているため、ビットD2(図2の構成の場合にはビットD1)の論理レベルに応じて、DACA、DACBから出力されるVG1、VG2の大小関係が入れ替わる。
そして図23では、このようにVG1、VG2の大小関係がビットD2に応じて入れ替わる場合に、ビットD2(第jのビット)の下位ビット(D1、D0)により構成されるデータが大きくなるにつれて、階調生成アンプ62の出力電圧(サンプリング電圧)が単調増加(又は単調減少)するように、スイッチ素子SW1〜SW8(第1〜第4のスイッチ素子)のオン・オフを制御している。
例えば図23において、ビットD2〜D0が(000)の場合には、スイッチ素子SW2、SW4、SW6、SW8がオンになり、SW1、SW3、SW5、SW7がオフになるため、階調生成アンプ62への入力電圧は、VI1=VI2=VI3=VI4=VG2になる。そして図24に示すように、例えばVG1=0.2V、VG2=0.0Vである場合には、VI1〜VI4の加算平均電圧となる階調生成アンプ62の出力電圧(サンプリング電圧)は、VS=VG2=0.0Vになる。
またD2〜D0が(001)の場合には、スイッチ素子SW1がオフからオンになり、SW2がオンからオフになるため、図23に示すようにVI1=VG1、VI2=VI3=VI4=VG2になる。従って図24に示すように階調生成アンプ62の出力電圧は、VS=(VG1+VG2+VG2+VG2)/4=0.2/4=0.05Vになる。
またD2〜D0が(010)の場合には、図23に示すようにVI1=VI2=VG1、VI3=VI4=VG2になる。従って図24に示すように階調生成アンプ62の出力電圧は、VS=(VG1+VG1+VG2+VG2)/4=0.4/4=0.10Vになる。同様にして、D2〜D0が(011)である場合には、VI1=VI2=VI3=VG1、VI4=VG2になるため、VS=0.15Vになる。
このように、図23に示すオン・オフ制御を行えば、ビットD2が「0」であり、VG1>VG2が成り立つ場合に、階調生成アンプ62の出力電圧VSは単調増加するようになる。
またD2〜D0が(100)の場合には、図23に示すようにVI1=VI2=VI3=VI4=VG1になる。従って図24に示すように階調生成アンプ62の出力電圧はVS=0.20Vになる。またD2〜D0が(101)の場合には、VI1=VG2、VI2=VI3=VI4=VG1になるため、VS=0.25Vになる。同様にD2〜D0が(110)の場合にはVS=0.30Vになり、D2〜D0が(111)の場合にはVS=0.35Vになる。
このように図23に示すオン・オフ制御を行えば、ビットD2が「0」から「1」に変化し、VG1とVG2の大小関係がVG1>VG2からVG1<VG2に変わった場合にも、階調生成アンプ62の出力電圧VSは常に単調増加(或いは単調減少)するようになる。従って、階調データに応じた適正な階調電圧を出力できる。
9.電子機器
図25(A)、図25(B)に本実施形態の集積回路装置10を含む電子機器(電気光学装置)の構成例を示す。なお図25(A)、図25(B)の構成要素の一部を省略したり、他の構成要素(例えばカメラ、操作部又は電源等)を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、PDA、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
図25(A)、図25(B)においてホストデバイス410は、例えばMPU、ベースバンドエンジンなどである。このホストデバイス410は、表示ドライバである集積回路装置10の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図25(B)の画像処理コントローラ420は、ホストデバイス410に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
図25(A)の場合には、集積回路装置10としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置10は、ホストデバイス410からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図25(B)の場合には、集積回路装置10としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス410からの画像データは、画像処理コントローラ420の内蔵メモリに書き込まれる。そして集積回路装置10は、画像処理コントローラ420の制御の下で、表示パネル400を駆動する。
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語(入力電圧、入力データ、電気光学装置、第1の入力端子、第2の入力端子、基準電圧、第1の電源、第2の電源等)と共に記載された用語(階調電圧、階調データ、表示パネル、反転入力端子、非反転入力端子、AGND、VSS、VDD等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またD/A変換回路、第1、第2のD/A変換器、データドライバ、スイッチ回路、データ線駆動回路、階調生成アンプ、駆動アンプ、集積回路装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。