JP5277638B2 - サンプルホールド回路、集積回路装置、電気光学装置及び電子機器 - Google Patents

Description

本発明は、サンプルホールド回路、集積回路装置、電気光学装置及び電子機器等に関する。

従来より、携帯電話機、テレビ、プロジェクタ（投写型表示装置）などの電子機器に用いられる電気光学パネルとして、単純マトリクス方式の液晶パネルや、薄膜トランジスタ（Thin Film Transistor）などのスイッチ素子を用いたアクティブマトリクス方式の液晶パネルなどが知られている。また近年はＥＬ（Electro Luminescence）などの発光素子を用いた電気光学パネルも脚光を浴びている。

そして、近年、電気光学パネルの画面サイズの拡大や画素数の増加により、電気光学パネルのデータ線（ソース線）の本数が増大する一方、各データ線に与える電圧の高精度化が要求されている。更には、電気光学パネルを搭載する電子機器の低消費電力化、軽量小型化の要求により、データ線を駆動するデータドライバ（ソースドライバ）の低消費電力化やチップサイズの縮小化も要求されている。

例えば、特許文献１及び特許文献２には、データドライバのデータ線を駆動する出力回路のレール・ツー・レール（Rail-to-Rail）動作を可能にする一方で、高精度にデータ線に電圧を供給できる構成が開示されている。

しかしながら、特許文献１及び特許文献２に開示された技術では、各出力回路が補助回路を搭載することにより駆動能力を制御してレール・ツー・レール動作を実現させる。そのため、補助回路を付加回路として搭載する必要があり、データドライバの回路規模が大きくなるという問題があった。また、データ線に与える電圧のばらつきを抑えるためにトランジスタのサイズを大きくする必要があり、チップサイズが増加してしまうという課題があった。

また特許文献３には、データドライバブロックとメモリブロックを集積回路装置の長辺方向に沿って隣接配置することで、チップサイズを縮小化するレイアウト手法が開示されている。しかしながら、このレイアウト手法によっても、チップサイズの縮小化と表示特性の向上の両立という課題の達成が不十分であった。

また特許文献１〜３のいずれにおいても、ボルテージフォロワ接続の演算増幅器により電気光学パネルのデータ線を駆動している。このため演算増幅器のオフセット電圧が原因となって、表示ムラ等が発生し、表示特性が悪化するなどの課題があった。
特開２００５−１７５８１１号公報 特開２００５−１７５８１２号公報 特開２００７−２４３１２５号公報

本発明の幾つかの態様によれば、回路特性の悪化防止や回路の小規模化を図れるサンプルホールド回路、集積回路装置、電気光学装置及び電子機器を提供できる。

本発明は、演算増幅器と、サンプルホールド回路の入力ノードと、接続ノードとの間に設けられたサンプリング用スイッチ素子と、前記接続ノードと、前記演算増幅器の第１の入力端子のノードであるサミングノードとの間に設けられたサンプリング用キャパシタと、前記演算増幅器の出力端子と前記サミングノードとの間に設けられた帰還用スイッチ素子と、前記接続ノードと、前記演算増幅器の前記出力端子との間に設けられたフリップアラウンド用スイッチ素子とを含み、前記演算増幅器を構成するＮ型トランジスタは、第１のＰ型ウェルに形成され、前記演算増幅器を構成するＰ型トランジスタは、第１のＮ型ウェルに形成され、前記サンプリング用スイッチ素子及び前記フリップアラウンド用スイッチ素子を構成するＮ型トランジスタは、前記第１のＰ型ウェルと分離された第２のＰ型ウェルに形成され、前記サンプリング用スイッチ素子及び前記フリップアラウンド用スイッチ素子を構成するＰ型トランジスタは、前記第１のＮ型ウェルと分離された第２のＮ型ウェルに形成されるサンプルホールド回路に関係する。

本発明によれば、サンプリング用スイッチ素子やフリップアラウンド用スイッチ素子を構成するＮ型、Ｐ型のトランジスタが、演算増幅器を構成するＮ型、Ｐ型トランジスタが形成される第１のＰ型ウェル、第１のＮ型ウェルとは分離された第２のＰ型ウェル、第２のＮ型ウェルに形成される。従って、これらの第２のＰ型ウェル、第２のＮ型ウェルの領域での、サンプリング用、フリップアラウンド用スイッチ素子の自由なレイアウト配置が可能になり、回路特性の悪化防止や回路の小規模化を図れるサンプルホールド回路を実現できる。

また本発明では、第１の方向に直交する方向を第２の方向とした場合に、前記第１のＰ型ウェル、前記第１のＮ型ウェル、前記第２のＰ型ウェル、前記第２のＮ型ウェルが、前記第２の方向に沿って配置されてもよい。

このようにすれば、効率的なウェルのレイアウト配置を実現できるため、例えばサンプルホールド回路の第２の方向でのレイアウト幅を縮小できる。

また本発明では、前記サンプリング用キャパシタは、前記第１のＰ型ウェル及び前記第２のＰ型ウェルと分離された第３のＰ型ウェルに形成されてもよい。

このようにすれば、他のＰ型ウェルと分離された第３のＰ型ウェルにサンプリング用キャパシタを配置できるため、サンプリング用キャパシタの適正なキャパシタ特性を得ることが可能になる。

また本発明では、前記第２のＰ型ウェル及び前記第２のＮ型ウェルは、前記第１のＰ型ウェル及び前記第１のＮ型ウェルと、前記第３のＰ型ウェルとの間に配置されてもよい。

このようにすれば、効率的なウェルのレイアウト配置を実現できるため、例えばサンプルホールド回路の第２の方向でのレイアウト幅を縮小できる。

また本発明では、第１の方向に直交する方向を第２の方向とした場合に、前記サミングノードのラインであるサミングノードラインが、前記第２のＰ型ウェル及び前記第２のＮ型ウェル上を前記第２の方向に沿って配線されて、前記第３のＰ型ウェルに形成される前記サンプリング用キャパシタの一端に接続されてもよい。

このようにサミングノードラインを配線すれば、演算増幅器やスイッチ素子を構成するトランジスタが形成される領域とは、分離された領域に形成されたサンプリング用キャパシタの一端に、サミングノードラインを接続できるようになる。

また本発明では、前記第２のＰ型ウェル及び前記第２のＮ型ウェルでは、前記サミングノードラインの下層にシールドパターンが形成されてもよい。

このようにすれば、スイッチ素子の領域の配線等との間の寄生容量を最小限に抑えることが可能になり、回路特性の悪化を防止できる。

また本発明では、前記サンプリング用スイッチ素子は、サンプリング用Ｐ型トランジスタとサンプリング用Ｎ型トランジスタからなるトランスファーゲートにより構成され。前記フリップアラウンド用スイッチ素子は、フリップアラウンド用Ｐ型トランジスタとフリップアラウンド用Ｎ型トランジスタからなるトランスファーゲートにより構成され、前記サンプリング用Ｐ型トランジスタと前記フリップアラウンド用Ｐ型トランジスタとが、第１の方向に沿って配置され、前記サンプリング用Ｎ型トランジスタと前記フリップアラウンド用Ｎ型トランジスタとが、前記第１の方向に沿って配置されてもよい。

このようにすれば、サンプリング用、フリップアラウンド用のＰ型、Ｎ型のトランジスタの対称性の高いレイアウト配置が可能になる。

また本発明では、前記サンプリング用Ｐ型トランジスタのドレインと前記フリップアラウンド用Ｐ型トランジスタのドレインとが、共通の不純物領域により形成され、前記サンプリング用Ｎ型トランジスタのドレインと前記フリップアラウンド用Ｎ型トランジスタのドレインとが、共通の不純物領域により形成されてもよい。

このようにドレインを共通にすれば、ドレインを共通にしない手法に比べて、サンプリング用、フリップアラウンド用のＰ型、Ｎ型のトランジスタの対称性の高いレイアウト配置を実現できる。

また本発明では、前記第１の方向に直交する方向を第２の方向とした場合に、前記サンプリング用Ｐ型トランジスタのゲートに接続されるサンプリング用Ｐ側ゲート制御ラインと、前記フリップアラウンド用Ｐ型トランジスタのゲートに接続されるフリップアラウンド用Ｐ側ゲート制御ラインとが、前記サンプリング用Ｐ型トランジスタ及び前記フリップアラウンド用Ｐ型トランジスタの前記第２の方向において前記第１の方向に沿って配線され、前記第１の方向の反対方向を第３の方向とし、前記第２の方向の反対方向を第４の方向とした場合に、前記サンプリング用Ｎ型トランジスタのゲートに接続されるサンプリング用Ｎ側ゲート制御ラインと、前記フリップアラウンド用Ｎ型トランジスタのゲートに接続されるフリップアラウンド用Ｎ側ゲート制御ラインとが、前記サンプリング用Ｎ型トランジスタ及び前記フリップアラウンド用Ｎ型トランジスタの前記第４の方向において前記第１の方向に沿って配線されてもよい。

このようにゲート制御ラインを配線すれば、ゲート制御ラインの配線レイアウトについても、高い対称性を維持でき、寄生容量のアンバランスを低減して、回路特性の向上等を図れる。

また本発明では、前記サンプリング用Ｐ型トランジスタのドレイン及び前記フリップアラウンド用Ｐ型トランジスタのドレインと、前記サンプリング用Ｎ型トランジスタのドレイン及び前記フリップアラウンド用Ｎ型トランジスタのドレインとを接続するドレイン接続ラインが、前記サンプリング用Ｐ側ゲート制御ライン及び前記フリップアラウンド用Ｐ側ゲート制御ラインと、前記サンプリング用Ｎ側ゲート制御ライン及び前記フリップアラウンド用Ｎ側ゲート制御ラインとの間の領域において、前記第２の方向に沿って配線されてもよい。

このようにすれば、ゲート制御ラインとドレイン接続ラインとの間の寄生容量のアンバランスの低減等が可能になり、回路特性を向上できる。

また本発明では、前記サンプリング用Ｐ側ゲート制御ライン、前記フリップアラウンド用Ｐ側ゲート制御ライン、前記サンプリング用Ｎ側ゲート制御ライン及び前記フリップアラウンド用Ｎ側ゲート制御ラインと、前記ドレイン接続ラインとは、異なる層の金属層で形成されてもよい。

このようにすれば、ゲート接続ラインとドレイン接続ラインとの間の寄生容量の絶対値を小さくできるため、回路特性を更に向上できる。

また本発明では、前記フリップアラウンド用Ｐ型トランジスタのソースと前記フリップアラウンド用Ｎ型トランジスタのソースとを接続するソース接続ラインと、前記ドレイン接続ラインとの間に、シールドパターンが形成されてもよい。

このようにすれば、演算増幅器の出力の電圧変化等の影響がドレイン接続ノードに及ぶのを防止できる。

また本発明では、前記サンプリング用スイッチ素子として、サンプルホールド回路の第１の入力ノードと第１の接続ノードとの間に設けられた第１のサンプリング用スイッチ素子と、サンプルホールド回路の第２の入力ノードと第２の接続ノードとの間に設けられた第２のサンプリング用スイッチ素子とが設けられ、前記サンプリング用キャパシタとして、前記第１の接続ノードと前記サミングノードとの間に設けられた第１のサンプリング用キャパシタと、前記第２の接続ノードと前記サミングノードとの間に設けられた第２のサンプリング用キャパシタとが設けられ、前記フリップアラウンド用スイッチ素子として、前記第１の接続ノードと前記演算増幅器の前記出力端子との間に設けられた第１のフリップアラウンド用スイッチ素子と、前記第２の接続ノードと前記演算増幅器の前記出力端子との間に設けられた第２のフリップアラウンド用スイッチ素子とが設けられてもよい。

このようにすれば、第１、第２のサンプリング用キャパシタに蓄積される電荷の量を制御することで、例えば入力電圧とは異なる新たな電圧の生成等が可能になる。

また本発明では、前記第１、第２のサンプリング用スイッチ素子及び前記第１、第２のフリップアラウンド用スイッチ素子を構成するＮ型トランジスタが、前記第２のＰ型ウェルにおいて第１の方向に沿って配置され、前記第１、第２のサンプリング用スイッチ素子及び前記第１、第２のフリップアラウンド用スイッチ素子を構成するＰ型トランジスタが、前記第２のＮ型ウェルにおいて前記第１の方向に沿って配置されてもよい。

このようにすれば、これらのトランジスタの対称性の高いレイアウト配置が可能になり、寄生容量の容量値差を軽減して、回路特性の向上等を図れる。

また本発明は、上記のいずれかに記載のサンプルホールド回路を含む集積回路装置に関係する。

また本発明は、上記に記載の集積回路装置を含む電気光学装置に関係する。

また本発明は、上記に記載の電気光学装置を含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．サンプルホールド回路
まず本実施形態のサンプルホールド回路の構成について説明する。本実施形態のサンプルホールド回路は、例えば、サンプリング期間において、入力信号のサンプリングを行い、ホールド期間において、サンプリングされた信号をホールドする回路である。このサンプルホールド回路としては、いわゆるフリップアラウンド型のサンプルホールド回路を用いることができる。ここでフリップアラウンド型のサンプルホールド回路は、例えば、サンプリング期間において、入力電圧（入力信号）に応じた電荷をサンプリング用キャパシタにサンプリングし、ホールド期間において、このサンプリング用キャパシタのフリップアラウンド動作を行って、蓄積された電荷に対応する電圧をその出力ノードに出力する回路である。このフリップアラウンド型のサンプルホールド回路は、例えば後述するデータ線駆動回路の階調生成アンプや駆動アンプなどとして用いることができる。

図１（Ａ）、図１（Ｂ）を用いてフリップアラウンド型のサンプルホールド回路について更に詳細に説明する。

図１（Ａ）、図１（Ｂ）において、サンプルホールド回路は、演算増幅器ＯＰ１と、サンプリング用キャパシタＣＳを含む。サンプリング用キャパシタＣＳは、演算増幅器ＯＰ１の反転入力端子（広義には第１の入力端子）のノードであるサミングノードＮＥＧ（ネガティブノード、基準ノード）と、サンプルホールド回路の入力ノードＮＩとの間に設けられる。そして図１（Ａ）に示すようにキャパシタＣＳには、サンプリング期間において入力ノードＮＩの入力電圧ＶＩに応じた電荷が蓄積される。

なお図１（Ａ）に示すようにサンプリング期間では演算増幅器ＯＰ１の出力がＯＰ１の反転入力端子のノードＮＥＧに帰還される。また、演算増幅器ＯＰ１の非反転入力端子（広義には第２の入力端子）には、アナログ基準電源電圧であるＡＧＮＤが供給される。従って演算増幅器ＯＰ１のイマジナリーショート機能により、キャパシタＣＳの一端が接続されるノードＮＥＧは、ＡＧＮＤに設定される。これによりキャパシタＣＳには、入力電圧ＶＩに応じた電荷が蓄積されるようになる。

ここでＡＧＮＤは、演算増幅器ＯＰ１の高電位側電源電圧ＶＤＤＨＳと低電位側電源電圧ＶＳＳの間（中間）の電圧に設定（調整）される。具体的には、例えばＡＧＮＤ＝ＶＳＳ＋（ＶＤＤＨＳ＋ＶＳＳ）／ＭＬに設定される。そしてＶＳＳ＝０Ｖ、ＭＬ＝２とすると、ＡＧＮＤ＝（ＶＤＤＨＳ＋ＶＳＳ）／２になる。なお、係数ＭＬは必ずしもＭＬ＝２である必要はなく、表示特性等に応じて適宜調整することができ、少なくともＭＬ＞１であればよい。

また電源電圧ＶＤＤＨＳは、例えば演算増幅器ＯＰ１が有する高電位側のＰ型トランジスタのソースに供給される電圧であり、電源電圧ＶＳＳは、低電位側のＮ型トランジスタのソースに供給される電圧である。演算増幅器ＯＰ１はこれらのＶＤＤＨＳ、ＶＳＳを動作電源電圧として動作する。

図１（Ｂ）に示すようにホールド期間においては、サンプルホールド回路は、サンプリング期間においてサンプリング用キャパシタＣＳに蓄積された電荷に応じた出力電圧ＶＱを、その出力ノードＮＱに出力する。具体的には、その一端にノードＮＥＧが接続されるキャパシタＣＳの他端を、演算増幅器ＯＰ１の出力端子に接続するフリップアラウンド動作を行うことで、ＣＳに蓄積された電荷に応じた出力電圧ＶＱを出力する。

以上のようなフリップアラウンド型のサンプルホールド回路を用いれば、後に詳述するように、いわゆるオフセットフリーを実現できる。従って、例えば本実施形態のサンプルホールド回路をデータ線駆動回路に適用した場合には、データ線間での出力電圧のバラツキを最小限に抑えることができる。これにより、バラツキの少ない高精度の電圧をデータ線に供給でき、表示品質を向上できる。また、Ｄ／Ａ変換回路によりデータ線を直接駆動するＤＡＣ駆動が不要になるため、高速駆動や制御の簡素化を実現できる。

図２（Ａ）に本実施形態のサンプルホールド回路の詳細な構成例を示す。このサンプルホールド回路は、演算増幅器ＯＰ１と、サンプリング用スイッチ素子ＳＳと、サンプリング用キャパシタＣＳと、帰還用スイッチ素子ＳＦと、フリップアラウンド用スイッチ素子ＳＡを含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの変形実施も可能である。またスイッチ素子ＳＳ、ＳＡ、ＳＦは、例えばトランスファーゲートなどのＣＭＯＳトランジスタにより構成できる。

演算増幅器ＯＰ１の非反転入力端子（第２の入力端子）には、アナログ基準電源電圧ＡＧＮＤが設定される。

サンプリング用スイッチ素子ＳＳは、サンプルホールド回路の入力ノードＮＩと、接続ノードＮＳとの間に設けられる。サンプリング用キャパシタＣＳは、接続ノードＮＳとサミングノードＮＥＧとの間に設けられる。帰還用スイッチ素子ＳＦは、演算増幅器ＯＰ１の出力端子とサミングノードＮＥＧとの間に設けられる。フリップアラウンド用スイッチ素子ＳＡは、接続ノードＮＳと、演算増幅器ＯＰ１の出力端子との間に設けられる。

そしてサンプリング期間においては、サンプリング用スイッチ素子ＳＳ及び帰還用スイッチ素子ＳＦがオンになると共に、フリップアラウンド用スイッチ素子ＳＡがオフになる。これにより、図１（Ａ）で説明したフリップアラウンド型サンプルホールド回路のサンプリング動作を実現できる。

一方、ホールド期間においては、サンプリング用スイッチ素子ＳＳ及び帰還用スイッチ素子ＳＦがオフになると共に、フリップアラウンド用スイッチ素子ＳＡがオンになる。これにより、図１（Ｂ）で説明したフリップアラウンド型サンプルホールド回路のホールド動作を実現できる。

図２（Ｂ）に演算増幅器ＯＰ１の詳細な構成例を示す。この演算増幅器ＯＰ１は、差動部ＤＩＦ（差動段）と出力部ＱＱ（出力段）を含む。なお演算増幅器ＯＰ１は図２（Ｂ）の構成に限定されない。例えば図２（Ｂ）のようなＡ級動作の増幅器には限定されず、ＡＢ級動作の増幅器であってもよいし、例えばサンプリング期間においてはＡ級動作を行い、ホールド期間においてはＡＢ級動作を行う増幅器であってもよい。

演算増幅器ＯＰ１の差動部ＤＩＦは、カレントミラー回路を構成するＰ型（広義には第１導電型）のトランジスタＴＢ１、ＴＢ２と、差動対トランジスタを構成するＮ型（広義には第２導電側）のトランジスタＴＢ３、ＴＢ４と、電流源となるＮ型のトランジスタＴＢ５を含む。ここでトランジスタＴＢ１、ＴＢ２のゲートは、ノードＮＢ２に共通接続される。反転入力端子側のトランジスタＴＢ３のゲートには、サミングノードＮＥＧが接続され、非反転入力端子側のトランジスタＴＢ４のゲートには、アナログ基準電源電圧ＡＧＮＤが供給される。トランジスタＴＢ５のゲートには、図示しないバイアス回路からのバイアス信号ＢＳ１（バイアス電圧）が供給される。

演算増幅器ＯＰ１の出力部ＱＱは、直列接続されるＰ型のトランジスタＴＢ６とＮ型トランジスタＴＢ７を含む。駆動トランジスタとなるトランジスタＴＢ６のゲートには、差動部ＤＩＦの出力ノードＮＢ３が接続される。電流源となるトランジスタＴＢ７のゲートには、図示しないバイアス回路からのバイアス信号ＢＳ２（バイアス電圧）が供給される。

２．サンプルホールド回路のレイアウト配置
次に本実施形態のサンプルホールド回路のレイアウト配置について説明する。

まず図３に、本実施形態のサンプルホールド回路の更に詳細な構成例を示す。図３に示すようにサンプリング用スイッチ素子ＳＳは、サンプリング用のＰ型のトランジスタＴＳＰとサンプリング用のＮ型のトランジスタＴＳＮとからなるトランスファーゲートにより構成される。フリップアラウンド用スイッチ素子ＳＡは、フリップアラウンド用のＰ型のトランジスタＴＡＰとフリップアラウンド用のＮ型のトランジスタＴＡＮとからなるトランスファーゲートにより構成される。帰還用スイッチ素子ＳＦは、帰還用のＰ型のトランジスタＴＦＰと帰還用のＮ型のトランジスタＴＦＮとからなるトランスファーゲートにより構成される。

図３に示すように、サンプリング用のＰ型トランジスタＴＳＰのゲート、Ｎ型トランジスタＴＳＮのゲートと、接続ノードＮＳとの間には、各々、寄生容量（ゲート・ドレイン間容量）ＣＰ１、ＣＰ２が存在する。またフリップアラウンド用のＰ型トランジスタＴＡＰのゲート、Ｎ型トランジスタＴＡＮのゲートと、接続ノードＮＳとの間には、各々、寄生容量ＣＰ３、ＣＰ４が存在する。また帰還用のＰ型トランジスタＴＦＰのゲート、Ｎ型トランジスタＴＦＮのゲートと、サミングノードＮＥＧとの間には、各々、寄生容量ＣＰ５、ＣＰ６が存在する。

例えばサンプリング用のＰ型のトランジスタＴＳＰのゲートには、負論理のサンプリング用制御信号が入力され、Ｎ型のトランジスタＴＳＮのゲートには、正論理のサンプリング用制御信号が入力される。従って、ＣＰ１とＣＰ２の間に寄生容量値差ＣＰ１−ＣＰ２が存在すると、サンプリング用制御信号の電圧レベルが変化した時に、クロックフィードスルー等を原因として、蓄積電荷の誤差（アンバランス）が生じ、正しいサンプルホールド動作を実現できなくなる。ＣＰ３とＣＰ４の間に寄生容量値差ＣＰ３−ＣＰ４が存在したり、ＣＰ５とＣＰ６の間に寄生容量値差ＣＰ５−ＣＰ６が存在する場合も同様である。従って、これらの寄生容量値差を所定値よりも小さくなるように、トランジスタＴＳＰ、ＴＳＮ、ＴＡＰ、ＴＡＮ等のレイアウト配置を行うことが望ましい。また出力ノードＮＱとサミングノードＮＥＧの間の寄生容量ＣＰ７の容量値が大きい場合にも、正しいサンプルホールド動作を実現できなくなるおそれがある。従って、この寄生容量値を所定値よりも小さくするようにレイアウト配置を行うことが望ましい。

そこで本実施形態では以下に説明するようなレイアウト配置手法を採用している。具体的には図４の集積回路装置の断面図において、図２（Ｂ）の演算増幅器ＯＰ１を構成するＮ型トランジスタＴＢ３、ＴＢ４、ＴＢ５、ＴＢ７は、第１のＰ型ウェルＰＷＬ１に形成される。また演算増幅器ＯＰ１を構成するＰ型トランジスタＴＢ１、ＴＢ２、ＴＢ６は、第１のＮ型ウェルＮＷＬ１に形成される。

またサンプリング用スイッチ素子ＳＳ及びフリップアラウンド用スイッチ素子ＳＡを構成するＮ型トランジスタＴＳＮ、ＴＡＮは、第２のＰ型ウェルＰＷＬ２に形成される。この第２のＰ型ウェルＰＷＬ２は、例えば第１のＰ型ウェルＰＷＬ１と分離されて形成されたウェルである。

またサンプリング用スイッチ素子ＳＳ及びフリップアラウンド用スイッチ素子ＳＡを構成するＰ型トランジスタＴＳＰ、ＴＡＰは、第２のＮ型ウェルＮＷＬ２に形成される。この第２のＮ型ウェルＮＷＬ２は、例えば第１のＮ型ウェルＮＷＬ１と分離されて形成されたウェルである。

具体的には図４に示すように、シリコン基板に高濃度のＮ型ウェルＤＮＷＬが形成される。そしてこのＮ型ウェルＤＮＷＬ上に、Ｐ型ウェルＰＷＬ１、Ｎ型ウェルＮＷＬ１、Ｐ型ウェルＰＷＬ２、Ｎ型ウェルＮＷＬ２が形成される。例えばＤ２方向に沿って、Ｐ型ウェルＰＷＬ１、Ｎ型ウェルＮＷＬ１、Ｐ型ウェルＰＷＬ２、Ｎ型ウェルＮＷＬ２が配置される。即ちＰ型ウェルＰＷＬ１のＤ２方向にＮ型ウェルＮＷＬ１が形成され、ＮＷＬ１のＤ２方向にＰ型ウェルＰＷＬ２が形成され、ＰＷＬ２のＤ２方向にＮ型ウェルＮＷＬ２が形成される。なおＰ型ウェルＰＷＬ１、ＰＷＬ２は、図示しないＰ＋の不純物層を介して低電位側電源電圧に設定され、Ｎ型ウェルＮＷＬ１、ＮＷＬ２は、図示しないＮ＋の不純物層を介して高電位側電源電圧に設定される。

図５に本実施形態のサンプルホールド回路の平面レイアウト配置例を示す。図５では、第１の方向Ｄ１に直交する方向が第２の方向Ｄ２になっており、第１の方向Ｄ１の反対方向が第３の方向Ｄ３になっており、第２の方向Ｄ２の反対方向が第４の方向Ｄ４になっている。なお本実施形態のレイアウト配置は図５の配置に限定されず、種々の変形実施が可能である。

図５に示すように演算増幅器ＯＰ１は演算増幅器領域ＯＰＲに形成され、サンプリング用スイッチ素子ＳＳ、フリップアラウンド用スイッチング素子ＳＡは、スイッチ素子領域ＳＷＲに形成される。そしてスイッチ素子領域ＳＷＲは演算増幅器領域ＯＰＲのＤ２方向に形成される。またサンプリング用スイッチ素子ＳＳとフリップアラウンド用スイッチ素子ＳＡは、スイッチ素子領域ＳＷＲにおいてＤ１方向に沿って配置される。

ここで、スイッチ素子ＳＳとＳＡは対称なレイアウト配置になっている。具体的には、スイッチ素子ＳＳとＳＡの真ん中を通るＤ２方向に沿った中心線を対称軸として、スイッチ素子ＳＳとＳＡとが線対称（ほぼ線対称の場合を含む）に配置される。同様にスイッチ素子ＳＳとＳＡの真ん中を通るＤ１方向に沿った中心線を対称軸として、スイッチ素子ＳＳとＳＡとが線対称に配置される。そして図５のＨ１に示すように、サミングノードＮＥＧのラインであるサミングノードラインＬＮＥＧが、これらのスイッチ素子ＳＳとＳＡを避けるようにＤ２方向に沿って配線される。

図５に示すように演算増幅器領域ＯＰＲには、図２（Ｂ）の演算増幅器ＯＰ１のＰ型のトランジスタＴＢ６、ＴＢ１、ＴＢ２がＤ１方向に沿って配置される。またＮ型のトランジスタＴＢ７、ＴＢ３、ＴＢ４が、Ｐ型のトランジスタＴＢ６、ＴＢ１、ＴＢ２のＤ４方向においてＤ１方向に沿って配置され、トランジスタＴＢ５が、ＴＢ７、ＴＢ３、ＴＢ４のＤ４方向に配置される。

そして図５では、演算増幅器ＯＰ１を構成するＮ型トランジスタＴＢ３、ＴＢ４、ＴＢ５、ＴＢ７は、第１のＰ型ウェルＰＷＬ１に形成され、演算増幅器ＯＰ１を構成するＰ型トランジスタＴＢ１、ＴＢ２、ＴＢ６は、第１のＮ型ウェルＮＷＬ１に形成される。なお帰還用スイッチ素子ＳＦを構成するＰ型のトランジスタＴＦＰとＮ型のトランジスタＴＦＮも、演算増幅器領域ＯＰＲに配置される。具体的には、トランジスタＴＦＰ、ＴＦＮは、演算増幅器ＯＰ１を構成するトランジスタＴＢ１〜ＴＢ７のＤ３方向に配置される。

トランジスタＴＢ３のゲートノードであるサミングノードＮＥＧは、Ｈ２に示すように、Ｄ１方向に沿った金属層（広義には導電層）の引き出しラインＬＤＲにより引き出される。そして、Ｈ３に示すように、コンタクト（ビアコンタクト）等を介して、引き出しラインＬＤＲの金属層（例えば第１又は第２の金属層Ｍ１、Ｍ２）よりも上層の金属層（例えば第４の金属層Ｍ４）であるサミングノードラインＬＮＥＧに電気的に接続される。そしてこのサミングノードラインＬＮＥＧが、図５のＨ１に示すように、スイッチ素子領域ＳＷＲにおいてスイッチ素子ＳＳ、ＳＡを避けるようにＤ２方向に沿って配線される。

また図５のＨ４では、演算増幅器ＯＰ１の出力ノードＮＱのラインと、サミングノードラインＬＮＥＧとが交差する。そして図３において、出力ノードＮＱとサミングノードＮＥＧとの間の寄生容量ＣＰ７の容量値はなるべく小さいことが望ましい。このため図５のＨ４では、サミングノードラインＬＮＥＧの下層にシールドパターンＳＬＤ１（シールド線）が形成される。このシールドパターンＳＬＤ１は、サミングノードラインＬＮＥＧを形成する第４の金属層Ｍ４よりも下層の例えば第３の金属層Ｍ３で形成される。このようなシールドパターンＳＬＤ１を設けることで、図３の寄生容量ＣＰ７の容量値を最小限に抑えることができる。

また図５において、スイッチ素子領域ＳＷＲには、サンプリング用スイッチ素子ＳＳを構成するサンプリング用のＰ型トランジスタＴＳＰ、Ｎ型トランジスタＴＳＮと、フリップアラウンド用スイッチ素子ＳＡを構成するフリップアラウンド用のＰ型トランジスタＴＡＰ、Ｎ型トランジスタＴＡＮが配置される。例えばトランジスタＴＳＮのＤ２方向にトランジスタＴＳＰが配置され、トランジスタＴＡＮのＤ２方向にトランジスタＴＡＰが配置される。またトランジスタＴＳＰとＴＡＰはＤ１方向に沿って配置され、トランジスタＴＳＮとＴＡＮもＤ１方向に沿って配置される。このように図５では、スイッチ素子を構成するトランジスタＴＳＰ、ＴＳＮ、ＴＡＰ、ＴＡＮが対称なレイアウト配置になっている。

そして図５では、サンプリング用スイッチ素子ＳＳ及びフリップアラウンド用スイッチ素子ＳＡを構成するＮ型のトランジスタＴＳＮ、ＴＡＮは、第２のＰ型ウェルＰＷＬ２に配置される。一方、サンプリング用スイッチ素子ＳＳ及びフリップアラウンド用スイッチ素子ＳＡを構成するＰ型のトランジスタＴＳＰ、ＴＡＰは、第２のＮ型ウェルＮＷＬ２に配置される。即ち、スイッチ素子を構成するトランジスタが、演算増幅器の配置領域とはウェルにより分離された領域に配置される。

なお図５のＨ５に示すように、スイッチ素子領域ＳＷＲ（Ｐ型ウェルＰＷＬ２及びＮ型ウェルＮＷＬ２）では、サミングノードラインＬＮＥＧの下層にシールドパターンＳＬＤ２（シールド線）が形成されている。このシールドパターンＳＬＤ２は、サミングノードラインＬＮＥＧを形成する第４の金属層Ｍ４よりも下層の例えば第３の金属層Ｍ３で形成される。このようなシールドパターンＳＬＤ２を設けることで、例えば後述するゲート制御ライン等とサミングノードＬＮＥＧとの間に形成される寄生容量の容量値を最小限に抑えることができ、回路特性の悪化を防止できる。

図５の本実施形態のレイアウト配置によれば、演算増幅器ＯＰ１を構成するトランジスタと、サンプリング用、フリップアラウンド用のスイッチ素子ＳＳ、ＳＡを構成するトランジスタとが、別のウェルに形成される。従って、これらのトランジスタを同じウェルに形成する場合に比べて、レイアウトの自由度が格段に高まり、スイッチ素子ＳＳ、ＳＡを構成するトランジスタの対称性の高いレイアウト配置が可能になる。

例えば本実施形態の比較例の手法として、演算増幅器領域ＯＰＲに、スイッチ素子ＳＳ、ＳＡを構成するトランジスタを配置する手法が考えられる。しかしながら、この比較例の手法によると、演算増幅器ＯＰ１のトランジスタやその配線が原因となって、スイッチ素子ＳＳ、ＳＡを構成するトランジスタのレイアウト配置の自由度が制限されてしまう。このため、これらのトランジスタの対称性の高いレイアウト配置を実現できない。

この点、図５のレイアウト配置では、演算増幅器ＯＰ１のトランジスタやその配線に制限されることなく、スイッチ素子ＳＳ、ＳＡを構成するトランジスタを自由に配置できるため、対称性の高いレイアウト配置が可能になる。そして、このようにレイアウト配置の対称性が高まると、図３の寄生容量ＣＰ１、ＣＰ２のアンバランスや、寄生容量ＣＰ３、ＣＰ４のアンバランスを低減できる。従って、寄生容量値差ＣＰ１−ＣＰ２や、寄生容量値差ＣＰ３−ＣＰ４を最小限にするレイアウトが可能になる。この結果、これらの容量値差に起因する蓄積電荷の誤差を最小限に抑えることができ、上述の比較例の手法に比べて回路特性を格段に向上できる。

３．キャパシタのレイアウト配置
次にキャパシタのレイアウト配置例について説明する。図６の集積回路装置の断面図や図７の平面図において、図３のサンプリング用キャパシタＣＳは、第３のＰ型ウェルＰＷＬ３に形成される。この第３のＰ型ウェルＰＷＬ３は、第１のＰ型ウェルＰＷＬ１及び第２のＰ型ウェルＰＷＬ２と分離されて形成されたウェルである。具体的には、第２のＰ型ウェルＰＷＬ２及び第２のＮ型ウェルＮＷＬ２は、第１のＰ型ウェルＰＷＬ１及び第１のＮ型ウェルＮＷＬ１と、第３のＰ型ウェルＰＷＬ３との間に配置される。このように配置することで、サンプルホールド回路の例えばＤ２方向での幅を縮小できる。

図６の断面構造に示すように、サンプリング用キャパシタＣＳ（或いは後述する補助キャパシタ、位相補償用キャパシタ）は、トランジスタのゲート容量を利用して形成される。

具体的には、シリコン基板に高濃度のＮ型ウェルＤＮＷＬが形成され、このＮ型ウェルＤＮＷＬ上に、Ｐ型ウェルＰＷＬ３が形成される。そしてＰ型ウェルＰＷＬ３には、Ｐ＋の不純物層を介して低電位側電源電圧が供給される。

またＰ型ウェルＰＷＬ３上には、Ｎ＋のクロスアンダ不純物層であるＮＣＵが形成される。またＮＣＵの上方にはトランジスタのゲートであるポリシリコン層が形成される。そしてこのポリシリコン層がキャパシタの上側電極になり、ＮＣＵの不純物層が下側電極になる。このようにＮＣＵを利用したキャパシタ構造にすれば、少ないレイアウト面積で大きな容量値を得ることが可能になる。

そして図６に示すように、サミングノードラインＬＮＥＧは、キャパシタのＮ＋の不純物層（ＮＣＵ）に電気的に接続される。即ちサンプリング用キャパシタＣＳの一端側の電極を形成する不純物層（拡散層）にサミングノードラインＬＮＥＧは電気的に接続される。また図６、図７に示すように、接続ノードＮＳのラインである接続ノードラインＬＮＳは、キャパシタＣＳの他端側の電極であるポリシリコン層に電気的に接続される。

このように、ラインＬＮＥＧを、上側電極であるポリシリコン層ではなく、下側電極である不純物層に接続する理由は以下の通りである。

即ちラインＬＮＥＧの電位は、演算増幅器ＯＰ１のイマジナリーショート機能によりＡＧＮの電位に固定されるが、ラインＬＮＳの電位は、ＡＧＮＤを中心にして上下に大きくスイングする。従って、不純物領域にラインＬＮＳを接続すると、キャパシタ特性に問題が生じる可能性がある。

またラインＬＮＥＧを上側電極であるポリシリコン層に接続すると、ポリシリコン層の上層の金属配線との間の寄生容量が大きくなる。これに対して不純物層は、その上方にポリシリコン層が形成されるため、ラインＬＮＥＧを不純物層に接続すれば、上層の金属配線層との間の寄生容量を低減できる。

またラインＬＮＥＧの電位変動は極力抑える必要があるが、ポリシリコン層の電位の方が不純物層の電位に比べて、変動のバラツキが生じ易い。

またラインＬＮＥＧをポリシリコン層に接続すると、設計のターゲット値となる容量値に、不純物層である拡散領域の容量が付加されてしまい、容量値のバラツキが大きくなってしまう。

図６、図７では、ラインＬＮＥＧを不純物層側に接続しているため、上述のような問題点を解決できる。

図７に示すように、サミングノードラインＬＮＥＧは、スイッチ素子領域ＳＷＲの第２のＰ型ウェルＰＷＬ２及び第２のＮ型ウェルＮＷＬ２上をＤ２方向に沿って配線される。そしてサミングノードラインＬＮＥＧは、第３のＰ型ウェルＰＷＬ３に形成されるサンプリング用キャパシタＣＳの一端に接続される。具体的には図６で説明したように、サミングノードラインＬＮＥＧは、サンプリング用キャパシタＣＳの一端の電極を形成するＮ＋の不純物層に電気的に接続される。

一方、接続ノードラインＬＮＳは、このサンプリング用キャパシタＣＳの他端に接続される。具体的には図６で説明したように、接続ノードラインＬＮＳは、サンプリング用キャパシタＣＳの他端の電極を構成するポリシリコン層に電気的に接続される。そして、スイッチ素子ＳＳ、ＳＡを構成するトランジスタＴＳＰ、ＴＳＮ、ＴＡＰ、ＴＡＮのドレインは、この接続ノードラインＬＮＳに電気的に接続される。

図７のようにサミングノードラインＬＮＥＧを配線すれば、演算増幅器ＯＰ１やスイッチ素子ＳＳ、ＳＡを構成するトランジスタの形成領域とは分離された領域に形成されたサンプリング用キャパシタＣＳの一端に、サミングノードラインＬＮＥＧを接続できる。従って、サンプリング用キャパシタＣＳを、分離したＰ型ウェルＰＷＬ３に形成することが可能になり、適正なキャパシタ特性を得ることが可能になる。

そして、このようにサミングノードラインＬＮＥＧを、スイッチ素子領域ＳＷＲ（Ｐ型ウェルＰＷＬ２、Ｎ型ウェルＮＷＬ２）上に配線したとしても、前述のようにサミングノードラインＬＮＥＧの下層にはシールドパターンＳＬＤ２が形成されている。このため、スイッチ素子領域の配線等との間の寄生容量も最小限に抑えることができ、回路特性の悪化を防止できる。

４．スイッチ素子のレイアウト配置
次にスイッチ素子の詳細なレイアウト配置例について図８を用いて説明する。図８において、サンプリング用スイッチ素子ＳＳは、サンプリング用のＰ型トランジスタＴＳＰとＮ型トランジスタＴＳＮにより構成され。フリップアラウンド用スイッチ素子ＳＡは、フリップアラウンド用のＰ型トランジスタＴＡＰとＮ型トランジスタＴＡＮにより構成される。そしてサンプリング用のＰ型トランジスタＴＳＰとフリップアラウンド用のＰ型トランジスタＴＡＰとが、Ｄ１方向に沿って配置される。またサンプリング用のＮ型トランジスタＴＳＮとフリップアラウンド用のＮ型トランジスタＴＡＮとが、Ｄ１方向に沿って配置される。

そして図８のＪ１に示すように、サンプリング用のＰ型トランジスタＴＳＰのドレインと、フリップアラウンド用のＰ型トランジスタＴＡＰのドレインとが、共通の不純物領域（拡散領域）により形成される。即ちこれらのトランジスタＴＳＰ、ＴＡＰのドレインが共通になり、共通のドレインがＰ＋の不純物領域により形成される。

また図８のＪ２に示すように、サンプリング用のＮ型トランジスタＴＳＮのドレインと、フリップアラウンド用のＮ型トランジスタＴＡＮのドレインとが、共通の不純物領域（拡散領域）により形成される。即ちこれらのトランジスタＴＳＮ、ＴＡＮのドレインが共通になり、共通のドレインがＮ＋の不純物領域により形成される。

このようにドレインを共通にすれば、例えば図５、図７のようにドレインを共通にしない手法に比べて、トランジスタＴＳＰ、ＴＳＮ、ＴＡＰ、ＴＡＮの対称性の高いレイアウト配置を実現できる。そして、このように対称性の高いレイアウト配置にすれば、図３の寄生容量値差ＣＰ１−ＣＰ２やＣＰ３−ＣＰ４を更に小さくすることができ、回路特性を向上できる。

また図８ではＪ３に示すように、サンプリング用のＰ側のゲート制御ラインＬＧＳＰと、フリップアラウンド用のＰ側のゲート制御ラインＬＧＡＰとが、サンプリング用のＰ型トランジスタＴＳＰ及びフリップアラウンド用のＰ型トランジスタＴＡＰのＤ２方向においてＤ１方向に沿って配線される。

ここでゲート制御ラインＬＧＳＰは、Ｐ型のトランジスタＴＳＰのゲートに電気的に接続される。そして、ゲート制御ラインＬＧＳＰにより供給されるサンプリング用制御信号（負論理）に基づいて、トランジスタＴＳＰのオン・オフが制御される。

またゲート制御ラインＬＧＡＰは、Ｐ型のトランジスタＴＡＰのゲートに電気的に接続される。そして、ゲート制御ラインＬＧＡＰにより供給されるフリップアラウンド用制御信号（負論理）に基づいて、トランジスタＴＡＰのオン・オフが制御される。

また図８ではＪ４に示すように、サンプリング用のＮ側のゲート制御ラインＬＧＳＮと、フリップアラウンド用のＮ側のゲート制御ラインＬＧＡＮとが、サンプリング用のＮ型トランジスタＴＳＮ及びフリップアラウンド用のＮ型トランジスタＴＡＮのＤ４方向においてＤ１方向に沿って配線される。

ここでゲート制御ラインＬＧＳＮは、Ｎ型のトランジスタＴＳＮのゲートに電気的に接続される。そして、ゲート制御ラインＬＧＳＮにより供給されるサンプリング用制御信号（正論理）に基づいて、トランジスタＴＳＮのオン・オフが制御される。

またゲート制御ラインＬＧＡＮは、Ｎ型のトランジスタＴＡＮのゲートに電気的に接続される。そして、ゲート制御ラインＬＧＡＮにより供給されるフリップアラウンド用制御信号（正論理）に基づいて、トランジスタＴＡＮのオン・オフが制御される。

図８のＪ３、Ｊ４に示すようにゲート制御ラインＬＧＡＰ、ＬＧＳＰ、ＬＧＳＮ、ＬＧＡＮを配線すれば、ゲート制御ラインの配線レイアウトについても、高い対称性を維持できる。即ち、スイッチ素子ＳＳ、ＳＡについてのＤ２方向に沿った中心線を対称軸とした、線対称な配線レイアウトが可能になる。またＤ１方向に沿った中心線を対称軸とした線対称な配線レイアウトも可能になる。

例えば図３のＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４には、トランジスタのゲート・ドレイン間の寄生容量のみならず、トランジスタのゲートとゲート制御ラインとの間の寄生容量も含まれる。従って、ゲート制御ラインの配線レイアウトが非対称であると、寄生容量にもアンバランスが発生し、寄生容量値差ＣＰ１−ＣＰ２やＣＰ３−ＣＰ４を小さくできない。

この点、図８では、対称性の高いゲート制御ラインＬＧＡＰ、ＬＧＳＰ、ＬＧＳＮ、ＬＧＡＮのレイアウト配線を実現している。従って、寄生容量のアンバランスが低減され、寄生容量値差ＣＰ１−ＣＰ２やＣＰ３−ＣＰ４を最小限に抑えることができ、回路特性を向上できる。

また図８ではＪ５に示すように、ドレイン接続ラインＬＤがＤ２方向に沿って配線されている。このドレイン接続ラインＬＤは、サンプリング用のＰ型トランジスタＴＳＰのドレイン及びフリップアラウンド用のＰ型トランジスタＴＡＰのドレインと、サンプリング用のＮ型トランジスタＴＳＮのドレイン及びフリップアラウンド用のＮ型トランジスタＴＡＮのドレインとを接続するラインである。即ちトランジスタＴＳＰとＴＡＰの共通のドレインと、トランジスタＴＳＮとＴＡＮの共通のドレインとを接続するラインである。

そして図８のＪ５では、このドレイン接続ラインＬＤが、サンプリング用のゲート制御ラインＬＧＳＰ及びフリップアラウンド用のゲート制御ラインＬＧＡＰと、サンプリング用のゲート制御ラインＬＧＳＮ及びフリップアラウンド用のゲート制御ラインＬＧＡＮとの間の領域において、Ｄ２方向に沿って配線される。即ちゲート制御ラインＬＧＡＰ、ＬＧＳＰ、ＬＧＳＮ、ＬＧＡＮと重ならない領域において、ドレイン接続ラインＬＤがＤ２方向に沿って配線されて、トランジスタＴＳＰとＴＡＰの共通のドレインと、トランジスタＴＳＮとＴＡＮの共通のドレインとを接続している。このドレイン接続ラインＬＤは、図７で説明したように、接続ノードラインＬＮＳを介してサンプリング用キャパシタＣＳの他端に電気的に接続される。

このようにすれば、ゲート制御ラインＬＧＡＰ、ＬＧＳＰとゲート制御ラインＬＧＳＮ、ＬＧＡＮの真ん中付近に、ドレイン接続ラインＬＤを配線できる。従って、ゲート制御ラインＬＧＳＰとドレイン接続ラインＬＤとの間の寄生容量と、ゲート制御ラインＬＧＳＮとドレイン接続ラインＬＤとの間の寄生容量をほぼ等しくすることができ、図３の寄生容量値差ＣＰ１−ＣＰ２を小さくできる。同様に、ゲート制御ラインＬＧＡＰとドレイン接続ラインＬＤとの間の寄生容量と、ゲート制御ラインＬＧＡＮとドレイン接続ラインＬＤとの間の寄生容量をほぼ等しくすることができ、図３の寄生容量値差ＣＰ３−ＣＰ４を小さくできる。これにより、回路特性を向上できる。

更に図８のＪ３、Ｊ４、Ｊ５では、ゲート制御ラインＬＧＡＰ、ＬＧＳＰ、ＬＧＳＮ、ＬＧＡＮと、ドレイン接続ラインＬＤは、異なる層の金属層で形成される。具体的には、ゲート制御ラインＬＧＡＰ、ＬＧＳＰ、ＬＧＳＮ、ＬＧＡＮは例えば第２の金属層Ｍ２により形成され、ドレン接続ラインＬＤは例えば第１の金属層Ｍ１により形成される。このように異なる層の金属層で形成すれば、ゲート制御ラインＬＧＡＰ、ＬＧＳＰ、ＬＧＳＮ、ＬＧＡＮとドレイン接続ラインＬＤとの間の寄生容量の絶対値を小さくできるため、寄生容量値差ＣＰ１−ＣＰ２、ＣＰ３−ＣＰ４を更に小さくすることが可能になり、回路特性を更に向上できる。

また図８ではＪ６に示すように、フリップアラウンド用のＰ型トランジスタＴＡＰのソースとＮ型トランジスタＴＡＮのソースとを接続するソース接続ラインＬＳが配線されている。そしてＪ７に示すように、このソース接続ラインＬＳとドレイン接続ラインＬＤとの間に、シールドパターンＳＬＤ３（シールド線）が形成されている。このシールドパターンＳＬＤ３は、例えば第３の金属層Ｍ３で形成される。

即ちソース接続ラインＬＳは、演算増幅器ＯＰ１の出力ノードＮＱのラインである出力ノードラインＬＮＱに電気的に接続される。そして、演算増幅器ＯＰ１の出力ノードＮＱ（ＬＮＱ）の電圧が変化した時に、この電圧変化の影響が、ドレイン接続ノードＬＤ（ＬＮＳ）に及ぶと、ドレイン接続ノードＬＤの電位が変化してしまい、回路特性が悪化するおそれがある。

この点、図８のＪ７に示すようなシールドパターンＳＬＤ３を設ければ、演算増幅器ＯＰ１の出力ノードＮＱ（ＬＮＱ）の電圧変化の影響が、ドレイン接続ノードＬＤ（ＬＮＳ）に及ぶのを防止でき、回路特性の悪化を効果的に防止できる。

５．サンプルホールド回路の第２の構成例
次に本実施形態のサンプルホールド回路の第２の構成例を説明する。この第２の構成例は、後述するような階調電圧の生成のために、サンプリング用キャパシタ、サンプリング用スイッチ素子、フリップアラウンド用スイッチ素子等が複数個設けられたサンプルホールド回路である。

例えば図９（Ａ）、図９（Ｂ）において、第２の構成例のフリップアラウンド型のサンプルホールド回路（階調生成アンプ）は、演算増幅器ＯＰ１と、第１、第２のサンプリング用キャパシタＣＳ１、ＣＳ２（複数のサンプリング用キャパシタ）を含む。

サンプリング用キャパシタＣＳ１は、サンプルホールド回路の第１の入力ノードＮＩ１と、演算増幅器の反転入力端子（サミングノードＮＥＧ、第１の接続ノード）との間に設けられる。そして図９（Ａ）に示すようにキャパシタＣＳ１には、サンプリング期間において入力ノードＮＩ１の入力電圧ＶＩ１に応じた電荷が蓄積される。

サンプリング用キャパシタＣＳ２は、サンプルホールド回路の第２の入力ノードＮＩ２と演算増幅器ＯＰ１の反転入力端子（サミングノードＮＥＧ、第２の接続ノード）との間に設けられる。そしてキャパシタＣＳ２には、サンプリング期間において入力ノードＮＩ２の入力電圧ＶＩ２に応じた電荷が蓄積される。

図９（Ｂ）に示すようにホールド期間においては、サンプルホールド回路は、サンプリング期間においてサンプリング用キャパシタＣＳ１、ＣＳ２に蓄積された電荷に応じた出力電圧ＶＱＧ（＝ＶＳ）を、その出力ノードＮＱＧに出力する。具体的には、その一端にノードＮＥＧが接続されるキャパシタＣＳ１、ＣＳ２の他端を、演算増幅器ＯＰ１の出力端子に接続するフリップアラウンド動作を行うことで、ＣＳ１、ＣＳ２に蓄積された電荷に応じた出力電圧ＶＱＧを出力する。

以上のようなフリップアラウンド型サンプルホールド回路を用いれば、いわゆるオフセットフリーを実現できる。

例えば演算増幅器ＯＰ１の反転入力端子と非反転入力端子の間に発生するオフセット電圧をＶＯＦとし、説明を簡素化するためにＡＧＮＤを仮に０Ｖとし、サンプリング期間での入力電圧をＶＩ１＝ＶＩ２＝ＶＩとし、並列接続されるキャパシタＣＳ１、ＣＳ２の並列容量値をＣＳとする。すると、サンプリング期間において蓄積される電荷Ｑは下式のように表される。

Ｑ＝（ＶＩ−ＶＯＦ）×ＣＳ （１）
一方、ホールド期間でのノードＮＥＧの電圧をＶＸとし、出力電圧をＶＱＧとすると、ホールド期間において蓄積される電荷Ｑ’は下式のように表される。

Ｑ’＝（ＶＱＧ−ＶＸ）×ＣＳ （２）
また演算増幅器ＯＰ１の増幅率をＡとすると、ＶＱＧは下式のように表される。

ＶＱＧ＝−Ａ×（ＶＸ−ＶＯＦ） （３）
すると電荷保存の法則によりＱ＝Ｑ’となるため、下式が成立する。

（ＶＩ−ＶＯＦ）×ＣＳ＝（ＶＱＧ−ＶＸ）×ＣＳ （４）
従って上式（３）、（４）により、
ＶＱＧ＝ＶＩ−ＶＯＦ＋ＶＸ＝ＶＩ−ＶＯＦ＋ＶＯＦ−ＶＱＧ／Ａ
が成立する。従って、サンプルホールド回路の出力電圧ＶＱＧは下式のように表される。

ＶＱＧ＝｛１／（１＋１／Ａ）｝×ＶＩ （５）
上式（５）から明らかなように、サンプルホールド回路の出力電圧ＶＱＧは、オフセット電圧ＶＯＦに依存せず、オフセットをキャンセルできるため、オフセットフリーを実現できる。

図１０（Ａ）、図１０（Ｂ）に第１の構成例のサンプルホールド回路（階調生成アンプ）の詳細例を示す。図１０（Ａ）、図１０（Ｂ）のサンプルホールド回路は、演算増幅器ＯＰ１と、第１、第２のサンプリング用スイッチ素子ＳＳ１、ＳＳ２と、第１、第２のサンプリング用キャパシタＣＳ１、ＣＳ２と、帰還用スイッチ素子ＳＦＧと、第１、第２のフリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２を含む。また出力用スイッチ素子ＳＱＧを含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの変形実施も可能である。またスイッチ素子ＳＳ１、ＳＳ２、ＳＡ１、ＳＡ２、ＳＦＧ、ＳＱＧは、例えばトランスファーゲートなどのＣＭＯＳトランジスタにより構成できる。

演算増幅器ＯＰ１の非反転入力端子（第２の入力端子）にはＡＧＮＤが設定される。第１のサンプリング用スイッチ素子ＳＳ１は、サンプルホールド回路の第１の入力ノードＮＩ１と第１の接続ノードＮＳ１との間に設けられる。第２のサンプリング用スイッチ素子ＳＳ２は、サンプルホールド回路の第２の入力ノードＮＩ２と第２の接続ノードＮＳ２との間に設けられる。第１のサンプリング用キャパシタＣＳ１は、第１の接続ノードＮＳ１とサミングノードＮＥＧとの間に設けられる。第２のサンプリング用キャパシタＣＳ２は、第２の接続ノードＮＳ２とサミングノードＮＥＧとの間に設けられる。

帰還用スイッチ素子ＳＦＧは、演算増幅器ＯＰ１の出力端子とＯＰ１の反転入力端子との間に設けられる。第１のフリップアラウンド用スイッチ素子ＳＡ１は、第１の接続ノードＮＳ１と演算増幅器ＯＰ１の出力端子との間に設けられる。第２のフリップアラウンド用スイッチ素子ＳＡ２は、第２の接続ノードＮＳ２と演算増幅器ＯＰ１の出力端子との間に設けられる。

そして図１０（Ａ）に示すようにサンプリング期間においては、サンプリング用スイッチ素子ＳＳ１、ＳＳ２及び帰還用スイッチ素子ＳＦＧがオンになると共に、フリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２がオフになる。

一方、図１０（Ｂ）に示すようにホールド期間においては、サンプリング用スイッチ素子ＳＳ１、ＳＳ２及び帰還用スイッチ素子ＳＦＧがオフになると共に、フリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２がオンになる。

また出力用スイッチ素子ＳＱＧは、演算増幅器ＯＰ１の出力端子とサンプルホールド回路の出力ノードＮＱＧとの間に設けられる。そして図１０（Ａ）に示すようにサンプリング期間においては、出力用スイッチ素子ＳＱＧはオフになる。これにより、サンプルホールド回路の出力がハイインピーダンス状態になり、サンプリング期間中の不確定な電圧が後段に伝達されるのを防止できる。

一方、図１０（Ｂ）に示すように、ホールド期間においては、出力用スイッチ素子ＳＱＧはオンになる。これにより、サンプリング期間において生成された階調電圧である電圧ＶＱＧを出力できる。

次に図１１を用いて、図１０（Ａ）、図１０（Ｂ）の回路動作を説明する。後述するように、ノードＮＧ１には、データ線駆動回路が有するＤ／Ａ変換回路からの第１の階調電圧ＶＧ１が入力され、ノードＮＧ２には、ＶＧ１とは電圧レベルが異なる第２の階調電圧ＶＧ２が入力される。

スイッチ回路５４のスイッチ素子ＳＷ１、ＳＷ２は、階調データＤＧに応じていずれか一方が排他的にオンになる。スイッチ素子ＳＷ３、ＳＷ４も、階調データＤＧに応じていずれか一方が排他的にオンになる。

サンプリング期間においては、サンプリング用スイッチ素子ＳＳ１、ＳＳ２、帰還用スイッチ素子ＳＦＧに入力されるスイッチ制御信号がアクティブ（Ｈレベル）になるため、スイッチ素子ＳＳ１、ＳＳ２、ＳＦＧはオンになる。一方、フリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２、出力用スイッチ素子ＳＱＧに入力されるスイッチ制御信号が非アクティブ（Ｌレベル）になるため、スイッチ素子ＳＡ１、ＳＡ２、ＳＱＧはオフになる。

ホールド期間においては、スイッチ素子ＳＳ１、ＳＳ２、ＳＦＧに入力されるスイッチ制御信号が非アクティブになるため、ＳＳ１、ＳＳ２、ＳＦＧはオフになる。一方、スイッチ素子ＳＡ１、ＳＡ２、ＳＱＧに入力されるスイッチ制御信号がアクティブになるため、ＳＡ１、ＳＡ２、ＳＱＧはオンになる。

なお図１１のＡ１、Ａ２に示すように、サンプリング用スイッチ素子ＳＳ１、ＳＳ２は、帰還用スイッチ素子ＳＦＧがオフになった後にオフになる。このようにすれば、チャージインジェクションの悪影響を最小限に抑えることができる。そしてＡ３に示すように、フリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２、出力用スイッチ素子ＳＱＧは、サンプリング用スイッチ素子ＳＳ１、ＳＳ２がオフになった後にオンになる。

例えば図１２（Ａ）に、スイッチ素子となるトランスファーゲートＴＧの例を示す。トランスファーゲートＴＧを構成するＮ型トランジスタＴＮ、Ｐ型トランジスタＴＰのゲートにはスイッチ制御信号ＣＮＮ、ＣＮＰが入力されている。そしてトランスファーゲートＴＧがオフになる時に、ゲート・ドレイン間やゲート・ソース間の寄生容量Ｃｇｄ、Ｃｇｓを原因とするクロックフィードスルーが発生する。またトランスファーゲートＴＧのオフ時に、チャネルの電荷がドレインやソースに流れ込み、チャージインジェクションが発生する。

この点、本実施形態では、図１２（Ｂ）に示すように帰還用スイッチ素子ＳＦＧがオフになった後に、図１２（Ｃ）に示すようにサンプリング用スイッチ素子ＳＳ１、ＳＳ２がオフになるため、チャージインジェクションやクロックフィードスルーによる悪影響を低減できる。

即ち図１２（Ｂ）のようにスイッチ素子ＳＳ１、ＳＳ２がオン状態の時にスイッチ素子ＳＦＧがオフになると、スイッチ素子ＳＦＧでのチャージインジェクションやクロックフィードスルーの影響は受けてしまう。しかしながら、図１２（Ｃ）に示すようにスイッチ素子ＳＳ１、ＳＳ２がオフになるタイミングでは、スイッチ素子ＳＦＧがオフになっておりノードＮＥＧがハイインピーダンス状態になっている。従って、ＳＳ１、ＳＳ２でのクロックフィードスルーやチャージインジェクションによる影響は受けないようになるため、チャージインジェクションやフィードスルーによる悪影響を低減できる。

なお図１２（Ａ）のトランスファーゲートＴＧのトランジスタＴＮ、ＴＰのゲートには、ＶＤＤＨＳ〜ＶＳＳの振幅のスイッチ制御信号ＣＮＮ、ＣＮＰが入力される。従って、トランスファーゲートＴＧのドレイン又はソースの電位がＶＳＳやＶＤＤＨＳに設定されると、Ｎ型トランジスタＴＮからの電荷量とＰ型トランジスタＴＰからの電荷量にアンバランスが生じ、チャージインジェクションによる電荷が相殺されずに残るようになる。

この点、図１２（Ｂ）のようにスイッチ素子ＳＦＧがオフになる直前では、演算増幅器ＯＰ１の非反転入力端子には、ＶＤＤＨＳとＶＳＳの中間電圧となるＡＧＮＤが設定され、演算増幅器ＯＰ１のイマジナリーショート機能により、ノードＮＥＧの電位はＡＧＮＤ＝（ＶＤＤＨＳ＋ＶＳＳ）／２に設定される。従って、スイッチ素子ＳＦＧがオフになる直前ではＳＦＧのソース及びドレインはＡＧＮＤに設定され、入力される階調電圧の依存性がないと共に、トランスファーゲートＴＧのＮ型トランジスタからの電荷量とＰ型トランジスタからの電荷量のアンバランスを低減できるため、スイッチ素子ＳＦＧがオフになることによるチャージインジェクションの悪影響を最小限に抑えることができる。

図１３（Ａ）にサンプルホールド回路の第２の構成例の変形例を示す。図１３（Ａ）では、図１０（Ａ）、図１０（Ｂ）の構成に対して、補助キャパシタＣＡＸが追加されている。

ここで補助キャパシタＣＡＸは、サミングノードＮＥＧにその一端が接続される。具体的には補助キャパシタＣＡＸは、演算増幅器ＯＰ１の反転入力端子（第１の入力端子）とアナログ基準電源電圧ＡＧＮＤとの間に設けられ、例えば補助キャパシタＣＡＸの一端はノードＮＥＧに接続され、他端はＡＧＮＤに接続される。

このような補助キャパシタＣＡＸを設ければ、演算増幅器ＯＰ１の反転入力端子の電圧変動を抑えることができ、出力電圧ＶＱＧの一層の安定化を実現できる。

具体的には図１０（Ａ）のサンプリング期間から図１０（Ｂ）のホールド期間に移行する瞬間に、ノードＮＥＧの電圧は変動する。この場合に補助キャパシタＣＡＸが設けられていないと、サンプリング期間が終了した時点でのノードＮＳ１、ＮＳ２とノードＮＱＧとの電位差の分だけノードＮＥＧの電圧が瞬間的に変動する。そして、この時のノードＮＥＧの電圧が、スイッチ素子ＳＦＧの基板電圧を超えてしまうと、キャパシタＣＳ１、ＣＳ２に蓄積されていた電荷が抜けてしまう。これを防止するために図１３（Ａ）では補助キャパシタＣＡＸを設けている。このようにすれば、ノードＮＱＧとＡＧＮＤのノードの間に、直列接続されたキャパシタＣＳ１又はＣＳ２とキャパシタＣＡＸとが設けられるようになり、ノードＮＥＧの電圧変動をＶＤＤＨＳ〜ＶＳＳの範囲に抑え、ＣＳ１、ＣＳ２の蓄積電荷が抜けてしまう事態を防止できる。

また図１３（Ａ）の変形例では、演算増幅器ＯＰ１が位相補償用キャパシタＣＣＰを内蔵している。具体的には図１３（Ｂ）に示すように、この位相補償用キャパシタＣＣＰは、演算増幅器ＯＰ１の差動部ＤＩＦの出力ノードＮＢ３と、出力部ＱＱの出力ノードＮＢ４との間に設けられる。例えば位相補償用キャパシタＣＣＰの一端はノードＮＢ３に接続され、他端はノードＮＢ４に接続される。このような位相補償用キャパシタＣＣＰを設けることで、演算増幅器ＯＰ１の発振等を防止できる。

６．サンプルホールド回路の詳細なレイアウト配置
図１４にサンプルホールド回路の更に詳細なレイアウト配置例を示す。図１４は、図１３（Ａ）、図１３（Ｂ）で説明した第２の構成例の変形例のレイアウト配置である。

図１４のＩ１に示すようにキャパシタ領域ＣＲには、図１３（Ａ）、図１３（Ｂ）で説明した補助キャパシタＣＡＸが配置される。またＩ２に示すように位相補償用キャパシタＣＣＰも配置される。

具体的にはＩ１に示すように、補助キャパシタＣＡＸは、第１、第２のサンプリング用キャパシタＣＳ１、ＣＳ２のＤ２方向に配置される。別の言い方をすれば、補助キャパシタＣＡＸと演算増幅器ＯＰ１との間に、サンプリング用キャパシタＣＳ１、ＣＳ２が配置される。

そしてＩ３に示すようにサミングノードラインＬＮＥＧは、ＣＳ１とＣＳ２のキャパシタ間領域において、演算増幅器ＯＰ１側から補助キャパシタＣＡＸ側に対してＤ２方向に沿って配線される。

また図１４では、スイッチ素子領域ＳＷＲだけではなく、このキャパシタ領域ＣＲにおいても、サミングノードラインＬＮＥＧの下層にはシールドパターンＳＬＤ３（シールド線）が形成される。このシールドパターンＳＬＤ３は、サミングノードラインＬＮＥＧを形成する第４の金属層Ｍ４よりも下層の例えば第３の金属層Ｍ３で形成される。このようなＶＳＳのシールドパターンＳＬＤ３を設けることで、その下方に形成される回路素子や配線との間の寄生容量を低減できる。具体的には、キャパシタ領域ＣＲでは、Ｄ１方向に沿って図示しない他の信号線が配線されている。このような他の信号線としては、例えばリピータ回路用の信号線がある。具体的には、例えば複数のサンプルホールド回路をＤ１方向に沿って配置した場合に、複数のサンプルホールド回路毎に、図示しないロジック回路からの制御信号のバッファリングを行うリピータ回路を設ける。そして、このリピータ回路用の信号線を、キャパシタＣＳ１、ＣＳ２、ＣＡＸ等の上に配線する。即ちこのようなリピータ回路用の信号線を、演算増幅器領域ＯＰＲに配線すると、寄生容量を原因とする演算増幅器の誤動作を防止することが難しくなる。これに対してリピータ回路用の信号線をキャパシタ上に配線すれば、適正なシールドパターンを形成することで、このような誤動作を防止できる。そして図１４に示すようなシールドパターンＳＬＤ３を形成すれば、このようなリピータ回路用の信号線等の電圧レベルの変動がサンプルホールド回路に及ぼす悪影響を低減できる。

またＩ２に示すように、位相補償用キャパシタＣＣＰは、第１、第２のサンプリング用キャパシタＣＳ１、ＣＳ２と演算増幅器ＯＰ１との間に配置される。別の言い方をすれば、演算増幅器ＯＰ１のＤ２方向の場所であって、サンプリング用キャパシタＣＳ１、ＣＳ２のＤ４方向の場所に、位相補償用キャパシタＣＣＰが配置される。

例えば、補助キャパシタＣＡＸは、電圧変動を抑えることを目的としているため、サンプリング用キャパシタＣＳ１、ＣＳ２に比べて、その容量値をそれほど精度良く形成する必要はない。

また、位相補償用キャパシタＣＣＰも、演算増幅器ＯＰ１の発振を防止するためのキャパシタであるため、サンプリング用キャパシタＣＳ１、ＣＳ２に比べて、その容量値をそれほど精度良く形成する必要はない。

このようなことを考慮して、図１４では、サンプリング用キャパシタＣＳ１、ＣＳ２が、補助キャパシタＣＡＸと位相補償用キャパシタＣＣＰとの間に配置されるようなレイアウト配置にしている。具体的にはサンプリング用キャパシタＣＳ１とＣＳ２はＤ１方向に沿って配置され、キャパシタＣＳ１、ＣＳ２のＤ２方向に補助キャパシタＣＡＸが配置され、ＣＳ１、ＣＳ２のＤ４方向に位相補償用キャパシタＣＣＰを配置している。

そして、例えば図１４のレイアウト配置のサンプルホールド回路をＤ１方向に沿って複数個配置すれば、例えば図１４のサンプリング用キャパシタＣＳ１のＤ３方向には、左隣に配置されたサンプルホールド回路の第２のサンプリング用キャパシタＣＳ２が配置されるようになる。また図１４に示すようにサンプリング用キャパシタＣＳ１のＤ１方向には、サンプリング用キャパシタＣＳ２が配置される。またサンプリング用キャパシタＣＳ１のＤ２方向には補助キャパシタＣＡＸが配置され、Ｄ４方向には位相補償用キャパシタＣＣＰが配置される。即ち、キャパシタＣＳ１の四方に他のキャパシタが隣接配置されるようになる。従って、キャパシタＣＳ１のエッジと、隣接するキャパシタＣＳ２、ＣＡＸ、ＣＣＰのエッジとの間の隙間を、例えばほぼ同じエッチング速度で形成できるため、高精度にキャパシタＣＳ１を形成できる。サンプリング用キャパシタＣＳ２についても同様である。

このように図１４では、サンプリング用キャパシタＣＳ１、ＣＳ２のＤ２方向の空き領域やＤ４方向の空き領域を有効活用して補助キャパシタＣＡＸ、位相補償用キャパシタＣＣＰを形成している。従って、レイアウト効率を向上できると共に、キャパシタＣＳ１、ＣＳ２の四方にキャパシタを配置することで、ＣＳ１、ＣＳ２の容量値の精度も向上できる。

そして図１４では、サミングノードラインＬＮＥＧが、サンプリング用キャパシタＣＳ１、ＣＳ２の間の領域上をＤ２方向に沿って配線される。従って、演算増幅器ＯＰ１のサミングノードＮＥＧを、ＣＳ１、ＣＳ２のＤ２方向に配置される補助キャパシタＣＡＸに電気的に接続することが可能になる。これにより、ラインＬＮＥＧに対する寄生容量のアンバランスを最小限に抑えながら、キャパシタＣＳ１、ＣＳ２の加工精度も向上できるようになる。

また図１４のＩ４に示すように、キャパシタ領域ＣＲと演算増幅器領域ＯＰＲの間には、スイッチ素子領域ＳＷＲが形成されている。

このスイッチ素子領域ＳＷＲには、サンプリング用スイッチ素子ＳＳ１を構成するＰ型トランジスタＴＳＰ１及びＮ型トランジスタＴＳＮ１と、フリップアラウンド用スイッチ素子ＳＡ１を構成するＰ型トランジスタＴＡＰ１及びＮ型トランジスタＴＡＮ１が配置される。この場合に図８で説明したように、トランジスタＴＳＰ１とＴＡＰ１のドレインが共通になり、トランジスタＴＳＮ１とＴＡＮ１のドレインが共通になっている。そしてこれらのドレインは、接続ノードラインＬＮＳ１を介して、サンプリング用キャパシタＣＳ１の他端に接続される。またフリップアラウンド用のトランジスタＴＡＰ１、ＴＡＮ１のソースは、出力ノードラインＬＮＱを介して、演算増幅器領域ＯＰＲに配置される演算増幅器ＯＰ１の出力ノードＮＱに接続される。

またスイッチ素子領域ＳＷＲには、サンプリング用スイッチ素子ＳＳ２を構成するＰ型トランジスタＴＳＰ２及びＮ型トランジスタＴＳＮ２と、フリップアラウンド用スイッチ素子ＳＡ２を構成するＰ型トランジスタＴＡＰ２及びＮ型トランジスタＴＡＮ２が配置される。この場合に図８で説明したように、トランジスタＴＳＰ２とＴＡＰ２のドレインが共通になり、トランジスタＴＳＮ２とＴＡＮ２のドレインが共通になっている。そしてこれらのドレインは、接続ノードラインＬＮＳ２を介して、サンプリング用キャパシタＣＳ２の他端に接続される。またフリップアラウンド用のトランジスタＴＡＰ２、ＴＡＮ２のソースは、出力ノードラインＬＮＱを介して、演算増幅器領域ＯＰＲに配置される演算増幅器ＯＰ１の出力ノードＮＱに接続される。

図１４のＩ４に示すように本実施形態では、サンプリング用スイッチ素子ＳＳ１、ＳＳ２及びフリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２を構成するＮ型トランジスタＴＳＮ１、ＴＡＮ１、ＴＳＮ２、ＴＡＮ２が、第２のＰ型ウェルＰＷＬ２においてＤ１方向に沿って配置される。またサンプリング用スイッチ素子ＳＳ１、ＳＳ２及びフリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２を構成するＰ型トランジスタＴＳＰ１、ＴＡＰ１、ＴＳＰ２、ＴＡＰ２が、第２のＮ型ウェルＮＷＬ２においてＤ１方向に沿って配置される。このようにすれば、これらのトランジスタの対称性の高いレイアウト配置が可能になり、寄生容量値差ＣＰ１−ＣＰ２、ＣＰ３−ＣＰ４を小さくでき、回路特性を向上できる。

なお、図６で説明したように、サミングノードラインＬＮＥＧは、キャパシタのＮ＋の不純物層（ＮＣＵ）に電気的に接続される。例えばサンプリング用キャパシタＣＳ１の一端側の電極を形成する不純物層を第１の不純物層とし、サンプリング用キャパシタＣＳ２の一端側の電極を形成する不純物層を第２の不純物層とする。すると、サミングノードラインＬＮＥＧは、図１４のＩ５に示すようにキャパシタＣＳ１の第１の不純物層に電気的に接続されると共に、Ｉ６に示すようにキャパシタＣＳ２の第２の不純物層に電気的に接続される。

また図１４のＩ７、Ｉ８に示すように、ノードＮＳ１のラインＬＮＳ１は、キャパシタＣＳ１の他端側の電極であるポリシリコン層に電気的に接続され、ノードＮＳ２のラインＬＮＳ２は、キャパシタＣＳ２の他端側の電極であるポリシリコン層に電気的に接続される。

また図１４のＩ９では、ラインＬＮＥＧの第１の引き出しラインＬＤＲ１がキャパシタＣＳ１の上をＤ１方向に沿って配線される。この引き出しラインＬＤＲ１は、ラインＬＮＥＧを、キャパシタＣＳ１の一端（不純物層）に接続するためのラインであって、ラインＬＮＥＧとは異なる金属層（広義には導電層）で形成される。具体的には引き出しラインＬＤＲ１は例えば第２の金属層Ｍ２で形成され、ラインＬＮＥＧは例えば第４の金属層Ｍ４で形成される。

同様に図１４のＩ１０では、ラインＬＮＥＧの第２の引き出しラインＬＤＲ２がキャパシタＣＳ２の上をＤ１方向に沿って配線される。この引き出しラインＬＤＲ２は、ラインＬＮＥＧを、キャパシタＣＳ２の一端（不純物層）に接続するためのラインであって、ラインＬＮＥＧとは異なる金属層（導電層）で形成される。具体的には引き出しラインＬＤＲ２は例えば第２の金属層Ｍ２で形成される。

このような引き出しラインＬＤＲ１を配線すれば、キャパシタＣＳ１の左側と右側の両側（両側の不純物層）において、キャパシタＣＳ１の一端側の電極にノードＮＥＧを電気的に接続できる。また引き出しラインＬＤＲ２を配線すれば、キャパシタＣＳ２の左側と右側の両側において、キャパシタＣＳ２の一端側の電極にノードＮＥＧを電気的に接続できる。これにより、ＣＳ１、ＣＳ２の容量値を安定化できる。

また図１４のＩ１１では、キャパシタＣＳ１の他端に接続される第１のラインＬＮＳ１が、キャパシタＣＳ１上をＤ２方向に沿って配線される。またＩ１２では、キャパシタＣＳ２の他端に接続される第２のラインＬＮＳ２がキャパシタＣＳ２上をＤ２方向に沿って配線される。これらのラインＬＮＳ１、ＬＮＳ２は、引き出しラインＬＤＲ１、ＬＤＲ２の上層の金属層であり、例えばラインＬＮＥＧと同層の第４の金属層により形成される。

そしてＩ３、Ｉ１１、Ｉ１２に示すように、ラインＬＮＥＧは、ラインＬＮＳ１とラインＬＮＳ２の間をＤ２方向に沿って配線される。

このようにラインＬＮＥＧ、ＬＮＳ１、ＬＮＳ２を配線すれば、例えばこれらのライン間の寄生容量を最小限に抑えるレイアウトが可能になる。具体的には、ラインＬＮＥＧとＬＮＳ１との間にシールドパターン（シールド線）を形成（配線）したり、ラインＬＮＥＧとＬＮＳ２との間にシールドパターン（シールド線）を形成（配線）することで、ライン間の寄生容量を極小にできる。

７．集積回路装置の回路構成
図１５に本実施形態のサンプルホールド回路を含む集積回路装置１０（ドライバ）の回路構成例を示す。本実施形態のサンプルホールド回路は、例えば集積回路装置１０のデータドライバ５０等に設けられる。

なお本実施形態の集積回路装置１０は図１５の構成に限定されず、その構成要素の一部（例えば走査ドライバ、階調電圧生成回路、ロジック回路等）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

電気光学パネル４００（電気光学装置）は、複数のデータ線（例えばソース線）と、複数の走査線（例えばゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には液晶素子、ＥＬ素子等）の光学特性を変化させることで、表示動作を実現する。この電気光学パネル（狭義には表示パネル）は、例えばＴＦＴ、ＴＦＤなどのスイッチ素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお電気光学パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外の例えば有機ＥＬ（Electro Luminescence）や無機ＥＬなどの発光素子を用いたパネルであってもよい。

メモリ２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。ローアドレスデコーダ２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ２２のワード線の選択処理を行う。カラムアドレスデコーダ２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ２２のビット線の選択処理を行う。ライト／リード回路２８（ＭＰＵライト／リード回路）はメモリセルアレイ２２への画像データのライト処理や、メモリセルアレイ２２からの画像データのリード処理を行う。

ロジック回路４０（ドライバ用ロジック回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。

制御回路４２は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路１１０に対して、階調特性（γ特性）を調整するための階調調整データ（γ補正データ）を出力したり、電源回路９０に対して、電源電圧を調整するための電源調整データを出力する。またローアドレスデコーダ２４、カラムアドレスデコーダ２６、ライト／リード回路２８を用いたメモリへのライト／リード処理を制御する。

表示タイミング制御回路４４は表示タイミングを制御するための各種の制御信号を生成し、メモリ２０から電気光学パネル４００側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４６は、ホストからのアクセス毎に内部パルスを発生してメモリ２０にアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４８は、ドットクロックにより動画のＲＧＢデータをメモリ２０に書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４６、ＲＧＢインターフェース回路４８のいずれか一方のみを設ける構成としてもよい。

データドライバ５０は、電気光学パネル４００（電気光学装置）のデータ線に供給するデータ信号（電圧、電流）を生成する回路である。具体的にはデータドライバ５０は、メモリ２０から画像データ（階調データ、表示データ）を受け、階調電圧生成回路１１０から複数（例えば２５６段階）の階調電圧（基準電圧）を受ける。そして、これらの複数の階調電圧の中から、画像データ（階調データ）に対応する電圧（データ電圧）を選択して、電気光学パネル４００のデータ線に出力する。

走査ドライバ７０は電気光学パネル４００の走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号（イネーブル入出力信号）を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号（走査電圧）として電気光学パネル４００の各走査線に出力する。なお走査ドライバ７０に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。

電源回路９０は各種の電源電圧を生成する回路であり、図１６（Ａ）にその構成例を示す。昇圧回路９２は、入力電源電圧や内部電源電圧を、昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧し、昇圧電圧を生成する回路であり、１次〜４次昇圧回路などを含むことができる。この昇圧回路９２により、走査ドライバ７０や階調電圧生成回路１１０が使用する高電圧を生成できる。ＶＣＯＭ生成回路１００は、電気光学パネル４００の対向電極に供給するＶＣＯＭ電圧を生成して出力する。制御回路１０２は電源回路９０の制御を行うものであり、各種の制御レジスタなどを含む。出力回路１０４（レギュレータ回路、電源電圧供給）は、昇圧回路９２により生成された昇圧電圧の電圧調整等を行って、各種の電源電圧を出力する。

階調電圧生成回路（γ補正回路）１１０は階調電圧を生成する回路であり、図１６（Ｂ）にその構成例を示す。ラダー抵抗回路１１２（電圧分割回路）は、電源回路９０で生成された階調電圧生成用の電源電圧ＶＧＭＨ、ＶＧＭＬに基づいて、階調電圧Ｖ０〜Ｖ６４を生成して出力する。具体的にはラダー抵抗回路１１２は、電源電圧ＶＧＭＨ、ＶＧＭＬの間に直列に接続された複数の抵抗ＲＤ０〜ＲＤ６５を有し、これらの抵抗間のタップに階調電圧Ｖ０〜Ｖ６４を出力する。ここで抵抗ＲＤ０〜ＲＤ６５は可変抵抗になっており、その抵抗値は調整レジスタ１１４に設定された階調調整データに基づいて設定される。これにより、電気光学パネル４００の種類等に応じた最適な階調特性（γ補正特性）の階調電圧を生成できる。

なお極性反転駆動の場合には、正極期間（広義には第１の期間）と負極期間（広義には第２の期間）とで、階調電圧Ｖ０〜Ｖ６４の電圧値を異ならせてもよい。この場合には正極期間用の階調電圧と負極期間用の階調電圧は、ラダー抵抗回路１１２の抵抗ＲＤ０〜ＲＤ６５の抵抗値の設定を階調調整データに基づき切り替えることで生成できる。

またＲ（広義には第１の色成分）用、Ｇ（広義には第２の色成分）用、Ｂ（広義には第３の色成分）用で、階調特性を異ならせてもよい。このようにＲ、Ｇ、Ｂ独立の階調特性（γ特性）にする場合には、階調電圧生成回路１１０は、データドライバ５０が有するサンプルホールド回路のＲ（赤）用のサンプリング期間においてＲ用の階調電圧を出力し、Ｇ（緑）用のサンプリング期間においてＧ用の階調電圧を出力し、Ｂ（青）用のサンプリング期間においてＢ用の階調電圧を出力すればよい。この場合のＲ、Ｇ、Ｂ用の階調電圧は、ラダー抵抗回路１１２の抵抗ＲＤ０〜ＲＤ６５の抵抗値の設定を階調データに基づき切り替えることで生成できる。

また階調電圧生成回路１１０の構成は図１６（Ｂ）に限定されず、階調電圧Ｖ０〜Ｖ６４のインピーダンス変換を行う回路（例えば演算増幅器）を設けたり、正極用、負極用の複数のラダー抵抗回路を設けたり、Ｒ用、Ｇ用、Ｂ用の複数のラダー抵抗回路を設けるなどの変形実施が可能である。

８．集積回路装置のレイアウト配置
図１７に本実施形態の集積回路装置１０のレイアウト配置例を示す。図１７では、集積回路装置１０の短辺である第１の辺ＳＤ１から対向する第３の辺ＳＤ３へと向かう方向を第１の方向Ｄ１とし、Ｄ１の反対方向を第３の方向Ｄ３としている。また集積回路装置１０の長辺である第２の辺ＳＤ２から対向する第４の辺ＳＤ４へと向かう方向を第２の方向Ｄ２とし、Ｄ２の反対方向を第４の方向Ｄ４としている。なお、図１７では集積回路装置１０の左辺が第１の辺ＳＤ１で、右辺が第３の辺ＳＤ３になっているが、左辺が第３の辺ＳＤ３で、右辺が第１の辺ＳＤ１であってもよい。

図１７の集積回路装置１０は、複数のメモリブロックＭＢ１〜ＭＢ６（広義には第１〜第Ｎのメモリブロック。Ｎは２以上の整数）を含む。これらのメモリブロックＭＢ１〜ＭＢ６は、画像表示のための画像データを記憶する。またメモリブロックＭＢ１〜ＭＢ６はＤ１方向に沿って配置（配列）される。

具体的にはメモリブロックＭＢ１〜ＭＢ６は、図１５のメモリ２０をバンク分割したものである。そしてメモリブロックＭＢ１〜ＭＢ６（メモリセルアレイ）の各々は、電気光学パネル４００の第１のデータ線群〜第６のデータ線群の各々に供給するデータ信号に対応する画像データを記憶する。なおメモリブロックＭＢ１〜ＭＢ６のブロック数は６個に限定されず、任意である。また、メモリセルアレイと共に各メモリブロックに設けられるカラムアドレスデコーダ、ローアドレスデコーダ、センスアンプブロック等は、各メモリブロックに独立に設けてもよいし、その一部又は全部を共有化してもよい。

集積回路装置１０は、データドライバブロックＤＢ１〜ＤＢ６により構成されるデータドライバＤＲを含む。このデータドライバＤＲはメモリブロックＭＢ１〜ＭＢ６のＤ２方向側に配置され、電気光学パネル４００（電気光学装置）の複数のデータ線にデータ信号（データ電圧、データ電流）を供給する。

具体的にはこのデータドライバＤＲ（データドライバブロック、サブドライバブロック）は、ラッチ回路（プリラッチ回路、ポストラッチ回路）、Ｄ／Ａ変換回路（ＤＡＣ）、或いはデータ線駆動回路（ドライバセル、出力回路、バッファ回路）等を含むことができる。これらのラッチ回路、Ｄ／Ａ変換回路、データ線駆動回路は、例えば電気光学パネル４００のデータ線毎（サブピクセル毎、ピクセル毎）に設けることができる。なお複数のデータ線で、ラッチ回路、Ｄ／Ａ変換回路、或いはデータ線駆動回路を共用する構成にしてもよい。

データドライバＤＲが含むラッチ回路は、メモリブロックＭＢ１〜ＭＢ６（メモリ）からの画像データ（サブピクセル画像データ）をラッチする。Ｄ／Ａ変換回路は、ラッチされたデジタルの画像データのＤ／Ａ変換を行い、アナログのデータ信号を生成する。具体的には図１５の階調電圧生成回路１１０から複数の階調電圧（基準電圧）を受け、これらの複数の階調電圧の中から、デジタルの画像データに対応する電圧を選択して、データ信号（データ電圧）として出力する。データ線駆動回路は、Ｄ／Ａ変換回路からのデータ信号を演算増幅器等を用いてバッファリングして、電気光学パネル４００のデータ線に出力し、データ線を駆動する。なお電気光学パネル４００が例えば低温ポリシリコンＴＦＴの液晶パネル等である場合には、データ線駆動回路は、Ｒ用、Ｇ用、Ｂ用のデータ信号を多重化して時分割で出力してもよい。このようにすることでデータ信号用のパッド（広義には端子）の数を減らすことができる。またデータドライバＤＲは後述するように複数のデータドライバブロックを含むものであってもよい。この場合には、各データドライバブロックは、複数のメモリブロックのうちの対応するメモリブロックに記憶される画像データを受けて、データ線を駆動する。

データドライバブロックＤＢ１〜ＤＢ６（広義には第１〜第Ｎのデータドライバブロック）は、Ｄ１方向に沿って配置される。具体的にはメモリブロックＭＢ１〜ＭＢ６のＤ２方向において、Ｄ１方向に沿って配置される。そして電気光学パネル４００（電気光学装置）の複数のデータ線にデータ信号を供給する。この場合に、メモリブロックＭＢ１は、データドライバブロックＤＢ１でのデータ信号の生成に必要な画像データを記憶し、メモリブロックＭＢ２は、データドライバブロックＤＢ２でのデータ信号の生成に必要な画像データを記憶する。同様に、メモリブロックＭＢ３〜ＭＢ６は、データドライバブロックＤＢ３〜ＤＢ６でのデータ信号の生成に必要な画像データを記憶する。

そしてメモリブロックＭＢ１〜ＭＢ６（第１〜第Ｎのメモリブロック）のうちのメモリブロックＭＢ１（広義には第Ｊのメモリブロック。Ｊは１≦Ｊ≦Ｎとなる整数）は、少なくとも１サブピクセル分（例えば１〜８サブピクセル分）の画像データであるサブピクセル画像データを、そのメモリセルアレイから点順次で読み出す。そして読み出されたサブピクセル画像データを、データドライバブロックＤＢ１〜ＤＢ６のうちの対応するデータドライバブロックＤＢ１（広義には第Ｊのデータドライバブロック）に対して時分割に出力する。即ち従来は線順次で読み出していた画像データを、メモリブロックＭＢ１のポート（データドライバ側ポート）から点順次で読み出す。

具体的には、メモリブロックＭＢ１とデータドライバブロックＤＢ１との間には、サブピクセル画像データ（Ｒ、Ｇ、Ｂの画像データ）を時分割で転送するためのｋビット（ｋは自然数。例えばｋ＝８、１６、３２等）のデータ転送バスＴＢ１が配線される。そして、このデータ転送バスＴＢ１を介して、ｋビットのサブピクセル画像データが転送される。

そしてデータドライバブロックＤＢ１は、メモリブロックＭＢ１からサブピクセル画像データを受け、サブピクセル画像データに対応するデータ信号を出力する。

同様にメモリブロックＭＢ２は、対応するデータドライバブロックＤＢ２に対して、サブピクセル画像データを点順次で読み出して時分割に出力する。具体的には、メモリブロックＭＢ２とデータドライバブロックＤＢ２との間には、サブピクセル画像データを時分割で転送するためのｋビットのデータ転送バスＴＢ２が配線される。そして、このデータ転送バスＴＢ２を介して、ｋビットのサブピクセル画像データが転送される。

そしてデータドライバブロックＤＢ２は、メモリブロックＭＢ２からサブピクセル画像データを受け、サブピクセル画像データに対応するデータ信号を出力する。

同様にして、メモリブロックＭＢ３〜ＭＢ６と、それに対応するデータドライバブロックＤＢ３〜ＤＢ６との間でも、データ転送バスＴＢ３〜ＴＢ６を介してサブピクセル画像データが時分割に転送される。

なおメモリブロックＭＢ１〜ＭＢ６とデータドライバブロックＤＢ１〜ＤＢ６の間でのサブピクセル画像データの転送は、各水平走査期間において並列に同時に行われる。例えば第１の走査線と第１のデータ線群との交差位置に対応するサブピクセルの画像データを、メモリブロックＭＢ１とデータドライバブロックＤＢ１の間で転送している期間において、それと同時に並列に、第１の走査線と第１のデータ線群の隣の第２のデータ線群との交差位置に対応するサブピクセルの画像データが、メモリブロックＭＢ２とデータドライバブロックＤＢ２の間で転送される。メモリブロックＭＢ３〜ＭＢ６とデータドライバブロックＤＢ３〜ＤＢ６の間のデータ転送も同様である。

このように本実施形態では、これまでは線順次で行われていたメモリ（ＲＡＭ）からの画像データの読み出しを、点順次で行っている。そして各メモリブロックから点順次で読み出されたサブピクセルの画像データを、そのメモリブロックに対応するデータドライバブロックに対して時分割に転送している。このようにすれば、メモリブロックＭＢ１〜ＭＢ６とデータドライバブロックＤＢ１〜ＤＢ６の間のレイアウト配置の位置関係の相互の依存性を無くすことが可能になり、メモリブロックＭＢ１〜ＭＢ６のレイアウト配置に影響を受けることなく、データドライバブロックＤＢ１〜ＤＢ６を配置できる。従って、レイアウト配置の自由度が高まり、レイアウト効率を向上できる。これにより、例えば集積回路装置１０のＤ２方向の幅Ｗを小さくでき、スリムな細長チップの実現が可能になる。この結果、集積回路装置１０のチップ面積の削減や、実装の容易化を図れる。

例えば図１８（Ａ）、図１８（Ｂ）に本実施形態の比較例の集積回路装置を示す。図１８（Ａ）の集積回路装置７００では、メモリブロックＭＢ１のＤ２方向側にデータドライバブロックＤＢ１が配置され、メモリブロックＭＢ２のＤ２方向側にデータドライバブロックＤＢ２が配置される。そしてメモリブロックＭＢ１とＭＢ２の間や、データドライバブロックＤＢ１とＤＢ２の間に他の回路が配置される。

図１８（Ａ）では、メモリブロックＭＢ１からの画像データの読み出しは線順次で行われ、メモリブロックＭＢ１の画像データ（１ライン分の画像データ）が所定のタイミングで一斉に読み出されて、データドライバブロックＤＢ１に出力される。同様に、メモリブロックＭＢ２からの画像データの読み出しも線順次で行われ、メモリブロックＭＢ２の画像データが所定のタイミングで一斉に読み出されて、データドライバブロックＤＢ２に出力される。このため、メモリブロックＭＢ１とデータドライバブロックＤＢ１の間は、対応するデータ線の本数と同じ本数（電気光学パネルのデータ線の例えば半分の本数）の信号線で接続され、メモリブロックＭＢ２とデータドライバブロックＤＢ２の間も、対応するデータ線の本数と同じ本数の信号線で接続される。従って、これらの信号線の本数が非常に多いため、メモリブロックＭＢ１、ＭＢ２とデータドライバブロックＤＢ１、ＤＢ２のレイアウト配置の自由度が低い。例えば、メモリブロックＭＢ１とデータドライバブロックＤＢ１を、その中心位置がＤ１方向においてずれるように配置しようとすると、その間を接続する信号線の配線領域が原因で、集積回路装置７００のＤ２方向での幅Ｗが大幅に増えてしまう。このため、幅Ｗを小さくしてスリムな細長チップを実現することが難しいという課題がある。特に、高精細化のために電気光学パネルのデータ線の本数が増えた場合に、これに対応することが難しいという課題がある。

また図１８（Ｂ）の集積回路装置７１０（特開２００７−２４３１２５号公報）では、メモリブロックＭＢ１とデータドライバブロックＤＢ１がＤ１方向に沿って隣接配置される。メモリブロックＭＢ２〜ＭＢ５とデータドライバブロックＤＢ２〜ＤＢ５のレイアウト配置も同様である。

この図１８（Ｂ）の集積回路装置７１０によれば、図１８（Ａ）の集積回路装置７００に比べて、レイアウト配置の自由度が高く、Ｄ２方向での幅Ｗを小さくできるという利点がある。

しかしながら、図１８（Ｂ）では、各メモリブロックから各データドライバブロックへの信号線はＤ１（Ｄ３）方向に沿って配線されるため、この信号線等が原因となって、各データドライバブロックのレイアウト面積が大きくなってしまうという課題がある。また各データドライバブロックの出力信号線を、データ信号用のパッドに接続するための配線の並び替えが必要になる。従って、この配線の並び替えのためにＤ２方向での幅Ｗを今ひとつ小さくできないという課題もある。

この点、図１７では、各メモリブロックからは点順次で画像データが読み出される。従って、各メモリブロックと各データドライバブロックを接続するデータ転送バス（ＴＢ１〜ＴＢ６）の本数はｋ本であり、図１８（Ａ）において各メモリブロックと各データドライバブロックを接続する信号線の本数に比べて格段に少ない。従って、レイアウトの自由度が図１８（Ａ）に比べて高い。

例えば図１７では複数のメモリブロックのうちの第Ｊのメモリブロックと、複数のデータドライバブロックのうちの第Ｊのデータドライバブロックを、その中心位置がＤ１方向においてずれて配置できる。従って、このようにずらしたレイアウト配置を行うことで形成された空き領域に、メモリブロックやデータドライバブロック以外の他の回路や、パッド（広義には端子）等を配置することができ、レイアウト効率を向上できる。

例えば図１７のようにメモリブロックＭＢ１〜ＭＢ６とデータドライバブロックＤＢ１〜ＤＢ６をずらして配置すれば、メモリブロックＭＢ６（第Ｎのメモリブロック）のＤ１方向であって、データドライバブロックＤＢ６（第Ｎのデータドライバブロック）のＤ４方向に、空き領域を形成できる。従って、この空き領域に、例えば階調電圧生成回路やロジック回路等の他の回路を配置できる。

また図１７のようにＭＢ１〜ＭＢ６とＤＢ１〜ＤＢ６をずらして配置すれば、メモリブロックＭＢ１（第１のメモリブロック）のＤ２方向であって、データドライバブロックＤＢ１（第１のデータドライバブロック）のＤ３方向にも、空き領域を形成できる。従って、この空き領域に、例えば電気光学パネル４００（電気光学装置）の複数の走査線に走査信号を供給するための複数の走査信号用パッドを配置できる。これにより、空き領域の有効活用が可能になり、レイアウト効率を向上できる。

また図１７では、メモリブロックＭＢ３とデータドライバブロックＤＢ３の間のデータ転送バスＴＢ３の本数は例えばｋ＝８又は１６というように少なく、メモリブロックＭＢ４とデータドライバブロックＤＢ４の間のデータ転送バスＴＢ４の本数も例えばｋ＝８又は１６というように少ない。従って、例えばメモリブロックＭＢ３をＤ３方向側にずらして配置すると共に、メモリブロックＭＢ４をＤ１方向側にずらして配置することで、メモリブロックＭＢ３とＭＢ４の間に空き領域を形成できる。従って、この空き領域に、電源回路ＰＢ等の他の回路を配置できるようになる。そしてこのように電源回路ＰＢを配置することで、電源回路ＰＢのＡＧＮＤ出力回路が出力しデータドライバＤＲに供給されるアナログ基準電源電圧ＡＧＮＤのインピーダンスを、均一化できる。これにより表示特性の悪化を防止できるため、レイアウト効率の向上と表示特性の向上を両立できる。

また図１８（Ｂ）の比較例では各データドライバブロック内に各メモリブロックからの多数の信号線を配線する必要があったが、図１７ではこのような配線を不要にできる。従って、図１８（Ｂ）に比べて各データドライバブロックの面積を格段に小さくすることができる。この結果、集積回路装置１０のＤ２方向での幅Ｗを小さくでき、スリムな細長チップを実現できると共にチップ面積を縮小化できる。また図１８（Ｂ）では、各データドライバブロックからの出力信号線の配線の並び替えが必要であったが、図１７ではこのような配線の並び替えを不要にできる。従って、この並び替え領域を原因とする幅Ｗの増加を防止でき、集積回路装置１０のより一層のスリム化を実現できる。

図１９に本実施形態の集積回路装置１０の詳細なレイアウト配置例を示す。なお図１９はレイアウト配置は一例であり、本実施形態のレイアウト配置は図１９に限定されるものではない。

図１９ではＤ１方向に沿ってメモリブロックＭＢ１〜ＭＢ１０（第１〜第Ｎのメモリブロック）が配置される。またメモリブロックＭＢ１〜ＭＢ１０のＤ２方向においてＤ１方向に沿ってデータドライバブロックＤＢ１〜ＤＢ１０が配置される。この場合にメモリブロックＭＢ１〜ＭＢ１０の各メモリブロックと、データドライバブロックＤＢ１〜ＤＢ１０の対応するデータドライバブロックは、その中心位置がＤ１方向においてずれて配置される。即ちメモリブロックＭＢ１〜ＭＢ１０の右端と、データドライバブロックＤＢ１〜ＤＢ１０の右端はＤ１方向においてずれており、メモリブロックＭＢ１〜ＭＢ１０の左端と、データドライバブロックＤＢ１〜ＤＢ１０の左端もＤ１方向においてずれている。

階調電圧生成回路ＧＢは複数の階調電圧を生成し、データドライバブロックＤＢ１〜ＤＢ１０に供給する。この場合の階調電圧の信号線は例えばメモリブロックＭＢ１〜ＭＢ１０上に配線される。そして図１９では階調電圧生成回路ＧＢは、右端のメモリブロックＭＢ１０（第Ｎのメモリブロック）のＤ１方向であって、右端のデータドライバブロックＤＢ１０（第Ｎのデータドライバブロック）のＤ４方向に配置される。このようにすれば、この空き領域を有効活用して階調電圧生成回路ＧＢを配置できる。

集積回路装置１０の左端に配置された走査ドライバＳＢ１は走査信号を生成する。そしてこの走査信号は、走査信号用パッド領域ＰＳＲ１に配置される走査信号用パッドを介して電気光学パネル４００の走査線に供給される。同様に、集積回路装置１０の右端に配置された走査ドライバＳＢ２は走査信号を生成する。この走査信号は、走査信号用パッド領域ＰＳＲ２に配置される走査信号用パッドを介して電気光学パネル４００の走査線に供給される。

この場合に図１９では、走査線に走査信号を供給するための複数の走査信号用パッド（領域ＰＳＲ１）が、左端のメモリブロックＭＢ１（第１のメモリブロック）のＤ２方向であって、左端のデータドライバブロックＤＢ１（第１のデータドライバブロック）のＤ３方向に配置される。このようにすれば、この空き領域を有効活用して領域ＰＳＲ１の多数の走査信号用パッドを配置できる。

また図１９では、メモリブロックＭＢ６（第Ｍのメモリブロック）とメモリブロックＭＢ７（第Ｍ＋１のメモリブロック）の間に、ＡＧＮＤ出力回路ＡＲが配置される。そしてこのＡＧＮＤ出力回路ＡＲからのＡＧＮＤラインが、データドライバブロックＤＢ１〜ＤＢ１０上をＤ１方向に沿って配線される。これによりＡＧＮＤのインピーダンスの均一化を図れる。

なお図１９では、データドライバブロックＤＢ１〜ＤＢ１０のＤ２方向には、データ信号用のパッド配置領域ＰＤＲ（第１のインターフェース領域。出力側Ｉ／Ｏ領域）が設けられる。また、メモリブロックＭＢ１〜ＭＢ１０のＤ４方向側のパッド領域ＰＩＯＲ（第２のインターフェース領域。入力側Ｉ／Ｏ領域）には、ロジック回路ＬＢ用のパッド（入出力パッド）や、電源回路ＰＢの昇圧用のキャパシタを接続するための昇圧用パッドや、電源安定化用のキャパシタを接続するための電源パッドが配置される。またメモリブロックＭＢ１〜ＭＢ１０と、このパッド領域ＰＩＯＲとの間の細長の領域には、電源回路ＰＢの昇圧トランジスタ（昇圧回路）が配置される。このように配置することで、昇圧トランジスタのドレイン等をショートパスで昇圧用パッドに接続できるようになる。

９．データドライバ
次にデータドライバの詳細な構成例について図２０を用いて説明する。図２０は、データドライバが有する複数のサブドライバブロックの各サブドライバブロックの構成例である。具体的にはデータドライバ（サブドライバブロック）は、Ｄ／Ａ変換回路５２、データ線駆動回路６０-1〜６０-Ｌを含む。そして図２０では、１つのＤ／Ａ変換回路５２が、複数のデータ線駆動回路６０-1〜６０-Ｌ（第１〜第Ｌのデータ線駆動回路）により共用される。なおデータ線駆動回路等を電気光学パネルの各データ線毎に設けてもよいし、データ線駆動回路が複数のデータ線を時分割に駆動するようにしてもよい。またデータドライバ（集積回路装置）の一部又は全部を電気光学パネル上に一体に形成してもよい。

Ｄ／Ａ変換回路５２（電圧生成回路）は、例えば図１５のメモリ２０から階調データＤＧ（画像データ、表示データ）を受ける。そして階調データＤＧに対応した第１、第２の階調電圧ＶＧ１、ＶＧ２を出力する。

具体的には、Ｄ／Ａ変換回路５２は、階調データを受け、階調データに対応した第１、第２の階調電圧ＶＧ１、ＶＧ２を、第１〜第Ｌのサンプリング期間の各サンプリング期間に時分割に出力する。

データ線駆動回路６０-1〜６０-Ｌは階調生成アンプ６２-1〜６２-Ｌ（ＧＡ１〜ＧＡＬ）を含む。これらの階調生成アンプ６２-1〜６２-Ｌの各々は、第１〜第Ｌのサンプリング期間の各サンプリング期間においてＤ／Ａ変換回路５２から出力された第１、第２の階調電圧ＶＧ１、ＶＧ２をサンプリングし、ＶＧ１とＶＧ２の間の階調電圧を生成する。

図２１にデータドライバ（サブドライバブロック）の第２の構成例を示す。図２１では、データ線駆動回路６０-1〜６０-Ｌは、階調生成アンプ６２-1〜６２-Ｌの後段に設けられた駆動アンプ６４-1〜６４-Ｌ（第１〜第Ｌの駆動アンプ）を更に含む。

データ線駆動回路６０-1〜６０-Ｌが含む駆動アンプ６４-1〜６４-Ｌ（ＤＡ１〜ＤＡＬ）は、第１〜第Ｌのサンプリング期間の後の駆動アンプ用サンプリング期間において、階調生成アンプ６２-1〜６２-Ｌの出力電圧をサンプリングする。そして駆動アンプ用サンプリング期間の後の駆動アンプ用ホールド期間において、サンプリングされた出力電圧を出力する。

例えば図２２に、６個のデータ線駆動回路ＧＡ１〜ＧＡ６によりＤ／Ａ変換回路５２が共用される場合の信号波形例を示す。データ線駆動回路ＧＡ１〜ＧＡ６はサンプリング期間ＴＳ１〜ＴＳ６（第１〜第Ｌのサンプリング期間）においてサンプリング動作を行い、その後のホールド期間ＴＨ１〜ＴＨ６（第１〜第Ｌのホールド期間）においてホールド動作を行う。

そして駆動アンプＤＡ１〜ＤＡ６は、サンプリング期間ＴＳ１〜ＴＳ６の後の駆動アンプ用サンプリング期間ＴＤＳにおいて、サンプリング動作を行い、その後の駆動アンプ用ホールド期間ＴＤＨにおいて、ホールド動作を行う。

図２０、図２１の構成によれば、データ線駆動回路毎にＤ／Ａ変換回路を設ける必要はなく、複数のデータ線駆動回路６０-1〜６０-Ｌに対して１つのＤ／Ａ変換回路５２を設ければ済む。従って、集積回路装置内でのＤ／Ａ変換回路５２の占有面積を削減でき、集積回路装置の小規模化を図れる。

そしてこのように、Ｄ／Ａ変換回路５２が時分割に第１、第２の階調電圧ＶＧ１、ＶＧ２を出力したとしても、階調生成アンプ６２-1〜６２-Ｌのサンプリング機能により、第１〜第Ｌの各サンプリング期間での電圧の適正なサンプリングが可能になる。

また、このようにＤ／Ａ変換回路５２を時分割に使用すると、図２２に示すようにサンプリング期間ＴＳ１〜ＴＳ６の総和時間が長くなってしまう。このため、例えば階調生成アンプＧＡ６のホールド期間ＴＨ６が短くなり、データ線の駆動時間に余裕が無くなってしまう。

この点、図２１に示すように階調生成アンプＧＡ１〜ＧＡ６の後段に駆動アンプＤＡ１〜ＤＡ６を設ければ、図２２のＥ１５に示すように、サンプリング期間ＴＳ１〜ＴＳ６の間、駆動アンプＤＡ１〜ＤＡ６がホールド動作モードになってデータ線を駆動できる。従って、データ線の駆動時間を長くすることができ、データ線に高精度な電圧を供給できる。

また、これまでのデータドライバでは、データ線に供給する電圧を高精度化するために、例えば駆動期間の後半にＤ／Ａ変換回路によりデータ線を直接駆動するＤＡＣ駆動を行っていた。このために、各データ線毎に同じ構成のＤ／Ａ変換回路を設ける必要があり、Ｄ／Ａ変換回路のレイアウト面積が原因となって集積回路装置の大規模化を招いていた。

この点、階調生成アンプや駆動アンプにサンプルホールド機能を持たせて、例えばフリップアラウンド型サンプルホールド回路により構成すれば、いわゆるオフセットフリーを実現できる。従って、データ線への出力電圧のバラツキを最小限に抑えて、データ線に高精度な電圧を供給できるようになるため、上記のＤＡＣ駆動が不要になる。従って、各データ線毎に同じ構成のＤ／Ａ変換回路を設ける必要がなくなり、図２０、図２１に示すように、１つのＤ／Ａ変換回路を複数のデータ線駆動回路で共用できるようになる。従って、データ線の電圧の高精度化とデータドライバの小面積化を両立できる。

また図２０、図２１の構成によれば、階調電圧線を、Ｒ用（赤）、Ｇ用（緑）、Ｂ用（青）に時分割に共用できるという利点もある。

例えば図１５のメモリ２０とデータドライバ５０とを接続するデータ転送バス（階調データバス）が例えば１６ビットのバスであったとする。また、Ｒ、Ｇ、Ｂの各サブピクセルのビット数が８ビットであり、Ｒ、Ｇ、Ｂのサブピクセルから構成されるピクセルのビット数が８×３＝２４ビットであったとする。

この場合に図２２のＥ１、Ｅ２では、第１の画素の８ビットのサブピクセル画像データＲ０（階調データ）と、第１の画素の隣の第２の画素の８ビットのサブピクセル画像データＲ１（階調データ）が、図１７で説明した１６ビットのデータ転送バス（階調データバス）を介して各メモリブロックから各データドライバブロックに転送される。

そして図２２のＥ３ではＤ／Ａ変換回路５２は、８ビットのサブピクセル画像データＲ０に対応する第１、第２の階調電圧ＶＧ１、ＶＧ２を出力する。するとＥ４に示すように階調生成アンプＧＡ１は、サンプリング期間ＴＳ１においてＶＧ１、ＶＧ２のサンプリング動作を行って、ＶＧ１とＶＧ２の間の階調電圧を生成する。

またＥ５ではＤ／Ａ変換回路５２は、８ビットのサブピクセル画像データＲ１に対応する第１、第２の階調電圧ＶＧ１、ＶＧ２を出力する。するとＥ６に示すように階調生成アンプＧＡ２は、サンプリング期間ＴＳ２においてＶＧ１、ＶＧ２のサンプリング動作を行って、ＶＧ１とＶＧ２の間の階調電圧を生成する。

またＥ７、Ｅ８では、８ビットのサブピクセル画像データＧ０と、第２の画素の８ビットのサブピクセル画像データＧ１が、１６ビットのデータ転送バス（階調データバス）を介して各メモリブロックから各データドライバブロックに転送される。

そしてＥ９ではＤ／Ａ変換回路５２は、８ビットのサブピクセル画像データＧ０に対応する第１、第２の階調電圧ＶＧ１、ＶＧ２を出力する。するとＥ１０に示すように階調生成アンプＧＡ３は、サンプリング期間ＴＳ３においてＶＧ１、ＶＧ２のサンプリング動作を行って、ＶＧ１とＶＧ２の間の階調電圧を生成する。

またＥ１１ではＤ／Ａ変換回路５２は、８ビットのサブピクセル画像データＧ１に対応する第１、第２の階調電圧ＶＧ１、ＶＧ２を出力する。するとＥ１２に示すように階調生成アンプＧＡ４は、サンプリング期間ＴＳ４においてＶＧ１、ＶＧ２のサンプリング動作を行って、ＶＧ１とＶＧ２の間の階調電圧を生成する。なおＥ１３、Ｅ１４ではサブピクセル画像データＢ０、Ｂ１が転送され、上記の同様の処理が行われる。

このようにすれば、Ｒ用、Ｇ用、Ｂ用に別々の階調電圧線を設けなくも済むようになり、１本の階調電圧線をＲ用、Ｇ用、Ｂ用の階調電圧の転送に時分割に使用できるようになる。例えば図２２のＥ１、Ｅ２では階調電圧線をＲ用に使用し、Ｅ７、Ｅ８では階調電圧線をＧ用に使用し、Ｅ１３、Ｅ１４では階調電圧線をＢ用に使用できる。

例えば、Ｒ用、Ｇ用、Ｂ用に、各々、６４本の階調電圧線が必要な場合に、Ｒ用、Ｇ用、Ｂ用に別々の階調電圧線を設ける手法では、６４×３＝１９２本の階調電圧線が必要になる。

この点、本実施形態では、１本の階調電圧線をＲ用、Ｇ用、Ｂ用に時分割に使用しているため、６４本の階調電圧線で済むようになり、階調電圧線の配線領域を大幅に削減でき、集積回路装置の小面積化を図れる。

なお本実施形態では低消費電力化を実現するために、データ線の共通電位設定手法（イコライズ）を採用している。具体的には図２２のＥ１６に示すように、駆動アンプ用サンプリング期間ＴＤＳにおいて、駆動アンプＤＡ１〜ＤＡ６の出力線をコモン電圧ＶＣＯＭ等の共通電位に設定する。例えば共通電位であるコモン電圧ＶＣＯＭに設定する。なお共通電位はＶＣＯＭに限定されず、例えばＧＮＤの電位などであってもよい。

このようにすれば、電気光学パネルに蓄積された電荷を再利用して、電気光学パネルのデータ線への電荷の充放電が行われるようになるため、より一層の低消費電力化を図れる。

１０．スイッチ回路
以下、本実施形態のデータドライバの種々の変形例について説明する。なお、以下では説明を簡素化するために、１つのＤ／Ａ変換回路５２を共用するデータ線駆動回路６０-1〜６０-Ｌ、階調生成アンプ６２-1〜６２-Ｌ、駆動アンプ６４-1〜６４-Ｌを、各々、代表してデータ線駆動回路６０、階調生成アンプ６２、駆動アンプ６４と記載して、説明を行う。

図２３に本実施形態のデータドライバの変形例を示す。この変形例では、スイッチ回路５４が新たに追加されている。図２３において、Ｄ／Ａ変換回路５２は、図１５の階調電圧生成回路１１０から階調電圧線を介して複数の階調電圧（例えばＶ０〜Ｖ１２８、Ｖ０〜Ｖ６４）を受ける。そしてこれらの複数の階調電圧の中から階調データＤＧに対応した第１、第２の階調電圧ＶＧ１、ＶＧ２を選択して出力する。この場合に、Ｄ／Ａ変換回路５２が出力する第１、第２の階調電圧ＶＧ１、ＶＧ２は、隣り合う階調電圧になる。具体的には、階調電圧線を介してＤ／Ａ変換回路５２に入力される複数の階調電圧（Ｖ０〜Ｖ１２８、Ｖ０〜Ｖ６４）において隣り合う階調電圧（例えばＶ０とＶ１、Ｖ１とＶ２、Ｖ２とＶ３）になる。

例えば図２４において階調データＤＧはＤ７〜Ｄ０の８ビット（２５６階調）のデータになっている。またＤ／Ａ変換回路５２には複数の階調電圧Ｖ０〜Ｖ１２８が入力される。ここでは、Ｖ０〜Ｖ１２８には、Ｖ０＞Ｖ１＞Ｖ２・・・・Ｖ１２７＞Ｖ１２８という単調減少の関係が成り立っている。但しＶ０＜Ｖ１＜Ｖ２・・・・Ｖ１２７＜Ｖ１２８という単調増加の関係が成り立つようにしてもよい。

Ｄ／Ａ変換回路５２は、階調データがＤＧ（Ｄ７〜Ｄ０）＝（００００００００）、（０００００００１）の場合には、ＶＧ１＝Ｖ１、ＶＧ２＝Ｖ０を出力し、（００００００１０）、（００００００１１）の場合には、ＶＧ１＝Ｖ１、ＶＧ２＝Ｖ２を出力する。またＤＧ＝（０００００１００）、（０００００１０１）の場合には、ＶＧ１＝Ｖ３、ＶＧ２＝Ｖ２を出力し、（０００００１１０）、（０００００１１１）の場合には、ＶＧ１＝Ｖ３、ＶＧ２＝Ｖ４を出力する。

このようにＤ／Ａ変換回路５２は、階調電圧生成回路１１０から入力される階調電圧Ｖ０〜Ｖ１２８のうち、階調データＤＧに応じた階調電圧であって、隣り合う第１、第２の階調電圧ＶＧ１、ＶＧ２を出力する。なお図２３、図２４はＤ／Ａ変換回路５２が第１、第２の階調電圧ＶＧ１、ＶＧ２の２種類の階調電圧を生成する例であるが、出力される階調電圧の種類（数）はこれに限定されるものではない。

データ線駆動回路６０（データ線駆動回路６０-1〜６０-Ｌ）は電気光学パネル４００のデータ線を駆動する回路であり、階調生成アンプ６２（階調生成アンプ６２-1〜６２-Ｌ）を含む。この階調生成アンプ６２（階調生成サンプルホールド回路）は、第１の階調電圧ＶＧ１と第２の階調電圧ＶＧ２の間の階調電圧を生成して出力できる。

図２４において階調生成アンプ６２は、階調データがＤＧ＝（０００００００１）の場合には、ＶＧ１＝Ｖ１とＶＧ２＝Ｖ０の間の階調電圧ＶＳ＝Ｖ０−（Ｖ０−Ｖ１）／２を生成（サンプリング）して出力する。なお階調データがＤＧ＝（００００００００）の場合にはＶＳ＝ＶＧ２＝Ｖ０を出力する。また階調データがＤＧ＝（００００００１１）の場合には、ＶＧ１＝Ｖ１とＶＧ２＝Ｖ２の間の階調電圧ＶＳ＝Ｖ１−（Ｖ１−Ｖ２）／２を生成して出力する。なお階調データがＤＧ＝（００００００１０）の場合にはＶＳ＝ＶＧ１＝Ｖ１を出力する。

スイッチ回路５４はＤ／Ａ変換回路５２とデータ線駆動回路６０との間に設けられる。なおスイッチ回路５４はＤ／Ａ変換回路５２又はデータ線駆動回路６０の構成要素であってもよい。

スイッチ回路５４は複数のスイッチ素子を含む。例えば図２３では第１〜第４のスイッチ素子ＳＷ１〜ＳＷ４を含む。なおスイッチ素子の個数はこれに限定されず、例えば８個、１６個等であってもよい。また各スイッチ素子ＳＷ１〜ＳＷ４はＣＭＯＳのトランジスタにより構成できる。具体的にはＰ型トランジスタとＮ型トランジスタとからなるトランスファーゲートにより構成できる。そしてこれらのトランジスタは、図示しないスイッチ制御信号生成回路からのスイッチ制御信号によりオン・オフされる。

スイッチ素子ＳＷ１は、Ｄ／Ａ変換回路５２の第１の階調電圧ＶＧ１の出力ノードである第１の電圧出力ノードＮＧ１と、階調生成アンプ６２（データ線駆動回路６０）の第１の入力ノードＮＩ１との間に設けられる。スイッチ素子ＳＷ２は、Ｄ／Ａ変換回路５２の第２の階調電圧ＶＧ２の出力ノードである第２の電圧出力ノードＮＧ２と、階調生成アンプ６２の入力ノードＮＩ１との間に設けられる。これらのスイッチ素子ＳＷ１とＳＷ２は排他的にオン・オフになる。例えば図２４に示すように階調データがＤＧ＝（００００００００）の場合にはＳＷ１がオフになる一方でＳＷ２がオンになり、ＤＧ＝（０００００００１）の場合にはＳＷ１がオンになる一方でＳＷ２がオフになる。

スイッチ素子ＳＷ３は、Ｄ／Ａ変換回路５２の電圧出力ノードＮＧ１と階調生成アンプ６２の入力ノードＮＩ２との間に設けられる。スイッチ素子ＳＷ４は、Ｄ／Ａ変換回路５２の電圧出力ノードＮＧ２と階調生成アンプ６２の入力ノードＮＩ２との間に設けられる。これらのスイッチ素子ＳＷ３とＳＷ４は排他的にオン・オフになる。例えばＤＧ＝（０００００００１）の場合にはＳＷ３がオフになる一方でＳＷ４がオンになり、ＤＧ＝（００００００１０）の場合にはＳＷ３がオンになる一方でＳＷ４がオフになる。

図２４に示すように、階調データがＤＧ＝（００００００００）の場合には、Ｄ／Ａ変換回路５２はＶＧ１＝Ｖ１、ＶＧ２＝Ｖ０を出力する。またスイッチ回路５４のスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、各々、オフ、オン、オフ、オンになる。従って階調生成アンプ６２の入力ノードＮＩ１、ＮＩ２には、各々、ＶＩ１＝ＶＧ２＝Ｖ０、ＶＩ２＝ＶＧ２＝Ｖ０が入力される。これにより階調生成アンプ６２は階調電圧（サンプリング電圧）ＶＳ＝Ｖ０を出力する。

一方、階調データがＤＧ＝（０００００００１）の場合には、スイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、各々、オン、オフ、オフ、オンになる。従って階調生成アンプ６２は、その入力ノードＮＩ１、ＮＩ２にＶＩ１＝ＶＧ１＝Ｖ１、ＶＩ２＝ＶＧ２＝Ｖ０が入力され、階調電圧ＶＳ＝Ｖ０−（Ｖ０−Ｖ１）／２を出力する。即ち階調データＤＧ＝（０００００００１）に対応する階調電圧を出力する。

階調データがＤＧ＝（００００００１０）の場合には、Ｄ／Ａ変換回路５２はＶＧ１＝Ｖ１、ＶＧ２＝Ｖ２を出力する。またスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、各々、オン、オフ、オン、オフになる。従って階調生成アンプ６２は、その入力ノードＮＩ１、ＮＩ２にＶＩ１＝ＶＧ１＝Ｖ１、ＶＩ２＝ＶＧ１＝Ｖ１が入力され、階調電圧ＶＳ＝Ｖ１を出力する。

一方、階調データがＤＧ＝（００００００１１）の場合には、スイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、各々、オフ、オン、オン、オフになる。従って階調生成アンプ６２は、その入力ノードＮＩ１、ＮＩ２にＶＩ１＝ＶＧ２＝Ｖ２、ＶＩ２＝ＶＧ１＝Ｖ１が入力され、階調電圧ＶＳ＝Ｖ１−（Ｖ１−Ｖ２）／２を出力する。即ち階調データＤＧ＝（００００００１１）に対応する階調電圧を出力する。

そして図２４から明らかなように、スイッチ素子ＳＷ１〜ＳＷ４は、階調データＤＧの下位ビットに基づいてオン・オフされる。即ち階調データＤＧの下位ビットに基づき生成されたスイッチ制御信号に基づいて、スイッチ素子ＳＷ１〜ＳＷ４はオン・オフされる。例えば階調データＤＧの下位ビットであるＤ１、Ｄ０が（００）の場合には、図２４に示すようにスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、各々、オフ、オン、オフ、オンになり、（０１）の場合には、各々、オン、オフ、オフ、オンになる。また（１０）の場合には、オン、オフ、オン、オフになり、（１１）の場合にはオフ、オン、オン、オフになる。

以上に説明したデータドライバによれば、階調生成アンプ６２により階調電圧を生成できるため、図１５の階調電圧生成回路１１０が生成する階調電圧の個数（種類）を削減できる。これにより階調電圧線の本数を削減できると共に、Ｄ／Ａ変換回路５２の回路規模を削減できる。

例えば階調データＤＧが８ビットであり、階調数が２^８＝２５６階調である場合に、従来の手法では、階調電圧生成回路１１０は２５６個の階調電圧を生成する必要があり、Ｄ／Ａ変換回路５２には、これらの２５６個の階調電圧の中から階調データＤＧに応じた階調電圧を選択するセレクタ群が必要になる。従って、階調電圧生成回路１１０やＤ／Ａ変換回路５２の大規模化を招く。また階調電圧線の本数も２５６本になるため、配線領域の占有面積も大きくなる。

この点、図２３のデータドライバによれば、階調生成アンプ６２により階調電圧が生成されるため、階調電圧生成回路１１０は例えば１２８個の階調電圧を生成すればよく、Ｄ／Ａ変換回路５２には、これらの１２８個の階調電圧の中から電圧を選択するセレクタ群を設ければ済む。従って、従来の手法に比べて回路規模の大幅な削減が可能になる。また階調電圧線の本数も１２８本にすることができ、配線領域の面積も大幅に削減できる。なお、実際には、階調生成アンプ６２が第１、第２の階調電圧ＶＧ１、ＶＧ２を分割した電圧を生成するため、上記の場合に階調電圧線は１２８＋１＝１２９本必要になる。

また図２３のデータドライバによれば、階調生成アンプ６２にサンプルホールド機能を持たせることができる。従って、Ｄ／Ａ変換回路５２によりデータ線を直接駆動するＤＡＣ駆動を行わなくても、バラツキが少ない電圧をデータ線に供給できる。即ち比較的小規模で簡素な回路構成で、精度の高い電圧をデータ線に供給できる。更に階調生成アンプ６２にサンプルホールド機能を持たせることで、１つのＤ／Ａ変換回路５２を複数のデータ線駆動回路６０で共有する構成が可能になり、更なる回路の小規模化を図れる。

また図２３のデータドライバによれば、Ｄ／Ａ変換回路５２とデータ線駆動回路６０の間にスイッチ回路５４が設けられる。従って、Ｄ／Ａ変換回路５２からの第１、第２の階調電圧ＶＧ１、ＶＧ２に基づいて、例えば図２４に示すように（ＶＩ１、ＶＩ２）＝（Ｖ０、Ｖ０）、（Ｖ１、Ｖ０）、（Ｖ１、Ｖ１）、（Ｖ２、Ｖ１）・・・というような入力電圧を階調生成アンプ６２に入力できる。これにより階調生成アンプ６２は、例えばＶＳ＝Ｖ０、Ｖ０−（Ｖ０−Ｖ１）／２、Ｖ１、Ｖ１−（Ｖ１−Ｖ２）／２、Ｖ２・・・というような単調減少（或いは単調増加）する階調電圧を出力できるようになり、簡素な回路構成で適正な階調電圧出力を実現できる。

１１．電子機器
図２５（Ａ）、図２５（Ｂ）に本実施形態の集積回路装置１０を含む電子機器や電気光学装置５００の構成例を示す。なお図２５（Ａ）、図２５（Ｂ）の構成要素の一部を省略したり、他の構成要素（例えばカメラ、操作部又は電源等）を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、テレビ、プロジェクタ、或いは携帯型情報端末などであってもよい。

図２５（Ａ）、図２５（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ、ベースバンドエンジンなどである。このホストデバイス４１０は、表示ドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図２５（Ｂ）の画像処理コントローラ４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。

図２５（Ａ）の場合には、集積回路装置１０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、電気光学パネルを駆動する。一方、図２５（Ｂ）の場合には、集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置１０は、画像処理コントローラ４２０の制御の下で、電気光学パネル４００を駆動する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１の入力端子、第２の入力端子等）と共に記載された用語（反転入力端子、非反転入力端子等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

図１（Ａ）、図１（Ｂ）は本実施形態のサンプルホールド回路の説明図。 図２（Ａ）、図２（Ｂ）はサンプルホールド回路の構成例。 サンプルホールド回路の更に詳細な構成例。 サンプルホールド回路のレイアウト配置を説明するための断面図。 本実施形態のサンプルホールド回路のレイアウト配置例。 キャパシタのレイアアウト配置を説明するための断面図。 キャパシタのレイアウト配置例。 スイッチ素子のレイアウト配置例。 図９（Ａ）、図９（Ｂ）は第２の構成例のサンプルホールド回路の説明図。 図１０（Ａ）、図１０（Ｂ）は第２の構成例のサンプルホールド回路の詳細例。 サンプルホールド回路の回路動作の説明図。 図１２（Ａ）〜図１２（Ｃ）は本実施形態のスイッチ制御手法の説明図。 図１３（Ａ）、図１３（Ｂ）はサンプルホールド回路の第２の構成例の変形例の説明図。 本実施形態のサンプルホールド回路の詳細なレイアウト配置例。 本実施形態の集積回路装置の回路構成例。 図１６（Ａ）、図１６（Ｂ）は電源回路、階調電圧生成回路の構成例。 本実施形態の集積回路装置のレイアウト配置例。 図１８（Ａ）、図１８（Ｂ）は比較例の集積回路装置の説明図。 集積回路装置の詳細なレイアウト配置例。 データドライバの構成例。 データドライバの第２の構成例。 データドライバの動作を説明するための信号波形例。 データドライバの変形例。 Ｄ／Ａ変換回路、スイッチ回路、階調生成アンプの動作説明図。 図２５（Ａ）、図２５（Ｂ）は電子機器の構成例。

符号の説明

ＯＰ１ 演算増幅器、ＤＩＦ 差動部、ＱＱ 出力部、
ＰＷＬ１、ＰＷＬ２、ＰＷＬ２ 第１、第２、第３のＰ型ウェル、
ＮＷＬ１、ＮＷＬ２ 第１、第２のＮ型ウェル、
ＯＰＲ 演算増幅器領域、ＣＲ キャパシタ領域、ＳＷＲ スイッチ素子領域、
ＮＥＧ サミングノード、ＬＮＥＧ サミングノードライン、
ＬＤＲ、ＬＤＲ１、ＬＤＲ２ 引き出しライン、
ＣＳ１、ＣＳ２ サンプリング用キャパシタ、ＣＡＸ 補助キャパシタ、
ＣＣＰ 位相補償用キャパシタ、ＬＮＳ１、ＬＮＳ２ 接続ノードライン、
ＭＢ１〜ＭＢ１０ メモリブロック、ＤＢ１〜ＤＢ１０ データドライバブロック、
ＤＲ データドライバ、ＰＢ 電源回路、ＡＲ ＡＧＮＤ出力回路、
１０ 集積回路装置、２０ メモリ、２２ メモリセルアレイ、
２４ ローアドレスデコーダ、２６ カラムアドレスデコーダ、
２８ ライト／リード回路、４０ ロジック回路、４２ 制御回路、
４４ 表示タイミング制御回路、４６ ホストインターフェース回路、
４８ ＲＧＢインターフェース回路、５０ データドライバ、
５２ Ｄ／Ａ変換回路、５４ スイッチ回路、
６０ ６０-1〜６０-L データ線駆動回路、６２、６２-1〜６２-L 階調生成アンプ、
６４ ６４-1〜６４-L 駆動アンプ、７０ 走査ドライバ、
９０ 電源回路、９２ 昇圧回路、１００ ＶＣＯＭ生成回路、１０２ 制御回路、
１０４ 出力回路、１１０ 階調電圧生成回路、１１２ ラダー抵抗回路、
１１４ 調整レジスタ、４００ 電気光学パネル、４１０ ホストデバイス、
４２０ 画像処理コントローラ、５００ 電気光学装置

Claims (17)

1. 演算増幅器と、
   サンプルホールド回路の入力ノードと、接続ノードとの間に設けられたサンプリング用スイッチ素子と、
   前記接続ノードと、前記演算増幅器の第１の入力端子のノードであるサミングノードとの間に設けられたサンプリング用キャパシタと、
   前記演算増幅器の出力端子と前記サミングノードとの間に設けられた帰還用スイッチ素子と、
   前記接続ノードと、前記演算増幅器の前記出力端子との間に設けられたフリップアラウンド用スイッチ素子とを含み、
   前記演算増幅器を構成するＮ型トランジスタは、第１のＰ型ウェルに形成され、
   前記演算増幅器を構成するＰ型トランジスタは、第１のＮ型ウェルに形成され、
   前記サンプリング用スイッチ素子及び前記フリップアラウンド用スイッチ素子を構成するＮ型トランジスタは、前記第１のＰ型ウェルと分離された第２のＰ型ウェルに形成され、
   前記サンプリング用スイッチ素子及び前記フリップアラウンド用スイッチ素子を構成するＰ型トランジスタは、前記第１のＮ型ウェルと分離された第２のＮ型ウェルに形成されることを特徴とするサンプルホールド回路。
2. 請求項１において、
   第１の方向に直交する方向を第２の方向とした場合に、前記第１のＰ型ウェル、前記第１のＮ型ウェル、前記第２のＰ型ウェル、前記第２のＮ型ウェルが、前記第２の方向に沿って配置されることを特徴とするサンプルホールド回路。
3. 請求項１又は２において、
   前記サンプリング用キャパシタは、前記第１のＰ型ウェル及び前記第２のＰ型ウェルと分離された第３のＰ型ウェルに形成されることを特徴とするサンプルホールド回路。
4. 請求項３において、
   前記第２のＰ型ウェル及び前記第２のＮ型ウェルは、前記第１のＰ型ウェル及び前記第１のＮ型ウェルと、前記第３のＰ型ウェルとの間に配置されることを特徴とするサンプルホールド回路。
5. 請求項４において、
   第１の方向に直交する方向を第２の方向とした場合に、前記サミングノードのラインであるサミングノードラインが、前記第２のＰ型ウェル及び前記第２のＮ型ウェル上を前記第２の方向に沿って配線されて、前記第３のＰ型ウェルに形成される前記サンプリング用キャパシタの一端に接続されることを特徴とするサンプルホールド回路。
6. 請求項５において、
   前記第２のＰ型ウェル及び前記第２のＮ型ウェルでは、前記サミングノードラインの下層にシールドパターンが形成されることを特徴とするサンプルホールド回路。
7. 請求項１乃至６のいずれかにおいて、
   前記サンプリング用スイッチ素子は、サンプリング用Ｐ型トランジスタとサンプリング用Ｎ型トランジスタからなるトランスファーゲートにより構成され。
   前記フリップアラウンド用スイッチ素子は、フリップアラウンド用Ｐ型トランジスタとフリップアラウンド用Ｎ型トランジスタからなるトランスファーゲートにより構成され、
   前記サンプリング用Ｐ型トランジスタと前記フリップアラウンド用Ｐ型トランジスタとが、第１の方向に沿って配置され、
   前記サンプリング用Ｎ型トランジスタと前記フリップアラウンド用Ｎ型トランジスタとが、前記第１の方向に沿って配置されることを特徴とするサンプルホールド回路。
8. 請求項７において、
   前記サンプリング用Ｐ型トランジスタのドレインと前記フリップアラウンド用Ｐ型トランジスタのドレインとが、共通の不純物領域により形成され、
   前記サンプリング用Ｎ型トランジスタのドレインと前記フリップアラウンド用Ｎ型トランジスタのドレインとが、共通の不純物領域により形成されることを特徴とするサンプルホールド回路。
9. 請求項７又は８において、
   前記第１の方向に直交する方向を第２の方向とした場合に、
   前記サンプリング用Ｐ型トランジスタのゲートに接続されるサンプリング用Ｐ側ゲート制御ラインと、前記フリップアラウンド用Ｐ型トランジスタのゲートに接続されるフリップアラウンド用Ｐ側ゲート制御ラインとが、前記サンプリング用Ｐ型トランジスタ及び前記フリップアラウンド用Ｐ型トランジスタの前記第２の方向において前記第１の方向に沿って配線され、
   前記第１の方向の反対方向を第３の方向とし、前記第２の方向の反対方向を第４の方向とした場合に、
   前記サンプリング用Ｎ型トランジスタのゲートに接続されるサンプリング用Ｎ側ゲート制御ラインと、前記フリップアラウンド用Ｎ型トランジスタのゲートに接続されるフリップアラウンド用Ｎ側ゲート制御ラインとが、前記サンプリング用Ｎ型トランジスタ及び前記フリップアラウンド用Ｎ型トランジスタの前記第４の方向において前記第１の方向に沿って配線されることを特徴とするサンプルホールド回路。
10. 請求項９において、
    前記サンプリング用Ｐ型トランジスタのドレイン及び前記フリップアラウンド用Ｐ型トランジスタのドレインと、前記サンプリング用Ｎ型トランジスタのドレイン及び前記フリップアラウンド用Ｎ型トランジスタのドレインとを接続するドレイン接続ラインが、
    前記サンプリング用Ｐ側ゲート制御ライン及び前記フリップアラウンド用Ｐ側ゲート制御ラインと、前記サンプリング用Ｎ側ゲート制御ライン及び前記フリップアラウンド用Ｎ側ゲート制御ラインとの間の領域において、前記第２の方向に沿って配線されることを特徴とするサンプルホールド回路。
11. 請求項１０において、
    前記サンプリング用Ｐ側ゲート制御ライン、前記フリップアラウンド用Ｐ側ゲート制御ライン、前記サンプリング用Ｎ側ゲート制御ライン及び前記フリップアラウンド用Ｎ側ゲート制御ラインと、前記ドレイン接続ラインとは、異なる層の金属層で形成されることを特徴とするサンプルホールド回路。
12. 請求項１０又は１１において、
    前記フリップアラウンド用Ｐ型トランジスタのソースと前記フリップアラウンド用Ｎ型トランジスタのソースとを接続するソース接続ラインと、前記ドレイン接続ラインとの間に、シールドパターンが形成されることを特徴とするサンプルホールド回路。
13. 請求項１乃至１２のいずれかにおいて、
    前記サンプリング用スイッチ素子として、サンプルホールド回路の第１の入力ノードと第１の接続ノードとの間に設けられた第１のサンプリング用スイッチ素子と、サンプルホールド回路の第２の入力ノードと第２の接続ノードとの間に設けられた第２のサンプリング用スイッチ素子とが設けられ、
    前記サンプリング用キャパシタとして、前記第１の接続ノードと前記サミングノードとの間に設けられた第１のサンプリング用キャパシタと、前記第２の接続ノードと前記サミングノードとの間に設けられた第２のサンプリング用キャパシタとが設けられ、
    前記フリップアラウンド用スイッチ素子として、前記第１の接続ノードと前記演算増幅器の前記出力端子との間に設けられた第１のフリップアラウンド用スイッチ素子と、前記第２の接続ノードと前記演算増幅器の前記出力端子との間に設けられた第２のフリップアラウンド用スイッチ素子とが設けられることを特徴とするサンプルホールド回路。
14. 請求項１３において、
    前記第１、第２のサンプリング用スイッチ素子及び前記第１、第２のフリップアラウンド用スイッチ素子を構成するＮ型トランジスタが、前記第２のＰ型ウェルにおいて第１の方向に沿って配置され、
    前記第１、第２のサンプリング用スイッチ素子及び前記第１、第２のフリップアラウンド用スイッチ素子を構成するＰ型トランジスタが、前記第２のＮ型ウェルにおいて前記第１の方向に沿って配置されることを特徴とするサンプルホールド回路。
15. 請求項１乃至１４のいずれかに記載のサンプルホールド回路を含むことを特徴とする集積回路装置。
16. 請求項１５に記載の集積回路装置を含むことを特徴とする電気光学装置。
17. 請求項１６に記載の電気光学装置を含むことを特徴とする電子機器。

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