JP2008129426A - 集積回路装置及び電子機器 - Google Patents
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Abstract
【解決手段】集積回路装置は、データパッドPD23〜PD0と、その各々が、データパッドPD23〜PD0の各々からCMOSレベルのデータ信号を受けるI/O回路C23〜C0と、物理層回路を有し、差動信号を用いてシリアルバスを介したデータ転送を行う高速I/F回路ブロックと、高速I/F回路ブロック及びI/O回路C23〜C0から信号を受けるロジック回路ブロックを含む。データパッドPD23〜PD0の少なくとも一部が兼用パッドPD23、PD22に設定され、差動信号を構成する第1、第2の信号DP、DMが、兼用パッドPD23、PD22を介して物理層回路のレシーバ回路214に入力される。
【選択図】図8
Description
図1に本実施形態の集積回路装置10(表示ドライバ)が実装される表示パネル300の例を示す。表示パネル300は、アレイ基板310(アレイガラス基板)と、図示しない対向基板(対向ガラス基板)により構成される。アレイ基板310には、TFT及び画素電極がマトリクス状に配置されるTFTアレイ部312(表示部)が形成され、対向基板には対向電極が形成される。そしてこれらのアレイ基板310(広義には第1の基板)と対向基板(広義には第2の基板)の間に液晶素子(広義には電気光学素子)が封入される。
図2に示すように集積回路装置には、ロジック回路ブロックLBと高速I/F(インターフェース)回路ブロックHBが設けられる。そしてロジック回路ブロックLBはホストI/F回路HIFを有し、このホストI/F回路HIFにより、MPU(Micro Processor Unit)インターフェースが実現される。このMPUインターフェース(パラレルインターフェース、ホストインターフェース)では、データD0〜D23、ライト信号XWR、リード信号XRD、アドレス0信号A0、チップセレクト信号XCSが用いられる(X”は負論理を意味する)。またMPUインターフェースを実現するために、複数のデータパッドPD23〜PD0や、複数の制御パッドPXWR、PXRD、PA0、PXCSが設けられる。
図5にI/O回路の構成例を示す。図5は入出力兼用バッファを備えたI/O回路の例である。電源VDDとVSSの間に直列に設けられたP型のトランジスタTQ1、N型のトランジスタTQ2は、出力バッファを構成する。トランジスタTQ1、TQ2のゲートには、各々、NAND回路NAQ1、NOR回路NOQ1の出力が接続され、NAQ1には信号DOUTとOUTENBが入力され、NOQ1には信号DOUTと信号OUTENBの反転信号が入力される。そしてトランジスタTQ1、TQ2により構成される出力バッファはDOUTに応じた電圧をノードNQに出力する。
本実施形態の兼用パッドの切り替え手法としては、信号切り替え手法とマスク切り替え手法がある。図8に信号切り替え手法の場合の例を示す。
図12では、ホストプロセッサ330から転送されるデータに基づいて、表示パネル300(メイン表示パネル)のみならず、サブ表示パネル340の表示動作も行われる。即ち本実施形態の集積回路装置10は、表示パネル300のデータ線を駆動するための少なくとも1つのデータドライバブロックを含み、これにより表示パネル300の表示動作が行われる。また集積回路装置10は、ホストプロセッサ330から例えば高速シリアルバス332(或いはMPUインターフェースバス)を介してデータを受信し、受信したデータを、例えばCMOSレベルのバス334(パラレルバス及びシリアルバスの少なくとも一方)を介して、サブ表示パネル340の集積回路装置342(サブ表示ドライバ)に転送する。この集積回路装置342は、サブ表示パネル340のデータ線を駆動するためのデータドライバブロック等を含み、サブ表示パネル340を駆動する。
図14に集積回路装置10の詳細なレイアウト例を示す。図14では、集積回路装置10の短辺である第1の辺SD1から対向する第3の辺SD3へと向かう方向を第1の方向D1とし、D1の反対方向を第3の方向D3としている。また集積回路装置10の長辺である第2の辺SD2から対向する第4の辺SD4へと向かう方向を第2の方向D2とし、D2の反対方向を第4の方向D4としている。なお、図14では集積回路装置10の左辺が第1の辺SD1で、右辺が第3の辺SD3になっているが、左辺が第3の辺SD3で、右辺が第1の辺SD1であってもよい。
図15に本実施形態の集積回路装置(表示ドライバ)の回路構成例を示す。なお本実施形態の集積回路装置は図15の回路構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
図16に集積回路装置10の配置例を示す。集積回路装置10は、D1方向に沿って配置される第1〜第Nの回路ブロックCB1〜CBN(Nは2以上の整数)を含む。また集積回路装置10は、第1〜第Nの回路ブロックCB1〜CBNのD2方向側に辺SD4に沿って設けられる出力側I/F領域12(広義には第1のインターフェース領域)を含む。また第1〜第Nの回路ブロックCB1〜CBNのD4方向側に辺SD2に沿って設けられる入力側I/F領域14(広義には第2のインターフェース領域)を含む。より具体的には、出力側I/F領域12は、回路ブロックCB1〜CBNのD2方向側に、例えば他の回路ブロック等を介さずに配置される。なお集積回路装置10をIP(Intellectual Property)コアとして用いて他の集積回路装置に組み込む場合等には、出力側I/F領域、入力側I/F領域(第1、第2のI/O領域)12、14の少なくとも一方を設けない構成とすることもできる。
図19(A)に示すように表示パネルが、垂直走査方向(データ線方向)での画素数がVPN=320であり、水平走査方向(走査線方向)での画素数がHPN=240であるQVGAのパネルであったとする。また1画素分の画像(表示)データのビット数PDBが、R、G、Bの各々が8ビットであり、PDB=24ビットであったとする。この場合には、表示パネルの1フレーム分の表示に必要な画像データのビット数は、VPN×HPN×PDB=320×240×24ビットになる。従って集積回路装置のメモリは、少なくとも320×240×24ビット分の画像データを記憶することになる。またデータドライバは、1水平走査期間毎(1本の走査線が走査される期間毎)に、HPN=240本分のデータ信号(240×24ビット分の画像データに対応するデータ信号)を表示パネルに対して出力する。
図19(B)では、各データドライバブロックDB1〜DB4は、1水平走査期間に60本分(R、G、Bを3本とすると、60×3=180本)のデータ信号を出力する。従ってDB1〜DB4に対応するメモリブロックMB1〜MB4からは、1水平走査期間毎に240本分のデータ信号に対応する画像データを読み出す必要がある。
図22(A)、図22(B)に本実施形態の集積回路装置10を含む電子機器(電気光学装置)の例を示す。なお電子機器は図22(A)、図22(B)に示されるもの以外の構成要素(例えばカメラ、操作部又は電源等)を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、PDA、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
DB、DB1〜DBJ データドライバブロック、MB メモリブロック、
LB ロジック回路ブロック、HB 高速I/F回路ブロック、PHY 物理層回路、
LKC リンクコントローラ、HIF ホストI/F回路、C27〜C0 I/O回路、
PD23〜PD0 データパッド、PXWR〜PXCS 制御パッド、
10 集積回路装置、12 出力側I/F領域、14 入力側I/F領域、
20 メモリ、22 メモリセルアレイ、24 ローアドレスデコーダ、
26 カラムアドレスデコーダ、28 ライト/リード回路、40 ロジック回路、
42 制御回路、44 表示タイミング制御回路、46 ホストインターフェース回路、
48 RGBインターフェース回路、50 データドライバ、70 走査ドライバ、
90 電源回路、110 階調電圧生成回路、200 高速I/F回路、
210、220 物理層回路、212 クロック用レシーバ回路、
214 データ用レシーバ回路、216 トランスミッタ回路、
230 リンクコントローラ、232 パケット解析回路、234 パケット生成回路、
240 ドライバI/F回路、300 表示パネル、310 アレイ基板、
312 TFTアレイ部、314 FPC基板、330 ホストプロセッサ、
340 サブ表示パネル、342 集積回路装置、344 FPC基板、
350 アレイ基板、352 アレイ部、400 表示パネル、
410 ホストデバイス、420 画像処理コントローラ
Claims (14)
- 複数のデータパッドと、
その各々が、前記複数のデータパッドの各々からCMOSレベルのデータ信号を受ける複数のI/O回路と、
物理層回路を有し、差動信号を用いてシリアルバスを介したデータ転送を行う高速インターフェース回路ブロックと、
前記高速インターフェース回路ブロック及び前記複数のI/O回路から信号を受けるロジック回路ブロックとを含み、
前記複数のデータパッドの少なくとも一部が兼用パッドに設定され、前記差動信号を構成する第1、第2の信号が、前記兼用パッドを介して前記物理層回路に入力されることを特徴とする集積回路装置。 - 請求項1において、
前記物理層回路は、前記差動信号を構成する前記第1、第2の信号が入力されるレシーバ回路を含み、
前記物理層回路のうちの少なくとも前記レシーバ回路が、前記I/O回路が配置されるI/O領域に配置されることを特徴とする集積回路装置。 - 請求項2において、
第1の兼用パッドからのCMOSレベルのデータ信号が入力される第1のI/O回路と、第2の兼用パッドからのCMOSレベルのデータ信号が入力される第2のI/O回路とが、前記I/O領域に配置され、
前記レシーバ回路は、
前記第1の兼用パッドから入力される信号を、前記差動信号の前記第1の信号として受け、前記第2の兼用パッドから入力される信号を、前記差動信号の前記第2の信号として受けることを特徴とする集積回路装置。 - 請求項3において、
前記レシーバ回路は、前記第1のI/O回路と前記第2のI/O回路の間に配置されることを特徴とする集積回路装置。 - 請求項1乃至4のいずれかにおいて、
前記兼用パッドは、前記I/O回路及び前記物理層回路のレシーバ回路に接続され、
前記兼用パッドが、CMOSレベルの前記データ信号の入力パッドとして使用されるMPUインターフェースモードでは、前記レシーバ回路がディスエーブルに設定され、
前記兼用パッドが、前記差動信号の前記第1、第2の信号の入力パッドとして使用されるシリアルインターフェースモードでは、前記I/O回路がディスエーブルに設定されることを特徴とする集積回路装置。 - 請求項5において、
通常モードにおいて前記シリアルインターフェースモードに設定された場合に、テストモードにおいては前記MPUインターフェースモードに設定され、
前記ロジック回路ブロックは、
前記テストモードにおいて、前記データパッドから前記I/O回路を介して入力されたCMOSレベルのテスト信号に基づいて、テスト処理を行うことを特徴とする集積回路装置。 - 請求項5又は6において、
前記MPUインターフェースモードと前記シリアルインターフェースモードとを切り替えるための切り替え端子を有することを特徴とする集積回路装置。 - 請求項1乃至4のいずれかにおいて、
前記兼用パッドが、CMOSレベルの前記データ信号の入力パッドとして使用される場合には、前記兼用パッドと前記I/O回路とが配線により接続され、
前記兼用パッドが、前記差動信号の前記第1、第2の信号の入力パッドとして使用される場合には、前記兼用パッドと前記物理層回路とが配線により接続されることを特徴とする集積回路装置。 - 請求項8において、
前記ロジック回路ブロックは、
前記兼用パッドと前記物理層回路とが配線により接続されている場合に、テストモードに設定されたときには、前記データパッドのうち前記兼用パッド以外のパッドから前記I/O回路を介して入力されたCMOSレベルのテスト信号に基づいて、テスト処理を行うことを特徴とする集積回路装置。 - 請求項1乃至9のいずれかにおいて、
前記ロジック回路ブロックは、
前記高速インターフェース回路ブロックが受信したデータを受け、サブ表示パネルを駆動するためのデータ信号を、複数の前記データパッドのうち前記兼用パッド以外のkビット(kは自然数)のデータパッドを介して前記サブ表示パネル側に出力することを特徴とする集積回路装置。 - 請求項10において、
前記ロジック回路ブロックは、
データ転送のための制御信号を、制御パッドを介して前記サブ表示パネル側に出力し、
前記kビットのデータパッドは、前記兼用パッドと前記制御パッドの間に配置されることを特徴とする集積回路装置。 - 請求項1乃至11のいずれかにおいて、
集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向とし、集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向とした場合に、前記第1の方向に沿って第1〜第Nの回路ブロック(Nは2以上の整数)が配置され、
前記第1〜第Nの回路ブロックは、
表示パネルのデータ線を駆動するための少なくとも1つのデータドライバブロックと、
複数の階調電圧を生成する階調電圧生成回路ブロックと、
階調電圧を調整するための階調調整データを前記階調電圧生成回路ブロックに転送する前記ロジック回路ブロックとを含み、
前記第1の方向の反対方向を第3の方向とした場合に、前記階調電圧生成回路ブロックは前記データドライバブロックの前記第3の方向側に配置され、前記ロジック回路ブロックは、前記データドライバブロックの前記第1の方向側に配置されることを特徴とする集積回路装置。 - 請求項1乃至11のいずれかにおいて、
集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向とし、集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向とした場合に、前記第1の方向に沿って第1〜第Nの回路ブロック(Nは2以上の整数)が配置され、
前記第1〜第Nの回路ブロックは、
表示パネルのデータ線を駆動するための少なくとも1つのデータドライバブロックと、
電源電圧を生成するための電源回路ブロックと、
前記高速インターフェース回路ブロックにより受信されたデータを受けると共に、電源電圧を調整するための電源調整データを前記電源回路ブロックに転送する前記ロジック回路ブロックとを含み、
前記第1の方向の反対方向を第3の方向とした場合に、前記電源回路ブロックは前記データドライバブロックの前記第3の方向側に配置され、前記ロジック回路ブロックは、前記データドライバブロックの前記第1の方向側に配置されることを特徴とする集積回路装置。 - 請求項1乃至13のいずれかに記載の集積回路装置と、
前記集積回路装置により駆動される表示パネルと、
を含むことを特徴とする電子機器。
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