JP2009237083A - 集積回路装置、電気光学装置及び電子機器 - Google Patents
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Abstract
【解決手段】本発明は、シリアルバスを介して差動信号を受信するレシーバ回路42と、差動信号が入力される第1、第2の端子DP、DMと、第1、第2のガード用端子G1、G2と、ガード補強用端子GVSS1、GVSS2を含む。高速シリアルインターフェースモードにおいて、ガード用端子G1が配線基板に形成された第1の配線GF1によってガード補強用端子GVSS1に接続され、ガード用端子G2が配線基板に形成された第2の配線GF2によってガード補強用端子GVSS2に接続される。
【選択図】図2
Description
図1に本実施形態の電気光学装置の構成例を示す。図1の構成例には、本実施形態の集積回路装置を適用することができる。例えば、この構成例はプロジェクタの表示部に使用されるものであり、コネクタCNでプロジェクタ内部の電子基板に接続される。ただし、本実施形態の集積回路装置は、他の電子機器、例えば携帯電話などの表示部にも適用することができる。
2.1.構成例
図2に上記課題を解決できる本実施形態の構成例を図示する。本実施形態は、レシーバ回路42、パラレルインターフェース回路60、第1の端子DP、第2の端子DM、第1のガード用端子G1、第2のガード用端子G2を含む。レシーバ回路42は、後に図11で説明する高速シリアルインターフェース回路40に含まれ、シリアルバスを介して差動信号を受信する。なお以下では簡単のためレシーバ回路42のみ図示している。そして、高速シリアルインターフェースモードにおいては、端子DP、DMに差動信号を構成する信号(第1、第2の信号)がレシーバ回路42に入力され、端子G1、G2がシリアルバスのガード線に接続される。一方パラレルインターフェースモードにおいては、端子DP、DM、G1、G2を介してパラレルインターフェース回路60にCMOSレベルの信号が入力される。
図4を用いて不要電磁輻射の抑制について詳細に説明する。図4は本実施形態におけるシリアルバスを模式的に示しており、図3(A)の高速シリアルインターフェースモードにおいて使用した場合に対応する。ここで、レシーバ回路42は終端抵抗R、差動アンプ44によって構成することができ、端子DP、DMを介して終端抵抗Rの両端及び差動アンプ44に差動信号が入力される。
ところで、図2に示すように、レシーバ回路42をガード補強用端子GVSS1とGVSS2の間に配置してもよい。このようにすれば、端子DP、DMからレシーバ回路42までを等距離かつ短い配線で接続でき、高速シリアルインターフェースのアナログ特性を改善できる。また、コンパクトに配置することもできる。
3.1.第1の構成例
図6にパラレルインターフェース回路60の第1の構成例を示す。第1の構成例は、I/Oバッファ62−1(第1のI/Oバッファ)、62−2(第2のI/Oバッファ)、64−1、64−2を含み、それぞれ端子G1、G2、DP、DMに接続される。そして、高速シリアルインターフェースモードにおいて、I/Oバッファ62−1、62−2の出力がレシーバ回路42用電源端子VDDAからの電圧に基づいてグランド(低電位側レベル、固定レベル)又はハイインピーダンス状態に設定される。一方、パラレルインターフェースモードにおいては、I/Oバッファ62−1、62−2は端子G1、G2を介してCMOSレベルの信号を入出力する。このように、ガード用端子に対応したインターフェース切り替えと端子の共有を実現している。
図10(A)、図10(B)にパラレルインターフェース回路60の第2の構成例を示す。この構成例は、第1、第2の入力バッファBFP、BFMを含む。入力バッファBFP、BFMにはそれぞれ端子DP、DMからの信号が入力される。また第2の構成例は、端子VDDAからの電圧が入力されるインバータINDと、端子G1、G2からの信号が入力される入力バッファBF1、BF2を含むことができる。さらに第2の構成例は、ロジック回路用の電源電圧が供給される端子VDDを含むことができる。そして、入力バッファBFP、BFM、BF1、BF2、インバータINDは、端子VDDから供給されるロジック回路用の電源電圧で動作する。なお、ロジック回路用の電源電圧は、レシーバ回路42用の電源電圧とは異なる電源電圧であり、例えば高速シリアルインターフェース回路40のロジック回路やパラレルインターフェース回路60などの動作に用いられる電源電圧である。
図11に高速シリアルインターフェース回路40の詳細な構成例を示す。この高速シリアルインターフェース回路40は、物理層回路50、ロジック回路70を含む。
図12に本実施形態の電気光学装置の詳細な構成例を示す。図12では本実施形態を液晶表示装置に適用した場合について説明する。ただし、本実施形態はEL素子等の発光素子を用いた表示装置に適用することもできる。
図13に、図13のデータドライバ20の構成例を示す。データドライバ20は、シフトレジスタ22、ラインラッチ24、26、多重化回路28、基準電圧発生回路38、DAC32(データ電圧生成回路)、データ線駆動回路34、マルチプレクス駆動制御部36を含む。
上述の液晶表示装置を用いて構成される電子機器として、例えばプロジェクタ(投写型表示装置)がある。図14に、本実施形態における液晶表示装置が適用されたプロジェクタの構成例のブロック図を示す。
44 差動アンプ、 60 パラレルインターフェース回路、
62−1,62−2,64−1,64−2 I/Oバッファ、
100 集積回路装置、 200 配線基板、 400 電気光学パネル、
DPF,DMF 第1、第2の配線、 GF1,GF2 第1、第2のガード用配線、
VDF 第1の電源配線、 VSF1 第2の電源配線、
DP,DM 第1,第2の端子、 G1,G2 第1,第2のガード用端子、
GVSS1,GVSS2 第1,第2のガード補強用端子、
VDDA レシーバ回路用電源端子、 VSS 低電圧側電源端子、
BFP,BFM 第1,第2の入力バッファ、 INA,ANA 論理回路、
INV インバータ、 R 終端抵抗
Claims (14)
- シリアルバスを介して差動信号を受信するレシーバ回路を有する高速シリアルインターフェース回路と、
前記差動信号を構成する第1の信号が入力される第1の端子と、
前記差動信号を構成する第2の信号が入力される第2の端子と、
第1、第2のガード用端子と、
少なくとも1つのガード補強用端子と、
を含み、
高速シリアルインターフェースモードにおいて、前記第1のガード用端子が前記少なくとも1つのガード補強用端子のいずれかに配線基板に形成された第1の配線によって接続され、前記第2のガード用端子が前記少なくとも1つのガード補強用端子のいずれかに配線基板に形成された第2の配線によって接続されることを特徴とする集積回路装置。 - 請求項1において、
前記少なくとも1つのガード補強用端子として第1、第2のガード補強用端子が設けられ、
前記第1、第2の端子と前記第1、第2のガード用端子は第1の方向に沿って配置され、
前記第1のガード補強用端子は、
前記第1の方向に直交する方向を第2の方向とした場合に、前記第1のガード用端子の前記第2の方向に配置され、
前記第2のガード補強用端子は、
前記第2のガード用端子の前記第2の方向に配置されることを特徴とする集積回路装置。 - 請求項1において、
前記少なくとも1つのガード補強用端子として第1、第2のガード補強用端子が設けられ、
低電圧側の電源電圧が供給される低電圧側電源端子と、
前記第1、第2のガード補強用端子と前記低電圧側電源端子とを接続する接続線と、
を含むことを特徴とする集積回路装置。 - 請求項3において、
前記第1、第2の端子と前記第1、第2のガード用端子は、
第1の方向に沿って配置され、
前記第1のガード補強用端子は、
前記第1の方向に直交する方向を第2の方向とした場合に、前記第1のガード用端子の前記第2の方向に配置され、
前記第2のガード補強用端子は、
前記第2のガード用端子の前記第2の方向に配置され、
前記接続線は、
前記低電圧側電源端子と前記第1のガード補強用端子とを接続する第1の接続線と、
前記第1のガード補強用端子と前記第2のガード補強用端子とを接続する第2の接続線と、
を有し、
前記第2の接続線は、
前記第1の方向に沿って配線されることを特徴とする集積回路装置。 - 請求項3又は4において、
前記レシーバ回路は、
前記第1、第2のガード補強用端子の間に配置されることを特徴とする集積回路装置。 - 請求項5において、
前記レシーバ回路用のガードリングの金属層により前記接続線が形成されることを特徴とする集積回路装置。 - 請求項1乃至6のいずれかにおいて、
前記レシーバ回路用の高電圧側の電源電圧が供給されるレシーバ回路用電源端子と、
前記第1のガード用端子を介してパラレルインターフェース信号を入出力する第1のI/Oバッファと、
前記第2のガード用端子を介してパラレルインターフェース信号を入出力する第2のI/Oバッファと、
を含み、
高速シリアルインターフェースモードにおいて、前記第1、第2のI/Oバッファの出力が前記レシーバ回路用電源端子からの電圧に基づいて低電圧側レベル又はハイインピーダンス状態に設定されることを特徴とする集積回路装置。 - 請求項7において、
前記第1、第2のI/Oバッファは、
入力バッファと、出力バッファと、論理回路とを有し、
前記論理回路は、
前記出力バッファの前段に設けられ、高速シリアルインターフェースモード時に前記レシーバ回路用電源端子からの電圧に基づいて固定レベルの信号を出力し、
前記出力バッファは、
前記論理回路の前記固定レベルの信号が入力されたときに、前記低電位側レベルを出力することを特徴とする集積回路装置。 - 請求項7において、
前記第1、第2のI/Oバッファは、
入力バッファと、出力バッファと、論理回路とを有し、
前記論理回路は、
高速シリアルインターフェースモード時に前記レシーバ回路用電源端子からの電圧に基づいて固定レベルの信号を出力し、
前記出力バッファの出力は、
前記論理回路の前記固定レベルの信号に基づいて、前記ハイインピーダンス状態に設定されることを特徴とする集積回路装置。 - 請求項1乃至6のいずれかにおいて、
前記レシーバ回路用の高電圧側の電源電圧が供給されるレシーバ回路用電源端子と、
前記第1の端子を介してパラレルインターフェース信号が入力される第1の入力バッファと、
前記第1の端子を介してパラレルインターフェース信号が入力される第2の入力バッファと、
を含み、
高速シリアルインターフェースモードにおいて、前記第1、第2の入力バッファの出力が前記レシーバ回路用電源端子からの電圧に基づいて固定レベルの信号を出力することを特徴とする集積回路装置。 - 請求項10において、
前記レシーバ回路用の高電圧側の電源電圧と異なるロジック回路用の電源電圧で動作するインバータを含み、
前記インバータには、
前記レシーバ回路用電源端子に供給される前記レシーバ回路用の高電圧側の電源電圧が入力され、
前記第1、第2の入力バッファは、
前記インバータの出力により制御されることを特徴とする集積回路装置。 - 請求項7乃至11のいずれかにおいて、
パラレルインターフェースモード時に、前記レシーバ回路用電源端子に低電圧側の電源電圧が供給されることを特徴とする集積回路装置。 - 請求項1乃至12のいずれかに記載の集積回路装置と、
電気光学パネルと、
配線基板と、
を含み、
前記配線基板は、
前記第1のガード用端子に接続される第1のガード用配線と、前記第2のガード用端子に接続される第2のガード用配線とを有し、
高速シリアルインターフェースモードにおいて、前記第1のガード用配線が、前記第1のガード用端子と、前記少なくとも1つのガード補強用端子のうちの第1のガード補強用端子とを接続し、前記第2のガード用配線が、前記第2のガード用端子と、前記少なくとも1つのガード補強用端子のうちの第2のガード補強用端子とを接続することを特徴とする電気光学装置。 - 請求項13に記載の電気光学装置を含むことを特徴とする電子機器。
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